JP3420743B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、下層の窒化チタン
膜と上層のタングステン膜との積層膜からなるゲート電
極を有する半導体装置及びその製造方法に関する。
膜と上層のタングステン膜との積層膜からなるゲート電
極を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路における高集積化
及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微
細化が進められている。
及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微
細化が進められている。
【０００３】ところが、ＭＯＳＦＥＴの微細化に伴いゲ
ート絶縁膜の薄膜化を進めると、従来の多結晶シリコン
膜からなるゲート電極においては、ゲート電極の空乏化
によるＭＯＳＦＥＴの駆動力の低下が顕在化してくる。
ート絶縁膜の薄膜化を進めると、従来の多結晶シリコン
膜からなるゲート電極においては、ゲート電極の空乏化
によるＭＯＳＦＥＴの駆動力の低下が顕在化してくる。
【０００４】そこで、この問題を抑制するために、ゲー
ト電極の空乏化が起こらない金属膜をゲート電極として
用いるメタルゲートプロセスが近年注目されている。こ
のメタルゲートでは、ゲート電極を構成する材料の抵抗
値が低いため、ゲート電極における遅延低減の観点から
も有効である。
ト電極の空乏化が起こらない金属膜をゲート電極として
用いるメタルゲートプロセスが近年注目されている。こ
のメタルゲートでは、ゲート電極を構成する材料の抵抗
値が低いため、ゲート電極における遅延低減の観点から
も有効である。
【０００５】ゲート電極の構造の１つとして、１０〜２
０ｎｍ程度の厚さを有する下層の窒化チタン（ＴｉＮ）
膜と、５０〜１００ｎｍ程度の厚さを有する上層のタン
グステン（Ｗ）膜との積層構造が用いられている。
０ｎｍ程度の厚さを有する下層の窒化チタン（ＴｉＮ）
膜と、５０〜１００ｎｍ程度の厚さを有する上層のタン
グステン（Ｗ）膜との積層構造が用いられている。
【０００６】従来、下層の窒化チタン膜と上層のタング
ステン膜との積層膜を形成する方法としては、スパッタ
リング法により堆積された窒化チタン膜の上に、ＷＦ6
ガスを用いるＣＶＤ法によりタングステン膜を堆積する
第１の方法、スパッタリング法により堆積された窒化チ
タン膜の上に、同じくスパッタリング法によりタングス
テン膜を堆積する第２の方法、及び、化学気相成長（Ｃ
ＶＤ）法により堆積された窒化チタン膜の上に、ＷＦ6
ガスを用いるＣＶＤ法によりタングステン膜を堆積する
第３の方法が知られている。
ステン膜との積層膜を形成する方法としては、スパッタ
リング法により堆積された窒化チタン膜の上に、ＷＦ6
ガスを用いるＣＶＤ法によりタングステン膜を堆積する
第１の方法、スパッタリング法により堆積された窒化チ
タン膜の上に、同じくスパッタリング法によりタングス
テン膜を堆積する第２の方法、及び、化学気相成長（Ｃ
ＶＤ）法により堆積された窒化チタン膜の上に、ＷＦ6
ガスを用いるＣＶＤ法によりタングステン膜を堆積する
第３の方法が知られている。
【０００７】
【発明が解決しようとする課題】ところが、スパッタリ
ング法により窒化チタン膜を堆積する第１又は第２の方
法によると、窒化チタン膜の下側に形成されておりゲー
ト絶縁膜となる絶縁膜がスパッタリング粒子により物理
的ダメージを受けるため、ゲート絶縁膜の信頼性が劣化
するという問題がある。
ング法により窒化チタン膜を堆積する第１又は第２の方
法によると、窒化チタン膜の下側に形成されておりゲー
ト絶縁膜となる絶縁膜がスパッタリング粒子により物理
的ダメージを受けるため、ゲート絶縁膜の信頼性が劣化
するという問題がある。
【０００８】また、ＣＶＤ法により堆積された窒化チタ
ン膜の上に、ＷＦ6 ガスを用いるＣＶＤ法によりタング
ステン膜を堆積する第３の方法によると、ゲート絶縁膜
がスパッタリング粒子により物理的ダメージを受けると
いう問題は回避できるが、タングステン膜中のフッ素に
起因してゲート絶縁膜の信頼性が劣化するという問題が
指摘されている。すなわち、Ｈ．Ｙａｎｇらは、ＩＥＤ
Ｍ Ｔｅｃｈ Ｄｉｇ．（１９９７）ｐｐ．４５９−４
６２において、ＷＦ6 ガスを用いるＣＶＤ法によりタン
グステン膜を成膜した場合には、タングステン膜中に多
量のフッ素が残留し、タングステン膜の成膜後に行なわ
れる熱処理工程において、タングステン膜中のフッ素が
窒化チタン膜を通り抜けてゲート絶縁膜に拡散し、これ
により、ゲート絶縁膜の信頼性が劣化するという問題が
報告されている。
ン膜の上に、ＷＦ6 ガスを用いるＣＶＤ法によりタング
ステン膜を堆積する第３の方法によると、ゲート絶縁膜
がスパッタリング粒子により物理的ダメージを受けると
いう問題は回避できるが、タングステン膜中のフッ素に
起因してゲート絶縁膜の信頼性が劣化するという問題が
指摘されている。すなわち、Ｈ．Ｙａｎｇらは、ＩＥＤ
Ｍ Ｔｅｃｈ Ｄｉｇ．（１９９７）ｐｐ．４５９−４
６２において、ＷＦ6 ガスを用いるＣＶＤ法によりタン
グステン膜を成膜した場合には、タングステン膜中に多
量のフッ素が残留し、タングステン膜の成膜後に行なわ
れる熱処理工程において、タングステン膜中のフッ素が
窒化チタン膜を通り抜けてゲート絶縁膜に拡散し、これ
により、ゲート絶縁膜の信頼性が劣化するという問題が
報告されている。
【０００９】前記に鑑み、本発明は、ゲート絶縁膜の信
頼性を劣化させることなく、下層の窒化チタン膜と上層
のタングステン膜との積層膜からなるゲート電極を形成
する方法を提供することを目的とする。
頼性を劣化させることなく、下層の窒化チタン膜と上層
のタングステン膜との積層膜からなるゲート電極を形成
する方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜となる第１の絶縁膜を形成する工程
と、第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、窒化チタン膜の上にスパッタリ
ング法によりタングステン膜を成膜する工程と、タング
ステン膜及び窒化チタン膜からなる積層膜をパターニン
グして、該積層膜からなるゲート電極を形成する工程と
を備えている。
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜となる第１の絶縁膜を形成する工程
と、第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、窒化チタン膜の上にスパッタリ
ング法によりタングステン膜を成膜する工程と、タング
ステン膜及び窒化チタン膜からなる積層膜をパターニン
グして、該積層膜からなるゲート電極を形成する工程と
を備えている。
【００１１】本発明に係る半導体装置の製造方法による
と、ゲート絶縁膜となる第１の絶縁膜の上に、ＣＶＤ法
により窒化チタン膜を成膜するため、第１の絶縁膜が物
理的なダメージを受けないので、該第１の絶縁膜からな
るゲート絶縁膜の信頼性が向上する。
と、ゲート絶縁膜となる第１の絶縁膜の上に、ＣＶＤ法
により窒化チタン膜を成膜するため、第１の絶縁膜が物
理的なダメージを受けないので、該第１の絶縁膜からな
るゲート絶縁膜の信頼性が向上する。
【００１２】また、タングステン膜はスパッタリング法
により成膜されるため、ＣＦ6 ガスを用いるＣＶＤ法に
より成膜されるタングステン膜のようにタングステン膜
中に含まれるフッ素に起因してゲート絶縁膜が劣化する
事態を防止することができる。
により成膜されるため、ＣＦ6 ガスを用いるＣＶＤ法に
より成膜されるタングステン膜のようにタングステン膜
中に含まれるフッ素に起因してゲート絶縁膜が劣化する
事態を防止することができる。
【００１３】さらに、タングステン膜はスパッタリング
法により成膜されるため、タングステン膜の表面の凹凸
が小さくなるので、タングステン膜と窒化チタン膜との
積層膜をパターニングしてゲート電極を形成する際に行
なうオーバーエッチングの量を低減でき、これによっ
て、オーバーエッチングによるゲート絶縁膜の突き抜け
を抑制することができる。
法により成膜されるため、タングステン膜の表面の凹凸
が小さくなるので、タングステン膜と窒化チタン膜との
積層膜をパターニングしてゲート電極を形成する際に行
なうオーバーエッチングの量を低減でき、これによっ
て、オーバーエッチングによるゲート絶縁膜の突き抜け
を抑制することができる。
【００１４】従って、本発明に係る半導体装置の製造方
法によると、ゲート絶縁膜の信頼性の劣化を招くことな
く、抵抗値が小さいゲート電極を形成することができ
る。
法によると、ゲート絶縁膜の信頼性の劣化を招くことな
く、抵抗値が小さいゲート電極を形成することができ
る。
【００１５】本発明に係る半導体装置の製造方法におい
て、窒化チタン膜を成膜する工程は、前記窒化チタン膜
に対してアンモニア雰囲気中において熱処理を施す工程
を含むことが好ましい。
て、窒化チタン膜を成膜する工程は、前記窒化チタン膜
に対してアンモニア雰囲気中において熱処理を施す工程
を含むことが好ましい。
【００１６】このようにすると、窒化チタン膜中に存在
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
【００１７】この場合、窒化チタン膜に対して熱処理を
施す工程は、窒化チタン膜を成膜したチャンバーと同一
のチャンバー内において行なわれることが好ましい。
施す工程は、窒化チタン膜を成膜したチャンバーと同一
のチャンバー内において行なわれることが好ましい。
【００１８】このようにすると、プロセスの増加を招く
ことなく、窒化チタン膜中に存在する残留不純物の濃度
を低くすることができる。
ことなく、窒化チタン膜中に存在する残留不純物の濃度
を低くすることができる。
【００１９】本発明に係る半導体装置の製造方法におい
て、窒化チタン膜を成膜する工程は、窒化チタン膜に対
して該窒化チタン膜の成膜温度以上の温度で熱処理を施
す工程を含むことが好ましい。
て、窒化チタン膜を成膜する工程は、窒化チタン膜に対
して該窒化チタン膜の成膜温度以上の温度で熱処理を施
す工程を含むことが好ましい。
【００２０】このようにすると、窒化チタン膜中に存在
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
【００２１】この場合、熱処理はアンモニア雰囲気中に
おいて行なわれることが好ましい。
おいて行なわれることが好ましい。
【００２２】このようにすると、窒化チタン膜中に存在
する残留不純物の濃度を一層低くすることができる。
する残留不純物の濃度を一層低くすることができる。
【００２３】本発明に係る半導体装置の製造方法におい
て、窒化チタン膜を成膜する工程は、６００℃以上の温
度下で行なわれることが好ましい。
て、窒化チタン膜を成膜する工程は、６００℃以上の温
度下で行なわれることが好ましい。
【００２４】このようにすると、窒化チタン膜中に存在
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
する残留不純物の濃度が低くなるため、後工程において
窒化チタン膜に対して１０００℃程度の熱処理が施され
ても、ゲートリーク電流が増大したり又はゲート絶縁膜
の表面で膜剥がれが発生したりする事態を防止すること
ができる。
【００２５】本発明に係る半導体装置の製造方法は、窒
化チタン膜を成膜する工程とタングステン膜を成膜する
工程との間に、窒化チタン膜の上に第２の絶縁膜を形成
した後、該第２の絶縁膜をパターニングして容量絶縁膜
を形成する工程を備え、積層膜をパターニングしてゲー
ト電極を形成する工程は、タングステン膜からなる容量
上部電極を形成すると共に、窒化チタン膜からなる容量
下部電極を形成する工程を含むことが好ましい。
化チタン膜を成膜する工程とタングステン膜を成膜する
工程との間に、窒化チタン膜の上に第２の絶縁膜を形成
した後、該第２の絶縁膜をパターニングして容量絶縁膜
を形成する工程を備え、積層膜をパターニングしてゲー
ト電極を形成する工程は、タングステン膜からなる容量
上部電極を形成すると共に、窒化チタン膜からなる容量
下部電極を形成する工程を含むことが好ましい。
【００２６】このようにすると、電極の特性のばらつき
及び高周波特性の劣化が少ない容量素子を備えた半導体
装置を工程数の増加を招くことなく形成することができ
る。
及び高周波特性の劣化が少ない容量素子を備えた半導体
装置を工程数の増加を招くことなく形成することができ
る。
【００２７】本発明に係る半導体装置の製造方法は、窒
化チタン膜を成膜する工程とタングステン膜を成膜する
工程との間に、窒化チタン膜の上に第２の絶縁膜を形成
した後、該第２の絶縁膜をパターニングして、素子分離
領域の上に第２の絶縁膜からなるハードマスクを形成す
る工程を備え、積層膜をパターニングしてゲート電極を
形成する工程は、窒化チタン膜をハードマスクを用いて
パターニングして窒化チタン膜からなる抵抗体を形成す
る工程を含むことが好ましい。
化チタン膜を成膜する工程とタングステン膜を成膜する
工程との間に、窒化チタン膜の上に第２の絶縁膜を形成
した後、該第２の絶縁膜をパターニングして、素子分離
領域の上に第２の絶縁膜からなるハードマスクを形成す
る工程を備え、積層膜をパターニングしてゲート電極を
形成する工程は、窒化チタン膜をハードマスクを用いて
パターニングして窒化チタン膜からなる抵抗体を形成す
る工程を含むことが好ましい。
【００２８】このようにすると、シート抵抗値が高い抵
抗体を備えた半導体装置を工程数の増加を招くことなく
形成することができる。
抗体を備えた半導体装置を工程数の増加を招くことなく
形成することができる。
【００２９】この場合、第２の絶縁膜の厚さは、素子分
離領域が半導体基板から突出している高さと同程度以下
であることが好ましい。
離領域が半導体基板から突出している高さと同程度以下
であることが好ましい。
【００３０】このようにすると、窒化チタン膜の上にお
けるハードマスクの側面に残存するタングステン膜の厚
さは、窒化チタン膜における素子分離領域の段差部の上
に残存するタングステン膜の厚さと同程度以下になるた
め、窒化チタン膜における素子分離領域の段差部上に残
存するタングステン膜を除去するためのオーバーエッチ
ングによって、窒化チタン膜の上におけるハードマスク
の側面に残存するタングステン膜は除去されるので、抵
抗体の特性がばらつく事態を防止できる。
けるハードマスクの側面に残存するタングステン膜の厚
さは、窒化チタン膜における素子分離領域の段差部の上
に残存するタングステン膜の厚さと同程度以下になるた
め、窒化チタン膜における素子分離領域の段差部上に残
存するタングステン膜を除去するためのオーバーエッチ
ングによって、窒化チタン膜の上におけるハードマスク
の側面に残存するタングステン膜は除去されるので、抵
抗体の特性がばらつく事態を防止できる。
【００３１】本発明に係る第１の半導体装置は、半導体
基板の上に化学気相成長法により成膜された窒化チタン
膜からなる下層のゲート電極と、窒化チタン膜の上にス
パッタリング法により成膜されたタングステン膜からな
る上層のゲート電極とから構成される積層ゲート電極
と、窒化チタン膜からなる容量下部電極と、該容量下部
電極の上に形成された容量絶縁膜と、該容量絶縁膜の上
に形成されたタングステン膜からなる容量上部電極とか
ら構成される容量素子とを備えている。
基板の上に化学気相成長法により成膜された窒化チタン
膜からなる下層のゲート電極と、窒化チタン膜の上にス
パッタリング法により成膜されたタングステン膜からな
る上層のゲート電極とから構成される積層ゲート電極
と、窒化チタン膜からなる容量下部電極と、該容量下部
電極の上に形成された容量絶縁膜と、該容量絶縁膜の上
に形成されたタングステン膜からなる容量上部電極とか
ら構成される容量素子とを備えている。
【００３２】本発明に係る第１の半導体装置によると、
信頼性に優れたゲート電極と、電極の特性のばらつき及
び高周波特性の劣化が少ない容量素子とを備えた半導体
装置を実現できる。
信頼性に優れたゲート電極と、電極の特性のばらつき及
び高周波特性の劣化が少ない容量素子とを備えた半導体
装置を実現できる。
【００３３】本発明に係る第２の半導体装置は、半導体
基板の上に化学気相成長法により成膜された窒化チタン
膜からなる下層のゲート電極と、窒化チタン膜の上にス
パッタリング法により成膜されたタングステン膜からな
る上層のゲート電極とから構成される積層ゲート電極
と、窒化チタン膜からなる抵抗体を備えている。
基板の上に化学気相成長法により成膜された窒化チタン
膜からなる下層のゲート電極と、窒化チタン膜の上にス
パッタリング法により成膜されたタングステン膜からな
る上層のゲート電極とから構成される積層ゲート電極
と、窒化チタン膜からなる抵抗体を備えている。
【００３４】本発明に係る第２の半導体装置によると、
信頼性に優れたゲート電極と、シート抵抗値の高い抵抗
体とを備えた半導体装置を実現できる。
信頼性に優れたゲート電極と、シート抵抗値の高い抵抗
体とを備えた半導体装置を実現できる。
【００３５】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１実施形態として、ｎ型ＭＯＳＦＥＴを有する半導
体装置の製造方法について図１（ａ）〜（ｃ）を参照し
ながら説明する。
の第１実施形態として、ｎ型ＭＯＳＦＥＴを有する半導
体装置の製造方法について図１（ａ）〜（ｃ）を参照し
ながら説明する。
【００３６】まず、図１（ａ）に示すように、例えばｐ
型シリコン基板からなる半導体基板１０の表面部に周知
の方法により素子分離領域１１を形成した後、半導体基
板１０の上にゲート絶縁膜となる２ｎｍ程度の厚さを有
するシリコン窒化酸化膜１２を形成する。
型シリコン基板からなる半導体基板１０の表面部に周知
の方法により素子分離領域１１を形成した後、半導体基
板１０の上にゲート絶縁膜となる２ｎｍ程度の厚さを有
するシリコン窒化酸化膜１２を形成する。
【００３７】次に、ＴｉＣｌ4 及びＮＨ3 をソースガス
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜１２の上に、
１０〜２０ｎｍ程度の厚さを有する窒化チタン膜１３を
成膜した後、スパッタリング法により、窒化チタン膜１
３の上に、１００ｎｍ程度の厚さを有するタングステン
膜１４を成膜する。
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜１２の上に、
１０〜２０ｎｍ程度の厚さを有する窒化チタン膜１３を
成膜した後、スパッタリング法により、窒化チタン膜１
３の上に、１００ｎｍ程度の厚さを有するタングステン
膜１４を成膜する。
【００３８】次に、図１（ｂ）に示すように、タングス
テン膜１４と窒化チタン膜１３との積層膜、及びシリコ
ン窒化酸化膜１２をパターニングして、タングステン膜
１４と窒化チタン膜１３との積層膜からなるゲート電極
１５を形成すると共に、シリコン窒化酸化膜１２からな
るゲート絶縁膜１６を形成する。次に、半導体基板１０
にゲート電極１５をマスクにして、ヒ素（Ａｓ）等のｎ
型不純物を８ｋｅＶ程度の注入エネルギーでイオン注入
してｎ型低濃度不純物層を形成する。次に、半導体基板
１０の上に全面に亘って５０ｎｍ程度の厚さを有するシ
リコン窒化膜を成膜した後、該シリコン窒化膜に対して
異方性エッチングを行なって、ゲート電極１５の側面に
シリコン窒化膜からなるサイドウォール１７を形成し、
その後、半導体基板１０に、ゲート電極１５及びサイド
ウォール１７をマスクにして、ヒ素等のｎ型不純物を４
０ｋｅＶ程度の注入エネルギーでイオン注入してｎ型高
濃度不純物を形成し、ｎ型の低濃度不純物層及び高濃度
不純物層からなりソース領域又はドレイン領域となる不
純物拡散層１８を形成する。
テン膜１４と窒化チタン膜１３との積層膜、及びシリコ
ン窒化酸化膜１２をパターニングして、タングステン膜
１４と窒化チタン膜１３との積層膜からなるゲート電極
１５を形成すると共に、シリコン窒化酸化膜１２からな
るゲート絶縁膜１６を形成する。次に、半導体基板１０
にゲート電極１５をマスクにして、ヒ素（Ａｓ）等のｎ
型不純物を８ｋｅＶ程度の注入エネルギーでイオン注入
してｎ型低濃度不純物層を形成する。次に、半導体基板
１０の上に全面に亘って５０ｎｍ程度の厚さを有するシ
リコン窒化膜を成膜した後、該シリコン窒化膜に対して
異方性エッチングを行なって、ゲート電極１５の側面に
シリコン窒化膜からなるサイドウォール１７を形成し、
その後、半導体基板１０に、ゲート電極１５及びサイド
ウォール１７をマスクにして、ヒ素等のｎ型不純物を４
０ｋｅＶ程度の注入エネルギーでイオン注入してｎ型高
濃度不純物を形成し、ｎ型の低濃度不純物層及び高濃度
不純物層からなりソース領域又はドレイン領域となる不
純物拡散層１８を形成する。
【００３９】次に、図１（ｃ）に示すように、半導体基
板１０の上に全面に亘って例えばシリコン酸化膜からな
る層間絶縁膜１９を堆積した後、該層間絶縁膜１９にコ
ンタクトホールを形成する。次に、層間絶縁膜１９の上
に、バリア層を有する導電膜をコンタクトホールが充填
されるように堆積した後、該導電膜をパターニングする
ことにより、コンタクト２０及び配線層２１を形成す
る。
板１０の上に全面に亘って例えばシリコン酸化膜からな
る層間絶縁膜１９を堆積した後、該層間絶縁膜１９にコ
ンタクトホールを形成する。次に、層間絶縁膜１９の上
に、バリア層を有する導電膜をコンタクトホールが充填
されるように堆積した後、該導電膜をパターニングする
ことにより、コンタクト２０及び配線層２１を形成す
る。
【００４０】第１の実施形態によると、ゲート絶縁膜１
６となるシリコン窒化酸化膜１２の上に、ＣＶＤ法によ
り窒化チタン膜１３を成膜するため、シリコン窒化酸化
膜１２が物理的なダメージを受けないので、シリコン窒
化酸化膜１２からなるゲート絶縁膜１６の信頼性が向上
する。
６となるシリコン窒化酸化膜１２の上に、ＣＶＤ法によ
り窒化チタン膜１３を成膜するため、シリコン窒化酸化
膜１２が物理的なダメージを受けないので、シリコン窒
化酸化膜１２からなるゲート絶縁膜１６の信頼性が向上
する。
【００４１】また、窒化チタン膜１３は、４９０℃程度
の低い温度のＣＶＤ法により成膜されるため、該窒化チ
タン膜１３の成膜レートは低くなる。従って、膜厚の小
さい窒化チタン膜１３を制御性良く成膜することができ
る。
の低い温度のＣＶＤ法により成膜されるため、該窒化チ
タン膜１３の成膜レートは低くなる。従って、膜厚の小
さい窒化チタン膜１３を制御性良く成膜することができ
る。
【００４２】また、タングステン膜１４は、スパッタリ
ング法により成膜されるため、ＣＦ 6 ガスを用いるＣＶ
Ｄ法により成膜されるタングステン膜に比べて、タング
ステン膜１４中に含まれるフッ素に起因してゲート絶縁
膜１６が劣化する事態を防止することができる。
ング法により成膜されるため、ＣＦ 6 ガスを用いるＣＶ
Ｄ法により成膜されるタングステン膜に比べて、タング
ステン膜１４中に含まれるフッ素に起因してゲート絶縁
膜１６が劣化する事態を防止することができる。
【００４３】さらに、ゲート電極１５は、１０〜２０ｎ
ｍ程度の厚さを有する薄い窒化チタン膜１３と、抵抗値
が低くて１００ｎｍ程度の厚さを有する厚いタングステ
ン膜１４との積層膜からなるため、ゲート電極１５の低
抵抗化を実現できる。
ｍ程度の厚さを有する薄い窒化チタン膜１３と、抵抗値
が低くて１００ｎｍ程度の厚さを有する厚いタングステ
ン膜１４との積層膜からなるため、ゲート電極１５の低
抵抗化を実現できる。
【００４４】図２（ａ）、（ｂ）は、窒化チタン膜１３
の上に成膜されたタングステン膜１４の結晶構造を示し
ており、図２（ａ）はＣＶＤ法によりタングステン膜１
４を成膜した場合であり、図２（ｂ）はスパッタリング
法によりタングステン膜１４を成膜した場合である。図
２（ａ）と図２（ｂ）との対比から分かるように、結晶
粒に起因して起きる膜表面の凹凸の大きさとしては、ス
パッタリング法により成膜されたタングステン膜１４は
ＣＶＤ法により成膜されたタングステン膜１４よりも小
さい。
の上に成膜されたタングステン膜１４の結晶構造を示し
ており、図２（ａ）はＣＶＤ法によりタングステン膜１
４を成膜した場合であり、図２（ｂ）はスパッタリング
法によりタングステン膜１４を成膜した場合である。図
２（ａ）と図２（ｂ）との対比から分かるように、結晶
粒に起因して起きる膜表面の凹凸の大きさとしては、ス
パッタリング法により成膜されたタングステン膜１４は
ＣＶＤ法により成膜されたタングステン膜１４よりも小
さい。
【００４５】このため、第１の実施形態のように、タン
グステン膜１４をスパッタリング法により成膜すると、
タングステン膜１４と窒化チタン膜１３との積層膜をパ
ターニングしてゲート電極１５を形成する際に行なうオ
ーバーエッチングの量を低減できるので、オーバーエッ
チングによるゲート絶縁膜１６の突き抜けを抑制するこ
とができる。
グステン膜１４をスパッタリング法により成膜すると、
タングステン膜１４と窒化チタン膜１３との積層膜をパ
ターニングしてゲート電極１５を形成する際に行なうオ
ーバーエッチングの量を低減できるので、オーバーエッ
チングによるゲート絶縁膜１６の突き抜けを抑制するこ
とができる。
【００４６】（第２の実施形態）以下、本発明の第２実
施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置の
製造方法について、図１（ａ）〜（ｃ）を参照しながら
説明する。
施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置の
製造方法について、図１（ａ）〜（ｃ）を参照しながら
説明する。
【００４７】まず、図１（ａ）に示すように、第１の実
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
【００４８】次に、４９０℃程度の温度に保たれたチャ
ンバー内にソースガスとしてのＴｉＣｌ4 とＮＨ3 との
混合ガスを導入してＣＶＤ法により、シリコン窒化酸化
膜１２の上に、１０〜２０ｎｍ程度の厚さを有する窒化
チタン膜１３を成膜する。その後、チャンバー内に半導
体基板１０を引き続き保持した状態で、チャンバー内を
ＮＨ3 の雰囲気に変えると共にチャンバー内の温度を窒
化チタン膜１３の成膜温度（４９０℃）以上の温度に維
持し、この状態で、半導体基板１０を約３〜１０分間保
持する。
ンバー内にソースガスとしてのＴｉＣｌ4 とＮＨ3 との
混合ガスを導入してＣＶＤ法により、シリコン窒化酸化
膜１２の上に、１０〜２０ｎｍ程度の厚さを有する窒化
チタン膜１３を成膜する。その後、チャンバー内に半導
体基板１０を引き続き保持した状態で、チャンバー内を
ＮＨ3 の雰囲気に変えると共にチャンバー内の温度を窒
化チタン膜１３の成膜温度（４９０℃）以上の温度に維
持し、この状態で、半導体基板１０を約３〜１０分間保
持する。
【００４９】次に、第１の実施形態と同様にして、スパ
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
【００５０】次に、第１の実施形態と同様にして、ゲー
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
【００５１】ところで、ＴｉＣｌ4 とＮＨ3 との混合ガ
スからなるソースガスを用いるＣＶＤ法により窒化チタ
ン膜１３を成膜すると、その後に行なわれる熱処理、例
えばソース領域又はドレイン領域となる不純物拡散層１
８を活性化するための１０００℃程度の熱処理によっ
て、ゲートリーク電流が増大してしまうという問題に気
がついた。
スからなるソースガスを用いるＣＶＤ法により窒化チタ
ン膜１３を成膜すると、その後に行なわれる熱処理、例
えばソース領域又はドレイン領域となる不純物拡散層１
８を活性化するための１０００℃程度の熱処理によっ
て、ゲートリーク電流が増大してしまうという問題に気
がついた。
【００５２】そこで、窒化チタン膜１３の成膜後に１０
００℃程度の熱処理が施されると、リーク電流が増大す
る理由について検討した結果、以下の原因を見出した。
００℃程度の熱処理が施されると、リーク電流が増大す
る理由について検討した結果、以下の原因を見出した。
【００５３】ＴｉＣｌ4 とＮＨ3 との混合ガスからなる
ソースガスを用いるＣＶＤ法により窒化チタン膜１３を
成膜すると、６ＴｉＣｌ4 ＋８ＮＨ3 →６ＴｉＮ＋２４
ＨＣｌ＋Ｎ2 の反応が起こって、窒化チタン膜１３が成
膜されるため、窒化チタン膜１３中には塩素が残留して
いる。このため、窒化チタン膜１３に１０００℃程度の
熱処理が施されると、熱処理工程において、窒化チタン
膜１３中の残留する塩素がゲート絶縁膜１６中に拡散
し、これによって、ゲートリーク電流が増大することを
見出した。
ソースガスを用いるＣＶＤ法により窒化チタン膜１３を
成膜すると、６ＴｉＣｌ4 ＋８ＮＨ3 →６ＴｉＮ＋２４
ＨＣｌ＋Ｎ2 の反応が起こって、窒化チタン膜１３が成
膜されるため、窒化チタン膜１３中には塩素が残留して
いる。このため、窒化チタン膜１３に１０００℃程度の
熱処理が施されると、熱処理工程において、窒化チタン
膜１３中の残留する塩素がゲート絶縁膜１６中に拡散
し、これによって、ゲートリーク電流が増大することを
見出した。
【００５４】また、ゲート絶縁膜１６の膜厚を大きくす
ると、逆にゲートリーク電流が増大するということも見
出した。
ると、逆にゲートリーク電流が増大するということも見
出した。
【００５５】図３は、前述のようにして成膜された窒化
チタン膜１３の上にタングステン膜１４を成膜した後
に、１０００℃程度の熱処理が施されたときの断面構造
を示している。図３に示すように、窒化チタン膜１３か
ら蒸発する残留塩素の外方への拡散経路が閉ざされるた
め、残留塩素がゲート絶縁膜となるシリコン窒化酸化膜
１２と窒化チタン膜１３との間に滞留し、これによっ
て、ゲート絶縁膜の表面で膜剥がれが発生する。この問
題は、窒化チタン膜１３の膜質の向上のために窒化チタ
ン膜１３を低い温度で成膜する場合に特に顕著に現われ
る。
チタン膜１３の上にタングステン膜１４を成膜した後
に、１０００℃程度の熱処理が施されたときの断面構造
を示している。図３に示すように、窒化チタン膜１３か
ら蒸発する残留塩素の外方への拡散経路が閉ざされるた
め、残留塩素がゲート絶縁膜となるシリコン窒化酸化膜
１２と窒化チタン膜１３との間に滞留し、これによっ
て、ゲート絶縁膜の表面で膜剥がれが発生する。この問
題は、窒化チタン膜１３の膜質の向上のために窒化チタ
ン膜１３を低い温度で成膜する場合に特に顕著に現われ
る。
【００５６】ところで、窒化チタン膜１３中の残留塩素
を低減させる方法としては、特許第２８０３５５６号公
報において、窒化チタン膜１３に対してプラズマを照射
する方法が提案されているが、この方法によると、プラ
ズマの照射によりゲート絶縁膜１６がダメージを受ける
ため、ゲート絶縁膜１６の信頼性が劣化する恐れがあ
る。
を低減させる方法としては、特許第２８０３５５６号公
報において、窒化チタン膜１３に対してプラズマを照射
する方法が提案されているが、この方法によると、プラ
ズマの照射によりゲート絶縁膜１６がダメージを受ける
ため、ゲート絶縁膜１６の信頼性が劣化する恐れがあ
る。
【００５７】第２の実施形態は、ゲート絶縁膜１６の劣
化を招くことなく、窒化チタン膜１３中の残留塩素を低
減して、窒化チタン膜１３に対して１０００℃程度の熱
処理が施されても、ゲートリーク電流が増大したり又は
ゲート絶縁膜の表面で膜剥がれが発生したりすることを
防止するものであって、前述したように、窒化チタン膜
１３を成膜したチャンバー内に半導体基板１０を引き続
き保持した状態で、チャンバー内をＮＨ3 の雰囲気に変
えると共にチャンバー内の温度を窒化チタン膜１３の成
膜温度以上の温度に維持するものである。
化を招くことなく、窒化チタン膜１３中の残留塩素を低
減して、窒化チタン膜１３に対して１０００℃程度の熱
処理が施されても、ゲートリーク電流が増大したり又は
ゲート絶縁膜の表面で膜剥がれが発生したりすることを
防止するものであって、前述したように、窒化チタン膜
１３を成膜したチャンバー内に半導体基板１０を引き続
き保持した状態で、チャンバー内をＮＨ3 の雰囲気に変
えると共にチャンバー内の温度を窒化チタン膜１３の成
膜温度以上の温度に維持するものである。
【００５８】このように、窒化チタン膜１３をＮＨ3 の
雰囲気中における成膜温度以上の温度下に保持すると、
図４に示すように、窒化チタン膜１３中に存在する未反
応のＴｉＣｌ4 とＮＨ3 とが反応してＨＣｌが生成さ
れ、生成されたＨＣｌが蒸発するため、窒化チタン膜１
３中の残留塩素が低減する。
雰囲気中における成膜温度以上の温度下に保持すると、
図４に示すように、窒化チタン膜１３中に存在する未反
応のＴｉＣｌ4 とＮＨ3 とが反応してＨＣｌが生成さ
れ、生成されたＨＣｌが蒸発するため、窒化チタン膜１
３中の残留塩素が低減する。
【００５９】図５は、窒化チタン膜１３の表面からの深
さと、ＸＰＳを用いて測定した窒化膜１３中の塩素濃度
との関係を示している。図５において、破線は第１の実
施形態（４９０℃で成膜された窒化チタン膜１３に対し
て熱処理を施さない場合）を示し、実線は第２の実施形
態（４９０℃で成膜された窒化チタン膜１３に対してア
ンモニア雰囲気中での熱処理を施した場合）を示してい
る。
さと、ＸＰＳを用いて測定した窒化膜１３中の塩素濃度
との関係を示している。図５において、破線は第１の実
施形態（４９０℃で成膜された窒化チタン膜１３に対し
て熱処理を施さない場合）を示し、実線は第２の実施形
態（４９０℃で成膜された窒化チタン膜１３に対してア
ンモニア雰囲気中での熱処理を施した場合）を示してい
る。
【００６０】図５から分かるように、第２の実施形態の
ように、窒化チタン膜１３に対してアンモニア雰囲気中
で熱処理を施すと、窒化チタン膜１３中の塩素濃度を２
ａｔ％程度に大きく低減することができる。
ように、窒化チタン膜１３に対してアンモニア雰囲気中
で熱処理を施すと、窒化チタン膜１３中の塩素濃度を２
ａｔ％程度に大きく低減することができる。
【００６１】従って、第２の実施形態によると、第１の
実施形態により得られる各効果に加えて、窒化チタン膜
１３中の残留塩素を低減して、ゲートリーク電流の低減
及びゲート絶縁膜表面での膜剥がれの防止を図ることが
できる。
実施形態により得られる各効果に加えて、窒化チタン膜
１３中の残留塩素を低減して、ゲートリーク電流の低減
及びゲート絶縁膜表面での膜剥がれの防止を図ることが
できる。
【００６２】また、第２の実施形態によると、同一のチ
ャンバーを用いて該チャンバー内の導入するガスを変え
るだけで、窒化チタン膜１３の成膜と残留塩素の除去と
を行なうことができるので、プロセスの増加を抑制しな
がら残留塩素を除去することができる。
ャンバーを用いて該チャンバー内の導入するガスを変え
るだけで、窒化チタン膜１３の成膜と残留塩素の除去と
を行なうことができるので、プロセスの増加を抑制しな
がら残留塩素を除去することができる。
【００６３】尚、第２の実施形態においては、窒化チタ
ン膜１３を成膜するためのソースガスとしてＴｉＣｌ4
とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4 とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３をＮＨ3 の雰囲気中に
おける成膜温度以上の温度下に保持することにより、窒
化チタン膜１３中の残存するヨウ素（Ｉ）又は臭素（Ｂ
ｒ）を低減することができる。
ン膜１３を成膜するためのソースガスとしてＴｉＣｌ4
とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4 とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３をＮＨ3 の雰囲気中に
おける成膜温度以上の温度下に保持することにより、窒
化チタン膜１３中の残存するヨウ素（Ｉ）又は臭素（Ｂ
ｒ）を低減することができる。
【００６４】（第３の実施形態）以下、本発明の第３の
実施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置
の製造方法について、図１（ａ）〜（ｃ）を参照しなが
ら説明する。
実施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置
の製造方法について、図１（ａ）〜（ｃ）を参照しなが
ら説明する。
【００６５】まず、図１（ａ）に示すように、第１の実
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
【００６６】次に、４９０℃程度の温度において、Ｔｉ
Ｃｌ4 とＮＨ3 との混合ガスをソースガスとして用いる
ＣＶＤ法により、シリコン窒化酸化膜１２の上に、１０
ｎｍ程度の厚さを有する窒化チタン膜１３を成膜する。
その後、ＮＨ3 の雰囲気中における６００〜９００℃の
温度下で、窒化チタン膜１３に対して１０〜６０秒程度
の急速加熱処理を施す。
Ｃｌ4 とＮＨ3 との混合ガスをソースガスとして用いる
ＣＶＤ法により、シリコン窒化酸化膜１２の上に、１０
ｎｍ程度の厚さを有する窒化チタン膜１３を成膜する。
その後、ＮＨ3 の雰囲気中における６００〜９００℃の
温度下で、窒化チタン膜１３に対して１０〜６０秒程度
の急速加熱処理を施す。
【００６７】次に、第１の実施形態と同様にして、スパ
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
【００６８】次に、第１の実施形態と同様にして、ゲー
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
【００６９】第３の実施形態のように、窒化チタン膜１
３に対してＮＨ3 の雰囲気中において急速加熱処理を施
すと、図６に示すように、窒化チタン膜１３中に存在す
るＣｌが蒸発するため、窒化チタン膜１３中の残留塩素
が低減する。また、ＮＨ3 の雰囲気中における熱処理を
施すため、第２の実施形態と同様、窒化チタン膜１３中
に存在する未反応のＴｉＣｌ4 とＮＨ3 とが反応してＨ
Ｃｌが生成され、生成されたＨＣｌが蒸発する現象も起
きる。
３に対してＮＨ3 の雰囲気中において急速加熱処理を施
すと、図６に示すように、窒化チタン膜１３中に存在す
るＣｌが蒸発するため、窒化チタン膜１３中の残留塩素
が低減する。また、ＮＨ3 の雰囲気中における熱処理を
施すため、第２の実施形態と同様、窒化チタン膜１３中
に存在する未反応のＴｉＣｌ4 とＮＨ3 とが反応してＨ
Ｃｌが生成され、生成されたＨＣｌが蒸発する現象も起
きる。
【００７０】従って、第３の実施形態によると、第１の
実施形態により得られる各効果に加えて、窒化チタン膜
１３中の残留塩素を低減して、ゲートリーク電流の低減
及びゲート絶縁膜表面での膜剥がれの防止を図ることが
できる。
実施形態により得られる各効果に加えて、窒化チタン膜
１３中の残留塩素を低減して、ゲートリーク電流の低減
及びゲート絶縁膜表面での膜剥がれの防止を図ることが
できる。
【００７１】また、第３の実施形態によると、急速加熱
処理により残留塩素を蒸発させるため、半導体基板１０
に長時間の熱処理が施されないので、半導体素子が熱処
理により受けるダメージを抑制することができる。
処理により残留塩素を蒸発させるため、半導体基板１０
に長時間の熱処理が施されないので、半導体素子が熱処
理により受けるダメージを抑制することができる。
【００７２】尚、第３の実施形態においては、アンモニ
アガス雰囲気中において急速加熱処理を行なったが、こ
れに代えて、窒素ガス雰囲気、窒素ガスと水素ガスとの
混合ガス雰囲気、アルゴンガス雰囲気又は真空中におい
て急速加熱処理を行なってもよい。
アガス雰囲気中において急速加熱処理を行なったが、こ
れに代えて、窒素ガス雰囲気、窒素ガスと水素ガスとの
混合ガス雰囲気、アルゴンガス雰囲気又は真空中におい
て急速加熱処理を行なってもよい。
【００７３】また、第３の実施形態においては、窒化チ
タン膜１３を成膜するためのソースガスとしてＴｉＣｌ
4とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３に対して急速加熱処理
を施すことにより、窒化チタン膜１３中の残存するヨウ
素又は臭素を低減することができる。
タン膜１３を成膜するためのソースガスとしてＴｉＣｌ
4とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３に対して急速加熱処理
を施すことにより、窒化チタン膜１３中の残存するヨウ
素又は臭素を低減することができる。
【００７４】（第４の実施形態）以下、本発明の第４実
施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置の
製造方法について、図１（ａ）〜（ｃ）を参照しながら
説明する。
施形態として、ｎ型ＭＯＳＦＥＴを有する半導体装置の
製造方法について、図１（ａ）〜（ｃ）を参照しながら
説明する。
【００７５】まず、図１（ａ）に示すように、第１の実
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
施形態と同様にして、例えばｐ型シリコン基板からなる
半導体基板１０の表面部に素子分離領域１１を形成した
後、半導体基板１０の上にゲート絶縁膜となる２ｎｍ程
度の厚さを有するシリコン窒化酸化膜１２を形成する。
【００７６】次に、６５０℃程度の温度下において、Ｔ
ｉＣｌ4 とＮＨ3 との混合ガスをソースガスとして用い
るＣＶＤ法により、シリコン窒化酸化膜１２の上に、１
０ｎｍ程度の厚さを有する窒化チタン膜１３を成膜す
る。
ｉＣｌ4 とＮＨ3 との混合ガスをソースガスとして用い
るＣＶＤ法により、シリコン窒化酸化膜１２の上に、１
０ｎｍ程度の厚さを有する窒化チタン膜１３を成膜す
る。
【００７７】次に、第１の実施形態と同様にして、スパ
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
ッタリング法により、窒化チタン膜１３の上に、１００
ｎｍ程度の厚さを有するタングステン膜１４を成膜した
後、図１（ｂ）に示すように、タングステン膜１４と窒
化チタン膜１３との積層膜、及びシリコン窒化酸化膜１
２をパターニングして、ゲート電極１５及びゲート絶縁
膜１６を形成する。
【００７８】次に、第１の実施形態と同様にして、ゲー
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
ト電極１５の側面にサイドウォール１７を形成すると共
に、半導体基板１０中にソース領域又はドレイン領域と
なる不純物拡散層１８を形成した後、図１（ｃ）に示す
ように、層間絶縁膜１９、コンタクト２０及び配線層２
１を形成する。
【００７９】第４の実施形態のように、高温の温度下で
窒化チタン膜を成膜するため、窒化チタン膜中の残留塩
素の濃度を低減することができる。
窒化チタン膜を成膜するため、窒化チタン膜中の残留塩
素の濃度を低減することができる。
【００８０】図７は、窒化チタン膜１３の表面からの深
さと、ＸＰＳを用いて測定した窒化膜１３中の塩素濃度
との関係を示している。図７において、破線は第１の実
施形態（４９０℃で成膜された窒化チタン膜１３に対し
て熱処理を施さない場合）を示し、実線は第４の実施形
態（６５０℃で成膜された窒化チタン膜１３に対して熱
処理を施さない場合）を示している。尚、図７におい
て、一点鎖線で示す部分は、窒化チタン膜１３の表面で
の汚染に起因するものであり、二点鎖線で示す部分は測
定誤差である。
さと、ＸＰＳを用いて測定した窒化膜１３中の塩素濃度
との関係を示している。図７において、破線は第１の実
施形態（４９０℃で成膜された窒化チタン膜１３に対し
て熱処理を施さない場合）を示し、実線は第４の実施形
態（６５０℃で成膜された窒化チタン膜１３に対して熱
処理を施さない場合）を示している。尚、図７におい
て、一点鎖線で示す部分は、窒化チタン膜１３の表面で
の汚染に起因するものであり、二点鎖線で示す部分は測
定誤差である。
【００８１】図７から分かるように、第４の実施形態の
ように、６５０℃の温度下で窒化チタン膜１３を成膜す
ると、窒化チタン膜１３中の塩素濃度を２ａｔ％程度に
大きく低減することができる。
ように、６５０℃の温度下で窒化チタン膜１３を成膜す
ると、窒化チタン膜１３中の塩素濃度を２ａｔ％程度に
大きく低減することができる。
【００８２】図８は、窒化チタン膜１３の成膜温度と膜
中の塩素濃度との関係を示しており、図８において、○
は熱処理前の膜中の塩素濃度を示し、●は１０００℃の
温度下での３０秒間の熱処理後の膜中の塩素濃度を示し
ている。図８から、熱処理前及び熱処理後の膜中の塩素
濃度は、成膜温度が高くなればなるほど低くなることが
分かる。
中の塩素濃度との関係を示しており、図８において、○
は熱処理前の膜中の塩素濃度を示し、●は１０００℃の
温度下での３０秒間の熱処理後の膜中の塩素濃度を示し
ている。図８から、熱処理前及び熱処理後の膜中の塩素
濃度は、成膜温度が高くなればなるほど低くなることが
分かる。
【００８３】図９は、３．５ｎｍの厚さを持つゲート絶
縁膜１６の上に、ＴｉＣｌ4とＮＨ3との混合ガスからな
るソースガスを用いるＣＶＤ法により、６５０℃の成膜
温度（第４の実施形態）及び４９０℃の成膜温度（第１
の実施形態）で成膜された窒化チタン膜１３の残留塩素
濃度と、窒化チタン膜１３に対して１０００℃の温度下
で１０秒間の熱処理を施した場合のＭＯＳキャパシタの
ゲートリーク電流値を示している。
縁膜１６の上に、ＴｉＣｌ4とＮＨ3との混合ガスからな
るソースガスを用いるＣＶＤ法により、６５０℃の成膜
温度（第４の実施形態）及び４９０℃の成膜温度（第１
の実施形態）で成膜された窒化チタン膜１３の残留塩素
濃度と、窒化チタン膜１３に対して１０００℃の温度下
で１０秒間の熱処理を施した場合のＭＯＳキャパシタの
ゲートリーク電流値を示している。
【００８４】図９から、成膜温度が高くなると、熱処理
後の残留塩素の量は少なくなり、これに起因してゲート
リーク電流が低減することが分かる。このことから、第
４の実施形態によると、ソース領域又はドレイン領域と
なる不純物拡散層１８を活性化するための１０００℃程
度の熱処理が施されても、ゲートリーク電流を抑制でき
ることが分かる。
後の残留塩素の量は少なくなり、これに起因してゲート
リーク電流が低減することが分かる。このことから、第
４の実施形態によると、ソース領域又はドレイン領域と
なる不純物拡散層１８を活性化するための１０００℃程
度の熱処理が施されても、ゲートリーク電流を抑制でき
ることが分かる。
【００８５】図１０は、２．４ｎｍの厚さを持つゲート
絶縁膜１６の上に、ＴｉＣｌ4 とＮＨ3 との混合ガスか
らなるソースガスを用いるＣＶＤ法により、６５０℃の
成膜温度（第４の実施形態）及び４９０℃の成膜温度
（第１の実施形態）で成膜された窒化チタン膜１３に対
して行なった熱処理温度と、ＭＯＳキャパシタのゲート
リーク電流値との関係を示している。
絶縁膜１６の上に、ＴｉＣｌ4 とＮＨ3 との混合ガスか
らなるソースガスを用いるＣＶＤ法により、６５０℃の
成膜温度（第４の実施形態）及び４９０℃の成膜温度
（第１の実施形態）で成膜された窒化チタン膜１３に対
して行なった熱処理温度と、ＭＯＳキャパシタのゲート
リーク電流値との関係を示している。
【００８６】図１０から、第４の実施形態によると、窒
化チタン膜１３に対して熱処理が施されても、ゲートリ
ーク電流は殆ど変化しないことが分かる。
化チタン膜１３に対して熱処理が施されても、ゲートリ
ーク電流は殆ど変化しないことが分かる。
【００８７】第４の実施形態によると、第１の実施形態
により得られる各効果に加えて、窒化チタン膜１３中の
残留塩素を低減して、ゲートリーク電流の低減及びゲー
ト絶縁膜表面での膜剥がれの防止を図ることができる。
により得られる各効果に加えて、窒化チタン膜１３中の
残留塩素を低減して、ゲートリーク電流の低減及びゲー
ト絶縁膜表面での膜剥がれの防止を図ることができる。
【００８８】また、第４の実施形態によると、高温で窒
化チタン膜１３を成膜するため、低温での成膜に比べて
成膜レートが高くなるため、膜厚の小さい窒化チタン膜
１３を形成することは困難になるが、２０ｎｍ程度の厚
さを有する窒化チタン膜１３を成膜することは可能であ
る。
化チタン膜１３を成膜するため、低温での成膜に比べて
成膜レートが高くなるため、膜厚の小さい窒化チタン膜
１３を形成することは困難になるが、２０ｎｍ程度の厚
さを有する窒化チタン膜１３を成膜することは可能であ
る。
【００８９】尚、第４の実施形態においては、窒化チタ
ン膜１３を成膜するためのソースガスとしてＴｉＣｌ4
とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4 とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３中の残存するヨウ素又
は臭素を低減することができる。
ン膜１３を成膜するためのソースガスとしてＴｉＣｌ4
とＮＨ3との混合ガスを用いたが、これに代えて、Ｔｉ
Ｉ4 とＮＨ3 との混合ガス又はＴｉＢｒ4 とＮＨ3 との
混合ガスを用いて窒化チタン膜１３を成膜してもよい。
この場合にも、窒化チタン膜１３中の残存するヨウ素又
は臭素を低減することができる。
【００９０】（第５の実施形態）以下、本発明の第５の
実施形態として、ｎ型ＭＯＳＦＥＴ及び容量素子を有す
る半導体装置の製造方法について、図１１（ａ）〜
（ｃ）及び図１２（ａ）〜（ｃ）を参照しながら説明す
る。
実施形態として、ｎ型ＭＯＳＦＥＴ及び容量素子を有す
る半導体装置の製造方法について、図１１（ａ）〜
（ｃ）及び図１２（ａ）〜（ｃ）を参照しながら説明す
る。
【００９１】まず、図１１（ａ）に示すように、例えば
ｐ型シリコン基板からなる半導体基板３０の表面部に周
知の方法により素子分離領域３１を形成した後、半導体
基板３０の上に２ｎｍ程度の厚さを有しゲート絶縁膜と
なるシリコン窒化酸化膜３２を形成する。
ｐ型シリコン基板からなる半導体基板３０の表面部に周
知の方法により素子分離領域３１を形成した後、半導体
基板３０の上に２ｎｍ程度の厚さを有しゲート絶縁膜と
なるシリコン窒化酸化膜３２を形成する。
【００９２】次に、ＴｉＣｌ4 及びＮＨ3 をソースガス
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜３２の上に、
１０〜２０ｎｍ程度の厚さを有し、下層のゲート電極及
び容量下部電極となる窒化チタン膜３３を成膜した後、
該窒化チタン膜３３の上に、５〜１０ｎｍ程度の厚さを
有し容量絶縁膜となるシリコン酸化膜３４を形成する。
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜３２の上に、
１０〜２０ｎｍ程度の厚さを有し、下層のゲート電極及
び容量下部電極となる窒化チタン膜３３を成膜した後、
該窒化チタン膜３３の上に、５〜１０ｎｍ程度の厚さを
有し容量絶縁膜となるシリコン酸化膜３４を形成する。
【００９３】次に、図１１（ｂ）に示すように、シリコ
ン酸化膜３４の上に第１のレジストパターン３５を形成
した後、シリコン酸化膜３４に対して第１のレジストパ
ターン３５をマスクとして例えば希フッ酸溶液を用いて
エッチングを行なって、シリコン酸化膜３４からなる容
量絶縁膜３４Ｂを形成する。
ン酸化膜３４の上に第１のレジストパターン３５を形成
した後、シリコン酸化膜３４に対して第１のレジストパ
ターン３５をマスクとして例えば希フッ酸溶液を用いて
エッチングを行なって、シリコン酸化膜３４からなる容
量絶縁膜３４Ｂを形成する。
【００９４】次に、図１１（ｃ）に示すように、第１の
レジストパターン３５を除去した後、スパッタリング法
により、窒化チタン膜３３及び容量絶縁膜３４Ｂの上
に、１００ｎｍ程度の厚さを有し、上層のゲート電極及
び容量上部電極となるタングステン膜３６を成膜した
後、該タングステン膜３６の上に、１００ｎｍ程度の厚
さを有し、ハードマスクとなるシリコン窒化膜３７を形
成する。
レジストパターン３５を除去した後、スパッタリング法
により、窒化チタン膜３３及び容量絶縁膜３４Ｂの上
に、１００ｎｍ程度の厚さを有し、上層のゲート電極及
び容量上部電極となるタングステン膜３６を成膜した
後、該タングステン膜３６の上に、１００ｎｍ程度の厚
さを有し、ハードマスクとなるシリコン窒化膜３７を形
成する。
【００９５】次に、図１２（ａ）に示すように、シリコ
ン窒化膜３７の上に第２のレジストパターン３８を形成
した後、シリコン窒化膜３７に対して第２のレジストパ
ターン３８をマスクとしてエッチングを行なって、図１
２（ｂ）に示すように、シリコン窒化膜３７からなるハ
ードマスク３７Ａを形成する。
ン窒化膜３７の上に第２のレジストパターン３８を形成
した後、シリコン窒化膜３７に対して第２のレジストパ
ターン３８をマスクとしてエッチングを行なって、図１
２（ｂ）に示すように、シリコン窒化膜３７からなるハ
ードマスク３７Ａを形成する。
【００９６】次に、第２のレジストパターン３８を除去
した後、タングステン膜３６、窒化チタン膜３３及びシ
リコン窒化酸化膜３２に対してハードマスク３７Ａを用
いてパターニングして、タングステン膜３６からなる上
層のゲート電極３６Ａ及び容量上部電極３６Ｂ、窒化チ
タン膜３３からなる下層のゲート電極３３Ａ及び容量下
部電極３３Ｂ、並びにシリコン窒化酸化膜３２からなる
ゲート絶縁膜３２Ａ及びパターン化された絶縁膜３２Ｂ
を形成する。これによって、上層のゲート電極３６Ａ及
び下層のゲート電極３３Ａからなるゲート電極３９と、
容量上部電極３６Ｂ、容量絶縁膜３４Ｂ及び容量下部電
極３６Ｂからなる容量素子４０とが形成される。
した後、タングステン膜３６、窒化チタン膜３３及びシ
リコン窒化酸化膜３２に対してハードマスク３７Ａを用
いてパターニングして、タングステン膜３６からなる上
層のゲート電極３６Ａ及び容量上部電極３６Ｂ、窒化チ
タン膜３３からなる下層のゲート電極３３Ａ及び容量下
部電極３３Ｂ、並びにシリコン窒化酸化膜３２からなる
ゲート絶縁膜３２Ａ及びパターン化された絶縁膜３２Ｂ
を形成する。これによって、上層のゲート電極３６Ａ及
び下層のゲート電極３３Ａからなるゲート電極３９と、
容量上部電極３６Ｂ、容量絶縁膜３４Ｂ及び容量下部電
極３６Ｂからなる容量素子４０とが形成される。
【００９７】次に、周知の方法により、図１２（ｃ）に
示すように、ゲート電極３９及び容量素子４０の側面に
サイドウォール４１を形成すると共に、半導体基板３０
にソース又はドレインとなる不純物拡散層を４２を形成
する。
示すように、ゲート電極３９及び容量素子４０の側面に
サイドウォール４１を形成すると共に、半導体基板３０
にソース又はドレインとなる不純物拡散層を４２を形成
する。
【００９８】次に、ゲート電極３９及び容量素子４０の
上に全面に亘って層間絶縁膜４３を形成した後、該層間
絶縁膜４３にコンタクトホールを形成する。次に、層間
絶縁膜４３の上にコンタクトホールが充填されるように
金属膜を堆積した後、該金属膜をパターニングして、コ
ンタクト及び金属配線４４を形成する。
上に全面に亘って層間絶縁膜４３を形成した後、該層間
絶縁膜４３にコンタクトホールを形成する。次に、層間
絶縁膜４３の上にコンタクトホールが充填されるように
金属膜を堆積した後、該金属膜をパターニングして、コ
ンタクト及び金属配線４４を形成する。
【００９９】従って、第５の実施形態によると、上層の
ゲート電極３６Ａとなるタングステン膜３６をパターニ
ングして容量上部電極３６Ｂを形成すると共に、下層の
ゲート電極３３Ａとなる窒化チタン膜３３をパターニン
グして容量下部電極３３Ｂを形成するので、第１の実施
形態により得られる各効果に加えて、工程数の増加を招
くことなく容量素子を形成できるという効果も得ること
ができる。
ゲート電極３６Ａとなるタングステン膜３６をパターニ
ングして容量上部電極３６Ｂを形成すると共に、下層の
ゲート電極３３Ａとなる窒化チタン膜３３をパターニン
グして容量下部電極３３Ｂを形成するので、第１の実施
形態により得られる各効果に加えて、工程数の増加を招
くことなく容量素子を形成できるという効果も得ること
ができる。
【０１００】また、容量上部電極３６Ｂはタングステン
膜３６からなり且つ容量下部電極３３Ｂは窒化チタン膜
３３からなるため、導電性の不純物が導入された多結晶
シリコン膜からなる電極のように、製造工程中の熱処理
に起因して起きる、電極の特性のばらつき及び高周波特
性の劣化は発生しない。すなわち、第６の実施形態によ
ると、プロセスの低減のみならず容量素子の特性の向上
も実現することができる。
膜３６からなり且つ容量下部電極３３Ｂは窒化チタン膜
３３からなるため、導電性の不純物が導入された多結晶
シリコン膜からなる電極のように、製造工程中の熱処理
に起因して起きる、電極の特性のばらつき及び高周波特
性の劣化は発生しない。すなわち、第６の実施形態によ
ると、プロセスの低減のみならず容量素子の特性の向上
も実現することができる。
【０１０１】（第６の実施形態）以下、本発明の第６の
実施形態として、ｎ型ＭＯＳＦＥＴ及び抵抗体を有する
半導体装置の製造方法について、図１３（ａ）〜
（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）、（ｂ）
及び図１６（ａ）〜（ｃ）を参照しながら説明する。
実施形態として、ｎ型ＭＯＳＦＥＴ及び抵抗体を有する
半導体装置の製造方法について、図１３（ａ）〜
（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）、（ｂ）
及び図１６（ａ）〜（ｃ）を参照しながら説明する。
【０１０２】まず、図１３（ａ）に示すように、例えば
ｐ型シリコン基板からなる半導体基板５０の表面部に周
知の方法により素子分離領域５１を形成した後、半導体
基板５０の上に２ｎｍ程度の厚さを有しゲート絶縁膜と
なるシリコン窒化酸化膜５２を形成する。
ｐ型シリコン基板からなる半導体基板５０の表面部に周
知の方法により素子分離領域５１を形成した後、半導体
基板５０の上に２ｎｍ程度の厚さを有しゲート絶縁膜と
なるシリコン窒化酸化膜５２を形成する。
【０１０３】次に、ＴｉＣｌ4 及びＮＨ3 をソースガス
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜５２の上に、
１０〜２０ｎｍ程度の厚さを有し、下層のゲート電極及
び抵抗体となる窒化チタン膜５３を成膜した後、該窒化
チタン膜５３の上に、２０〜５０ｎｍ程度の厚さを有し
抵抗体を形成するための第１のハードマスク５４Ａ（図
１３（ｂ）を参照）となるシリコン酸化膜５４を形成す
る。尚、図１６（ａ）に示すように、シリコン酸化膜５
４の厚さｔ1 としては、素子分離領域５１が半導体基板
５０から突出している高さｔ2 とほぼ等しくなるように
する。このようにする理由については後述する。
として用いると共に４９０℃程度の成膜温度でＣＶＤ法
を行なうことにより、シリコン窒化酸化膜５２の上に、
１０〜２０ｎｍ程度の厚さを有し、下層のゲート電極及
び抵抗体となる窒化チタン膜５３を成膜した後、該窒化
チタン膜５３の上に、２０〜５０ｎｍ程度の厚さを有し
抵抗体を形成するための第１のハードマスク５４Ａ（図
１３（ｂ）を参照）となるシリコン酸化膜５４を形成す
る。尚、図１６（ａ）に示すように、シリコン酸化膜５
４の厚さｔ1 としては、素子分離領域５１が半導体基板
５０から突出している高さｔ2 とほぼ等しくなるように
する。このようにする理由については後述する。
【０１０４】次に、図１３（ｂ）に示すように、シリコ
ン酸化膜５４の上に第１のレジストパターン５５を形成
した後、シリコン酸化膜５４に対して第１のレジストパ
ターン５５をマスクとして例えば希フッ酸溶液を用いて
エッチングを行なって、シリコン酸化膜５４からなる第
１のハードマスク５４Ａを形成する。
ン酸化膜５４の上に第１のレジストパターン５５を形成
した後、シリコン酸化膜５４に対して第１のレジストパ
ターン５５をマスクとして例えば希フッ酸溶液を用いて
エッチングを行なって、シリコン酸化膜５４からなる第
１のハードマスク５４Ａを形成する。
【０１０５】次に、第１のレジストパターン５５を除去
した後、図１３（ｃ）に示すように、スパッタリング法
により、窒化チタン膜５３及び第１のハードマスク５４
Ａの上に、１００ｎｍ程度の厚さを有し、上層のゲート
電極となるタングステン膜５６を成膜した後、該タング
ステン膜５６の上に、１００ｎｍ程度の厚さを有し、ゲ
ート電極を形成するための第２のハードマスクとなるシ
リコン窒化膜５７を形成する。
した後、図１３（ｃ）に示すように、スパッタリング法
により、窒化チタン膜５３及び第１のハードマスク５４
Ａの上に、１００ｎｍ程度の厚さを有し、上層のゲート
電極となるタングステン膜５６を成膜した後、該タング
ステン膜５６の上に、１００ｎｍ程度の厚さを有し、ゲ
ート電極を形成するための第２のハードマスクとなるシ
リコン窒化膜５７を形成する。
【０１０６】次に、図１４（ａ）に示すように、シリコ
ン窒化膜５７の上に第２のレジストパターン５８を形成
した後、シリコン窒化膜５７に対して第２のレジストパ
ターン５８をマスクとしてエッチングを行なって、図１
４（ｂ）に示すように、シリコン窒化膜５７からなる第
２のハードマスク５７Ａを形成する。この際、図１６
（ｂ）に示すように、タングステン膜５６の段差部にシ
リコン窒化膜５７からなるエッチング残り６４が生じな
いように、タングステン膜５６に対して選択性を有する
エッチングガス、例えばＣＨＦ3 とＯ2 との混合ガスを
主成分とするエッチングガスを用いると共に十分なオー
バーエッチングを行なうことが好ましい。
ン窒化膜５７の上に第２のレジストパターン５８を形成
した後、シリコン窒化膜５７に対して第２のレジストパ
ターン５８をマスクとしてエッチングを行なって、図１
４（ｂ）に示すように、シリコン窒化膜５７からなる第
２のハードマスク５７Ａを形成する。この際、図１６
（ｂ）に示すように、タングステン膜５６の段差部にシ
リコン窒化膜５７からなるエッチング残り６４が生じな
いように、タングステン膜５６に対して選択性を有する
エッチングガス、例えばＣＨＦ3 とＯ2 との混合ガスを
主成分とするエッチングガスを用いると共に十分なオー
バーエッチングを行なうことが好ましい。
【０１０７】次に、第２のレジストパターン５８を除去
した後、タングステン膜５６に対して第２のハードマス
ク５７Ａを用いて、塩素系のガスを含むエッチングガス
によりエッチングを行なって、図１４（ｃ）に示すよう
に、タングステン膜５６からなる上層のゲート電極５６
Ａを形成する。このエッチング工程においては、シリコ
ン酸化膜５４からなる第１のハードマスク５４Ａが露出
するが、タングステン膜５６のシリコン酸化膜５４に対
するエッチング選択性は高いので、第１のハードマスク
５４Ａが消失する恐れはない。
した後、タングステン膜５６に対して第２のハードマス
ク５７Ａを用いて、塩素系のガスを含むエッチングガス
によりエッチングを行なって、図１４（ｃ）に示すよう
に、タングステン膜５６からなる上層のゲート電極５６
Ａを形成する。このエッチング工程においては、シリコ
ン酸化膜５４からなる第１のハードマスク５４Ａが露出
するが、タングステン膜５６のシリコン酸化膜５４に対
するエッチング選択性は高いので、第１のハードマスク
５４Ａが消失する恐れはない。
【０１０８】前述したように、シリコン酸化膜５４の厚
さｔ1 は、素子分離領域５１が半導体基板５０から突出
している段差部の高さｔ2 とほぼ等しいため、図１６
（ｃ）に示すように、窒化チタン膜５３の上における第
１のハードマスク５４Ａの側面に残存する第１のタング
ステン膜６５ａの厚さと、窒化チタン膜５３の上におけ
る素子分離領域５１の段差部と対応する部位に残存する
第２のタングステン膜６５ｂの厚さとはほぼ等しい。こ
のため、第２のタングステン膜６５ｂを完全に除去する
ためのオーバーエッチングによって、第１のタングステ
ン膜６５ａは除去される。尚、シリコン酸化膜５４の厚
さｔ1 は、素子分離領域５１が半導体基板５０から突出
している段差部の高さｔ2 と同程度以下であればよい。
さｔ1 は、素子分離領域５１が半導体基板５０から突出
している段差部の高さｔ2 とほぼ等しいため、図１６
（ｃ）に示すように、窒化チタン膜５３の上における第
１のハードマスク５４Ａの側面に残存する第１のタング
ステン膜６５ａの厚さと、窒化チタン膜５３の上におけ
る素子分離領域５１の段差部と対応する部位に残存する
第２のタングステン膜６５ｂの厚さとはほぼ等しい。こ
のため、第２のタングステン膜６５ｂを完全に除去する
ためのオーバーエッチングによって、第１のタングステ
ン膜６５ａは除去される。尚、シリコン酸化膜５４の厚
さｔ1 は、素子分離領域５１が半導体基板５０から突出
している段差部の高さｔ2 と同程度以下であればよい。
【０１０９】次に、窒化チタン膜５３及びシリコン窒化
酸化膜５２に対して、第１のハードマスク５４Ａ及び第
２のハードマスク５７Ａを用いてパターニングすること
により、図１５（ａ）に示すように、窒化チタン膜５３
からなる下層のゲート電極５３Ａ及び抵抗体５３Ｂを形
成すると共に、シリコン窒化酸化膜５２からなるゲート
絶縁膜５２Ａ及びパターン化された絶縁膜５２Ｂを形成
する。
酸化膜５２に対して、第１のハードマスク５４Ａ及び第
２のハードマスク５７Ａを用いてパターニングすること
により、図１５（ａ）に示すように、窒化チタン膜５３
からなる下層のゲート電極５３Ａ及び抵抗体５３Ｂを形
成すると共に、シリコン窒化酸化膜５２からなるゲート
絶縁膜５２Ａ及びパターン化された絶縁膜５２Ｂを形成
する。
【０１１０】次に、周知の方法により、図１５（ｂ）に
示すように、上層のゲート電極５６Ａ及び下層のゲート
電極５３Ａからなるゲート電極５９の側面にサイドウォ
ール６０を形成すると共に、半導体基板５０にソース又
はドレインとなる不純物拡散層を６１を形成する。
示すように、上層のゲート電極５６Ａ及び下層のゲート
電極５３Ａからなるゲート電極５９の側面にサイドウォ
ール６０を形成すると共に、半導体基板５０にソース又
はドレインとなる不純物拡散層を６１を形成する。
【０１１１】次に、ゲート電極５９及び抵抗体５３Ｂの
上に全面に亘って層間絶縁膜６２を形成した後、該層間
絶縁膜６２にコンタクトホールを形成する。次に、層間
絶縁膜６２の上にコンタクトホールが充填されるように
金属膜を堆積した後、該金属膜をパターニングして、コ
ンタクト及び金属配線６３を形成する。
上に全面に亘って層間絶縁膜６２を形成した後、該層間
絶縁膜６２にコンタクトホールを形成する。次に、層間
絶縁膜６２の上にコンタクトホールが充填されるように
金属膜を堆積した後、該金属膜をパターニングして、コ
ンタクト及び金属配線６３を形成する。
【０１１２】従って、第６の実施形態によると、下層の
ゲート電極５３Ａとなる窒化チタン膜５３をパターニン
グして抵抗体５３Ｂを形成するため、第１の実施形態に
より得られる各効果に加えて、工程数の増加を招くこと
なく抵抗体５３Ｂを形成できるという効果も得ることが
できる。
ゲート電極５３Ａとなる窒化チタン膜５３をパターニン
グして抵抗体５３Ｂを形成するため、第１の実施形態に
より得られる各効果に加えて、工程数の増加を招くこと
なく抵抗体５３Ｂを形成できるという効果も得ることが
できる。
【０１１３】ところで、抵抗体５３Ｂとなる窒化チタン
膜５３は、導電体であるが、１５０〜２５０μΩ・ｃｍ
と抵抗率が高いと共に膜厚も１０〜２０ｎｍと薄いの
で、約２００Ω／□と十分に高いシート抵抗値を実現で
きる。
膜５３は、導電体であるが、１５０〜２５０μΩ・ｃｍ
と抵抗率が高いと共に膜厚も１０〜２０ｎｍと薄いの
で、約２００Ω／□と十分に高いシート抵抗値を実現で
きる。
【０１１４】また、抵抗体５３Ｂは、窒化チタン膜５３
からなるため、導電性の不純物が導入された多結晶シリ
コン膜からなる抵抗体のように、製造工程中の熱処理に
起因して起きる、抵抗体の特性のばらつき及び高周波特
性の劣化は発生しない。すなわち、第６の実施形態によ
ると、プロセスの低減のみならず抵抗体５３Ｂの特性の
向上も実現することができる。
からなるため、導電性の不純物が導入された多結晶シリ
コン膜からなる抵抗体のように、製造工程中の熱処理に
起因して起きる、抵抗体の特性のばらつき及び高周波特
性の劣化は発生しない。すなわち、第６の実施形態によ
ると、プロセスの低減のみならず抵抗体５３Ｂの特性の
向上も実現することができる。
【０１１５】
【発明の効果】本発明に係る半導体装置の製造方法によ
ると、ゲート絶縁膜となる絶縁膜の上に、ＣＶＤ法によ
り窒化チタン膜を成膜するため、絶縁膜が物理的なダメ
ージを受けないので、該絶縁膜からなるゲート絶縁膜の
信頼性が向上する。このため、高性能且つ高信頼性のＭ
ＯＳＦＥＴを製造することができる。
ると、ゲート絶縁膜となる絶縁膜の上に、ＣＶＤ法によ
り窒化チタン膜を成膜するため、絶縁膜が物理的なダメ
ージを受けないので、該絶縁膜からなるゲート絶縁膜の
信頼性が向上する。このため、高性能且つ高信頼性のＭ
ＯＳＦＥＴを製造することができる。
【０１１６】本発明に係る第１の半導体装置によると、
信頼性に優れたゲート電極と、電極の特性のばらつき及
び高周波特性の劣化が少ない容量素子とを備えた半導体
装置を実現できる。
信頼性に優れたゲート電極と、電極の特性のばらつき及
び高周波特性の劣化が少ない容量素子とを備えた半導体
装置を実現できる。
【０１１７】本発明に係る第２の半導体装置によると、
信頼性に優れたゲート電極と、シート抵抗値の高い抵抗
体とを備えた半導体装置を実現できる。
信頼性に優れたゲート電極と、シート抵抗値の高い抵抗
体とを備えた半導体装置を実現できる。
【図１】（ａ）〜（ｃ）は第１〜第４の実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）は窒化チタン膜の上にＣＶＤ法により成
膜されたタングステン膜の結晶構造を示し示す断面図で
あり、（ｂ）は窒化チタン膜の上にスパッタリング法に
より成膜されたタングステン膜の結晶構造を示す断面図
である。
膜されたタングステン膜の結晶構造を示し示す断面図で
あり、（ｂ）は窒化チタン膜の上にスパッタリング法に
より成膜されたタングステン膜の結晶構造を示す断面図
である。
【図３】下層の窒化チタン膜と上層のタングステン膜と
の積層膜に対して１０００℃程度の熱処理が施されたと
きの問題点を説明する断面図である。
の積層膜に対して１０００℃程度の熱処理が施されたと
きの問題点を説明する断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法の
効果を説明する断面図である。
効果を説明する断面図である。
【図５】第１及び第２の実施形態により得られた窒化チ
タン膜の表面からの深さと、該窒化チタン膜中の塩素濃
度との関係を示す図である。
タン膜の表面からの深さと、該窒化チタン膜中の塩素濃
度との関係を示す図である。
【図６】第３の実施形態に係る半導体装置の製造方法の
効果を説明する断面図である。
効果を説明する断面図である。
【図７】第１及び第４の実施形態により得られた窒化チ
タン膜の表面からの深さと、該窒化チタン膜中の塩素濃
度との関係を示す図である。
タン膜の表面からの深さと、該窒化チタン膜中の塩素濃
度との関係を示す図である。
【図８】第４の実施形態において、窒化チタン膜の成膜
温度と膜中の塩素濃度との関係を示す図である。
温度と膜中の塩素濃度との関係を示す図である。
【図９】第１及び第４の実施形態により得られた窒化チ
タン膜における、残留塩素濃度と、該窒化チタン膜に対
して熱処理を施した場合のＭＯＳキャパシタのゲートリ
ーク電流値とを示す図である。
タン膜における、残留塩素濃度と、該窒化チタン膜に対
して熱処理を施した場合のＭＯＳキャパシタのゲートリ
ーク電流値とを示す図である。
【図１０】第１及び第４の実施形態により得られた窒化
チタン膜に対する熱処理の温度と、ＭＯＳキャパシタの
ゲートリーク電流値との関係を示す図である。
チタン膜に対する熱処理の温度と、ＭＯＳキャパシタの
ゲートリーク電流値との関係を示す図である。
【図１１】（ａ）〜（ｃ）は第５の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は第５の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は第６の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｃ）は第６の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）、（ｂ）は第６の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。
体装置の製造方法の各工程を示す断面図である。
【図１６】（ａ）〜（ｃ）は第６の実施形態に係る半導
体装置の製造方法の各工程における留意点を説明する断
面図である。
体装置の製造方法の各工程における留意点を説明する断
面図である。
１０ 半導体基板
１１ 素子分離領域
１２ シリコン窒化酸化膜
１３ 窒化チタン膜
１４ タングステン膜
１５ ゲート電極
１６ ゲート絶縁膜
１７ サイドウォール
１８ 不純物拡散層
１９ 層間絶縁膜
２０ コンタクト
２１ 配線層
３０ 半導体基板
３１ 素子分離領域
３２ シリコン窒化酸化膜
３２Ａ ゲート絶縁膜
３２Ｂ パターン化された絶縁膜
３３ 窒化チタン膜
３３Ａ 下層のゲート電極
３３Ｂ 容量下部電極
３４ シリコン酸化膜
３４Ｂ 容量絶縁膜
３５ 第１のレジストパターン
３６ タングステン膜
３６Ａ 上層のゲート電極
３６Ｂ 容量上部電極
３７ シリコン窒化膜
３７Ａ ハードマスク
３８ 第２のレジストパターン
３９ ゲート電極
４０ 容量素子
４１ サイドウォール
４２ 不純物拡散層
４３ 層間絶縁膜
４４ 金属配線
５０ 半導体基板
５１ 素子分離領域
５２ シリコン窒化酸化膜
５２Ａ ゲート絶縁膜
５２Ｂ パターン化された絶縁膜
５３ 窒化チタン膜
５３Ａ 下層のゲート電極
５３Ｂ 抵抗体
５４ シリコン酸化膜
５４Ａ 第１のハードマスク
５５ 第１のレジストパターン
５６ タングステン膜
５６Ａ 上層のゲート電極
５７ シリコン窒化膜
５７Ａ 第２のハードマスク
５８ 第２のレジストパターン
５９ ゲート電極
６０ サイドウォール
６１ 不純物拡散層
６２ 層間絶縁膜
６３ 金属配線
６４ エッチング残り
６５ａ 第１のタングステン膜
６５ｂ 第２のタングステン膜
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/06 １０２Ａ
27/06 29/62 Ｇ
29/43 29/78 ３０１Ｇ
29/78
(56)参考文献 特開2001−203276（ＪＰ，Ａ)
特開2000−349285（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
Claims (10)
- 【請求項１】 半導体基板上にゲート絶縁膜となる第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、 前記窒化チタン膜の上にスパッタリング法によりタング
ステン膜を成膜する工程と、 前記タングステン膜及び窒化チタン膜からなる積層膜を
パターニングして、前記積層膜からなるゲート電極を形
成する工程とを備え、 前記窒化チタン膜を成膜する工程は、前記窒化チタン膜
に対してアンモニア雰囲気中において熱処理を施す工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記窒化チタン膜に対して熱処理を施す
工程は、前記窒化チタン膜を成膜したチャンバーと同一
のチャンバー内において行なわれることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜となる第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、 前記窒化チタン膜の上にスパッタリング法によりタング
ステン膜を成膜する工程と、 前記タングステン膜及び窒化チタン膜からなる積層膜を
パターニングして、前記積層膜からなるゲート電極を形
成する工程とを備え、 前記窒化チタン膜を成膜する工程は、前記窒化チタン膜
に対して前記窒化チタン膜の成膜温度以上の温度で熱処
理を施す工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記熱処理はアンモニア雰囲気中におい
て行なわれることを特徴とする請求項３に記載の半導体
装置の製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜となる第１
の絶縁膜を形成する工 程と、 前記第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、 前記窒化チタン膜の上にスパッタリング法によりタング
ステン膜を成膜する工程と、 前記タングステン膜及び窒化チタン膜からなる積層膜を
パターニングして、前記積層膜からなるゲート電極を形
成する工程とを備え、 前記窒化チタン膜を成膜する工程は、６００℃以上の温
度下で行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項６】 半導体基板上にゲート絶縁膜となる第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、 前記窒化チタン膜の上にスパッタリング法によりタング
ステン膜を成膜する工程と、 前記タングステン膜及び窒化チタン膜からなる積層膜を
パターニングして、前記積層膜からなるゲート電極を形
成する工程と、 前記窒化チタン膜を成膜する工程と前記タングステン膜
を成膜する工程との間に、前記窒化チタン膜の上に第２
の絶縁膜を形成した後、前記第２の絶縁膜をパターニン
グして容量絶縁膜を形成する工程とを備え、 前記積層膜をパターニングして前記ゲート電極を形成す
る工程は、前記タングステン膜からなる容量上部電極を
形成すると共に、前記窒化チタン膜からなる容量下部電
極を形成する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項７】 素子分離領域が形成された半導体基板上
にゲート絶縁膜となる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に化学気相成長法により窒化チタ
ン膜を成膜する工程と、 前記窒化チタン膜の上にスパッタリング法によりタング
ステン膜を成膜する工程と、 前記タングステン膜及び窒化チタン膜からなる積層膜を
パターニングして、前記積層膜からなるゲート電極を形
成する工程と、 前記窒化チタン膜を成膜する工程と前記タングステン膜
を成膜する工程との間に、前記窒化チタン膜の上に第２
の絶縁膜を形成した後、前記第２の絶縁膜をパターニン
グして、前記素子分離領域の上に前記第２の絶縁膜から
なるハードマスクを形成する工程とを備え、 前記積層膜をパターニングして前記ゲート電極を形成す
る工程は、前記窒化チタン膜を前記ハードマスクを用い
てパターニングして前記窒化チタン膜からなる抵抗体を
形成する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項８】 前記第２の絶縁膜の厚さは、前記素子分
離領域が前記半導体基板から突出している高さと同程度
以下であることを特徴とする請求項７に記載の半導体装
置の製造方法。 - 【請求項９】 半導体基板の上に形成されたゲート絶縁
膜と、 前記ゲート絶縁膜の上に 化学気相成長法により成膜され
た窒化チタン膜からなる下層のゲート電極と、前記窒化
チタン膜の上にスパッタリング法により成膜されたタン
グステン膜からなる上層のゲート電極とから構成される
積層ゲート電極と、 前記窒化チタン膜からなる容量下部電極と、前記容量下
部電極の上に形成された容量絶縁膜と、該容量絶縁膜の
上に形成された前記タングステン膜からなる容量上部電
極とから構成される容量素子とを備えていることを特徴
とする半導体装置。 - 【請求項１０】 半導体基板の上に形成されたゲート絶
縁膜と、 前記ゲート絶縁膜の上に 化学気相成長法により成膜され
た窒化チタン膜からなる下層のゲート電極と、前記窒化
チタン膜の上にスパッタリング法により成膜されたタン
グステン膜からなる上層のゲート電極とから構成される
積層ゲート電極と、 前記窒化チタン膜からなる抵抗体とを備えていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301673A JP3420743B2 (ja) | 2000-04-03 | 2000-10-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100306 | 2000-04-03 | ||
| JP2000-100306 | 2000-04-03 | ||
| JP2000301673A JP3420743B2 (ja) | 2000-04-03 | 2000-10-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351877A JP2001351877A (ja) | 2001-12-21 |
| JP3420743B2 true JP3420743B2 (ja) | 2003-06-30 |
Family
ID=26589315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301673A Expired - Fee Related JP3420743B2 (ja) | 2000-04-03 | 2000-10-02 | 半導体装置及びその製造方法 |
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| KR100811271B1 (ko) * | 2006-09-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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-
2000
- 2000-10-02 JP JP2000301673A patent/JP3420743B2/ja not_active Expired - Fee Related
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