JP3419695B2 - Semiconductor element - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体素子の構造
に係り、特に、論理部とメモリ部とを有するシステムＬ
ＳＩ（大規模集積回路）に適する半導体素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device structure, and more particularly to a system L having a logic section and a memory section.
The present invention relates to a semiconductor device suitable for SI (Large Scale Integrated Circuit).
【０００２】[0002]
【従来の技術】近年、システムＬＳＩ（大規模集積回
路）の開発が各研究機関で進められている。システムＬ
ＳＩとは、役割の異なる複数の部分を備えるＬＳＩであ
り、例えば、無線カード用システムＬＳＩなどがこれに
あたる。2. Description of the Related Art In recent years, research institutes are proceeding with the development of system LSIs (large-scale integrated circuits). System L
The SI is an LSI including a plurality of parts having different roles, and is, for example, a wireless card system LSI or the like.
【０００３】無線カード用システムＬＳＩは、論理部、
無線部、メモリ部をすべて一つのＬＳＩ上に形成するこ
とにより実現され、無線部には共振キャパシタ及び整流
用平滑化キャパシタが必要となる。これらのキャパシタ
は、例えば、ＧａＡｓ−ＭＭＩＣチップ内に薄膜キャパ
シタとして形成されている（特開平５−２６７５６５号
公報）。The system LSI for wireless cards includes a logic unit,
This is realized by forming the wireless unit and the memory unit all on one LSI, and the wireless unit requires a resonance capacitor and a smoothing capacitor for rectification. These capacitors are formed, for example, as thin film capacitors in a GaAs-MMIC chip (JP-A-5-267565).
【０００４】近年のＣＰＵ（中央演算処理装置）の高速
化に伴い、ＬＳＩチップからの不要電磁輻射が大きな問
題となっている。これは電源電圧の変動が主たる原因で
あり、従来は、ＬＳＩチップの近傍にバイパスキャパシ
タを実装するという対策がとられてきた。しかしなが
ら、ＬＳＩの高速化に伴い、キャパシタとＬＳＩとの間
の配線がインダクタンスとして働いてしまいバイパスキ
ャパシタを実装したことによる効果が得られず、不要電
磁輻射が発生する問題が生じている。With the recent increase in the speed of CPUs (central processing units), unnecessary electromagnetic radiation from LSI chips has become a serious problem. This is mainly due to fluctuations in the power supply voltage, and conventionally, measures have been taken to mount a bypass capacitor near the LSI chip. However, as the speed of the LSI increases, the wiring between the capacitor and the LSI acts as an inductance, the effect of mounting the bypass capacitor cannot be obtained, and unnecessary electromagnetic radiation occurs.
【０００５】この問題を解決するためにはバイパスキャ
パシタをできる限りＬＳＩの近傍に実装する必要があ
る。しかし、外付けの従来実装方式では限界があり、半
導体チップ内にバイパスキャパシタを内蔵することも検
討されている。例えば、特開平８−２４１９６３号公報
では半導体チップ内ＤＲＡＭ（Dynamic Random AccessM
emory）マクロセルの電源供給線と接地線との間にバイ
パスキャパシタを形成することが提案されている。To solve this problem, it is necessary to mount a bypass capacitor as close to the LSI as possible. However, there is a limit in the conventional external mounting method, and it is also considered to incorporate a bypass capacitor in the semiconductor chip. For example, in Japanese Patent Application Laid-Open No. 8-241963, a DRAM (Dynamic Random AccessM) in a semiconductor chip is
It has been proposed to form a bypass capacitor between the power supply line and the ground line of the macro cell.
【０００６】[0006]
【発明が解決しようとする課題】しかし、例えば無線カ
ード用システムＬＳＩを実現する場合、無線部に必要な
共振キャパシタ及び整流用平滑化キャパシタをＬＳＩチ
ップ内に形成することは、基板上に受動素子の専有面積
を確保しなければならずスペースの無駄を招く。However, when a system LSI for a wireless card is realized, for example, forming a resonance capacitor and a smoothing capacitor for rectification necessary for a wireless unit in an LSI chip is a passive element on a substrate. Must occupy the exclusive area, which causes waste of space.
【０００７】そこで、本発明は、スペースの無駄を招く
ことなく、ＬＳＩからの不要電磁輻射を抑制することの
できる半導体素子を提供することを第１の目的とする。Therefore, a first object of the present invention is to provide a semiconductor element capable of suppressing unnecessary electromagnetic radiation from an LSI without causing waste of space.
【０００８】また、近年、強誘電性を有するＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3（以下、ＰＺＴと略す）等のペロブスカ
イト結晶薄膜を用いた不揮発メモリの開発が各研究機関
で進められている。ＤＲＡＭの誘電体材料として従来用
いられてきたＳｉ3Ｎ4膜（比誘電率約７）では２５６Ｍ
ｂ以上の集積化は難しく、次期ＤＲＡＭ誘電体膜材料と
してさらに高い誘電率を持つＳｒＴｉＯ3（以下、ＳＴ
Ｏと略す）、（Ｂａ，Ｓｒ）ＴｉＯ3（以下、ＢＳＴと
略す）等が検討されている。これらの材料はすべてペロ
ブスカイト結晶構造を有するものであり、自発分極、高
い誘電率等の電気特性を得るためには、結晶構造を正確
に制御することが必要となる。しかし、ペロブスカイト
結晶構造を持つ誘電体は、その製造プロセスにおけるペ
ロブスカイト結晶薄膜形成後の工程でダメージを受ける
ことがある。例えば、ＰＺＴ膜を有する不揮発メモリの
工程においては、層間絶縁膜、保護膜、パッケージのモ
ールド樹脂等から出る水素がＰＺＴを還元し，ＰＺＴ膜
が自発分極を失ってしまうという問題がある。Further, in recent years, Pb (Z
Each research institute is developing a non-volatile memory using a perovskite crystal thin film such as r, Ti) O 3 (hereinafter abbreviated as PZT). The Si 3 N 4 film (relative permittivity of about 7) that has been conventionally used as the dielectric material of DRAM has 256M.
It is difficult to integrate more than b, and SrTiO 3 (hereinafter referred to as ST
O) and (Ba, Sr) TiO 3 (hereinafter abbreviated as BST) are being studied. All of these materials have a perovskite crystal structure, and it is necessary to accurately control the crystal structure in order to obtain electrical characteristics such as spontaneous polarization and high dielectric constant. However, a dielectric having a perovskite crystal structure may be damaged in a step after forming a perovskite crystal thin film in the manufacturing process. For example, in a process of a nonvolatile memory having a PZT film, there is a problem that hydrogen emitted from an interlayer insulating film, a protective film, a mold resin of a package, or the like reduces PZT, and the PZT film loses spontaneous polarization.
【０００９】そこで、本発明は、ペロブスカイト結晶薄
膜形成後の工程におけるメモリの誘電体のダメージを低
減することができる半導体素子を提供することを第２の
目的とする。Therefore, a second object of the present invention is to provide a semiconductor device capable of reducing the damage to the dielectric of the memory in the step after the formation of the perovskite crystal thin film.
【００１０】[0010]
【課題を解決するための手段】上記第１及び第２の目的
を達成するため、本発明では、第１の薄膜キャパシタを
備えるメモリ部を少なくとも有する半導体素子であっ
て、メモリ部の上部に、層間絶縁層を介して、第２の薄
膜キャパシタ層を有する半導体素子が提供される。第２
の薄膜キャパシタ層は、下部電極、誘電体膜及び上部電
極を備える。なお、本明細書においては、半導体素子の
積層方向における半導体素子の基板側を下、表面保護膜
側を上とする。In order to achieve the above first and second objects, according to the present invention, a semiconductor device having at least a memory portion having a first thin film capacitor, is provided on the upper portion of the memory portion. A semiconductor device having a second thin film capacitor layer is provided via an interlayer insulating layer. Second
The thin film capacitor layer includes a lower electrode, a dielectric film and an upper electrode. In this specification, the substrate side of the semiconductor element in the stacking direction of the semiconductor elements is the lower side, and the surface protective film side is the upper side.
【００１１】システムＬＳＩを実現するためには、例え
ば、論理部、無線部、メモリ部といった役割の異なる部
分を１チップの中に構成しなければならない。論理ＬＳ
Ｉは最下層に形成される能動素子を複雑な配線により接
続しなければならないため、その配線層は通常４層以上
である。一方、メモリ素子は単純な配列であるため配線
層は通常２層である。これらをワンチップ上に形成する
と、ある部分は４層配線、ある部分は２層配線という無
駄が生じてしまう。本発明は、この無駄な領域に第２の
薄膜キャパシタ層を形成することにより、無駄なスペー
スを生むことなく、ＬＳＩからの不要電磁輻射を抑制す
ることができるものである。すなわち、この第２の薄膜
キャパシタを半導体チップ内の必要な部分（論理部及び
／又は無線部など）に電気的に接続して不要電磁輻射抑
制用薄膜キャパシタとして機能させることにより、小
形、高機能かつ不要電磁輻射を抑制したシステムＬＳＩ
を提供することができる。また、このシステムＬＳＩ
は、第２の薄膜キャパシタの電極形成を、論理部の配線
層と同時に形成することにより、プロセスを複雑化する
ことなく、容易に作製することができる。In order to realize the system LSI, for example, parts having different roles such as a logic part, a radio part, and a memory part must be formed in one chip. Logical LS
In I, since the active element formed in the lowermost layer must be connected by a complicated wiring, the wiring layer is usually four layers or more. On the other hand, since the memory element has a simple arrangement, the wiring layer is usually two layers. If these are formed on one chip, there is a waste of a four-layer wiring at a certain portion and a two-layer wiring at a certain portion. According to the present invention, by forming the second thin film capacitor layer in this useless region, unnecessary electromagnetic radiation from the LSI can be suppressed without creating a useless space. That is, the second thin film capacitor is electrically connected to a necessary portion (logic unit and / or wireless unit, etc.) in the semiconductor chip to function as a thin film capacitor for suppressing unnecessary electromagnetic radiation, thereby achieving a small size and high functionality. And system LSI that suppresses unnecessary electromagnetic radiation
Can be provided. In addition, this system LSI
Can be easily manufactured without forming a complicated process by forming the electrode of the second thin film capacitor at the same time as forming the wiring layer of the logic portion.
【００１２】また、本発明によれば、この不要電磁輻射
低減用のキャパシタに設けられた配線層が電気的シール
ドとして機能するため、後工程におけるメモリの誘電体
のダメージを低減することができる。Further, according to the present invention, since the wiring layer provided in the capacitor for reducing the unnecessary electromagnetic radiation functions as an electric shield, it is possible to reduce damage to the dielectric of the memory in the subsequent process.
【００１３】なお、ＣＰＵの不要電磁輻射を効果的に防
止するためには、第２の薄膜キャパシタの容量は大きい
ことが望ましい。したがって、誘電体は、誘電率が高い
材料からなることが望ましい。そこで、第２のキャパシ
タ層の誘電体膜は、複合金属酸化物である強誘電体から
なることが望ましく、ペロブスカイト構造を有する複合
金属酸化物からなることが特に望ましい。In order to effectively prevent unnecessary electromagnetic radiation of the CPU, it is desirable that the second thin film capacitor has a large capacitance. Therefore, it is desirable that the dielectric material be made of a material having a high dielectric constant. Therefore, the dielectric film of the second capacitor layer is preferably made of a composite metal oxide such as a ferroelectric material, and particularly preferably made of a composite metal oxide having a perovskite structure.
【００１４】また、第２の薄膜キャパシタは、複数個の
キャパシタ（第３のキャパシタ）を金属配線で並列に接
続したアレイ状の構造になっていることが望ましい。こ
れは、第３のキャパシタを接続している金属配線をレー
ザ等で切断することで、並列接続する第３のキャパシタ
の個数を適宜変更することにより、第２の薄膜キャパシ
タの容量を容易に変更することができるためである。こ
の第３のキャパシタを接続する金属配線にくびれ部を設
ければ、このくびれ部が過電流により溶断することによ
り、ショート不良のキャパシタを自動的に接続から除外
することができるため、さらに好ましい。The second thin film capacitor preferably has an array-like structure in which a plurality of capacitors (third capacitors) are connected in parallel by metal wiring. This is to easily change the capacitance of the second thin film capacitor by cutting the metal wiring connecting the third capacitor with a laser or the like and appropriately changing the number of the third capacitors connected in parallel. This is because it can be done. It is more preferable to provide a constricted portion in the metal wiring connecting the third capacitor, because the constricted portion is melted by an overcurrent so that the short-circuited capacitor can be automatically excluded from the connection.
【００１５】第２の薄膜キャパシタ層の、上部電極及び
下部電極のうち少なくともいずれかを、論理部の電源層
とグラウンド層との間に接続すれば、第２のキャパシタ
層を不要電磁輻射用バイパスコンデンサとして機能させ
ることができる。また、非接触ＩＣカード用のシステム
ＬＳＩにおいては、第２の薄膜キャパシタ層を、共振回
路用のキャパシタ又は整流用平滑化キャパシタとして機
能するようにすることができる。By connecting at least one of the upper electrode and the lower electrode of the second thin film capacitor layer between the power supply layer and the ground layer of the logic section, the second capacitor layer is bypassed for unnecessary electromagnetic radiation. It can function as a capacitor. In addition, in the system LSI for the non-contact IC card, the second thin film capacitor layer can function as a capacitor for a resonance circuit or a smoothing capacitor for rectification.
【００１６】また、本発明では、上記第２の目的を達成
するため、第１の薄膜キャパシタを備えるメモリ部を少
なくとも有する半導体素子であって、メモリ部の上部
に、層間絶縁層を介して、金属からなる誘電体保護層を
備える半導体素子が提供される。In order to achieve the above-mentioned second object, the present invention is a semiconductor device having at least a memory part having a first thin film capacitor, wherein an interlayer insulating layer is provided above the memory part. Provided is a semiconductor device including a dielectric protection layer made of metal.
【００１７】誘電体保護層は、電気的シールドとして機
能するため、後工程におけるメモリの誘電体のダメージ
を低減することができる。なお、誘電体保護層は、上述
した第２の薄膜キャパシタ層における配線層であっても
よい。この誘電体保護層は、メモリ部が、後工程におけ
るダメージを受けやすいペロブスカイト構造を有する複
合金属酸化物からなる誘電体膜を備えるとき、特に有効
である。Since the dielectric protection layer functions as an electrical shield, it is possible to reduce damage to the dielectric of the memory in the subsequent process. The dielectric protective layer may be the wiring layer in the above-mentioned second thin film capacitor layer. This dielectric protection layer is particularly effective when the memory section is provided with a dielectric film made of a composite metal oxide having a perovskite structure which is easily damaged in a subsequent process.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施例について、
図面を用いて説明するが、本発明はこれらの実施例に限
定されるものではない。なお、図１〜９の各図では、図
を見やすくするため、基板１のハッチングを省略した。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
Although described with reference to the drawings, the present invention is not limited to these embodiments. In each of FIGS. 1 to 9, hatching of the substrate 1 is omitted in order to make the drawings easy to see.
【００１９】＜実施例１＞本実施例において作製した半
導体素子１０は、図１に示すように、基板１上にはＦＥ
Ｔ(Field Effect Transistor)２及びペロブスカイト結
晶薄膜キャパシタ３から構成されるメモリセル４と、こ
のメモリセル４を保護するためのＳｉＯ2層５とを備え
る。メモリ部の配線はすべて、配線層（Ｍ１）６ａ、配
線層（Ｍ２）６ｂとからなる２層配線である。ＳｉＯ2
保護層５の上部には、金属配線層（Ｍ３）６ｃ、誘電体
層７及び金属配線層（Ｍ４）６ｄが順次積層されてお
り、Ｍ４／誘電体層／Ｍ３で構成される部分がキャパシ
タとなる。このキャパシタの上にも保護層５ａが形成さ
れている。Example 1 The semiconductor element 10 manufactured in this example has an FE on the substrate 1 as shown in FIG.
The memory cell 4 includes a T (Field Effect Transistor) 2 and a perovskite crystal thin film capacitor 3, and a SiO 2 layer 5 for protecting the memory cell 4. All the wirings in the memory section are two-layer wirings including a wiring layer (M1) 6a and a wiring layer (M2) 6b. SiO 2
A metal wiring layer (M3) 6c, a dielectric layer 7 and a metal wiring layer (M4) 6d are sequentially stacked on the protective layer 5, and a portion constituted by M4 / dielectric layer / M3 serves as a capacitor. Become. A protective layer 5a is also formed on this capacitor.
【００２０】つぎに、本実施例における半導体素子の製
造方法について説明する。まず、通常のプロセスによ
り、図２に示す１トランジスタ−１キャパシタのメモリ
セル構造の不揮発メモリを作製した。誘電体には強誘電
体であるＰＺＴ膜を用い、メモリ部は２層配線とした。
メモリ部は、メモリ部内薄膜キャパシタの下部電極３
ａ、メモリ部内薄膜キャパシタの複合金属酸化物誘電体
層３ｂ及びメモリ部内薄膜キャパシタの上部電極３ｃを
備える。Next, a method of manufacturing a semiconductor device according to this embodiment will be described. First, a non-volatile memory having a memory cell structure of 1 transistor-1 capacitor shown in FIG. 2 was manufactured by a normal process. A PZT film, which is a ferroelectric substance, was used as the dielectric, and the memory section was a two-layer wiring.
The memory part is the lower electrode 3 of the thin film capacitor in the memory part.
a, a composite metal oxide dielectric layer 3b of the thin film capacitor in the memory section and an upper electrode 3c of the thin film capacitor in the memory section.
【００２１】通常、この時点でメモリとしては完成する
が、本実施例では、図３に示すように、さらに保護層５
表面に金属配線層（Ｍ３）６ｃ（厚さ２００ｎｍ）を形
成し、適当な寸法に加工した。なお、図３では、便宜上
メモリセル１個程度の寸法に加工されているように図示
してあるが、目的の容量により加工寸法は自由に選ぶこ
とができる。また、本実施例では、配線を、Ａｌメタル
ターゲットを用い、Ａｒ雰囲気中、圧力２×１０-2Ｐａ
の条件による直流スパッタリングにより形成したが、本
発明は、この成膜方法に限られるものではない。Usually, at this point, the memory is completed, but in this embodiment, as shown in FIG.
A metal wiring layer (M3) 6c (thickness: 200 nm) was formed on the surface and processed into an appropriate size. In FIG. 3, for convenience, it is illustrated as being processed into a size of about one memory cell, but the processed size can be freely selected depending on the target capacity. In addition, in the present embodiment, the wiring is formed by using an Al metal target in an Ar atmosphere at a pressure of 2 × 10 −2 Pa.
However, the present invention is not limited to this film forming method.
【００２２】次に、図４に示すように、保護層４に層間
接続のためのビアホール（図示せず）を形成した後、保
護層４表面に、金属配線層（Ｍ３）６ｃを覆うように誘
電体層７（ＳＴＯ膜）を約３００ｎｍの厚さで形成し、
さらにその表面に金属配線層（Ｍ４）６ｄ（厚さ２００
ｎｍ）を形成、加工した。これにより、配線６ｃ／ＳＴ
Ｏ膜７／配線６ｄからなる第２のキャパシタ層１２が形
成された。なお、ＳＴＯ膜７は、ＳＴＯ焼結ターゲット
を用い、基板温度を４００℃、導入ガスをＯ2／Ａｒ＝
１／４の混合ガスとし、圧力を２×１０-2Ｐａとし、投
入電力を３Ｗ／ｃｍ2として、高周波スパッタリングに
より成膜した。Next, as shown in FIG. 4, after forming a via hole (not shown) for interlayer connection in the protective layer 4, the surface of the protective layer 4 is covered with the metal wiring layer (M3) 6c. Form the dielectric layer 7 (STO film) with a thickness of about 300 nm,
Furthermore, a metal wiring layer (M4) 6d (thickness 200
nm) was formed and processed. As a result, the wiring 6c / ST
A second capacitor layer 12 composed of the O film 7 / wiring 6d was formed. The STO film 7 uses a STO sintering target, the substrate temperature is 400 ° C., and the introduced gas is O 2 / Ar =
A film was formed by high frequency sputtering with a mixed gas of ¼, a pressure of 2 × 10 −2 Pa, and an input power of 3 W / cm 2 .
【００２３】なお、本実施例では、誘電体層７の材料と
してＳＴＯを用いている。ＳＴＯは比較的結晶化温度が
低いため、５００℃以下の熱処理でも比誘電率１００以
上が期待でき、誘電体層７の材料として好ましい。しか
し、プロセスの制約上、結晶化ができない場合は必ずし
も結晶化させる必要はない。In this embodiment, STO is used as the material of the dielectric layer 7. Since STO has a relatively low crystallization temperature, it can be expected to have a relative dielectric constant of 100 or more even by a heat treatment at 500 ° C. or less, and is a preferable material for the dielectric layer 7. However, it is not always necessary to crystallize it if it cannot be crystallized due to process restrictions.
【００２４】最後に、第２のキャパシタ１２を覆う保護
膜として、例えばＳＯＧ（Spin OnGlass）法で、ＳｉＯ
2膜５ａ（厚さ１０００ｎｍ）を形成し、図１に示す構
造の半導体素子１０を得た。なお、本実施例の半導体素
子１０では、メモリ部４の上部に形成された薄膜キャパ
シタ１２の電極６ｃがチップ内の配線に接続されてい
る。例えば、薄膜キャパシタ１２のの電極６ｃを、メモ
リ内の電源層とグラウンド層との間に接続すれば、薄膜
キャパシタは電源安定用バイパスキャパシタとして働
き、不要電磁輻射を抑制することができる。Finally, as a protective film for covering the second capacitor 12, for example, by SOG (Spin On Glass) method, SiO 2 is formed.
Two films 5a (thickness 1000 nm) were formed to obtain the semiconductor element 10 having the structure shown in FIG. In the semiconductor element 10 of this embodiment, the electrode 6c of the thin film capacitor 12 formed on the memory portion 4 is connected to the wiring in the chip. For example, if the electrode 6c of the thin film capacitor 12 is connected between the power supply layer and the ground layer in the memory, the thin film capacitor functions as a power supply stabilizing bypass capacitor and can suppress unnecessary electromagnetic radiation.
【００２５】また、本実施例では誘電体層７の材料とし
て、ＳＴＯを用いたが、ＢＳＴなど他の材料を用いても
かまわない。Although STO is used as the material of the dielectric layer 7 in this embodiment, other materials such as BST may be used.
【００２６】本実施例により作製された半導体素子１０
では、メモリ部の上部に第２のキャパシタを備えてい
る。この第２のキャパシタにより、ＬＳＩからの不要電
磁輻射を抑制することができる。また、この第２のキャ
パシタの備える２つの配線層６ｃ，６ｄが電気的シール
ドとして機能するため、プラズマ処理工程等におけるプ
ロセスダメージからメモリセル４の誘電体層３ｂを保護
することができる。The semiconductor device 10 manufactured according to this embodiment.
Then, the second capacitor is provided on the upper part of the memory section. With this second capacitor, unnecessary electromagnetic radiation from the LSI can be suppressed. Further, since the two wiring layers 6c and 6d included in the second capacitor function as an electric shield, the dielectric layer 3b of the memory cell 4 can be protected from process damage in the plasma processing process or the like.
【００２７】＜実施例２＞本実施例では、論理部とメモ
リ部とを備えるシステムＬＳＩを作製した。まず、図５
に示すように、通常の方法で、基板１上にメモリセル４
及び論理部２ａのＦＥＴ２と、絶縁層５と、ビアホール
５２と、１層目の金属配線（M１）と、絶縁層５ｂと、
２層目の金属配線（Ｍ２）６ｂとを形成し、この金属配
線６ｂを覆うように絶縁層であるＳｉＯ2層５ｃを形成
した後、この絶縁層５ｃにビアホール８の埋め込みを行
った。なお、各膜の成膜方法は、実施例１と同様にし
た。図５は、論理部２ａとメモリ部４との境界付近を模
式的に示した要部断面図である。<Embodiment 2> In this embodiment, a system LSI having a logic section and a memory section was manufactured. First, FIG.
As shown in FIG.
And the FET 2 of the logic part 2a, the insulating layer 5, the via hole 52, the first-layer metal wiring (M1), the insulating layer 5b,
After forming the second-layer metal wiring (M2) 6b and forming the SiO 2 layer 5c which is an insulating layer so as to cover the metal wiring 6b, the via hole 8 was embedded in the insulating layer 5c. The film forming method for each film was the same as in Example 1. FIG. 5 is a main-portion cross-sectional view schematically showing the vicinity of the boundary between the logic unit 2a and the memory unit 4.
【００２８】次に、図６に示すように、絶縁層５ｃ表面
に、金属配線層（Ｍ３）６ｃを形成し、加工した後、こ
の金属配線層（Ｍ３）６ｃを覆うように誘電体層７を形
成した。続いて、図７に示すように、フォトリソグラフ
ィー工程により論理部上の誘電体層７を除去し、図８に
示すように、この誘電体層７を除去した箇所に層間絶縁
のためのＳｉＯ2層５ｄを形成し、不要部分を除去し
た。最後に、図９に示すように、誘電体層７及び絶縁層
５ｄの表面に、所定のパターンの金属配線層（Ｍ４）６
ｄを形成し、所定のパターンに加工した。Next, as shown in FIG. 6, a metal wiring layer (M3) 6c is formed on the surface of the insulating layer 5c, processed, and then the dielectric layer 7 is formed so as to cover the metal wiring layer (M3) 6c. Was formed. Subsequently, as shown in FIG. 7, the dielectric layer 7 on the logic portion is removed by a photolithography process, and as shown in FIG. 8, SiO 2 for interlayer insulation is formed at the place where the dielectric layer 7 is removed. A layer 5d was formed and unnecessary portions were removed. Finally, as shown in FIG. 9, a metal wiring layer (M4) 6 having a predetermined pattern is formed on the surfaces of the dielectric layer 7 and the insulating layer 5d.
d was formed and processed into a predetermined pattern.
【００２９】本実施例の半導体素子９０では、メモリ部
４の上部に形成された薄膜キャパシタ１２の電極６ｄが
論理部２ａの配線に接続されている。例えば、薄膜キャ
パシタ１２の電極６ｄを、論理部２ｂの電源層とグラウ
ンド層との間に接続すれば、薄膜キャパシタは電源安定
用バイパスキャパシタとして働き、不要電磁輻射を抑制
することができる。また、実施例１と同様、キャパシタ
１２の金属層６ｃ，６ｄが、下層のメモリ部４の保護層
として機能する。なお、本実施例では薄膜キャパシタ形
成に係る主要部分のみについて記述し、他は省略した。
例えば論理部とメモリ部との段差を低減させる必要があ
ればＣＭＰ（Chemical Mechanical Polishing）による
平坦化処理を行ってもよい。In the semiconductor element 90 of this embodiment, the electrode 6d of the thin film capacitor 12 formed on the memory portion 4 is connected to the wiring of the logic portion 2a. For example, if the electrode 6d of the thin film capacitor 12 is connected between the power supply layer and the ground layer of the logic unit 2b, the thin film capacitor acts as a power supply stabilizing bypass capacitor and unnecessary electromagnetic radiation can be suppressed. Further, as in the first embodiment, the metal layers 6c and 6d of the capacitor 12 function as a protective layer of the lower memory section 4. In this example, only the main part relating to the formation of the thin film capacitor was described, and the other parts were omitted.
For example, planarization processing by CMP (Chemical Mechanical Polishing) may be performed if it is necessary to reduce the step between the logic unit and the memory unit.
【００３０】＜実施例３＞本実施例では、論理部９、無
線部１０及びメモリ部１１を備える無線用システムＬＳ
Ｉを作製した。本実施例で作製した無線用システムＬＳ
Ｉチップの表面レイアウトを、図１０に模式的に示す。<Third Embodiment> In this embodiment, a wireless system LS including a logic unit 9, a wireless unit 10 and a memory unit 11 is provided.
I was made. The wireless system LS manufactured in this example
The surface layout of the I chip is schematically shown in FIG.
【００３１】本実施例では、実施例１及び２と同様にし
て、メモリ部上部に３個の薄膜キャパシタ１２を形成
し、大容量のもの１２ａを論理部１５に、中容量のもの
１２ｂ及び小容量１２ｃのものをそれぞれ無線部１０に
接続した。なお、本実施例では、薄膜キャパシタ１２の
誘電体層７（図９に図示）の材料として非晶質ＰＺＴを
用いた。この非晶質ＰＺＴからなる誘電体層７は、ＰＺ
Ｔ焼結ターゲットを用い、基板温度を４００℃、導入ガ
スをＯ2／Ａｒ＝１／４、圧力を２×１０-2Ｐａとし、
投入電力を３Ｗ／ｃｍ2として、高周波スパッタリング
により成膜した。In this embodiment, like the first and second embodiments, three thin film capacitors 12 are formed on the upper part of the memory section, and a large capacity capacitor 12a is formed in the logic section 15, a medium capacity capacitor 12b and a small capacity capacitor 12b are formed. Each of the capacitors having a capacity of 12c was connected to the wireless unit 10. In this example, amorphous PZT was used as the material of the dielectric layer 7 (shown in FIG. 9) of the thin film capacitor 12. The dielectric layer 7 made of amorphous PZT is made of PZ.
Using a T sintering target, the substrate temperature is 400 ° C., the introduced gas is O 2 / Ar = 1/4, the pressure is 2 × 10 −2 Pa,
A film was formed by high frequency sputtering with an input power of 3 W / cm 2 .
【００３２】薄膜キャパシタ容量は電極面積に比例する
ので、目的容量に応じて電極面積の寸法を設定すれば、
任意の容量を無線部の回路に供することができる。例え
ば、非晶質ＰＺＴ膜３００ｎｍでは約０．０１ｍｍ2で
数十ｐＦ、約１ｍｍ2で数百ｐＦ〜数ｎＦを得ることが
でき、それぞれ無線部１０の共振キャパシタ、整流用平
滑化キャパシタに利用することができる。Since the capacitance of the thin film capacitor is proportional to the electrode area, if the dimension of the electrode area is set according to the target capacitance,
Any capacity can be provided for the circuit of the wireless unit. For example, with an amorphous PZT film of 300 nm, several tens of pF can be obtained in about 0.01 mm 2 , and several hundred pF to several nF can be obtained in about 1 mm 2, which are respectively used as a resonance capacitor and a rectifying smoothing capacitor of the radio unit 10. can do.
【００３３】＜実施例４＞薄膜キャパシタは、アレイ状
に構成すれば、システムＬＳＩ作製後の容量変更を比較
的容易に行うことができる。本実施例では、この薄膜キ
ャパシタの容量変更を容易にできる構成を持つシステム
ＬＳＩを作製した。すなわち、本実施例においても、実
施例３と同様にしてメモリ部の上部に薄膜キャパシタ１
２を形成したが、その形状を、本実施例では図１１に示
すようにアレイ状とした。<Embodiment 4> If the thin film capacitors are arranged in an array, it is possible to easily change the capacitance after the system LSI is manufactured. In this example, a system LSI having a configuration capable of easily changing the capacitance of this thin film capacitor was manufactured. That is, also in this embodiment, as in the case of the third embodiment, the thin film capacitor 1 is formed on the upper portion of the memory section.
Although No. 2 was formed, its shape was an array in this embodiment as shown in FIG.
【００３４】本実施例のシステムＬＳＩでは、薄膜キャ
パシタ１２がアレイ状に配置されているため、細い部分
をレーザ等で切断することにより目的容量を得ることが
できる。なお、図１１における切断箇所１３は、この容
量調節のための切断を行った箇所である。この切断箇所
１３により、切断されたキャパシタ１２ｆの容量は、切
断されていないキャパシタ１２ｅの容量の約半分にする
ことができる。In the system LSI of this embodiment, since the thin film capacitors 12 are arranged in an array, the target capacitance can be obtained by cutting a thin portion with a laser or the like. The cutting point 13 in FIG. 11 is a point where the cutting for the capacity adjustment is performed. With this disconnection point 13, the capacity of the disconnected capacitor 12f can be made about half of the capacity of the uncut capacitor 12e.
【００３５】なお、本実施例のアレイ状薄膜キャパシタ
１２は、図１２に示すように、電極配線中にくびれた部
分１４を備えている。このくびれた部分１４は、薄膜キ
ャパシタ１２にショート不良が発生し上部下部電極間に
過電流が流れると、発熱して溶断することにより、ヒュ
ーズとして機能する。この機能により、不良薄膜キャパ
シタは自動的に回路から分離され、半導体素子自体への
ダメージを回避することができる。The array type thin film capacitor 12 of this embodiment is provided with a constricted portion 14 in the electrode wiring as shown in FIG. When the short-circuit defect occurs in the thin film capacitor 12 and an overcurrent flows between the upper and lower electrodes, the constricted portion 14 generates heat and melts, thereby functioning as a fuse. With this function, the defective thin film capacitor is automatically separated from the circuit, and damage to the semiconductor element itself can be avoided.
【００３６】＜実施例５＞本実施例では、図１３に示す
構造の半導体メモリ素子を作製した。まず、通常のプロ
セスにより、図２に示す１トランジスタ−１キャパシタ
のメモリセル構造の不揮発メモリを作製した。誘電体に
は強誘電体であるＰＺＴ膜を用い、メモリ部は２層配線
とした。次に、実施例１における金属配線層６ｃの形成
と同様にして、保護層５表面に金属層６ｅ（厚さ２００
ｎｍ）を形成し、適当な寸法に加工した。 次に、この
金属層６ｅを覆うように、保護層５表面に実施例１と同
様にＳＯＧ（Spin On Glass）法でＳｉＯ2膜５ａ（厚さ
１０００ｎｍ）を形成し、図１３に示す構造の半導体素
子１３０を得た。Example 5 In this example, a semiconductor memory device having the structure shown in FIG. 13 was manufactured. First, a non-volatile memory having a memory cell structure of 1 transistor-1 capacitor shown in FIG. 2 was manufactured by a normal process. A PZT film, which is a ferroelectric substance, was used as the dielectric, and the memory section was a two-layer wiring. Next, similar to the formation of the metal wiring layer 6c in Example 1, the metal layer 6e (thickness 200
nm) and processed into appropriate dimensions. Next, a SiO 2 film 5a (thickness: 1000 nm) is formed on the surface of the protective layer 5 by the SOG (Spin On Glass) method so as to cover the metal layer 6e in the same manner as in Example 1, and the structure shown in FIG. The semiconductor element 130 was obtained.
【００３７】本実施例により作製された半導体素子１３
０では、メモリ部の上部にアルミニウムからなる金属層
６ｅを備えている。この金属層６ｅは、電気的シールド
として機能するため、プラズマ処理工程等におけるプロ
セスダメージからメモリセル４の誘電体層３ｂを保護す
ることができる。The semiconductor device 13 manufactured according to this embodiment.
In No. 0, the metal layer 6e made of aluminum is provided on the upper portion of the memory section. Since the metal layer 6e functions as an electrical shield, the dielectric layer 3b of the memory cell 4 can be protected from process damage in the plasma processing step or the like.
【００３８】[0038]
【発明の効果】以上のように、本発明によりメモリ部上
部に薄膜キャパシタを形成することで、スペースの無駄
を招くことなく、ＬＳＩからの不要電磁輻射を抑制する
ためのキャパシタをチップ内に形成することができ、付
加価値の高いシステムＬＳＩを提供することが可能とな
る。またメモリ部上部のキャパシタの電極はシステムＬ
ＳＩの論理部の配線層形成工程において同時に形成する
ことができるため、プロセスの複雑化を最小限に抑える
ことができる。さらに、通常２層程度のメモリ部上部に
さらに２層の金属層を有する薄膜キャパシタを形成する
ことにより、ＬＳＩチップ内高さをそろえることが可能
となり、チップ全体の応力を分散できる効果がある。As described above, by forming the thin film capacitor on the upper portion of the memory portion according to the present invention, a capacitor for suppressing unnecessary electromagnetic radiation from the LSI is formed in the chip without wasting space. Therefore, it is possible to provide a system LSI with high added value. Also, the electrode of the capacitor above the memory part is
Since they can be formed at the same time in the wiring layer forming step of the logic portion of SI, the complication of the process can be minimized. Further, by forming a thin film capacitor having two metal layers on the upper part of the memory portion, which is normally about two layers, the heights in the LSI chip can be made uniform, and the stress of the entire chip can be dispersed.
【００３９】また、メモリ部に不揮発メモリを採用した
場合、書き込まれている情報が直接読まれてしまう可能
性（例えばチップを破壊してＰＺＴの分極の状態から情
報を読み出されるリスク）があるが、メモリ部上部に構
造物を形成することにより、メモリ内情報が読まれにく
くなり情報を盗まれるというリスクを低減できる。If a nonvolatile memory is used as the memory unit, there is a possibility that the written information may be read directly (for example, the risk of destroying the chip and reading the information from the polarization state of the PZT). By forming the structure on the upper portion of the memory portion, it is possible to reduce the risk that the information in the memory is hard to read and the information is stolen.
【００４０】さらに、メモリ部上部の金属層（第２の薄
膜キャパシタ層における配線層であってもよい）が、電
磁シールドとして働くため、ペロブスカイト結晶薄膜形
成後の工程におけるメモリの誘電体のダメージを低減す
ることができる。Further, since the metal layer above the memory portion (which may be the wiring layer in the second thin film capacitor layer) acts as an electromagnetic shield, the dielectric of the memory is damaged in the step after the perovskite crystal thin film is formed. It can be reduced.
【図１】 実施例１において作製した半導体素子の要部
断面図である。FIG. 1 is a cross-sectional view of essential parts of a semiconductor device manufactured in Example 1.
【図２】 実施例１における半導体素子の製造工程を示
す要部断面図である。FIG. 2 is a cross-sectional view of the essential parts showing the manufacturing process of a semiconductor element in Example 1.
【図３】 実施例１における半導体素子の製造工程を示
す要部断面図である。FIG. 3 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor element in Example 1;
【図４】 実施例１における半導体素子の製造工程を示
す要部断面図である。FIG. 4 is a main-portion cross-sectional view showing the manufacturing process of the semiconductor element in Example 1;
【図５】 実施例２におけるシステムＬＳＩの製造工程
を示す要部断面図である。FIG. 5 is a main-portion cross-sectional view showing the manufacturing process of the system LSI in Embodiment 2;
【図６】 実施例２におけるシステムＬＳＩの製造工程
を示す要部断面図である。FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of the system LSI in the second embodiment.
【図７】 実施例２におけるシステムＬＳＩの製造工程
を示す要部断面図である。FIG. 7 is a main-portion cross-sectional view showing the manufacturing process of the system LSI in Embodiment 2;
【図８】 実施例２におけるシステムＬＳＩの製造工程
を示す要部断面図である。FIG. 8 is a main-portion cross-sectional view showing the manufacturing process of the system LSI in the second embodiment.
【図９】 実施例２におけるシステムＬＳＩの製造工程
を示す要部断面図である。FIG. 9 is a main-portion cross-sectional view showing the manufacturing process of the system LSI in the second embodiment.
【図１０】 実施例３において作製した無線用システム
ＬＳＩの表面レイアウトを示す模式図である。FIG. 10 is a schematic diagram showing a surface layout of a wireless system LSI manufactured in Example 3;
【図１１】 実施例４において作製したシステムＬＳＩ
の表面レイアウトを示す模式図である。FIG. 11: System LSI manufactured in Example 4
It is a schematic diagram which shows the surface layout of.
【図１２】 実施例４におけるキャパシタの電極形状を
示す説明図である。FIG. 12 is an explanatory diagram showing an electrode shape of a capacitor according to a fourth embodiment.
【図１３】 実施例５において作製した半導体素子の要
部断面図である。FIG. 13 is a cross-sectional view of essential parts of a semiconductor device manufactured in Example 5.
１…基板、２…ＦＥＴ、３…第１の薄膜キャパシタ、３
ａ…メモリ部内薄膜キャパシタの下部電極、３ｂ…メモ
リ部内薄膜キャパシタの複合金属酸化物誘電体層、３ｃ
…メモリ部内薄膜キャパシタの上部電極、４…メモリセ
ル、５…ＳｉＯ 2膜、５ａ，５ｃ…ＳｉＯ2膜（表面保護
膜）、５ｂ〜５ｄ…ＳｉＯ2膜（層間絶縁膜）、６ａ…
配線層（Ｍ１）、６ｂ…配線層（Ｍ２）、６ｃ…配線層
（Ｍ３）、６ｄ…配線層（Ｍ４）、６ｅ…金属層、７…
誘電体層、８…プラグ、９…論理部、１０…無線部、１
１…メモリ部、１２…薄膜キャパシタ、１２ａ…大容量
薄膜キャパシタ、１２ｂ…中容量薄膜キャパシタ、１２
ｃ小容量薄膜キャパシタ、１２ｄ，１２ｅ，１２ｆ…ア
レイ状薄膜キャパシタ、１３…配線溶断部、１４…配線
くびれ部。
1 ... Substrate, 2 ... FET, 3 ... First thin film capacitor, 3
a ... Lower electrode of thin film capacitor in memory part, 3b ... Memo
Composite metal oxide dielectric layer 3c of thin film capacitor
... Upper electrode of thin-film capacitor in memory section, 4 ... Memory cell
5 ... SiO 2Membrane, 5a, 5c ... SiO2Membrane (surface protection
Film) 5b to 5d ... SiO2Film (interlayer insulating film), 6a ...
Wiring layers (M1), 6b ... Wiring layers (M2), 6c ... Wiring layers
(M3), 6d ... Wiring layer (M4), 6e ... Metal layer, 7 ...
Dielectric layer, 8 ... Plug, 9 ... Logic part, 10 ... Radio part, 1
1 ... Memory part, 12 ... Thin film capacitor, 12a ... Large capacity
Thin film capacitor, 12b ... Medium capacity thin film capacitor, 12
c small-capacity thin film capacitors, 12d, 12e, 12f ...
Ray-shaped thin film capacitor, 13 ... Wiring fusing part, 14 ... Wiring
Constricted part.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 芳男 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業本部内 (72)発明者 須賀 卓 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所 生産技術研究所内 (56)参考文献 特開 平11−250216（ＪＰ，Ａ) 特開 平10−242410（ＪＰ，Ａ) 特開 平10−200061（ＪＰ，Ａ) 特開 平４−102367（ＪＰ，Ａ) 特開 平９−331031（ＪＰ，Ａ) 特開 平９−97883（ＪＰ，Ａ) 特開 平５−21808（ＪＰ，Ａ) 特開 昭63−166256（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/8242 H01L 27/105 H01L 27/108 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshio Sakai 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Hitachi, Ltd. Semiconductor Business Division (72) Inventor Taku Suga Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa No. 292, Hitachi, Ltd., Production Technology Laboratory (56) References JP-A-11-250216 (JP, A) JP-A-10-242410 (JP, A) JP-A-10-200061 (JP, A) JP 4-102367 (JP, A) JP 9-331031 (JP, A) JP 9-97883 (JP, A) JP 5-21808 (JP, A) JP 63-166256 (JP , A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/10 H01L 21/8242 H01L 27/105 H01L 27/108
Claims (8)
メモリ部と、層間絶縁層と、第２のキャパシタ層とを少
なくとも有し、 上記メモリ部と上記層間絶縁層と上記第２の薄膜キャパ
シタ層とは順次積層されており、 上記第２の薄膜キャパシタ層は、下部電極、誘電体膜及
び上部電極を備え、 上記論理部は少なくとも一層の配線を備え、 上記第２の薄膜キャパシタの上記下部電極及び上記上部
電極の少なくともいずれかは、上記論理部の配線により
構成されている ことを特徴とする半導体素子。 And 1. A logic unit, a memory unit comprising a first thin film capacitor, and the interlayer insulating layer having at least a second capacitor layer, the memory portion and the interlayer insulating layer and the second thin film the capacitor layer are sequentially laminated, said second thin film capacitor layer, the lower electrode, includes a dielectric film and an upper electrode, said logic unit comprises at least one layer of wires, the above said second thin film capacitor Lower electrode and above
At least one of the electrodes depends on the wiring of the logic
A semiconductor device characterized by being configured .
電極は、それぞれ、上記論理部の異なる層の配線により
構成されていることを特徴とする請求項１記載の半導体
素子。 2. The wiring of the logic portion has a plurality of layers, the lower electrode and the upper portion of the second thin film capacitor.
The electrodes are connected by wiring of different layers of the above logic part.
The semiconductor according to claim 1, wherein the semiconductor is configured.
element.
誘電体からなることを特徴とする請求項１又は２記載の
半導体素子。Wherein said dielectric film, a semiconductor device according to claim 1 or 2, wherein the a ferroelectric is a composite metal oxide.
する複合金属酸化物からなることを特徴とする請求項１
又は２記載の半導体素子。4. The dielectric film is made of a composite metal oxide having a perovskite structure.
Alternatively, the semiconductor device according to item 2 .
少なくとも有する半導体素子であって、 この順で積層された、上記メモリ部と層間絶縁層と第２
の薄膜キャパシタ層と表面保護膜とをさらに有し、 上記第２の薄膜キャパシタ層は、下部電極、誘電体膜及
び上部電極を備え、かつ、複数個のキャパシタを金属配
線で並列に接続した構造になっていることを特徴とする
半導体素子。5. A memory unit including a first thin film capacitor
A semiconductor element having at least the above-described memory portion, an interlayer insulating layer, and a second insulating layer, which are stacked in this order.
Further includes a thin film capacitor layer and a surface protection film, wherein the second thin film capacitor layer includes a lower electrode, a dielectric film and
Comprising a fine top electrode, and, it said that it is a plurality of capacitor structures connected in parallel with the metal wires
Semi conductor elements.
くびれ部を有することを特徴とする請求項５記載の半導
体素子。6. The metal wiring of the second thin film capacitor comprises:
The semiconductor element according to claim 5 , wherein the semiconductor element has a constricted portion.
備え、 上記第２の薄膜キャパシタの、上記上部電極及び上記下
部電極のうち少なくともいずれかは、 上記論理部の上記電源層及び上記グラウンド層のいずれ
かに接続されていることを特徴とする請求項１又は２記
載の半導体素子。7. The logic section includes a power layer and a ground layer.
Provided, of the second thin film capacitor, at least one of said upper electrode and said lower electrode, any of the power source layer and the ground layer of the logic unit
The semiconductor device of claim 1, wherein it is connected to or.
システムＬＳＩであり、 上記第２の薄膜キャパシタ層は、共振回路用のキャパシ
タ又は整流用平滑化キャパシタとして機能することを特
徴とする請求項１又は２記載の半導体素子。8. The semiconductor element is a system LSI for a non-contact IC card, and the second thin film capacitor layer functions as a capacitor for a resonance circuit or a smoothing capacitor for rectification. Item 2. A semiconductor device according to item 1 or 2 .
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