JP3418164B2 - Electronic package and method of manufacturing electronic package - Google Patents
Electronic package and method of manufacturing electronic packageInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体阻止構造によ
り生成される熱の放散に関する。特に、本発明は高性能
半導体素子構造の要素を結合するための、大量の熱に耐
え得る複合はんだに関する。FIELD OF THE INVENTION The present invention relates to the dissipation of heat generated by semiconductor blocking structures. In particular, the present invention relates to a large amount of heat-resistant composite solder for joining elements of high performance semiconductor device structures.
【０００２】[0002]
【従来の技術】半導体素子サイズは縮小し続け、単一構
造上の素子密度は増加しているので、半導体素子の動作
により、益々大量の熱が生成されることになる。例え
ば、より多くのトランジスタ及び他の素子を単一半導体
チップ上に詰め込む技術が、継続的に開発されている。
しかしながら、半導体素子により生成される大量の熱を
放散することが、益々困難となっている。更に、半導体
素子性能及び材料における熱の有害な影響は、十分に文
書で証明されている。2. Description of the Related Art As semiconductor device sizes continue to shrink and device density on a single structure is increasing, the operation of semiconductor devices will generate an ever-increasing amount of heat. For example, techniques for packing more transistors and other devices on a single semiconductor chip are continually being developed.
However, it is becoming increasingly difficult to dissipate the large amount of heat generated by semiconductor devices. Moreover, the deleterious effects of heat on semiconductor device performance and materials are well documented.
【０００３】半導体素子及び半導体パッケージからの大
量の熱を放散する試みとして、新たな構造が継続的に開
発されている。これらの構造には、新たなヒートシンク
や他の素子構造が含まれる。しかしながら、放熱及び熱
の影響は依然問題となっている。New structures are continually being developed in an attempt to dissipate large amounts of heat from semiconductor devices and semiconductor packages. These structures include new heat sinks and other device structures. However, heat dissipation and the effects of heat remain a problem.
【０００４】[0004]
【発明が解決しようとする課題】本発明の目的は、半導
体チップ及びヒートシンクを含む電子パッケージを提供
することである。An object of the present invention is to provide an electronic package including a semiconductor chip and a heat sink.
【０００５】本発明の別の目的は、鉛すずはんだ及び少
なくとも１つの熱伝導性充填材を含む複合はんだを提供
することである。Another object of the present invention is to provide a composite solder containing lead-tin solder and at least one thermally conductive filler.
【０００６】更に本発明の別の目的は、半導体チップを
ヒートシンクに接合する方法を提供することである。Yet another object of the present invention is to provide a method of bonding a semiconductor chip to a heat sink.
【０００７】[0007]
【課題を解決するための手段】本発明によれば、複合は
んだが半導体チップをヒートシンクに接合する。複合は
んだは、鉛すずはんだ及び少なくとも１つの熱伝導性充
填材を含む。According to the present invention, a composite solder bonds a semiconductor chip to a heat sink. The composite solder includes lead tin solder and at least one thermally conductive filler.
【０００８】本発明の方法では、鉛すずはんだ及び少な
くとも１つの熱伝導性充填材を含む複合はんだを、半導
体チップ及びヒートシンクの少なくとも１つ上に提供す
る。ヒートシンク及び半導体チップは、互いに隣接して
配置される。はんだがその融点以上の温度に過熱され
る。はんだは冷却を許可される。In the method of the present invention, a composite solder including lead tin solder and at least one thermally conductive filler is provided on at least one of a semiconductor chip and a heat sink. The heat sink and the semiconductor chip are arranged adjacent to each other. The solder is overheated to a temperature above its melting point. The solder is allowed to cool.
【０００９】[0009]
【発明の実施の形態】前述のように、放熱は常に半導体
構造において重要である。半導体素子をより小さな領域
に詰め込むことにより、より大量の熱が生成される。例
えば、高性能マイクロプロセッサの新たなファミリは、
４０００万個以上のトランジスタを含み、約７００ＭＨ
ｚ以上のクロックサイクルで動作し、中には１０００Ｍ
Ｈｚ以上のものさえ存在する。こうしたチップは現在、
世界中の様々な製造メーカにより設計されている最中で
ある。DETAILED DESCRIPTION OF THE INVENTION As mentioned above, heat dissipation is always important in semiconductor structures. By packing semiconductor devices into smaller areas, more heat is generated. For example, a new family of high-performance microprocessors
Approximately 700 MH including more than 40 million transistors
Operates in more than z clock cycles, some 1000M
There are even more than Hz. These chips are currently
It is being designed by various manufacturers around the world.
【００１０】回路設計及び密度に従い、これらの高性能
チップの多くのものが、約８０ワット乃至約１５０ワッ
トを放散すると予想される。それにひきかえ、現世代の
マイクロプロセッサ・チップは、約２０ワット乃至約４
０ワットの熱を生成し得る。約８０ワット乃至約１５０
ワットの熱を生成する新たな高性能チップは、１平方セ
ンチメートル当たり、約２０ワット乃至約４０ワットを
生成することに相当する。こうした熱量を放散しても、
トランジスタ接合温度は約８５℃に維持されると予想さ
れる。Depending on the circuit design and density, many of these high performance chips are expected to dissipate about 80 watts to about 150 watts. In comparison, current generation microprocessor chips have about 20 watts to about 4
It can generate 0 watts of heat. About 80 watts to about 150
A new high performance chip that produces watts of heat is equivalent to producing about 20 watts to about 40 watts per square centimeter. Even if such heat is dissipated,
The transistor junction temperature is expected to be maintained at about 85 ° C.
【００１１】こうした大量の熱をどのように放散するか
といった課題に、研究の焦点が置かれている。前述の熱
量を放散するための１つの解決策では、チップ裏面金属
化を提案する。ある金属化技法によれば、１つ以上の金
属層がチップの裏面に付着される。例えば、クロム層が
チップの裏面に付着される。ニッケル層がクロム層上に
付着され得る。次に、金層がニッケル層上に付着され得
る。The focus of the research is on how to dissipate such a large amount of heat. One solution for dissipating the aforementioned amount of heat proposes chip backside metallization. According to one metallization technique, one or more metal layers are deposited on the backside of the chip. For example, a chrome layer is attached to the backside of the chip. A nickel layer can be deposited on the chromium layer. Next, a gold layer can be deposited on the nickel layer.
【００１２】前述の例の特定の実施例によれば、クロム
層は約２５ｎｍの厚さであり、ニッケル層は約２０００
ｎｍの厚さであり、金層は約１０００ｎｍの厚さであ
る。勿論、これは裏面金属化技法の１例を表すだけであ
る。任意の数の金属層または合金が、チップの裏面に付
着され得て、熱の放散を支援する。According to a particular embodiment of the above example, the chromium layer is about 25 nm thick and the nickel layer is about 2000 nm.
and the gold layer is about 1000 nm thick. Of course, this represents only one example of a backside metallization technique. Any number of metal layers or alloys can be deposited on the backside of the chip to help dissipate heat.
【００１３】次にチップの金属化された裏面が、ヒート
シンクに相互接続される。幾つかの実施例によれば、金
属化された裏面上にヒートシンクがはんだ付けされる。
ヒートシンクは任意の材料からなる。一般に、ヒートシ
ンクは熱を放散する傾向がある材料からなる。例えば、
銅タングステン・ヒートシンクが使用される。The metallized backside of the chip is then interconnected to a heat sink. According to some embodiments, a heat sink is soldered onto the metallized backside.
The heat sink is made of any material. Generally, heat sinks are made of materials that tend to dissipate heat. For example,
A copper tungsten heat sink is used.
【００１４】金属化されたチップの裏面にはんだ付けさ
れると、ヒートシンクは約１８０℃乃至約２００℃の融
点を有する共融はんだにより、はんだ付けされる。理論
的には、こうした解決策は功を奏するはずである。しか
しながら、こうした構造を分析すると、構造内の最も弱
い連結において、クラッキングが発生しがちである。こ
うした弱い連結は、共融はんだ内で見いだされがちであ
る。凝固及び冷却の間、冷却応力が共融はんだ内にクラ
ックを最も生成しがちである。このクラックは裏面全体
の金属化プロセスに対して、信頼性の問題を課すること
になる。When soldered to the backside of the metallized chip, the heat sink is soldered with a eutectic solder having a melting point of about 180 ° C to about 200 ° C. In theory, such a solution should work. However, analysis of such structures is prone to cracking at the weakest connections within the structure. Such weak connections are often found in eutectic solders. During solidification and cooling, cooling stress is most likely to create cracks in the eutectic solder. This crack poses a reliability issue for the entire backside metallization process.
【００１５】図１は、高性能チップのために提案された
構造の例を示す。図１に示される構造は、シリコン基板
１、シリコン基板１上の絶縁体上シリコン（ＳＯＩ）構
造３及びＳＯＩ構造上のシリコン／誘電体／相互接続５
を含む。この構造を別の構造（図示せず）に接続するた
めに、図１に示される構造はコントロール・コラプス・
チップ接続（Ｃ４）７などの接続を含む。FIG. 1 shows an example of the proposed structure for a high performance chip. The structure shown in FIG. 1 includes a silicon substrate 1, a silicon on insulator (SOI) structure 3 on the silicon substrate 1 and a silicon / dielectric / interconnect 5 on the SOI structure.
including. To connect this structure to another structure (not shown), the structure shown in FIG.
Includes connections such as chip connection (C4) 7.
【００１６】クロム接着層９がＳＯＩ構造とは反対側
に、シリコン基板１上に提供される。ニッケル・リン層
またはニッケル障壁１１が、クロム接着層９上に提供さ
れる。金層１３がニッケル・リン層１１上に提供され
る。共融鉛すずはんだ１５が、構造をヒートシンク１７
に接続するために使用される。にかわ１９がはんだ１５
の周囲に提供される。A chrome adhesion layer 9 is provided on the silicon substrate 1 opposite the SOI structure. A nickel phosphorus layer or nickel barrier 11 is provided on the chromium adhesion layer 9. A gold layer 13 is provided on the nickel-phosphorus layer 11. Eutectic lead tin solder 15 heat sink structure 17
Used to connect to. Glue 19 is solder 15
Provided around.
【００１７】図１に示されるような構造に関連付けられ
る問題として、冷却応力に影響され易いことが予測され
る。また、電気接点の熱膨張が、図１に示されるような
構造内において問題を引き起こす。前述のように、熱応
力は鉛すずはんだ内にクラックを生じ、層間剥離を生じ
得る。一般に、鉛すず共晶は約１８０℃乃至約２００℃
の融点を有する。As a problem associated with the structure as shown in FIG. 1, it is predicted that it is susceptible to cooling stress. Also, thermal expansion of the electrical contacts causes problems in the structure as shown in FIG. As mentioned above, thermal stress can cause cracks in lead tin solder and delamination. Generally, lead-tin eutectic is about 180 ° C to about 200 ° C.
Having a melting point of.
【００１８】前述の高性能チップは、少なくとも約４０
００の相互接続を含み得る。図１に示されるように、コ
ントロール・コラプス・チップ接続（Ｃ４）が半導体チ
ップを別の構造に接続するために使用される。勿論、他
の接続構造も使用され得る。The aforementioned high performance chip has at least about 40
00 interconnections. As shown in FIG. 1, a control collapse chip connection (C4) is used to connect the semiconductor chip to another structure. Of course, other connection structures can be used.
【００１９】本発明は、任意の電子パッケージ、特に前
述したような高性能マイクロプロセッサ・チップを含む
電子パッケージにおいて有用な複合はんだを提供するこ
とにより、前述の及び他の問題に対する解決策を提供す
る。本発明に従う複合はんだは、鉛すずはんだ及び少な
くとも１つの熱伝導性充填材を含む。はんだにおける鉛
対すずの比率は、約９７：３乃至約６０：４０の範囲で
ある。The present invention provides a solution to the above and other problems by providing a composite solder useful in any electronic package, particularly those containing high performance microprocessor chips as described above. . The composite solder according to the present invention comprises lead tin solder and at least one thermally conductive filler. The lead to tin ratio in the solder is in the range of about 97: 3 to about 60:40.
【００２０】熱伝導性充填材が本発明に従い使用され
る。充填材の例には、アルミニウム、マグネシウム、
鉄、グラファイトまたはダイヤモンドを含めた炭素、
銀、タングステン、ＡｌＮ、ダイヤモンド、パラジウ
ム、ロジウム、レニウム及びＴａＮが含まれる。鉛また
はすずと反応しない任意の金属または合金が使用され得
る。A thermally conductive filler is used according to the present invention. Examples of fillers are aluminum, magnesium,
Carbon, including iron, graphite or diamond,
Includes silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. Any metal or alloy that does not react with lead or tin can be used.
【００２１】熱伝導性充填材の特性は、はんだの熱伝導
率を制御するように管理される。管理される熱伝導性充
填材の特性の中に、形状が含まれる。例えば、充填材は
パウダなどの微粒子状の充填材である。パウダの特性
は、複合はんだの特性に影響する。これらの状況を鑑
み、パウダがはんだ全体を通じて一様に分散されるよう
に保証することにより、複数の細粒が、本発明に従う改
善された熱伝導特性を有するはんだを提供する。大きな
粒子では、粒子間にはんだの大部分が存在する傾向とな
り、はんだの非効率的な熱伝導率を生じる傾向がある。
本発明に従う複合はんだ内の熱伝導性充填材は、任意の
形状を有し得るが、一般に充填材はパウダである。パウ
ダ粒子は任意の所望のサイズを有し、一般には約１μｍ
以下のサイズを有する。The properties of the thermally conductive filler are controlled to control the thermal conductivity of the solder. Geometry is among the properties of the thermally conductive filler to be controlled. For example, the filler is a particulate filler such as powder. The properties of the powder affect the properties of the composite solder. In view of these circumstances, by ensuring that the powder is evenly distributed throughout the solder, the plurality of fine particles provide the solder with improved thermal conductivity properties in accordance with the present invention. Larger particles tend to have more of the solder between them, which tends to result in inefficient thermal conductivity of the solder.
The thermally conductive filler in the composite solder according to the present invention can have any shape, but generally the filler is powder. The powder particles have any desired size, typically about 1 μm
It has the following sizes:
【００２２】本発明に従う複合はんだ内の充填材の量
は、実施例ごとに変化し得る。一般に、はんだは体積比
で約１５％乃至約６０％の充填材を含む。充填材の分量
は、これよりも多くても少なくても良い。The amount of filler in the composite solder according to the present invention may vary from embodiment to embodiment. Generally, the solder comprises about 15% to about 60% by volume filler. The amount of the filler may be larger or smaller than this.
【００２３】一般に、はんだ内の充填材の量は、はんだ
の所望の導電率や、弾性及び再加工性などの他の特性を
十分にもたらすように指定される。例えば、本発明によ
る複合はんだは一般に、高い弾性定数を有するように定
式化される。これはとりわけ、はんだ内のクラッキング
に関する前述の問題を解決する支援をする。また、充填
材は一般に、はんだの鉛及びすずと反応しないように選
択される。In general, the amount of filler in the solder is specified to adequately provide the desired electrical conductivity of the solder and other properties such as elasticity and reworkability. For example, the composite solder according to the present invention is generally formulated to have a high elastic constant. This helps, among other things, solve the aforementioned problems with cracking in the solder. Also, the filler is generally selected so that it does not react with the lead and tin of the solder.
【００２４】はんだ内の充填材と、鉛及びすずの比率
は、複合はんだが約１８０℃乃至約３５０℃の融点を有
するように選択される。一般に、この融点は、構造の形
成プロセスの早期に加えられる他のはんだが、本発明の
はんだが使用されているときに溶融しないように選択さ
れる。例えば、Ｃ４接続が約３５０℃の融点を有するは
んだにより以前に形成された場合、本発明に従うはんだ
は、それよりも低い融点を有する。The ratio of filler to lead and tin in the solder is selected so that the composite solder has a melting point of about 180 ° C to about 350 ° C. Generally, this melting point is selected so that other solders added early in the process of forming the structure do not melt when the solders of the present invention are used. For example, if the C4 connection was previously formed by a solder having a melting point of about 350 ° C., the solder according to the present invention would have a lower melting point.
【００２５】また一般に、複合はんだが室温において、
約４０Ｗ／ｍ Ｋ乃至約４２９Ｗ／ｍ Ｋよりも高い熱伝
導率を有するように、はんだ内の鉛及びすずの分量並び
に充填材の分量が選択される。これらの状況に従い、約
６０：４０の比率を有する鉛すずはんだは、約４０Ｗ／
ｍ Ｋの熱伝導率を有する。より高い熱伝導率を有する
充填材が添加される場合、熱伝導率は一般に増加する。Generally, the composite solder is
The amounts of lead and tin in the solder and the amount of filler are selected to have a thermal conductivity greater than about 40 W / m K to about 429 W / m K. According to these circumstances, lead tin solder with a ratio of about 60:40 is about 40W /
It has a thermal conductivity of m K. The thermal conductivity generally increases when fillers with higher thermal conductivity are added.
【００２６】炭素が充填材として使用される場合、熱伝
導率はより高くなる。例えば、幾つかの形状のダイヤモ
ンドは、室温において最大約２３００Ｗ／ｍ Ｋの熱伝
導率を有する。従って、ダイヤモンドが充填材内で使用
される場合、複合はんだの熱伝導率は、室温において約
４２９Ｗ／ｍ Ｋよりも著しく大きくなる。１つ以上の
前述のまたは他の充填材が、所望の熱伝導率を有するは
んだを生成するために使用され得る。If carbon is used as the filler, the thermal conductivity will be higher. For example, some shapes of diamond have a thermal conductivity of up to about 2300 W / mK at room temperature. Therefore, when diamond is used in the filler, the thermal conductivity of the composite solder is significantly greater than about 429 W / mK at room temperature. One or more of the above or other fillers may be used to produce a solder with the desired thermal conductivity.
【００２７】本発明に従う複合はんだが有し得る他の特
性には、再加工性が含まれる。これははんだを含むパッ
ケージに特定の利点を提供する。なぜなら、例えばヒー
トシンクなどのチップに装着される構造が除去されて、
新たな構造により置換され得るからである。再加工可能
なはんだとなるように、熱伝導性充填材、並びにはんだ
及び充填材の相対量が選択される。Other properties that the composite solder according to the invention may have include reworkability. This provides certain advantages for packages containing solder. Because, for example, the structure attached to the chip such as the heat sink is removed,
This is because it can be replaced by a new structure. The thermally conductive filler and the relative amounts of solder and filler are selected to result in a reworkable solder.
【００２８】本発明に従う複合はんだは、電子パッケー
ジにおいて使用され得る。本発明に従う電子パッケージ
は一般に、半導体チップ、ヒートシンク及び半導体チッ
プをヒートシンクに接合する複合はんだを含む。図２
は、本発明に従う電子パッケージの例の横断面図を示
す。The composite solder according to the present invention can be used in electronic packages. Electronic packages according to the present invention generally include a semiconductor chip, a heat sink, and a composite solder that joins the semiconductor chip to the heat sink. Figure 2
FIG. 6 shows a cross-sectional view of an example of an electronic package according to the present invention.
【００２９】図２に示される構造はシリコン基板２１を
含み、それ上にＳＯＩ構造が形成される。図１に示され
る構造同様、シリコン／誘電体／相互接続２５がＳＯＩ
構造２３上に形成される。Ｃ４接続２７が、図２に示さ
れる構造を別の構造に接続するために使用され得る。The structure shown in FIG. 2 includes a silicon substrate 21 on which the SOI structure is formed. Similar to the structure shown in FIG. 1, the silicon / dielectric / interconnect 25 is SOI.
Formed on structure 23. C4 connection 27 may be used to connect the structure shown in FIG. 2 to another structure.
【００３０】クロム接着層２９がＳＯＩ構造２３とは反
対側に、シリコン基板２１上に形成される。ニッケルま
たはニッケル含有層３１が、クロム接着層２９上に形成
される。次に金の層３３がニッケル層３１上に形成され
る。本発明に従う複合はんだの層３５が、金層３３上に
提供される。はんだはシリコン基板をヒートシンク３７
に接続する。本発明に従い使用され得るヒートシンクの
１例は、銅またはタングステンからなる。A chrome adhesion layer 29 is formed on the silicon substrate 21 on the side opposite to the SOI structure 23. A nickel or nickel-containing layer 31 is formed on the chromium adhesion layer 29. Then a gold layer 33 is formed on the nickel layer 31. A layer 35 of composite solder according to the present invention is provided on the gold layer 33. Solder the silicon substrate to the heat sink 37
Connect to. One example of a heat sink that can be used in accordance with the present invention consists of copper or tungsten.
【００３１】本発明に従うはんだは、任意のチップ及び
ヒートシンクを有する電子パッケージ内で使用され得る
が、本発明は特に、高性能チップから熱を放散するため
に有用である。これらの状況に従い、本発明に従う電子
パッケージは、少なくとも約７００ＭＨｚのプロセッサ
・スピードを有する半導体チップを含む。実際、本発明
は、少なくとも１０００ＭＨｚのプロセッサ・スピード
を有する半導体チップと共に使用され得る。一般に、こ
うしたチップは、図２に示される実施例のようなシリコ
ン絶縁構造を含む。こうしたチップは、少なくとも約４
０００万個のトランジスタを含むと考えられる。Although the solder according to the present invention can be used in electronic packages having any chip and heat sink, the present invention is particularly useful for dissipating heat from high performance chips. According to these circumstances, the electronic package according to the invention comprises a semiconductor chip having a processor speed of at least about 700 MHz. In fact, the present invention can be used with semiconductor chips that have a processor speed of at least 1000 MHz. Generally, such chips include a silicon isolation structure such as the embodiment shown in FIG. At least about 4 of these chips
It is believed to include 10 million transistors.
【００３２】前述のように、こうしたチップの動作は、
大量の熱を発生する。これらの状況において、本発明に
従う複合はんだは、約４０ワット以上の熱を発生する半
導体チップを含む電子パッケージにおいて使用され得
る。一般に、こうした半導体チップは、約７０ワット以
上の熱を発生する。より一般的には、こうした半導体チ
ップは、約８０ワット乃至約１５０ワットの熱を発生す
る。勿論、本発明に従う複合はんだは、任意のプロセッ
サ・スピード及び任意の数のトランジスタを有し、任意
の熱量を発生する半導体チップを含む、任意の電子パッ
ケージにおいて使用され得る。しかしながら、本発明に
従うはんだは、近々発表される高性能マイクロプロセッ
サにより発生される大量の熱に耐え得ることができる。As mentioned above, the operation of such a chip is
Generates a lot of heat. In these situations, the composite solder according to the present invention may be used in electronic packages containing semiconductor chips that generate heat of about 40 watts or more. Generally, such semiconductor chips generate about 70 watts or more of heat. More generally, such semiconductor chips generate about 80 watts to about 150 watts of heat. Of course, the composite solder according to the present invention may be used in any electronic package, including semiconductor chips that have any processor speed and number of transistors, and generate any amount of heat. However, solders in accordance with the present invention can withstand the large amounts of heat generated by upcoming high performance microprocessors.
【００３３】図２に示される構造は、図１に示される構
造に関連して述べたのと同じ数のＣ４及び裏面金属化を
含み得る。本発明の複合はんだは、半導体チップの裏面
金属化に付着され得る。The structure shown in FIG. 2 may include the same number of C4 and backside metallizations as described in connection with the structure shown in FIG. The composite solder of the present invention can be attached to the backside metallization of semiconductor chips.
【００３４】はんだの提供において、リフロー前または
後のはんだは、複数のボタン内に含まれ得る。図３は、
本発明に従うソルダボタンの１例を示す。特定の実施例
によれば、ソルダボタンは円形であり、約３ｍｍ乃至約
１５ｍｍの直径及び約１ｍｍまたはそれ以下の厚さを有
する。はんだは次にヒートシンク３７に接続される。一
般に、こうした電子パッケージにおいて使用されるヒー
トシンクは、チップ面積１平方センチメートル当たり、
熱を約５ワット乃至約１５０ワット以上の率で放散する
ことが必要がある。In providing the solder, the solder before or after reflow may be included within the plurality of buttons. Figure 3
1 illustrates an example of a solder button according to the present invention. According to a particular embodiment, the solder button is circular and has a diameter of about 3 mm to about 15 mm and a thickness of about 1 mm or less. The solder is then connected to the heat sink 37. Generally, heat sinks used in such electronic packages are
It is necessary to dissipate the heat at a rate of about 5 watts to about 150 watts or more.
【００３５】本発明に従う複合はんだは、半導体チップ
をヒートシンクに接合する構造を形成するものと見なさ
れる。半導体チップをヒートシンクに接合する構造はま
た、前述の裏面金属化を含み得る。The composite solder according to the present invention is considered to form the structure for joining the semiconductor chip to the heat sink. The structure for joining the semiconductor chip to the heat sink may also include the backside metallization described above.
【００３６】本発明はまた、半導体チップをヒートシン
クに接合する方法を提供する。この方法は、半導体パッ
ケージを形成する方法全体の一部を形成する。本発明に
従い、半導体チップをヒートシンクに接合する、または
半導体パッケージを形成する方法によれば、前述のよう
な複合はんだが、半導体チップまたはヒートシンクの少
なくとも１つ上に提供される。ヒートシンク及び半導体
チップは、互いに隣接して配置される。はんだはその融
点以上の温度に過熱されて、次に冷却される。はんだは
その組成に関して前述のように提供され、前述のソルダ
ボタンなどの物理形状で提供される。The present invention also provides a method of bonding a semiconductor chip to a heat sink. This method forms part of the overall method of forming a semiconductor package. According to the method of joining a semiconductor chip to a heat sink or forming a semiconductor package according to the present invention, a composite solder as described above is provided on at least one of the semiconductor chip and the heat sink. The heat sink and the semiconductor chip are arranged adjacent to each other. The solder is heated above its melting point and then cooled. The solder is provided as described above with respect to its composition and is provided in a physical form such as the solder button described above.
【００３７】本発明に従う方法はまた、半導体チップ上
に、前述のような裏面金属化を含む。金属化は、チップ
またはヒートシンクへのはんだの付着前に、チップに付
着される。本発明に従う方法は更に、はんだの再加工性
を含み得る。The method according to the invention also includes a backside metallization as described above on the semiconductor chip. The metallization is applied to the chip before the solder is applied to the chip or heat sink. The method according to the invention may further include reworkability of the solder.
【００３８】半導体チップをヒートシンクに付着した
後、半導体チップが別の構造に付着され得る。別の構造
への半導体チップの接続は、コントロール・コラプス・
チップ接続（Ｃ４）により実行され得る。After attaching the semiconductor chip to the heat sink, the semiconductor chip can be attached to another structure. Connecting the semiconductor chip to another structure is a control collapse
It can be performed by chip connection (C4).
【００３９】本発明の前述の説明は、本発明を例証する
ものである。更に、本開示は本発明の好適な実施例を示
すだけであり、前述のように、本発明は様々な他の組み
合わせ、変更及び環境において使用可能であり、前述の
教示または関連技術の知識を鑑み、ここで述べた本発明
の概念の範囲内において、変更が可能である。前述の実
施例は更に、本発明を実現する最善のモードを説明する
ものであり、当業者がこうしたまたは他の実施例におい
て、本発明の特定の応用例または使用により要求される
様々な変更を伴い、本発明を利用することを可能にする
ことを意図するものである。従って、ここでの説明は本
発明を前述の開示形態に制限するものではない。The foregoing description of the invention illustrates the present invention. Moreover, the present disclosure only presents preferred embodiments of the present invention, and as mentioned above, the present invention can be used in various other combinations, modifications and environments, and the teachings above or knowledge of the related arts should be taken into consideration. In view of this, modifications are possible within the scope of the inventive concept described herein. The foregoing embodiments further describe the best mode of carrying out the invention, and those skilled in the art may make various changes in such or other embodiments as may be required by the particular application or use of the invention. Accordingly, it is intended to enable the present invention to be utilized. Therefore, the description herein is not intended to limit the invention to the disclosed forms.
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。In summary, the following matters will be disclosed regarding the configuration of the present invention.
【００４１】（１）半導体チップと、ヒートシンクと、
鉛すずはんだ及び少なくとも１つの熱伝導性充填材を含
み、半導体チップをヒートシンクに接合する複合はんだ
とを含む、電子パッケージ。
（２）充填材がパウダである、前記（１）記載の電子パ
ッケージ。
（３）充填材がアルミニウム、マグネシウム、鉄、グラ
ファイトまたはダイヤモンドを含めた炭素、銀、タング
ステン、ＡｌＮ、ダイヤモンド、パラジウム、ロジウ
ム、レニウム及びＴａＮを含むグループから選択される
少なくとも１つの材料を含む、前記（１）記載の電子パ
ッケージ。
（４）はんだが体積比で約１５％乃至約６０％の前記充
填材を含む、前記（１）記載の電子パッケージ。
（５）はんだが再加工可能である、前記（１）記載の電
子パッケージ。
（６）はんだが複数のボタンを構成する、前記（１）記
載の電子パッケージ。
（７）ボタンが円形であり、約３ｍｍ乃至約１５ｍｍの
直径及び１ｍｍ以下の厚さを有する、前記（６）記載の
電子パッケージ。
（８）ヒートシンクに向き合う半導体チップの表面が、
少なくとも１つの金属または合金により被覆される、前
記（１）記載の電子パッケージ。
（９）ヒートシンクに向き合う半導体チップの表面が、
クロム、ニッケル及びアルミニウムにより被覆される、
前記（１）記載の電子パッケージ。
（１０）ヒートシンクに向き合う半導体チップの表面
が、約２５ｎｍの厚さのクロム層により被覆され、クロ
ム層が約２０００ｎｍの厚さのニッケル層により被覆さ
れ、ニッケル層が約１０００ｎｍの厚さのアルミニウム
層により被覆される、前記（１）記載の電子パッケー
ジ。
（１１）ヒートシンクが銅及びタングステンを含む、前
記（１）記載の電子パッケージ。
（１２）はんだが約１８０℃乃至約３５０℃の融点を有
する、前記（１）記載の電子パッケージ。
（１３）充填材が鉛すずと非反応性である、前記（１）
記載の電子パッケージ。
（１４）充填材が約１μｍ以下のサイズの粒子を含む、
前記（１）記載の電子パッケージ。
（１５）はんだが高い弾性率を有する、前記（１）記載
の電子パッケージ。
（１６）半導体チップが絶縁体上シリコン構造を含む、
前記（１）記載の電子パッケージ。
（１７）半導体チップを別の構造に接続するコントロー
ル・コラプス・チップ接続を含む、前記（１）記載の電
子パッケージ。
（１８）半導体チップが少なくとも約７００ＭＨｚのプ
ロセッサ・スピードを有する、前記（１）記載の電子パ
ッケージ。
（１９）半導体チップが少なくとも約１０００ＭＨｚの
プロセッサ・スピードを有する、前記（１）記載の電子
パッケージ。
（２０）半導体チップが少なくとも約４０００万個のト
ランジスタを含む、前記（１）記載の電子パッケージ。
（２１）半導体チップが約８０ワット乃至約１５０ワッ
トの熱を発生する、前記（１）記載の電子パッケージ。
（２２）半導体チップが約７０ワット以上の熱を発生す
る、前記（１）記載の電子パッケージ。
（２３）半導体チップが約４０ワット以上の熱を発生す
る、前記（１）記載の電子パッケージ。
（２４）接続構造が少なくとも約４０００接続を含む、
前記（１）記載の電子パッケージ。
（２５）複合はんだが約４０Ｗ／ｍ Ｋ乃至約４００Ｗ
／ｍ Ｋ以上の熱伝導率を有する、前記（１）記載の電
子パッケージ。
（２６）ヒートシンクがチップ面積１平方センチメート
ル当たり、約５ワット乃至約１５０ワットの率で熱を放
散する、前記（１）記載の電子パッケージ。
（２７）鉛すずはんだ及び少なくとも１つの熱伝導性充
填材を含む、複合はんだ。
（２８）充填材がパウダである、前記（２７）記載の複
合はんだ。
（２９）充填材がアルミニウム、マグネシウム、鉄、グ
ラファイトまたはダイヤモンドを含めた炭素、銀、タン
グステン、ＡｌＮ、ダイヤモンド、パラジウム、ロジウ
ム、レニウム及びＴａＮを含むグループから選択される
少なくとも１つの材料を含む、前記（２７）記載の複合
はんだ。
（３０）はんだが体積比で約１５％乃至約６０％の前記
充填材を含む、前記（２７）記載の複合はんだ。
（３１）はんだが再加工可能である、前記（２７）記載
の複合はんだ。
（３２）はんだが約１８０℃乃至約３５０℃の融点を有
する、前記（２７）記載の複合はんだ。
（３３）充填材が鉛すずと非反応性である、前記（２
７）記載の複合はんだ。
（３４）充填材が約１μｍ以下のサイズの粒子を含む、
前記（２７）記載の複合はんだ。
（３５）はんだが高い弾性率を有する、前記（２７）記
載の複合はんだ。
（３６）複合はんだが約４０Ｗ／ｍ Ｋ乃至約４００Ｗ
／ｍ Ｋ以上の熱伝導率を有する、前記（２７）記載の
複合はんだ。
（３７）半導体チップをヒートシンクに接合する方法で
あって、鉛すずはんだ及び少なくとも１つの熱伝導性充
填材を含む複合はんだを、半導体チップ及びヒートシン
クの少なくとも１つ上に提供し、ヒートシンク及び半導
体チップを互いに隣接して配置し、はんだをその融点以
上の温度に過熱し、はんだを冷却する方法。
（３８）充填材がパウダである、前記（３７）記載の方
法。
（３９）充填材がアルミニウム、マグネシウム、鉄、グ
ラファイトまたはダイヤモンドを含めた炭素、銀、タン
グステン、ＡｌＮ、ダイヤモンド、パラジウム、ロジウ
ム、レニウム及びＴａＮを含むグループから選択される
少なくとも１つの材料を含む、前記（３７）記載の方
法。
（４０）はんだが体積比で約１５％乃至約６０％の前記
充填材を含む、前記（３７）記載の方法。
（４１）はんだを再加工する、前記（３７）記載の方
法。
（４２）はんだが複数のボタンとして提供される、前記
（３７）記載の方法。
（４３）ボタンが円形であり、約３ｍｍ乃至約１５ｍｍ
の直径及び１ｍｍ以下の厚さを有する、前記（４２）記
載の方法。
（４４）ヒートシンクに向き合う半導体チップの表面
を、少なくとも１つの金属または合金により被覆する、
前記（３７）記載の方法。
（４５）ヒートシンクに向き合う半導体チップの表面
が、クロム、ニッケル及びアルミニウムにより被覆され
る、前記（４４）記載の方法。
（４６）ヒートシンクに向き合う半導体チップの表面
が、約２５ｎｍの厚さのクロム層により被覆され、クロ
ム層が約２０００ｎｍの厚さのニッケル層により被覆さ
れ、ニッケル層が約１０００ｎｍの厚さのアルミニウム
層により被覆される、前記（４５）記載の方法。
（４７）ヒートシンクが銅及びタングステンを含む、前
記（３７）記載の方法。
（４８）はんだが約１８０℃乃至約３５０℃の融点を有
する、前記（３７）記載の方法。
（４９）充填材が鉛すずと非反応性である、前記（３
７）記載の方法。
（５０）充填材が約１μｍ以下のサイズの粒子を含む、
前記（３７）記載の方法。
（５１）はんだが高い弾性率を有する、前記（３７）記
載の方法。
（５２）半導体チップが絶縁体上シリコン構造を含む、
前記（３７）記載の方法。
（５３）半導体チップを別の構造にコントロール・コラ
プス・チップ接続により接続する、前記（３７）記載の
方法。
（５４）半導体チップをヒートシンクに接合する構造で
あって、鉛すずはんだ及び少なくとも１つの熱伝導性充
填材を含み、半導体チップをヒートシンクに接合する複
合はんだを含む構造。
（５５）充填材がパウダである、前記（５４）記載の構
造。
（５６）充填材がアルミニウム、マグネシウム、鉄、グ
ラファイトまたはダイヤモンドを含めた炭素、銀、タン
グステン、ＡｌＮ、ダイヤモンド、パラジウム、ロジウ
ム、レニウム及びＴａＮを含むグループから選択される
少なくとも１つの材料を含む、前記（５４）記載の構
造。
（５７）はんだが体積比で約１５％乃至約６０％の前記
充填材を含む、前記（５４）記載の構造。
（５８）はんだが再加工可能である、前記（５４）記載
の構造。
（５９）はんだが複数のボタンを構成する、前記（５
４）記載の構造。
（６０）ボタンが円形であり、約３ｍｍ乃至約１５ｍｍ
の直径及び１ｍｍ以下の厚さを有する、前記（５９）記
載の構造。
（６１）ヒートシンクに向き合う半導体チップの表面に
被覆される、少なくとも１つの金属または合金を含む、
前記（５４）記載の構造。
（６２）ヒートシンクに向き合う半導体チップの表面に
被覆されるクロム、ニッケル及びアルミニウムを含む、
前記（５４）記載の構造。
（６３）ヒートシンクに向き合う半導体チップの表面に
被覆される約２５ｎｍの厚さのクロム層と、クロム層上
に被覆される約２０００ｎｍの厚さのニッケル層と、ニ
ッケル層上に被覆される約１０００ｎｍの厚さのアルミ
ニウム層とを含む、前記（５４）記載の構造。
（６４）はんだが約１８０℃乃至約３５０℃の融点を有
する、前記（５４）記載の構造。
（６５）充填材が鉛すずと非反応性である、前記（５
４）記載の構造。
（６６）充填材が約１μｍ以下のサイズの粒子を含む、
前記（５４）記載の構造。
（６７）はんだが高い弾性率を有する、前記（５４）記
載の構造。(1) Semiconductor chip, heat sink,
An electronic package comprising lead-tin solder and a composite solder comprising at least one thermally conductive filler and bonding a semiconductor chip to a heat sink. (2) The electronic package according to (1), wherein the filler is powder. (3) The filler contains at least one material selected from the group consisting of carbon including aluminum, magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN, (1) The electronic package as described above. (4) The electronic package according to (1), wherein the solder contains about 15% to about 60% by volume of the filler. (5) The electronic package according to (1) above, wherein the solder is reworkable. (6) The electronic package according to (1) above, wherein the solder forms a plurality of buttons. (7) The electronic package according to (6), wherein the button is circular, and has a diameter of about 3 mm to about 15 mm and a thickness of 1 mm or less. (8) The surface of the semiconductor chip facing the heat sink is
The electronic package according to (1) above, which is coated with at least one metal or alloy. (9) The surface of the semiconductor chip facing the heat sink is
Coated with chrome, nickel and aluminum,
The electronic package according to (1) above. (10) The surface of the semiconductor chip facing the heat sink is covered with a chromium layer with a thickness of about 25 nm, the chromium layer is covered with a nickel layer with a thickness of about 2000 nm, and the nickel layer is an aluminum layer with a thickness of about 1000 nm. The electronic package according to (1) above, which is covered with: (11) The electronic package according to (1), wherein the heat sink contains copper and tungsten. (12) The electronic package according to (1), wherein the solder has a melting point of about 180 ° C to about 350 ° C. (13) In the above (1), the filler is non-reactive with lead tin.
Electronic package described. (14) The filler contains particles having a size of about 1 μm or less,
The electronic package according to (1) above. (15) The electronic package according to (1), wherein the solder has a high elastic modulus. (16) The semiconductor chip includes a silicon-on-insulator structure,
The electronic package according to (1) above. (17) The electronic package according to (1) above, including a control collapse chip connection for connecting a semiconductor chip to another structure. (18) The electronic package according to (1), wherein the semiconductor chip has a processor speed of at least about 700 MHz. (19) The electronic package according to (1), wherein the semiconductor chip has a processor speed of at least about 1000 MHz. (20) The electronic package according to (1), wherein the semiconductor chip includes at least about 40 million transistors. (21) The electronic package according to (1), wherein the semiconductor chip generates heat of about 80 watts to about 150 watts. (22) The electronic package according to (1), wherein the semiconductor chip generates heat of about 70 watts or more. (23) The electronic package according to (1), wherein the semiconductor chip generates heat of about 40 watts or more. (24) The connection structure comprises at least about 4000 connections,
The electronic package according to (1) above. (25) About 40 W / mK to about 400 W for composite solder
The electronic package according to (1) above, which has a thermal conductivity of / m K or more. (26) The electronic package according to (1), wherein the heat sink dissipates heat at a rate of about 5 watts to about 150 watts per square centimeter of chip area. (27) Composite solder containing lead-tin solder and at least one thermally conductive filler. (28) The composite solder as described in (27) above, wherein the filler is powder. (29) The filler contains at least one material selected from the group consisting of aluminum, carbon including magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. (27) The composite solder as described. (30) The composite solder as described in (27) above, wherein the solder contains about 15% to about 60% by volume of the filler. (31) The composite solder as described in (27) above, wherein the solder is reworkable. (32) The composite solder as described in (27) above, wherein the solder has a melting point of about 180 ° C to about 350 ° C. (33) The filler as described in (2) above, which is non-reactive with lead tin.
7) The composite solder as described above. (34) The filler contains particles having a size of about 1 μm or less,
The composite solder as described in (27) above. (35) The composite solder as described in (27) above, wherein the solder has a high elastic modulus. (36) About 40W / mK to about 400W for composite solder
/ M K or more, the composite solder according to (27). (37) A method of joining a semiconductor chip to a heat sink, comprising providing a composite solder containing lead tin solder and at least one thermally conductive filler on at least one of the semiconductor chip and the heat sink. Are arranged adjacent to each other, the solder is heated to a temperature equal to or higher than its melting point, and the solder is cooled. (38) The method according to (37) above, wherein the filler is powder. (39) The filler contains at least one material selected from the group consisting of carbon including aluminum, magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN, (37) The method described. (40) The method according to (37), wherein the solder contains about 15% to about 60% by volume of the filler. (41) The method according to (37) above, wherein the solder is reworked. (42) The method according to (37) above, wherein the solder is provided as a plurality of buttons. (43) The button is circular and has a diameter of about 3 mm to about 15 mm.
The method according to (42) above, which has a diameter of 1 mm and a thickness of 1 mm or less. (44) coating the surface of the semiconductor chip facing the heat sink with at least one metal or alloy,
The method according to (37). (45) The method according to (44), wherein the surface of the semiconductor chip facing the heat sink is covered with chromium, nickel and aluminum. (46) The surface of the semiconductor chip facing the heat sink is covered with a chromium layer with a thickness of about 25 nm, the chromium layer is covered with a nickel layer with a thickness of about 2000 nm, and the nickel layer is an aluminum layer with a thickness of about 1000 nm. The method according to (45) above, which is coated with (47) The method according to (37), wherein the heat sink contains copper and tungsten. (48) The method according to (37), wherein the solder has a melting point of about 180 ° C to about 350 ° C. (49) The filler as described above in (3), which is non-reactive with lead tin.
7) The method described. (50) The filler contains particles having a size of about 1 μm or less,
The method according to (37). (51) The method according to (37) above, wherein the solder has a high elastic modulus. (52) The semiconductor chip includes a silicon structure on insulator,
The method according to (37). (53) The method according to (37) above, wherein the semiconductor chip is connected to another structure by control collapse chip connection. (54) A structure for bonding a semiconductor chip to a heat sink, the structure including lead tin solder and at least one thermally conductive filler, and a composite solder for bonding the semiconductor chip to the heat sink. (55) The structure according to (54), wherein the filler is powder. (56) The filler contains at least one material selected from the group consisting of aluminum, carbon including magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. The structure according to (54). (57) The structure according to (54), wherein the solder contains about 15% to about 60% by volume of the filler. (58) The structure according to (54), wherein the solder is reworkable. (59) The solder constitutes a plurality of buttons, and (5)
4) The structure described. The (60) button has a circular shape and is about 3 mm to about 15 mm.
The structure according to (59) above, which has a diameter of 1 mm and a thickness of 1 mm or less. (61) At least one metal or alloy coated on the surface of the semiconductor chip facing the heat sink is included.
The structure according to (54). (62) Includes chromium, nickel and aluminum coated on the surface of the semiconductor chip facing the heat sink,
The structure according to (54). (63) About 25 nm thick chromium layer coated on the surface of the semiconductor chip facing the heat sink, about 2000 nm thick nickel layer coated on the chromium layer, and about 1000 nm coated on the nickel layer. And a layer of aluminum having a thickness of. (64) The structure according to (54), wherein the solder has a melting point of about 180 ° C to about 350 ° C. (65) The filler as described in (5) above, which is non-reactive with lead tin.
4) The structure described. (66) The filler includes particles having a size of about 1 μm or less,
The structure according to (54). (67) The structure according to (54), wherein the solder has a high elastic modulus.
【図１】既知の半導体素子構造の例の横断面図である。1 is a cross-sectional view of an example of a known semiconductor device structure.
【図２】本発明に従う半導体素子構造の実施例の横断面
図である。FIG. 2 is a cross-sectional view of an embodiment of a semiconductor device structure according to the present invention.
【図３】本発明に従う複合はんだにより形成される形状
の横断面図である。FIG. 3 is a cross-sectional view of a shape formed by the composite solder according to the present invention.
１、２１ シリコン基板 ３、２５ ＳＯＩ構造 ５、２５ シリコン／誘電体／相互接続 ７、２７ Ｃ４接続 ９、２９ クロム接着層 １１ ニッケル・リン層またはニッケル障壁 １３、３３ 金層 １５ 共融鉛すずはんだ １７、３７ ヒートシンク １９ にかわ ３１ ニッケルまたはニッケル含有層 ３５ 複合はんだ層 1,21 Silicon substrate 3,25 SOI structure 5,25 Silicon / dielectric / interconnect 7, 27 C4 connection 9,29 Chrome adhesive layer 11 Nickel-phosphorus layer or nickel barrier 13,33 gold layer 15 Eutectic lead tin solder 17,37 heat sink 19 cute 31 Nickel or nickel-containing layer 35 Composite solder layer
フロントページの続き (72)発明者 ダニエル・シィ・エデルステイン アメリカ合衆国10801、ニューヨーク州 ニュー・ロチェール、グラマーシー・プ レイス 15 (56)参考文献 特開 平６−685（ＪＰ，Ａ) 特開 平６−126479（ＪＰ，Ａ) 特開 平４−12554（ＪＰ，Ａ) 特開 平８−107166（ＪＰ，Ａ) 特開2000−12748（ＪＰ，Ａ) 特開 昭62−197292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/34 - 23/473 Front Page Continuation (72) Inventor Daniel Sie Ederstain Gramercy Place, New Rocher, NY 10801, USA 15 (56) References JP-A-6-685 (JP, A) JP-A-6- -126479 (JP, A) JP 4-12554 (JP, A) JP 8-107166 (JP, A) JP 2000-12748 (JP, A) JP 62-197292 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 23 / 34-23 / 473
Claims (10)
ップを前記ヒートシンクに接合する複合はんだとを備
え、 該複合はんだにクラックが生じるのを防止すると共に前
記複合はんだの融点を１８０℃乃至３５０℃とするよう
に、前記熱伝導性充填材が１μｍ以下の寸法の熱伝導性
粒子であり、該１μｍ以下の寸法の熱伝導性粒子が前記
複合はんだ内に一様に分散されており、前記複合はんだ
が体積比で１５％乃至６０％の前記１μｍ以下の寸法の
熱伝導性粒子を含み、前記鉛対すずの比率は６０：４０
の範囲であることを特徴とする、電子パッケージ。1. A semiconductor chip, a heat sink, and a composite solder that includes lead tin solder and a thermally conductive filler and bonds the semiconductor chip to the heat sink, and prevents the composite solder from cracking. In addition, the thermally conductive filler is a thermally conductive particle having a size of 1 μm or less so that the melting point of the compound solder is 180 ° C. to 350 ° C., and the thermally conductive particle having a size of 1 μm or less is the composite solder. Uniformly dispersed within the composite solder, the composite solder includes 15% to 60% by volume of the thermally conductive particles having a size of 1 μm or less , and the lead to tin ratio is 60:40.
An electronic package, characterized in that
ネシウム、鉄、グラファイトまたはダイヤモンドを含め
た炭素、銀、タングステン、ＡｌＮ、ダイヤモンド、パ
ラジウム、ロジウム、レニウム及びＴａＮを含むグルー
プから選択される少なくとも１つの材料であることを特
徴とする、請求項１記載の電子パッケージ。2. The at least one thermally conductive filler is selected from the group consisting of aluminum, magnesium, iron, carbon including graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. Electronic package according to claim 1, characterized in that it is one material.
前記ヒートシンクの間に設けられ前記半導体チップを前
記ヒートシンクに接合する複合はんだとを備え、 該複合はんだにクラックが生じるのを防止すると共に前
記複合はんだの融点を１８０℃乃至３５０℃とするよう
に、前記熱伝導性充填材が１μｍ以下の寸法の熱伝導性
粒子であり、該１μｍ以下の寸法の熱伝導性粒子が前記
複合はんだ内に一様に分散されており、前記複合はんだ
が体積比で１５％乃至６０％の前記１μｍ以下の寸法の
熱伝導性粒子を含み、前記鉛対すずの比率は６０：４０
の範囲であることを特徴とする、電子パッケージ。3. A semiconductor chip having a silicon substrate, a chrome adhesive layer provided on the surface of the silicon substrate, a nickel-containing layer provided on the surface of the chrome adhesive layer, and provided on the surface of the nickel-containing layer. A gold layer, a heat sink, and a composite solder that includes lead tin solder and a thermally conductive filler and that is provided between the gold layer and the heat sink to bond the semiconductor chip to the heat sink. In order to prevent cracks from occurring in the composite solder and to set the melting point of the composite solder to 180 ° C. to 350 ° C., the thermally conductive filler is a thermally conductive particle having a size of 1 μm or less, The thermally conductive particles having a size are uniformly dispersed in the composite solder, and the composite solder has a volume ratio of 15% to 60% of the thermally conductive particles having a size of 1 μm or less. Wherein the ratio of said lead pair tin 60:40
An electronic package, characterized in that
ネシウム、鉄、グラファイトまたはダイヤモンドを含め
た炭素、銀、タングステン、ＡｌＮ、ダイヤモンド、パ
ラジウム、ロジウム、レニウム及びＴａＮを含むグルー
プから選択される少なくとも１つの材料であることを特
徴とする、請求項３記載の電子パッケージ。4. The thermally conductive filler is at least one selected from the group comprising carbon including aluminum, magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. Electronic package according to claim 3 , characterized in that it is one material.
に、鉛すずはんだ及び熱伝導性充填材を含む複合はんだ
を配置するステップと、 （ロ）前記複合はんだを融点以上の温度に加熱するステ
ップと、 （ハ）前記複合はんだを冷却して前記半導体チップを前
記ヒートシンクに接合するステップとを有し、 前記複合はんだにクラックが生じるのを防止すると共に
前記複合はんだの融点を１８０℃乃至３５０℃とするよ
うに、前記熱伝導性充填材が１μｍ以下の寸法の熱伝導
性粒子であり、該１μｍ以下の寸法の熱伝導性粒子が前
記複合はんだ内に一様に分散されており、前記複合はん
だが体積比で１５％乃至６０％の前記１μｍ以下の寸法
の熱伝導性粒子を含み、前記鉛対すずの比率は６０：４
０の範囲であることを特徴とする、電子パッケージの製
造方法。5. A step of arranging a composite solder containing lead tin solder and a heat conductive filler between a semiconductor chip and a heat sink, and (b) heating the composite solder to a temperature equal to or higher than a melting point. And (c) cooling the composite solder to bond the semiconductor chip to the heat sink, preventing cracks in the composite solder and melting point of the composite solder from 180 ° C. to 350 ° C. C., the thermally conductive filler is a thermally conductive particle having a size of 1 μm or less, and the thermally conductive particle having a size of 1 μm or less is uniformly dispersed in the composite solder. The composite solder includes 15% to 60% by volume of the thermally conductive particles having a size of 1 μm or less , and the lead to tin ratio is 60: 4.
A method for manufacturing an electronic package, wherein the range is 0 .
ネシウム、鉄、グラファイトまたはダイヤモンドを含め
た炭素、銀、タングステン、ＡｌＮ、ダイヤモンド、パ
ラジウム、ロジウム、レニウム及びＴａＮを含むグルー
プから選択される少なくとも１つの材料であることを特
徴とする、請求項５記載の電子パッケージの製造方法。6. The thermally conductive filler is at least one selected from the group comprising carbon including aluminum, magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. 6. The method of manufacturing an electronic package according to claim 5 , wherein the material is two materials.
に、前記ステップ（イ）において、半導体チップとヒー
トシンクとの間に、前記ボタンの形状の複合はんだを配
置することを特徴とする請求項５記載の電子パッケージ
の製造方法。After 7. A shape of the button the composite solder, in the step (i), between the semiconductor chip and the heat sink, claim 5, characterized in that placing the composite solder shape of the button A method for manufacturing the described electronic package.
の表面にクロム接着層を形成するステップと、 （ｂ）該クロム接着層の表面にニッケル含有層を形成す
るステップと、 （ｃ）該ニッケル含有層の表面に金の層を形成するステ
ップと、 （ｄ）該金層とヒートシンクとの間に、鉛すずはんだ及
び熱伝導性充填材を含む複合はんだを配置するステップ
と、 （ｅ）前記複合はんだを融点以上の温度に加熱するステ
ップと、 （ｆ）前記複合はんだを冷却して前記半導体チップを前
記ヒートシンクに接合するステップとを有し、 前記複合はんだにクラックが生じるのを防止すると共に
前記複合はんだの融点を１８０℃乃至３５０℃とするよ
うに、前記熱伝導性充填材が１μｍ以下の寸法の熱伝導
性粒子であり、該１μｍ以下の寸法の熱伝導性粒子が前
記複合はんだ内に一様に分散されており、前記複合はん
だが体積比で１５％乃至６０％の前記１μｍ以下の寸法
の熱伝導性粒子を含み、前記鉛対すずの比率は６０：４
０の範囲であることを特徴とする、電子パッケージの製
造方法。8. A step of: (a) forming a chromium adhesion layer on the surface of a semiconductor chip having a silicon substrate; (b) forming a nickel-containing layer on the surface of the chromium adhesion layer; and (c) the nickel. Forming a gold layer on the surface of the containing layer; (d) arranging a composite solder containing lead-tin solder and a heat conductive filler between the gold layer and a heat sink; The method includes the steps of heating the composite solder to a temperature equal to or higher than the melting point, and (f) cooling the composite solder to bond the semiconductor chip to the heat sink, while preventing the composite solder from cracking. The thermally conductive filler is a thermally conductive particle having a size of 1 μm or less so that the melting point of the composite solder is 180 ° C. to 350 ° C., and the thermally conductive particle having a size of 1 μm or less. Are uniformly dispersed in the composite solder, the composite solder containing 15% to 60% by volume of the thermally conductive particles having a size of 1 μm or less, and the ratio of lead to tin is 60: 4.
A method for manufacturing an electronic package, wherein the range is 0 .
ネシウム、鉄、グラファイトまたはダイヤモンドを含め
た炭素、銀、タングステン、ＡｌＮ、ダイヤモンド、パ
ラジウム、ロジウム、レニウム及びＴａＮを含むグルー
プから選択される少なくとも１つの材料であることを特
徴とする、請求項８記載の電子パッケージの製造方法。9. The thermally conductive filler is at least one selected from the group consisting of carbon including aluminum, magnesium, iron, graphite or diamond, silver, tungsten, AlN, diamond, palladium, rhodium, rhenium and TaN. 9. The method of manufacturing an electronic package according to claim 8 , wherein the electronic package is made of two materials.
に、前記ステップ（ｄ）において、前記金層とヒートシ
ンクとの間に、前記ボタンの形状の複合はんだを配置す
ることを特徴とする請求項８記載の電子パッケージの製
造方法。10. The button-shaped compound solder is disposed in the step (d) between the gold layer and the heat sink after the compound solder is shaped into the button. 8. A method of manufacturing an electronic package according to item 8 .
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