JP3415565B2 - 半導体集積回路のレイアウト設計方法及びレイアウト設計装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト設計方法及びレイアウト設計装置に関し、特に
アナログ回路を含む半導体集積回路に対して高精度でレ
イアウト面積の予測が可能な半導体集積回路のレイアウ
ト設計方法及びレイアウト設計装置に関する。

【０００２】

【従来の技術】最近、アナログ集積回路及びアナログ回
路を搭載したアナログ・ディジタル混在ＬＳＩの回路規
模が急速に増大してきており、一方これらのＬＳＩの設
計期間短縮に対する要求も極めて強くなってきている。
回路規模の増大と、設計期間の短縮化に対処するため
に、半導体チップのチップ面積及び半導体集積回路を構
成する各回路ブロックの回路ブロック面積を精度良く予
測することが重要である。

【０００３】通常半導体チップのチップ面積及び半導体
集積回路を構成する各回路ブロックの回路ブロック面積
の予測は、設計の上流工程で行われ、この面積予測にし
たがって半導体集積回路のフロアプランが実行され、さ
らに各回路ブロックのレイアウトが実行される。

【０００４】アナログ回路は、論理設計の場合のＮＡＮ
Ｄゲート、フリップフロップ回路などの基本セルと、Ｃ
ＰＵ、ＲＡＭ、ＲＯＭなどのメガマクロとを総称したハ
ードマクロのようなレイアウト的に固定した回路ブロッ
クを有しないのが一般的である。差動増幅回路や比較回
路、混合回路などの場合も、機能は同一であっても要求
特性が多用であるために、論理回路のハードマクロのよ
うな再利用が困難であり、半導体集積回路に合わせて個
別に設計が行われる。

【０００５】すなわちアナログ回路の場合は、回路ブロ
ックと全体の半導体集積回路との設計が同時並行的に進
められるという特徴がある。したがって、設計の初期段
階で半導体チップ面積及び回路ブロック面積を精度良く
予測しておかないと、予測した面積でレイアウト出来な
いという場合が発生し、チップ面積及び回路ブロック面
積を再度予測し直し、レイアウトをやり直さざるを得な
くなり、設計期間が長期化するという問題がある。

【０００６】さらに予測したチップ面積よりも実際にレ
イアウトしたチップ面積が大きくなった場合、この半導
体チップを搭載した半導体装置のコストが高くなり、半
導体装置のコスト競争力が失われてしまうという深刻な
問題が発生する。

【０００７】上記のような理由により、半導体チップ面
積及び半導体集積回路を構成する各回路ブロックの回路
ブロック面積を精度良く予測することは極めて重要であ
る。

【０００８】半導体チップ面積及び半導体集積回路を構
成する各回路ブロックの回路ブロック面積を予測する第
１の従来技術として、手計算で行う方法がある。

【０００９】この方法を図２０を参照して説明すると、
ステップＳ２０１で回路図２０１を構成する素子を素子
毎に分類し、抵抗についてはステップＳ２０２で抵抗値
の総和を算出する。続いてステップＳ２０３において、
基準抵抗に換算した抵抗本数を算出する。例えば、基準
抵抗を１ＫΩとし、ステップＳ２０２で算出した回路図
を構成する全ての抵抗の抵抗値が１００ＫΩの場合、基
準抵抗に換算した抵抗本数は１００本となる。

【００１０】次にステップＳ２０４において、ステップ
Ｓ２０３で基準抵抗に換算した抵抗本数に、基準抵抗の
面積を乗じて抵抗領域の面積を算出する。

【００１１】また回路素子が容量の場合は、ステップＳ
２０５で容量値の総和を算出する。続いてステップＳ２
０６において、基準容量に換算した容量個数を算出す
る。例えば、基準容量を１０ｐＦとし、ステップＳ２０
５で算出した回路図を構成する全ての容量の容量値が１
ｎＦの場合、基準容量に換算した容量個数は１００個と
なる。

【００１２】次にステップＳ２０７において、ステップ
Ｓ２０６で基準容量に換算した容量個数に、基準容量の
面積を乗じて容量領域の面積を算出する。

【００１３】また回路素子がトランジスタの場合は、ス
テップＳ２０８でトランジスタの種類毎にトランジスタ
数を算出し、ステップＳ２０９でトランジスタの面積に
トランジスタ数を乗じて算出したトランジスタ種類毎の
面積を、全てのトランジスタの種類について加算してト
ランジスタ領域の面積を算出する。

【００１４】次にステップＳ２１０において、抵抗領
域、容量領域、トランジスタ領域のそれぞれの面積を加
算し、この加算値に配線のための配線面積と、入出力バ
ッファ、ボンディングパッド等からなるチップ周辺領域
の面積を加算してチップ面積を算出する。

【００１５】また半導体チップ面積及び半導体集積回路
を構成する各回路ブロックの回路ブロック面積を自動的
に予測する第２の従来技術が、特開平７−２４４６８２
号公報に記載されている。このチップ面積の算出方法を
図２１を参照して説明すると、ステップＳ２１１でネッ
トリスト２１１を参照して、高電位電源から低電位電源
への経路を構成する素子をその素子毎にグループ化し、
ステップＳ２１２，Ｓ２１３で、予め設定した近接配置
条件を満たす素子が複数のグループに含まれる場合はそ
の複数のグループを１つのグループに合成する。

【００１６】次にステップＳ２１６で、合成したグルー
プ毎の面積予測を行う。具体的には、抵抗、容量など一
律的に形状が定まらない素子については、素子自動生成
パラメータファイル２１２に格納された素子自動生成パ
ラメータを参照して、ステップＳ２１６で素子毎にレイ
アウトデータを自動生成する。そしてグループの面積予
測式に基づいて、素子毎に合計した面積に各素子毎の係
数を乗じて、各グループ毎の面積予測を行う。

【００１７】

【発明が解決しようとする課題】上述した手計算に基づ
く第１の従来技術は、抵抗、容量の各素子当たりの面積
を実際のレイアウトに即して予測するのではなく、平均
化して予測を行っている。抵抗の面積は、抵抗の絶対精
度、相対精度あるいは静電気による破壊対策等のために
単独に絶縁領域に形成し電気的にフローティングにする
場合などのレイアウト制約条件により大きく変化する
が、手計算に基づく第１の従来技術ではこれらの点が考
慮されておらず、実際にレイアウトした場合の面積より
かなり小さく面積を予測する傾向がある。

【００１８】したがって、この方法で予測した回路ブロ
ック面積またはチップ面積を基にレイアウトした場合、
予測した回路ブロック面積またはチップ面積内に素子を
配置することができず、再レイアウトしなければならな
い場合が発生する。

【００１９】また回路ブロック面積またはチップ面積が
小さくなる傾向を補正するために、適当な係数を最終的
に回路ブロック面積またはチップ面積に乗じて、補正し
た回路ブロック面積またはチップ面積を算出する方法も
あるが、妥当な係数の算出が困難であり、係数を大きく
とりすぎると、過大に大きな面積として予測することに
なる。すなわち、第１の従来技術では、回路ブロック面
積またはチップ面積を正確に予測することは困難であ
る。

【００２０】また手計算による人為的ミスが発生する恐
れがあり、素子数の増加と共に計算量が増加し、計算ミ
スが発生する可能性が高くなってきている。

【００２１】また半導体チップ面積及び半導体集積回路
を構成する各回路ブロックの回路ブロック面積を自動的
に予測する第２の従来技術は、ネットリスト情報、トラ
ンジスタ等の素子のレイアウト形状、素子自動生成パラ
メータを参照して、自動的に回路ブロック面積またはチ
ップ面積を予測することが可能なものの、アナログ回路
の面積予測において重要な素子精度を考慮していない。
したがって、第１の従来技術と同様に、回路ブロック面
積またはチップ面積を正確に予測することは困難であ
る。

【００２２】このため本発明の目的は、回路設計後にレ
イアウト設計を行わずに、アナログ回路の面積またはア
ナログ・ディジタル混在集積回路の面積を高精度で、か
つ自動的に予測することが可能な半導体集積回路のレイ
アウト設計方法及びレイアウト設計装置を提供すること
にある。

【００２３】また本発明の他の目的は、正確な回路ブロ
ック面積またはチップ面積予測に基づいて、回路ブロッ
クまたは半導体チップの内部レイアウトを実行すること
で、レイアウトの再設計が少なく設計期間を短縮するこ
とが可能な半導体集積回路のレイアウト設計方法及びレ
イアウト設計装置を提供することにある。

【００２４】

【課題を解決するための手段】このため本発明の半導体
集積回路のレイアウト設計装置は、回路ブロックを含む
半導体集積回路のチップ面積または前記回路ブロックの
面積を予測する半導体集積回路のレイアウト設計装置で
あって、前記半導体集積回路に含まれる前記回路ブロッ
クを、レイアウト形状が定まったハードブロックとレイ
アウト形状が定まっていないソフトブロックとに分割す
る回路ブロック分割手段と、前記ソフトブロックを構成
する素子の種類を判定し、判定結果である素子判定情報
を出力する素子判定手段と、前記素子判定情報と前記素
子の特性に関する情報である素子特性情報を参照して、
前記素子毎に素子面積を算出する素子面積予測手段と、
前記素子面積を参照して、前記ソフトブロックの面積を
算出する回路ブロック面積予測手段とを備え、前記素子
特性情報は、抵抗の相対精度に関する情報、抵抗のバイ
アスをフローティングにするための情報の少なくとも一
つを含むことを特徴としている。

【００２５】また本発明の半導体集積回路のレイアウト
設計方法は、回路ブロックを含む半導体集積回路のチッ
プ面積または前記回路ブロックの面積を予測する半導体
集積回路のレイアウト設計方法であって、前記半導体集
積回路を構成する前記回路ブロックを、レイアウト形状
が定まったハードブロックとレイアウト形状が定まって
いないソフトブロックとに分割する回路ブロック分割工
程と、前記半導体集積回路を構成する素子の種類を判定
し、判定結果である素子判定情報を出力する素子判定工
程と、前記素子判定情報と前記素子の特性に関する情報
である素子特性情報を参照して、前記素子毎に素子面積
を算出する素子面積予測工程と、前記素子面積を参照し
て、前記ソフトブロックの面積を算出する回路ブロック
面積予測工程とを備え、前記素子面積予測工程は、バイ
ポーラトランジスタの面積を算出するバイポーラトラン
ジスタ面積予測工程、ＭＯＳトランジスタの面積を算出
するＭＯＳトランジスタ面積予測工程、抵抗の面積を算
出する抵抗面積予測工程、容量の面積を算出する容量面
積予測工程、ダイオードの面積を算出するダイオード面
積予測工程のうち少なくとも一つを備え、 前記ＭＯＳト
ランジスタ面積予測工程は、前記ＭＯＳトランジスタの
ゲート長が所定の最大ゲート長よりも大きいか否かを判
定するゲート長判定工程と、前記ゲート長判定工程で、
ゲート長が前記最大ゲート長よりも大きいと判定された
場合、前記ゲート長分割数で前記ゲート長を除した値で
ある分割ゲート長が、前記最大ゲート長よりも小さいか
等しくなるように、前記ゲート長分割数を算出するゲー
ト長分割数算出工程と、前記ゲート長分割数を参照し
て、前記ＭＯＳトランジスタの面積を算出するＭＯＳト
ランジスタ面積算出工程と、を備えている。

【００２６】

【発明の実施の形態】次に、本発明の半導体集積回路の
レイアウト設計装置の実施の形態について図面を参照し
て説明する。

【００２７】図１は、本発明の半導体集積回路のレイア
ウト設計方法に用いるレイアウト設計装置の実施の形態
を示すブロック図であり、半導体集積回路の回路接続情
報を格納した回路接続情報ファイル１と、プロセス名
称、使用可能な素子、各拡散層毎の層抵抗値、単位面積
当たりの容量値、配線層数などのプロセス情報を格納し
たプロセス情報ファイル２と、素子を配置するための配
置格子情報、配線格子に関する情報、素子をレイアウト
する際の配線マージンを含む設計規則、ＮＡＮＤ、フリ
ップフロップ回路、ＣＰＵなどのレイアウト的に固定し
たハードブロックの外形、入出力端子などレイアウトに
関する情報を格納したレイアウト情報ファイル３とを有
する。

【００２８】なおプロセス情報の一部、例えば抵抗を形
成する拡散層の層抵抗値、ＭＯＳコンデンサの容量を決
める単位面積当たりの容量値は、レイアウト情報として
も用いられ、レイアウト情報ファイル３に格納されてい
る。したがって、プロセス情報が変更されると、これに
連動してレイアウト情報ファイル３に格納されているプ
ロセス情報の一部も変更される。

【００２９】また本発明のレイアウト設計装置は、Ｐ型
抵抗かポリシリコン抵抗か薄膜抵抗かなどの素子の詳細
なタイプ、絶対精度、相対精度などを含む素子特性情報
を格納した素子特性情報ファイル４と、回路接続情報を
参照して、半導体集積回路を回路ブロックに分割する回
路ブロック分割手段５とを備えている。

【００３０】さらに本発明のレイアウト設計装置は、大
きさ及び形状が定まっていないブロックであるソフトブ
ロックを構成する素子が、バイポーラトランジスタ、Ｍ
ＯＳトランジスタ、抵抗、容量、ショットキーダイオー
ドまたは受光ダイオードなどのダイオードのいずれであ
るかについて、素子の種類を判定し、素子判定情報を素
子面積予測手段７に出力する素子判定手段６を有する。

【００３１】素子面積予測手段７は、バイポーラトラン
ジスタ面積予測手段７１，ＭＯＳトランジスタ面積予測
手段７２、抵抗面積予測手段７３、容量面積予測手段７
４、ダイオード面積予測手段７５から構成され、素子判
定手段６から出力される素子判定情報と、素子特性情報
ファイル４から出力される素子特性情報を参照して、素
子毎に素子の面積を予測する。

【００３２】すなわち、バイポーラトランジスタ面積予
測手段７１は、個々のバイポーラトランジスタの面積予
測を行い予測バイポーラトランジスタ面積を算出し、Ｍ
ＯＳトランジスタ面積予測手段７２は、個々のＭＯＳト
ランジスタの面積予測を行い予測ＭＯＳトランジスタ面
積を算出し、抵抗面積予測手段７３は、個々の抵抗の面
積予測を行い予測抵抗面積を算出し、容量面積予測手段
７４は、個々の容量の面積予測を行い予測容量面積を算
出し、ダイオード面積予測手段７５は、個々のダイオー
ドの面積予測を行い予測ダイオード面積を算出する。

【００３３】また本発明のレイアウト設計装置は、回路
ブロック面積予測手段８と、チップ面積予測手段９と、
素子レイアウト手段１０と、ソフトブロックレイアウト
手段１１と、フロアプラン生成手段１２と、配置および
配線手段１３と、レイアウトデータを格納したレイアウ
トデータファイル１４を備えている。

【００３４】次に図１に示した本発明によるレイアウト
設計装置の動作について説明する。

【００３５】最初に図２，３を参照して回路ブロック分
割手段５の動作について説明する。

【００３６】図２は、半導体集積回路の半導体チップ２
０の概略図であり、ボンディングパッド２１と入出力バ
ッファ２２を含む周辺部の内側に設けられたチップ内部
領域２３に、ＣＰＵ２４，ＲＡＭ２５，ディジタル回路
ブロック２６，アナログ回路ブロック２７，２８、素子
２９が配置されている。

【００３７】またディジタル回路ブロック２６の内部に
は、フリップフロップ回路などの基本セル２６１，２６
２等がレイアウトされており、アナログ回路ブロック２
７の内部には、アナログ回路ブロック２７１，２７２，
２７３と素子２７４，２７５がレイアウトされている。

【００３８】さらに、アナログ回路ブロック２７１は、
素子２７１１，２７１２〜によりレイアウトされてい
る。このように半導体チップ２０は、回路ブロックと素
子を用いて階層的に設計されている。

【００３９】図３は半導体チップ２０の階層構造を示し
ており、最上位階層であるトップは半導体チップ２０で
あり、半導体チップ２０は、ＣＰＵ２４，ＲＡＭ２５，
ディジタル回路ブロック２６，アナログ回路ブロック２
７、素子２９、ボンディングパッド２１、入出力バッフ
ァ２２などから構成されている。

【００４０】またアナログ回路ブロック２７は、アナロ
グ回路ブロック２７１，２７２、素子２７４，２７５〜
などから構成されている。さらにアナログ回路ブロック
２７１は、トランジスタ、抵抗、容量などの素子２７１
１，２７１２などから構成されている。

【００４１】回路ブロック分割手段５は、回路接続情報
を入力し回路接続情報に含まれるブロック情報を参照し
て、図３に示すような階層構造を生成し、半導体集積回
路をＣＰＵ２４，ＲＡＭ２５、基本セルなどレイアウト
的に固定した個々のハードブロックと、個々のソフトブ
ロックとに分割する。図３で、アナログ回路ブロック２
７，２７１，２７２などがソフトブロックである。

【００４２】次に素子判定手段６は、半導体チップ直下
にある素子の種類、またはソフトブロック毎にソフトブ
ロックを構成する全ての素子の種類を判定し、素子判定
情報として素子面積予測手段７に出力する。

【００４３】そして素子面積予測手段７は、素子判定手
段６から出力される素子判定情報と、素子特性情報ファ
イル４から出力される素子特性情報を参照して、素子毎
に素子の面積を予測し、予測素子面積を出力する。この
とき、第１の従来技術で説明したような平均的な素子面
積を算出するのではなく、回路特性上個々の素子に要求
される特性を考慮して面積の予測を行う。

【００４４】例えば、抵抗Ｒ１，Ｒ２がそれぞれ３０Ｋ
Ω，６０ＫΩで絶対精度が１５％、相対精度が３％の場
合、絶対精度が１５％を満足するように抵抗幅が定めら
れ、抵抗を複数の抵抗に分割し、分割した抵抗を直列ま
たは並列に分割して相対精度が３％を満足するような面
積予測関数が用意されており、この面積予測関数を用い
て抵抗Ｒ１，Ｒ２の予測面積が算出される。

【００４５】次に回路ブロック面積予測手段８は、素子
面積予測手段７から出力された予測素子面積とレイアウ
ト情報に含まれるハードブロックの面積情報および配線
マージンの情報とを参照して、ソフトブロックの面積を
予測し、予測回路ブロック面積を算出する。予測回路ブ
ロック面積の算出方法は幾つかあるが、高速に算出する
場合は次の（１）式を用いる。

【００４６】 予測回路ブロック面積＝（Σ予測バイポーラトランジスタ面積）×配線マージ ン１＋（Σ予測ＭＯＳトランジスタ面積）×配線マージン２＋（Σ予測抵抗面積 ）×配線マージン３＋（Σ予測容量面積）×配線マージン４＋（Σ予測ダイオー ド面積）×配線マージン５＋（Σ下位の回路ブロック面積）×配線マージン５ ・・・（１） ここで下位の回路ブロック面積は、面積を予測している
回路ブロックの内部に存在し、階層ツリー構造における
面積を予測している回路ブロックの直下に位置する回路
ブロックの予測面積あるいは確定面積である。

【００４７】また、加算は、素子の種類毎にソフトブロ
ックを構成する全ての素子について行う。さらに、配線
マージン１〜５は、それぞれの素子間を配線するのに必
要な配線面積に関連した係数であり、通常１．１〜１．
４程度の値が用いられる。

【００４８】なお上記の説明において、半導体集積回路
を構成する素子をバイポーラトランジスタ、ＭＯＳトラ
ンジスタ、抵抗、容量、ダイオードに分類したが、この
分類以外の特殊素子、例えば温度センサ、圧力センサな
どの各種センサなどを同一チップ上に搭載する場合につ
いても上記の方法を適用でき、（１）式に特殊素子の面
積項を加算する。

【００４９】チップ面積予測手段９は、回路ブロック面
積予測手段８で算出された予測回路ブロック面積と、素
子面積予測手段７から出力された予測素子面積と、レイ
アウト情報に含まれるハードブロックの面積情報および
配線マージンの情報とを参照して、予測チップ面積を算
出する。

【００５０】予測チップ面積の算出方法は幾つかある
が、一つの方法として次の（２）式を用いて算出する。

【００５１】 予測チップ面積＝（Σ予測回路ブロック面積）×配線マージン６＋（Σハード ブロック面積）×配線マージン７＋（Σ予測素子面積）×配線マージン８＋周辺 領域面積 ・・・（２） ここで周辺領域面積は、スクライブ線、ボンディングパ
ッド、入出力バッファなどが配置されているチップ周辺
部の面積であり、加算は、階層構造上におけるチップの
直下に位置する全てのソフトブロック、ハードブロッ
ク、素子について行う。

【００５２】次に素子レイアウト手段１０は、ソフトブ
ロックを構成する素子や半導体チップ直下に位置する素
子などレイアウトすべき素子について、素子面積予測手
段７から出力された予測素子面積と、素子特性情報を参
照し、素子のレイアウトである素子レイアウトを生成す
る。このとき、素子が複数の単位素子などから構成され
ている場合、単位素子間の配線も生成する。

【００５３】またソフトブロックレイアウト手段１１
は、素子レイアウト手段１０で生成された素子レイアウ
トとレイアウト情報に含まれるハードブロックのレイア
ウト情報を用い、回路ブロック面積予測手段８で生成さ
れた予測回路ブロック面積を参照して、ソフトブロック
のレイアウトであるソフトブロックレイアウトを生成す
る。

【００５４】次にフロアプラン生成手段１２は、ソフト
ブロックレイアウト手段１１で生成されたソフトブロッ
クレイアウトと、素子レイアウト手段１０で生成された
素子レイアウトと、レイアウト情報に含まれるハードブ
ロックのレイアウト情報を参照して、半導体チップのフ
ロアプランを実行する。

【００５５】また配置・配線手段１３は、フロアプラン
生成手段１２で生成されたフロアプランを参照し、素子
レイアウトと、ハードブロックのレイアウト情報と、ソ
フトブロックレイアウトを用いて、チップ内部領域の回
路ブロックおよび素子の配置と、これら回路ブロックと
素子、および入出力バッファあるいはボンディングパッ
ド相互間の配線を行い、ボンディングパッドや入出力バ
ッファのレイアウトを含めてチップ全体のレイアウトを
生成し、レイアウトデータとして出力する。

【００５６】こうして本発明のレイアウト設計装置は、
回路接続情報と、プロセス情報と、レイアウト情報と、
素子特性情報とを参照して、回路設計後にレイアウト設
計を行わずに、アナログ回路ブロックの面積またはアナ
ログ・ディジタル混在集積回路の面積を高精度でかつ自
動的に予測すると共に、正確な回路ブロック面積または
チップ面積予測に基づいて、回路ブロックまたは半導体
チップの内部レイアウトを実行することで、レイアウト
の再設計が少なく設計期間を短縮することが可能であ
る。

【００５７】次に素子特性情報ファイル４に格納されて
いる素子特性情報について、図４を参照して説明する。

【００５８】図４において、１行目はブロック１に属す
る抵抗Ｒ１についての素子特性が記述されており、抵抗
Ｒ１はＭｏｄｅｌがＲＰ−すなわちＰ型の低濃度拡散抵
抗であることを示している。また、抵抗Ｒ５を基準とし
た相対精度が必要なことを表し、その相対精度は３％で
ある。さらに抵抗Ｒ１をレイアウトするための設計基準
情報を含むＴｙｐｅは、レイアウト情報のＴｙｐｅ１を
参照することを表している。

【００５９】同様に２行目は、ブロック１に属する抵抗
Ｒ２についての素子特性が記述されており、抵抗Ｒ２
は、抵抗Ｒ５を基準とした相対精度が必要なことを表
し、その相対精度は１％である。

【００６０】また８行目はブロック２に属する抵抗Ｒ１
１は、ＭｏｄｅｌがＲＰ＋すなわちＰ型の高濃度拡散抵
抗であることを表し、レイアウト形状はレイアウト情報
のＦＬ、すなわちフローティングであることを示すパラ
メータを参照することを示している。

【００６１】拡散抵抗は、通常抵抗領域にまとめてレイ
アウトされ、抵抗領域は最高電位でバイアスされるが、
拡散抵抗の一端に最高電位よりも高い電位が印加された
場合、抵抗から抵抗領域に電流が流れてしまうので、最
高電位よりも高い電圧が印加される抵抗については、抵
抗の周囲を絶縁し、抵抗領域を電位的にフローティング
にする。この場合、抵抗−絶縁層間の距離は抵抗ー抵抗
間の距離に比して大きくなるので、抵抗面積が各段に大
きくなる。本発明のレイアウト設計装置は、この点を考
慮して、抵抗面積を予測しているので、実際にレイアウ
トした場合の回路ブロックまたは半導体チップの面積に
近い面積を精度良く予測することが出来る。

【００６２】また１１行目はブロック１１に属するトラ
ンジスタＱ１についての素子特性が記述されており、ト
ランジスタＱ１はＭｏｄｅｌがＮＰＮすなわちＮＰＮト
ランジスタであることを示している。またトランジスタ
Ｑ２を基準とした相対精度が必要なことを表し、レイア
ウト形状はレイアウト情報のＴｙｐｅ２を参照すること
を表している。

【００６３】また１５行目はブロック１２に属するトラ
ンジスタＱ１１のＭｏｄｅｌがＰＮＰすなわち横形ＰＮ
Ｐトランジスタであることを示し、トランジスタＱ１２
を基準とした相対精度が必要なことを表している。

【００６４】さらに、レイアウト形状はレイアウト情報
のＢＣｏｍを参照することを表している。すなわち、ト
ランジスタＱ１２とはベースが共通（Ｂａｓｅ Ｃｏｍ
ｍｏｎ）であることを意味するパラメータＢＣｏｍが指
定されている。

【００６５】図５（ａ）に示すようにバイポーラアナロ
グ回路では、カレントミラー回路が多用されている。ト
ランジスタＱ１１，１２が共に横形ＰＮＰトランジスタ
の場合、図５（ｂ）に示すようにＰＮＰトランジスタＱ
１１，Ｑ１２をそれぞれ単独にレイアウトするよりも、
図５（ｃ）に示すように、ＰＮＰトランジスタＱ１１，
Ｑ１２のベースが共通なので、ＰＮＰトランジスタＱ１
１，Ｑ１２を同一絶縁領域にレイアウトする方が面積を
小さくすることが出来る。したがって、実際のレイアウ
トとしては図５（ｃ）が用いられる。

【００６６】そこで本発明のレイアウト設計装置は、ベ
ースを共通にする横形ＰＮＰトランジスタを素子特性情
報の中で指定することにより、実際のレイアウトに近い
面積を予測している。具体的には、図１の回路ブロック
面積予測手段８で、同一絶縁領域内に配置するトランジ
スタ面積をトランジスタ数だけ加算した面積に対して補
正を行い、面積縮小化の計算をしている。

【００６７】図５の場合は、横形ＰＮＰトランジスタが
２個の場合について説明したが、トランジスタ数が多く
なった場合についても同様である。この場合、トランジ
スタ単体をそれぞれ隣接して配置するよりも、同一絶縁
領域にまとめてレイアウトした方が大幅に面積を小さく
することが出来るので、本発明によるレイアウト設計装
置の面積予測精度は、一層向上する。

【００６８】なお、ＮＰＮトランジスタ同志のコレクタ
が共通な場合も、上記の方法を同様に適用できる。

【００６９】次に図４の説明を続けると、２１行目はブ
ロック２１に属するトランジスタＭ１についての素子特
性が記述されており、トランジスタＭ１はＭｏｄｅｌが
ＰＭすなわちＰＭＯＳトランジスタあることを示してい
る。またトランジスタＭ２を基準とした相対精度が必要
なことを表し、レイアウト形状はレイアウト情報のＴｙ
ｐｅ３を参照することを表している。

【００７０】同様に２２行目はブロック２１に属するト
ランジスタＮ１はＭｏｄｅｌがＮＭすなわちＮＭＯＳト
ランジスタあることを示し、レイアウト形状はレイアウ
ト情報のＴｙｐｅ４を参照することを表している。

【００７１】また３１行目はブロック３１に属する容量
Ｃ１についての素子特性が記述されており、容量Ｃ１は
ＭｏｄｅｌがＭＯＳＣｏｎすなわちＭＯＳトランジスタ
のゲート膜を絶縁膜とする容量であることを示してい
る。また、容量Ｃ３を基準とした相対精度が必要なこと
を表し、その相対精度は１％である。さらに容量Ｃ１を
レイアウトするための設計基準情報を含むＴｙｐｅは、
レイアウト情報のＴｙｐｅ５を参照することを表してい
る。

【００７２】上記の説明において、パラメータは適当に
省略することが可能である。例えば、１行目において相
対精度３％を示す３を省略した場合、半導体チップ上に
相対精度を必要とする抵抗の向きだけを揃えて配置して
良いことを表す。この理由は、相対精度を必要とする抵
抗同志を近接配置しなくても、相対精度が３％以上は満
足するので、相対精度の指定は不必要である。

【００７３】上記に説明したように、素子指定はブロッ
ク単位で行われる。このため、同一ブロックが複数使用
される場合は、一つのブロックの情報を共有出来るの
で、素子特性情報のデータ量を大幅に小さくすることが
出来る。

【００７４】次に図１のレイアウト情報ファイルに格納
されたレイアウト情報について、図６を参照して説明す
る。

【００７５】図６において１行目は使用プロセス名であ
り、プロセス情報に含まれる複数のプロセス名から１つ
が選択される。このときのプロセス名ＱＢ１は、バイＣ
ＭＯＳプロセスを表す。

【００７６】２行目から８行目までは、それぞれバイポ
ーラトランジスタ、ダイオード、抵抗、容量、特殊セ
ル、ＭＯＳトランジスタ、ディジタル回路ブロックのう
ちのＣＭＯＳロジック部の配線マージンがいずれも１．
２であることを表し、９行目および１０行目は、バイポ
ーラトランジスタＮＰＮの配線マージンが１．１である
ことを示し、１２行目および１３行目は、ＣＭＯＳロジ
ック部の基本セルＦ１０１、すなわちインバータの配線
マージンが１．１であることを示している。このよう
に、素子タイプを指定して配線マージンを設定すること
も可能である。

【００７７】１５行目から２５行目までは、Ｔｙｐｅ１
の抵抗の設計規則を表し、図４のＲ２で指定されたＴｙ
ｐｅ１に相当する。また１６行目は、配線マージンが
１．２であることを示し、１７行目は層抵抗が１００オ
ームであることを示している。

【００７８】また１８行目〜２１行目のＤＬ，ＤＷ，Ｒ
Ｃ，Ｗは、それぞれ抵抗長の補正値、抵抗幅の補正値、
コンタクト抵抗、抵抗幅を示しそれぞれの値が０、０．
３２μ、３５Ω、６μであることを示している。またこ
のときの抵抗値Ｒを次の（３）式により計算する。

【００７９】 抵抗値Ｒ＝ＲＳ・（Ｌ−ＤＬ）／（Ｗ＋ＤＷ）＋２ＲＣ ・・・（３） ここで、ＲＳ，Ｗ，Ｌはそれぞれ層抵抗、抵抗幅および
抵抗長を表す。

【００８０】さらに２２行目から２４行目までは、図７
に示すように、抵抗７１と隣接する同一種類の抵抗７
２，７３間の長さの半分Ａが２μであり、抵抗７１と隣
接する他の種類の素子７４または配線７５間の長さの半
分Ｂが２１μであり、コンタクト幅Ｃが６μであること
をそれぞれ示している。

【００８１】また２６行目から３４行目までは、Ｔｙｐ
ｅ５の容量の設計規則を表し、図４のＣ１で指定された
Ｔｙｐｅ５に相当する。また２９行目は、単位周囲長当
たりの容量ＭＬを示し、３０行目は容量補正値ＭＨ１を
示し、３１行目は図８に示す容量の平面図からわかるよ
うに、容量部８１の補正容量値ＭＨ２を示し、３２行目
は容量部８１と絶縁中心間の長さＭＡが９μであること
を示し、３３行目は、ＭＯＳコンデンサの一方の電極８
２を挟んだ容量部８１と絶縁中心間の長さＭＢが１７μ
であることを示している。

【００８２】また３５行目から４３行目までは、Ｔｙｐ
ｅ３のＰＭＯＳトランジスタの設計規則を表し、図４の
Ｍ１で指定されたＴｙｐｅ３に相当する。また３７行目
は、ゲートの最大幅が、ＭＷＭＵ（＝２５）×ゲート長
であることを示している。このゲート長は、回路接続情
報を構成するＭＯＳトランジスタの属性として回路接続
情報に含まれており、図１のＭＯＳトランジスタ面積予
測手段７２でＭＯＳトランジスタの面積を予測するとき
は、回路接続情報から個々のＭＯＳトランジスタのチャ
ネル長を抽出し、抽出したチャネル長を用いてゲートの
最大幅を、ＭＷＭＵ（＝２５）×ゲート長で算出する。

【００８３】また３９行目から４２行目はＭＡ，ＭＢ，
ＭＣ，ＭＤが、全て１０μであることを示し、ＭＡ，Ｍ
Ｂ，ＭＣ，ＭＤは図９のＭＯＳトランジスタのレイアウ
トに示すように、バックゲート９３を挟んだソース／ド
レイン領域と隣接素子間の中心９５との間の長さ、ソー
ス／ドレイン領域と隣接素子間の中心９５との間の長
さ、ゲートポリシリコン９１と隣接素子間の中心９５間
との長さ、ゲートポリシリコン９１同志の長さの半分の
長さをそれぞれ示している。

【００８４】同様に４４行目から５２行目までは、Ｔｙ
ｐｅ４のＮＭＯＳトランジスタの設計規則を表してい
る。

【００８５】次に本発明の半導体集積回路のレイアウト
設計方法の実施の形態について、図１０を参照して説明
する。なお、図１と共通の構成要素には共通の参照文字
／数字を付してある。

【００８６】最初にステップＳ１で、素子特性情報を格
納した素子特性情報ファイル４と、回路接続情報を参照
して、半導体集積回路を回路ブロックに分割する。

【００８７】次にステップＳ２で、ソフトブロックを構
成する素子が、バイポーラトランジスタ、ＭＯＳトラン
ジスタ、抵抗、容量、ショットキーダイオードまたは受
光ダイオードなどのダイオードのいずれであるかについ
て、素子の種類を判定し、素子判定情報を出力する。

【００８８】続いてステップＳ３は、ステップＳ３１〜
ステップＳ３５の各処理工程からなり、ステップＳ２で
素子がバイポーラトランジスタであると判断された場合
は、ステップＳ３１で個々のバイポーラトランジスタの
面積予測を行い、予測バイポーラトランジスタ面積を算
出し、ステップＳ２で素子がＭＯＳトランジスタである
と判断された場合は、ステップＳ３２で個々のＭＯＳト
ランジスタの面積予測を行い予測ＭＯＳトランジスタ面
積を算出し、ステップＳ２で素子が抵抗であると判断さ
れた場合は、ステップＳ３３で個々の抵抗の面積予測を
行い予測抵抗面積を算出し、ステップＳ２で素子が容量
であると判断された場合は、ステップＳ３４で、個々の
容量の面積予測を行い予測容量面積を算出し、ステップ
Ｓ２で素子がダイオードであると判断された場合は、ス
テップＳ３５で、個々のダイオードの面積予測を行予測
ダイオード面積を算出する。

【００８９】次にステップＳ４で、ステップＳ３で生成
された予測素子面積とレイアウト情報に含まれるハード
ブロックの面積情報および配線マージンの情報とを参照
して、ソフトブロックの面積を予測し、予測回路ブロッ
ク面積を算出する。予測回路ブロック面積の算出方法は
幾つかあるが、高速に算出する場合は前に説明した
（１）式を用いる。

【００９０】次にステップＳ５で、ステップＳ４で算出
された予測回路ブロック面積と、ステップＳ３で生成さ
れた予測素子面積と、レイアウト情報に含まれるハード
ブロックの面積情報および配線マージンの情報とを参照
して、予測チップ面積を算出する。

【００９１】予測チップ面積の算出方法は幾つかある
が、一つの方法として前に説明した（２）式を用いて算
出する。

【００９２】続いてステップＳ６において、ソフトブロ
ックを構成する素子や半導体チップ直下に位置する素子
などレイアウトすべき素子について、ステップＳ３で生
成された予測素子面積と、素子特性情報とを参照し、素
子のレイアウトである素子レイアウトを生成する。この
とき、素子が複数の単位素子などから構成されている場
合、単位素子間の配線も生成する。

【００９３】次にステップＳ７において、ステップＳ６
で生成された素子レイアウトとレイアウト情報に含まれ
るハードブロックのレイアウト情報を用い、ステップＳ
４で生成された予測回路ブロック面積を参照して、ソフ
トブロックのレイアウトであるソフトブロックレイアウ
トを生成する。

【００９４】次にステップＳ８で、ステップＳ７で生成
されたソフトブロックレイアウトと、ステップＳ６で生
成された素子レイアウトと、レイアウト情報に含まれる
ハードブロックのレイアウト情報を参照して、半導体チ
ップのフロアプランを実行する。

【００９５】続いてステップＳ９で、ステップＳ８で生
成されたフロアプランを参照し、素子レイアウトと、ハ
ードブロックのレイアウト情報と、ソフトブロックレイ
アウトを用いて、チップ内部領域の回路ブロックおよび
素子の配置と、これら回路ブロックと素子、および入出
力バッファあるいはボンディングパッド相互間の配線を
行い、ボンディングパッドや入出力バッファのレイアウ
トを含めてチップ全体のレイアウトを生成し、レイアウ
トデータとして出力する。

【００９６】こうして発明の半導体集積回路のレイアウ
ト設計方法は、回路接続情報と、プロセス情報と、レイ
アウト情報と、素子特性情報とを参照して、回路設計後
にレイアウト設計を行わずに、アナログ回路ブロックの
面積またはアナログ・ディジタル混在集積回路の面積を
高精度でかつ自動的に予測すると共に、正確な回路ブロ
ック面積またはチップ面積予測に基づいて、回路ブロッ
クまたは半導体チップの内部レイアウトを実行する。し
たがってレイアウトの再設計が少なく設計期間を短縮す
ることが可能である。

【００９７】なお図１の回路ブロック面積予測手段８で
説明したように、ステップＳ４において、ベースを共通
にする横形ＰＮＰトランジスタ、またはコレクタを共通
接続したＮＰＮトランジスタを、同一絶縁領域内に配置
した場合を想定して予測回路ブロック面積を算出してい
る。

【００９８】次にステップＳ３２におけるＭＯＳトラン
ジスタ面積の予測方法について、図１１〜図１３を参照
して説明する。

【００９９】図１１は、ステップＳ３２の詳細処理を示
すフローチャートであり、ステップＳ３２１で、ゲート
幅がこれ以上大きくなった場合にゲート幅を分割するし
きい値である最大ゲート幅、ゲート長がこれ以上大きく
なった場合にゲート長を分割するしきい値である最大ゲ
ート長などの設定値をレイアウト情報から入力する。

【０１００】次にステップＳ３２２で、ＭＯＳトランジ
スタのゲート幅が最大ゲート幅よりも大きいか否かを判
定し、ゲート幅が最大ゲート幅よりも大きい場合は、ス
テップＳ３２３でＭＯＳトランジスタのゲート幅を分割
する。このとき、分割数をｍ、分割する前のゲート幅を
Ｗ１、分割後のゲート幅をＷ２とすると、Ｗ１＝ｍ・Ｗ
２で算出する。

【０１０１】また、ステップＳ３２２でゲート幅が最大
ゲート幅よりも小さいと判定された場合は、ステップＳ
３２４の処理を行う。

【０１０２】図１２（ａ）に、ゲート幅１２１が最大ゲ
ート幅よりも大きいＭＯＳトランジスタを示す。この場
合、このＭＯＳトランジスタを図１２（ｂ）に示すよう
に、ゲート幅１２２が最大ゲート幅よりも小さくなるよ
うに分割する。

【０１０３】次にステップＳ３２４で、ＭＯＳトランジ
スタのゲート長が最大ゲート長よりも大きいか否かを判
定し、ゲート長が最大ゲート長よりも大きい場合は、こ
のＭＯＳトランジスタは、トランジスタ動作せず抵抗と
して動作するものと判定し、ステップＳ３２５でＭＯＳ
トランジスタのゲート長を分割する。このとき、分割数
をｎ、分割する前のゲート長をＬ１、分割後のゲート長
をＬ２とすると、Ｌ１＝ｎ・Ｌ２で算出する。

【０１０４】また、ステップＳ３２４でゲート長が最大
ゲート長よりも小さいと判定された場合は、ステップＳ
３２６の処理を行う。

【０１０５】図１３（ａ）に、ゲート長１３１が最大ゲ
ート長よりも大きいＭＯＳトランジスタを示す。この場
合、このＭＯＳトランジスタを図１３（ｂ）に示すよう
に、ゲート長１３２が最大ゲート長よりも小さくなるよ
うに分割する。

【０１０６】次にステップＳ３２６で、ゲート幅が最大
ゲート幅よりも大きい場合は、ゲート幅を分割した図１
２（ｂ）に示すようなＭＯＳトランジスタを基にし、ゲ
ート長が最大ゲート長よりも大きい場合は、ゲート長を
分割した図１３（ｂ）に示すようなＭＯＳトランジスタ
を基にして、ＭＯＳトランジスタの予測面積を算出す
る。

【０１０７】上記に説明したようにステップＳ３２にお
いては、実際のＭＯＳトランジスタのレイアウトに近い
面積を予測して予測面積を算出するので、ＭＯＳトラン
ジスタの予測面積を精度良く算出することが出来る。

【０１０８】なお上記において、理解しやすいようにＭ
ＯＳトランジスタをあたかもレイアウトするかのように
説明したが、実際にレイアウトすることなく全て計算式
を用いてＭＯＳトランジスタの予測面積を算出すること
が可能である。

【０１０９】次に図１０のステップＳ３３における抵抗
面積の予測方法について、図１４〜図１６を参照して説
明する。

【０１１０】図１４は、ステップＳ３３の詳細処理を示
すフローチャートであり、ステップＳ７３１で、素子特
性情報に含まれる抵抗幅を参照して抵抗長の最小値であ
る抵抗最小長を（４）式により算出する。

【０１１１】 抵抗最小長＝抵抗幅×最小長係数 ・・・（４） すなわち抵抗値により算出した抵抗長が、図１５（ａ）
の左側に示すように（４）式で算出した抵抗最小長より
も小さくなった場合、抵抗の絶対精度を確保することが
出来なくなるので、図１５（ａ）の右側に示すように、
抵抗値が元の抵抗値と変わらないように抵抗を分割して
並列接続する。図１５（ａ），（ｂ）で斜線部は配線を
示す。

【０１１２】次にステップＳ７３２で、抵抗幅を参照し
て抵抗長の最大値である抵抗最大長を（５）式により算
出する。

【０１１３】 抵抗最大長＝抵抗幅×最大長係数 ・・・（５） すなわち抵抗値により算出した抵抗長が、図１５（ｂ）
の左側に示すように（５）式で算出した抵抗最大長より
も大きくなった場合、このままでは他の素子の配置領域
と重なる可能性が高くレイアウトするのが困難となるの
で、元の抵抗値と変わらないように図１５（ｂ）の右側
に示すように抵抗を分割して直列接続する。

【０１１４】ここで、最小長係数および最大長係数は、
コンタクト抵抗値に対して抵抗長から定まるコンタクト
間の抵抗が十分大きくなることと、トランジスタなど他
の素子の大きさとのバランスをとって定める。

【０１１５】次にステップＳ７３３で、抵抗の分割数を
１に設定し、ステップＳ７３４で抵抗長を次の（６）式
により算出する。

【０１１６】 抵抗長Ｌ＝（抵抗値Ｒ−２ＲＣ）・（Ｗ＋ＤＷ）／ＲＳ＋ＤＬ・・・（６） 次にステップＳ７３５で、（６）式で算出した抵抗長Ｌ
が抵抗最小長よりも小さいか否かを判定し、抵抗長Ｌが
抵抗最小長よりも小さい場合は、ステップＳ７４０で、
抵抗を分割して並列接続する数、すなわち並列抵抗分割
数を１だけ増加する。

【０１１７】続いてステップＳ７４１で、分割した１本
の抵抗である並列分割抵抗の抵抗値を次の（７）式によ
り算出する。

【０１１８】 並列分割抵抗値＝抵抗値Ｒ×並列抵抗分割数 ・・・（７） 次にステップＳ７４２で（６）式を用いて、並列分割抵
抗の抵抗長を算出し、再度ステップＳ７３５において、
ステップＳ７４２で算出した並列分割抵抗の抵抗長が抵
抗最小長よりも小さいか否かを判定し、並列分割抵抗の
抵抗長が抵抗最小長よりも大きいか等しくなるまで、ス
テップＳ７３５〜ステップＳ７４２の処理を繰り返す。

【０１１９】次にステップＳ７３６で、（６）式で算出
した抵抗長Ｌが抵抗最大長よりも大きいか否かを判定
し、抵抗長Ｌが抵抗最大長よりも大きい場合は、ステッ
プＳ７４３で、抵抗を分割して直列接続する数、すなわ
ち直列抵抗分割数を１だけ増加する。

【０１２０】続いてステップＳ７４４で、分割した１本
の抵抗である直列分割抵抗の抵抗値を次の（８）式によ
り算出する。

【０１２１】 直列分割抵抗値＝抵抗値Ｒ／直列抵抗分割数 ・・・（８） 次にステップＳ７４５で（６）式を用いて、直列分割抵
抗の抵抗長を算出し、再度ステップＳ７３６において、
ステップＳ７４５で算出した直列分割抵抗の抵抗長が抵
抗最大長よりも大きいか否かを判定し、直列分割抵抗の
抵抗長が抵抗最大長よりも小さいか等しくなるまで、ス
テップＳ７３６〜ステップＳ７４５の処理を繰り返す。

【０１２２】次にステップＳ７３７で、抵抗素子のＸ方
向長さＬｘを次の（９）式により算出する。 Ｌｘ＝抵抗幅＋Ａ＋Ｂ＋（Ａ＊２＋抵抗幅）・（抵抗分割数−１） ・・・（９） ここで抵抗分割数は、並列抵抗分割数または直列抵抗分
割数であり、Ａ，Ｂは図７で定義した値である。

【０１２３】同様に、ステップＳ７３８で、抵抗素子の
Ｙ方向長さＬｙを次の（１０）式により算出する。 Ｌｙ＝抵抗長＋Ａ＋Ｂ＋２Ｃ ・・・（１０） ここで抵抗分割数は、並列抵抗分割数または直列抵抗分
割数であり、Ｃは図７で定義した値である。またＸ方向
は、図１５に示すように並列分割抵抗または直列を繰り
返し配置する方向として定義する。

【０１２４】次にステップＳ７３９で、次の（１１）式
を用いて予測抵抗面積を算出する。 予測抵抗面積＝Ｌｘ・Ｌｙ ・・・（１１） 次に図１６を参照して、抵抗値、抵抗分割数（並列抵抗
分割数または直列抵抗分割数）、抵抗長、抵抗のＸ方向
長さＬｘ、抵抗のＹ方向長さＬｙ、予測抵抗面積、抵抗
分割数が１のときの予測抵抗面積と下段の抵抗分割数に
対応した予測抵抗面積との比について説明する。但し、
抵抗幅を６μ、抵抗最小長を３０μ、抵抗最大長を７８
μとする。

【０１２５】抵抗値が１１０Ω〜５１０Ωの場合は、抵
抗を分割しない、すなわち抵抗分割数を１とすると、抵
抗長は抵抗最小長３０μをいずれも下回り、それぞれ下
段に示す並列抵抗分割数で分割を行う。

【０１２６】また、抵抗長、抵抗のＸ方向長さＬｘ、抵
抗のＹ方向長さＬｙ、予測抵抗面積は、それぞれ（６）
式、（９）式、（１０）式、（１１）式により算出され
る。

【０１２７】さらに右端の面積比は、下段の抵抗分割数
に対応する予測抵抗面積を抵抗分割数が１のときの予測
抵抗面積で除した値である。この値をみると、抵抗を分
割して並列接続した場合、単純な直線状の抵抗面積と大
幅に異なることがわかる。

【０１２８】また抵抗値が１３１０Ω〜１９１０Ωの場
合は、抵抗を分割しない、すなわち抵抗分割数を１とす
ると、抵抗長は抵抗最大長７８μをいずれも上回り、そ
れぞれ下段に示す直列抵抗分割数で分割を行う。

【０１２９】この場合も右端に示す面積比をみると、抵
抗を分割して直列接続した場合、単純な直線状の抵抗面
積と大幅に異なることがわかる。

【０１３０】以上説明したように、図１０のステップＳ
３３における予測抵抗面積の算出方法において、抵抗を
実際にレイアウトする場合に用いる抵抗分割の考え方を
考慮して、予測抵抗面積を算出するので、予測抵抗面積
を精度良く算出することが出来る。

【０１３１】上記に説明した抵抗分割方法は、ステップ
Ｓ３４の容量面積の予測においても同様に適用すること
が出来る。

【０１３２】すなわち容量最小面積と容量最大面積の２
つのしきい値を設け、この２つのしきい値の間にある容
量については分割せず、容量最小面積よりも小さい面積
を有する容量に関しては、容量を分割し直列接続し、容
量最大面積よりも大きい面積を有する容量に関しては、
容量を分割し並列接続とする。

【０１３３】なお上記において、理解しやすいように分
割抵抗および分割容量をあたかもレイアウトするかのよ
うに説明したが、実際にレイアウトすることなく全て計
算式を用いて予測抵抗面積および予測容量面積を算出す
ることが可能である。

【０１３４】次に図１０のステップＳ４における回路ブ
ロックの面積予測の第２の実施の形態について、図１７
を参照して説明する。

【０１３５】図１７のステップＳ１７１において、回路
ブロックを構成する抵抗の相対精度がしきい値、例えば
２％よりも高いか否かを素子特性情報を参照して判定す
る。ステップＳ１７１で、抵抗の相対精度がしきい値２
％よりも低いすなわち相対精度が悪い、例えば５％と判
定された場合、レイアウト上特別の配慮をしなくても同
一半導体チップ上に同一の向きで配置されていれば、相
対精度を満足するので、ステップＳ１７３で、低精度抵
抗領域の面積として、（１）式の第３項のように計算す
る。

【０１３６】一方、ステップＳ１７１で、抵抗の相対精
度がしきい値よりも高い、例えば１％と判定された場
合、相対精度を確保するために、相対精度が必要となる
抵抗同志を互いに近接配置すると共に、図１８に示すよ
うに抵抗を分割し、“入れこ”状にレイアウトし、かつ
両端には抵抗としては使用しないダミーパターンを設け
る。図１８において、１８２および１８５、１８３およ
び１８６、１８４および１８７でそれぞれ１つの抵抗を
構成し、１８１，１８８はダミーパターンである。

【０１３７】このように抵抗を分割し、互いに“入れ
こ”にして配置することにより、Ｘ方向のばらつきが平
均化されるので、相対精度が向上する。

【０１３８】以上説明したように、ステップＳ１７１
で、抵抗の相対精度がしきい値よりも高いと判定された
場合は、抵抗領域の面積が大きくなるので、（１）式の
第３項の配線マージンよりも大きい値を用いて、回路ブ
ロック内部の抵抗領域の面積を算出する。

【０１３９】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト設計方法及びレイアウト設計装
置は、プロセス情報、レイアウト情報、素子特性情報を
参照して、回路設計後にレイアウト設計を行わずに、ア
ナログ回路の面積またはアナログ・ディジタル混在集積
回路の面積を高精度で、かつ自動的に予測することが可
能である。

【０１４０】図１９は、３つの製品、製品１〜３につい
て、本発明の半導体集積回路のレイアウト設計方法及び
レイアウト設計装置を用いたチップ面積の予測値○と、
手計算によるチップ面積の予測値▲とを比較したもので
ある。本発明の半導体集積回路のレイアウト設計方法及
びレイアウト設計装置は、実際のチップ面積に較べて、
±２％以内で安定して入るのに対し、手計算では約２０
％も実際のチップ面積に比して小さくなる場合（製品
２）があり、予測精度が非常に悪い。

【０１４１】また本発明の半導体集積回路のレイアウト
設計方法及びレイアウト設計装置は、正確な回路ブロッ
ク面積またはチップ面積予測に基づいて、回路ブロック
または半導体チップの内部レイアウトを実行すること
で、レイアウトの再設計が少なく設計期間を短縮するこ
とができる。

【０１４２】さらに、プロセス情報ファイルに格納され
ているプロセス情報と対応するレイアウト情報を変更す
ることで、プロセス変更が生じた場合にも迅速に回路ブ
ロック面積またはチップ面積を予測することができる。

【０１４３】また、素子面積、回路ブロック面積、半導
体チップ面積を予測するための種々の関数が予め用意さ
れているので、レイアウト作業の知識、ノウハウが無く
とも、実レイアウトで実施されている性能を考慮したア
ナログ回路の面積またはアナログ・ディジタル混在集積
回路の面積を高精度で、かつ自動的に予測することが可
能である。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のレイアウト設計方法
に用いるレイアウト設計装置の実施の形態を示すブロッ
ク図である。

【図２】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された半導体チップ
２０の概略図である。

【図３】半導体チップ２０の階層構造を示す説明図であ
る。

【図４】素子特性情報ファイル４に格納されている素子
特性情報を記載した図である。

【図５】ＰＮＰトランジスタのカレントミラー回路のレ
イアウト例を示す図である。

【図６】レイアウト情報ファイル３に格納されたレイア
ウト情報を記載した図である。

【図７】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された抵抗のレイア
ウト例である。

【図８】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計された容量のレイア
ウト例である。

【図９】本発明による半導体集積回路のレイアウト設計
方法及びレイアウト設計装置で設計されたＭＯＳトラン
ジスタのレイアウト例である。

【図１０】本発明の半導体集積回路のレイアウト設計方
法の実施の形態を示すフローチャートである。

【図１１】図１０のステップＳ３２の詳細処理を示すフ
ローチャートである。

【図１２】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計されたＭＯＳトラ
ンジスタのゲート幅を分割した場合のレイアウト例であ
る。

【図１３】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計されたＭＯＳトラ
ンジスタのゲート長を分割した場合のレイアウト例であ
る。

【図１４】図１０のステップＳ３３の詳細処理を示すフ
ローチャートである。

【図１５】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で設計された抵抗を分割
した場合のレイアウト例である。

【図１６】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置において、抵抗の分割と
予測抵抗面積との関係を説明するための表である。

【図１７】図１０のステップＳ４の第２の実施の形態を
説明するためのフローチャートである。

【図１８】図１７の処理内容を説明するための分割抵抗
のレイアウト例である。

【図１９】本発明による半導体集積回路のレイアウト設
計方法及びレイアウト設計装置で予測したチップ面積
と、従来技術により予測したチップ面積とを比較して説
明するための説明図である。

【図２０】手計算によりチップ面積を算出する方法を示
すフローチャートである。

【図２１】特開平７−２４４６８２号公報に記載されて
いるチップ面積の算出方法を示すフローチャートであ
る。

【符号の説明】

１ 回路接続情報ファイル ２ プロセス情報ファイル ３ レイアウト情報ファイル ４ 素子特性情報ファイル ５ 回路ブロック分割手段 ６ 素子判定手段 ７ 素子面積予測手段 ７１ バイポーラトランジスタ面積予測手段 ７２ ＭＯＳトランジスタ面積予測手段 ７３ 抵抗面積予測手段 ７４ 容量面積予測手段 ７５ ダイオード面積予測手段 ８ 回路ブロック面積予測手段 ９ チップ面積予測手段 １０ 素子レイアウト手段 １１ ソフトブロックレイアウト手段 １２ フロアプラン生成手段 １３ 配置および配線手段 １４ レイアウトデータファイル ２０ 半導体チップ ２１ ボンディングパッド ２２ 入出力バッファ ２３ チップ内部領域 ２４ ＣＰＵ ２５ ＲＡＭ ２６ ディジタル回路ブロック ２６１，２６２ 基本セル ２７，２８，２７１，２７２，２７３ アナログ回路
ブロック ２９，２７４，２７５，２７１１，２７１２ 素子 ７１〜７４ 抵抗 ７５ 配線 ８１ 容量部 ８２ ＭＯＳコンデンサの一方の電極 ８３ 絶縁中心 ９１ ゲートポリシリコン ９２ ソース／ドレイン拡散領域 ９３ バックゲートコンタクト領域 ９４ ウェル ９５ 隣接素子間との中心 １２１，１２２ ゲート幅 １３１，１３２ ゲート長 １８１，１８８ ダミー抵抗 １８２〜１８７ 分割抵抗 ２０１ 回路図 ２１１ ネットリスト ２１２ 素子自動生成パラメータファイル Ｑ１１，Ｑ１２ ＰＮＰトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
   イアウト形状が定まったハードブロックとレイアウト形
   状が定まっていないソフトブロックとに分割する回路ブ
   ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測手段とを備え、前記素子特性情報は、抵抗の相対精度に関する情報、抵
   抗のバイアスをフローティングにするための情報の少な
   くとも一つを含む ことを特徴とする半導体集積回路のレ
   イアウト設計装置。
2. 【請求項２】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
   イアウト形状が定まったハードブロックとレイアウト形
   状が定まっていないソフトブロックとに分割する回路ブ
   ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測手段とを備え、 前記素子特性情報は、容量の相対精度に関する情報を含
   むことを特徴とする半導体集積回路のレイアウト設計装
   置。
3. 【請求項３】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記 回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
   イアウト形状が定まったハードブロックとレイアウト形
   状が定まっていないソフトブロックとに分割する回路ブ
   ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測手段とを備え、 前記素子特性情報は、バイポーラトランジスタまたはＭ
   ＯＳトランジスタの相対精度に関する情報を含むことを
   特徴とする半導体集積回路のレイアウト設計装置。
4. 【請求項４】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計装置であって、 前記半導体集積回路に含まれる前記回路ブロックを、レ
   イアウト形状が定まったハードブロックとレイアウト形
   状が定まっていないソフトブロックとに分割する回路ブ
   ロック分割手段と、 前記ソフトブロックを構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定手段と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測手段と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測手段とを備え、 前記回路ブロック面積予測手段は、前記ソフトブロック
   に含まれる複数のバイポーラＰＮＰトランジスタのベー
   スが共通の場合、または前記ソフトブロックに含まれる
   複数のバイポーラＮＰＮトランジスタのコレクタが共通
   の場合、バイポーラＰＮＰトランジスタまたはバイポー
   ラＮＰＮトランジスタを共通絶縁領域内にレイアウトす
   るとしてこれらバイポーラＰＮＰトランジスタまたはバ
   イポーラＮＰＮトランジスタの面積を算出することを特
   徴とする半導体集積回路のレイアウト設計装置。
5. 【請求項５】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計方法であって、前記半導体
   集積回路を構成する前記回路ブロックを、レイアウト形
   状が定まったハードブロックとレイアウト形状が定まっ
   ていないソフトブロックとに分割する回路ブロック分割
   工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、バイポーラトランジスタの面
   積を算出するバイポーラトランジスタ面積予測工程、Ｍ
   ＯＳトランジスタの面積を算出するＭＯＳトランジスタ
   面積予測工程、抵抗の面積を算出する抵抗面積予測工
   程、容量の面積を算出する容量面積予測工程、ダイオー
   ドの面積を算出するダイオード面積予測工程のうち少な
   くとも一つを備え、 前記ＭＯＳトランジスタ面積予測工程は、前記ＭＯＳト
   ランジスタのゲート長が所定の最大ゲート長よりも大き
   いか否かを判定するゲート長判定工程と、 前記ゲート長判定工程で、ゲート長が前記最大ゲート長
   よりも大きいと判定された場合、前記ゲート長分割数で
   前記ゲート長を除した値である分割ゲート長が、前記最
   大ゲート長よりも小さいか等しくなるように、前記ゲー
   ト長分割数を算出するゲート長分割数算出工程と、 前記ゲート長分割数を参照して、前記ＭＯＳトランジス
   タの面積を算出するＭＯＳトランジスタ面積算出工程
   と、を備えることを特徴とする半導体集積回路のレイア
   ウト設計方法。
6. 【請求項６】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計方法であって、 前記半導体
   集積回路を構成する前記回路ブロックを、レイアウト形
   状が定まったハードブロックとレイアウト形状が定まっ
   ていないソフトブロックとに分割する回路ブロック分割
   工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
   積予測工程を備え、 前記抵抗面積予測工程は、抵抗の最大長さである抵抗最
   大長を算出する抵抗最大長算出工程と、 前記半導体集積回路の接続情報に含まれる抵抗値と、レ
   イアウト情報ファイルに格納されたレイアウト情報に含
   まれる抵抗幅、層抵抗、コンタクト抵抗などの抵抗に関
   する抵抗設計規則を参照して抵抗長を算出する抵抗長算
   出工程と、 抵抗長が、前記抵抗最大長よりも大きいか否かを判定
   し、前記抵抗長が前記抵抗最大長よりも大きいと判定さ
   れた場合、直列分割抵抗を直列接続して構成した抵抗の
   抵抗値が、前記抵抗の抵抗値と等しくなるように、かつ
   前記直列分割抵抗の抵抗値と、前記抵抗設計規則とを参
   照して算出された前記直列分割抵抗の抵抗長が前記抵抗
   最大長よりも大きくなるか等しくなるように直列分割抵
   抗の数である直列抵抗分割数を算出する工程と、 前記直列抵抗分割数を参照して、前記直列分割抵抗を繰
   り返し配置する方向の長さを算出し、この長さから前記
   抵抗の面積を算出する工程と、を備えることを特徴とす
   る半導体集積回路のレイアウト設計方法。
7. 【請求項７】 前記抵抗最大長は、前記抵抗幅に一定の
   係数を乗じて算出することを特徴とする請求項６記載の
   半導体集積回路のレイアウト設計方法。
8. 【請求項８】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計方法であって、前記半導体
   集積回路を構成する前記回路ブロックを、レイアウト形
   状が定まった ハードブロックとレイアウト形状が定まっ
   ていないソフトブロックとに分割する回路ブロック分割
   工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
   積予測工程を備え、 前記回路ブロック面積予測工程において、相互の相対精
   度が所定のしきい値に対して高い複数の抵抗からなる抵
   抗領域の面積を、相互の相対精度が前記所定のしきい値
   に対して低い前記複数の抵抗からなる抵抗領域の面積よ
   りも大きくして算出することを特徴とする半導体集積回
   路のレイアウト設計方法。
9. 【請求項９】 回路ブロックを含む半導体集積回路のチ
   ップ面積または前記回路ブロックの面積を予測する半導
   体集積回路のレイアウト設計方法であって、前記半導体
   集積回路を構成する前記回路ブロックを、レイアウト形
   状が定まったハードブロックとレイアウト形状が定まっ
   ていないソフトブロックとに分割する回路ブロック分割
   工程と、 前記半導体集積回路を構成する素子の種類を判定し、判
   定結果である素子判定情報を出力する素子判定工程と、 前記素子判定情報と前記素子の特性に関する情報である
   素子特性情報を参照して、前記素子毎に素子面積を算出
   する素子面積予測工程と、 前記素子面積を参照して、前記ソフトブロックの面積を
   算出する回路ブロック面積予測工程とを備え、 前記素子面積予測工程は、抵抗の面積を算出する抵抗面
   積予測工程を備え、 前記抵抗面積予測工程は、抵抗長の最小長さである抵抗
   最小長を算出する抵抗最小長算出工程と、 前記半導体集積回路の接続情報に含まれる抵抗値と、レ
   イアウト情報ファイルに格納されたレイアウト情報に含
   まれる抵抗幅、層抵抗、コンタクト抵抗などの抵抗に関
   する抵抗設計規則を参照して抵抗長を算出する抵抗長算
   出工程と、 抵抗長が、前記抵抗最小長よりも小さいか否かを判定
   し、前記抵抗長が前記抵抗最小長よりも小さいと判定さ
   れた場合、並列分割抵抗を並列接続して構成した抵抗の
   抵抗値が、前記抵抗の抵抗値と等しくなるように、かつ
   前記並列分割抵抗の抵抗値と、前記抵抗設計規則とを参
   照して算出された前記並列分割抵抗の抵抗長が前記抵抗
   最小長よりも大きくなるか等しくなるように並列分割抵
   抗の数である並列抵抗分割数を算出する工程と、 前記並列抵抗分割数を参照して、前記並列分割抵抗を繰
   り返し配置する方向の長さを算出し、この長さから前記
   抵抗の面積を算出する工程と、を備え、 前記抵抗最小長は、前記抵抗幅に一定の係数を乗じて算
   出することを特徴とする半導体集積回路のレイアウト設
   計方法。