JP3415487B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に下
部電極層、高誘電率酸化膜、ＴＥＯＳ原料を用いたＮＳ
Ｇ膜を順次形成する工程を含む半導体素子の製造方法に
関する。
部電極層、高誘電率酸化膜、ＴＥＯＳ原料を用いたＮＳ
Ｇ膜を順次形成する工程を含む半導体素子の製造方法に
関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ries）をはじめとする半導体記憶素子の集積度の向上に
伴い、容量絶縁膜としてシリコン酸化膜やシリコン窒化
膜に代わり、（Ｂａ，Ｓｒ）ＴｉＯ3をはじめとする高
誘電率絶縁膜が盛んに検討されている。この場合、高誘
電率絶縁膜のエッチング用マスクとして、ＰＲマスク以
外にＳｉＯ2マスクの検討が行われている。
ries）をはじめとする半導体記憶素子の集積度の向上に
伴い、容量絶縁膜としてシリコン酸化膜やシリコン窒化
膜に代わり、（Ｂａ，Ｓｒ）ＴｉＯ3をはじめとする高
誘電率絶縁膜が盛んに検討されている。この場合、高誘
電率絶縁膜のエッチング用マスクとして、ＰＲマスク以
外にＳｉＯ2マスクの検討が行われている。
【０００３】ＳｉＯ2マスクの一例として、ＴＥＯＳ原
料を用いたＮＳＧ膜をマスクとする場合の半導体素子の
製造工程図を図２に示す。まず、図２（ａ）に示すよう
に、半導体基板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる
下部電極層１０２をスパッタ法により形成し、次いで高
誘電率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３を
ＭＯ−ＣＶＤ法により形成する。その後、図２（ｂ）に
示すように、高誘電率絶縁膜１０３のエッチング用マス
クとして、ＴＥＯＳ原料を用いたＮＳＧ膜１０４をＣＶ
Ｄ法を用いて３０００Å形成する。
料を用いたＮＳＧ膜をマスクとする場合の半導体素子の
製造工程図を図２に示す。まず、図２（ａ）に示すよう
に、半導体基板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる
下部電極層１０２をスパッタ法により形成し、次いで高
誘電率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３を
ＭＯ−ＣＶＤ法により形成する。その後、図２（ｂ）に
示すように、高誘電率絶縁膜１０３のエッチング用マス
クとして、ＴＥＯＳ原料を用いたＮＳＧ膜１０４をＣＶ
Ｄ法を用いて３０００Å形成する。
【０００４】
【発明が解決しようとする課題】前述した従来法でＴＥ
ＯＳ原料を用いたＮＳＧ膜を形成した場合、図２（ｂ）
に示すように膜厚の不均一なＮＳＧ膜が形成されてしま
う。本発明者の検討では、３０００ÅのＮＳＧ膜に対
し、１０００Å以上の膜厚不均一が発生した。原因とし
ては、ＴＥＯＳ原料を用いたＮＳＧ膜は、下地の結晶
性、水和性等に影響を受けやすく、均一膜の形成が困難
であることが考えられた。
ＯＳ原料を用いたＮＳＧ膜を形成した場合、図２（ｂ）
に示すように膜厚の不均一なＮＳＧ膜が形成されてしま
う。本発明者の検討では、３０００ÅのＮＳＧ膜に対
し、１０００Å以上の膜厚不均一が発生した。原因とし
ては、ＴＥＯＳ原料を用いたＮＳＧ膜は、下地の結晶
性、水和性等に影響を受けやすく、均一膜の形成が困難
であることが考えられた。
【０００５】本発明は、上記事情に鑑みてなされたもの
で、高誘電率絶縁膜表面に均一に吸着しやすい層を形成
することができ、そのためＴＥＯＳ原料を用いたＮＳＧ
膜を均一に成長させることが可能な半導体素子の製造方
法を提供することを目的とする。
で、高誘電率絶縁膜表面に均一に吸着しやすい層を形成
することができ、そのためＴＥＯＳ原料を用いたＮＳＧ
膜を均一に成長させることが可能な半導体素子の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するため、下記（１）〜（４）に示す半導体装置を提
供する。
成するため、下記（１）〜（４）に示す半導体装置を提
供する。
【０００７】（１）半導体基板上に下部電極層、高誘電
率絶縁膜、ＴＥＯＳ原料を用いたＮＳＧ膜を順次形成す
る工程を含む半導体素子の製造方法において、前記高誘
電率絶縁膜の形成工程と前記ＴＥＯＳ原料を用いたＮＳ
Ｇ膜の形成工程との間に、前記高誘電率絶縁膜の表面に
プラズマ処理を施す工程を有することを特徴とする半導
体素子の製造方法。 （２）プラズマ処理が、Ｃｌ2／Ａｒ混合ガスによるプ
ラズマ処理であることを特徴とする（１）の半導体素子
の製造方法。 （３）Ｃｌ2／Ａｒ混合ガスが、Ｃｌ2／Ａｒ＝１／１混
合ガスであることを特徴とする（２）の半導体素子の製
造方法。 （４）プラズマ処理時間が５〜１０秒間であることを特
徴とする（１）〜（３）の半導体素子の製造方法。
率絶縁膜、ＴＥＯＳ原料を用いたＮＳＧ膜を順次形成す
る工程を含む半導体素子の製造方法において、前記高誘
電率絶縁膜の形成工程と前記ＴＥＯＳ原料を用いたＮＳ
Ｇ膜の形成工程との間に、前記高誘電率絶縁膜の表面に
プラズマ処理を施す工程を有することを特徴とする半導
体素子の製造方法。 （２）プラズマ処理が、Ｃｌ2／Ａｒ混合ガスによるプ
ラズマ処理であることを特徴とする（１）の半導体素子
の製造方法。 （３）Ｃｌ2／Ａｒ混合ガスが、Ｃｌ2／Ａｒ＝１／１混
合ガスであることを特徴とする（２）の半導体素子の製
造方法。 （４）プラズマ処理時間が５〜１０秒間であることを特
徴とする（１）〜（３）の半導体素子の製造方法。
【０００８】高誘電率絶縁膜の形成後にプラズマ処理を
施さないでＴＥＯＳ原料を用いたＮＳＧ膜を形成した場
合、下地の結晶性、水和性等に影響を受けやすいＴＥＯ
Ｓ原料を用いたＮＳＧ膜においては、均一膜の形成が困
難である。
施さないでＴＥＯＳ原料を用いたＮＳＧ膜を形成した場
合、下地の結晶性、水和性等に影響を受けやすいＴＥＯ
Ｓ原料を用いたＮＳＧ膜においては、均一膜の形成が困
難である。
【０００９】これに対し、本発明では、高誘電率絶縁膜
表面をプラズマ処理することにより、高誘電率酸化膜表
面に均一に吸着しやすい層を形成することができる。こ
のため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長さ
せることが可能となる。
表面をプラズマ処理することにより、高誘電率酸化膜表
面に均一に吸着しやすい層を形成することができる。こ
のため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長さ
せることが可能となる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施例を説明するための薄膜キャパシタの製造工程図で
ある。
て、図面を参照して説明する。図１は、本発明の第１の
実施例を説明するための薄膜キャパシタの製造工程図で
ある。
【００１１】まず、図１（ａ）に示すように、半導体基
板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる下部電極層１
０２をスパッタ法により形成し、次いで高誘電率絶縁膜
である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３をＭＯ−ＣＶＤ
法により形成する。そして、本発明に従って、図１
（ｂ）に示すように、Ｃｌ2／Ａｒ＝１／１混合ガスに
よるプラズマで１０秒間の高誘電率絶縁膜１０３の表面
処理を行なう。最後に、図１（ｃ）に示すように、ＴＥ
ＯＳ原料を用いたＮＳＧ膜１０４をＣＶＤ法を用いて３
０００Å形成し、本発明による半導体素子を得る。
板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる下部電極層１
０２をスパッタ法により形成し、次いで高誘電率絶縁膜
である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３をＭＯ−ＣＶＤ
法により形成する。そして、本発明に従って、図１
（ｂ）に示すように、Ｃｌ2／Ａｒ＝１／１混合ガスに
よるプラズマで１０秒間の高誘電率絶縁膜１０３の表面
処理を行なう。最後に、図１（ｃ）に示すように、ＴＥ
ＯＳ原料を用いたＮＳＧ膜１０４をＣＶＤ法を用いて３
０００Å形成し、本発明による半導体素子を得る。
【００１２】上記第１の実施例による半導体素子と、高
誘電率絶縁膜形成後のプラズマ処理を施さない従来法に
よる半導体素子のＮＳＧ膜表面の凸凹をＡＦＭ測定より
読み取ったところ、従来法では表面凹凸が１２５０Åで
あるのに対し、本実施例では表面凹凸は５５Åであっ
た。これにより、従来法で作製した半導体素子のＮＳＧ
膜表面には、３００〜５００ｎｍ周期で凸凹が形成され
ているのに対して、本実施例による半導体素子では、凸
凹の小さい均一膜が形成されていることが分かった。
誘電率絶縁膜形成後のプラズマ処理を施さない従来法に
よる半導体素子のＮＳＧ膜表面の凸凹をＡＦＭ測定より
読み取ったところ、従来法では表面凹凸が１２５０Åで
あるのに対し、本実施例では表面凹凸は５５Åであっ
た。これにより、従来法で作製した半導体素子のＮＳＧ
膜表面には、３００〜５００ｎｍ周期で凸凹が形成され
ているのに対して、本実施例による半導体素子では、凸
凹の小さい均一膜が形成されていることが分かった。
【００１３】前記第１の実施例では、上部電極形成後の
プラズマ処理にＣｌ2／Ａｒ＝１／１混合ガスによるプ
ラズマを適用したが、他のガス系によるプラズマを適用
することができる。この第２の実施例につき、第１の実
施例で用いた図１を用いてその構成を説明する。
プラズマ処理にＣｌ2／Ａｒ＝１／１混合ガスによるプ
ラズマを適用したが、他のガス系によるプラズマを適用
することができる。この第２の実施例につき、第１の実
施例で用いた図１を用いてその構成を説明する。
【００１４】まず、図１（ａ）に示すように、半導体基
板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる下部電極層１
０２をスパッタ法により形成し、次いで高誘電率絶縁膜
である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３をＭＯ−ＣＶＤ
法により形成する。そして、本発明に従って、図１
（ｂ）に示すように、Ｃｌ2／Ａｒ＝１／１混合ガス等
によるプラズマで５秒間の高誘電率絶縁膜１０３の表面
処理を行なう。最後に、図１（ｃ）に示すように、ＴＥ
ＯＳ原料を用いたＮＳＧ膜１０４をＣＶＤ法を用いて３
０００Å形成し、本発明による半導体素子を得る。
板１０１上にＴｉ、ＴｉＮ、Ｒｕからなる下部電極層１
０２をスパッタ法により形成し、次いで高誘電率絶縁膜
である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０３をＭＯ−ＣＶＤ
法により形成する。そして、本発明に従って、図１
（ｂ）に示すように、Ｃｌ2／Ａｒ＝１／１混合ガス等
によるプラズマで５秒間の高誘電率絶縁膜１０３の表面
処理を行なう。最後に、図１（ｃ）に示すように、ＴＥ
ＯＳ原料を用いたＮＳＧ膜１０４をＣＶＤ法を用いて３
０００Å形成し、本発明による半導体素子を得る。
【００１５】上記第２の実施例による半導体素子と、高
誘電率絶縁膜形成後のプラズマ処理を施さない従来法に
よる半導体素子のＮＳＧ膜表面の凸凹をＡＦＭ測定より
読み取ったところ、従来法では表面凹凸が１２５０Åで
あるのに対し、本実施例では表面凹凸は７５Åであっ
た。これにより、従来法で作製した半導体素子のＮＳＧ
膜表面には、３００〜５００ｎｍ周期で凸凹が形成され
ているのに対して、本実施例による半導体素子では、凸
凹の小さい均一膜が形成されていることが分かった。
誘電率絶縁膜形成後のプラズマ処理を施さない従来法に
よる半導体素子のＮＳＧ膜表面の凸凹をＡＦＭ測定より
読み取ったところ、従来法では表面凹凸が１２５０Åで
あるのに対し、本実施例では表面凹凸は７５Åであっ
た。これにより、従来法で作製した半導体素子のＮＳＧ
膜表面には、３００〜５００ｎｍ周期で凸凹が形成され
ているのに対して、本実施例による半導体素子では、凸
凹の小さい均一膜が形成されていることが分かった。
【００１６】上記２つの実施例においては、プラズマ処
理時間を５〜１０秒間としたが、プラズマ処理時間に特
に限定はなく、いずれの時間としても同様の効果が得ら
れる。ただし、高誘電率絶縁膜へのプラズマダメージを
考えると、プラズマ処理時間は短時間の方が望ましい。
理時間を５〜１０秒間としたが、プラズマ処理時間に特
に限定はなく、いずれの時間としても同様の効果が得ら
れる。ただし、高誘電率絶縁膜へのプラズマダメージを
考えると、プラズマ処理時間は短時間の方が望ましい。
【００１７】また、上記２つの実施例においては、下部
電極層としてＴｉ、ＴｉＮ、Ｒｕからなる積層構造につ
いて述べたが、Ｒｕ及びＲｕＯ2層にＲｕ、Ｉｒ、Ｒ
ｅ、Ｏｓ、Ｒｈといった金属、あるいはそれらの酸化
物、シリサイド化合物の中から選ばれた少なくとも１種
類以上の材料、又はＰｔ、Ａｕ、Ａｇ、Ｐｄ、Ｎｉ、Ｃ
ｏの中から選ばれた少なくとも１種類以上の材料を用い
ても有効である。さらに、ＴｉＮ、Ｔｉ層にＴｉ、Ｔｉ
Ｎ、ＴｉＳｉX、Ｔａ、ＴａＮ、Ｗ、ＷＳｉの少なくと
も１種類以上の材料を用いても有効である。
電極層としてＴｉ、ＴｉＮ、Ｒｕからなる積層構造につ
いて述べたが、Ｒｕ及びＲｕＯ2層にＲｕ、Ｉｒ、Ｒ
ｅ、Ｏｓ、Ｒｈといった金属、あるいはそれらの酸化
物、シリサイド化合物の中から選ばれた少なくとも１種
類以上の材料、又はＰｔ、Ａｕ、Ａｇ、Ｐｄ、Ｎｉ、Ｃ
ｏの中から選ばれた少なくとも１種類以上の材料を用い
ても有効である。さらに、ＴｉＮ、Ｔｉ層にＴｉ、Ｔｉ
Ｎ、ＴｉＳｉX、Ｔａ、ＴａＮ、Ｗ、ＷＳｉの少なくと
も１種類以上の材料を用いても有効である。
【００１８】上記２つの実施例においては、高誘電率酸
化膜として（Ｂａ，Ｓｒ）ＴｉＯ3の例を述べたが、本
発明は、高誘電率酸化物膜が化学式ＡＢＯ3で表され、
それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌ
ｉ、Ｋの内の少なくとも１種類以上、ＢとしてＴｉ、Ｚ
ｒ、Ｔａ、Ｎｂ、Ｍｇ、Ｆｅ、Ｚｎ、Ｗの内の少なくと
も１種類以上を含むもの、例えばＳｒＴｉＯ3、（Ｓ
ｒ，Ｃａ）ＴｉＯ3、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ3、Ｐ
ｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍ
ｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3、ＬｉＴａＯ3、
ＬｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化
学式（Ｂｉ2Ｏ2）（Ａm-1ＢｍＯ3m+1）［ただし、ｍ＝
１，２，３，４，５］で表され、それぞれＡとしてＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの内の少なくとも１種
類以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの内の少なくと
も１種類以上を含むもの、例えばＢｉ4Ｔｉ3Ｏ12、Ｓｒ
Ｂｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、あるいは上記化学
式とは異なる化学組成を持つＴａ2Ｏ5の場合でも、同様
の効果が得られる。また、前記実施例では（Ｂａ，Ｓ
ｒ）ＴｉＯ3が２層構造の場合について述べたが、第１
の高誘電率層が形成されていれば、上層は複数層で構成
されている場合にも同様の効果が得られる。
化膜として（Ｂａ，Ｓｒ）ＴｉＯ3の例を述べたが、本
発明は、高誘電率酸化物膜が化学式ＡＢＯ3で表され、
それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌ
ｉ、Ｋの内の少なくとも１種類以上、ＢとしてＴｉ、Ｚ
ｒ、Ｔａ、Ｎｂ、Ｍｇ、Ｆｅ、Ｚｎ、Ｗの内の少なくと
も１種類以上を含むもの、例えばＳｒＴｉＯ3、（Ｓ
ｒ，Ｃａ）ＴｉＯ3、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ3、Ｐ
ｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍ
ｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3、ＬｉＴａＯ3、
ＬｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化
学式（Ｂｉ2Ｏ2）（Ａm-1ＢｍＯ3m+1）［ただし、ｍ＝
１，２，３，４，５］で表され、それぞれＡとしてＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの内の少なくとも１種
類以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの内の少なくと
も１種類以上を含むもの、例えばＢｉ4Ｔｉ3Ｏ12、Ｓｒ
Ｂｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、あるいは上記化学
式とは異なる化学組成を持つＴａ2Ｏ5の場合でも、同様
の効果が得られる。また、前記実施例では（Ｂａ，Ｓ
ｒ）ＴｉＯ3が２層構造の場合について述べたが、第１
の高誘電率層が形成されていれば、上層は複数層で構成
されている場合にも同様の効果が得られる。
【００１９】
【発明の効果】以上のように、本発明では、高誘電率絶
縁膜表面をプラズマ処理することにより、高誘電率酸化
膜表面に均一に吸着しやすい層を形成することができ
る。そのため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に
成長させることが可能となる。
縁膜表面をプラズマ処理することにより、高誘電率酸化
膜表面に均一に吸着しやすい層を形成することができ
る。そのため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に
成長させることが可能となる。
【図１】本発明の実施例を説明するための薄膜キャパシ
タの製造工程図である。
タの製造工程図である。
【図２】ＴＥＯＳ原料を用いたＮＳＧ膜をマスクとする
場合の従来の半導体素子の製造工程図である。
場合の従来の半導体素子の製造工程図である。
１０１ 半導体基板
１０２ 下部電極層
１０３ 高誘電率絶縁膜
１０４ ＮＳＧ膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (4)
- 【請求項１】 半導体基板上に下部電極層、高誘電率絶
縁膜、ＴＥＯＳ原料を用いたＮＳＧ膜を順次形成する工
程を含む半導体素子の製造方法において、前記高誘電率
絶縁膜の形成工程と前記ＴＥＯＳ原料を用いたＮＳＧ膜
の形成工程との間に、前記高誘電率絶縁膜の表面にプラ
ズマ処理を施す工程を有することを特徴とする半導体素
子の製造方法。 - 【請求項２】 プラズマ処理が、Ｃｌ2／Ａｒ混合ガス
によるプラズマ処理であることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項３】 Ｃｌ2／Ａｒ混合ガスが、Ｃｌ2／Ａｒ＝
１／１混合ガスであることを特徴とする請求項２に記載
の半導体素子の製造方法。 - 【請求項４】 プラズマ処理時間が５〜１０秒間である
ことを特徴とする請求項１〜３のいずれか１項に記載の
半導体素子の製造方法。
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|---|---|---|---|
| JP16660299A JP3415487B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体素子の製造方法 |
| US09/971,558 US20020019092A1 (en) | 1999-06-14 | 2001-10-05 | Method for manufacturing semiconductor device having uniform silicon glass film |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16660299A JP3415487B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体素子の製造方法 |
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|---|---|
| JP2000353794A JP2000353794A (ja) | 2000-12-19 |
| JP3415487B2 true JP3415487B2 (ja) | 2003-06-09 |
Family
ID=15834347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16660299A Expired - Fee Related JP3415487B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体素子の製造方法 |
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| Country | Link |
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| JP3989027B2 (ja) * | 1994-07-12 | 2007-10-10 | テキサス インスツルメンツ インコーポレイテツド | キャパシタ及びその製造方法 |
| JP3122579B2 (ja) * | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Ｐｔ膜のエッチング方法 |
| US5776356A (en) * | 1994-07-27 | 1998-07-07 | Sharp Kabushiki Kaisha | Method for etching ferroelectric film |
| JPH0936308A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
| TW345723B (en) * | 1996-07-09 | 1998-11-21 | Hitachi Ltd | Semiconductor memory and process for producing the same |
| JP3014334B2 (ja) * | 1996-11-29 | 2000-02-28 | キヤノン販売株式会社 | 半導体装置の製造方法 |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
| US6077737A (en) * | 1998-06-02 | 2000-06-20 | Mosel Vitelic, Inc. | Method for forming a DRAM having improved capacitor dielectric layers |
| US6103567A (en) * | 1999-08-10 | 2000-08-15 | Vanguard International Semiconductor Corp. | Method of fabricating dielectric layer |
-
1999
- 1999-06-14 JP JP16660299A patent/JP3415487B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-05 US US09/971,558 patent/US20020019092A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20020019092A1 (en) | 2002-02-14 |
| JP2000353794A (ja) | 2000-12-19 |
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