JP3413940B2 - 演算回路 - Google Patents
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- JP3413940B2 JP3413940B2 JP05937994A JP5937994A JP3413940B2 JP 3413940 B2 JP3413940 B2 JP 3413940B2 JP 05937994 A JP05937994 A JP 05937994A JP 5937994 A JP5937994 A JP 5937994A JP 3413940 B2 JP3413940 B2 JP 3413940B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＳＰ(Digital Signa
l Processor)などに用いられ、積和演算を繰り返すＭＡ
Ｃ構造（Multiply-Accumulate architecture) をとる演
算回路に関するものである。
l Processor)などに用いられ、積和演算を繰り返すＭＡ
Ｃ構造（Multiply-Accumulate architecture) をとる演
算回路に関するものである。
【０００２】
【従来の技術】ＤＳＰに用いられるＭＡＣ構造の演算回
路は、通常、次の方程式の解を求めるために用いられ
る。 Ａ＝Ｍ1 ・Ｎ1 ＋Ｍ2 ・Ｍ2 ＋…＋Ｍn ・Ｎn …(1) そして、この方程式は、いわゆるＭＡＣオペレーション
という次式に示す基本ステップに分割することができ
る。 Ａi ＝Ａi-1 ＋Ｍi ・Ｎi …(2) 近年のＤＳＰにおいては、このＭＡＣオペレーション
が、１命令サイクルで実行される。
路は、通常、次の方程式の解を求めるために用いられ
る。 Ａ＝Ｍ1 ・Ｎ1 ＋Ｍ2 ・Ｍ2 ＋…＋Ｍn ・Ｎn …(1) そして、この方程式は、いわゆるＭＡＣオペレーション
という次式に示す基本ステップに分割することができ
る。 Ａi ＝Ａi-1 ＋Ｍi ・Ｎi …(2) 近年のＤＳＰにおいては、このＭＡＣオペレーション
が、１命令サイクルで実行される。
【０００３】図４は一般的なＭＡＣ構造を有する演算回
路の構成例を示すブロック図、図５は図４の回路による
ＭＡＣオペレーションを示すフローチャートである。図
４において、１は乗数格納レジスタ、２は被乗数格納レ
ジスタ、３は乗算器、４は積レジスタ、５は算術論理演
算器(ALU/adder) 、６はアキュムレータをそれぞれ示し
ている。
路の構成例を示すブロック図、図５は図４の回路による
ＭＡＣオペレーションを示すフローチャートである。図
４において、１は乗数格納レジスタ、２は被乗数格納レ
ジスタ、３は乗算器、４は積レジスタ、５は算術論理演
算器(ALU/adder) 、６はアキュムレータをそれぞれ示し
ている。
【０００４】このような構成においては、イニシャライ
ズされた状態では積レジスタ４の値Ｐおよびアキュムレ
ータ６の値Ａは「０」である。ＭＡＣオペレーションが
開始されると、乗数Ｍi が乗数格納レジスタ１に格納さ
れ、被乗数Ｎi が被乗数格納レジスタ２に格納される。
ただし、パラメータｉは１≦ｉ≦ｎなる関係を満足する
自然数である。そして、乗算器３において乗数格納レジ
スタ１に格納された乗数Ｍi と被乗数格納レジスタ２に
格納された被乗数Ｎi とが乗算され、乗算結果（Ｍi ・
Ｎi ）が積レジスタ４に格納される。その結果、積レジ
スタ４の値Ｐi は（Ｍi ・Ｎi）となり、この積レジス
タの値Ｐi は算術論理演算器５に入力される。算術論理
演算器５においては、入力された積レジスタ４の値Ｐi
（＝Ｍi ・Ｎ i ）と、１サイクル前のＭＡＣオペレーシ
ョンにおいて算術論理演算器５で得られ、アキュムレー
タ６に保持されている値Ａi-1 （＝Ａi-2 ＋Ｐi-1 ）と
を用いて上述した（２）式に基づく算術論理演算が行わ
れる。そして、演算結果〔Ａi-1 ＋Ｐi （＝Ｍi ・
Ｎi ）〕がアキュムレータ６に格納される。その結果、
アキュムレータ６の値Ａi は（Ａi-1 ＋Ｐi ）となり、
このアキュムレータ６の値Ａi は算術論理演算器５に入
力され、次サイクルのＭＡＣオペレーションの算術論理
演算に用いられる。以上の処理が、通常、１クロックサ
イクル毎に順次行われる。
ズされた状態では積レジスタ４の値Ｐおよびアキュムレ
ータ６の値Ａは「０」である。ＭＡＣオペレーションが
開始されると、乗数Ｍi が乗数格納レジスタ１に格納さ
れ、被乗数Ｎi が被乗数格納レジスタ２に格納される。
ただし、パラメータｉは１≦ｉ≦ｎなる関係を満足する
自然数である。そして、乗算器３において乗数格納レジ
スタ１に格納された乗数Ｍi と被乗数格納レジスタ２に
格納された被乗数Ｎi とが乗算され、乗算結果（Ｍi ・
Ｎi ）が積レジスタ４に格納される。その結果、積レジ
スタ４の値Ｐi は（Ｍi ・Ｎi）となり、この積レジス
タの値Ｐi は算術論理演算器５に入力される。算術論理
演算器５においては、入力された積レジスタ４の値Ｐi
（＝Ｍi ・Ｎ i ）と、１サイクル前のＭＡＣオペレーシ
ョンにおいて算術論理演算器５で得られ、アキュムレー
タ６に保持されている値Ａi-1 （＝Ａi-2 ＋Ｐi-1 ）と
を用いて上述した（２）式に基づく算術論理演算が行わ
れる。そして、演算結果〔Ａi-1 ＋Ｐi （＝Ｍi ・
Ｎi ）〕がアキュムレータ６に格納される。その結果、
アキュムレータ６の値Ａi は（Ａi-1 ＋Ｐi ）となり、
このアキュムレータ６の値Ａi は算術論理演算器５に入
力され、次サイクルのＭＡＣオペレーションの算術論理
演算に用いられる。以上の処理が、通常、１クロックサ
イクル毎に順次行われる。
【０００５】また、図６は、図４の回路における乗算器
３の具体的な構成例を示すブロック図である。図６に示
すように、乗算器３は一般的に、部分積生成器３１、部
分積換算器３２、および２入力１出力のキャリープロパ
ゲート形加算器３３により構成されている。この乗算器
３においては、まず部分積生成器３１により乗数Ｍと被
乗数Ｎとの部分積が、たとえばブースアルゴリズムに基
づいて求められる（たとえば、「Joseph J.F.Cavanagh.
Digital Computer Arithmetic.McGraw-Hill,New York,
1985) 。部分積生成器３１で求められた複数の部分積は
部分積換算器３２に入力され、ここで減算あるいは加算
されて２つの部分積にまとめられて、キャリープロパゲ
ート形加算器３３に出力される。キャリープロパゲート
形加算器３３では、入力した部分積に対する加算処理が
なされ、その結果が積レジスタ４に格納される。
３の具体的な構成例を示すブロック図である。図６に示
すように、乗算器３は一般的に、部分積生成器３１、部
分積換算器３２、および２入力１出力のキャリープロパ
ゲート形加算器３３により構成されている。この乗算器
３においては、まず部分積生成器３１により乗数Ｍと被
乗数Ｎとの部分積が、たとえばブースアルゴリズムに基
づいて求められる（たとえば、「Joseph J.F.Cavanagh.
Digital Computer Arithmetic.McGraw-Hill,New York,
1985) 。部分積生成器３１で求められた複数の部分積は
部分積換算器３２に入力され、ここで減算あるいは加算
されて２つの部分積にまとめられて、キャリープロパゲ
ート形加算器３３に出力される。キャリープロパゲート
形加算器３３では、入力した部分積に対する加算処理が
なされ、その結果が積レジスタ４に格納される。
【０００６】図７は、このキャリープロパゲート形加算
器の構成例を示す図である。キャリープロパゲート形加
算器は、図７に示すように、複数の全加算器３３−１〜
３３−ｎ（ＦＡ１〜ＦＡｎ）を有し、全加算器３３−ｉ
で得られたキャリーは次段上位の全加算器３３−i+1 に
順次伝搬され、最終段の全加算器３３−ｎから総和ｓｎ
とキャリー出力carry out が得られる。
器の構成例を示す図である。キャリープロパゲート形加
算器は、図７に示すように、複数の全加算器３３−１〜
３３−ｎ（ＦＡ１〜ＦＡｎ）を有し、全加算器３３−ｉ
で得られたキャリーは次段上位の全加算器３３−i+1 に
順次伝搬され、最終段の全加算器３３−ｎから総和ｓｎ
とキャリー出力carry out が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の演算回路では、乗算器３にキャリー出力を次段
上位の全加算器に伝搬させるキャリープロパゲート形加
算器３３を用いていることから、動作速度が遅いという
問題がある。
た従来の演算回路では、乗算器３にキャリー出力を次段
上位の全加算器に伝搬させるキャリープロパゲート形加
算器３３を用いていることから、動作速度が遅いという
問題がある。
【０００８】この問題を解決するために、キャリープロ
パゲート形加算器３３より動作速度の速いキャリールッ
クアヘッド形加算器、あるいはキャリーセレクト形加算
器を適用することも考えられるが、これらの加算器は、
回路規模が大きく、また充分に満足のいく動作速度を得
ることはできない。
パゲート形加算器３３より動作速度の速いキャリールッ
クアヘッド形加算器、あるいはキャリーセレクト形加算
器を適用することも考えられるが、これらの加算器は、
回路規模が大きく、また充分に満足のいく動作速度を得
ることはできない。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作速度の向上を図れ、回路規
模の増大を防止できる演算回路を提供することにある。
のであり、その目的は、動作速度の向上を図れ、回路規
模の増大を防止できる演算回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の演算回路は、アキュムレータと、与えられ
た乗数と被乗数との部分積を求め、当該部分積の和を求
めて第１および第２の部分積を生成する部分積生成器
と、上記第１の部分積を保持する第１の積レジスタと、
上記第２の部分積を保持する第２の積レジスタと、上記
第１の積レジスタ、上記第２の積レジスタおよび上記ア
キュムレータに保持されたデータを加算し、第１および
第２の部分和を求めるキャリーセイブ形加算器と、上記
キャリーセイブ形加算器による第１および第２の部分和
に基づく算術論理演算を行い、その算術演算結果を上記
アキュムレータに保持させる算術論理演算器とを有す
る。
め、本発明の演算回路は、アキュムレータと、与えられ
た乗数と被乗数との部分積を求め、当該部分積の和を求
めて第１および第２の部分積を生成する部分積生成器
と、上記第１の部分積を保持する第１の積レジスタと、
上記第２の部分積を保持する第２の積レジスタと、上記
第１の積レジスタ、上記第２の積レジスタおよび上記ア
キュムレータに保持されたデータを加算し、第１および
第２の部分和を求めるキャリーセイブ形加算器と、上記
キャリーセイブ形加算器による第１および第２の部分和
に基づく算術論理演算を行い、その算術演算結果を上記
アキュムレータに保持させる算術論理演算器とを有す
る。
【００１１】また、本発明の演算回路は、上記キャリー
セイブ形演算器の入力前段に、選択信号の入力に応じ
て、積和演算処理を行うか算術論理演算処理を行うかを
選択する機能選択回路を有する。
セイブ形演算器の入力前段に、選択信号の入力に応じ
て、積和演算処理を行うか算術論理演算処理を行うかを
選択する機能選択回路を有する。
【００１２】
【作用】本発明の演算回路によれば、部分積生成器にお
いて、与えられた乗数と被乗数との部分積が求められ、
次いで求めた部分積の和が求められて第１および第２の
部分積が生成され、これら第１および第２の部分積は第
１の積レジスタおよび第２の積レジスタに格納される。
第１および第２の積レジスタに格納された部分積はキャ
リーセイブ形加算器で読み出される。キャリーセイブ形
加算器では、読み出した部分積およびアキュムレータに
保持されたデータに対してキャリーセイブ形の加算処理
が行われ、第１および第２の部分和が求められる。これ
ら第１および第２の部分和は、算術論理演算器に入力さ
れ、ここで所定の算術論理演算が行われ、その算術演算
結果はアキュムレータに格納される。アキュムレータに
格納されたデータは、キャリーセイブ形加算器に入力さ
れ、次サイクルの演算処理に用いられる。
いて、与えられた乗数と被乗数との部分積が求められ、
次いで求めた部分積の和が求められて第１および第２の
部分積が生成され、これら第１および第２の部分積は第
１の積レジスタおよび第２の積レジスタに格納される。
第１および第２の積レジスタに格納された部分積はキャ
リーセイブ形加算器で読み出される。キャリーセイブ形
加算器では、読み出した部分積およびアキュムレータに
保持されたデータに対してキャリーセイブ形の加算処理
が行われ、第１および第２の部分和が求められる。これ
ら第１および第２の部分和は、算術論理演算器に入力さ
れ、ここで所定の算術論理演算が行われ、その算術演算
結果はアキュムレータに格納される。アキュムレータに
格納されたデータは、キャリーセイブ形加算器に入力さ
れ、次サイクルの演算処理に用いられる。
【００１３】また、本発明によれば、機能選択回路に入
力される選択信号の入力レベルに応じて、積和演算処理
を行うか算術論理演算処理を行うかが選択される。この
機能選択に応じた演算処理がキャリーセイブ形加算器あ
るいは算術論理演算器で行われる。
力される選択信号の入力レベルに応じて、積和演算処理
を行うか算術論理演算処理を行うかが選択される。この
機能選択に応じた演算処理がキャリーセイブ形加算器あ
るいは算術論理演算器で行われる。
【００１４】
【実施例】図１は、本発明に係る演算回路の一実施例を
示すブロック構成図であって、従来例を示す図４および
図６と同一構成部分と同一符号をもって表す。すなわ
ち、１は乗数格納レジスタ、２は被乗数格納レジスタ、
３ａは乗算器、３１は部分積生成器、３２は部分積換算
器、３４Ｌは第１の積レジスタ、３４Ｒは第２の積レジ
スタ、３５は３入力２出力のキャリーセイブ形加算器、
５は２入力１出力の算術論理演算器(ALU/adder) 、６は
アキュムレータをそれぞれ示している。
示すブロック構成図であって、従来例を示す図４および
図６と同一構成部分と同一符号をもって表す。すなわ
ち、１は乗数格納レジスタ、２は被乗数格納レジスタ、
３ａは乗算器、３１は部分積生成器、３２は部分積換算
器、３４Ｌは第１の積レジスタ、３４Ｒは第２の積レジ
スタ、３５は３入力２出力のキャリーセイブ形加算器、
５は２入力１出力の算術論理演算器(ALU/adder) 、６は
アキュムレータをそれぞれ示している。
【００１５】乗算器３ａは、図６の乗算器３のキャリー
プロパゲート形加算器３３の代わりに３入力２出力のキ
ャリーセイブ形加算器３５を適用し、２つの部分積ＰＰ
1 ，ＰＰ2 を出力する部分積換算器３２とキャリーセイ
ブ形加算器３５の２入力との間にそれぞれ第１の積レジ
スタ３４Ｌおよび第２の積レジスタ３４Ｒが設けられて
いる。そして、キャリーセイブ形加算器３５の残りの１
入力にはアキュムレータ６の出力が接続され、キャリー
セイブ形加算器３５の２出力は算術論理演算器５の２入
力にそれぞれ接続されている。
プロパゲート形加算器３３の代わりに３入力２出力のキ
ャリーセイブ形加算器３５を適用し、２つの部分積ＰＰ
1 ，ＰＰ2 を出力する部分積換算器３２とキャリーセイ
ブ形加算器３５の２入力との間にそれぞれ第１の積レジ
スタ３４Ｌおよび第２の積レジスタ３４Ｒが設けられて
いる。そして、キャリーセイブ形加算器３５の残りの１
入力にはアキュムレータ６の出力が接続され、キャリー
セイブ形加算器３５の２出力は算術論理演算器５の２入
力にそれぞれ接続されている。
【００１６】第１の積レジスタ３４Ｌは、部分積換算器
３２で得られた値ＰＬの部分積ＰＰ 1 を保持する。第２
の積レジスタ３４Ｒは、部分積換算器３２で得られた値
ＰＲの部分積ＰＰ2 を保持する。
３２で得られた値ＰＬの部分積ＰＰ 1 を保持する。第２
の積レジスタ３４Ｒは、部分積換算器３２で得られた値
ＰＲの部分積ＰＰ2 を保持する。
【００１７】キャリーセイブ形加算器３５は、第１の積
レジスタ３４Ｌ、第２の積レジスタ３４Ｒおよびアキュ
ムレータ６に保持されたデータを、キャリーを保存した
形で加算し、第１および第２の部分和ＰＳ1 ，ＰＳ2 を
求め、算術論理演算器５に出力する。
レジスタ３４Ｌ、第２の積レジスタ３４Ｒおよびアキュ
ムレータ６に保持されたデータを、キャリーを保存した
形で加算し、第１および第２の部分和ＰＳ1 ，ＰＳ2 を
求め、算術論理演算器５に出力する。
【００１８】図２は、キャリーセイブ形加算器３５の構
成例を示す図で、図中、３５−１〜３５−ｎ（ＦＡ１〜
ＦＡｎ）は全加算器を示している。キャリーセイブ形加
算器３５は、図２に示すように、３入力ｘｎ，ｙｎ，ｚ
ｎの総和を求め、図７に示すキャリープロパゲート形加
算器と異なり、キャリーを上位側に伝搬させるのではな
く、キャリーを上位側に送らずに保存（SAVE) して加算
の際に加え、各全加算器３５−１〜３５−ｎから和出力
Ｓ1 〜Ｓｎ、およびキャリー出力Ｃ1 〜Ｃｎを出力す
る。
成例を示す図で、図中、３５−１〜３５−ｎ（ＦＡ１〜
ＦＡｎ）は全加算器を示している。キャリーセイブ形加
算器３５は、図２に示すように、３入力ｘｎ，ｙｎ，ｚ
ｎの総和を求め、図７に示すキャリープロパゲート形加
算器と異なり、キャリーを上位側に伝搬させるのではな
く、キャリーを上位側に送らずに保存（SAVE) して加算
の際に加え、各全加算器３５−１〜３５−ｎから和出力
Ｓ1 〜Ｓｎ、およびキャリー出力Ｃ1 〜Ｃｎを出力す
る。
【００１９】次に、上記構成による動作を説明する。Ｍ
ＡＣオペレーションが開始されると、乗数Ｍi が乗数格
納レジスタ１に格納され、被乗数Ｎi が被乗数格納レジ
スタ２に格納される。そして、乗算器３ａの部分積生成
器３１において乗数格納レジスタ１に格納された乗数Ｍ
i と被乗数格納レジスタ２に格納された被乗数Ｎi との
部分積が、たとえばブースアルゴリズムに基づいて求め
られる。部分積生成器３１で求められた複数の部分積は
部分積換算器３２に入力され、ここで減算あるいは加算
されて２つの部分積ＰＰ1 ，ＰＰ2 にまとめられ、部分
積ＰＰ1 は第１の積レジスタ３４Ｌに格納され、部分積
ＰＰ2 は第２の積レジスタ３４Ｒに格納される。
ＡＣオペレーションが開始されると、乗数Ｍi が乗数格
納レジスタ１に格納され、被乗数Ｎi が被乗数格納レジ
スタ２に格納される。そして、乗算器３ａの部分積生成
器３１において乗数格納レジスタ１に格納された乗数Ｍ
i と被乗数格納レジスタ２に格納された被乗数Ｎi との
部分積が、たとえばブースアルゴリズムに基づいて求め
られる。部分積生成器３１で求められた複数の部分積は
部分積換算器３２に入力され、ここで減算あるいは加算
されて２つの部分積ＰＰ1 ，ＰＰ2 にまとめられ、部分
積ＰＰ1 は第１の積レジスタ３４Ｌに格納され、部分積
ＰＰ2 は第２の積レジスタ３４Ｒに格納される。
【００２０】第１および第２の積レジスタ３４Ｒ，３４
Ｌに保持された値ＰＬi ，ＰＲi の部分積は、キャリー
セイブ形加算器３５により読み出される。また、キャリ
ーセイブ形加算器３５には、１サイクル前のＭＡＣオペ
レーションにおいて算術論理演算器５で得られ、アキュ
ムレータ６に保持されている値Ａi-1 が入力される。キ
ャリーセイブ形加算器３５では、３つの入力に対する加
算処理が行われて、第１および第２の部分和ＰＳ1 ，Ｐ
Ｓ2 が算出され、算術論理演算器５に出力される。
Ｌに保持された値ＰＬi ，ＰＲi の部分積は、キャリー
セイブ形加算器３５により読み出される。また、キャリ
ーセイブ形加算器３５には、１サイクル前のＭＡＣオペ
レーションにおいて算術論理演算器５で得られ、アキュ
ムレータ６に保持されている値Ａi-1 が入力される。キ
ャリーセイブ形加算器３５では、３つの入力に対する加
算処理が行われて、第１および第２の部分和ＰＳ1 ，Ｐ
Ｓ2 が算出され、算術論理演算器５に出力される。
【００２１】算術論理演算器５においては、入力された
第１および第２の部分和ＰＳ1 ，ＰＳ2 に基づく算術論
理演算が行われ、その演算結果がアキュムレータ６に格
納される。その結果、アキュムレータ６の値Ａi は（Ａ
i-1 ＋Ｐi ）となり、このアキュムレータ６の値Ａi は
キャリーセイブ形加算器３５に入力され、次サイクルの
ＭＡＣオペレーションに用いられる。以上の処理が、通
常、１クロックサイクル毎に順次行われる。
第１および第２の部分和ＰＳ1 ，ＰＳ2 に基づく算術論
理演算が行われ、その演算結果がアキュムレータ６に格
納される。その結果、アキュムレータ６の値Ａi は（Ａ
i-1 ＋Ｐi ）となり、このアキュムレータ６の値Ａi は
キャリーセイブ形加算器３５に入力され、次サイクルの
ＭＡＣオペレーションに用いられる。以上の処理が、通
常、１クロックサイクル毎に順次行われる。
【００２２】以上説明したように、本実施例によれば、
アキュムレータ６と、与えられた乗数と被乗数との部分
積を求め、部分積の総和を求めて第１および第２の部分
積ＰＰ1 ，ＰＰ2 を生成する部分積生成器３１および部
分積換算器３２と、第１の部分積ＰＰ1 を保持する第１
の積レジスタ３４Ｌと、第２の部分積ＰＰ2 を保持する
第２の積レジスタ３４Ｒと、第１の積レジスタ３４Ｌ、
第２の積レジスタ３４Ｒおよびアキュムレータ６に保持
されたデータを加算し、第１および第２の部分和Ｐ
Ｓ1 ，ＰＳ2 を求めるキャリーセイブ形加算器３５と、
キャリーセイブ形加算器３５による第１および第２の部
分和ＰＳ1 ，ＰＳ2 に基づく算術演算を行い、その算術
演算結果をアキュムレータ６に保持させる算術論理演算
器５とを設けたので、ディジタル信号処理に必須の積和
演算に高速化を図れ、またデバイスにおけるシリコン面
積を小さくでき回路規模の増大を防止できる。また、従
来の回路と同様の命令をそのまま用いることができ、高
速のクロックに動作可能なＤＳＰを容易に実現すること
ができる。
アキュムレータ６と、与えられた乗数と被乗数との部分
積を求め、部分積の総和を求めて第１および第２の部分
積ＰＰ1 ，ＰＰ2 を生成する部分積生成器３１および部
分積換算器３２と、第１の部分積ＰＰ1 を保持する第１
の積レジスタ３４Ｌと、第２の部分積ＰＰ2 を保持する
第２の積レジスタ３４Ｒと、第１の積レジスタ３４Ｌ、
第２の積レジスタ３４Ｒおよびアキュムレータ６に保持
されたデータを加算し、第１および第２の部分和Ｐ
Ｓ1 ，ＰＳ2 を求めるキャリーセイブ形加算器３５と、
キャリーセイブ形加算器３５による第１および第２の部
分和ＰＳ1 ，ＰＳ2 に基づく算術演算を行い、その算術
演算結果をアキュムレータ６に保持させる算術論理演算
器５とを設けたので、ディジタル信号処理に必須の積和
演算に高速化を図れ、またデバイスにおけるシリコン面
積を小さくでき回路規模の増大を防止できる。また、従
来の回路と同様の命令をそのまま用いることができ、高
速のクロックに動作可能なＤＳＰを容易に実現すること
ができる。
【００２３】図３は、本発明に係る演算回路の要部の他
の構成例を示す回路図である。なお、この構成は、ｉビ
ットに対応する構成を示している。この回路では、キャ
リーセイブ形加算器の全加算器３５−ｉの入力前段に機
能選択回路３６ｉが設けられ、機能選択回路３６ｉへの
選択回路ｓｅｌの入力レベルに応じて通常の算術論理演
算処理とキャリーセイブ形加算処理とを切り換えるよう
に構成されいる。
の構成例を示す回路図である。なお、この構成は、ｉビ
ットに対応する構成を示している。この回路では、キャ
リーセイブ形加算器の全加算器３５−ｉの入力前段に機
能選択回路３６ｉが設けられ、機能選択回路３６ｉへの
選択回路ｓｅｌの入力レベルに応じて通常の算術論理演
算処理とキャリーセイブ形加算処理とを切り換えるよう
に構成されいる。
【００２４】全加算器３５−ｉは、和生成回路３５１
（ｓｕｍ）とキャリー生成回路３５２（ｃａｒｒｙ）と
から構成されている。和生成回路３５１は、３入力ｘ
ｉ’，ｙｉ’，ｚｉ’の排他的論理和をとり、その結果
を和出力ｓｉとして出力する。キャリー生成回路３５２
は、（ｘｉ’・ｙｉ’）＋（ｘｉ’・ｚｉ’）＋（ｙ
ｉ’・ｚｉ’）を求め、キャリー出力ｃｉとして出力す
る。
（ｓｕｍ）とキャリー生成回路３５２（ｃａｒｒｙ）と
から構成されている。和生成回路３５１は、３入力ｘ
ｉ’，ｙｉ’，ｚｉ’の排他的論理和をとり、その結果
を和出力ｓｉとして出力する。キャリー生成回路３５２
は、（ｘｉ’・ｙｉ’）＋（ｘｉ’・ｚｉ’）＋（ｙ
ｉ’・ｚｉ’）を求め、キャリー出力ｃｉとして出力す
る。
【００２５】機能選択回路３６ｉは、２入力オア回路３
６１、２入力アンド回路３６２，３６３、およびインバ
ータ３６４により構成されている。オア回路３６１の一
方の入力はデータｘｉの入力ラインに接続され、他方の
入力はインバータ３６４の出力に接続されている。オア
回路３６１の出力は全加算器３５−ｉのキャリー生成回
路３５２の入力ｘｉ’に接続されている。アンド回路３
６２，３６３の一方の入力およびインバータ３６４の入
力は選択信号ｓｅｌの入力ラインに接続されている。ア
ンド回路３６２の他方の入力はデータｙｉの入力ライン
に接続され、その接続中点は全加算器３５−ｉのキャリ
ー生成回路３５２の入力ｙｉ’に接続されている。ま
た、アンド回路３６２の出力は和生成回路３５１の入力
ｙｉ’に接続されている。アンド回路３６３の他方の入
力はデータｚｉの入力ラインに接続され、その出力はキ
ャリー生成回路３５２の入力ｚｉ’および和生成回路３
５１の入力ｚｉ’に接続されている。
６１、２入力アンド回路３６２，３６３、およびインバ
ータ３６４により構成されている。オア回路３６１の一
方の入力はデータｘｉの入力ラインに接続され、他方の
入力はインバータ３６４の出力に接続されている。オア
回路３６１の出力は全加算器３５−ｉのキャリー生成回
路３５２の入力ｘｉ’に接続されている。アンド回路３
６２，３６３の一方の入力およびインバータ３６４の入
力は選択信号ｓｅｌの入力ラインに接続されている。ア
ンド回路３６２の他方の入力はデータｙｉの入力ライン
に接続され、その接続中点は全加算器３５−ｉのキャリ
ー生成回路３５２の入力ｙｉ’に接続されている。ま
た、アンド回路３６２の出力は和生成回路３５１の入力
ｙｉ’に接続されている。アンド回路３６３の他方の入
力はデータｚｉの入力ラインに接続され、その出力はキ
ャリー生成回路３５２の入力ｚｉ’および和生成回路３
５１の入力ｚｉ’に接続されている。
【００２６】このような回路構成において、選択信号ｓ
ｅｌがローレベル「０」で機能選択回路３６ｉに入力さ
れると、全加算器の和出力ｓｉ＝ｘｉとなり、キャリー
出力ｃｉ＝ｙｉとなる。すなわち、選択信号ｓｅｌがロ
ーレベル「０」の場合、本回路では算術論理演算器（Ａ
ＬＵ／ａｄｄｅｒ）と同等のオペレーションが行われ
る。これに対して、選択信号ｓｅｌがハイレベル「１」
の場合、上述した本来のキャリーセイブ形加算器と同等
のオペレーションが行われる。
ｅｌがローレベル「０」で機能選択回路３６ｉに入力さ
れると、全加算器の和出力ｓｉ＝ｘｉとなり、キャリー
出力ｃｉ＝ｙｉとなる。すなわち、選択信号ｓｅｌがロ
ーレベル「０」の場合、本回路では算術論理演算器（Ａ
ＬＵ／ａｄｄｅｒ）と同等のオペレーションが行われ
る。これに対して、選択信号ｓｅｌがハイレベル「１」
の場合、上述した本来のキャリーセイブ形加算器と同等
のオペレーションが行われる。
【００２７】このような構成にすることにより、少ない
回路素子で、より多機能で効率の良い回路を実現できる
利点がある。
回路素子で、より多機能で効率の良い回路を実現できる
利点がある。
【００２８】
【発明の効果】以上説明したように、本発明の演算回路
によれば、ディジタル信号処理に必須の積和演算の高速
化を図れ、またデバイスにおけるシリコン面積を小さく
でき回路規模の増大を防止できる。また、従来の回路と
同様の命令をそのまま用いることができ、高速のクロッ
クに動作可能なＤＳＰを容易に実現することができる。
によれば、ディジタル信号処理に必須の積和演算の高速
化を図れ、またデバイスにおけるシリコン面積を小さく
でき回路規模の増大を防止できる。また、従来の回路と
同様の命令をそのまま用いることができ、高速のクロッ
クに動作可能なＤＳＰを容易に実現することができる。
【００２９】また、キャリーセイブ形演算器の入力前段
に、選択信号の入力に応じて、積和演算処理を行うか算
術論理演算処理を行うかを選択する機能選択回路を設け
たので、少ない回路素子で、より多機能で効率の良い回
路を実現できる利点がある。
に、選択信号の入力に応じて、積和演算処理を行うか算
術論理演算処理を行うかを選択する機能選択回路を設け
たので、少ない回路素子で、より多機能で効率の良い回
路を実現できる利点がある。
【図１】本発明に係る演算回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１の演算回路に用いられるキャリーセイブ形
加算器の構成例を示す図である。
加算器の構成例を示す図である。
【図３】本発明に係る演算回路の要部の他の構成例を示
す回路図である。
す回路図である。
【図４】一般的なＭＡＣ構造を有する演算回路の構成例
を示すブロック図である。
を示すブロック図である。
【図５】図４の回路に基づくＭＡＣオペレーションを示
すフローチャートである。
すフローチャートである。
【図６】図４の演算回路に用いられる乗算器の従来の構
成例を示すブロック図である。
成例を示すブロック図である。
【図７】キャリープロバゲート形加算器の構成例を示す
ブロック図である。
ブロック図である。
１…乗数格納レジスタ
２…被乗数格納レジスタ
３ａ…乗算器
３１…部分積生成器
３２…部分積換算器
３４Ｌ…第１の積レジスタ
３４Ｒ…第２の積レジスタ
３５…キャリーセイブ形加算器
３５１…和生成回路
３５２…キャリー生成回路
３６ｉ…機能選択回路
３６１…オア回路
３６２，３６３…アンド回路
３６４…インバータ
５…算術論理演算器(ALU/adder)
６…アキュムレータ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52
G06F 17/10
Claims (2)
- 【請求項１】 アキュムレータと、 与えられた乗数と被乗数との部分積を求め、当該部分積
の和を求めて第１および第２の部分積を生成する部分積
生成器と、 上記第１の部分積を保持する第１の積レジスタと、 上記第２の部分積を保持する第２の積レジスタと、 上記第１の積レジスタ、上記第２の積レジスタおよび上
記アキュムレータに保持されたデータを加算し、第１お
よび第２の部分和を求めるキャリーセイブ形加算器と、 上記キャリーセイブ形加算器による第１および第２の部
分和に基づく算術論理演算を行い、その算術演算結果を
上記アキュムレータに保持させる算術論理演算器とを有
する演算回路。 - 【請求項２】 上記キャリーセイブ形演算器の入力前段
に、選択信号の入力に応じて、積和演算処理を行うか算
術論理演算処理を行うかを選択する機能選択回路を有す
る請求項１記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05937994A JP3413940B2 (ja) | 1994-03-29 | 1994-03-29 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05937994A JP3413940B2 (ja) | 1994-03-29 | 1994-03-29 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271555A JPH07271555A (ja) | 1995-10-20 |
| JP3413940B2 true JP3413940B2 (ja) | 2003-06-09 |
Family
ID=13111597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05937994A Expired - Fee Related JP3413940B2 (ja) | 1994-03-29 | 1994-03-29 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3413940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7181484B2 (en) * | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
| WO2004029793A1 (en) | 2002-09-24 | 2004-04-08 | Interdigital Technology Corporation | Computationally efficient mathematical engine |
-
1994
- 1994-03-29 JP JP05937994A patent/JP3413940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07271555A (ja) | 1995-10-20 |
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