JP3411370B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法及び半導体装置に関し、特に、ＭＩＳ（Metal-Insula
tor-Semiconductor ）構造のトランジスタと、多結晶シ
リコン膜を絶縁膜を介して上下に積層してなるコンデン
サ（容量）とを同一基板内に備えた半導体装置におい
て、製造工程の複雑化等の不具合を招くことなく電圧依
存性の小さいコンデンサを製造することができる製造方
法及びそのような不具合を招くことなく電圧依存性の小
さいコンデンサを製造するのに好適な半導体装置の構造
を提供するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a MIS (Metal-Insula).
(tor-Semiconductor) structure transistor and a capacitor (capacitance) formed by stacking a polycrystalline silicon film on top of each other with an insulating film interposed between them in a semiconductor device. The present invention provides a manufacturing method capable of manufacturing a capacitor having a small voltage dependence without causing such a problem, and a semiconductor device structure suitable for manufacturing a capacitor having a small voltage dependence without causing such a defect.
【０００２】[0002]
【従来の技術】半導体基板に作り込まれるコンデンサの
構造としては、半導体基板−多結晶シリコン膜、多結晶
シリコン膜−多結晶シリコン膜、多結晶シリコン膜−金
属膜という様な組合せの間に絶縁膜を介した構造が考え
られるが、電圧依存性が比較的小さい（１００ｐｐｍ／
Ｖ程度）という理由から、多結晶シリコン膜を絶縁膜を
介して上下に積層した構造が良く採用されている。2. Description of the Related Art As a structure of a capacitor built in a semiconductor substrate, insulation is provided between a semiconductor substrate-polycrystalline silicon film, a polycrystalline silicon film-polycrystalline silicon film, and a polycrystalline silicon film-metal film. A structure via a membrane is conceivable, but the voltage dependence is relatively small (100 ppm /
For this reason, a structure in which polycrystalline silicon films are vertically stacked with an insulating film interposed is often adopted.
【０００３】そして、そのような構造であるコンデンサ
の従来の製造工程は、図３（ａ）〜（ｄ）に示すような
ものであった。なお、図３には、ＬＤＤ構造のＭＯＳト
ランジスタ９と、多結晶シリコン膜を絶縁膜を介して上
下に積層してなるコンデンサ１２とを、同一基板に備え
る場合の製造方法を示している。即ち、素子領域には後
にゲート酸化膜２ａとなる薄い酸化膜２が形成され、素
子分離領域にはＬＯＣＯＳ酸化膜３が形成されたｐ形の
シリコン基板１の全面に、多結晶シリコン膜を堆積し、
多結晶シリコン膜にリンドープ或いはイオン注入により
ｎ形不純物を導入してその低抵抗化を図った後に、その
多結晶シリコン膜を公知のフォト・リソ工程により選択
的にエッチングして、薄い酸化膜２上にＭＯＳトランジ
スタ用のゲート電極４を形成し、ＬＯＣＯＳ酸化膜３上
にコンデンサの下部電極５を形成する（図３（ａ）参
照）。The conventional manufacturing process of a capacitor having such a structure is as shown in FIGS. 3 (a) to 3 (d). Note that FIG. 3 shows a manufacturing method in the case where the MOS transistor 9 having the LDD structure and the capacitor 12 formed by vertically stacking a polycrystalline silicon film with an insulating film interposed therebetween are provided on the same substrate. That is, a polycrystalline silicon film is deposited on the entire surface of a p-type silicon substrate 1 in which a thin oxide film 2 to be a gate oxide film 2a later is formed in the element region and a LOCOS oxide film 3 is formed in the element isolation region. Then
After introducing an n-type impurity into the polycrystalline silicon film by phosphorus doping or ion implantation to reduce its resistance, the polycrystalline silicon film is selectively etched by a known photolithography process to form a thin oxide film 2. A gate electrode 4 for a MOS transistor is formed thereon, and a lower electrode 5 of the capacitor is formed on the LOCOS oxide film 3 (see FIG. 3A).
【０００４】次いで、イオン注入により低濃度の例えば
リン等のｎ形不純物を打ち込んで、ＬＤＤ構造のＭＯＳ
トランジスタの低濃度拡散層となるｎ- 不純物層６を形
成し、その後に、酸化膜を堆積しこれに対して異方性エ
ッチングを行ってゲート電極４の側面にサイドウォール
４ａを形成する（図３（ｂ）参照）。なお、この時には
必然的に下部電極５の側面にもサイドウォール５ａが形
成されるが、サイドウォール５ａは絶縁体であるから特
に問題はない。Then, a low concentration n-type impurity such as phosphorus is implanted by ion implantation to form an LDD structure MOS.
An n − impurity layer 6 to be a low-concentration diffusion layer of the transistor is formed, and then an oxide film is deposited and anisotropic etching is performed thereon to form a sidewall 4a on the side surface of the gate electrode 4 (see FIG. 3 (b)). At this time, the sidewall 5a is inevitably formed on the side surface of the lower electrode 5, but there is no particular problem because the sidewall 5a is an insulator.
【０００５】次いで、高濃度の例えば砒素等のｎ形不純
物をイオン注入により打ち込んで、高濃度拡散層となる
ｎ+ 不純物層７を形成して、ＭＯＳトランジスタのソー
ス・ドレイン８を完成させる（図３（ｃ）参照）。な
お、この時点で、ＬＤＤ構造のＭＯＳトランジスタ９が
完成する。次いで、下部電極５の上面に、シリコン酸化
膜の単層構造或いはシリコン酸化膜−シリコン窒化膜の
多層構造等からなるコンデンサの絶縁膜１０と、多結晶
シリコンからなるコンデンサの上部電極１１とを、公知
のフォト・リソ工程により形成する（図３（ｄ）参
照）。なお、この時点で、絶縁膜１０を下部電極５及び
上部電極１１で挟み込んだ構造のコンデンサ１２が完成
する。Then, a high concentration n-type impurity such as arsenic is implanted by ion implantation to form an n + impurity layer 7 to be a high concentration diffusion layer to complete the source / drain 8 of the MOS transistor (FIG. 3 (c)). At this point, the LDD structure MOS transistor 9 is completed. Then, on the upper surface of the lower electrode 5, an insulating film 10 of a capacitor having a single-layer structure of a silicon oxide film or a multilayer structure of a silicon oxide film-silicon nitride film, and an upper electrode 11 of a capacitor made of polycrystalline silicon, It is formed by a known photolithography process (see FIG. 3D). At this point, the capacitor 12 having a structure in which the insulating film 10 is sandwiched between the lower electrode 5 and the upper electrode 11 is completed.
【０００６】その後は、ゲート酸化膜２ａのみを残して
薄い酸化膜２を剥離し、層間絶縁膜となるＳＯＧ膜１３
を形成し、ゲート電極４，ソース・ドレイン８，上部電
極１４に対して配線１４を接続する（図３（ｅ）参
照）。After that, the thin oxide film 2 is peeled off leaving only the gate oxide film 2a, and the SOG film 13 serving as an interlayer insulating film is formed.
Then, the wiring 14 is connected to the gate electrode 4, the source / drain 8 and the upper electrode 14 (see FIG. 3E).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述し
たような構造のコンデンサ１２にあっては、小さいとは
いえ１００ｐｐｍ／Ｖ程度の電圧依存性があるため、例
えば高精度のＡ／Ｄ変換器等の実現するための障害とな
り、回路設計上の工夫により対処しなければならず、ま
た半導体素子の微細化に伴うコンデンサ１２の絶縁膜１
０の薄膜化によりさらに電圧依存性が大きくなってしま
い、Ａ／Ｄ変換器等への利用がさらに難しくなっている
という問題点がある。However, the capacitor 12 having the above-described structure has a voltage dependency of about 100 ppm / V, although it is small, and therefore, for example, a high-precision A / D converter or the like. Is an obstacle to the realization of the above, and must be dealt with by devising the circuit design, and the insulating film 1 of the capacitor 12 accompanying the miniaturization of the semiconductor element.
There is a problem in that the thin film of 0 further increases the voltage dependency, making it more difficult to use for an A / D converter or the like.
【０００８】ここで、多結晶シリコン膜を絶縁膜を介し
て上下に積層してなるコンデンサ１２にあっては、下部
電極５の絶縁膜１０側界面の不純物濃度と上部電極１１
の絶縁膜１０側界面の不純物濃度との差が小さいほうが
コンデンサの電圧依存性が小さくなり、またそれら界面
の不純物濃度は高い方がコンデンサの電圧依存性が小さ
いことが判っている（例えば『“Matching Properties,
and Voltage and Tempreature Dependence of MOS Capa
citors”IEEE Journal of Solid-State Circuits, VOL.
SC16,No6 pp608-618(1981)』等に詳しい。）。Here, in a capacitor 12 in which polycrystalline silicon films are laminated one on top of the other through an insulating film, the impurity concentration at the interface of the lower electrode 5 on the insulating film 10 side and the upper electrode 11
It is known that the smaller the difference from the impurity concentration at the interface of the insulating film 10 side, the smaller the voltage dependence of the capacitor, and the higher the impurity concentration at these interfaces, the smaller the voltage dependence of the capacitor (for example, "" Matching Properties,
and Voltage and Tempreature Dependence of MOS Capa
citors ”IEEE Journal of Solid-State Circuits, VOL.
SC16, No6 pp608-618 (1981) ”etc. ).
【０００９】つまり、コンデンサ１２の下部電極５は、
低抵抗化が必要なゲート電極４を形成する工程で同時に
形成されることから、ある程度の不純物が導入されてい
るのに対し、上部電極１１には特に不純物の注入が行わ
れないから下部電極５のように不純物濃度は高くなって
いないため、それら下部電極５及び上部電極１１間の不
純物濃度に差が生じ、コンデンサ１２の電圧依存性を例
えば数１０ｐｐｍ／Ｖ程度の極めて小さい値に抑えるこ
とができないのである。That is, the lower electrode 5 of the capacitor 12 is
Since the impurities are introduced to some extent because they are formed at the same time in the step of forming the gate electrode 4 that needs to have a low resistance, the upper electrode 11 is not particularly implanted with impurities, so that the lower electrode 5 is formed. As described above, since the impurity concentration is not high, a difference occurs in the impurity concentration between the lower electrode 5 and the upper electrode 11, and the voltage dependence of the capacitor 12 can be suppressed to an extremely small value of, for example, several tens ppm / V. You can't.
【００１０】なお、このような不具合を解決するため
に、図３（ｄ）の状態となった後に、上部電極１１に対
して不純物を注入する工程を増やすことが考えられる
が、これでは、確かに上部電極１１の不純物濃度を高く
することができるが、工程数が増加してしまうため得策
とはいえないのである。本発明は、このような従来の技
術が有する問題点に着目してなされたものであって、製
造工程の複雑化等の不具合を招くことなく電圧依存性の
小さいコンデンサを製造することができる製造方法及び
そのような不具合を招くことなく電圧依存性の小さいコ
ンデンサを製造するのに好適な半導体装置の構造を提供
することを目的としている。In order to solve such a problem, it is conceivable to increase the number of steps of injecting impurities into the upper electrode 11 after the state shown in FIG. 3 (d) is obtained. In addition, although the impurity concentration of the upper electrode 11 can be increased, it is not a good idea because the number of steps is increased. The present invention has been made by paying attention to the problems of the conventional technique as described above, and it is possible to manufacture a capacitor having a small voltage dependence without causing a defect such as a complicated manufacturing process. It is an object of the present invention to provide a method and a structure of a semiconductor device suitable for manufacturing a capacitor having a small voltage dependence without causing such a problem.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、ＭＩＳ構造のトランジスタ
と、上部電極及び下部電極を絶縁膜を挟んで上下に積層
してなるコンデンサとを、同一の半導体基板上に備えた
半導体装置の製造方法であって、前記半導体基板上に多
結晶シリコン膜を形成し、その多結晶シリコン膜に不純
物を導入し、次いでその多結晶シリコン膜を選択的にエ
ッチングして前記トランジスタのゲート電極及び前記コ
ンデンサの下部電極を形成した後に、前記下部電極の上
面に前記コンデンサの絶縁膜及び上部電極を形成し、そ
して、前記トランジスタのソース・ドレインを形成する
ための前記半導体基板へのイオン注入によって、前記上
部電極にも不純物を打ち込むとともに、前記コンデンサ
の上部電極の厚さを、前記イオン注入の条件（例えば、
打ち込み量，打ち込みエネルギ等）から決まる多結晶シ
リコン内でのイオンの到達深さとした。In order to achieve the above object, the invention according to claim 1 is a transistor having a MIS structure and a capacitor in which an upper electrode and a lower electrode are vertically stacked with an insulating film interposed therebetween. In a method for manufacturing a semiconductor device provided on the same semiconductor substrate, wherein a polycrystalline silicon film is formed on the semiconductor substrate, impurities are introduced into the polycrystalline silicon film, and then the polycrystalline silicon film is formed. After selectively etching to form the gate electrode of the transistor and the lower electrode of the capacitor, the insulating film and the upper electrode of the capacitor are formed on the upper surface of the lower electrode, and the source / drain of the transistor is formed. by ion implantation into the semiconductor substrate for, with implanting impurities to the upper electrode, said capacitor
The thickness of the upper electrode of the ion implantation conditions (for example,
Polycrystalline film determined by implantation amount, implantation energy, etc.)
The depth reached by the ions in the recon .
【００１２】また、請求項２に係る発明は、ＭＩＳ構造
のトランジスタと、上部電極及び下部電極を絶縁膜を挟
んで上下に積層してなるコンデンサとを、同一の半導体
基板上に備えた半導体装置の製造方法であって、前記半
導体基板上に多結晶シリコン膜を形成し、その多結晶シ
リコン膜に不純物を導入し、次いでその多結晶シリコン
膜を選択的にエッチングして前記トランジスタのゲート
電極及び前記コンデンサの下部電極を形成した後に、前
記下部電極の上面に前記コンデンサの絶縁膜及び上部電
極を形成し、そして、前記トランジスタのソース・ドレ
インを形成するための前記半導体基板へのイオン注入に
よって、前記上部電極にも不純物を打ち込むとともに、
前記コンデンサの上部電極の厚さを、前記イオン注入に
よって打ち込まれた不純物が、前記コンデンサの絶縁膜
との界面近傍に集中するような厚さとした。そして、上
記目的を達成するために、請求項３に係る発明は、ＭＩ
Ｓ構造のトランジスタと、多結晶シリコンからなる上部
電極及び下部電極を絶縁膜を挟んで上下に積層してなる
コンデンサとを、同一の半導体基板上に備えた半導体装
置において、前記コンデンサの上部電極の厚さを、前記
トランジスタのソース・ドレインを形成するためのイオ
ン注入の条件から決まる多結晶シリコン内でのイオンの
到達深さとした。The invention according to claim 2 has a MIS structure
An insulating film is sandwiched between the transistor and the upper and lower electrodes.
The same semiconductor as a capacitor
A method of manufacturing a semiconductor device provided on a substrate, comprising:
Form a polycrystalline silicon film on the conductor substrate and
Impurities are introduced into the recon film and then the polycrystalline silicon
The gate of the transistor by selectively etching the film
After forming the electrodes and the lower electrode of the capacitor,
On the upper surface of the lower electrode, the insulating film and the upper electrode of the capacitor are
Forming a pole, and the source and drain of the transistor
Ion implantation into the semiconductor substrate to form
Therefore, while implanting impurities in the upper electrode,
The thickness of the upper electrode of the capacitor is set so that the impurities implanted by the ion implantation are concentrated near the interface with the insulating film of the capacitor. In order to achieve the above object, the invention according to claim 3 is MI
In a semiconductor device having a transistor having an S structure and a capacitor in which an upper electrode and a lower electrode made of polycrystalline silicon are vertically stacked with an insulating film sandwiched therebetween on a same semiconductor substrate, the upper electrode of the capacitor is The thickness was set as the arrival depth of the ions in the polycrystalline silicon determined by the ion implantation conditions for forming the source / drain of the transistor.
【００１３】ここで、ＭＩＳ構造のトランジスタとは、
金属（Metal ）−絶縁膜（Insulator ）−半導体（Semi
conductor ）という積層構造を有する電界効果トランジ
スタであって、例えば絶縁膜が酸化膜であるＭＯＳ構造
のトランジスタや、絶縁膜が酸化膜−窒化膜−酸化膜の
多層構造であるＭＯＮＯＳ構造のトランジスタ等が考え
られる。Here, the MIS structure transistor is
Metal (Insulator) -Semiconductor (Semi)
conductor), which is a field-effect transistor having a laminated structure, for example, a MOS structure transistor in which an insulating film is an oxide film, a MONOS structure transistor in which an insulating film is a multilayer structure of an oxide film-nitride film-oxide film, and the like. Conceivable.
【００１４】[0014]
【作用】請求項１に係る発明にあっては、半導体基板上
に多結晶シリコン膜が形成され、その多結晶シリコン膜
に不純物を導入されてその低抵抗化が図られた後に、そ
の多結晶シリコン膜を選択的にエッチングしてトランジ
スタのゲート電極及びコンデンサの下部電極が形成され
る。そして、下部電極の上面にコンデンサの絶縁膜及び
上部電極が形成され、その後にトランジスタのソース・
ドレインを形成するためのイオン注入が行われる。According to the invention of claim 1, a polycrystalline silicon film is formed on a semiconductor substrate, and impurities are introduced into the polycrystalline silicon film to reduce the resistance thereof. The gate electrode of the transistor and the lower electrode of the capacitor are formed by selectively etching the silicon film. Then, the insulating film of the capacitor and the upper electrode are formed on the upper surface of the lower electrode, and after that, the source and
Ion implantation is performed to form the drain.
【００１５】すると、この時のイオン注入によって、コ
ンデンサの上部電極にも不純物が打ち込まれるから、上
部電極の不純物濃度が高くなり、その分下部電極の不純
物濃度との差が小さくなる。そして、コンデンサの上部
電極に打ち込まれたイオンは、絶縁膜との界面近傍に集
中することになるから、電圧依存性に特に影響のある絶
縁膜との界面の不純物濃度が高くなる。なお、請求項２
に係る発明によっても、請求項１に係る発明と同様の作
用が得られる。 Then, due to the ion implantation at this time, impurities are also implanted into the upper electrode of the capacitor, so that the impurity concentration of the upper electrode is increased and the difference from the impurity concentration of the lower electrode is correspondingly reduced. Then, the ions implanted into the upper electrode of the capacitor are concentrated near the interface with the insulating film, so that the impurity concentration at the interface with the insulating film, which particularly affects the voltage dependence, becomes high. Note that claim 2
According to the invention of claim 1, the same operation as the invention of claim 1 is also performed.
You get the benefit.
【００１６】そして、請求項３に係る発明であれば、コ
ンデンサの上部電極を、トランジスタのソース・ドレイ
ンを形成するためのイオン注入よりも前に形成しておけ
ば、コンデンサの上部電極にもイオンが注入され、しか
もそのイオンは、絶縁膜との界面近傍に集中することに
なるから、電圧依存性に特に影響のある絶縁膜との界面
の不純物濃度が高くなる。つまり、この請求項３に係る
発明は、上記請求項１、２に係る発明を実施するのに好
適である。According to the third aspect of the present invention, if the upper electrode of the capacitor is formed prior to the ion implantation for forming the source / drain of the transistor, the upper electrode of the capacitor will also have ions. And the ions are concentrated in the vicinity of the interface with the insulating film, so that the impurity concentration at the interface with the insulating film, which particularly affects the voltage dependence, becomes high. That is, the invention according to claim 3 is suitable for carrying out the invention according to claims 1 and 2 .
【００１７】[0017]
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１（ａ）〜（ｅ）は、本発明に係る半導体装
置の製造方法の一実施例における半導体装置の製造工程
を示す断面図である。なお、図１には、上述した図３と
同様に、ＬＤＤ構造のＭＯＳトランジスタ９と、多結晶
シリコン膜を絶縁膜を介して上下に積層してなるコンデ
ンサ１２とを、同一基板に備える場合の製造方法を示し
ている。Embodiments of the present invention will be described below with reference to the drawings. 1A to 1E are cross-sectional views showing a manufacturing process of a semiconductor device in an embodiment of a method of manufacturing a semiconductor device according to the present invention. Note that, in FIG. 1, as in the case of FIG. 3 described above, the case where the MOS transistor 9 having the LDD structure and the capacitor 12 in which a polycrystalline silicon film is stacked vertically with an insulating film interposed therebetween are provided on the same substrate. The manufacturing method is shown.
【００１８】即ち、本実施例にあっては、半導体基板と
してのｐ形のシリコン基板１上の素子領域に薄い酸化膜
２を形成し、同じシリコン基板１上の素子分離領域には
ＬＯＣＯＳ酸化膜３を形成する。次いで、シリコン基板
１の全面に、例えばＣＶＤ法により多結晶シリコン膜を
堆積し、多結晶シリコン膜にリンドープ或いはイオン注
入によりｎ形不純物を導入する。ここでｎ形不純物を導
入する理由は、主として後に形成されるゲート電極４の
低抵抗化を図るためであるが、後に形成されるコンデン
サ１２の下部電極５の不純物濃度を高くするためでもあ
る。そして、その多結晶シリコン膜を公知のフォト・リ
ソ工程により選択的にエッチングして、薄い酸化膜２上
にＭＯＳトランジスタ用のゲート電極４を形成し、ＬＯ
ＣＯＳ酸化膜３上にコンデンサの下部電極５を形成する
（図１（ａ）参照）。That is, in this embodiment, the thin oxide film 2 is formed in the element region on the p-type silicon substrate 1 as a semiconductor substrate, and the LOCOS oxide film is formed in the element isolation region on the same silicon substrate 1. 3 is formed. Then, a polycrystalline silicon film is deposited on the entire surface of the silicon substrate 1 by, for example, the CVD method, and an n-type impurity is introduced into the polycrystalline silicon film by phosphorus doping or ion implantation. The reason for introducing the n-type impurity here is mainly to reduce the resistance of the gate electrode 4 formed later, but also to increase the impurity concentration of the lower electrode 5 of the capacitor 12 formed later. Then, the polycrystalline silicon film is selectively etched by a known photolithography process to form a gate electrode 4 for a MOS transistor on the thin oxide film 2, and then the LO film is formed.
The lower electrode 5 of the capacitor is formed on the COS oxide film 3 (see FIG. 1A).
【００１９】次いで、下部電極５の上面に、シリコン酸
化膜の単層構造或いはシリコン酸化膜−シリコン窒化膜
の多層構造等からなるコンデンサの絶縁膜１０と、多結
晶シリコンからなるコンデンサの上部電極１１とを、公
知のフォト・リソ工程により形成する（図１（ｂ）参
照）。このように、本実施例にあっては、トランジスタ
が完成するよりも先に、絶縁膜１０を下部電極５及び上
部電極１１で挟み込んだ構造のコンデンサ１２の外観が
完成する。Next, on the upper surface of the lower electrode 5, an insulating film 10 of a capacitor having a single layer structure of a silicon oxide film or a multilayer structure of a silicon oxide film-silicon nitride film, and an upper electrode 11 of a capacitor made of polycrystalline silicon. And are formed by a known photolithography process (see FIG. 1B). As described above, in this embodiment, the appearance of the capacitor 12 having the structure in which the insulating film 10 is sandwiched between the lower electrode 5 and the upper electrode 11 is completed before the transistor is completed.
【００２０】ここで、上部電極１１は従来のそれに比べ
て若干薄めに形成するが、具体的には、後述するソース
・ドレインを形成するためのイオン注入の条件（例え
ば、打ち込み量，打ち込みエネルギ，打ち込み角度等）
と同じ条件で、上部電極１１を形成する多結晶シリコン
にイオン注入を行った場合のイオンの到達深さを上部電
極１１の厚さとする。Here, the upper electrode 11 is formed to be slightly thinner than the conventional one, but specifically, the conditions of ion implantation for forming the source / drain described later (for example, implantation amount, implantation energy, (Drive angle etc.)
Under the same conditions as above, the arrival depth of the ions when the polycrystalline silicon forming the upper electrode 11 is ion-implanted is the thickness of the upper electrode 11.
【００２１】次いで、イオン注入により低濃度の例えば
リン等のｎ形不純物を打ち込んで、ＬＤＤ構造のＭＯＳ
トランジスタの低濃度拡散層となるｎ- 不純物層６を形
成し、その後に、酸化膜を堆積しこれに対して異方性エ
ッチングを行ってゲート電極４の側面にサイドウォール
４ａを形成する（図１（ｃ）参照）。なお、この時に
は、必然的に下部電極５及び上部電極１１の側面にもサ
イドウォール５ａ，１１ａが形成されるが、それらサイ
ドウォール５ａ，１１ａは絶縁体であり、そもそも後の
工程で層間絶縁膜１３で覆われる部分であるから、特に
問題はない。Next, a low-concentration n-type impurity such as phosphorus is implanted by ion implantation to form an LDD structure MOS.
An n − impurity layer 6 to be a low-concentration diffusion layer of the transistor is formed, and then an oxide film is deposited and anisotropic etching is performed thereon to form a sidewall 4a on the side surface of the gate electrode 4 (see FIG. 1 (c)). At this time, the sidewalls 5a and 11a are inevitably formed on the side surfaces of the lower electrode 5 and the upper electrode 11 as well, but these sidewalls 5a and 11a are insulators, and in the first place, the interlayer insulating film is formed in a later step. Since it is a portion covered with 13, there is no particular problem.
【００２２】次いで、高濃度の例えば砒素等のｎ形不純
物をイオン注入により打ち込んで、高濃度拡散層となる
ｎ+ 不純物層７を形成して、ＭＯＳトランジスタのソー
ス・ドレイン８を完成させる（図１（ｄ）参照）。な
お、この時点で、ＬＤＤ構造のＭＯＳトランジスタ９が
完成する。そして、このイオン注入が行われると、この
時点では既に形成されている上部電極１１にもイオンが
注入されるため、その上部電極１１の不純物濃度も高く
なる。しかも、上部電極１１の厚さを、上述したように
決定しているから、そこに打ち込まれたイオンは、略絶
縁膜１０との界面部分に集中するから、特に界面部分の
不純物濃度が高くなる。Then, a high concentration n-type impurity such as arsenic is implanted by ion implantation to form an n + impurity layer 7 to be a high concentration diffusion layer to complete the source / drain 8 of the MOS transistor (FIG. 1 (d)). At this point, the LDD structure MOS transistor 9 is completed. Then, when this ion implantation is performed, ions are also implanted into the upper electrode 11 already formed at this point, so that the impurity concentration of the upper electrode 11 also increases. Moreover, since the thickness of the upper electrode 11 is determined as described above, the ions implanted therein are concentrated at the interface with the insulating film 10 and the impurity concentration at the interface is particularly high. .
【００２３】なお、このイオン注入で打ち込まれる不純
物としては、砒素が好ましい。その理由は、砒素は拡散
が小さいため、絶縁膜１０との界面部分により不純物を
集中させることができるからである。その後は、ゲート
酸化膜２ａのみを残して薄い酸化膜２を剥離し、層間絶
縁膜となるＳＯＧ膜１３を形成し、ゲート電極４，ソー
ス・ドレイン８，上部電極１４に対して配線１４を接続
する（図１（ｅ）参照）。Arsenic is preferable as the impurity implanted by this ion implantation. The reason is that since arsenic has a small diffusion, impurities can be concentrated at the interface with the insulating film 10. After that, the thin oxide film 2 is peeled off leaving only the gate oxide film 2a to form an SOG film 13 serving as an interlayer insulating film, and the wiring 14 is connected to the gate electrode 4, the source / drain 8 and the upper electrode 14. (See FIG. 1E).
【００２４】このように工程を経て製造されたコンデン
サ１２は、上部電極１１にイオンが注入され、しかもそ
のイオンは絶縁膜１０との界面付近に集中しているの
で、例えば図２に示すように、絶縁膜１０との界面付近
の不純物濃度が従来のそれに比べて高くなり、下部電極
５の絶縁膜１０側界面の不純物濃度と上部電極１１の絶
縁膜１０側界面の不純物濃度との差がそれだけ小さくな
るのである。In the capacitor 12 manufactured through the above steps, ions are injected into the upper electrode 11, and the ions are concentrated near the interface with the insulating film 10. Therefore, for example, as shown in FIG. The impurity concentration near the interface with the insulating film 10 becomes higher than that of the conventional one, and the difference between the impurity concentration at the interface of the lower electrode 5 on the insulating film 10 side and the impurity concentration at the interface of the upper electrode 11 on the insulating film 10 side is that much. It gets smaller.
【００２５】この結果、コンデンサ１２の電圧依存性が
極めて小さくなる（本発明者の所見によれば約２０ｐｐ
ｍ／Ｖ程度となる）ため、例えば高精度のＡ／Ｄ変換器
等に好適に利用できるし、半導体装置の微細化が進んで
も電圧依存性が回路設計に影響を与える程に極端に大き
くなってしまうことを容易に回避できるという利点があ
る。As a result, the voltage dependence of the capacitor 12 becomes extremely small (about 20 pp according to the findings of the present inventor).
m / V), it can be suitably used for, for example, a high-precision A / D converter, etc., and the voltage dependence becomes extremely large enough to affect the circuit design even if the semiconductor device is miniaturized. There is an advantage that it can be easily avoided.
【００２６】しかも、本実施例では、上部電極１１の厚
さを適宜調製することにより絶縁膜１０との界面に不純
物が集中するようにした、つまりソース・ドレイン８を
形成するためのイオン注入によって上部電極１１の所望
の位置にイオンが注入されるようにしたため、従来に比
べてイオン注入の回数が増える等の不具合もないから、
例えば製造コストの上昇等を招いてしまうこともない。Moreover, in this embodiment, the thickness of the upper electrode 11 is appropriately adjusted so that the impurities are concentrated at the interface with the insulating film 10, that is, by ion implantation for forming the source / drain 8. Since ions are implanted into a desired position of the upper electrode 11, there is no problem such as an increase in the number of ion implantations as compared with the conventional case.
For example, the manufacturing cost will not increase.
【００２７】そして、ソース・ドレイン８を形成するた
めのイオン注入を、上部電極１１の絶縁膜１０界面付近
の不純物濃度の制御に共用するためには、上部電極１１
の厚さを従来のままとし、そのイオン注入のエネルギを
高くすることでも可能であるが、エネルギを高くする
と、打ち込まれた不純物の到達深さが広範囲になってし
まい、その制御が困難になるという問題点が生じてしま
うことから、本実施例のように上部電極１１の厚さを適
宜調製することが最も得策なのである。なお、上部電極
１１を薄くするとそれだけ抵抗値が高くなるが、コンデ
ンサ１２であるから上部電極１１の抵抗の変化は大きな
不具合を招かない。In order to commonly use the ion implantation for forming the source / drain 8 for controlling the impurity concentration near the interface of the insulating film 10 of the upper electrode 11, the upper electrode 11
It is also possible to keep the thickness of the conventional and increase the energy of the ion implantation, but if the energy is increased, the reached depth of the implanted impurities will be wide and it will be difficult to control it. Therefore, it is the best measure to appropriately adjust the thickness of the upper electrode 11 as in the present embodiment. It should be noted that the thinner the upper electrode 11 is, the higher the resistance value is. However, since it is the capacitor 12, the change in the resistance of the upper electrode 11 does not cause a large problem.
【００２８】なお、上記実施例にあっては、ＭＩＳ構造
のトランジスタとして、ＬＤＤ構造のｎチャネルＭＯＳ
トランジスタ９を例示しているが、本発明が適用可能な
トランジスタの形式はこれに限定されるものではなく、
例えばｐチャネルＭＯＳトランジスタ，ＣＭＯＳトラン
ジスタ，ＬＤＤ構造でない通常のトランジスタであって
もよいし、ＭＯＮＯＳ構造のトランジスタであっても構
わない。In the above embodiment, the n-channel MOS of LDD structure is used as the transistor of MIS structure.
Although the transistor 9 is illustrated, the type of transistor to which the present invention is applicable is not limited to this.
For example, it may be a p-channel MOS transistor, a CMOS transistor, an ordinary transistor having no LDD structure, or a MONOS structure transistor.
【００２９】[0029]
【発明の効果】以上説明したように、請求項１、２に係
る発明によれば、製造コストの上昇等の不具合を招くこ
となく、上部電極の絶縁膜界面付近に不純物を集中させ
ることができるため、コンデンサの電圧依存性を確実に
小さくすることができるという効果がある。As described above, according to the first and second aspects.
According to that invention, without causing a problem such as increase of production costs, since it is possible to concentrate the impurities in the vicinity of the insulating film interface of the upper portion electrode, being able to reliably reduce the voltage dependence of capacitor effective.
【００３０】そして、請求項３に係る発明であれば、コ
ンデンサの上部電極を、トランジスタのソース・ドレイ
ンを形成するためのイオン注入を行う前に形成しておけ
ば、コンデンサの上部電極の不純物濃度を高めることが
できるから、上記請求項１、２に係る発明を実施するの
に好適な半導体装置の構造を提供することができる。According to the third aspect of the present invention, if the upper electrode of the capacitor is formed before the ion implantation for forming the source / drain of the transistor, the impurity concentration of the upper electrode of the capacitor is increased. Therefore, it is possible to provide a structure of a semiconductor device suitable for carrying out the invention according to the first and second aspects.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例における半導体装置の製造工
程を示す断面図である。FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】実施例の作用を説明するための不純物の分布図
である。FIG. 2 is a distribution diagram of impurities for explaining the operation of the embodiment.
【図３】従来の半導体装置の製造工程を示す断面図であ
る。FIG. 3 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device.
１ シリコン基板（半導体基板）
４ ゲート電極
５ 下部電極
８ ソース・ドレイン
９ ＭＯＳトランジスタ（ＭＩＳ構造のトランジス
タ）
１０ 絶縁膜
１１ 上部電極
１２ コンデンサ1 Silicon Substrate (Semiconductor Substrate) 4 Gate Electrode 5 Lower Electrode 8 Source / Drain 9 MOS Transistor (MIS Structure Transistor) 10 Insulating Film 11 Upper Electrode 12 Capacitor
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/06 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/06
Claims (3)
及び下部電極を絶縁膜を挟んで上下に積層してなるコン
デンサとを、同一の半導体基板上に備えた半導体装置の
製造方法であって、 前記半導体基板上に多結晶シリコン膜を形成し、その多
結晶シリコン膜に不純物を導入し、次いでその多結晶シ
リコン膜を選択的にエッチングして前記トランジスタの
ゲート電極及び前記コンデンサの下部電極を形成した後
に、前記下部電極の上面に前記コンデンサの絶縁膜及び
上部電極を形成し、 そして、前記トランジスタのソース・ドレインを形成す
るための前記半導体基板へのイオン注入によって、前記
上部電極にも不純物を打ち込むとともに、 前記コンデンサの上部電極の厚さを、前記イオン注入の
条件から決まる多結晶シリコン内でのイオンの到達深さ
とした ことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: a transistor having a MIS structure; and a capacitor formed by stacking an upper electrode and a lower electrode on top of each other with an insulating film interposed therebetween on the same semiconductor substrate. A polycrystalline silicon film is formed on a semiconductor substrate, impurities are introduced into the polycrystalline silicon film, and then the polycrystalline silicon film is selectively etched to form a gate electrode of the transistor and a lower electrode of the capacitor. After that, the insulating film and the upper electrode of the capacitor are formed on the upper surface of the lower electrode, and the impurities are also implanted into the upper electrode by ion implantation into the semiconductor substrate to form the source / drain of the transistor. Along with the thickness of the upper electrode of the capacitor,
Depth of ion arrival in polycrystalline silicon determined by conditions
And a method for manufacturing a semiconductor device.
及び下部電極を絶縁膜を挟んで上下に積層してなるコン
デンサとを、同一の半導体基板上に備えた半導体装置の
製造方法であって、 前記半導体基板上に多結晶シリコン膜を形成し、その多
結晶シリコン膜に不純物を導入し、次いでその多結晶シ
リコン膜を選択的にエッチングして前記トランジスタの
ゲート電極及び前記コンデンサの下部電極を形成した後
に、前記下部電極の上面に前記コンデンサの絶縁膜及び
上部電極を形成し、 そして、前記トランジスタのソース・ドレインを形成す
るための前記半導体基板へのイオン注入によって、前記
上部電極にも不純物を打ち込むとともに、 前記コンデンサの上部電極の厚さを、前記イオン注入に
よって打ち込まれた不純物が、前記コンデンサの絶縁膜
との界面近傍に集中するような厚さとしたことを特徴と
する半導体装置の製造方法。 2. A transistor having a MIS structure and an upper electrode
And a lower electrode stacked on top of each other with an insulating film in between.
A semiconductor device having a capacitor and a capacitor on the same semiconductor substrate
A manufacturing method, comprising forming a polycrystalline silicon film on the semiconductor substrate,
Impurities are introduced into the crystalline silicon film and then the polycrystalline
By selectively etching the recon film,
After forming the gate electrode and the lower electrode of the capacitor
An insulating film of the capacitor on the upper surface of the lower electrode and
Form the top electrode and form the source and drain of the transistor
By implanting ions into the semiconductor substrate for
Impurities are also implanted in the upper electrode and the thickness of the upper electrode of the capacitor is adjusted to the ion implantation .
Therefore, the impurities that are implanted are the insulating films of the capacitor.
It is characterized by having a thickness that concentrates near the interface with
Production how of a semiconductor device.
リコンからなる上部電極及び下部電極を絶縁膜を挟んで
上下に積層してなるコンデンサとを、同一の半導体基板
上に備えた半導体装置において、 前記コンデンサの上部電極の厚さを、前記トランジスタ
のソース・ドレインを形成するためのイオン注入の条件
から決まる多結晶シリコン内でのイオンの到達深さとし
たことを特徴とする半導体装置。3. A semiconductor device comprising: a transistor having a MIS structure; and a capacitor formed by stacking an upper electrode and a lower electrode made of polycrystalline silicon in a vertical direction with an insulating film sandwiched therebetween on the same semiconductor substrate. A semiconductor device, wherein the thickness of the upper electrode of the capacitor is set to a depth at which the ions reach the polycrystalline silicon determined by the ion implantation conditions for forming the source / drain of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06171794A JP3411370B2 (en) | 1994-03-30 | 1994-03-30 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06171794A JP3411370B2 (en) | 1994-03-30 | 1994-03-30 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273285A JPH07273285A (en) | 1995-10-20 |
| JP3411370B2 true JP3411370B2 (en) | 2003-05-26 |
Family
ID=13179267
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06171794A Expired - Fee Related JP3411370B2 (en) | 1994-03-30 | 1994-03-30 | Semiconductor device manufacturing method and semiconductor device |
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|---|---|
| JP (1) | JP3411370B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2953425B2 (en) * | 1997-03-31 | 1999-09-27 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| CN1112731C (en) * | 1997-04-30 | 2003-06-25 | 三星电子株式会社 | Method for making capacitor used for analog function |
-
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- 1994-03-30 JP JP06171794A patent/JP3411370B2/en not_active Expired - Fee Related
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|---|---|
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