JP3409867B2 - Amplifier circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は容量性負荷等を駆動する
増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit for driving a capacitive load or the like.
【０００２】[0002]
【従来の技術】増幅回路の性能を表す要素の一つに周波
数特性がある。その周波数特性を決める要因の一つに
は、増幅回路が駆動する負荷容量がある。2. Description of the Related Art One of the factors representing the performance of an amplifier circuit is a frequency characteristic. One of the factors that determine the frequency characteristic is the load capacitance driven by the amplifier circuit.
【０００３】現在様々な装置に電子回路が用いられ、複
数の集積回路等でシステムが構築されることが多い。そ
こで集積回路の出力部にバッファ等で用いられる増幅回
路には、周波数特性を落とすことなく大きな容量負荷を
駆動する能力が要求される。Electronic circuits are currently used in various devices, and a system is often constructed by a plurality of integrated circuits. Therefore, an amplifier circuit used as a buffer or the like at the output section of the integrated circuit is required to have the ability to drive a large capacitive load without degrading the frequency characteristics.
【０００４】増幅回路の一例として、図２４に示す２段
構成の差動増幅器がある。従来、この様な回路で周波数
特性を改善させるために以下の方法が取られている。As an example of the amplifier circuit, there is a two-stage differential amplifier shown in FIG. Conventionally, the following method has been adopted to improve the frequency characteristic in such a circuit.
【０００５】１．図２５に示す回路のように、２段目の
増幅器の出力から１段目の増幅器の出力への帰還パスに
位相補償用のコンデンサと直列にトランジスタを挿入す
ることにより、このトランジスタが抵抗の役目を果た
し、ゼロ点を左半面に飛ばすことができる。（第１の従
来例）（Paul R. Gray, Robert G. Meyer "Analysisa
nd Design of Analog Integrated Circuits" John Wile
y & Sons chapter12 1984）
２．図２６に示す回路では、従来（例えば第１の従来
例）位相補償用の帰還パスは、２段目の増幅器の出力と
１段目の増幅器の出力との差の時間微分に比例した電流
を帰還しているのに対して、２段目の増幅器の出力の時
間微分に比例した電流を帰還しているので有効にセカン
ドポールを高周波側にずらす事ができる。（第２の従来
例）（Bhupendra K Ahuja "An Improved Frequency Com
pensationTechnique for CMOS Operational Amplifier
s" IEEE J.Solid-State Circuit,vol.SC-18,pp.629-63
3,Dec.1983 ）
ところがこれらの方法では、位相補償回路部のトランジ
スタのバイアス信号Ｖｂｉａｓを与えなければならな
い。そのバイアス信号を内部で生成するためには回路規
模が大きくなり、大規模集積化に不向きである。また図
２６で示されている電流源Ｉ２６２と電流源Ｉ２６４の
ミスマッチの影響によるオフセットの問題点もある。1. As shown in the circuit of FIG. 25, by inserting a transistor in series with a phase compensation capacitor in the feedback path from the output of the second stage amplifier to the output of the first stage amplifier, this transistor acts as a resistor. It is possible to fly the zero point to the left half. (First conventional example) (Paul R. Gray, Robert G. Meyer "Analysisa
nd Design of Analog Integrated Circuits "John Wile
y & Sons chapter12 1984) 2. In the circuit shown in FIG. 26, the conventional (for example, the first conventional example) phase compensation feedback path generates a current proportional to the time derivative of the difference between the output of the second-stage amplifier and the output of the first-stage amplifier. While the current is fed back, the current proportional to the time derivative of the output of the second-stage amplifier is fed back, so that the second pole can be effectively shifted to the high frequency side. (Second conventional example) (Bhupendra K Ahuja "An Improved Frequency Com
pensationTechnique for CMOS Operational Amplifier
s "IEEE J. Solid-State Circuit, vol.SC-18, pp.629-63
3, Dec. 1983) However, in these methods, the bias signal Vbias of the transistor of the phase compensation circuit section must be given. In order to generate the bias signal internally, the circuit scale becomes large, which is not suitable for large-scale integration. Further, there is a problem of offset due to the influence of the mismatch between the current source I262 and the current source I264 shown in FIG.
【０００６】３．図２７に示す回路（David b Ribner,
Miles A Copeland "Design Techniques for Cascoded C
MOS Op Amp with Improved PSRR and Common-Mode Inpu
t Range" IEEE J.Solid-State Circuit,vol.SC-19,pp91
9-925,Dec.1984) （第３の従来例）では、差動対と負荷
との間にトランジスタを挿入することにより帰還パスの
ノードのインピーダンスを下げられ出力電圧に比例した
電流に近い電流を帰還できるので、第２の従来例で述べ
られているように、セカンドポールを高周波側へ移すこ
とができる。3. The circuit shown in FIG. 27 (David b Ribner,
Miles A Copeland "Design Techniques for Cascoded C
MOS Op Amp with Improved PSRR and Common-Mode Inpu
t Range "IEEE J. Solid-State Circuit, vol.SC-19, pp91
9-925, Dec. 1984) (third conventional example), by inserting a transistor between the differential pair and the load, the impedance of the node in the feedback path can be lowered and the current is close to the current proportional to the output voltage. Can be returned, so that the second pole can be moved to the high frequency side as described in the second conventional example.
【０００７】ところが、バイアス信号Ｖｂｉａｓを与え
るための回路が必要なため回路規模が増大するという問
題や、固定したバイアス値を与えることにより入力信号
の同相入力電位範囲が制限されるという問題がある。However, there is a problem that the circuit scale is increased because a circuit for giving the bias signal Vbias is required, and a problem that the common-mode input potential range of the input signal is limited by giving a fixed bias value.
【０００８】[0008]
【発明が解決しようとする課題】このように、上記従来
の増幅回路では、周波数特性は向上するものの、そのた
めに回路規模が大きくなることや、入力信号レベルが制
限されることなどの問題があった。As described above, in the above conventional amplifier circuit, although the frequency characteristic is improved, there are problems that the circuit scale becomes large and the input signal level is limited because of that. It was
【０００９】本発明は、回路規模、素子数の増大を抑え
て、周波数特性の良い増幅回路を実現することを目的と
する。An object of the present invention is to realize an amplifier circuit having good frequency characteristics while suppressing an increase in circuit scale and the number of elements.
【００１０】[0010]
【課題を解決するための手段】本出願に含まれる第１の
発明は、エミッタ電極を共通接続した第１、第２のバイ
ポーラトランジスタまたはソース電極を共通接続した第
１、第２の電界効果トランジスタで構成され、入力信号
(Vin＋,Vin−)が与えられる差動トランジスタ対(M11,M1
2)と、前記差動トランジスタ対のコモンエミッタ電極ま
たはコモンソース電極と第１の電源電極との間に接続さ
れる電流源(I11)と、前記差動トランジスタ対の出力端
子と第２の電源電極との間に接続される負荷(M13,M14)
と、前記差動トランジスタ対の出力端子の少なくとも一
方と前記負荷との間に縦続接続される第３のバイポーラ
トランジスタまたは第３の電界効果トランジスタ(M15)
と、前記第３のバイポーラトランジスタまたは第３の電
界効果トランジスタのバイアスを前記入力信号のレベル
に応じて生成する回路とから構成される第１の増幅手段
(M11〜M14)と、前記第１の増幅手段の出力を入力とする
反転増幅手段(A11)を具備し、前記反転増幅手段の出力
端子と、前記第３のバイポーラトランジスタのエミッタ
電極または前記第３の電界効果トランジスタのソース電
極とが、少なくともコンデンサ(C11)を介して接続され
ていることを特徴とする。SUMMARY OF THE INVENTION A first invention included in the present application is a first and a second bipolar transistor having emitter electrodes commonly connected or a first and a second field effect transistor having source electrodes commonly connected. Consists of the input signal
Differential transistor pair (M11, M1
2), a current source (I11) connected between a common emitter electrode or a common source electrode of the differential transistor pair and a first power source electrode, an output terminal of the differential transistor pair, and a second power source. Load connected between electrodes (M13, M14)
And a third bipolar transistor or a third field effect transistor (M15) cascade-connected between at least one of the output terminals of the differential transistor pair and the load.
And a circuit for generating a bias of the third bipolar transistor or the third field effect transistor according to the level of the input signal.
(M11 to M14) and inverting amplification means (A11) that receives the output of the first amplification means as input, and the output terminal of the inverting amplification means and the emitter electrode of the third bipolar transistor or the third bipolar transistor. The source electrode of the field effect transistor 3 is connected at least through a capacitor (C11).
【００１１】また第２の発明は、ソース電極を共通接続
した第１、第２の電界効果トランジスタで構成される差
動トランジスタ対と、前記差動トランジスタ対のコモン
ソース電極と第１の電源電極との間に接続される電流源
と、前記差動トランジスタ対と第２の電源との間に接続
される負荷とから構成される第１の増幅回路と、第１の
増幅回路の出力を入力とする第２の反転増幅手段を具備
し、前記第１の増幅回路の差動トランジスタ対を構成す
るトランジスタを複数に分割し、前記第２の増幅手段の
出力から第１の増幅回路の分割されたトランジスタの間
に少なくともコンデンサを含むパスを備えていることを
特徴とする。According to a second aspect of the invention, a differential transistor pair composed of first and second field effect transistors having source electrodes commonly connected, a common source electrode of the differential transistor pair and a first power supply electrode. A first amplifier circuit composed of a current source connected between the differential transistor pair and a second power source, and an output of the first amplifier circuit A second inverting amplification means for dividing a transistor forming a differential transistor pair of the first amplification circuit into a plurality of transistors, and dividing the first amplification circuit from the output of the second amplification means. And a path including at least a capacitor between the transistors.
【００１２】本出願に含まれる第３の発明は、コレクタ
電極を共通接続した第１、第２のバイポーラトランジス
タまたはドレイン電極を共通接続した第１、第２の電界
効果トランジスタで構成され、入力信号(Vin＋,Vin−)
が与えられるトランジスタ対(M281,M282)と、前記トラ
ンジスタの共通コレクタ電極または共通ドレイン電極と
第１の電源電極との間に接続される電流源(I281)と、前
記トランジスタ対の出力端子とエミッタが接続される前
記第１、第２のバイポーラトランジスタまたはソースが
接続される前記第１、第２の電界効果トランジスタとは
異なる導電型の第３、第４の電界効果トランジスタ(M28
3,M284)と、前記第３、第４のバイポーラトランジスタ
のコレクタあるいは前記第３、第４の電界効果トランジ
スタのドレインと第２の電源電極との間に接続される負
荷(M285,M286)と、前記第３、第４のバイポーラトラン
ジスタまたは第３、第４の電界効果トランジスタのバイ
アスを前記入力信号のレベルに応じて生成するバイアス
回路から構成されることを特徴とする。A third invention included in the present application is constituted by first and second bipolar transistors having collector electrodes commonly connected or first and second field effect transistors having drain electrodes commonly connected, and an input signal (Vin ＋, Vin−)
A transistor pair (M281, M282) to which is applied, a current source (I281) connected between the common collector electrode or common drain electrode of the transistor and the first power supply electrode, and an output terminal and an emitter of the transistor pair. Are connected to the first and second bipolar transistors or the first and second field effect transistors to which the sources are connected.
3, M284) and a load (M285, M286) connected between the collectors of the third and fourth bipolar transistors or the drains of the third and fourth field effect transistors and the second power supply electrode. , A bias circuit for generating the bias of the third and fourth bipolar transistors or the third and fourth field effect transistors according to the level of the input signal.
【００１３】[0013]
【作用】第１の発明の増幅回路及び第３の発明の増幅回
路によれば、差動トランジスタ対を構成するトランジス
タと負荷を構成するトランジスタとの間にトランジスタ
を挿入することにより、帰還される第１の増幅回路のノ
ードのインピーダンスを下げることが可能となり、同時
に第２の従来例で述べられているように、周波数特性に
おけるセカンドポールを高周波側へ移すことができ、ま
た第３の従来例に比べ回路規模を小さくすることができ
る。According to the amplifying circuit of the first invention and the amplifying circuit of the third invention, feedback is provided by inserting a transistor between the transistor forming the differential transistor pair and the transistor forming the load. It is possible to lower the impedance of the node of the first amplifier circuit, and at the same time, as described in the second conventional example, the second pole in the frequency characteristic can be moved to the high frequency side, and the third conventional example. It is possible to reduce the circuit scale compared to.
【００１４】また第２の発明の増幅回路によれば、差動
対を構成するトランジスタを複数に分割し、その分割し
たトランジスタの間に位相補償の帰還パスを接続するこ
とにより、帰還を受ける第１の増幅回路のノードのイン
ピーダンスを下げることができる。これにより、この点
をＡＣグランドに近づけることができ、この増幅器の出
力電圧の時間微分に比例した電流に近い電流を帰還させ
ることができる。この構成によっても第１の発明による
増幅回路と同様、セカンドポールを有効に高周波側へ移
すことができる。また第３の従来例のように入力信号の
同相入力電位の範囲が制限されることがなく、集積回路
上の面積の増加もない。Further, according to the amplifier circuit of the second invention, the transistors forming the differential pair are divided into a plurality of parts, and a feedback path for phase compensation is connected between the divided transistors to receive feedback. The impedance of the node of the amplifier circuit 1 can be lowered. As a result, this point can be brought close to the AC ground, and a current close to the current proportional to the time derivative of the output voltage of this amplifier can be fed back. With this configuration, the second pole can be effectively moved to the high frequency side as in the amplifier circuit according to the first aspect of the invention. Further, unlike the third conventional example, the range of the in-phase input potential of the input signal is not limited, and the area on the integrated circuit is not increased.
【００１５】[0015]
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
（実施例１）図１は本発明の基本構成を示す図である。
この図において、電流源Ｉ１１とトランジスタＭ１１〜
Ｍ１４により構成される第１の増幅回路と、Ａ１１に示
される反転増幅手段と、コンデンサＣ１１とトランジス
タＭ１５とにより本発明の増幅回路を構成するものであ
る。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 is a diagram showing a basic configuration of the present invention.
In this figure, current source I11 and transistors M11 ...
The first amplifying circuit constituted by M14, the inverting amplifying means indicated by A11, the capacitor C11 and the transistor M15 constitute the amplifying circuit of the present invention.
【００１６】トランジスタＭ１１とＭ１２とＭ１５、ト
ランジスタＭ１３とＭ１４は、それぞれ同じ導電型のト
ランジスタで構成される。トランジスタＭ１１とＭ１２
は差動トランジスタ対を構成している。トランジスタＭ
１３とＭ１４はカレントミラー回路を用いた能動負荷を
構成している。Transistors M11, M12 and M15 and transistors M13 and M14 are transistors of the same conductivity type. Transistors M11 and M12
Form a differential transistor pair. Transistor M
13 and M14 form an active load using a current mirror circuit.
【００１７】この回路においてトランジスタＭ１５のソ
ース端におけるゲインは、トランジスタＭ１４のドレイ
ン端におけるゲインよりはるかに小さいので、信号変化
はトランジスタＭ１４のドレイン端に比べトランジスタ
Ｍ１５のソース端の方がはるかに小さい。よってトラン
ジスタＭ１５のソース端をＡＣグランドと見なすことが
できる。In this circuit, the gain at the source terminal of the transistor M15 is much smaller than the gain at the drain terminal of the transistor M14, so that the signal change is much smaller at the source terminal of the transistor M15 than at the drain terminal of the transistor M14. Therefore, the source end of the transistor M15 can be regarded as AC ground.
【００１８】そこで従来例２で説明されているように、
ほぼ出力電圧の時間微分に比例した電流を帰還できるの
で、周波数特性に示すセカンドポールをより高周波側に
ずらすことができ、周波数特性を向上させることができ
る。Therefore, as described in the conventional example 2,
Since the current almost proportional to the time derivative of the output voltage can be fed back, the second pole shown in the frequency characteristic can be shifted to the higher frequency side, and the frequency characteristic can be improved.
【００１９】この回路において、トランジスタＭ１５の
バイアス値は外部から与えるのではなく信号レベルによ
り決まるようになっている。従ってバイアスにより信号
レベルが制限されることがない。ここで厳密にはトラン
ジスタＭ１５のゲート・ソース電圧のために生ずるトラ
ンジスタＭ１１とＭ１２のドレイン・ソース電圧の差が
入力電圧オフセットとして現れるが、この増幅器をボル
テージフォロワの形でバッファ回路として用いるとき、
動作点付近では電圧オフセットの影響は考えなくても良
い。In this circuit, the bias value of the transistor M15 is determined by the signal level rather than being given from the outside. Therefore, the bias does not limit the signal level. Strictly speaking, the difference between the drain-source voltages of the transistors M11 and M12 caused by the gate-source voltage of the transistor M15 appears as an input voltage offset, but when this amplifier is used as a buffer circuit in the form of a voltage follower,
It is not necessary to consider the influence of the voltage offset near the operating point.
【００２０】図２は本発明の具体例を示す回路を示す図
である。この図において、電流源Ｉ２１とトランジスタ
Ｍ２１〜２４で第１の増幅回路を構成し、電流源Ｉ２２
とトランジスタＭ２５で第２の反転増幅手段を構成し、
それにコンデンサＣ２１とトランジスタＭ２６とをあわ
せて本発明の増幅回路を構成する。FIG. 2 is a diagram showing a circuit showing a specific example of the present invention. In this figure, a current source I21 and transistors M21 to 24 constitute a first amplifier circuit, and a current source I22
And the transistor M25 constitutes the second inverting amplification means,
The capacitor C21 and the transistor M26 are combined to form an amplifier circuit of the present invention.
【００２１】トランジスタＭ２１とＭ２２とＭ２６、ト
ランジスタＭ２３とＭ２４とＭ２５は、同じ導電型のト
ランジスタで構成される。トランジスタＭ２１とＭ２２
は差動トランジスタ対を構成している。トランジスタＭ
２３とＭ２４はカレントミラー回路を用いた能動負荷を
構成している。Transistors M21, M22 and M26 and transistors M23, M24 and M25 are transistors of the same conductivity type. Transistors M21 and M22
Form a differential transistor pair. Transistor M
23 and M24 constitute an active load using a current mirror circuit.
【００２２】この回路においても、図１に示す回路と同
様の原理により、トランジスタＭ２６のソース端をＡＣ
グランドとほぼ等しいとみなすことができる。Also in this circuit, the source terminal of the transistor M26 is connected to AC by the same principle as that of the circuit shown in FIG.
It can be regarded as almost equal to the ground.
【００２３】そこで、図１に示す回路と同様に、出力電
圧の時間微分に比例した電流に近い電流を帰還できるの
で、周波数特性に現れるセカンドポールをより高周波側
にずらすことができ、周波数特性を向上させることがで
きる。Therefore, like the circuit shown in FIG. 1, since a current close to the current proportional to the time derivative of the output voltage can be fed back, the second pole appearing in the frequency characteristic can be shifted to a higher frequency side, and the frequency characteristic can be changed. Can be improved.
【００２４】ここで図３に、図２に示す本発明の増幅回
路の周波数特性と、図２４で示した従来の増幅回路の周
波数特性とのシミュレーション結果を示す。FIG. 3 shows simulation results of the frequency characteristic of the amplifier circuit of the present invention shown in FIG. 2 and the frequency characteristic of the conventional amplifier circuit shown in FIG.
【００２５】これによれば、従来の増幅回路の周波数特
性のセカンドポールが数百ＫＨｚ付近に現れて、しかも
その部分でゲインをもつ（すなわち、０ｄＢよりも大き
な利得を有している）。これに対し、本発明の増幅回路
は、上記従来の増幅回路に比べてセカンドポールの現れ
る周波数が一桁高周波数側にシフトしており、かつその
部分でゲインをもたないので、周波数の高い領域におい
ても安定に動作することが確認できる。According to this, the second pole of the frequency characteristic of the conventional amplifier circuit appears in the vicinity of several hundred KHz, and has a gain in that portion (that is, a gain larger than 0 dB). On the other hand, in the amplifier circuit of the present invention, the frequency at which the second pole appears is shifted to the one-digit high frequency side compared to the conventional amplifier circuit described above, and since there is no gain in that part, the frequency is high. It can be confirmed that the operation is stable even in the region.
【００２６】図４に示す回路は、図２に示す回路の変形
例を示すものである。この変形例は図２で示した構成の
回路において、トランジスタＭ４６との平衡用のトラン
ジスタＭ４７を加えたことを特徴とする。平衡用トラン
ジスタＭ４７を加えたことにより、回路動作のバランス
が良くなるので、図２の回路における差動トランジスタ
対を構成するトランジスタＭ４１とＭ４２のドレイン・
ソース電圧の差を小さくすることが可能となり、電圧オ
フセットの問題を避けることができる。The circuit shown in FIG. 4 shows a modification of the circuit shown in FIG. This modification is characterized in that a transistor M47 for balancing with the transistor M46 is added to the circuit having the configuration shown in FIG. Since the balance of circuit operation is improved by adding the balancing transistor M47, the drains of the transistors M41 and M42 forming the differential transistor pair in the circuit of FIG.
The difference between the source voltages can be reduced, and the problem of voltage offset can be avoided.
【００２７】図５に示す回路も、図２に示すトランジス
タＭ５７の導電型を図４に示すトランジスタＭ４７と異
なったものを用いた例である。この図に示す構成でも、
前述の図４に示す回路と同様の効果がある。すなわち、
本発明の構成要件であるトランジスタＭ５６との平衡用
のトランジスタ５７を加えることで、回路の動作バラン
スが良くなる。The circuit shown in FIG. 5 is also an example in which the conductivity type of the transistor M57 shown in FIG. 2 is different from that of the transistor M47 shown in FIG. In the configuration shown in this figure,
It has the same effect as the circuit shown in FIG. That is,
By adding the transistor 57 for balancing with the transistor M56 which is a constituent feature of the present invention, the operational balance of the circuit is improved.
【００２８】図６は図２の他の変形例を示すものであ
る。この回路は電流源Ｉ６３とトランジスタＭ６３及び
Ｍ６４、Ｍ６７で能動負荷を構成することを特徴として
おり、同時にトランジスタＭ６６のバイアス生成部を構
成する役割を果たす。このような構成にすれば、図４で
示した回路構成と同様の効果を有し、トランジスタＭ６
７のソース・ゲート間電圧を同程度になるように設定す
ることで、差動トランジスタ対のトランジスタＭ６１、
Ｍ６２のドレイン・ソース電圧の差を小さくすることに
より、差動入力段の電圧オフセットを低減することがで
きる。FIG. 6 shows another modification of FIG. This circuit is characterized in that the current source I63 and the transistors M63, M64, and M67 form an active load, and at the same time, plays a role of forming a bias generation unit of the transistor M66. With such a configuration, the same effect as that of the circuit configuration shown in FIG.
By setting the source-gate voltage of 7 to be approximately the same, the differential transistor pair of transistors M61,
By reducing the drain-source voltage difference of M62, the voltage offset of the differential input stage can be reduced.
【００２９】（実施例２）図７は、図２の他の変形例を
示すものである。この実施例は構成要件である第３のバ
イポーラトランジスタのベースまたは電界効果トランジ
スタのゲートとこれらのトランジスタのバイアス生成回
路との間にローパスフィルタを挿入して接続したことを
特徴とする。このような構成にすると、第３のトランジ
スタＭ７６のゲート電位の変動が小さくなり、差動対を
構成するトランジスタＭ７１、Ｍ７２のドレイン端子の
電位を変動を小さくすることができるので、この接続点
をよりＡＣグランドに近い点としてみなすことができ
る。(Embodiment 2) FIG. 7 shows another modification of FIG. This embodiment is characterized in that a low-pass filter is inserted and connected between the base of the third bipolar transistor or the gate of the field effect transistor, which is a constituent element, and the bias generation circuit of these transistors. With such a configuration, fluctuations in the gate potential of the third transistor M76 are reduced, and fluctuations in the potentials of the drain terminals of the transistors M71 and M72 forming the differential pair can be reduced. It can be regarded as a point closer to the AC ground.
【００３０】図８は、図７に示した回路におけるローパ
スフィルタをＲ８１、Ｃ８２のローパスフィルタで構成
した一実施例である。FIG. 8 shows an embodiment in which the low pass filter in the circuit shown in FIG. 7 is constituted by R81 and C82 low pass filters.
【００３１】また図９は、図８で構成したＲＣローパス
フィルタのうち、抵抗Ｒを、バイアスを与えたトランジ
スタＭ９７のオン抵抗により構成する一実施例である。FIG. 9 shows an embodiment in which the resistor R of the RC low-pass filter constructed in FIG. 8 is constituted by the on-resistance of the biased transistor M97.
【００３２】（実施例３）この実施例は、差動入力電位
のうち少なくとも一方の入力電位をレベルシフトするレ
ベルシフト手段により、構成要件である第３のトランジ
スタのバイアスとするものである。以下、具体的な回路
構成を用いて説明する。(Embodiment 3) In this embodiment, a bias of the third transistor, which is a constituent factor, is set by a level shift means for level shifting at least one of the differential input potentials. Hereinafter, description will be made using a specific circuit configuration.
【００３３】図１０は本実施例の一つの具体例を示すも
のである。差動入力段を構成する差動トランジスタ対Ｍ
１０１、Ｍ１０２、能動負荷を構成するＭ１０３、Ｍ１
０４、及び第３のトランジスタＭ１０６については、図
２に示す回路と同様である。ここで差動入力端をトラン
ジスタＭ１０７、Ｍ１０８それぞれのゲートに接続して
おり、トランジスタＭ１０７、１０８のゲート電位をレ
ベルシフトした電位を第３のトランジスタのゲートに与
えて、この第３のトランジスタのゲート電極は電流源Ｉ
１０３を介してＶssに接続されている。FIG. 10 shows one specific example of this embodiment. Differential transistor pair M forming a differential input stage
101, M102, M103, M1 forming an active load
04 and the third transistor M106 are the same as those in the circuit shown in FIG. Here, the differential input terminals are connected to the gates of the transistors M107 and M108, respectively, and a potential obtained by level-shifting the gate potentials of the transistors M107 and M108 is applied to the gate of the third transistor, so that the gate of the third transistor is gated. The electrode is the current source I
It is connected to Vss via 103.
【００３４】この回路においては、電流源Ｉ１０３とト
ランジスタＭ１０７、Ｍ１０８とで増幅器の差動入力電
位をレベルシフトして、このレベルシフトした電位をト
ランジスタＭ１０６のゲート電位として与える。この場
合にトランジスタＭ１０６のゲートに与えられるバイア
スは、差動入力電位のいずれか高い一方の電位であり、
これをトランジスタＭ１０６のゲートに印加することで
入力同相電位の動作範囲を広げることができる。In this circuit, the differential input potential of the amplifier is level-shifted by the current source I103 and the transistors M107 and M108, and this level-shifted potential is given as the gate potential of the transistor M106. In this case, the bias given to the gate of the transistor M106 is the higher one of the differential input potentials,
By applying this to the gate of the transistor M106, the operating range of the input common-mode potential can be expanded.
【００３５】図１１は本発明の他の具体例を示すもので
ある。この回路は図１０で示した本発明の具体例にトラ
ンジスタＭ１１６と同じ導電形のトランジスタＭ１１７
を加え、差動入力端をトランジスタＭ１１８、Ｍ１１９
のゲート電位をレベルシフトした電位を前記トランジス
タＭ１１６及びＭ１１７に与えて、これらのトランジス
タＭ１１６、Ｍ１１７にのゲート電極は電流源Ｉ１１３
を介してＶSSに接続されている。FIG. 11 shows another embodiment of the present invention. This circuit is a transistor M117 of the same conductivity type as the transistor M116 in the embodiment of the present invention shown in FIG.
And the differential input terminals are connected to the transistors M118 and M119.
A potential obtained by level-shifting the gate potential of the transistor M116 and M117 is applied to the transistors M116 and M117, and the gate electrodes of the transistors M116 and M117 are connected to the current source I113.
Connected to VSS via.
【００３６】先の図１０に示す回路においては、トラン
ジスタＭ１１６のソース、ドレイン間の電位差による差
動入力オフセットが生じ得るが、図１１に示す回路構成
によれば、トランジスタＭ１１７を加えたことにより、
差動入力電位のオフセットがなくなり、図１０の回路で
トランジスタＭ１１６にかかる電位差による電圧オフセ
ットの問題を避けることができる。In the circuit shown in FIG. 10, the differential input offset may occur due to the potential difference between the source and drain of the transistor M116. However, according to the circuit configuration shown in FIG. 11, the addition of the transistor M117 results in
The offset of the differential input potential is eliminated, and the problem of voltage offset due to the potential difference applied to the transistor M116 can be avoided in the circuit of FIG.
【００３７】以上の実施例の説明では、入力段の差動入
力電位の双方をレベルシフトするためのトランジスタを
双方の入力段に設けて、回路構成をしたが、以下の４つ
の図面に示す回路は、差動入力段の片側の入力端にレベ
ルシフト手段を設けて、そこでレベルシフトした電位を
第３のトランジスタのバイアスとして与えるものであ
る。In the above description of the embodiments, the transistors for level-shifting both the differential input potentials of the input stage are provided in both input stages to form the circuit configuration. However, the circuits shown in the following four drawings are used. Is to provide level shift means at one input end of the differential input stage and to apply the level-shifted potential there as a bias of the third transistor.
【００３８】まず、図１２、図１４はそれぞれ、差動入
力段のうちの一方の入力電位をトランジスタＭ１２７ま
たはＭ１４７によりレベルシフトしてトランジスタＭ１
２６またはＭ１４６のゲート電位として与えられ、この
ゲート電位が電流源Ｉ１２３またはＩ１４３を介してＶ
SSに接続される。こうして電流源Ｉ１２３またはＩ１４
３とトランジスタＭ１２７またはＭ１４７により、差動
入力電位のうち一方の入力電位をレベルシフトしてトラ
ンジスタＭ１２６またはＭ１４６のゲートバイアス電圧
として用いることができる。First, in FIG. 12 and FIG. 14, the input potential of one of the differential input stages is level-shifted by the transistor M127 or M147, respectively.
26 or M146 is given as a gate potential, and this gate potential is V through the current source I123 or I143.
Connected to SS. Thus, the current source I123 or I14
3 and the transistor M127 or M147, one of the differential input potentials can be level-shifted and used as the gate bias voltage of the transistor M126 or M146.
【００３９】次に、図１３、図１５は上記図１２及び図
１４で示した回路において、それぞれトランジスタＭ１
３７またはＭ１５９に対向する位置にトランジスタＭ１
３６またはＭ１６０を挿入したものである。トランジス
タＭ１３６またはＭ１６０を加えたことにより、図１
２、図１３の回路でトランジスタＭにかかる電位差によ
る差動入力段の電圧オフセットの問題を避けることがで
きる。Next, FIG. 13 and FIG. 15 show the transistor M1 in the circuit shown in FIG. 12 and FIG. 14, respectively.
37 or a transistor M1 at a position facing M159.
36 or M160 is inserted. With the addition of transistor M136 or M160, FIG.
2. In the circuit of FIG. 13, the problem of voltage offset in the differential input stage due to the potential difference applied to the transistor M can be avoided.
【００４０】図１６は図１０に示す回路の応用構成であ
る。この回路では差動入力電位を受けるレベルシフト用
のトランジスタＭ１６８、Ｍ１６９により、それぞれト
ランジスタＭ１６３、Ｍ１６４のゲート電位を与え、そ
れぞれのゲート電極をそれぞれ電流源Ｉ１６３、Ｉ１６
４を介してＶSSと接続する構成をとる。FIG. 16 shows an applied configuration of the circuit shown in FIG. In this circuit, the gate potentials of the transistors M163 and M164 are respectively applied by the level shift transistors M168 and M169 which receive the differential input potential, and the respective gate electrodes are respectively connected to the current sources I163 and I16.
4 is connected to VSS via 4.
【００４１】このような構成にすれば、差動入力電位を
レベルシフトしてトランジスタＭ１６３、Ｍ１６４にゲ
ートバイアス電位を与える効果があると共に、独立の電
流源Ｉ１６３、Ｉ１６４によりトランジスタＭ１６８、
Ｍ１６９で差動入力の各々の電位を独立のレベルシフト
することが可能となる。
（実施例４）図１７は、本発明の変形例を示す。With this structure, the differential input potential is level-shifted to give the gate bias potential to the transistors M163 and M164, and the independent current sources I163 and I164 provide the transistor M168 and M164.
With M169, the potential of each differential input can be independently level-shifted. (Embodiment 4) FIG. 17 shows a modification of the present invention.
【００４２】この回路では、トランジスタＭ１７５、Ｍ
１７６によりカスコードのカレントミラー回路で負荷を
構成している。そして差動トランジスタ対を構成するト
ランジスタＭ１７１、Ｍ１７２とその能動負荷を構成す
るトランジスタＭ１７５、Ｍ１７６との間に、カスコー
ド接続したトランジスタＭ１７３、Ｍ１７４を挿入する
ことにより、先の同様の効果が得られる。In this circuit, the transistors M175, M
A load is constituted by a cascode current mirror circuit by 176. Then, by inserting the cascode-connected transistors M173 and M174 between the transistors M171 and M172 forming the differential transistor pair and the transistors M175 and M176 forming the active load thereof, the same effect as described above can be obtained.
【００４３】図１８は図で示した回路構成の一具体例を
示す図である。この図では、トランジスタと電流源によ
るソース接地形増幅回路により、反転増幅手段を実現し
ている。
（実施例５）次に、第２の発明についての実施例を図面
を参照しつつ説明する。FIG. 18 is a diagram showing a specific example of the circuit configuration shown in FIG. In this figure, an inverting amplification means is realized by a source-grounded amplification circuit composed of a transistor and a current source. (Embodiment 5) Next, an embodiment of the second invention will be described with reference to the drawings.
【００４４】図１９は本発明の回路の一般化された構成
を表す図である。この図において、電流源Ｉ１９１とト
ランジスタＭ１９１ａ〜Ｍ１９２ｂで第１の増幅回路を
構成している。第１の増幅回路の出力は第２の反転増幅
手段の入力になり、その出力はコンデンサＣ１９１を介
して第１の増幅回路の差動トランジスタ対の分割された
トランジスタの間に帰還されている。以上をもって本発
明の増幅器を構成する。FIG. 19 is a diagram showing a generalized structure of the circuit of the present invention. In this figure, the current source I191 and the transistors M191a to M192b form a first amplifier circuit. The output of the first amplifier circuit becomes the input of the second inverting amplifier means, and its output is fed back through the capacitor C191 between the divided transistors of the differential transistor pair of the first amplifier circuit. The above constitutes the amplifier of the present invention.
【００４５】トランジスタＭ１９１ａ、Ｍ１９１ｂとＭ
１９２ａ，Ｍ１９２ｂとで差動トランジスタ対を構成し
ている。トランジスタＭ１９３とＭ１９４はカレントミ
ラー回路を用いた能動負荷を構成している。Transistors M191a, M191b and M
A differential transistor pair is configured with 192a and M192b. The transistors M193 and M194 form an active load using a current mirror circuit.
【００４６】この回路において入力信号の変化によるト
ランジスタＭ１９２ａとＭ１９２ｂとの接続間電位の変
化は、同じ入力信号の変化によるトランジスタＭ１９２
ｂとＭ１９４との接続間電位の変化に比べて小さい。よ
ってトランジスタＭ１９２ａとＭ１９２ｂとの接続間電
位をよりＡＣグランドに近いと見なすことができる。In this circuit, a change in the potential between the transistors M192a and M192b due to a change in the input signal is caused by a change in the same input signal.
It is smaller than the change in the potential between the connection points b and M194. Therefore, the potential between the transistors M192a and M192b can be regarded as closer to the AC ground.
【００４７】そこで、反転増幅回路の出力電圧の時間微
分にほぼ比例した電流を、トランジスタＭ２０２ａとト
ランジスタＭ２０２ｂとの接続点に帰還できるので、従
来例２で説明されているように、セカンドポールをより
有効に高周波側に移すことができ、周波数特性を向上さ
せることができる。Therefore, a current almost proportional to the time derivative of the output voltage of the inverting amplifier circuit can be fed back to the connection point between the transistor M202a and the transistor M202b, so that the second pole can be further reduced as described in the second conventional example. It can be effectively transferred to the high frequency side, and the frequency characteristic can be improved.
【００４８】この回路においても、トランジスタＭ２０
１ｂ、Ｍ２０２ｂは差動入力段の差動トランジスタ対を
構成しているのと同時に、図２７で示しているところの
第３の従来例のトランジスタＭ２７３、Ｍ２７４と同じ
役目も果たしている。すなわち、差動対と負荷との間に
トランジスタを挿入することにより、帰還を受けるノー
ドのインピーダンスを下げることが可能となり、出力電
圧にほぼ比例した電流に近い電流を帰還することができ
る。Also in this circuit, the transistor M20
1b and M202b form a differential transistor pair in the differential input stage, and at the same time, they also play the same role as the transistors M273 and M274 of the third conventional example shown in FIG. That is, by inserting a transistor between the differential pair and the load, it is possible to reduce the impedance of the node that receives the feedback, and it is possible to feed back a current close to the current that is substantially proportional to the output voltage.
【００４９】しかしながら、従来例では、トランジスタ
Ｍ２７３、Ｍ２７４に与えるべき固定バイアスを発生す
るための回路が別に必要であるのに対し、本実施例に示
す回路では、トランジスタＭ１９１ｂ、Ｍ１９２ｂはそ
れぞれ差動入力電位からバイアスをとっているため、バ
イアス回路を設ける必要がない。However, in the conventional example, a circuit for generating a fixed bias to be given to the transistors M273 and M274 is separately required, whereas in the circuit shown in this embodiment, the transistors M191b and M192b are differentially input. Since the bias is taken from the potential, it is not necessary to provide a bias circuit.
【００５０】また従来例のように、トランジスタＭ２７
３、Ｍ２７４に固定バイアスを与えると、その固定バイ
アス値により入力信号の同相入力電位範囲が制限されて
いたが、本実施例のようにトランジスタＭ１９１ｂ、Ｍ
１９２ｂが入力部の差動トランジスタ対を構成すると、
バイアスをそれぞれ差動入力電位とすることにより、こ
のような同相入力電位範囲が制限されるという問題がな
くなる。As in the conventional example, the transistor M27
3, when a fixed bias is applied to M274, the in-phase input potential range of the input signal is limited by the fixed bias value. However, as in this embodiment, the transistors M191b and M274 are provided.
When 192b constitutes the differential transistor pair of the input section,
By setting the bias to the differential input potential, the problem of limiting the common-mode input potential range is eliminated.
【００５１】図２０は図１９で示した回路構成の一具体
例を示した図である。この構成では、図１９に示す反転
増幅回路を、トランジスタＭ２０５と電流源Ｉ２０２に
よるソース接地型増幅回路により実現している。FIG. 20 is a diagram showing a specific example of the circuit configuration shown in FIG. In this configuration, the inverting amplifier circuit shown in FIG. 19 is realized by the source-grounded amplifier circuit including the transistor M205 and the current source I202.
【００５２】図２１に本発明の増幅回路と図２４で示し
た従来の増幅回路のシミュレーション結果を示す。これ
によれば、従来の増幅回路の周波数特性のセカンドポー
ルが数百ＫＨｚ付近に現れて、しかもその部分でゲイン
をもつ（すなわち、０ｄＢよりも大きな利得を有してい
る）。これに対し、本発明の増幅回路は、上記従来の増
幅回路に比べてセカンドポールの現れる周波数が一桁高
周波数側にシフトしており、かつその部分でゲインをも
たないので、周波数の高い領域においても安定に動作す
ることが確認できる。FIG. 21 shows simulation results of the amplifier circuit of the present invention and the conventional amplifier circuit shown in FIG. According to this, the second pole of the frequency characteristic of the conventional amplifier circuit appears in the vicinity of several hundred KHz, and has a gain in that portion (that is, a gain larger than 0 dB). On the other hand, in the amplifier circuit of the present invention, the frequency at which the second pole appears is shifted to the one-digit high frequency side compared to the conventional amplifier circuit described above, and since there is no gain in that part, the frequency is high. It can be confirmed that the operation is stable even in the region.
【００５３】図２２は、図２０に示す回路の変形例を示
すものである。この回路は図２０で示した本発明の具体
例に示す構成に加えて、電流源Ｉ２２１、Ｉ２２２をそ
れぞれ差動トランジスタ対の入力部分の接続点（すなわ
ちトランジスタＭ２２１ａとトランジスタＭ２２１ｂと
の間の接続点、及びトランジスタＭ２２２ａとトランジ
スタＭ２２２ｂとの間の接続点）に電流源Ｉ２２１、Ｉ
２２２を接続したことを特徴とする。FIG. 22 shows a modification of the circuit shown in FIG. In this circuit, in addition to the configuration shown in the specific example of the present invention shown in FIG. 20, the current sources I221 and I222 are respectively connected to the connection points of the input portions of the differential transistor pair (that is, the connection point between the transistor M221a and the transistor M221b). , And a current source I221, I at a connection point between the transistor M222a and the transistor M222b).
222 is connected.
【００５４】この場合に、電流源Ｉ２２１、Ｉ２２２を
加えたことにより、差動トランジスタ対を構成するトラ
ンジスタＭ２２１ｂ、Ｍ２２２ｂは入力信号に係わら
ず、常にオンした状態になる。よって位相補償の帰還を
受けるノードのインピーダンスをより小さくすることが
可能となり、しかも差動入力の振幅によらず常にインピ
ーダンスを小さく保つことができるので、動作が安定
し、周波数特性をさらに改善できる。In this case, by adding the current sources I221 and I222, the transistors M221b and M222b forming the differential transistor pair are always turned on regardless of the input signal. Therefore, the impedance of the node receiving the feedback of the phase compensation can be made smaller, and the impedance can always be kept small regardless of the amplitude of the differential input, so that the operation is stable and the frequency characteristic can be further improved.
【００５５】この図２２において、破線で示したよう
に、電流源Ｉ２２４は取り去ることにより回路を構成す
ることも可能である。
（実施例６）ここで、先の実施例の差動入力段を実現す
るための、トランジスタの設計に関する実施例を示す。As shown by the broken line in FIG. 22, the current source I224 can be removed to form a circuit. (Embodiment 6) Here, an embodiment concerning the design of a transistor for realizing the differential input stage of the previous embodiment will be shown.
【００５６】図２３に、この差動入力段を構成する場合
のトランジスタのパターンを示す。この図において、記
号Ｓおよびｓはソース電極、記号Ｄおよびｄはドレイン
電極、記号Ｇはゲート電極を表す。記号Ｌ0 〜Ｌ2 はト
ランジスタのゲート長をそれぞれ表している。FIG. 23 shows a transistor pattern in the case of configuring this differential input stage. In this figure, symbols S and s represent source electrodes, symbols D and d represent drain electrodes, and symbol G represents a gate electrode. The symbols L0 to L2 represent the gate lengths of the transistors.
【００５７】図２３（ａ）は、トランジスタを２個に分
割する場合のパターンの例を示す。図２３（ａ）左図
は、一つのトランジスタであるが、同右図においてゲー
ト電極をコの字形に分割し、このゲート電極の間にソー
ス、ドレイン電極の役割をする電極を設けることによ
り、一つのトランジスタを分割するものとする。FIG. 23A shows an example of a pattern when the transistor is divided into two. The left diagram of FIG. 23 (a) shows a single transistor, but in the right diagram of FIG. 23, the gate electrode is divided into U-shapes, and an electrode serving as a source electrode and a drain electrode is provided between the gate electrodes. Two transistors shall be divided.
【００５８】これは回路的には同じ導電形のトランジス
タを縦続接続して、ゲートを共通とする構成と同様であ
るが、一つのトランジスタを二つ並べて縦続接続する場
合と比べると、パターンの面積を小さくすることができ
るので、占有面積の節約を図ることができる。This is similar to the configuration in which transistors of the same conductivity type are connected in cascade in terms of a circuit and the gate is shared, but the area of the pattern is larger than that in the case where two single transistors are connected in cascade. Can be made smaller, so that the occupied area can be saved.
【００５９】図２３（ｂ）もまたトランジスタを二つに
分割した場合のパターンを示した図である。この図で
は、トランジスタを２個に分割した場合のうち、トラン
ジスタのペア性による特性の向上、及び方向依存性の縮
小のために、ゲートの形状を櫛形に構成したときの例を
示すものである。ここではゲート長に関してＬ0 ＝Ｌ1
＋Ｌ2 なる関係を持っていることにより、全体のゲート
長を不変として構成している。このような構成として
も、トランジスタをいくつかに分割して、トランジスタ
のパターンの面積に極度の増大を防止することができ
る。
（実施例７）次に第３の発明についての実施例を図面を
参照しつつ説明する。FIG. 23B is also a diagram showing a pattern when the transistor is divided into two. This figure shows an example in which the gate is formed in a comb shape in order to improve the characteristics due to the pairing characteristics of the transistors and reduce the direction dependency among the two divided transistors. . Here, regarding the gate length, L0 = L1
By having a relationship of + L2, the entire gate length is configured to be invariable. Even with such a configuration, it is possible to prevent the transistor pattern area from being extremely increased by dividing the transistor into several parts. (Embodiment 7) Next, an embodiment of the third invention will be described with reference to the drawings.
【００６０】図２８は本発明の回路の一般化された構成
を説明する図である。この図において、電流源Ｉ２８１
とトランジスタＭ２８１〜Ｍ２８６で第１の増幅回路を
構成している。第１の増幅回路の出力は第２の反転増幅
回路Ａ２８１の入力になる。第２の反転増幅手段の出力
はコンデンサＣ２８１を介して第１の増幅回路の差動ト
ランジスタ対と第４のトランジスタとの接続部に帰還し
ている。これにより第１の発明と同様の作用によりセカ
ンドポールを高周波側へ移すことができる。FIG. 28 is a diagram for explaining a generalized structure of the circuit of the present invention. In this figure, the current source I281
And the transistors M281 to M286 form a first amplifier circuit. The output of the first amplifier circuit becomes the input of the second inverting amplifier circuit A281. The output of the second inverting amplification means is fed back to the connection portion between the differential transistor pair and the fourth transistor of the first amplification circuit via the capacitor C281. As a result, the second pole can be moved to the high frequency side by the same operation as the first aspect of the invention.
【００６１】またこの回路においてＭ２８３、Ｍ２８４
のバイアス値は固定値を与えるのではなく、入力信号の
状況により決まるようになっている。したがってバイア
スにより信号レベルが制限されることがない。In this circuit, M283 and M284
The bias value of does not give a fixed value, but is determined by the condition of the input signal. Therefore, the bias does not limit the signal level.
【００６２】図２９は、図２８で示した回路構成の一具
体例を示した図である。この構成では図２９に示す反転
増幅回路を、電流源Ｉ２９２とトランジスタＭ２９７に
よるソース接地型増幅回路により実現している。さらに
バイアス生成回路を電流源Ｉ２９３とトランジスタＭ２
９８により実現している。FIG. 29 is a diagram showing a specific example of the circuit configuration shown in FIG. In this configuration, the inverting amplifier circuit shown in FIG. 29 is realized by the source-grounded amplifier circuit including the current source I292 and the transistor M297. Further, a bias generation circuit is provided with a current source I293 and a transistor M2.
It is realized by 98.
【００６３】図３０は、図２８で示したバイアス生成回
路部の他の具体例を示した図である。この回路では電流
源Ｉ３０Ｂ１とトランジスタＭ３０Ｂ１、Ｍ３０Ｂ２、
Ｍ３０Ｂ３によりバイアス生成回路が構成されている。
これは入力回路の一方からバイアス値が決まるようにな
っている。FIG. 30 is a diagram showing another specific example of the bias generation circuit section shown in FIG. In this circuit, the current source I30B1 and the transistors M30B1, M30B2,
A bias generation circuit is configured by M30B3.
This is such that the bias value is determined from one of the input circuits.
【００６４】図３１は、図２８で示したバイアス生成回
路部の他の具体例を示した図である。この回路では電流
源Ｉ３１Ｂ１、Ｉ３１Ｂ２とトランジスタＭ３１Ｂ１、
Ｍ３１Ｂ２、Ｍ３１Ｂ３、Ｍ３１Ｂ４によりバイアス生
成回路が構成されている。これは入力信号の双方からバ
イアス値が決まるようになっている。FIG. 31 is a diagram showing another specific example of the bias generation circuit section shown in FIG. In this circuit, current sources I31B1, I31B2 and transistor M31B1,
A bias generation circuit is configured by M31B2, M31B3, and M31B4. In this, the bias value is determined from both input signals.
【００６５】以上本発明の実施例について、主にＭＯＳ
トランジスタで構成された回路を用いて説明したが、こ
れらのトランジスタをバイポーラトランジスタで構成し
ても、同様に発明の効果を奏するものである。In the above embodiments of the present invention, mainly MOS
Although the description has been made using the circuit including the transistors, the effect of the present invention can be obtained even if these transistors are formed as the bipolar transistors.
【００６６】[0066]
【発明の効果】以上説明したように本発明によれば、回
路規模、素子数の極度の増大なく増幅回路の周波数特性
の改善が実現できるために、容量負荷を駆動するバッフ
ァ回路の大規模集積化に非常に有利である。As described above, according to the present invention, since the frequency characteristics of the amplifier circuit can be improved without the circuit scale and the number of elements being extremely increased, the large scale integration of the buffer circuit for driving the capacitive load is realized. It is very advantageous for
【図１】 本発明の基本構成を示す回路図。FIG. 1 is a circuit diagram showing a basic configuration of the present invention.
【図２】 本発明の一つの具体例を示す回路図。FIG. 2 is a circuit diagram showing one specific example of the present invention.
【図３】 本発明の効果を示す図。FIG. 3 is a diagram showing the effect of the present invention.
【図４】 図１に示す構成の変形例を示す回路図。FIG. 4 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図５】 図１に示す構成の変形例を示す回路図。5 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図６】 図１に示す構成の変形例を示す回路図。FIG. 6 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図７】 図１に示す構成の変形例を示す回路図。FIG. 7 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図８】 図１に示す構成の変形例を示す回路図。FIG. 8 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図９】 図１に示す構成の変形例を示す回路図。9 is a circuit diagram showing a modified example of the configuration shown in FIG.
【図１０】 本発明の他の具体例を示す回路図。FIG. 10 is a circuit diagram showing another example of the present invention.
【図１１】 図１０の変形例を示す回路図。FIG. 11 is a circuit diagram showing a modified example of FIG.
【図１２】 本発明の他の具体例を示す回路図。FIG. 12 is a circuit diagram showing another example of the present invention.
【図１３】 図１２の変形例を示す回路図。FIG. 13 is a circuit diagram showing a modified example of FIG.
【図１４】 図１２の変形例を示す回路図。FIG. 14 is a circuit diagram showing a modified example of FIG.
【図１５】 図１４の変形例を示す回路図。FIG. 15 is a circuit diagram showing a modified example of FIG.
【図１６】 本発明の他の具体例を示す回路図。FIG. 16 is a circuit diagram showing another example of the present invention.
【図１７】 本発明の他の具体例を示す回路図。FIG. 17 is a circuit diagram showing another example of the present invention.
【図１８】 本発明の他の具体例を示す回路図。FIG. 18 is a circuit diagram showing another example of the present invention.
【図１９】 本発明の回路の一般化された構成を表す
図。FIG. 19 is a diagram showing a generalized configuration of a circuit of the present invention.
【図２０】 本発明の１具体例を示す回路図。FIG. 20 is a circuit diagram showing a specific example of the present invention.
【図２１】 本発明の効果を示す図。FIG. 21 is a diagram showing the effect of the present invention.
【図２２】 本発明の他の具体例を示す回路図。FIG. 22 is a circuit diagram showing another specific example of the present invention.
【図２３】 分割したトランジスタのパターンを示す
図。FIG. 23 is a diagram showing a pattern of a divided transistor.
【図２４】 基本的な２段構成の差動増幅器の図。FIG. 24 is a diagram of a basic two-stage differential amplifier.
【図２５】 ゼロ点を左半面に飛ばすことにより周波数
特性を向上させる第１の従来例の図。FIG. 25 is a diagram of a first conventional example in which the frequency characteristic is improved by skipping the zero point to the left half surface.
【図２６】 セカンドポールを高周波側へずらすことに
より周波数特性を向上させる第２の従来例の図。FIG. 26 is a diagram of a second conventional example in which the frequency characteristic is improved by shifting the second pole toward the high frequency side.
【図２７】 Ｒｉｂｎｅｒらにより提案されている第３
の従来例の図。FIG. 27. Third proposed by Ribner et al.
FIG.
【図２８】 本発明の回路の一般化された構成を表わす
図。FIG. 28 is a diagram showing a generalized configuration of a circuit of the present invention.
【図２９】 本発明の１具体例を示す回路図。FIG. 29 is a circuit diagram showing a specific example of the present invention.
【図３０】 本発明の他の具体例を示す回路図。FIG. 30 is a circuit diagram showing another example of the present invention.
【図３１】 本発明の他の具体例を示す回路図。FIG. 31 is a circuit diagram showing another example of the present invention.
Ｉ１〜Ｉ２６は電流源を表す。Ｍ１〜Ｍ７０はトランジ
スタを表す。Ｃ１〜Ｃ１０はコンデンサを表す。Ａ１は
反転増幅器を示す。I1 to I26 represent current sources. M1 to M70 represent transistors. C1 to C10 represent capacitors. A1 indicates an inverting amplifier.
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H03F 3/45
Claims (15)
バイポーラトランジスタまたはソース電極を共通接続し
た第１、第２の電界効果トランジスタで構成され、入力
信号が与えられる差動トランジスタ対と、前記差動トラ
ンジスタ対のコモンエミッタ電極またはコモンソース電
極と第１の電源電極との間に接続される電流源と、前記
差動トランジスタ対の出力端子と第２の電源電極との間
に接続される負荷と、前記差動トランジスタ対の出力端
子の少なくとも一方と前記負荷との間に縦続接続される
第３のバイポーラトランジスタまたは第３の電界効果ト
ランジスタと、前記第３のバイポーラトランジスタまた
は第３の電界効果トランジスタのバイアスを前記入力信
号のレベルに応じて生成する回路とから構成される第１
の増幅手段と、前記第１の増幅手段の出力を入力とする
反転増幅手段を具備し、前記反転増幅手段の出力端子
と、前記第３のバイポーラトランジスタのエミッタ電極
または前記第３の電界効果トランジスタのソース電極と
が、少なくともコンデンサを介して接続されていること
を特徴とする増幅回路。1. A first and second bipolar transistor having emitter electrodes commonly connected, and a first and second field effect transistor having source electrodes commonly connected , which are input terminals.
A differential transistor pair to which a signal is applied, a current source connected between a common emitter electrode or a common source electrode of the differential transistor pair and a first power supply electrode, an output terminal of the differential transistor pair, and A load connected to the second power supply electrode, and a third bipolar transistor or a third field effect transistor connected in cascade between at least one of the output terminals of the differential transistor pair and the load; The bias of the third bipolar transistor or the third field effect transistor is set to the input signal.
A circuit configured to generate according to the level of the signal
And an inverting amplification means for receiving the output of the first amplification means as an input, and the output terminal of the inverting amplification means and the emitter electrode of the third bipolar transistor or the third field effect transistor. An amplifier circuit, characterized in that the source electrode of is connected at least through a capacitor.
第３の電界効果トランジスタは、前記差動トランジスタ
対を構成する第１、第２のバイポーラトランジスタまた
は第１、第２の電界効果トランジスタと同じ導電型であ
ることを特徴とする請求項１記載の増幅回路。2. The third bipolar transistor or the third field effect transistor has the same conductivity type as the first and second bipolar transistors or the first and second field effect transistors which form the differential transistor pair. The amplifier circuit according to claim 1, wherein:
電界効果トランジスタを用いた回路により構成され、前
記第３のバイポーラトランジスタのベース電極または第
３の電界効果トランジスタのゲート電極が、前記負荷を
構成するバイポーラトランジスタのベース電極または電
界効果トランジスタのゲート電極に接続され回路を構成
することにより、前記第３のバイポーラトランジスタま
たは第３の電界効果トランジスタのバイアスを生成する
回路を構成することを特徴とする請求項２記載の増幅回
路。3. The load is composed of a circuit using a bipolar transistor or a field effect transistor, and the base electrode of the third bipolar transistor or the gate electrode of the third field effect transistor constitutes the load. 3. A circuit for generating a bias of the third bipolar transistor or the third field-effect transistor is configured by being connected to the base electrode of the above or the gate electrode of the field-effect transistor to configure a circuit. The described amplifier circuit.
トランジスタ対を構成する第１、第２のバイポーラトラ
ンジスタの入力ベース電位または前記差動トランジスタ
対を構成する第１、第２の電界効果トランジスタの入力
ゲート電位のうち、少なくとも一方の差動入力電位をレ
ベルシフトするレベルシフト手段により構成されている
ことを特徴とする請求項２記載の増幅回路。4. A circuit for generating the bias includes input base potentials of first and second bipolar transistors forming the differential transistor pair or first and second field effect forming the differential transistor pair. 3. The amplifier circuit according to claim 2, comprising level shift means for level shifting at least one of the differential input potentials of the input gate potentials of the transistors.
フィルタを含むことを特徴とする請求項２記載の増幅回
路。5. The amplifier circuit according to claim 2, wherein the circuit for generating the bias includes a low pass filter.
第３の電界効果トランジスタは、前記差動トランジスタ
対を構成する第１、第２のバイポーラトランジスタまた
は第１、第２の電界効果トランジスタと異なる導電型で
あることを特徴とする請求項１記載の増幅回路。6. The conductivity type of the third bipolar transistor or the third field effect transistor is different from that of the first and second bipolar transistors or the first and second field effect transistors forming the differential transistor pair. The amplifier circuit according to claim 1, wherein:
ジスタまたは第３の電界効果トランジスタを含むカレン
トミラー回路で構成されることを特徴とする請求項６記
載の増幅回路。7. The amplifier circuit according to claim 6, wherein the load is composed of a current mirror circuit including the third bipolar transistor or the third field effect transistor.
電界効果トランジスタと、その第１、第２の電界効果ト
ランジスタのコモンソース電極と第１の電源電極との間
に接続される電流源と、前記第１の電界効果トランジス
タのゲート電極と共通接続されるゲート電極を有し、前
記第１の電界効果トランジスタのドレイン電極にソース
電極が接続された第３の電界効果トランジスタと、前記
第２の電界効果トランジスタのゲート電極と共通接続さ
れるゲート電極を有し、前記第２の電界効果トランジス
タのドレイン電極にソース電極が接続された第４の電界
効果トランジスタと、前記第３、第４の電界効果トラン
ジスタのドレイン電極と第２の電源電極との間に接続さ
れる負荷とから構成される第１の増幅手段と、第１の増
幅手段の出力を入力とする反転増幅手段を具備し、前記
反転増幅手段の出力端と前記第３または第４の電界効果
トランジスタのソース電極電極とが少なくともコンデン
サを介して接続されることを特徴とする増幅回路。8. A first and a second field effect transistor having source electrodes commonly connected, and a common source electrode of the first and second field effect transistors and a first power supply electrode. A third field effect transistor having a current source, a gate electrode commonly connected to the gate electrode of the first field effect transistor, and a source electrode connected to the drain electrode of the first field effect transistor; A fourth field effect transistor having a gate electrode commonly connected to the gate electrode of the second field effect transistor, and a source electrode connected to the drain electrode of the second field effect transistor; The first amplifying means composed of a load connected between the drain electrode of the fourth field effect transistor and the second power supply electrode, and the output of the first amplifying means are input. Amplifier circuit comprising an inverting amplifier means, a source electrode electrode of the output terminal and the third or fourth field-effect transistor of the inverting amplifier means, characterized in that it is connected via at least a capacitor to.
れていることを特徴とする請求項８記載の増幅回路。9. The amplifier circuit according to claim 8, wherein the load comprises a current mirror circuit.
２の電界効果トランジスタと、前記差動トランジスタ対
の共通ソース電極と第１の電源端子との間に接続される
電流源と、前記差動トランジスタ対と第２の電源電極と
の間に接続される負荷とから構成される第１の増幅手段
と、第１の増幅回路の出力を入力とする反転増幅手段
と、その反転増幅手段の出力を少なくともコンデンサを
介して第一の増幅手段に帰還するパスとをと備えた増幅
回路において、前記差動トランジスタ対を構成する第
１、第２の電界効果トランジスタは、それぞれのゲート
電極をコの字形または櫛形に形成して、そのコの字形ま
たは櫛形の電極に囲まれた領域に前記反転増幅手段の出
力を帰還することを特徴とする増幅回路。10. A first and second field effect transistor forming a differential transistor pair, a current source connected between a common source electrode of the differential transistor pair and a first power supply terminal, First amplifying means composed of a load connected between the differential transistor pair and the second power supply electrode, inverting amplifying means having the output of the first amplifying circuit as an input, and its inverting amplifying means. And a path for returning the output of the differential amplifier to the first amplifying means via at least a capacitor, the first and second field effect transistors forming the differential transistor pair have respective gate electrodes. An amplifier circuit, which is formed in a U-shape or a comb shape, and outputs the output of the inverting amplification means to a region surrounded by the U-shape or comb-shaped electrodes.
されていることを特徴とする請求項１０記載の増幅回
路。11. The amplifier circuit according to claim 10, wherein the load comprises a current mirror circuit.
１、第２の電界効果トランジスタのコの字形または櫛形
のゲート電極に囲まれた領域と、前記第１の電源電極と
を電流源を介して接続することを特徴とする請求項１０
記載の増幅回路。12. A region surrounded by U-shaped or comb-shaped gate electrodes of the first and second field effect transistors forming the differential transistor pair and the first power supply electrode via a current source. 11. The connection is made according to claim 10.
The described amplifier circuit.
１、第２の電界効果トランジスタは、コの字形に形成さ
れたゲート電極が、共通ソース電極側に位置するゲート
電極のゲート長が前記負荷側に位置するゲート電極のゲ
ート長より長い電界効果トランジスタであることを特徴
とする請求項１０記載の増幅回路。13. In the first and second field effect transistors forming the differential transistor pair, the gate electrode formed in a U-shape has a gate length of the gate electrode located on the common source electrode side and the load is the load. 11. The amplifier circuit according to claim 10, wherein the amplifier circuit is a field effect transistor having a gate length longer than that of a gate electrode located on the side.
のバイポーラトランジスタまたはドレイン電極を共通接
続した第１、第２の電界効果トランジスタで構成され、
入力信 号が与えられるトランジスタ対と、前記トランジ
スタの共通コレクタ電極または共通ドレイン電極と第１
の電源電極との間に接続される電流源と、前記トランジ
スタ対の出力端子とエミッタが接続される前記第１、第
２のバイポーラトランジスタまたはソースが接続される
前記第１、第２の電界効果トランジスタとは異なる導電
型の第３、第４の電界効果トランジスタと、前記第３、
第４のバイポーラトランジスタのコレクタあるいは前記
第３、第４の電界効果トランジスタのドレインと第２の
電源電極との間に接続される負荷と、前記第３、第４の
バイポーラトランジスタまたは第３、第４の電界効果ト
ランジスタのバイアスを前記入力信号のレベルに応じて
生成するバイアス回路から構成されることを特徴とする
増幅回路。14. First and second collector electrodes are commonly connected
Of first and second field effect transistors having drain electrodes commonly connected ,
A transistor pair input signal is applied, and the common collector electrode or a common drain electrode of the transistor first
A current source connected between the power supply electrodes of the said transistor pair of the output terminals and the emitter is connected to the first, the second bipolar transistor or source connected first and second field effect Third and fourth field effect transistors having a conductivity type different from that of the transistor;
Fourth bipolar transistor the collector or the third, and the load connected between the drain and the second power supply electrode of the fourth field-effect transistor, the third, fourth
An amplifier circuit comprising a bias circuit for generating a bias of a bipolar transistor or third and fourth field effect transistors according to the level of the input signal .
は電界効果トランジスタを用いたカレントミラー回路で
構成されていることを特徴とする請求項１４記載の増幅
回路。15. The amplifier circuit according to claim 14, wherein the load is composed of a current mirror circuit using a bipolar transistor or a field effect transistor.
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|---|---|---|---|
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| JP3-232692 | 1991-09-12 | ||
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