JP3409059B2 - 半導体記憶装置 - Google Patents
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Description
るアドレス信号の変化を検出するためのアドレス変化検
出回路(ATD回路)を備えた半導体記憶装置に関し、
さらに詳しくは、ATD回路から出力されるパルス信号
をトリガーとしてリフレッシュ動作およびリード・ライ
ト動作を行うように構成された半導体記憶装置に関す
る。
Memory)を母体としながら、あたかもSRAM(Static
Random Access Memory)のように取り扱いが可能なよう
に構成された半導体記憶装置として、いわゆる疑似SR
AMがある。この疑似SRAMは、アドレス信号の変化
を検出して動作する内部同期方式を採用し、外部から与
えられるアドレス信号の変化を検出するためのアドレス
変化検出回路(以下、「ATD回路」と称す。ATD:
Address Transition Detector)を備えている。この疑
似SRAMの場合、DRAMを母体としているために、
フリップフロップからなるメモリセルを有する正規のS
RAMのような高速性能を得ることは困難ではあるが、
DRAMに匹敵する大規模な記憶容量を実現することが
できる。
のアドレス入力系の構成例を示す。アドレス信号ADD
0〜ADDn(n:自然数)は、外部から印加されるア
ドレス信号である。このアドレス信号ADD0〜ADD
nに対応させて、アドレス入力回路800−0〜800
−nが設けられ、これらの各アドレス入力回路は、入力
バッファ801およびラッチ回路802から構成され
る。また、各アドレス入力回路の出力部にはATD回路
810−0〜810−nが設けられており、これらAT
D回路の各出力信号はパルスジェネレータ820に入力
される。
00−nの入力バッファ801は、外部から与えられる
アドレス信号(ADD0〜ADDn)を受けて装置内部
のアドレス信号に変換するものである。また、ラッチ8
02は、外部のアドレス信号が変化した場合に図示しな
い所定の制御回路系から出力される制御信号に基づき、
入力バッファ801から出力されるアドレス信号をラッ
チするもので、通常時には入力バッファ801の出力信
号を内部のアドレス信号(IA0〜IAn)としてスル
ーさせる。
ドレス入力回路800−0〜800−nのラッチ回路8
02から出力される内部のアドレス信号IA0〜IAn
の変化(遷移)を検出して正のワンショットパルス信号
φ0〜φnを発生するものである。クロックジェネレー
タ820は、ATD回路810−0〜810−nから出
力されたワンショットパルスφ0〜φnを受けて、所定
のパルス幅を有するパルスアドレス変化検出信号φaを
生成するものである。このアドレス変化検出信号φaを
もとにして、各部の動作に必要とされる各種の制御信号
が派生的に生成される。
半導体記憶装置によれば、外部から与えられるアドレス
信号ADD0〜ADDnが変化せずに定常的な状態にあ
る場合、アドレス入力回路800−0〜800−nのそ
れぞれにおいて、入力バッファ801を介して外部から
取り込まれたアドレス信号は、スルー状態にあるラッチ
回路802を通過し、内部のアドレス信号IA0〜IA
nとして後段側の例えばプリデコード回路などに与えら
れる。この状態では、アドレス信号に変化がないので、
ATD回路810−0〜810−nは、ワンショットパ
ルスφ0〜φnを発生せず、アドレス変化検出信号φa
はLレベルに保たれる。
ば外部から与えられるアドレス信号ADD0が変化する
と、入力バッファ801からスルー状態のラッチ回路を
介して出力される内部のアドレス信号IA0が変化す
る。ATD回路810−0は、このアドレス信号IA0
の変化を検出し、ワンショットパルスφ0を発生する。
クロックジェネレータ820は、ATD回路810−0
で発生されたワンショットパルスφ0を受け、アドレス
変化検出信号φaとしてパルス信号を出力する。
信号ADD1〜ADDnが変化すると、パルスジェネレ
ータ820は、各ATD回路で発生されたワンショット
パルスを受けてアドレス変化検出信号φaを出力する。
このアドレス変化検出信号φaをもとにして、図示を省
略した制御信号生成回路系において、メモリセルのリフ
レッシュ動作に必要とされる制御信号や、リード・ライ
ト動作に必要とされる制御信号が生成され、装置内部の
各種の動作が適切なタイミングで制御される。
SRAMの場合、その仕様上、リフレッシュ動作および
リード・ライト動作の両方の動作が、共通のアドレス変
化検出信号φaに基づき同一のサイクル内で連続して行
われる構成となっている。このため、外部から与えられ
るアドレス信号ADDにノイズが含まれると、このノイ
ズによりATD回路810−0〜810−nが誤動作し
てワンショットパルスφ0〜φnを発生する。この結
果、リフレッシュ動作とリード・ライト動作とが連続的
に誤って行われ、半導体記憶装置を構成する回路の大半
が動作するため、大きな動作電流が発生し、消費電流が
増えるという問題がある。
題の解決を図った第1の従来技術として、例えば特開平
3−12095号公報に開示された半導体メモリ装置が
ある。この半導体メモリ装置は、出力バッファの直前ま
での読み出し動作を制御するためのパルス信号を生成す
る第1のアドレス遷移検出回路と、出力バッファ以降の
動作を制御するためのパルス信号を生成する第2のアド
レス遷移検出回路を備え、この第2のアドレス遷移検出
回路の前段には、アドレス信号に含まれるノイズを除去
するためのフィルタが設けられている。
伴うアース電位Vssの揺れに起因してアドレス信号に
見かけ上のノイズが含まれたとしても、このノイズは、
フィルタにより除去される。したがって、出力バッファ
の動作を制御するためのパルス信号を生成する第2のア
ドレス遷移検出回路は、このノイズにより誤動作するこ
とがなくなり、出力バッファも、自ら発したアース電位
ノイズに起因して誤動作することがなくなる。また、こ
の装置では、読み出し時間の大半を占める出力バッファ
の直前までの回路系の動作は、フィルタを介することな
くアドレス信号を入力する第1のアドレス遷移検出回路
のパルス信号により制御されるので、高速性が損なわれ
ない。しかしながら、この第1の従来技術にかかる半導
体メモリ装置は、出力バッファのスイッチングに伴うア
ース電位Vssの揺れに起因した誤動作を防止するもの
であり、リフレッシュ動作とリード・ライト動作が同一
サイクル内で行われる場合において、アドレスに含まれ
るノイズに起因した動作電流の発生を抑制し得るもので
はない。
平5−81888号公報に開示された半導体集積回路が
ある。この半導体集積回路には、アドレス信号の変化を
検出するためのATD回路(以下、第1ATD回路と称
す)と、アドレスからノイズを除去するためのノイズフ
ィルタと、このノイズフィルタによりノイズが除去され
たアドレス信号の変化を検出するためのATD回路(以
下、第2ATD回路と称す)とが設けられている。前者
の第1ATD回路は、出力バッファの前段側の内部動作
の制御(データのラッチ)に使用され、後者の第2AT
D回路は、正規の出力信号が出力される前の状態での出
力信号の制御(出力のプリセット)に使用される。
み出しにあたって、第2ATD回路から出力されるパル
ス信号の制御の下に、出力バッファの出力レベルを
「H」から「L」に緩やかに変化させる。これにより、
「L」を読み出す際のグランドノイズを低減させてい
る。また、第1ATD回路から出力されるパルス信号の
制御の下に、それまでのデータを内部でラッチすること
により、電源ノイズに対する耐性を改善している。ま
た、ノイズフィルタで電源ノイズを除去することによ
り、電源ノイズに起因する出力の誤プリセットを防止し
ている。しかしながら、この第2の従来技術も、出力バ
ッファのスイッチングに伴うノイズに起因した誤動作を
防止するものであり、上述の第1の従来技術と同様に、
リフレッシュ動作とリード・ライト動作が同一サイクル
内で行われる場合において、アドレス信号に含まれるノ
イズに起因した動作電流の発生を抑制し得るものではな
い。
ので、リード・ライト時の動作速度を阻害することな
く、外部から与えられたアドレス信号のノイズに起因す
る動作電流の発生を有効に抑制することが可能な半導体
記憶装置を提供することを目的とする。
め、この発明は以下の構成を有する。すなわち、この発
明にかかる半導体記憶装置は、データ記憶用のキャパシ
タを含むメモリセルを行列状に配列して構成されたメモ
リセルアレイを有し、外部から与えられたアドレス信号
の変化を検出してパルス信号を生成し、該パルス信号を
トリガーとしてリフレッシュ動作およびリード・ライト
動作を同一サイクル内で順次行うように構成された半導
体記憶装置において、前記アドレス信号に含まれるノイ
ズを除去するためのフィルタ回路(例えば後述するノイ
ズフィルタ102に相当するノイズフィルタ回路102
に相当する構成要素)と、前記フィルタ回路を通過する
前のアドレス信号の変化を検出して、前記リフレッシュ
動作を制御するための第1のパルス信号を生成する第1
の信号変化検出回路系(例えば後述するアドレス変化検
出回路311およびパルス合成回路312から構成され
る回路系に相当する構成要素)と、前記フィルタ回路を
通過した後のアドレス信号の変化を検出して、前記リー
ド・ライト動作を制御するための第2のパルス信号を生
成する第2の信号変化検出回路系(例えば後述するアド
レス変化検出回路321およびパルス合成回路322か
ら構成される回路系に相当する構成要素)と、を備えた
ことを特徴とする。
フィルタ回路を通過する前のアドレス信号の変化が検出
された場合に起動され、通常のリード・ライト動作は、
フィルタ回路を通過した後のアドレス信号の変化が検出
された場合に起動される。ここで、外部から与えられる
アドレス信号にノイズが含まれている場合、フィルタ回
路によりノイズが除去されて第2の信号変化検出回路系
に与えられる。従って、アドレス信号に含まれるノイズ
に起因して第2のパルス信号が出力されることがなく、
リード・ライト動作が誤起動されない。また、フィルタ
回路の通過前のアドレス信号にはノイズが含まれるた
め、このアドレス信号を入力する第1の信号変化検出回
路系は第1のパルス信号を出力し、リフレッシュ動作が
起動される。すなわち、外部から与えられるアドレス信
号にノイズが含まれている場合には、リフレッシュ動作
のみが行われ、リード・ライト動作は行われない。
信号にノイズが含まれていない場合、外部のアドレス信
号の変化が第1および第2の信号変化検出回路系により
それぞれ検出され、第1および第2のパルス信号が出力
される。そして、これら第1および第2のパルス信号を
トリガーとして、リフレッシュ動作とリード・ライト動
作が同一サイクル内で順次行われる。このとき、フィル
タ回路での遅延時間分だけ、第1のパルス信号に対して
第2のパルス信号が遅れて出力される。しかし、リード
・ライト動作は、リフレッシュ動作の後に続いて行われ
るので、リード・ライト動作のトリガーとなる第2のパ
ルス信号が、リフレッシュ動作のトリガーとなる第1の
パルス信号よりも遅れたとしても不都合はなく、動作速
度が損なわれることはない。従って、この構成によれ
ば、アドレス信号にノイズが含まれていて、このノイズ
によりアドレス信号に見かけ上の変化が生じたとして
も、リード・ライト動作による動作電流の発生を抑える
ことが可能となり、しかも通常時のリード・ライトの動
作速度を損なうことがない。
第2の信号変化検出回路系は、例えば、前記フィルタ回
路を通過したアドレス信号の変化を検出して、前記第1
の信号変化検出回路系を非活性状態に制御することを特
徴とする。この構成によれば、リフレッシュ動作に続く
リード・ライト動作中にアドレス信号にノイズが発生し
たとしても、第1の信号変化検出回路系から第1のパル
ス信号が出力されない。従ってリード・ライト動作中に
リフレッシュ動作が誤って起動されることがなく、デー
タの破壊を防止することが可能となる。
えば、前記第1のパルス信号に基づき前記フレッシュ動
作を制御すると共に、前記第2のパルス信号に基づき前
記リード・ライト動作を制御する制御系(例えば後述す
るアドレスマルチプレクサ5を含む回路系に相当する構
成要素)を備えたことを特徴とする。この構成によれ
ば、第1のパルス信号をトリガーとしてリフレッシュ動
作を起動し、第2のパルス信号をトリガーとしてリード
・ライト動作を起動することが可能となる。
て、前記制御系は、例えば、前記第1および第2のパル
ス信号に基づき、前記フィルタ回路を通過したアドレス
信号から生成されるリード・ライト用のアドレス信号、
または装置内部で予め生成されたリフレッシュ用のアド
レス信号の何れかを選択して、前記メモリセルアレイの
行を選択するためのロウデコーダ回路に供給するアドレ
スマルチプレクサ(例えば後述するアドレスマルチプレ
クサ5に相当する構成要素)を含んで構成されたことを
特徴とする。
ドレス信号の変化が検出された場合、第1のパルス信号
に基づき、リフレッシュ用のアドレス信号をロウデコー
ダに供給し、第2のパルス信号に基づき、リード・ライ
ト用のアドレス信号をロウデコーダに供給することが可
能となる。従って、リフレッシュ動作およびリード・ラ
イト動作の各動作において、必要とされるアドレス信号
を得ることが可能となる。
て、前記フィルタ回路は、例えば、除去の対象として想
定されたノイズのパルス幅に応じた遅延量を有する遅延
回路を含んで構成されたことを特徴とする。この構成に
よれば、フィルタでの遅延時間を、アドレス信号に含ま
れるノイズの除去に必要な必要最小限の量に抑えること
が可能となる。従って、フィルタ回路を含めた第2の信
号変化検出回路系の見かけ上の感度の低下を最小限に抑
えることが可能となる。
て、前記フィルタ回路は、外部から前記アドレス信号を
直接的に入力するフリップフロップからなることを特徴
とする。この構成によれば、フリップフロップの安定状
態が反転しない限り、ノイズは実質的に内部に侵入しな
い。従って、フィルタ回路を通過した信号の変化を検出
する第2の信号変化検出回路系の動作をより安定化する
ことが可能となる。さらにまた、前記半導体記憶装置に
おいて、前記フィルタ回路は、例えば、前記外部から与
えられたアドレス信号がLレベルの場合、このアドレス
信号をHレベルに変化させるノイズを除去する特性を有
することを特徴とする。この構成によれば、例えば、半
導体記憶装置内部のグランドレベルが変動した場合にア
ドレス信号に発生する見かけ上のノイズを除去すること
が可能となる。
の実施の形態を説明する。 <実施の形態1>この発明の実施の形態1に係る半導体
記憶装置は、DRAM(ダイナミック・ランダムアクセ
スメモリ)と同じメモリセルを用いながら、SRAM
(スタティク・ランダムアクセスメモリ)と同様の仕様
で動作するいわゆる疑似SRAMであって、外部から入
力されたアドレス信号やチップセレクト信号の変化を検
出してパルス信号を生成し、このパルス信号をトリガー
としてリフレッシュ動作およびリード・ライト動作を同
一サイクル内で行い得るように構成されたものである。
なお、この発明において、「リード・ライト動作」は、
「リード動作」または「ライト動作」の何れかを意味す
るものとする。
憶装置の全体構成を示す。同図において、アドレスAD
Dは、外部からこの半導体記憶装置に与えられる信号で
あって、アドレス信号ADD0〜ADDn(n:自然
数)の各ビット信号からなり、後述するメモリセルアレ
イの行を指定するための行アドレスと、列を指定するた
めの列アドレスを含んでいる。アドレス入力系1は、ア
ドレスADDを当該半導体記憶装置の内部に取り込んで
ラッチし、内部のアドレス(以下、「ラッチアドレス」
と称す)LADDを生成するものである。このアドレス
入力系1と、後述するパルスジェネレータ3およびアド
レスマルチプレックサ5は、この発明の特徴部を構成す
る。
信号/CSが活性状態にある場合に、ラッチアドレスL
ADDの変化を検出し、正のワンショットパルスをアド
レス変化検出信号φATDとして出力するものである。
また、このパルスジェネレータ3は、チップセレクト信
号/CSが非活性状態(Hレベル)から活性状態(Lレ
ベル)に変化した場合にも正のワンショットパルスを出
力する。なお、このチップセレクト信号/CSは、半導
体記憶装置の動作状態を制御するための最上位の制御信
号であって、Hレベルの場合に半導体記憶装置をスタン
バイ状態とし、Lレベルの場合にアクティブ状態とする
信号である。
動作時にメモリセルアレイの行を選択するためのリフレ
ッシュ用のアドレス(以下、「リフレッシュアドレス」
と称す)RADDを生成するアドレスカウンタと、リフ
レッシュの時間間隔を計時するためのリフレッシュタイ
マを内蔵している(何れも図示省略)。このリフレッシ
ュ制御回路4は、上述のパルスジェネレータ3から出力
されるアドレス変化検出信号φATDや、外部から与え
られる制御信号の一種であるライトイネーブル信号/W
Eに基づき、所定のタイミングでリフレッシュアドレス
RADDを自動的に発生し、汎用のDRAMにおけるセ
ルフリフレッシュと同様のリフレッシュ動作を実現す
る。
部から最後にアクセス要求があってからの経過時間を計
時し、それが所定のリフレッシュ時間を越えた場合に内
部でセルフリフレッシュを起動させる。そのために、リ
フレッシュタイマは、アドレス変化検出信号φATDと
して正のパルスが出力される度にリセットされて計時を
再開するように構成される。このほか、リフレッシュタ
イマは、リフレッシュタイミングを制御するためのリフ
レッシュ制御信号REFA,REFBを生成する。ここ
で、リフレッシュ制御信号REFAは、外部からのアク
セス要求に付随してリフレッシュを行うか否かを制御す
るための信号であって、この信号がHレベルであればリ
フレッシュを行い、Lレベルであればリフレッシュを行
わない。一方、リフレッシュ制御信号REFBは、セル
フリフレッシュ動作を制御するために使用される信号で
ある。すなわち、リフレッシュ制御信号REFBとして
負のワンショットパルスが発生された場合にリフレッシ
ュが起動する。
アドレス変化検出信号φATD及びリフレッシュ制御信
号REFBのレベルに応じてラッチアドレスLADDま
たはリフレッシュアドレスRADDを適宜選択してアド
レスMADDとしてロウデコーダ7に供給するものであ
る。すなわち、アドレス変化検出信号φATDがLレベ
ルで且つリフレッシュ制御信号REFBがHレベルであ
れば、アドレス変化検出信号φATDの立ち上がりから
予め決められた時間が経過した後に、ラッチアドレスL
ADDに含まれる行アドレスを選択して、これをアドレ
スMADDとして出力する。また、アドレス変化検出信
号φATDがHレベルであるか、またはリフレッシュ制
御信号REFBがLレベルである場合には、アドレス変
化検出信号φATDの立ち下がりから予め決められた時
間が経過した後に、リフレッシュアドレスRADDを選
択して、これをアドレスMADDとして出力する。
AMと同様に、データ記憶用のキャパシタを含むメモリ
セル(1キャパシタ・1トランジスタ型)を行列状に配
列して構成され、その行方向および列方向にそれぞれワ
ード線およびビット線(またはビット線対)が配線され
ており、これらワード線とビット線との所定の交差部に
メモリセルが配置されている。ロウデコーダ7は、後述
するロウ制御回路13から出力されるロウイネーブル信
号REがHレベルの場合にアドレスMADDをデコード
し、このアドレスMADDで指定された行に属するワー
ド線をHレベルに駆動する。なお、ワード線のHレベル
は、後述するブースト電源15から供給される昇圧電位
で規定される。カラムデコーダ8は、後述するカラム制
御回路14から出力されるカラムイネーブル信号CEが
Hレベルの場合、ラッチアドレスLADDに含まれる列
アドレスをデコードし、この列アドレスで指定された列
に属するビット線を選択するためのカラム選択信号(図
示省略)を生成する。
省略したセンスアンプ、カラムスイッチおよびプリチャ
ージ回路から構成される。このうち、カラムスイッチ
は、カラムデコーダ8の出力するカラム選択信号で指定
されたセンスアンプとバスWRBとの間を接続する。セ
ンスアンプは、センスアンプイネーブル信号SEがHレ
ベルにある場合、リード動作時にビット線の電位をセン
ス・増幅してバスWRBに出力し、ライト動作時にはバ
スWRBに供給された書き込みデータをメモリセルに書
き込む。プリチャージ回路は、ロウ制御回路13から出
力されるプリチャージイネーブル信号PEがHレベルの
場合にビット線の電位を所定電位(例えば、電源電圧V
ddの1/2の電位)にプリチャージする。I/Oバッ
ファ(入出力バッファ)10は、後述するR/W制御回
路11から出力される制御信号CWOのレベルに応じて
外部との間でデータの入出力を行う。
は、チップセレクト信号/CS、ライトイネーブル信号
/WEおよび出力イネーブル信号OEに基づいて、リー
ド動作およびライト動作を制御するための制御信号CW
Oを生成してI/Oバッファ10に与える。ラッチ制御
回路12は、アドレス変化検出信号φATDの立ち下が
りエッジをトリガーとしてラッチ制御信号LC(正のワ
ンショットパルス)を発生する。ロウ制御回路13は、
上述のリフレッシュ制御信号REFA、リフレッシュ制
御信号REFB、アドレス変化検出信号φATD、およ
びライトイネーブル信号/WEに基づいて、ロウイネー
ブル信号RE、センスアンプイネーブル信号SE、プリ
チャージイネーブル信号PE、および制御信号CCを生
成する。
づいてカラムイネーブル信号CEを生成する。ブースト
電源15は、メモリセルアレイ6内のワード線に印加さ
れる昇圧電位をロウデコーダ7に供給する電源である。
また、基板電圧発生回路16は、メモリセルが形成され
ているウェルまたは半導体基板に印加される電位を発生
させる。リファレンス電圧発生回路17は、メモリセル
アレイ6やセンスアンプ・リセット回路9内で使用され
るリファレンス電圧を発生する。
なすアドレス入力系1と、パルスジェネレータ3と、ア
ドレスマルチプレクサ5について説明する。図2は、外
部から与えられるアドレスADDのうち、最下位ビット
のアドレス信号ADD0に関わる回路系のみを示す。ア
ドレス入力系1は、入力バッファ101と、ノイズフィ
ルタ102と、ラッチ103とを含んで構成される。入
力バッファ101は、外部から与えられるアドレス信号
ADD0を受けて、これを装置内部に適合する信号に変
換するものである。
01により外部から取り込まれたアドレス信号に含まれ
る高周波成分のノイズを除去するものである。このノイ
ズフィルタ102の具体的な構成については後述する。
ラッチ103は、ノイズフィルタ102によりノイズが
除去されたアドレス信号を、図1に示すラッチ制御回路
12から出力されるラッチ制御信号LCの立ち上がりで
ラッチし、これをラッチアドレスLADDとして出力す
るものである。図2では省略しているが、アドレス入力
系1には、他のアドレス信号ADD1〜ADDnについ
ても、アドレス信号ADD0について設けられた回路要
素と同様の要素が設けられている。
出回路(ATD回路)311,321と、パルス合成回
路312,322を含んで構成される。ここで、アドレ
ス変化検出回路311は、ノイズフィルタ102の通過
前のアドレス信号ADD0の変化を検出してワンショッ
トパルスを出力するものであり、アドレス変化検出回路
321は、ノイズフィルタ102の通過後のラッチアド
レス信号LADD0の変化(遷移)を検出してワンショ
ットパルスを出力するものである。この例では、アドレ
ス信号ADD0について設けられたアドレス変化検出回
路311,321のみが示されているが、他のアドレス
信号ADD1〜ADDnについても同様にアドレス変化
検出回路が設けられている。
DD0について設けられたアドレス変化検出回路311
から出力されるワンショットパルスに加えて、上述のア
ドレス変化検出回路311に相当するものとしてアドレ
ス信号ADD1〜ADDnについて設けられた各アドレ
ス変化検出回路から出力されるワンショットパルスを合
成するものである。このパルス合成回路312は、ノイ
ズフィルタを通過する前のアドレス信号ADD0〜AD
Dnの何れかが変化した場合にアドレス変化検出信号φ
ATD1としてワンショットパルスを出力する。また、
このパルス合成回路312は、後述するパルス合成回路
322から出力されるアドレス変化検出信号φATD2
を受けて、リード・ライト動作中の一定期間、強制的に
非活性状態となるように構成される。
DD0について設けられたアドレス変化検出回路321
から出力されるワンショットパルスに加えて、上述のア
ドレス変化検出回路321に相当するものとしてアドレ
ス信号ADD1〜ADDnについて設けられた各アドレ
ス変化検出回路から出力されるワンショットパルスを合
成するものである。このパルス合成回路322は、ノイ
ズフィルタ回路102を通過したラッチアドレス信号L
ADD0〜LADDnの何れかが変化した場合にアドレ
ス変化検出信号φATD2としてワンショットパルスを
出力する。これらパルス合成回路312,322からそ
れぞれ出力されるアドレス変化検出信号φATD1,φ
ATD2は、アドレス変化検出信号φATDとしてアド
レスマルチプレクサ5に与えられる。
ネレータ3から与えられたアドレス変化検出信号φAT
Dに基づき、ラッチアドレス信号LADD0またはリフ
レッシュアドレス信号RADD0の何れかを選択してア
ドレスMADD0として出力するスイッチ回路51を含
んで構成される。この例では、スイッチ回路301のみ
が示されているが、他のラッチアドレス信号LADD1
〜LADDnおよびリフレッシュアドレス信号RADD
1〜RADDnについても、スイッチ回路501と同様
のものがアドレスマルチプレクサ5内に設けられてい
る。
成例を示す。図3(a)では、図1に示した構成のう
ち、入力バッファ101からラッチ103までの回路を
示している。同図に示すように、ノイズフィルタ回路1
02は、抵抗1021および容量1022から構成され
る。このノイズフィルタ回路102は、抵抗1021お
よび容量1022により信号遅延を生じさせるため、遅
延回路としても把握される。したがって、ノイズフィル
タ回路102のフィルタ特性は、遅延回路の遅延時間と
しても表現できる。この実施の形態1では、ノイズフィ
ルタ回路102の特性として、除去の対象として想定さ
れたアドレス信号ADD0〜ADDn上のノイズのパル
ス幅に応じた遅延量を設定する。
路の他の構成例を示す。同図に示すノイズフィルタ回路
1020は、外部から与えられたアドレス信号がLレベ
ルの場合に、このアドレス信号をHレベルに変化させる
ノイズを除去する特性を有するものであって、上述の抵
抗1021および容量1022からなる遅延回路に加
え、n型MOSトランジスタ1023と、p型MOSト
ランジスタ1024から構成される。すなわち、抵抗1
021の入力端と接地との間にはn型MOSトランジス
タ1023のドレインおよびソースがそれぞれ接続され
る。
は、p型MOSトランジスタ1024のドレインおよび
ソースがそれぞれ接続され、そのゲートは、上述のn型
MOSトランジスタ1023のゲートと共に入力バッフ
ァの出力部に接続される。このノイズフィルタ回路10
20についても、上述のノイズフィルタ回路102と同
様に、抵抗1021および容量1022から構成される
遅延回路の遅延量が設定される。この他、後述する図7
に示すように、2つのインバータをクロスカップルさせ
たフリップフロップをノイズフィルタ回路として使用す
ることもできる。この場合、フリップフロップの入力と
出力との間のヒステリシスを利用してフィルタ特性が実
現される。
憶装置の動作を説明する。まず、図2および図4を参照
して、外部から与えられるアドレスにノイズが存在しな
い状態でのリード動作(ノーマル・リード)を説明す
る。なお、以下の説明では、外部からアクセスがあった
場合には、同一サイクル内で、まずリフレッシュ動作が
行われ、続いてリード動作またはライト動作が行われる
ものとする。また、説明の簡略のため、外部から与えら
れるアドレス信号ADD0のみが変化するものとする。
DD0が変化してアドレスADDがそれまでの値「An
−1」から「An]に変化を開始するとともに、図示し
ないチップセレクト信号/CSが活性化される。なお、
複数のアドレス信号が変化するものとした場合、アドレ
スADDの値Anは、スキュー期間TSKEWを経て確定す
る。時刻t1で変化したアドレスADD0は、入力バッ
ファ101を介して当該半導体記憶装置の内部に取り込
まれ、ノイズフィルタ回路102と、スルー状態にある
ラッチ103とを経て、ラッチアドレス信号LADD0
としてアドレス入力系1から出力される。同様に、他の
アドレス信号ADD1〜ADDnについても変化があっ
た場合には、その変化に応じたラッチアドレス信号LA
DD1〜LADDnが出力される。アドレス信号に変化
がない場合には、それまでのラッチアドレスが継続され
る。
ドレス変化検出回路311は、入力バッファ101の出
力信号として現れるアドレス信号ADD0が変化する
と、この変化を検出してワンショットパルスを出力す
る。一方のアドレス変化検出回路321は、外部のアド
レス信号ADD0の変化に応じてラッチアドレス信号L
ADD0が変化すると、この変化を検出してワンショッ
トパルスを出力する。このとき、ラッチアドレス信号L
ADD0は、入力バッファ101の出力信号として現れ
るアドレス信号ADD0に対し、概ねノイズフィルタ回
路102での遅延量分だけ遅れて変化するので、アドレ
ス変化検出回路311が出力するワンショットパルスに
対して、アドレス変化検出回路321が出力するワンシ
ョットパルスも同様に遅延する。
変化検出回路311からのワンショットパルスを受け、
このワンショットパルスをアドレス変化検出信号φAT
D1として合成して出力する。アドレスマルチプレクサ
5を構成するスイッチ回路501は、このアドレス変化
検出信号φATD1を受け、アドレスMADD0とし
て、上述のリフレッシュ制御回路4から与えられるリフ
レッシュアドレスRADD0を選択して出力する。アド
レスマルチプレクサ5は、このアドレスMADD0に加
えて、リフレッシュ制御回路4から与えられる他のリフ
レッシュアドレスRADD1〜RADDnを選択してア
ドレスMADD1〜MADDnとして同様に出力する。
そして、アドレス変化検出信号φATD1の立ち上がり
エッジを起点とする所定のタイミングで、アドレスMA
DDで特定されるワード線WLが選択的にHレベルに駆
動されて1行分のメモリセルが選択された後、センスア
ンプイネーブル信号SEが活性化されてセンスアンプが
動作することによりデータの増幅が行われ、一連のリフ
レッシュ動作が行われる。
ズフィルタ102での遅延量分だけ遅れて、アドレス変
化検出回路321から出力されるワンショットパルスを
受け、このワンショットパルスをアドレス変化検出信号
φATD2として合成して出力する。アドレスマルチプ
レクサ5を構成するスイッチ回路501は、このアドレ
ス変化検出信号φATD2を受けて、アドレスMADD
0として、アドレス入力系1から出力されるラッチアド
レスLADD0を選択して出力する。このアドレスMA
DD0に加えて、アドレスマルチプレクサ5は、アドレ
ス入力系1から与えられる他のラッチアドレスLADD
1〜LADDnをアドレスMADD1〜MADDnとし
て同様に出力する。
立ち下がりエッジを起点とする所定のタイミング(時刻
t4)でラッチ制御信号LCが活性化されてHレベルに
遷移する。ラッチ103は、このときのアドレスADD
の値Anをラッチする。この後、ラッチ制御信号LCの
立ち上がりエッジを起点とする所定のタイミングで、ア
ドレスMADDに含まれる行アドレスで特定されるワー
ド線WLが選択的にHレベルに駆動され、1行分のメモ
リセルのデータが各ビット線に出力される。この後、セ
ンスアンプイネーブル信号SEが活性化されてセンスア
ンプが動作してデータの増幅が行われ、I/Oバッファ
10を介してデータDOUTとして外部に出力される。
ス変化検出回路321からワンショットパルスを受けた
場合、パルス合成回路312を非活性状態に強制的に制
御する。これにより、リード動作がなされている間に、
仮に外部のアドレスADDが変化したとしても、パルス
合成回路312は、この変化に応答せず、アドレス変化
検出信号φATD1を出力しない。したがって、リード
動作の期間中にリフレッシュ動作が誤って起動して通常
のリード動作を阻害することがなく、データの破壊を防
止することができる。なお、ライト動作については、外
部から与えられるデータをメモリセルに書き込む点を除
いて、上述のリード動作と同様である。
は、パルス合成回路312から出力されるアドレス変化
検出信号φATD1をトリガーとしてリフレッシュ動作
が行われ、この後、パルス合成回路322から出力され
るアドレス変化検出信号φATD2をトリガーとしてリ
ード・ライト動作が行われる。このとき、リード・ライ
ト動作のトリガーとなるアドレス変化検出信号φATD
2は、リフレッシュ動作のトリガーとなるアドレス変化
検出信号φATD1より遅れて出力されるが、そもそ
も、リード・ライト動作は、リフレッシュ動作の後に行
われるのであるから、アドレス変化検出信号φATD2
がアドレス変化検出信号φATD1より遅れて出力され
たとしても、これにより半導体記憶装置の動作速度が阻
害されることはない。以上説明したように、正規のアド
レスの変化に対しては、同一サイクル中に、リフレッシ
ュ動作とリード動作とが順次連続して行われる。
ら与えられるアドレスADDにノイズが含まれる場合の
動作を説明する。以下の説明では、説明を簡略化するた
め、アドレスADDの値Anが保持されている状態でア
ドレス信号ADD0にノイズが発生するものとする。図
5において、時刻t11でアドレス信号ADD0にノイ
ズが発生すると、アドレスADDが一時的に変化する。
このノイズを含むアドレス信号ADD0は、入力バッフ
ァ101を介して装置内部に取り込まれ、ノイズフィル
タ回路102とパルスジェネレータ3内のアドレス変化
検出回路311に与えられる。
ス信号ADD0からノイズを除去してラッチ103に与
える。ノイズが除去されたアドレス信号は、スルー状態
のラッチ103を経て、ラッチアドレス信号LADD0
として出力される。同様に、他のアドレス信号ADD1
〜ADDnについても、ノイズフィルタ回路によりノイ
ズが除去されてラッチアドレス信号LADD1〜LAD
Dnとして出力される。したがって、外部のアドレスA
DDにノイズが含まれているとしても、内部のラッチア
ドレス信号LADD0〜LADDnは変化せず、アドレ
ス値Anを保持する。
化検出回路311は、入力バッファ101の出力信号と
して現れるアドレス信号ADD0にノイズが発生する
と、このアドレス信号ADD0の変化を検出してワンシ
ョットパルスを出力する。パルス合成回路312は、ア
ドレス変化検出回路311からのワンショットパルスを
受け、このワンショットパルスをアドレス変化検出信号
φATD1として合成して出力する。一方のアドレス変
化検出回路321は、上述のように、ラッチアドレスL
ADD0が変化しないので、ワンショットパルスを出力
せず、その出力をLレベルに保つ。したがって、パルス
合成回路322はアドレス変化検出信号φATD2を出
力しない。
るスイッチ回路501は、アドレス変化検出信号φAT
D1を受け、アドレスMADD0としてリフレッシュア
ドレスRADD0を出力する。このとき、アドレスマル
チプレクサ5は、このアドレスMADD0に加えて、他
のリフレッシュアドレスRADD1〜RADDnをアド
レスMADD1〜MADDnとして同様に出力する。そ
して、アドレス変化検出信号φATD1の立ち上がりエ
ッジを起点とする所定のタイミングで、アドレスMAD
Dで特定されるワード線WLがHレベルに駆動され、上
述と同様に一連のリフレッシュ動作が行われる。
路322は、アドレス変化検出回路301の出力が変化
しないので、リード・ライト動作のトリガーとなるアド
レス変化検出信号φATD1を出力せず、したがってリ
フレッシュ動作が終わっても、ラッチ制御信号LC、セ
ンスアンプイネーブル信号SE、およびワード線WL
が、それぞれ非活性状態(Lレベル)に維持され、ノイ
ズが発生する以前のデータDOUTの出力状態が維持さ
れる。なお、ライト動作については、外部から与えられ
るデータをメモリセルに書き込む点を除いて、上述のリ
ード動作と同様である。
よれば、リフレッシュ動作を伴うリード・ライトの動作
モードにおいて、外部から与えられるアドレスADDに
ノイズが含まれている場合、パルス合成回路311から
出力されるアドレス変化検出信号φATD1をトリガー
としてリフレッシュ動作のみが行われ、同一サイクルで
のリード・ライト動作は行われない。したがって、アド
レスに含まれるノイズに起因して、リード・ライト動作
に伴う動作電流が発生することがなく、消費電流を有効
に抑制することが可能となる。また、ノイズフィルタ回
路によりノイズが除去されたアドレス信号の変化を検出
してリフレッシュ動作の後にリード・ライト動作を起動
するので、ノイズフィルタ回路での遅延量が表面化する
ことがなく、リードやライトの動作速度を阻害すること
がない。
形態2を説明する。上述の実施の形態1では、入力バッ
ファ101により外部からアドレス信号を一旦受けて、
この入力バッファ101の出力信号から、パルスジェネ
レータ3を構成するATD回路311,321の各入力
信号を得ているが、この実施の形態2では、外部からア
ドレス信号をノイズフィルタ回路に直接的に入力するよ
うにアドレス入力系が構成される。
ス入力系の構成例を示す。このアドレス入力系は、前述
の図2に示すアドレス入力系1に相当するもので、入力
バッファ101Aとノイズフィルタ102Aとラッチ1
03Aとを含んで構成される。ここで、入力バッファ1
01Aは、外部からアドレス信号ADD0を入力して、
これをパルスジェネレータ3のATD回路311に与え
るものである。ノイズフィルタ102Aは、外部からア
ドレス信号ADD0を直接的に入力して、このアドレス
信号ADD0に含まれるノイズを除去するものである。
この例では、ノイズフィルタ回路102Aは、2つのイ
ンバータをクロスカップルさせたフリップフロップから
構成されている。
Aによりノイズが除去されたアドレス信号を、ラッチ制
御信号LCの立ち上がりでラッチし、これをラッチアド
レスLADD0として出力するものである。このラッチ
アドレスは、図示しないメモリセルの行を選択するため
に用いられると共に、パルスジェネレータ3を構成する
ATD回路321に与えられ、リード・ライト動作を制
御するためのアドレス変化検出信号を生成するために用
いられる。図6では省略しているが、他のアドレス信号
ADD1〜ADDnについても、アドレス信号ADD0
について設けられた回路要素と同様の要素が設けられて
いる。
の動作を簡単に説明する。外部から与えられたアドレス
信号は、入力バッファを介することなく、ノイズフィル
タ回路102Aに直接的に入力される。そして、ノイズ
フィルタ回路102Aを通過したアドレス信号は、所定
のタイミングでラッチ103Aにラッチされ、ラッチア
ドレスとして出力される。一方、外部から与えられたア
ドレス信号は、入力バッファ101Aにも入力され、パ
ルスジェネレータ3に出力される。パルスジェネレータ
3は、ラッチ103Aおよび入力バッファ101Aから
アドレス信号をそれぞれ入力して上述のアドレス変化検
出信号φATDを生成する。
ロップから構成し、このノイズフィルタ回路に外部から
アドレス信号を直接的に入力することの意義を説明す
る。前述した図2に示す例のように、入力バッファを介
してアドレス信号をノイズフィルタ回路に入力した場
合、入力バッファがノイズを拾うと、この入力バッファ
がノイズを増幅し、電源電圧の振幅を有するショートパ
ルスを出力する。このショートパルス(ノイズ)は、ノ
イズフィルタ回路で除去可能ではあるが、このノイズフ
ィルタ回路が動作することによる消費電流が発生する。
ドレス入力系によれば、ノイズフィルタ回路102Aを
構成するフリップフロップのインバータ閾値を調整し
て、ノイズに対する感度を鈍らせることにより、電源の
ゆれなどによるアナログ的なノイズに対して耐性が改善
される。しかも、ノイズフィルタ回路102Aを構成す
るフリップフロップの状態が反転しない限り、ノイズが
実質的にノイズフィルタを通過しないので、このノイズ
フィルタ回路102Aの出力側の回路系の動作が安定化
される。
アドレス信号を入力する入力バッファ101の入力閾値
は、電源電圧に対する依存性を有するため、外部のアド
レス信号のレベルと、入力バッファの入力閾値との間に
ずれが生じやすい。したがって、電源電圧が変動する
と、入力バッファ101の入力閾値に対して外部のアド
レス信号のレベルが相対的に変化し、誤動作の原因とな
る。これに対し、この実施の形態2にかかるアドレス入
力系の構成によれば、初段にノイズフィルタ回路102
Aを設けているので、このノイズフィルタ回路102A
のフリップフロップのヒステリシス特性により、ノイズ
の侵入を効果的に抑えることができる。
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
実施の形態では、パルス合成回路322がアドレス変化
検出回路321からワンショットパルスを受けた場合
に、パルス合成回路312を強制的に非活性状態に制御
するものとしたが、これに限定されることなく、例えば
アドレスマルチプレクサ5など、リード・ライト動作に
関わる回路系を直接的に制御し、リード・ライト動作を
禁止するものとしてもよい。
ルタ回路として抵抗と容量から構成されたものを用いた
が、これに限定されることなく、例えばフリップフロッ
プなどのように入力と出力との間のヒステリシスを利用
したものやインバータチェーンなどのように、ノイズを
除去し得るものであればどのようなものでもよい。さら
に、外部のアドレスADDを構成する全ビットについ
て、ノイズフィルタの通過前後のアドレス信号の変化を
検出するものとしたが、これに限定されることなく、例
えば、リフレッシュ動作とリード・ライト動作で共に使
用される行アドレスが関与する回路系についてのみ本発
明を適用するものとしてもよく、リード・ライト動作を
事実上禁止する限度において、どのように本発明を適用
してもよい。さらにまた、アドレス変化検出回路をパル
スジェネレータ側に設けたが、これに限定されることな
く、アドレス入力系側に含むものとしてもよい。
とができる。すなわち、この発明にかかる半導体記憶装
置によれば、外部から与えられたアドレス信号に含まれ
るノイズを除去するためのフィルタ回路と、前記フィル
タ回路を通過する前のアドレス信号の変化を検出してリ
フレッシュ動作を制御するための第1のパルス信号を生
成する第1の信号変化検出回路系と、前記フィルタ回路
を通過した後のアドレス信号の変化を検出してリード・
ライト動作を制御するための第2のパルス信号を生成す
る第2の信号変化検出回路系とを備えたので、リード・
ライト時の動作速度を阻害することなく、外部から与え
られたアドレス信号のノイズに起因する動作電流の発生
を有効に抑制することが可能となる。
第2の信号変化検出回路系は、前記フィルタ回路を通過
したアドレス信号の変化を検出して、前記第1の信号変
化検出回路系を非活性状態に制御するようにしたので、
リード・ライト動作中にリフレッシュ動作が誤って起動
されることがなく、データの破壊を防止することが可能
となる。
記第1のパルス信号に基づき前記フレッシュ動作を制御
すると共に、前記第2のパルス信号に基づき前記リード
・ライト動作を制御する制御系を備えたので、第1のパ
ルス信号をトリガーとしてリフレッシュ動作を起動し、
第2のパルス信号をトリガーとしてリード・ライト動作
を起動することが可能となる。
て、前記制御系は、前記第1および第2のパルス信号に
基づき、前記フィルタ回路を通過したアドレス信号から
生成されるリード・ライト用のアドレス信号、または装
置内部で予め生成されたリフレッシュ用のアドレス信号
の何れかを選択して、前記メモリセルアレイの行を選択
するためのロウデコーダ回路に供給するアドレスマルチ
プレクサを含んで構成されたので、リフレッシュ動作お
よびリード・ライト動作の各動作において、必要とされ
るアドレス信号を得ることが可能となる。
て、前記フィルタ回路は、除去の対象として想定された
ノイズのパルス幅に応じた遅延量を有する遅延回路を含
んで構成されたので、フィルタ回路を含めた第2の信号
変化検出回路系の見かけ上の感度の低下を最小限に抑え
ることが可能となる。
て、前記フィルタ回路は、前記外部から与えられたアド
レス信号がLレベルの場合、このアドレス信号をHレベ
ルに変化させるノイズを除去する特性を有するので、例
えば、半導体記憶装置内部のグランドレベルが変動した
場合にアドレス信号に発生する見かけ上のノイズを除去
することが可能となる。
装置の全体構成を示すブロック図である。
装置の特徴部の構成を示すブロック図である。
路の具体例を示す回路図である。
装置の動作(ノイズが存在しない場合)を説明するため
のタイミングチャートである。
装置の動作(ノイズが存在する場合)を説明するための
タイミングチャートである。
力系の構成例を示す図である。
ドレス入力系の構成例を示すブロック図である。
Claims (7)
- 【請求項1】 データ記憶用のキャパシタを含むメモリ
セルを行列状に配列して構成されたメモリセルアレイを
有し、外部から与えられたアドレス信号の変化を検出し
てパルス信号を生成し、該パルス信号をトリガーとして
リフレッシュ動作およびリード・ライト動作を同一サイ
クル内で順次行うように構成された半導体記憶装置にお
いて、 前記アドレス信号に含まれるノイズを除去するためのフ
ィルタ回路と、 前記フィルタ回路を通過する前のアドレス信号の変化を
検出して、前記リフレッシュ動作を制御するための第1
のパルス信号を生成する第1の信号変化検出回路系と、 前記フィルタ回路を通過した後のアドレス信号の変化を
検出して、前記リード・ライト動作を制御するための第
2のパルス信号を生成する第2の信号変化検出回路系
と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記第2の信号変化検出回路系は、 前記フィルタ回路を通過したアドレス信号の変化を検出
して、前記第1の信号変化検出回路系を非活性状態に制
御することを特徴とする請求項1に記載された半導体記
憶装置。 - 【請求項3】 前記第1のパルス信号に基づき前記フレ
ッシュ動作を制御すると共に、前記第2のパルス信号に
基づき前記リード・ライト動作を制御する制御系を備え
たことを特徴とする請求項1または2の何れかに記載さ
れた半導体記憶装置。 - 【請求項4】 前記制御系は、 前記第1および第2のパルス信号に基づき、前記フィル
タ回路を通過したアドレス信号から生成されるリード・
ライト用のアドレス信号、または装置内部で予め生成さ
れたリフレッシュ用のアドレス信号の何れかを選択し
て、前記メモリセルアレイの行を選択するためのロウデ
コーダ回路に供給するアドレスマルチプレクサを含んで
構成されたことを特徴とする請求項3に記載された半導
体記憶装置。 - 【請求項5】 前記フィルタ回路は、 除去の対象として想定されたノイズのパルス幅に応じた
遅延量を有する遅延回路を含んで構成されたことを特徴
とする請求項1ないし4の何れかに記載された半導体記
憶装置。 - 【請求項6】 前記フィルタ回路は、 外部から前記アドレス信号を直接的に入力するフリップ
フロップからなることを特徴とする請求項1ないし4の
何れかに記載された半導体記憶装置。 - 【請求項7】 前記フィルタ回路は、 前記外部から与えられたアドレス信号がLレベルの場
合、このアドレス信号をHレベルに変化させるノイズを
除去する特性を有することを特徴とする請求項1ないし
6の何れかに記載された半導体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000225763A JP3409059B2 (ja) | 2000-07-26 | 2000-07-26 | 半導体記憶装置 |
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