JP3407926B2 - Doping method, semiconductor device, resistance layer, method of manufacturing field effect transistor, method of manufacturing semiconductor circuit element, method of manufacturing electric conduction region, method of forming quantum wire, method of forming quantum box, quantum wire transistor, semiconductor integrated circuit Manufacturing method, electron wave interference device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＧａＡｓ，ＡｌＧａＡ
ｓ等の III−Ｖ族化合物半導体に対してシリコンを拡散
させるドーピング方法、並びに、このドーピング方法を
用いて形成したドーピング層を有する半導体装置及びそ
の製造方法に関する。The present invention relates to GaAs, AlGaA
The present invention relates to a doping method for diffusing silicon into a III-V group compound semiconductor such as s, a semiconductor device having a doping layer formed by using this doping method, and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】半導体基板への不純物ドーピング方法と
しては、結晶成長法以外にイオン注入方法及び拡散方法
が良く知られている。特に、Ｓｉを基板として用いるＳ
ｉデバイスに対しては、Ｓｉ基板内に不純物をドーピン
グする重要な技術としてこのイオン注入方法及び拡散方
法が確立されている。2. Description of the Related Art As a method for doping impurities into a semiconductor substrate, an ion implantation method and a diffusion method are well known in addition to the crystal growth method. In particular, S using Si as a substrate
For the i-device, this ion implantation method and diffusion method have been established as important techniques for doping impurities in the Si substrate.

【０００３】[0003]

【発明が解決しようとする課題】一方、ＧａＡｓ，Ｇａ
Ｐ，ＩｎＰ等の III−Ｖ族化合物半導体基板へ不純物を
ドーピングする場合には、高温処理を施すと基板結晶の
化学量論的組成がずれ易くなるという本質的な課題があ
り、各基板毎にそれぞれに適したドーピング方法を確立
しなければならず、まだその一部しか確立されていな
い。例えば、ＧａＡｓ基板を例にとると、イオン注入方
法と拡散方法の一部（Ｚｎ拡散によるｐ型不純物層の形
成）とが確立されているだけである。ｎ型不純物層を形
成するための拡散方法が確立されていない主な理由は、
拡散温度が高い(800℃以上）ので、Ａｓの解離によるＧ
ａＡｓ基板結晶の化学量論的な組成ずれが生じ易く、制
御性良く拡散を行えないからである。On the other hand, GaAs, Ga
When doping a III-V compound semiconductor substrate such as P or InP with impurities, there is an essential problem that the stoichiometric composition of the substrate crystal tends to shift when high temperature treatment is performed. It is necessary to establish a doping method suitable for each, and only some of them have not been established yet. For example, taking a GaAs substrate as an example, only an ion implantation method and a part of the diffusion method (formation of a p-type impurity layer by Zn diffusion) are established. The main reason why the diffusion method for forming the n-type impurity layer has not been established is
Since the diffusion temperature is high (800 ° C or higher), G due to dissociation of As
This is because a stoichiometric composition shift of the aAs substrate crystal is likely to occur and diffusion cannot be performed with good controllability.

【０００４】本発明の１つの目的は、 III−Ｖ族化合物
半導体上にノンドープのＳｉＯ_x 膜とＶ族原子拡散防止
膜との積層膜を形成した後に単に熱処理を施すだけでシ
リコンを III−Ｖ族化合物半導体中に容易に拡散でき
る、従来の方法とは全く異なった新規のドーピング方法
を提供することにある。It is an object of the present invention to form a laminated film of a non-doped SiO _x film and a group V atom diffusion preventing film on a group III-V compound semiconductor and then heat the silicon to form III-V. It is an object of the present invention to provide a novel doping method which can be easily diffused into a group compound semiconductor and which is completely different from the conventional method.

【０００５】また、本発明の他の目的は、この新規のド
ーピング方法を利用して形成したドーピング層を有する
半導体装置及びその製造方法を提供することにある。Another object of the present invention is to provide a semiconductor device having a doping layer formed by utilizing this novel doping method and a method of manufacturing the same.

【０００６】本発明の更に他の目的は、半導体層に凹部
を設けて該凹部の側面に電流を流すことにより、半導体
層上の抵抗層の占有面積を変化させずに、抵抗値の設定
及びオーミック特性を向上できる抵抗層を提供すること
にある。Still another object of the present invention is to provide a concave portion in a semiconductor layer and pass a current through the side surface of the concave portion, thereby setting the resistance value and setting the resistance value without changing the occupied area of the resistive layer on the semiconductor layer. It is to provide a resistance layer capable of improving ohmic characteristics.

【０００７】本発明の更に他の目的は、従来はドーピン
グを行うことが困難であった部分に面内均一性が良好な
ドーピングを行うことが可能な電界効果型トランジスタ
の製造方法を提供することにある。Still another object of the present invention is to provide a method for manufacturing a field effect transistor capable of performing doping with good in-plane uniformity in a portion where it has been difficult to dope conventionally. It is in.

【０００８】本発明の更に他の目的は、ＧａＡｓ基板等
の III−Ｖ族の化合物半導体基板を用いた縦型の電界効
果型トランジスタを再現性良く製造することができる電
界効果型トランジスタの製造方法を提供することにあ
る。Still another object of the present invention is a method of manufacturing a field effect transistor capable of manufacturing a vertical field effect transistor using a III-V group compound semiconductor substrate such as a GaAs substrate with good reproducibility. To provide.

【０００９】本発明の更に他の目的は、ゲート耐圧を下
げることなくドレイン−ソース間抵抗を小さくでき、ニ
ー電圧を下げて大きな出力パワーを取り出すことがで
き、電力変換効率の高効率化，トランジスタ特性の向上
を図れる電界効果型トランジスタの製造方法を提供する
ことにある。Still another object of the present invention is to reduce the drain-source resistance without lowering the gate breakdown voltage, to lower the knee voltage and to obtain a large output power, to improve the power conversion efficiency, and to improve the transistor efficiency. It is an object of the present invention to provide a method for manufacturing a field effect transistor capable of improving the characteristics.

【００１０】本発明の更に他の目的は、容易により高い
不純物濃度を有するドーピング層を形成できる電界効果
型トランジスタの製造方法を提供することにある。Still another object of the present invention is to provide a method for manufacturing a field effect transistor which can easily form a doping layer having a higher impurity concentration.

【００１１】本発明の更に他の目的は、Ｖ族原子拡散防
止膜の膜厚を制御することにより、異なる抵抗値を有す
る複数の導電層を同時的に形成することが可能な半導体
回路素子の製造方法を提供することにある。Still another object of the present invention is to provide a semiconductor circuit element capable of simultaneously forming a plurality of conductive layers having different resistance values by controlling the film thickness of the group V atom diffusion preventing film. It is to provide a manufacturing method.

【００１２】本発明の更に他の目的は、一旦製造された
電界効果型トランジスタを低温で加熱処理することによ
り、その電流値及び閾値電圧を高めることができて、歩
留りが向上する電界効果型トランジスタの製造方法を提
供することにある。Still another object of the present invention is to improve the yield by increasing the current value and the threshold voltage of a field effect transistor once manufactured by heat treatment at a low temperature. It is to provide a manufacturing method of.

【００１３】本発明の更に他の目的は、上述の本発明の
ドーピング方法を用いた、従来とは全く異なった新規の
電気伝導領域の作製方法を提供することにある。Yet another object of the present invention is to provide a novel method for producing an electrically conductive region, which is completely different from the conventional one, using the above-described doping method of the present invention.

【００１４】本発明の更に他の目的は、本発明のドーピ
ング方法を用いて量子細線を形成し、Ｓｉを拡散するた
めの拡散層の厚さを制御することにより、結晶欠陥を生
じさせずに、チャネル幅を精度良く細くし、また形状の
制約を受けずに量子細線を形成できる量子細線の形成方
法を提供することにある。Still another object of the present invention is to form quantum wires using the doping method of the present invention and control the thickness of a diffusion layer for diffusing Si, thereby preventing crystal defects. Another object of the present invention is to provide a method for forming a quantum thin wire, which can form a quantum thin wire with a narrow channel width with high accuracy and without being restricted by the shape.

【００１５】本発明の更に他の目的は、異種類の III−
Ｖ族化合物半導体にＳｉを拡散して夫々に拡散部を形成
し、拡散部の深さの差を量子細線のチャネル幅とするこ
とにより、結晶欠陥を生じさせずに、チャネル幅を精度
良く細く形成することができる量子細線の形成方法を提
供することにある。Still another object of the present invention is to provide a different kind of III-
Si is diffused into the group V compound semiconductor to form respective diffusion portions, and the difference in the depths of the diffusion portions is used as the channel width of the quantum thin line, so that the channel width can be accurately reduced without causing crystal defects. It is to provide a method of forming a quantum wire that can be formed.

【００１６】本発明の更に他の目的は、鋸歯状に加工さ
れた広禁止帯半導体層上にＳｉＯ_x膜及びＶ族原子拡散
防止膜からなる積層構造膜を形成して熱処理を施し、広
禁止帯半導体層表面にドーピング層を形成することによ
り、この鋸歯状の凹部下に良質で微細な量子細線または
量子箱を形成する方法、及びこの量子細線を備えた量子
細線トランジスタを提供することにある。Still another object of the present invention is to form a laminated structure film composed of a SiO _x film and a group V atom diffusion prevention film on a wide bandgap semiconductor layer processed into a sawtooth shape, and heat-treat the layer to form a wide bandgap. (EN) A method for forming a fine quantum wire or a quantum box under a sawtooth-shaped recess by forming a doping layer on the surface of a band semiconductor layer, and a quantum wire transistor provided with this quantum wire. .

【００１７】本発明の更に他の目的は、本発明のドーピ
ング方法を用いることにより、 III−Ｖ族化合物からな
る半導体層に所定の深さ, 所定の濃度でＳｉを拡散させ
て、従来の選択エッチング技術を用いることなく変調ド
ープ電界効果型トランジスタの如き半導体回路素子を製
造する方法を提供することにある。 Still another object of the present invention is the dope of the present invention.
By using the ring method, III-V compound made of a semiconductor layer to a predetermined depth, by diffusing Si at a predetermined concentration, such as modulation doped field effect transistor without using a conventional selective etching technique semiconductor It is to provide a method of manufacturing a circuit element.

【００１８】本発明の更に他の目的は、本発明のドーピ
ング方法を用いて、異種の特性を有する複数の素子、例
えば低雑音性デバイス及び高利得デバイスをモノリシッ
クに作製することが可能な半導体集積回路の製造方法を
提供することにある。Still another object of the present invention is to use the doping method of the present invention to monolithically manufacture a plurality of elements having different characteristics, for example, a low noise device and a high gain device. It is to provide a method of manufacturing a circuit.

【００１９】本発明の更に他の目的は、本発明のドーピ
ング法を用いて形成した高濃度層をチャネル層として設
けることにより、チャネル層の形成時において複雑な技
術を用いることがなく、集積回路化に適した構造となり
得る電子波干渉素子を提供することにある。Still another object of the present invention is to provide a high-concentration layer formed by using the doping method of the present invention as a channel layer, so that a complicated technique is not used at the time of forming the channel layer and an integrated circuit is formed. An object of the present invention is to provide an electron wave interference element that can have a structure suitable for use in the electronic device.

【００２０】[0020]

【課題を解決するための手段】本発明（請求項１）に係
るドーピング方法は、 III−Ｖ族化合物半導体に不純物
をドーピングする方法において、前記 III−Ｖ族化合物
半導体の結晶にノンドープのシリコン酸化膜（ＳｉＯx
膜）と前記 III−Ｖ族化合物半導体の結晶を構成するＶ
族原子の外部拡散を防止する膜とを順次積層する工程
と、これらに少なくとも１回以上の加熱処理を施すこと
により、前記 III−Ｖ族化合物半導体に前記ＳｉＯx 膜
内のシリコン（Ｓｉ）を拡散させる工程とを有し、前記
ＳｉＯx 膜のｘはｘ＜２であることを特徴とする。The doping method according to the present invention (claim 1) is a method of doping impurities in a III-V compound semiconductor, wherein the crystal of the III-V compound semiconductor is non-doped silicon oxide. Membrane (SiOx
Film) and V constituting the crystal of the III-V compound semiconductor
Silicon (Si) in the SiOx film is diffused into the III-V group compound semiconductor by sequentially laminating a film for preventing out-diffusion of group atoms and subjecting these to at least one heat treatment. possess a step of the
The x of the SiOx film is characterized by x <2 .

【００２１】請求項２に係るドーピング方法は、請求項
１において、前記 III−Ｖ族化合物半導体は、ＧａＡｓ
系，ＩｎＰ系，ＡｌＡｓ系，ＡｌＧａＡｓ系，ＩｎＧａ
Ａｓ系及びＩｎＡｌＡｓ系からなる群から少なくとも１
つ以上選ばれたものであることを特徴とする。A doping method according to claim 2 is the doping method according to claim 1, wherein the III-V group compound semiconductor is GaAs.
System, InP system, AlAs system, AlGaAs system, InGa
At least one selected from the group consisting of As-based and InAlAs-based
It is characterized by being selected one or more.

【００２２】請求項３に係るドーピング方法は、請求項
１において、Ｖ族原子の外部拡散を防止する前記膜は、
ＳｉＮ膜，ＡｌＮ膜，ＷＳｉ膜及びＷＳｉＮ膜からなる
群から選ばれたものであることを特徴とする。A doping method according to a third aspect is the doping method according to the first aspect, wherein the film for preventing outdiffusion of a group V atom is
It is characterized by being selected from the group consisting of SiN film, AlN film, WSi film and WSiN film.

【００２３】[0023]

【００２４】請求項４に係るドーピング方法は、請求項
１において、前記２つの膜を積層した後、これらの２つ
の膜を所定領域のみ残存させるか、またはＳｉＯx 膜と
所定領域のＶ族原子の外部拡散を防止する膜を残存させ
る工程を更に有することを特徴とする。According to a fourth aspect of the present invention, in the doping method according to the first aspect, after the two films are laminated, only these two films are left in a predetermined region, or the SiOx film and a group V atom in a predetermined region are removed. The method is characterized by further including a step of leaving a film for preventing outdiffusion.

【００２５】請求項５に係るドーピング方法は、請求項
１において、前記２つの膜を積層する際に、少なくとも
１つの膜の膜厚及び／または膜特性を変化させて、加熱
処理後のＳｉの拡散プロファイルを変化させることを特
徴とする。According to a fifth aspect of the present invention, in the doping method according to the first aspect, at the time of stacking the two films, the film thickness and / or film characteristics of at least one film are changed so that Si after heat treatment is changed. It is characterized by changing the diffusion profile.

【００２６】請求項６に係る半導体装置は、請求項１記
載のドーピング方法を用いて形成されたドーピング層を
有することを特徴とする。A semiconductor device according to a sixth aspect is characterized by having a doping layer formed by using the doping method according to the first aspect.

【００２７】請求項７に係る半導体装置は、請求項６に
おいて、前記半導体装置が、電界効果型トランジスタ，
ダイオード，抵抗層を少なくとも１つ以上有する集積回
路であることを特徴とする。A semiconductor device according to a seventh aspect is the semiconductor device according to the sixth aspect, wherein the semiconductor device is a field effect transistor,
It is an integrated circuit having at least one or more diodes and resistance layers.

【００２８】請求項８に係る半導体装置は、請求項６に
おいて、前記半導体装置が、２次元または１次元電子ガ
ス層を有する量子効果素子，０次元の量子箱，及び電子
波の干渉を用いた素子からなる群から選ばれたものであ
ることを特徴とする。A semiconductor device according to an eighth aspect is the semiconductor device according to the sixth aspect , wherein the semiconductor device uses a quantum effect element having a two-dimensional or one-dimensional electron gas layer, a zero-dimensional quantum box, and electron wave interference. It is characterized in that it is selected from the group consisting of elements.

【００２９】請求項９に係る抵抗層は、電極間の半導体
層表面に不純物を拡散して形成された抵抗層において、
前記半導体層に凹部を備え、該凹部の側面及び底面に請
求項１記載のドーピング法を用いて不純物が拡散されて
おり、前記凹部は、前記電極間を流れる電流の距離及び
それが流れる部分の断面積が所定値であるような側面面
積を有していることを特徴とする。A resistance layer according to a ninth aspect is a resistance layer formed by diffusing impurities on a surface of a semiconductor layer between electrodes,
The semiconductor layer is provided with a recess, and impurities are diffused on a side surface and a bottom surface of the recess by using the doping method according to claim 1. The recess has a distance of a current flowing between the electrodes and a portion where the current flows. It is characterized by having a side surface area such that the cross-sectional area is a predetermined value.

【００３０】請求項１０に係る電界効果型トランジスタ
の製造方法は、 III−Ｖ族化合物からなる基板表面に、
ゲート電極直下の低濃度ドーピング層と、ソース・ドレ
イン領域の高濃度ドーピング層と、前記低，高濃度ドー
ピング層間の中濃度ドーピング層とを有する電界効果型
トランジスタを製造する方法において、前記基板表面に
低濃度ドーピング層を形成する工程と、該低濃度ドーピ
ング層の上面中央にゲート電極を形成する工程と、ノン
ドープのＳｉＯx 膜及びＶ族原子拡散防止膜を前記低濃
度ドーピング層の上面に形成する工程と、前記低濃度ド
ーピング層の両端部に高濃度ドーピング層を形成する工
程と、熱処理により前記ＳｉＯx 膜内のＳｉを前記基板
に拡散させて、前記ゲート電極の下側を除く前記低濃度
ドーピング層に中濃度ドーピング層を形成する工程と、
前記高濃度ドーピング層の上面にオーミック電極を形成
する工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２である
ことを特徴とする。A method of manufacturing a field effect transistor according to a tenth aspect of the present invention comprises:
A method for manufacturing a field effect transistor having a low-concentration doping layer immediately below a gate electrode, a high-concentration doping layer in source / drain regions, and a middle-concentration doping layer between the low- and high-concentration doping layers, wherein Forming a low-concentration doping layer, forming a gate electrode in the center of the upper surface of the low-concentration doping layer, and forming a non-doped SiOx film and a group V atom diffusion preventing film on the upper surface of the low-concentration doping layer And forming a high-concentration doping layer on both ends of the low-concentration doping layer, and heat treating the Si in the SiOx film to the substrate.
And forming a medium-concentration doping layer in the low-concentration doping layer except the lower side of the gate electrode,
Possess and forming an ohmic electrode on the upper surface of the high-concentration doped layer, x of the SiOx film is a x <2
It is characterized by

【００３１】請求項１１に係る電界効果型トランジスタ
の製造方法は、 III−Ｖ族の化合物半導体基板を用いて
電界効果型トランジスタを製造する方法において、前記
化合物半導体基板を選択的に略垂直にエッチングする工
程と、選択的にエッチングされた化合物半導体基板の側
面及び上面にノンドープのＳｉＯx 膜及びＶ族原子拡散
防止膜の積層膜を形成する工程と、該積層膜が形成され
た化合物半導体基板に熱処理を施して前記ＳｉＯx 膜内
のＳｉを化合物半導体基板に拡散させて動作層を形成す
る工程と、化合物半導体基板の上面の動作層上にソース
電極，ドレイン電極を形成する工程と、化合物半導体基
板の側面の動作層上にゲート電極を形成する工程とを有
し、前記ＳｉＯx 膜のｘはｘ＜２であることを特徴とす
る。A method of manufacturing a field effect transistor according to claim 11 is a method of manufacturing a field effect transistor using a III-V group compound semiconductor substrate, wherein the compound semiconductor substrate is selectively etched substantially vertically. And a step of forming a laminated film of a non-doped SiOx film and a group V atom diffusion preventing film on the side surface and the upper surface of the selectively etched compound semiconductor substrate, and heat treating the compound semiconductor substrate on which the laminated film is formed. The inside of the SiOx film
Forming a compound operation layer is diffused into the semiconductor substrate of Si, compound source electrode on the semiconductor substrate of the upper surface of the operation layer, and forming a drain electrode, a gate on the active layer side of the compound semiconductor substrate A step of forming electrodes
However , x of the SiOx film is characterized by x <2 .

【００３２】請求項１２に係る電界効果型トランジスタ
の製造方法は、 III−Ｖ族の化合物半導体基板に動作層
と不純物拡散層とを有し、前記動作層上にゲート電極が
設けられ、前記不純物拡散層上にソース電極及びドレイ
ン電極が設けられている電界効果型トランジスタを製造
する方法において、 III−Ｖ族の化合物半導体基板にエ
ッチングを施して段差部を形成する工程と、段差部上部
に前記動作層を形成する工程と、化合物半導体基板の段
差部側部及び段差部下部にノンドープのＳｉＯx膜及び
Ｖ族原子拡散防止膜の積層膜を形成する工程と、該積層
膜が形成された化合物半導体基板に熱処理を施して前記
ＳｉＯx 膜内のＳｉを化合物半導体基板に拡散させて前
記不純物拡散層を形成する工程とを有し、前記ＳｉＯx
膜のｘはｘ＜２であることを特徴とする。According to a twelfth aspect of the present invention, there is provided a method of manufacturing a field effect transistor, wherein a compound semiconductor substrate of a III-V group has an operating layer and an impurity diffusion layer, a gate electrode is provided on the operating layer, and the impurity is included. In a method of manufacturing a field effect transistor having a source electrode and a drain electrode provided on a diffusion layer, a step of etching a III-V group compound semiconductor substrate to form a step, and a step above the step. A step of forming an operating layer, a step of forming a laminated film of a non-doped SiOx film and a group V atom diffusion prevention film on a side portion of a compound semiconductor substrate and a lower portion of the step portion, and a compound semiconductor on which the laminated film is formed the heat treatment is performed to the substrate
By diffusing Si in SiOx film on the compound semiconductor substrate possess and forming the impurity diffusion layer, the SiOx
The x of the membrane is characterized by x <2 .

【００３３】請求項１３に係る電界効果型トランジスタ
の製造方法は、 III−Ｖ族化合物半導体基板に、不純物
濃度が異なる複数のドーピング層を備える電界効果型ト
ランジスタを製造する方法において、前記 III−Ｖ族化
合物半導体基板上に、ノンドープのＳｉＯx 膜とＶ族原
子拡散防止膜とをこの順に積層する工程と、熱処理を施
して前記 III−Ｖ族化合物半導体基板中に前記ＳｉＯx
膜内のＳｉを拡散させてドーピング層を形成する工程
と、所要領域の前記ＳｉＯx 膜及び前記Ｖ族原子拡散防
止膜を除去する工程と、さらに熱処理を施して、前記Ｓ
ｉＯx 膜及び前記Ｖ族原子拡散防止膜が存在する領域
に、前記ドーピング層よりも不純物濃度が高いドーピン
グ層を形成する工程とを有し、前記ＳｉＯx 膜のｘはｘ
＜２であることを特徴とする。A method of manufacturing a field effect transistor according to a thirteenth aspect is the method of manufacturing a field effect transistor having a plurality of doping layers having different impurity concentrations on a III-V compound semiconductor substrate. to the family compound semiconductor substrate, the SiOx the SiOx film and the group V atom diffusion preventing film doped laminating in this order, by heat treatment in the group III-V compound semiconductor substrate
A step of diffusing Si in the film to form a doping layer, a step of removing the SiOx film and the group V atom diffusion preventing film in a required region, and a heat treatment to obtain the S
a region iOx film and the Group V atom diffusion preventing film exists, have a forming a high doping layer impurity concentration than the doping layer, x of the SiOx film x
<2 .

【００３４】請求項１４に係る半導体回路素子の製造方
法は、 III−Ｖ族化合物半導体に不純物をドーピング
し、抵抗値が異なる導電層を有する半導体回路素子を製
造する方法において、前記 III−Ｖ族化合物半導体上に
ノンドープのＳｉＯx 膜とＶ族原子拡散防止膜とをこの
順に形成する工程と、抵抗値が高い導電層を形成する部
分の前記Ｖ族原子拡散防止膜の厚みを削減する工程と、
この III−Ｖ族化合物半導体に熱処理を施して III−Ｖ
族化合物半導体中に前記ＳｉＯx 膜内のＳｉを拡散させ
る工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であるこ
とを特徴とする。According to a fourteenth aspect of the present invention, there is provided a method of manufacturing a semiconductor circuit element, wherein the group III-V compound semiconductor is doped with impurities to manufacture a semiconductor circuit element having conductive layers having different resistance values. A step of forming a non-doped SiOx film and a group V atom diffusion preventive film on the compound semiconductor in this order, a step of reducing the thickness of the group V atom diffusion preventive film in a portion where a conductive layer having a high resistance value is formed,
This III-V compound semiconductor is heat treated to obtain III-V
Possess a step of diffusing Si of the SiOx the film in the family compound semiconductor, x of the SiOx film x <2 Dearuko
And are characterized.

【００３５】請求項１５に係る半導体回路素子の製造方
法は、 III−Ｖ族化合物半導体に不純物をドーピング
し、抵抗値が異なる導電層を有する半導体回路素子を製
造する方法において、 III−Ｖ族化合物半導体であるノ
ンドープの狭禁止帯半導体層上に広禁止帯半導体層を形
成してヘテロ接合層を形成する工程と、該ヘテロ接合層
上にノンドープのＳｉＯx 膜とＶ族原子拡散防止膜とを
この順に形成する工程と、抵抗値が高い導電層を形成す
る部分の前記Ｖ族原子拡散防止膜の厚みを削減する工程
と、この III−Ｖ族化合物半導体に熱処理を施して III
−Ｖ族化合物半導体中に前記ＳｉＯx 膜内のＳｉを拡散
させる工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であ
ることを特徴とする。A method for manufacturing a semiconductor circuit element according to a fifteenth aspect is a method for manufacturing a semiconductor circuit element having conductive layers having different resistance values by doping a III-V group compound semiconductor with impurities. A step of forming a heterojunction layer by forming a wide bandgap semiconductor layer on a non-doped narrow bandgap semiconductor layer which is a semiconductor; and a step of forming a non-doped SiOx film and a group V atom diffusion prevention film on the heterojunction layer. A step of sequentially forming, a step of reducing the thickness of the V-group atom diffusion preventing film in a portion where a conductive layer having a high resistance value is formed, and a heat treatment of the III-V group compound semiconductor to perform III.
The Si of the SiOx the film -V compound in semiconductor possess a step of diffusing, x of the SiOx film x <2 der
It is characterized by

【００３６】請求項１６に係る電界効果型トランジスタ
の製造方法は、 III−Ｖ族化合物半導体層中に形成され
たドーピング層をチャネル層または電子供給層として備
える電界効果型トランジスタを製造する方法において、
III−Ｖ族化合物半導体層上にノンドープのＳｉＯx 膜
とＶ族原子拡散防止膜とをこの順に形成する工程と、熱
処理を施して前記 III−Ｖ族化合物半導体層中に前記Ｓ
ｉＯx 膜内のＳｉを拡散させ前記ドーピング層を形成す
る工程と、前記ドーピング層にさらに熱処理を施して、
ドーピング層中のＳｉを前記 III−Ｖ族化合物半導体層
中にさらに拡散させてドーピング層を厚くする工程とを
有し、前記ＳｉＯx 膜のｘはｘ＜２であることを特徴と
する。A method of manufacturing a field effect transistor according to a sixteenth aspect is a method of manufacturing a field effect transistor including a doping layer formed in a III-V compound semiconductor layer as a channel layer or an electron supply layer.
A step of forming a non-doped SiOx film and a group V atom diffusion preventing film in this order on the group III-V compound semiconductor layer, and a heat treatment to form the S in the group III-V compound semiconductor layer.
a step of diffusing Si in the iOx film to form the doping layer, and further performing a heat treatment on the doping layer,
The Si doping layer by further diffused into the group III-V compound semiconductor layer have a a step of thickening the doping layer, x of the SiOx film is characterized by an x <2.

【００３７】請求項１７に係る電気伝導領域の作製方法
は、 III−Ｖ族化合物半導体に不純物を注入して、１次
元または２次元の電気伝導領域を作製する方法におい
て、前記III−Ｖ族化合物半導体にノンドープのＳｉＯx
膜とＶ族拡散防止膜とをこの順に形成する工程と、前
記電気伝導領域を形成すべき部分以外の前記Ｖ族拡散防
止膜を除去する工程と、熱処理を施して前記 III−Ｖ族
化合物半導体中に前記ＳｉＯx 膜内のＳｉを拡散させる
工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であること
を特徴とする。A method for producing an electrically conductive region according to a seventeenth aspect is a method for injecting an impurity into a III-V compound semiconductor to produce a one-dimensional or two-dimensional electrically conductive region, wherein the III-V group compound is used. Non-doped SiOx for semiconductor
A step of forming a film and a group V diffusion prevention film in this order, a step of removing the group V diffusion prevention film other than the portion where the electrically conductive region is to be formed, and a heat treatment for the III-V group compound semiconductor. wherein possess a step of diffusing Si in SiOx film, x of the SiOx film is x <2 in
The features.

【００３８】請求項１８に係る量子細線の形成方法は、
量子細線を形成する方法において、III−Ｖ族化合物半
導体基板上にＳｉ拡散防止層を形成して段差を設ける工
程と、該Ｓｉ拡散防止層上にノンドープのＳｉＯx 膜と
Ｖ族原子拡散防止膜とをこの順に形成する工程と、前記
ＳｉＯx 膜及び前記Ｖ族原子拡散防止膜の、前記段差の
側壁に形成された部分以外を除去する工程と、これらの
工程を経た基板を加熱して、前記ＳｉＯx 膜から前記 I
II−Ｖ族化合物半導体基板へ、それらの接触面を介して
Ｓｉを拡散せしめ、量子細線を形成する工程とを有し、
前記ＳｉＯx 膜のｘはｘ＜２であることを特徴とする。A method for forming a quantum wire according to claim 18 is
In the method of forming a quantum wire, a step of forming a step by forming a Si diffusion preventing layer on a III-V group compound semiconductor substrate, and a non-doped SiOx film and a group V atom diffusion preventing film on the Si diffusion preventing layer. In this order, a step of removing the SiOx film and the group V atom diffusion preventing film except for the portion formed on the side wall of the step, and the substrate that has undergone these steps is heated to form the SiOx film. Membrane from above I
To II-V group compound semiconductor substrate, allowed diffusion of Si through their contact surfaces, have a forming a quantum wire,
The x of the SiOx film is x <2 .

【００３９】請求項１９に係る量子細線の形成方法は、
量子細線を形成する方法において、相異なる複数の III
−Ｖ族化合物半導体が共に同側の表面に現れている基板
の前記表面にノンドープのＳｉＯx 膜とＶ族原子拡散防
止膜とをこの順に形成する工程と、加熱処理を施して前
記ＳｉＯx 膜からＳｉを拡散せしめ、 III−Ｖ族化合物
半導体夫々に深さ方向に差を有する拡散部を形成する工
程と、深い方の拡散部を残存させるべく前記基板の表面
側の部分を除去して、残存する拡散部近傍に形成される
１次元電子ガスを量子細線とする工程とを有し、前記Ｓ
ｉＯx 膜のｘはｘ＜２であることを特徴とする。A method for forming a quantum wire according to claim 19 is
In a method of forming a quantum wire, a plurality of different III
A step of forming a non-doped SiOx film and a group V atom diffusion preventing film in this order on the surface of the substrate on which the group V compound semiconductors both appear on the same surface, and a heat treatment is performed to form a Si film from the SiOx film. And forming a diffusion portion having a difference in the depth direction in each of the III-V group compound semiconductors, and removing the portion on the front surface side of the substrate to leave the deeper diffusion portion a one-dimensional electron gas formed at the diffusion vicinity possess a step of a quantum wire, the S
The x of the iOx film is characterized by x <2 .

【００４０】請求項２０に係る量子細線の形成方法は、
チャネル層におけるキャリアの移動方向が１次元的であ
る量子細線を形成する方法において、基板上に、 III−
Ｖ族化合物半導体からなる狭禁止帯半導体層及び広禁止
帯半導体層をこの順に積層する工程と、該広禁止帯半導
体層の面方位依存性を利用したエッチングにより断面形
状を鋸歯状に加工する工程と、この鋸歯状に加工された
広禁止帯半導体層上にノンドープのＳｉＯx 膜及びＶ族
原子拡散防止膜をこの順に形成する工程と、熱処理を行
って前記広禁止帯半導体層表面に前記ＳｉＯx 膜内のＳ
ｉを拡散させてドーピング層を形成する工程と、該ドー
ピング層の鋸歯状の凹部下に位置する狭禁止帯半導体層
にのみチャネル層を形成して量子細線とする工程とを有
し、前記ＳｉＯx 膜のｘはｘ＜２であることを特徴とす
る。A method for forming a quantum wire according to claim 20 is as follows.
In a method of forming a quantum wire in which a carrier moves in a channel layer in a one-dimensional direction, III-
A step of stacking a narrow forbidden band semiconductor layer and a wide forbidden band semiconductor layer made of a group V compound semiconductor in this order, and a step of processing the cross-sectional shape into a sawtooth shape by etching utilizing the plane orientation dependence of the wide forbidden band semiconductor layer. And a step of forming an undoped SiOx film and a group V atom diffusion preventing film in this order on the sawtooth-shaped wide bandgap semiconductor layer, and performing a heat treatment to form the SiOx film on the surface of the wide bandgap semiconductor layer. S of the inner
There is a step of diffusing i to form a doping layer, and a step of forming a channel layer only in a narrow band gap semiconductor layer located below the sawtooth-shaped recess of the doping layer to form a quantum wire.
However , x of the SiOx film is characterized by x <2 .

【００４１】請求項２１に係る量子箱の形成方法は、チ
ャネル層におけるキャリアを３次元方向に閉じ込めた量
子箱を形成する方法において、基板上に、 III−Ｖ族化
合物半導体からなる狭禁止帯半導体層及び広禁止帯半導
体層をこの順に積層する工程と、該広禁止帯半導体層の
面方位依存性を利用したエッチングにより鋸歯状に加工
する工程と、この鋸歯状に加工された広禁止帯半導体層
上にノンドープのＳｉＯx 膜を形成する工程と、さらに
量子箱を形成する位置にＶ族原子拡散防止膜を形成する
工程と、熱処理を行って前記広禁止帯半導体層表面の所
要領域に前記ＳｉＯx 膜内のＳｉを拡散させてドーピン
グ層を形成する工程と、前記鋸歯状の凹部下であり且つ
前記ドーピング層下である位置の狭禁止帯半導体層にの
みチャネル層を形成して量子箱とする工程とを有し、前
記ＳｉＯx 膜のｘはｘ＜２であることを特徴とする。The method of forming a quantum box according to claim 21 is a method of forming a quantum box in which carriers in a channel layer are confined in a three-dimensional direction, wherein a narrow bandgap semiconductor made of a III-V group compound semiconductor is formed on a substrate. A layer and a wide bandgap semiconductor layer in this order, a step of processing the wide bandgap semiconductor layer into a sawtooth shape by etching utilizing the plane orientation dependency of the wide bandgap semiconductor layer, and the wide bandgap semiconductor processed into the sawtooth shape A step of forming a non-doped SiOx film on the layer, a step of further forming a group V atom diffusion preventing film at a position where a quantum box is to be formed, and a heat treatment for forming the SiOx in a required region on the surface of the wide forbidden band semiconductor layer. forming forming a doping layer is diffused Si in the film, a channel layer only in a narrow bandgap semiconductor layer of the a lower serrated are under the recess and the doping layer located Possess a step of the quantum box Te, before
The SiOx film is characterized in that x is x <2 .

【００４２】請求項２２に係る量子細線トランジスタ
は、電極下のチャネル層として量子細線を備える量子細
線トランジスタにおいて、基板上に形成された狭禁止帯
半導体層と、該狭禁止帯半導体層上に形成され、断面形
状が鋸歯状をなす広禁止帯半導体層と、該鋸歯状をなす
広禁止帯半導体層表面に、請求項１記載のドーピング法
を用いて形成されたドーピング層と、該ドーピング層の
鋸歯状凹部下にのみ形成された量子細線と、前記鋸歯状
の凹凸に交叉する方向に前記広禁止帯半導体層上に形成
された電極とを備えることを特徴とする。A quantum wire transistor according to a twenty-second aspect of the present invention is a quantum wire transistor including a quantum wire as a channel layer below an electrode, wherein a narrow forbidden band semiconductor layer is formed on a substrate and is formed on the narrow forbidden band semiconductor layer. A wide forbidden band semiconductor layer having a sawtooth cross section, a doping layer formed on the surface of the sawtooth wide forbidden band semiconductor layer by the doping method according to claim 1, and the doping layer. It is characterized in that it comprises a quantum wire formed only under the serrated recess and an electrode formed on the wide forbidden band semiconductor layer in a direction intersecting with the serrated recess.

【００４３】請求項２３に係る半導体回路素子の製造方
法は、基板上に不純物濃度が異なる部分を有する拡散層
を備え、該拡散層の上に電極を備える半導体回路素子を
製造する方法において、基板上に、 III−Ｖ族化合物か
らなる半導体層を形成する工程と、該半導体層上に被覆
幅が異なる複数の遮蔽物を所定寸法を隔てて形成する工
程と、該遮蔽物の表面と該遮蔽物がない前記半導体層の
表面とにノンドープのＳｉＯx 膜及びＶ族原子拡散防止
膜をこの順に形成する工程と、熱処理を行い前記半導体
層に前記ＳｉＯx 膜内のＳｉを拡散させて拡散層を形成
する工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２である
ことを特徴とする。A method of manufacturing a semiconductor circuit element according to a twenty- third aspect is a method of manufacturing a semiconductor circuit element having a diffusion layer having portions having different impurity concentrations on a substrate and having electrodes on the diffusion layer. A step of forming a semiconductor layer made of a III-V compound thereon, a step of forming a plurality of shields having different coating widths on the semiconductor layer with a predetermined size, and a surface of the shield and the shield. A step of forming a non-doped SiOx film and a group V atom diffusion preventing film in this order on the surface of the semiconductor layer having no object, and performing heat treatment to diffuse Si in the SiOx film into the semiconductor layer to form a diffusion layer. possess a step of, x of the SiOx film is a x <2
It is characterized by

【００４４】請求項２４に係る半導体集積回路の製造方
法は、 III−Ｖ族化合物半導体に不純物をドーピング
し、複数の素子を形成して半導体集積回路を製造する方
法において、基板上に III−Ｖ族化合物半導体であるノ
ンドープの狭禁止帯半導体層及び広禁止帯半導体層をこ
の順に形成してヘテロ接合層を形成する工程と、所要領
域の広禁止帯半導体層を除去して狭禁止帯半導体層を露
出させる工程と、これら狭禁止帯半導体層及び広禁止帯
半導体層上にノンドープのＳｉＯx 膜とＶ族原子拡散防
止膜とをこの順に形成する工程と、熱処理を施して III
−Ｖ族化合物半導体中に前記ＳｉＯx 膜内のＳｉを拡散
させドーピング層を形成する工程と、該ドーピング層上
に電極を形成する工程とを有し、前記ＳｉＯx 膜のｘは
ｘ＜２であることを特徴とする。A method of manufacturing a semiconductor integrated circuit according to a twenty-fourth aspect of the present invention is a method of manufacturing a semiconductor integrated circuit by forming a plurality of elements by doping a III-V group compound semiconductor with impurities to form a III-V compound on a substrate. Forming a heterojunction layer by forming a non-doped narrow bandgap semiconductor layer and a wide bandgap semiconductor layer which are group compound semiconductors in this order, and removing the wide bandgap semiconductor layer in a required region to form a narrow bandgap semiconductor layer And a step of forming a non-doped SiOx film and a group V atom diffusion preventive film on the narrow bandgap semiconductor layer and the wide bandgap semiconductor layer in this order, and by heat treatment, III
Forming a doped layer by diffusing Si of the SiOx the film -V compound in semiconductor, possess and forming an electrode on the doping layer, x of the SiOx film
It is characterized in that x <2 .

【００４５】請求項２５に係る半導体集積回路の製造方
法は、III −Ｖ族化合物半導体に不純物をドーピング
し、複数の素子を形成して半導体集積回路を製造する方
法において、基板上に III−Ｖ族化合物半導体であるノ
ンドープの狭禁止帯半導体層及び広禁止帯半導体層をこ
の順に形成してヘテロ接合層を形成する工程と、所要領
域の広禁止帯半導体層をその厚み方向において一部除去
する工程と、この膜厚が異なる広禁止帯半導体層上にＳ
ｉＯx 膜とＶ族原子拡散防止膜とを形成する工程と、熱
処理を施して III−Ｖ族化合物半導体中に前記ＳｉＯx
膜内のＳｉを拡散させドーピング層を形成する工程と、
該ドーピング層上に電極を形成する工程とを有し、前記
ＳｉＯx 膜のｘはｘ＜２であることを特徴とする。A method for manufacturing a semiconductor integrated circuit according to a twenty-fifth aspect is a method for manufacturing a semiconductor integrated circuit by forming a plurality of elements by doping a III-V group compound semiconductor with impurities, and forming a III-V compound on a substrate. Forming a heterojunction layer by forming a non-doped narrow bandgap semiconductor layer and a wide bandgap semiconductor layer which are group compound semiconductors in this order, and partially removing the wide bandgap semiconductor layer in a required region in the thickness direction S on the wide bandgap semiconductor layer with different film thickness
The SiOx film and the group V atom diffusion preventive film are formed, and a heat treatment is performed to form the SiOx in the III-V group compound semiconductor.
A step of diffusing Si in the film to form a doping layer,
Possess and forming an electrode on the doping layer, the
The x of the SiOx film is characterized by x <2 .

【００４６】請求項２６に係る電子波干渉素子は、化合
物半導体の表面近傍に複数の電子波の経路を有する電子
波干渉素子において、前記経路が、請求項１記載のドー
ピング法を用いて形成された高濃度層であることを特徴
とする。An electron wave interference element according to a twenty-sixth aspect is an electron wave interference element having a plurality of electron wave paths in the vicinity of the surface of a compound semiconductor, and the paths are formed by using the doping method according to the first aspect. It is a high concentration layer.

【００４７】[0047]

【作用】本発明のドーピング方法では、 III−Ｖ族化合
物半導体上にノンドープのＳｉＯ_x 膜とＶ族原子拡散防
止膜とをこの順に形成した後、これを熱処理して、Ｓｉ
Ｏ_x 膜の構成原子であるＳｉ原子を下方の III−Ｖ族化
合物半導体中に拡散させる。以下、本発明におけるＳｉ
Ｏ_x 膜，Ｖ族原子拡散防止膜の機能及びドーピング原理
について、 III−Ｖ族化合物半導体としてＧａＡｓ基
板、Ｖ族原子拡散防止膜としてＳｉＮ膜を一例にとって
説明する。図１は、 III−Ｖ族化合物半導体たるＧａＡ
ｓ基板１上へのＳｉＯ_x 膜２とＶ族原子拡散防止膜たる
ＳｉＮ膜３との積層膜の構造図であり、図２は、Ｓｉド
ーピング原理を示す説明図である。According to the doping method of the present invention, a non-doped SiO _x film and a group V atom diffusion preventing film are formed in this order on a group III-V compound semiconductor and then heat-treated to form Si.
Si atoms, which are the constituent atoms of the O _x film, are diffused into the III-V group compound semiconductor below. Hereinafter, Si in the present invention
The functions and doping principles of the O _x film and the group V atom diffusion prevention film will be described by taking a GaAs substrate as the III-V group compound semiconductor and a SiN film as the group V atom diffusion prevention film as an example. FIG. 1 shows GaA as a III-V group compound semiconductor.
FIG. 2 is a structural diagram of a laminated film of a SiO _x film 2 on a s substrate 1 and a SiN film 3 which is a V-group atom diffusion preventing film, and FIG. 2 is an explanatory diagram showing the Si doping principle.

【００４８】ＧａＡｓ基板１に接触するノンドープのＳ
ｉＯ_x 膜２は、ＳｉＯ_x 膜２中のＳｉ原子がＧａＡｓ基
板１に拡散できるように、その構成元素の比が制御され
ている。つまり、Ｓｉ基板上の熱酸化ＳｉＯ₂ 膜のよう
にＳｉとＯとの比が１：２ではなくＳｉの方がこの比よ
りも多くなる（Ｓｉ／Ｏ＞１／２，即ちｘ＜２または屈
折率が1.46より大きい）ようなＳｉＯ_x 膜２を使用す
る。また、ＳｉＯ_x 膜２は、少なくともＧａＡｓ基板１
に対してはよく知られているように、熱処理によって I
II族原子であるＧａ原子のＳｉＯ_x 膜２内への拡散が容
易に起こるようになっており、この特性は本発明のドー
ピング方法では重要な役割を果たす。Non-doped S that contacts the GaAs substrate 1
The ratio of the constituent elements of the iO _x film 2 is controlled so that the Si atoms in the SiO _x film 2 can diffuse into the GaAs substrate 1. That is, the ratio of Si to O is not 1: 2 as in the thermally oxidized SiO ₂ film on the Si substrate, but Si is larger than this ratio (Si / O> 1/2, that is, x <2 or A SiO _x film 2 having a refractive index larger than 1.46) is used. Further, the SiO _x film 2 is at least the GaAs substrate 1.
As is well known for
Diffusion of Ga atoms, which are group II atoms, into the SiO _x film 2 easily occurs, and this characteristic plays an important role in the doping method of the present invention.

【００４９】また、ＳｉＮ膜３の存在は、本発明のドー
ピング方法において、ＧａＡｓ基板１中のＶ族原子であ
るＡｓの外部拡散を防止する特性を有する点で重要な意
味がある。Further, the presence of the SiN film 3 has an important meaning in the doping method of the present invention in that it has a characteristic of preventing the out-diffusion of As which is a group V atom in the GaAs substrate 1.

【００５０】次に、図２を参照してドーピング原理を説
明する。図１に示すように、ＳｉＯ _x 膜２／ＳｉＮ膜３
の積層膜を形成したＧａＡｓ基板１に熱処理を施すと、
温度上昇に伴って、ＧａＡｓ基板１内の III族元素であ
るＧａ原子がＳｉＯ_x 膜２に拡散し、Ｇａ原子の拡散に
よってＧａＡｓ基板１中にＧａ空孔が生成される（図２
(a))。そしてそのＧａ空孔へＳｉＯ_x 膜２からIV族元素
であるＳｉ原子が拡散する（図２(b))。このようなＧａ
原子とＳｉ原子との交換プロセスがＧａＡｓ基板１の深
さ方向に広がって（図２(c))、表面から所定深さにわた
ってドーピングが実現される。そして、Ｓｉ原子が拡散
された領域はｎ型の不純物層となる。なお、通常ＳｉＯ
_x 膜２はＧａＡｓ基板１内の解離圧が高いＶ族元素であ
るＡｓ原子の外部拡散を完全には阻止できないので、Ｇ
ａＡｓ基板１内のＶ族元素であるＡｓ原子もＳｉＯ_x 膜
２に拡散されるが、ＳｉＮ膜３はこのＡｓ原子の外部拡
散を抑制するので、ＳｉＯ_x 膜２内においてＡｓ原子が
飽和状態になるとそれ以上にＡｓ原子の外部拡散は起こ
らず、Ａｓ空孔の生成は一定量に抑制される。従って、
ＧａＡｓ基板１内にあってはＧａ空孔の生成のみが助長
されることになり、この結果としてＳｉＯ_x 膜２からＧ
ａＡｓ基板１へのＳｉ原子の拡散も助長される。Next, the principle of doping will be explained with reference to FIG.
Reveal As shown in FIG. 1, SiO _xFilm 2 / SiN film 3
When heat treatment is applied to the GaAs substrate 1 on which the laminated film of
As the temperature rises, it is a group III element in the GaAs substrate 1.
Ga atom is SiO_xDiffuses into the film 2 to diffuse Ga atoms
Therefore, Ga vacancies are generated in the GaAs substrate 1 (FIG. 2).
(a)). Then, to the Ga hole, SiO_xMembrane 2 to Group IV element
Si atoms are diffused (FIG. 2 (b)). Ga like this
The exchange process of atoms and Si atoms is deep in the GaAs substrate 1.
Spreads in the vertical direction (Fig. 2 (c)) and extends to a specified depth from the surface
Doping is realized. And Si atoms diffuse
The formed region becomes an n-type impurity layer. Note that normal SiO
_xThe film 2 is a group V element having a high dissociation pressure in the GaAs substrate 1.
Since it cannot completely prevent the outdiffusion of As atoms,
The As atom, which is a group V element in the aAs substrate 1, is also SiO 2._xfilm
2 is diffused into the SiN film 3, but the SiN film 3 spreads outside the As atoms.
To suppress the dispersion, so SiO_xIn the film 2, As atoms
When the saturated state is reached, further out diffusion of As atoms occurs.
Therefore, the generation of As vacancies is suppressed to a certain amount. Therefore,
In the GaAs substrate 1, only Ga vacancies are promoted.
As a result, SiO_xMembrane 2 to G
The diffusion of Si atoms into the aAs substrate 1 is also promoted.

【００５１】請求項９の抵抗層では、電極間で電流が流
れる半導体層表面に凹部が設けてあって、この凹部の側
面に電流が流れるので、凹部の側面積に応じて、電流が
流れる距離及び断面積を設定できる。In the resistance layer of claim 9 , a concave portion is provided on the surface of the semiconductor layer through which a current flows between the electrodes, and the current flows on the side surface of the concave portion. Therefore, depending on the side area of the concave portion, the distance through which the current flows. And the cross-sectional area can be set.

【００５２】請求項１０の電界効果型トランジスタの製
造方法では、ゲート電極形成後、低濃度ドーピング層上
にＳｉＯｘ膜及びＶ族拡散防止膜からなる２層構造の拡
散源を形成し、熱処理することにより、III−Ｖ族化合
物、例えばＧａＡｓからなる基板中にＳｉがドーピング
され、低, 高濃度ドーピング層間に低濃度ドーピング層
より濃度が高い中濃度ドーピング層が形成される。In the method of manufacturing a field effect transistor according to a tenth aspect of the present invention, after the gate electrode is formed, a diffusion source having a two-layer structure composed of a SiOx film and a group V diffusion prevention film is formed on the low concentration doping layer and heat treatment is performed. As a result, Si is doped into a substrate made of a III-V group compound such as GaAs, and a medium-concentration doping layer having a higher concentration than the low-concentration doping layer is formed between the low-concentration and high-concentration doping layers.

【００５３】請求項１１の電界効果型トランジスタの製
造方法では、選択的に略垂直にエッチングした III−Ｖ
族の化合物半導体基板の表面全域に、ＳｉＯx 膜とＶ族
原子拡散防止膜とをこの順に形成した後、熱処理を施
す。そうすると、上述の過程により、化合物半導体基板
へＳｉ原子が拡散される。ここで、ＳｉＯx 膜とＶ族原
子拡散防止膜との膜質，膜厚、及び成膜後の熱処理条件
を変化させるとＳｉ原子の拡散状況は変化するので、こ
れらのパラメータを調整することにより、所望の不純物
濃度，厚さの動作層が得られる。In the method of manufacturing a field effect transistor according to the eleventh aspect , III-V selectively etched substantially vertically is used.
A SiOx film and a group V atom diffusion preventing film are formed in this order over the entire surface of the group III compound semiconductor substrate, and then heat treatment is performed. Then, Si atoms are diffused into the compound semiconductor substrate by the above process. Here, if the film quality and film thickness of the SiOx film and the group V atom diffusion prevention film and the heat treatment conditions after film formation are changed, the diffusion state of Si atoms will change. Therefore, by adjusting these parameters, An operating layer having the impurity concentration and thickness of is obtained.

【００５４】請求項１２の電界効果型トランジスタの製
造方法では、段差部を有する III−Ｖ族の化合物半導体
基板の段差部側部及び段差部下部に、ＳｉＯx 膜とＶ族
原子拡散防止膜とをこの順に形成した後、熱処理を施
す。そうすると、上述した過程により、化合物半導体基
板へのＳｉ原子が拡散される。ＳｉＯx 膜とＶ族原子拡
散防止膜との積層膜は、基板の形状とは無関係にその表
面に容易に形成できるので、この製造方法では段差部の
形状の如何にかかわらず、その側部に不純物拡散層を形
成できる。ＳｉＯx 膜とＶ族原子拡散防止膜との膜質，
膜厚、及び成膜後の熱処理条件を変化させるとＳｉ原子
の拡散状況は変化するので、これらのパラメータを調整
することにより、所望の濃度，厚さの不純物拡散層が得
られる。According to the twelfth aspect of the method of manufacturing a field effect transistor, a SiOx film and a group V atom diffusion prevention film are provided on the side of the step portion and below the step portion of the III-V group compound semiconductor substrate having the step portion. After forming in this order, heat treatment is performed. Then, Si atoms are diffused into the compound semiconductor substrate by the process described above. The laminated film of the SiOx film and the group V atom diffusion prevention film can be easily formed on the surface of the substrate regardless of the shape of the substrate. A diffusion layer can be formed. Film quality of SiOx film and group V atom diffusion prevention film,
When the film thickness and the heat treatment conditions after film formation are changed, the diffusion state of Si atoms changes. Therefore, by adjusting these parameters, an impurity diffusion layer having a desired concentration and thickness can be obtained.

【００５５】請求項１３の電界効果型トランジスタの製
造方法では、上述のドーピング方法を使用してドーピン
グ層を形成した後、高濃度のドーピング層を形成する領
域のみＳｉＯx 膜及びＶ族原子拡散防止膜を残してさら
に熱処理を施すことにより、より高いドーピング濃度を
有するドーピング層を容易に形成することができる。In the method of manufacturing a field effect transistor according to a thirteenth aspect , after forming a doping layer by using the above-mentioned doping method, only a region where a high-concentration doping layer is formed is formed with a SiOx film and a group V atom diffusion preventing film. By further performing a heat treatment while leaving the above, a doping layer having a higher doping concentration can be easily formed.

【００５６】請求項１４の半導体回路素子の製造方法で
は、上述のドーピング方法において、ＳｉＮ膜の膜厚を
制御して、１度の熱処理で抵抗値が異なる導電層を同時
的に形成する。According to a fourteenth aspect of the present invention, in the method of manufacturing a semiconductor circuit element, the above-mentioned doping method is used to control the film thickness of the SiN film to simultaneously form conductive layers having different resistance values by one heat treatment.

【００５７】請求項１５の半導体回路素子の製造方法で
は、請求項１４の作用に加えて、ヘテロ接合層に抵抗値
が異なる導電層が形成されるので、所要の変調ドープ構
造が容易に形成される。In the method for manufacturing a semiconductor circuit element according to the fifteenth aspect , in addition to the effect of the fourteenth aspect , since the conductive layers having different resistance values are formed in the heterojunction layer, the required modulation doped structure can be easily formed. It

【００５８】請求項１６の電界効果型トランジスタの製
造方法では、 III−Ｖ族化合物半導体層上にノンドープ
のＳｉＯx 膜とＶ族原子拡散防止膜とをこの順に形成
し、これに熱処理を施して形成されたドーピング層に加
熱処理を施すことにより、ドーピング層中のＳｉを III
−Ｖ族化合物半導体層中へさらに拡散させ、ドーピング
層の厚さを増す。これにより、ＦＥＴの電流値及び閾値
電圧を高めることができ、歩留りを向上できる。According to a sixteenth aspect of the method for manufacturing a field effect transistor, a non-doped SiOx film and a group V atom diffusion preventing film are formed in this order on a group III-V compound semiconductor layer, and heat treatment is applied to the film. By performing a heat treatment on the doped layer, the Si in the doped layer is changed to III
Further diffuse into the group-V compound semiconductor layer to increase the thickness of the doping layer. Thereby, the current value and the threshold voltage of the FET can be increased, and the yield can be improved.

【００５９】請求項１７の電気伝導領域の作製方法で
は、上述のドーピング方法に基づきＳｉの III−Ｖ族化
合物半導体内への拡散により、１次元または２次元電気
伝導領域得られる。しかもこの方法によるとエッチング
等の工程を III−Ｖ族化合物半導体へ施す必要がないた
め、欠陥を生じることがなく、良好な電気伝導領域が得
られる。According to the seventeenth aspect of the present invention, the one-dimensional or two-dimensional electric conduction region is obtained by diffusing Si into the III-V group compound semiconductor based on the above-mentioned doping method. Moreover, according to this method, since it is not necessary to perform a process such as etching on the III-V group compound semiconductor, no defect is caused and a good electric conduction region can be obtained.

【００６０】請求項１８の量子細線の形成方法では、 I
II−Ｖ族化合物半導体基板上に形成されたＳｉ拡散防止
層による段差表面にＳｉＯx 膜を、その上にＶ族原子拡
散防止膜を堆積し、段差の側壁に形成されたＶ族原子拡
散防止膜の厚さを制御する。このＳｉＯx 膜及びＶ族原
子拡散防止膜を形成した III−Ｖ族化合物半導体基板を
加熱して、 III族原子を外部拡散させ、そこに生成した
空孔にＳｉを拡散させる。これにより結晶欠陥を生じさ
せずに III−Ｖ族化合物半導体基板にＳｉを拡散する。
また、Ｖ族原子拡散防止膜の厚さを制御することによ
り、 III−Ｖ族化合物半導体基板とＳｉＯx 膜との接触
面幅を決定し、ＳｉＯx 膜から III−Ｖ族化合物半導体
基板へＳｉを拡散せしめ、量子細線のチャネル幅を精度
良く細く形成する。さらに、Ｓｉ拡散防止層は所望する
形状に形成できるので、Ｓｉ拡散防止層により設けた段
差の側壁に沿って量子細線が適宜の形状に形成できる。In the method of forming a quantum wire according to claim 18 , I
A SiOx film is deposited on the surface of the step formed by the Si diffusion prevention layer formed on the II-V group compound semiconductor substrate, and a group V atom diffusion prevention film is deposited thereon, and a group V atom diffusion prevention film is formed on the side wall of the step. Control the thickness of. The III-V group compound semiconductor substrate on which the SiOx film and the V-group atom diffusion preventing film are formed is heated to externally diffuse the III-group atoms, and Si is diffused into the holes generated therein. As a result, Si is diffused into the III-V compound semiconductor substrate without causing crystal defects.
Further, by controlling the thickness of the group V atom diffusion prevention film, the contact surface width between the III-V compound semiconductor substrate and the SiOx film is determined, and Si is diffused from the SiOx film to the III-V compound semiconductor substrate. At the very least, the channel width of the quantum wire is formed with high precision. Furthermore, since the Si diffusion prevention layer can be formed in a desired shape, the quantum wire can be formed in an appropriate shape along the sidewall of the step provided by the Si diffusion prevention layer.

【００６１】本発明のドーピング法において、Ｓｉ拡散
の深さは、拡散対象の III−Ｖ族化合物半導体の種類に
よって異なり、また、ＳｉＯx 膜，Ｖ族原子拡散防止膜
の膜質, 膜厚と加熱温度とにより決定される。請求項１
９の量子細線の形成方法では、異種類の III−Ｖ族化合
物半導体にＳｉを拡散して夫々の拡散部を形成し、この
深さの差を量子細線のチャネル幅とするので、拡散部の
深さの差を制御することにより、所望のチャネル幅で量
子細線を精度良く形成できる。In the doping method of the present invention, the depth of Si diffusion differs depending on the type of III-V group compound semiconductor to be diffused, and also the film quality, film thickness and heating temperature of the SiOx film and the V group atom diffusion preventing film. Determined by. Claim 1
In the method of forming a quantum wire of No. 9 , since Si is diffused in different kinds of III-V group compound semiconductors to form respective diffusion parts, and the difference in depth is used as the channel width of the quantum wires, By controlling the difference in depth, the quantum wire can be accurately formed with a desired channel width.

【００６２】請求項２０の量子細線の形成方法では、鋸
歯状の広禁止帯半導体層表面にドーピング層を形成する
と、鋸歯状の凹部に形成されたドーピング層は狭禁止帯
半導体層／広禁止帯半導体層界面との距離が近くなり、
狭禁止帯半導体層におけるこの位置にのみ電子が溜まり
易く、量子細線が形成される。このように請求項２０の
量子細線の形成方法では、チャネル層に、不純物または
結晶欠陥等の欠陥が存在することはなく、極めて良好な
特性を有し、且つ微細な量子細線を形成することができ
る。According to the twentieth aspect of the present invention, when the doping layer is formed on the surface of the sawtooth wide forbidden band semiconductor layer, the doping layer formed in the sawtooth-shaped recess is a narrow forbidden band semiconductor layer / wide forbidden band. The distance to the semiconductor layer interface becomes shorter,
Electrons are likely to accumulate only at this position in the narrow bandgap semiconductor layer, and a quantum wire is formed. As described above, in the method for forming a quantum wire according to claim 20, a defect such as an impurity or a crystal defect does not exist in the channel layer, and it is possible to form a fine quantum wire having extremely good characteristics. it can.

【００６３】請求項２１の量子箱の形成方法では、鋸歯
状の広禁止帯半導体層表面にＳｉＯx膜を形成し、鋸歯
状の凹凸に交叉する方向に直線状またはストライプ状の
Ｖ族原子拡散防止膜を形成して熱処理を行うことによ
り、Ｖ族原子拡散防止膜が存在する位置にのみドーピン
グ層が形成され、鋸歯状凹部のドーピング層下で、狭禁
止帯半導体層／広禁止帯半導体層界面に近い部分にのみ
量子箱が形成される。このように請求項２１の量子箱の
形成方法では、微細で良質な量子箱を形成することがで
きる。In the method of forming a quantum box according to claim 21 , a SiOx film is formed on the surface of the saw-tooth wide forbidden band semiconductor layer, and linear or striped V group atom diffusion prevention is performed in a direction intersecting with the saw-tooth unevenness. By forming a film and performing heat treatment, a doping layer is formed only at the position where the group V atom diffusion preventing film exists, and under the serrated concave doping layer, the narrow forbidden band semiconductor layer / wide forbidden band semiconductor layer interface is formed. The quantum box is formed only in the area close to. As described above, according to the method of forming a quantum box of claim 21 , a fine and high-quality quantum box can be formed.

【００６４】請求項２２の量子細線では、請求項２０の
方法により得られた量子細線をトランジスタに適用して
おり、この量子細線トランジスタは極めて良好な特性を
有する。In the quantum wire of claim 22, the quantum wire obtained by the method of claim 20 is applied to a transistor, and the quantum wire transistor has extremely good characteristics.

【００６５】請求項２３の半導体回路素子の製造方法で
は、被覆幅が異なる遮蔽物下におけるＳｉの拡散程度の
差異を利用して、遮蔽物直下においてＳｉの濃度分布が
異なる拡散層を形成する。According to the semiconductor circuit element manufacturing method of the twenty- third aspect, the diffusion layers having different Si concentration distributions are formed immediately below the shield by utilizing the difference in the diffusion degree of Si under the shield having different coating widths.

【００６６】請求項２４の半導体集積回路の製造方法で
は、ヘテロ接合層を形成した後、所要領域の広禁止帯半
導体層のみを除去して狭禁止帯半導体層を露出させ、狭
禁止帯半導体層及び広禁止帯半導体層上に夫々適宜条件
にてＳｉＯx 膜及びＶ族原子拡散防止膜を形成し、熱処
理を施してドーピングを行うので、狭禁止帯半導体層及
び広禁止帯半導体層夫々の所要領域に所要濃度分布を有
するドーピング層を形成することができる。そして各ド
ーピング層上に適宜電極を形成すれば、異種の特性を有
する素子、例えばＨＥＭＴ．ＭＥＳＦＥＴ，ダイオード
または抵抗を任意に組み合わせてモノリシックに作成す
ることができ、高密度集積化が可能である。ここで適当
なパターニングを行ってＳｉＯx 膜及びＶ族原子拡散防
止膜を形成すると、素子分離を行う必要がなく、夫々良
好な特性を有する素子のモノリシック化を容易に行うこ
とができる。In the method of manufacturing a semiconductor integrated circuit according to the twenty-fourth aspect , after forming the heterojunction layer, only the wide forbidden band semiconductor layer in the required region is removed to expose the narrow forbidden band semiconductor layer, and the narrow forbidden band semiconductor layer is formed. Further, since the SiOx film and the group V atom diffusion preventing film are respectively formed on the wide bandgap semiconductor layer under appropriate conditions, and the heat treatment is performed to dope, the required regions of the narrow bandgap semiconductor layer and the wide bandgap semiconductor layer are provided. It is possible to form a doping layer having a required concentration distribution. If electrodes are appropriately formed on each doping layer, an element having different characteristics, such as HEMT. A MESFET, a diode, or a resistor can be arbitrarily combined to form a monolithic structure, which enables high-density integration. If appropriate patterning is performed here to form the SiOx film and the group V atom diffusion preventing film, it is not necessary to perform element isolation, and elements having good characteristics can be easily made monolithic.

【００６７】請求項２５の半導体集積回路の製造方法で
は、ヘテロ接合層を形成した後、所要領域の広禁止帯半
導体層をその厚み方向において一部除去し、この膜厚が
異なる広禁止帯半導体層上に夫々適宜条件にてＳｉＯx
膜及びＶ族原子拡散防止膜を形成し、熱処理を施してド
ーピングを行うので、所要領域に所要濃度分布を有する
ドーピング層を形成することができる。そして各ドーピ
ング層上に電極を形成すれば、ドーピング層が異なった
ＨＥＭＴをモノリシックに作成することができ、高密度
集積化が可能である。ここで適当なパターニングを行っ
てＳｉＯx 膜及びＶ族原子拡散防止膜を形成すると、素
子分離を行う必要がなく、夫々良好な特性を有する素子
のモノリシック化を容易に行うことができる。In the method of manufacturing a semiconductor integrated circuit according to the twenty-fifth aspect , after forming the heterojunction layer, the wide bandgap semiconductor layer in a required region is partially removed in the thickness direction thereof, and the wide bandgap semiconductor having a different film thickness is formed. SiOx on each layer under appropriate conditions
Since the film and the group V atom diffusion preventing film are formed and heat treatment is performed to dope, a doping layer having a required concentration distribution can be formed in a required region. If electrodes are formed on each doping layer, HEMTs having different doping layers can be monolithically formed, and high density integration is possible. If appropriate patterning is performed here to form the SiOx film and the group V atom diffusion preventing film, it is not necessary to perform element isolation, and elements having good characteristics can be easily made monolithic.

【００６８】請求項２６の電子波干渉素子では、電子波
は化合物半導体の表面近傍に位置する複数の高濃度層
（チャネル層）内を伝播し、ゲート電極からの静電ポテ
ンシャルの印加を制御することにより、各チャネル層内
を伝播する電子波の干渉状態を制御する。In the electron wave interference element of the twenty-sixth aspect, the electron wave propagates in the plurality of high-concentration layers (channel layers) located near the surface of the compound semiconductor, and controls the application of the electrostatic potential from the gate electrode. As a result, the interference state of electron waves propagating in each channel layer is controlled.

【００６９】[0069]

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings showing the embodiments thereof.

【００７０】まず、本発明に係るドーピング方法を実施
した例について具体的に説明する。本発明のドーピング
方法にあっては、使用するＳｉＯ_x 膜，Ｖ族原子拡散防
止膜の膜質，膜厚、及び熱処理温度等に応じてドーピン
グの発生状況（ドーパントである電子の濃度分布）は変
化する。これらのパラメータを変化させた場合のドーピ
ングの発生状況を中心として各実施例を説明する。な
お、以下の各実施例では、Ｖ族原子拡散防止膜としてＳ
ｉＮ膜を使用する。ＳｉＯ_x 膜／ＳｉＮ膜の積層膜は、
一般的なＰ−ＣＶＤ（Plasma-enhanced Chemical Vapor
Deposition ）法を用いて形成し、原料ガスとして、Ｓ
ｉＯ_x 膜の成膜時はＳｉＨ₄ ＋Ｎ₂ Ｏを使用し、ＳｉＮ
膜の成膜時はＳｉＨ₄ ＋ＮＨ₃ を使用する。また、以下
の第１〜第６実施例では、III −Ｖ族化合物半導体とし
てＧａＡｓ基板を用い、第７実施例では、 III−Ｖ族化
合物半導体としてＡｌＧａＡｓ膜を用いる。First, an example of carrying out the doping method according to the present invention will be specifically described. In the doping method of the present invention, the state of doping occurrence (concentration distribution of electrons as a dopant) changes according to the film quality and film thickness of the SiO _x film, the group V atom diffusion preventing film used, the heat treatment temperature, and the like. To do. Each embodiment will be described with a focus on the occurrence of doping when these parameters are changed. In each of the following examples, as the group V atom diffusion preventing film, S was used.
iN film is used. The laminated film of SiO _x film / SiN film is
General P-CVD (Plasma-enhanced Chemical Vapor
Deposition) method, and using S as a source gas
SiH ₄ + N ₂ O is used during the formation of the iO _x film.
SiH ₄ + NH ₃ is used when forming the film. Further, in the following first to sixth examples, a GaAs substrate is used as the III-V group compound semiconductor, and in the seventh example, an AlGaAs film is used as the III-V group compound semiconductor.

【００７１】（第１実施例）第１実施例は、ＳｉＯ_x 膜
の膜質とドーピングの発生状況との関係を示す例であ
る。ＧａＡｓ基板上に、膜質のみを変化させたＳｉＯ_x
膜／一定のＳｉＮ膜の積層膜を成膜する。その後、 880
℃，５sec.の短時間熱処理（Rapid Thermal Annealing:
ＲＴＡ）を施して、ＳｉＯ_x 膜からＳｉ原子をＧａＡｓ
基板に拡散させる。(First Example) The first example is an example showing the relationship between the film quality of the SiO _x film and the occurrence state of doping. SiO _x on the GaAs substrate with only the film quality changed
A laminated film of film / constant SiN film is formed. Then 880
Rapid thermal annealing (° C, 5 sec.)
RTA) to remove Si atoms from the SiO _x film to GaAs
Diffuse on the substrate.

【００７２】ＳｉＮ膜の成膜条件は以下の通りであり、
その屈折率は1.8 である。 ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm；パワー
250Ｗ；成膜温度 300℃；膜厚 450Å ＳｉＯ_x 膜については、膜厚を一定とし、成膜時のガス
流量比（ＳｉＨ₄ ／Ｎ₂Ｏ流量比）を変えることによっ
てその膜質のみを変化させた。ＳｉＯ_x 膜の他の成膜条
件は以下の通りである。 ＳｉＯ_x 膜：圧力 0.3Torr；パワー 150Ｗ；成膜温度 3
00℃；成膜時間12sec.The conditions for forming the SiN film are as follows:
Its refractive index is 1.8. SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; power
250 W; film formation temperature 300 ° C .; film thickness 450 Å For SiO _x film, the film thickness is kept constant and only the film quality is changed by changing the gas flow rate ratio (SiH ₄ / N ₂ O flow rate ratio) during film formation. It was Other conditions for forming the SiO _x film are as follows. SiO _x film: pressure 0.3 Torr; power 150 W; film formation temperature 3
00 ℃; film formation time 12sec.

【００７３】そして、ドーピング発生の有無はＣ−Ｖ法
（Capacitance-Voltage measurement:容量−電圧測定
法）による電子濃度の測定結果に基づいて判定し、また
そのドーピングがＳｉ拡散により生じていることをＳＩ
ＭＳ（Secondary Ion Mass Spectrometry:２次イオン質
量分析法）にて確認した。図３は、ＳｉＯ_x 膜の膜質に
対するドーピングの発生状況を示すグラフであり、図４
は一例におけるＣ−Ｖ法，ＳＩＭＳの測定結果を示すグ
ラフである。図３において、ＳｉＯ_x 膜の膜質は、ここ
では屈折率（横軸）と緩衝フッ酸（ＨＦ：ＮＨ₄ Ｆ＝
１：６）による被エッチング速度（縦軸）とにて規定さ
れており、ドーピングの発生が確認された場合には○印
を、確認されなかった場合には×印を付与している。Whether or not the doping is generated is determined based on the measurement result of the electron concentration by the CV method (Capacitance-Voltage measurement), and it is determined that the doping is caused by Si diffusion. SI
It was confirmed by MS (Secondary Ion Mass Spectrometry). FIG. 3 is a graph showing the occurrence of doping with respect to the film quality of the SiO _x film.
FIG. 4 is a graph showing the measurement results of the CV method and SIMS in an example. In FIG. 3, the film quality of the SiO _x film is, here, the refractive index (horizontal axis) and buffer hydrofluoric acid (HF: NH ₄ F =
It is defined by the etching rate (vertical axis) according to 1: 6). When the occurrence of doping is confirmed, the mark ◯ is given, and when it is not confirmed, the mark x is given.

【００７４】図３より、ドーピングが発生しているの
は、ＳｉＯ_x 膜の屈折率が1.5 以上で緩衝フッ酸による
被エッチング速度が1600Å以下の場合である。通常、プ
ラズマＣＶＤ法を用いて形成したＳｉＯ_x 膜の構成比が
Ｓｉ／Ｏ＝１／２（つまりｘ＝２）の場合にその屈折率
は1.46になるので、ドーピングが生じる屈折率1.5 以上
のＳｉＯ_x 膜は構成比がＳｉ／Ｏ＞１／２（つまりｘ＜
２）となっており、このことはＸＰＳ（X-ray Photoele
ctron Spectroscopy：Ｘ線光電子分光法）でも確認され
ている。図３に示す結果は、ＳｉＯ_x 膜の成膜温度を 3
00℃にした場合であるが、成膜温度のみを 250℃に下げ
ても同様のドーピング結果が得られる。また、その成膜
温度を 200℃に下げると、ドーピング発生の有無の境界
を示す屈折率はあまり変わらないが、被エッチング速度
だけが増加する傾向になり、ドーピングの発生状況が若
干異なることを確認した。As shown in FIG. 3, doping occurs when the refractive index of the SiO _x film is 1.5 or more and the etching rate by buffered hydrofluoric acid is 1600 Å or less. Usually, when the composition ratio of the SiO _x film formed by the plasma CVD method is Si / O = 1/2 (that is, x = 2), its refractive index is 1.46, so that the refractive index at which doping occurs is 1.5 or more. The composition ratio of the SiO _x film is Si / O> 1/2 (that is, x <
2), which means that XPS (X-ray Photoele)
ctron Spectroscopy: X-ray photoelectron spectroscopy). The results shown in FIG. 3 show that the deposition temperature of the SiO _x film is 3
Although the temperature is set to 00 ° C, the same doping result can be obtained even if only the film forming temperature is lowered to 250 ° C. Also, when the film formation temperature is lowered to 200 ° C, the refractive index that indicates the boundary of the occurrence of doping does not change much, but only the etching rate tends to increase, and it is confirmed that the state of doping occurrence is slightly different. did.

【００７５】また、図４から、ＳｉがＧａＡｓ基板内に
確かに拡散していること、電子濃度は拡散したＳｉに比
べて１桁程小さいが約３×10¹⁸cm^-3の高濃度層が得られ
ていること、電子濃度分布は表面近傍では平坦であって
拡散フロントでは急峻である理想的な分布状態が得られ
ていることが確認できる。Further, from FIG. 4, it is confirmed that Si is diffused in the GaAs substrate, and that the electron concentration is about one digit lower than that of the diffused Si, but a high concentration layer of about 3 × 10 ¹⁸ cm ^-3 is formed. It can be confirmed that an ideal distribution state in which the electron concentration distribution is flat near the surface and steep at the diffusion front is obtained.

【００７６】ところで、ＳｉＯ_x 膜上にＡｓの外部拡散
を防止するＳｉＮ膜を積層しない場合には、ドーピング
（Ｓｉ拡散）は発生しないことが確認されている。ま
た、このプラズマＣＶＤ法により形成したＳｉＮ膜にお
いてその屈折率が1.9 を超える場合には、Ｓｉ拡散現象
が見られない。ＳｉＮ膜におけるＳｉ濃度が過度に増加
して屈折率が大きくなると、本発明の必須要件であるＡ
ｓの外部拡散の抑制力は低下することが報告されている
（参考文献：松下等，電子情報通信学会電子デバイス研
究会ED89−70）。従って、本実施例に使用するプラズマ
ＣＶＤ法により形成したＳｉＮ膜の屈折率は1.9 より小
さいことが必要である。なお、ＥＣＲ（Electron Cyclo
tron Resonance：電子サイクロトロン共鳴）法ではプラ
ズマＣＶＤ法に比べて緻密なＳｉＮ膜を形成できるの
で、ＥＣＲ法にて形成したＳｉＮ膜ではその屈折率が2.
0 程度でも本発明のドーピング方法を適用できる。By the way, it has been confirmed that doping (Si diffusion) does not occur unless a SiN film for preventing As outdiffusion is laminated on the SiO _x film. When the SiN film formed by the plasma CVD method has a refractive index of more than 1.9, no Si diffusion phenomenon is observed. If the Si concentration in the SiN film is excessively increased to increase the refractive index, A which is an essential requirement of the present invention.
It has been reported that the inhibitory effect on the out-diffusion of s decreases (Reference: Matsushita et al., Electronic Device Research Society ED89-70, Institute of Electronics, Information and Communication Engineers). Therefore, the SiN film formed by the plasma CVD method used in this embodiment must have a refractive index smaller than 1.9. ECR (Electron Cyclo)
The tron resonance (electron cyclotron resonance) method can form a denser SiN film than the plasma CVD method. Therefore, the SiN film formed by the ECR method has a refractive index of 2.
The doping method of the present invention can be applied even if it is about 0.

【００７７】（第２実施例）第２実施例は、ＳｉＯ_x 膜
の成膜時のガス流量と電子濃度分布との相関関係を示す
例である。ＳｉＯ_x 膜を成膜する際のＳｉＨ₄ ／Ｎ₂ Ｏ
流量比を変化させた場合の電子濃度分布の結果を図５に
示す。ＳｉＯ_x 膜の成膜条件及び熱処理条件（ＲＴＡ）
は以下の通りである。なお、ＳｉＮ膜の成膜条件は前述
の第１実施例と同じである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25 〜75sccm；パ
ワー 150Ｗ；成膜温度 300℃；膜厚 50 Å；屈折率 1.5
〜1.6 ＲＴＡ：温度 880℃；時間５sec.(Second Embodiment) The second embodiment is an example showing the correlation between the gas flow rate and the electron concentration distribution during the formation of the SiO _x film. SiH ₄ / N ₂ O when forming a SiO _x film
FIG. 5 shows the result of the electron concentration distribution when the flow rate ratio was changed. SiO _x film formation conditions and heat treatment conditions (RTA)
Is as follows. The film forming conditions for the SiN film are the same as in the first embodiment described above. SiO _x film: SiH ₄ 5 sccm, N ₂ O 25 to 75 sccm; power 150 W; film formation temperature 300 ° C .; film thickness 50 Å; refractive index 1.5
~ 1.6 RTA: Temperature 880 ℃; Time 5sec.

【００７８】図５の結果から、Ｎ₂ Ｏ流量が25〜35sccm
の範囲ではその流量の増加に伴って電子濃度はあまり変
わらないがその分布深さは増加する。一方、この範囲を
超えると電子濃度及びその分布深さは減少し、Ｎ₂ Ｏ流
量が70sccmではドーピングの発生を確認できなかった。
以上のような結果により、同一条件の熱処理を施す場合
にも、ＳｉＯ_x 膜の膜質にて電子濃度分布を制御できる
ことがわかる。From the results shown in FIG. 5, the N ₂ O flow rate was 25 to 35 sccm.
In the range of, the electron concentration does not change much as the flow rate increases, but the distribution depth increases. On the other hand, when the content exceeds this range, the electron concentration and the distribution depth thereof decrease, and at the N ₂ O flow rate of 70 sccm, the occurrence of doping could not be confirmed.
From the above results, it is understood that the electron concentration distribution can be controlled by the film quality of the SiO _x film even when the heat treatment under the same conditions is performed.

【００７９】（第３実施例）第３実施例は、ＳｉＯ_x 膜
の膜厚と電子濃度分布との相関関係を示す例である。形
成するＳｉＯ_x 膜の膜厚を変化させた場合の電子濃度分
布の結果を図６に示す。ＳｉＯ_x 膜の成膜条件及び熱処
理条件（ＲＴＡ）は以下の通りである。なお、ＳｉＮ膜
の成膜条件は前述の第１実施例と同じである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚50〜400 Å；屈折率 1.5
2 ＲＴＡ：温度 880℃；時間５sec.(Third Embodiment) The third embodiment is an example showing the correlation between the film thickness of the SiO _x film and the electron concentration distribution. FIG. 6 shows the result of the electron concentration distribution when the thickness of the SiO _x film to be formed was changed. The conditions for forming the SiO _x film and the heat treatment conditions (RTA) are as follows. The film forming conditions for the SiN film are the same as in the first embodiment described above. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; Film forming temperature 300 ℃; Film thickness 50 to 400 Å; Refractive index 1.5
2 RTA: Temperature 880 ℃; Time 5sec.

【００８０】図６の結果から、ＳｉＯ_x 膜の膜厚が厚く
なるに従って電子濃度及びその分布深さは減少傾向にな
ることがわかる。これは、ＳｉＯ_x 膜の膜厚が厚くなる
とＡｓの外部拡散量が増加するのでＧａ空孔量が減少す
ることに起因すると考えられる。以上のような結果によ
り、同一条件の熱処理を施す場合にも、ＳｉＯ_x 膜の膜
厚によって電子濃度分布を制御できることがわかる。From the results shown in FIG. 6, it can be seen that the electron concentration and its distribution depth tend to decrease as the thickness of the SiO _x film increases. It is considered that this is because as the SiO _x film becomes thicker, the amount of As diffusing out increases and the amount of Ga vacancies decreases. From the above results, it is understood that the electron concentration distribution can be controlled by the film thickness of the SiO _x film even when the heat treatment under the same conditions is performed.

【００８１】（第４実施例）第４実施例は、ＳｉＯ_x 膜
の成膜温度と電子濃度分布との相関関係を示す例であ
る。形成するＳｉＯ_x 膜の成膜温度を変化させた場合の
電子濃度分布の結果を図７に示す。ＳｉＯ_x 膜の成膜条
件及び熱処理条件（ＲＴＡ）は以下の通りである。な
お、ＳｉＮ膜の成膜条件は前述の第１実施例と同じであ
る。 ＳｉＯ_x 膜：ＳｉＨ₄ 10sccm, Ｎ₂ Ｏ 20sccm ；パワー
150Ｗ；成膜温度 200〜320 ℃；膜厚 150Å；屈折率
1.5〜1.62 ＲＴＡ：温度 880℃；時間５sec.(Fourth Embodiment) The fourth embodiment is an example showing the correlation between the film forming temperature of the SiO _x film and the electron concentration distribution. FIG. 7 shows the result of the electron concentration distribution when the film forming temperature of the formed SiO _x film was changed. The conditions for forming the SiO _x film and the heat treatment conditions (RTA) are as follows. The film forming conditions for the SiN film are the same as in the first embodiment described above. SiO _x film: SiH ₄ 10sccm, N ₂ O 20sccm; power
150W; Film forming temperature 200-320 ℃; Film thickness 150Å; Refractive index
1.5 to 1.62 RTA: temperature 880 ° C; time 5 sec.

【００８２】図７の結果から、ＳｉＯ_x 膜の成膜温度が
変化すると電子濃度及びその分布深さも変化することが
わかる。これは、成膜温度の変化によりＳｉＯ_x 膜の膜
質が変化したことに起因すると考えられる。以上のよう
な結果により、同一条件の熱処理を施す場合にも、Ｓｉ
Ｏ_x 膜の成膜温度によって電子濃度分布を制御できるこ
とがわかる。From the results shown in FIG. 7, it can be seen that the electron concentration and the distribution depth thereof change when the film forming temperature of the SiO _x film changes. It is considered that this is because the quality of the SiO _x film changed due to the change in the film forming temperature. From the above results, even when the heat treatment under the same conditions is performed, the Si
It can be seen that the electron concentration distribution can be controlled by the film forming temperature of the O _x film.

【００８３】上述したような第１〜第４実施例における
結果から、本発明のドーピング方法では、熱処理条件が
一定であっても、形成するＳｉＯ_x 膜の膜質，膜厚をパ
ラメータとして電子濃度分布の制御が可能であることが
理解される。From the results of the first to fourth embodiments as described above, in the doping method of the present invention, the electron concentration distribution is obtained with the film quality and film thickness of the SiO _x film to be formed as parameters even if the heat treatment conditions are constant. It is understood that the control of

【００８４】（第５実施例）第５実施例は、ＳｉＮ膜の
膜質と電子濃度分布との相関関係を示す例である。Ｓｉ
Ｎ膜を成膜する際のＳｉＨ₄ ／ＮＨ₃ 流量比を変化させ
た場合の電子濃度分布の結果を図８に示す。ＳｉＮ膜の
成膜条件及び熱処理条件（ＲＴＡ）は以下の通りであ
る。なお、ＳｉＯ_x 膜の成膜条件は前述の第３実施例と
同じ（但し膜厚は50Å）であって一定とする。 ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 150 〜200sccm ；パ
ワー 250Ｗ；成膜温度 300℃；膜厚 450Å ＲＴＡ：温度 880℃；時間５sec.(Fifth Embodiment) The fifth embodiment is an example showing the correlation between the film quality of the SiN film and the electron concentration distribution. Si
FIG. 8 shows the result of the electron concentration distribution when the SiH ₄ / NH ₃ flow rate ratio at the time of forming the N film was changed. The film forming conditions and the heat treatment conditions (RTA) of the SiN film are as follows. The film forming conditions for the SiO _x film are the same as those in the third embodiment described above (however, the film thickness is 50 Å) and are constant. SiN film: SiH ₄ 15sccm, NH ₃ 150 to 200sccm; power 250W; film forming temperature 300 ° C; film thickness 450Å RTA: temperature 880 ° C; time 5 sec.

【００８５】図８の結果から、ＮＨ₃ の流量が増すに従
って、電子濃度はあまり変わらないが、その分布深さは
増加している。但し、ＮＨ₃ の流量が150 sccmの場合に
は電子濃度分布の測定は行えなかった。以上のような結
果により、ＳｉＯ_x 膜の成膜条件を一定にし、同一条件
の熱処理を施す場合にも、ＳｉＮ膜の膜質によって電子
濃度分布を制御できることがわかる。From the results shown in FIG. 8, the electron concentration does not change much as the flow rate of NH ₃ increases, but the distribution depth increases. However, when the flow rate of NH ₃ was 150 sccm, the electron concentration distribution could not be measured. From the above results, it is understood that the electron concentration distribution can be controlled by the film quality of the SiN film even when the film forming conditions of the SiO _x film are kept constant and the heat treatment is performed under the same conditions.

【００８６】（第６実施例）第６実施例は、熱処理温度
と電子濃度分布との相関関係を示す例である。ＳｉＯ_x
膜，ＳｉＮ膜の成膜条件を一定として熱処理温度のみを
変化させた場合の電子濃度分布の結果を図９に示す。Ｓ
ｉＯ_x 膜，ＳｉＮ膜の成膜条件及び熱処理条件（ＲＴ
Ａ）は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 50 Å ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm ；パワー 2
50Ｗ；成膜温度 300℃；膜厚 450Å ＲＴＡ：温度 860〜900 ℃；時間５sec.(Sixth Embodiment) The sixth embodiment is an example showing the correlation between the heat treatment temperature and the electron concentration distribution. SiO _x
FIG. 9 shows the result of the electron concentration distribution when only the heat treatment temperature was changed while the film forming conditions of the film and the SiN film were kept constant. S
Film forming conditions and heat treatment conditions for the iO _x film and the SiN film (RT
A) is as follows. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; Film forming temperature 300 ° C; Film thickness 50 Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; Power 2
50W; film forming temperature 300 ° C; film thickness 450Å RTA: temperature 860 to 900 ° C; time 5 sec.

【００８７】図９の結果から、熱処理温度の上昇に伴っ
て、電子濃度及びその分布深さが増加する傾向が見られ
る。以上のような結果から、従来の拡散法と同様に熱処
理温度が本発明のドーピング方法でも電子濃度分布の制
御における重要なパラメータのひとつであることがわか
る。From the results shown in FIG. 9, it can be seen that the electron concentration and its distribution depth tend to increase as the heat treatment temperature rises. From the above results, it can be seen that the heat treatment temperature is one of the important parameters in controlling the electron concentration distribution in the doping method of the present invention as in the conventional diffusion method.

【００８８】（第７実施例）第７実施例は、 III−Ｖ族
化合物半導体として３元系化合物半導体であるＡｌＧａ
Ａｓ膜を用いた例である。この第７実施例では、図10に
示すように、半絶縁性ＧａＡｓ(100) 基板４上に、ＭＢ
Ｅ法（Molecular Beam Epitaxy：分子線エピタキシャル
成長法）を用いて形成したＧａＡｓバッファ層５（膜
厚：7000Å）及びＡｌ_0.22Ｇａ_0.78Ａｓ膜６（膜厚：１
μｍ）を積層したウエハ構造を使用する。このようなウ
エハ構造のＡｌ_0.22Ｇａ_0.78Ａｓ膜６上に、ＳｉＯ_x 膜
／ＳｉＮ膜の積層膜を形成した後、熱処理を施す。そう
すると、前述したＧａＡｓの場合と同様のメカニズムに
て、ＳｉＯ_x 膜からＳｉ原子がＡｌ_0.22Ｇａ_0.78Ａｓ膜
６内に拡散されて、Ａｌ_0.22Ｇａ_0.78Ａｓ膜６への不純
物のドーピングを行える。なお、この際のＳｉＯ_x 膜，
ＳｉＮ膜の成膜条件及び熱処理条件（ＲＴＡ）は以下の
通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 50 Å ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm ；パワー 2
50Ｗ；成膜温度 300℃；膜厚 450Å ＲＴＡ：温度 880℃；時間５sec.(Seventh Embodiment) In the seventh embodiment, AlGa which is a ternary compound semiconductor is used as a III-V group compound semiconductor.
This is an example using an As film. In the seventh embodiment, as shown in FIG. 10, MB is formed on a semi-insulating GaAs (100) substrate 4.
GaAs buffer layer 5 (film thickness: 7000Å) and Al _0.22 Ga _0.78 As film 6 (film thickness: 1) formed by the E method (Molecular Beam Epitaxy)
μm) laminated wafer structure is used. After the laminated film of SiO _x film / SiN film is formed on the Al _0.22 Ga _0.78 As film 6 having such a wafer structure, heat treatment is performed. Then, Si atoms are diffused from the SiO _x film into the Al _0.22 Ga _0.78 As film 6 by the same mechanism as in the case of GaAs, and the Al _0.22 Ga _0.78 As film 6 can be doped with impurities. In this case, the SiO _x film,
The film forming conditions and the heat treatment conditions (RTA) of the SiN film are as follows. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; Film forming temperature 300 ° C; Film thickness 50 Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; Power 2
50W; film forming temperature 300 ° C; film thickness 450Å RTA: temperature 880 ° C; time 5 sec.

【００８９】III−Ｖ族化合物半導体としてＡｌＧａＡ
ｓを用いた場合においても、ＧａＡｓを用いた場合と同
様に、Ｓｉ拡散によりドーピングが発生したことを確認
できた。また、形成するＳｉＯ_x 膜，ＳｉＮ膜の膜質及
び膜厚と熱処理温度とを変化させると、ＧａＡｓの場合
と同様に、電子濃度及びその分布深さが変化することも
分かった。AlGaA as III-V compound semiconductor
Even when s was used, it was confirmed that doping was caused by Si diffusion as in the case of using GaAs. It was also found that when the film quality and film thickness of the SiO _x film and SiN film to be formed and the heat treatment temperature were changed, the electron concentration and the distribution depth thereof were changed as in the case of GaAs.

【００９０】図11は、上記の条件によりＡｌＧａＡｓを
用いてドーピングを行った場合の電子濃度分布を示すグ
ラフであり、図11にはこれと同一条件にてＧａＡｓを用
いてドーピングを行った場合の電子濃度分布も併せて示
す。図11の結果から、ＡｌＧａＡｓの方が電子濃度の分
布深さは大きいことがわかる。このような差が生じる主
要因は、ＧａＡｓ及びＡｌＧａＡｓからのＳｉＯ_x 膜へ
のＧａ原子の外部拡散量が同程度であると仮定すると、
外部拡散によって生じるＧａ空孔がＧａＡｓに比べてＡ
ｌＧａＡｓ中に深く形成されるようになり、その結果と
してＳｉ原子も深い位置まで拡散されるからであろうと
推察できる。FIG. 11 is a graph showing the electron concentration distribution when doping was performed using AlGaAs under the above conditions. FIG. 11 shows the case where doping was performed using GaAs under the same conditions as this. The electron concentration distribution is also shown. From the results of FIG. 11, it is understood that the distribution depth of the electron concentration is larger in AlGaAs. The main cause of such a difference is that assuming that the amount of Ga atoms out-diffused from GaAs and AlGaAs into the SiO _x film is similar,
Ga vacancy caused by external diffusion is A compared to GaAs.
It can be inferred that the Si atoms are deeply formed in lGaAs, and as a result, Si atoms are also diffused to a deep position.

【００９１】なお、上述の実施例では、 III−Ｖ族化合
物半導体としてＧａＡｓ，ＡｌＧａＡｓを用いたが、Ｉ
ｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ等の III−Ｖ族化合
物半導体、ならびにこのような III−Ｖ族化合物半導体
の複数の層からなるヘテロ接合基板に対しても同様に本
発明を適用することができる。また、上述の実施例で
は、Ｖ族原子拡散防止膜としてＳｉＮ膜を用いたが、他
の例としてＡｌＮ膜，ＷＳｉ膜，ＷＳｉＮ膜等を利用し
てもよい。Although GaAs and AlGaAs are used as the III-V group compound semiconductor in the above-mentioned embodiment, I
The present invention can be similarly applied to a III-V group compound semiconductor such as nP, InGaAs, InAlAs, and a heterojunction substrate including a plurality of layers of such a III-V group compound semiconductor. Further, in the above-mentioned embodiment, the SiN film is used as the group V atom diffusion preventing film, but as another example, an AlN film, a WSi film, a WSiN film or the like may be used.

【００９２】上述した実施例１〜実施例７では、本発明
のドーピング法におけるＳｉＯｘ／ＳｉＮ積層構造膜か
らのＳｉ拡散制御方法について述べた。以下の実施例８
〜21では、本発明のドーピング法を応用した半導体デバ
イスについて説明する。In the above-described Examples 1 to 7, the method of controlling Si diffusion from the SiOx / SiN laminated structure film in the doping method of the present invention was described. Example 8 below
21 to 21, semiconductor devices to which the doping method of the present invention is applied will be described.

【００９３】（実施例８）実施例８は、本発明によるド
ーピング層を抵抗層として用いた例であり、抵抗領域の
占有面積を小さく保ったままその抵抗値を自在に変える
ことができる抵抗層を示す例である。(Embodiment 8) Embodiment 8 is an example in which the doping layer according to the present invention is used as a resistance layer, and the resistance value can be freely changed while keeping the occupied area of the resistance region small. Is an example showing.

【００９４】（例１）図12は、実施例８の例１の抵抗層
が形成された半導体装置の模式的斜視図であり、図13は
図12のＸ−Ｘ線での断面図である。この半導体装置は以
下のような構造である。半導体基板11上にＳｉ拡散可能
なＳｉＯｘ／ＳｉＮ積層膜12が堆積されており、抵抗層
の両端には電極14, 14が適長離隔して形成されている。
電極14, 14間の半導体基板11表面には、卍型の凹部13a,
13a…が、電極14, 14対向方向に等間隔で複数個、前記
対向方向に垂直な方向に２列で設けられており、凹部13
a, 13a…の一辺は電極14, 14対向方向に平行になるよう
に形成されている。凹部13a, 13a…の表面を含む電極1
4, 14間の半導体基板11表面に不純物が拡散されてお
り、この拡散部分が抵抗層13であり、電流が電極14, 14
間対向方向に流れるようになっている。(Example 1) FIG. 12 is a schematic perspective view of a semiconductor device in which the resistance layer of Example 1 of Example 8 is formed, and FIG. 13 is a sectional view taken along line XX of FIG. . This semiconductor device has the following structure. A SiOx / SiN laminated film 12 capable of Si diffusion is deposited on a semiconductor substrate 11, and electrodes 14 and 14 are formed on both ends of the resistance layer with a proper distance.
On the surface of the semiconductor substrate 11 between the electrodes 14, 14, a swollen recess 13a,
A plurality of electrodes 13a are provided at equal intervals in the facing direction of the electrodes 14, 14 and are arranged in two rows in a direction perpendicular to the facing direction.
One side of a, 13a ... Is formed so as to be parallel to the facing direction of the electrodes 14, 14. Electrode 1 including the surfaces of recesses 13a, 13a ...
Impurities are diffused on the surface of the semiconductor substrate 11 between the four and fourteen, the diffused portion is the resistance layer 13, and the current flows through the electrodes 14,14.
It is designed to flow in the opposite direction.

【００９５】このような抵抗層13を形成するには、ま
ず、半導体基板11上の、抵抗層を形成すべき位置であ
る、平面視での長方形部分にエッチングを施し、卍型の
凹部13a,13a…を等間隔で形成する。このとき、卍型の
一辺が前記長方形部分の一端部と平行になるように形成
する。そして、半導体基板11上にＳｉＯｘ／ＳｉＮ積層
膜12を堆積し、前記凹部13a, 13a…表面を含む前記長方
形部分に不純物を拡散し、抵抗層13を形成する。次に、
抵抗層13の長手方向に対向する位置に抵抗層13と接する
ように電極14, 14を形成する。In order to form such a resistance layer 13, first, a rectangular portion in plan view, which is a position where the resistance layer is to be formed, is etched on the semiconductor substrate 11 to form a swollen recess 13a, 13a ... Are formed at equal intervals. At this time, one side of the swastika type is formed so as to be parallel to one end of the rectangular portion. Then, a SiOx / SiN laminated film 12 is deposited on the semiconductor substrate 11 and impurities are diffused into the rectangular portion including the surfaces of the recesses 13a, 13a ... And the resistance layer 13 is formed. next,
Electrodes 14 and 14 are formed at positions facing the resistance layer 13 in the longitudinal direction so as to be in contact with the resistance layer 13.

【００９６】このような形成された抵抗層13には、前述
したように、電流は抵抗層13の長手方向に流れる。前記
凹部13a, 13a…は、電流と同方向及び垂直方向の双方向
に（以下フラクタル的という）側面を有している。これ
により、抵抗層13は、電流が流れる距離即ち実効距離
が、側面の深さ分だけ従来の抵抗層（本例のような凹部
が形成されていない抵抗層、以下従来例という）よりも
長い部分と、従来例と同様の実効距離である部分とを有
しており、全体としては従来例よりも実効距離が長くな
っているといえる。In the resistance layer 13 thus formed, as described above, a current flows in the longitudinal direction of the resistance layer 13. The recesses 13a, 13a ... Have side faces in the same direction as the current and in the vertical direction (hereinafter referred to as fractal). As a result, the resistance layer 13 has a current flow distance, that is, an effective distance, which is longer than that of a conventional resistance layer (a resistance layer having no recessed portion as in this example, hereinafter referred to as a conventional example) by the depth of the side surface. It has a portion and a portion having an effective distance similar to that of the conventional example, and it can be said that the effective distance is longer than that of the conventional example as a whole.

【００９７】また、電流方向に垂直な断面積即ち実効断
面積は、側面積の分だけ従来例よりも大きい部分と、従
来例と同様の断面積である部分とを有しており、全体と
しては従来例よりも実効面積が大きくなっているといえ
る。このことから、上述の抵抗層13の抵抗値は、従来例
の平面視同面積の抵抗層と変わらず、飽和電流値が増大
するといえる。The cross-sectional area perpendicular to the current direction, that is, the effective cross-sectional area, has a portion larger than the conventional example by the side area and a portion having the same cross-sectional area as the conventional example, and as a whole. Can be said to have a larger effective area than the conventional example. From this, it can be said that the resistance value of the resistance layer 13 is the same as that of the conventional resistance layer having the same area in plan view, and the saturation current value increases.

【００９８】図14は、上述した凹部13a, 13a…の異なる
形状を示した模式的平面図である。図14(a) は正方形凹
部であり、図14(b) は上述した卍型凹部であり、図14
(c) は卍型凹部よりもフラクタル次元を高めた形状であ
り、図14(c) のＤ部分を更にフラクタル次元を高めた形
状が図14(d) である。フラクタル次元を高めることによ
り凹部の側面積は増大するので、抵抗層13の実効断面積
が増大する。例えば、電流方向に垂直な方向の側面積
を、図14(a) の凹部で 1.0とするとき、図14(b) の凹部
では 1.8, 図14(c) の凹部では 4.0, 図14(d) の凹部で
は10.0となり、抵抗層の実効断面積は増大する。FIG. 14 is a schematic plan view showing different shapes of the above-mentioned recesses 13a, 13a .... 14 (a) is a square recess, and FIG. 14 (b) is the swastika-shaped recess described above.
FIG. 14C shows a shape in which the fractal dimension is higher than that of the swastika-shaped recess, and FIG. 14D shows a shape in which the fractal dimension of the portion D in FIG. 14C is further increased. By increasing the fractal dimension, the side area of the concave portion increases, so that the effective cross-sectional area of the resistance layer 13 increases. For example, assuming that the side area in the direction perpendicular to the current direction is 1.0 for the concave portion of FIG. 14 (a), it is 1.8 for the concave portion of FIG. 14 (b), 4.0 for the concave portion of FIG. 14 (c), and FIG. In the concave part of), it becomes 10.0, and the effective area of the resistance layer increases.

【００９９】図15は、例１の抵抗層13に、図14(a) 〜
(d) に示すフラクタル的な凹部13a, 13a…を形成した場
合の電流−電圧の関係を示したグラフである。図15から
明らかなように、フラクタル次元が高い図14(d) に示す
凹部ほど、抵抗層13の実効断面積が大きく飽和電流値が
大きいことが判る。FIG. 15 shows the resistance layer 13 of Example 1 as shown in FIGS.
6 is a graph showing a current-voltage relationship when the fractal concave portions 13a, 13a ... Shown in (d) are formed. As is apparent from FIG. 15, the recesses shown in FIG. 14 (d) having a higher fractal dimension have a larger effective cross-sectional area of the resistance layer 13 and a larger saturation current value.

【０１００】（例２）図16は、実施例８の例２の抵抗層
が形成された半導体装置の模式的斜視図であり、図17は
図16のＸ−Ｘ線での断面図である。この半導体装置は以
下のような構造である。半導体基板11上にＳｉ拡散可能
なＳｉＯｘ／ＳｉＮ積層膜12が堆積されており、抵抗層
の両端には電極14, 14が適長離隔して形成されている。
電極14, 14間の半導体基板11表面には長方形の凹部13b,
13b…が、一辺を電極14, 14対向方向に平行に、その端
部の位置を合わせて、前記対向方向に等間隔に複数個設
けられている。凹部13b, 13b…の表面を含む電極14, 14
間の半導体基板11表面に不純物が拡散されており、この
拡散部分が抵抗層13であり、電流が電極14, 14間対向方
向に流れるようになっている。(Example 2) FIG. 16 is a schematic perspective view of a semiconductor device in which a resistance layer of Example 2 of Example 8 is formed, and FIG. 17 is a cross-sectional view taken along line XX of FIG. . This semiconductor device has the following structure. A SiOx / SiN laminated film 12 capable of Si diffusion is deposited on a semiconductor substrate 11, and electrodes 14 and 14 are formed on both ends of the resistance layer with a proper distance.
On the surface of the semiconductor substrate 11 between the electrodes 14, 14, a rectangular recess 13b,
A plurality of the electrodes 13b ... Are provided at equal intervals in the facing direction, with one side being parallel to the facing direction of the electrodes 14 and 14 with their ends aligned. Electrodes 14, 14 including the surfaces of the recesses 13b, 13b ...
Impurities are diffused on the surface of the semiconductor substrate 11 between them, and the diffused portion is the resistance layer 13, and a current flows between the electrodes 14 and 14 in the opposing direction.

【０１０１】このような抵抗層13を形成するには、ま
ず、半導体基板11上の、抵抗層を形成すべき位置であ
る、平面視での長方形部分にエッチングを施し、該長方
形部分の長手方向に垂直な方向の一端から他端までを浸
食した凹部13b, 13b…を、長手方向に等間隔で形成す
る。そして、半導体基板11上にＳｉＯｘ／ＳｉＮ積層膜
12を堆積し、前記凹部13b, 13b…表面を含む前記長方形
部分に不純物を拡散し、抵抗層13を形成する。次に、抵
抗層13の長手方向に対向する位置に抵抗層13と接するよ
うに電極14, 14を形成する。In order to form such a resistance layer 13, first, a rectangular portion in a plan view, which is a position where the resistance layer is to be formed, is etched on the semiconductor substrate 11, and the rectangular portion is formed in the longitudinal direction. Recesses 13b, 13b, ... Eroded from one end to the other end in the direction perpendicular to are formed at equal intervals in the longitudinal direction. Then, a SiOx / SiN laminated film is formed on the semiconductor substrate 11.
12 is deposited, and impurities are diffused into the rectangular portion including the surfaces of the recesses 13b, 13b ... And the resistance layer 13 is formed. Next, electrodes 14 and 14 are formed at positions facing the resistance layer 13 in the longitudinal direction so as to be in contact with the resistance layer 13.

【０１０２】このように形成された抵抗層13には、前述
したように、電流は抵抗層13の長手方向に流れる。凹部
13b, 13b…は、電流と垂直方向の側面を有しているの
で、実効距離は従来例よりも長く、実効断面積は従来例
と同じである。このことから、例２の抵抗層13の抵抗値
は、平面視同面積の従来例よりも大きいといえる。In the resistance layer 13 thus formed, as described above, a current flows in the longitudinal direction of the resistance layer 13. Recess
Since 13b, 13b ... Have side faces in the direction perpendicular to the current, the effective distance is longer than that of the conventional example, and the effective cross-sectional area is the same as that of the conventional example. From this, it can be said that the resistance value of the resistance layer 13 of Example 2 is larger than that of the conventional example having the same area in plan view.

【０１０３】（例３）また、図18は、実施例８の例３の
抵抗層が形成された半導体装置の模式的斜視図であり、
図19は図18のＸ−Ｘ線での断面図である。この半導体装
置は以下のような構造である。半導体基板11上にＳｉ拡
散可能なＳｉＯｘ／ＳｉＮ積層膜12が堆積されており、
抵抗層の両端には電極14, 14が適長離隔して形成されて
いる。電極14, 14間の半導体基板11表面には、２個の長
方形の凹部13c, 13cが、長手方向を電極14, 14対向方向
と平行になるように、前記対向方向に垂直方向に適長離
隔させて設けられている。凹部13c, 13cの表面を含む電
極14, 14間の半導体基板11表面に不純物が拡散されてお
り、この拡散部分が抵抗層13であり、電流が電極14, 14
間対向方向に流れるようになっている。(Example 3) FIG. 18 is a schematic perspective view of a semiconductor device in which the resistance layer of Example 3 of Example 8 is formed.
FIG. 19 is a sectional view taken along line XX of FIG. This semiconductor device has the following structure. A Si diffusing SiOx / SiN laminated film 12 is deposited on a semiconductor substrate 11,
Electrodes 14 and 14 are formed on both ends of the resistance layer with a proper distance. On the surface of the semiconductor substrate 11 between the electrodes 14 and 14, two rectangular recesses 13c and 13c are vertically spaced apart from each other so that their longitudinal directions are parallel to the facing directions of the electrodes 14 and 14. It is provided. Impurities are diffused on the surface of the semiconductor substrate 11 between the electrodes 14, 14 including the surfaces of the recesses 13c, 13c. This diffused portion is the resistance layer 13, and the current flows through the electrodes 14, 14
It is designed to flow in the opposite direction.

【０１０４】このような抵抗層13を形成するには、ま
ず、半導体基板11上の、抵抗層を形成すべき位置であ
る、平面視での長方形部分にエッチングを施し、該長方
形部分の長手方向に垂直な方向の一端から他端までを浸
食した凹部13c, 13cを形成する。そして、半導体基板11
上にＳｉＯｘ／ＳｉＮ積層膜12を堆積し、該凹部13c, 1
3c表面を含む前記長方形部分に不純物を拡散し、抵抗層
13を形成する。次に、抵抗層13の長手方向に対向する位
置に抵抗層13と接するように電極14, 14を形成する。In order to form such a resistance layer 13, first, a rectangular portion in a plan view, which is a position where the resistance layer is to be formed, is etched on the semiconductor substrate 11, and the rectangular portion is formed in the longitudinal direction. Recesses 13c, 13c are formed by eroding from one end to the other end in a direction perpendicular to. Then, the semiconductor substrate 11
A SiOx / SiN laminated film 12 is deposited on the upper surface of the concave portion 13c, 1
Impurities are diffused into the rectangular portion including the 3c surface to form a resistance layer.
Form 13. Next, electrodes 14 and 14 are formed at positions facing the resistance layer 13 in the longitudinal direction so as to be in contact with the resistance layer 13.

【０１０５】このように形成された抵抗層13には、前述
したように、電流は抵抗層13の長手方向に流れる。凹部
13c, 13cは、電流と同方向の側面を有しているので、実
効距離は従来例と同じであり、実効断面積は従来例より
も大きい。このことから、例３の抵抗層13の抵抗値は、
平面視同面積の従来例よりも小さく、飽和電流値は大き
いといえる。In the resistance layer 13 thus formed, as described above, a current flows in the longitudinal direction of the resistance layer 13. Recess
Since 13c and 13c have side faces in the same direction as the current, the effective distance is the same as that of the conventional example, and the effective sectional area is larger than that of the conventional example. From this, the resistance value of the resistance layer 13 of Example 3 is
It can be said that the saturation current value is larger and smaller than the conventional example having the same area in plan view.

【０１０６】図20は、例２及び例３の抵抗層13の電流−
電圧の関係を示したグラフである。従来例として、半導
体層の抵抗層占有面積が例２，例３と同じ抵抗層の電流
−電圧の関係を示している。図20から明らかなように、
例２は、従来例と比較して飽和電流値は同じであるが、
抵抗値が大きいことが判る。また、例３は、従来例と比
較して飽和電流値は大きく抵抗値が小さいことが判る。FIG. 20 shows the current flowing through the resistance layer 13 of Examples 2 and 3.
It is a graph which showed the relationship of voltage. As a conventional example, the area occupied by the resistance layer of the semiconductor layer shows the same current-voltage relationship of the resistance layer as in Examples 2 and 3. As is clear from Figure 20,
Example 2 has the same saturation current value as the conventional example,
It can be seen that the resistance value is large. Further, it can be seen that Example 3 has a large saturation current value and a small resistance value as compared with the conventional example.

【０１０７】（実施例９）実施例９は、現在、ゲート材
料として主流になりつつある高融点金属を用いたＧａＡ
ｓＦＥＴ（Metal-Semiconductor Field Effect Transis
tor)に関する。高融点金属の抵抗率は一般にＡｕ系材料
に比べて100 倍程度大きく、特に低雑音ＦＥＴにおいて
はゲート抵抗が大きくなることは不利である。従って、
電極形状をＴ型にして断面積を拡大し、ゲート抵抗を低
減する方法が採用されている。しかし、ゲート断面積拡
大のためにＴ型ゲートの傘の部分を大きくした場合、こ
の傘部分の下方の半導体層にソース・ゲート間抵抗低減
のためチャネル層より濃度が高いドーピング層をこのゲ
ートに対して自己整合的に形成することは困難である。
本実施例９はこのような事情に鑑みてなされたものであ
る。(Embodiment 9) In Embodiment 9, GaA using a refractory metal which is becoming mainstream as a gate material at present is used.
sFET (Metal-Semiconductor Field Effect Transis
tor). The resistivity of refractory metal is generally about 100 times higher than that of Au-based material, and it is disadvantageous that the gate resistance becomes large especially in a low noise FET. Therefore,
A method is adopted in which the electrode shape is T-shaped to increase the cross-sectional area and reduce the gate resistance. However, when the umbrella portion of the T-shaped gate is enlarged in order to expand the gate cross-sectional area, a doping layer having a higher concentration than the channel layer is formed in the semiconductor layer below the umbrella portion to reduce the resistance between the source and the gate. On the other hand, it is difficult to form them in a self-aligned manner.
The ninth embodiment is made in view of such circumstances.

【０１０８】図21, 図22は実施例９に係る電界効果型ト
ランジスタ（Field Effect Transistor ：ＦＥＴ）の製
造方法の過程を示す模式的断面図である。先ず図21(a)
に示す如く、半絶縁性のＧａＡｓ基板21にｎ層選択注入
を行い低濃度ドーピング層22（８×10¹⁷cm^-3）を形成す
る。そしてスパッタ法によりＷＳｉＮ／Ａｕを堆積し、
その後イオンミリング及び反応性イオンエッチングを用
いてＴ型ゲート電極23（傘部（Ａｕ）幅1.5 μｍ，脚部
（ＷＳｉＮ）幅0.5 μｍ) を低濃度ドーピング層22の上
面中央に形成する（図21(b))。21 and 22 are schematic cross-sectional views showing the steps of a method for manufacturing a field effect transistor (FET) according to the ninth embodiment. First, Fig. 21 (a)
As shown in FIG. ³ , the n-layer selective implantation is performed on the semi-insulating GaAs substrate 21 to form the low concentration doping layer 22 (8 × 10 ¹⁷ cm ⁻³ ). Then, WSiN / Au is deposited by the sputtering method,
After that, a T-shaped gate electrode 23 (umbrella portion (Au) width 1.5 μm, leg portion (WSiN) width 0.5 μm) is formed at the center of the upper surface of the low concentration doping layer 22 by using ion milling and reactive ion etching (FIG. 21). (b)).

【０１０９】そしてこれら表面全体にプラズマＣＶＤ法
を用いてＳｉＯ_x 膜（ｘ＜２）／ＳｉＮ膜からなる２層
構造の拡散源24を形成し、低濃度ドーピング層22の表面
及びＴ型電極23の表面以外の部分はこれを除去する。さ
らに表面全体にその後の熱処理用保護膜として酸化シリ
コン（ＳｉＯ₂ ）膜25を700 Åにて堆積する（図22
(c))。なお拡散源24のＳｉＯ_x 膜及びＳｉＮ膜の成膜条
件は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm Ｎ₂ Ｏ 25sccm ;パワー
150Ｗ；成膜温度300 ℃；膜厚50Å ＳｉＮ膜：ＳｉＨ₄ 15sccm ＮＨ₃ 200sccm ; パワー 2
50Ｗ；成膜温度300 ℃；膜厚450 ÅThen, a diffusion source 24 having a two-layer structure composed of a SiO _x film (x <2) / SiN film is formed on the entire surface by plasma CVD, and the surface of the low concentration doping layer 22 and the T-type electrode 23 are formed. Parts other than the surface of are removed. Further, a silicon oxide (SiO ₂ ) film 25 is deposited at 700 Å on the entire surface as a protective film for subsequent heat treatment (FIG. 22).
(c)). The conditions for forming the SiO _x film and the SiN film of the diffusion source 24 are as follows. SiO _x film: SiH ₄ 5sccm N ₂ O 25sccm; power
150W; Film forming temperature 300 ° C; Film thickness 50Å SiN film: SiH ₄ 15sccm NH ₃ 200sccm; Power 2
50W; film formation temperature 300 ℃; film thickness 450 Å

【０１１０】次に低濃度ドーピング層22の両端部に選択
イオン注入を行い、ソース・ドレイン領域のための高濃
度ドーピング層26（2.5 ×10¹⁸cm^-3) を形成する（図22
(d))。Next, selective ion implantation is performed on both ends of the low-concentration doping layer 22 to form a high-concentration doping layer 26 (2.5 × 10 ¹⁸ cm ⁻³ ) for the source / drain regions (FIG. 22).
(d)).

【０１１１】そして860 ℃，５秒間の短時間熱処理を行
うと低濃度ドーピング層22及び高濃度ドーピング層26が
活性化されて、ＧａＡｓ基板21のＧａとＳｉＯ_x 膜のＳ
ｉとが置換してＳｉが拡散源24から基板中にドーピング
され、図22(e) に示す如くＴ型ゲート電極23の傘部分の
下方に厚さ400 Å、濃度２×10¹⁸cm^-3の中濃度ドーピン
グ層27が形成される。ここでＳｉＮ膜は前記熱処理にお
けるＡｓ拡散防止層として作用する。最後に高濃度ドー
ピング層26の上面にオーミック電極28を形成する（図22
(f))。Then, a short heat treatment at 860 ° C. for 5 seconds activates the low-concentration doping layer 22 and the high-concentration doping layer 26, and Ga of the GaAs substrate 21 and S of the SiO _x film are S.
Substituting i for doping Si into the substrate from the diffusion source 24, a thickness of 400 Å and a concentration of 2 × 10 ¹⁸ cm ^{-3 under} the umbrella portion of the T-type gate electrode 23 as shown in FIG. 22 (e). A medium concentration doping layer 27 is formed. Here, the SiN film acts as an As diffusion prevention layer in the heat treatment. Finally, the ohmic electrode 28 is formed on the upper surface of the heavily doped layer 26 (FIG. 22).
(f)).

【０１１２】表１は実施例９によるＦＥＴと図22に示す
拡散層27をもたないＦＥＴとの特性を比較して示したも
のである。Table 1 shows a comparison between the characteristics of the FET according to the ninth embodiment and the FET without the diffusion layer 27 shown in FIG.

【０１１３】[0113]

【表１】 [Table 1]

【０１１４】表１より実施例９によるＦＥＴでは静特
性, 高周波特性ともに向上していることが判る。また表
１は３インチ面内に作成したＦＥＴの平均値を示したも
のであるが各特性とも平均値の±８％以内にあり、良好
な均一性が得られた。From Table 1, it can be seen that the FET according to Example 9 has improved static characteristics and high frequency characteristics. Table 1 shows the average values of the FETs formed within the 3-inch surface, and each characteristic was within ± 8% of the average value, and good uniformity was obtained.

【０１１５】前記熱処理においてはＴ型ゲート23の傘部
分の下方のＧａＡｓ基板21及び低濃度ドーピング層22に
拡散源24のＳｉＯ_x 膜のＳｉが拡散してドーピングが行
われる。上述の如き条件で得られた拡散層27の深さ方向
における電子濃度分布を図23に示す。この濃度分布はＳ
ｉＯ_x 膜，ＳｉＮ膜の膜質，膜厚及び熱処理条件により
制御することが可能である。In the heat treatment, Si of the SiO _x film of the diffusion source 24 diffuses into the GaAs substrate 21 and the low-concentration doping layer 22 below the umbrella portion of the T-type gate 23 for doping. FIG. 23 shows the electron concentration distribution in the depth direction of the diffusion layer 27 obtained under the above conditions. This concentration distribution is S
It can be controlled by the film quality of the iO _x film and the SiN film, the film thickness, and the heat treatment conditions.

【０１１６】なお本実施例ではＴ型ゲート電極を用いた
場合を示しているがゲート電極の形状はこれに限るもの
ではない。また基板は III−Ｖ族化合物からなる基板で
あれよい。またＳｉＮ膜は熱処理におけるＡｓ拡散防止
層として用いており、他のＶ族原子の拡散防止層で代用
することができる。Although the T-type gate electrode is used in this embodiment, the shape of the gate electrode is not limited to this. Further, the substrate may be a substrate made of a III-V group compound. Further, the SiN film is used as the As diffusion prevention layer in the heat treatment, and can be substituted with another V group atom diffusion prevention layer.

【０１１７】（実施例10）本発明のドーピング技術にお
けるＳｉＯ_x ／ＳｉＮ積層構造膜の作製にはプラズマＣ
ＶＤ法を用いるので、ウェハ上の任意の場所に任意の形
状で選択的なドーピングが可能である。本実施例10はこ
の特徴を活かした縦型ＧａＡｓＭＥＳＦＥＴの作製例を
示す。(Embodiment 10) Plasma C was used for producing a SiO _x / SiN laminated structure film in the doping technique of the present invention.
Since the VD method is used, selective doping can be performed at any place on the wafer with any shape. Example 10 shows an example of manufacturing a vertical GaAs MESFET utilizing this feature.

【０１１８】図24は、実施例10に係るＦＥＴの製造方法
の工程を示す模式的断面図である。まず、半絶縁性のＧ
ａＡｓ基板31を選択的に略垂直にエッチングする（図24
(a))。このエッチングは、ＣＣｌ₂ Ｆ₂ とＨｅとの混合
ガスを使用したＲＩＥ（Reactive Ion Etching：反応性
イオンエッチング）によるドライエッチングにて行う。
このように選択的にエッチングされたＧａＡｓ基板31の
上面及び側面に、Ｐ−ＣＶＤ法を用いて、ＳｉＯ_x 膜32
とＶ族原子拡散防止膜たるＳｉＮ膜33とをこの順に形成
した後、熱処理を施す。そうすると、前述したように、
ＳｉＯ_x 膜32内のＳｉ原子がＧａＡｓ基板31内のＧａ原
子と入れ替わってＧａＡｓ基板31に拡散して、ＧａＡｓ
基板31の上面及び側面にｎ型の動作層34が形成される
（図24(b))。ここで、ＳｉＯ_x 膜32，ＳｉＮ膜33の成膜
条件、及び熱処理条件（ＲＴＡ）は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 50 Å ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm ；パワー 2
50Ｗ；成膜温度 300℃；膜厚 450Å ＲＴＡ：温度 880℃；時間５sec.FIG. 24 is a schematic sectional view showing a step of the method for manufacturing the FET according to the tenth embodiment. First, semi-insulating G
The aAs substrate 31 is selectively etched substantially vertically (FIG. 24).
(a)). This etching is performed by dry etching by RIE (Reactive Ion Etching) using a mixed gas of CCl ₂ F ₂ and He.
The SiO _x film 32 is formed on the upper surface and the side surface of the GaAs substrate 31 selectively etched as described above by using the P-CVD method.
After the SiN film 33, which is a group V atom diffusion preventing film, is formed in this order, heat treatment is performed. Then, as mentioned above,
Si atoms in the SiO _x film 32 replace Ga atoms in the GaAs substrate 31 and diffuse into the GaAs substrate 31 to form GaAs.
An n-type operating layer 34 is formed on the upper surface and side surfaces of the substrate 31 (FIG. 24 (b)). Here, the film forming conditions of the SiO _x film 32 and the SiN film 33 and the heat treatment conditions (RTA) are as follows. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; Film forming temperature 300 ° C; Film thickness 50 Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; Power 2
50W; film forming temperature 300 ° C; film thickness 450Å RTA: temperature 880 ° C; time 5 sec.

【０１１９】次に、ＳｉＯ_x 膜32とＳｉＮ膜33との積層
膜をエッチングにより除去した後、オーミック電極とな
るＡｕ／Ｎｉ／Ａｕ＋Ｇｅ膜を、真空蒸着法により、Ｇ
ａＡｓ基板31の上面の動作層34上に堆積させた後、これ
を 450℃の水素ガス雰囲気にて合金化させてソース電極
35及びドレイン電極36を形成する（図24(c))。Next, after removing the laminated film of the SiO _x film 32 and the SiN film 33 by etching, the Au / Ni / Au + Ge film to be the ohmic electrode is formed into a G film by vacuum evaporation.
After being deposited on the operating layer 34 on the upper surface of the aAs substrate 31, this is alloyed in a hydrogen gas atmosphere at 450 ° C. to form the source electrode.
35 and the drain electrode 36 are formed (FIG. 24 (c)).

【０１２０】次いで、ＥＣＲ−ＣＶＤ法により、ソース
電極35及びドレイン電極36上にＳｉ ₃ Ｎ₄ 膜37（膜厚：
0.1μｍ）を堆積した後、Ｓｉ₃ Ｎ₄ 膜37上にショット
キ接合となるＡｌ膜（膜厚：0.03μｍ）を真空蒸着法に
より堆積して、ＧａＡｓ基板31の側面の動作層34に接触
するＡｌ膜をゲート電極38として、ＦＥＴを製造する
（図24(d))。Then, by the ECR-CVD method, the source
Si on the electrode 35 and the drain electrode 36 ₃N_FourMembrane 37 (Thickness:
 0.1 μm) and then Si₃N_FourShot on membrane 37
The Al film (thickness: 0.03μm) which becomes the junction is applied to the vacuum deposition method.
Deposition and contact with the operating layer 34 on the side surface of the GaAs substrate 31
A FET is manufactured by using the Al film as the gate electrode 38.
(Fig. 24 (d)).

【０１２１】上述した製造工程にあっては、Ｐ−ＣＶＤ
法によりＳｉＯ_x 膜32とＳｉＮ膜33との積層膜を一括し
てＧａＡｓ基板31上に形成した後、一括した熱処理を施
して動作層34を形成するようにしたので、選択エッチン
グされたＧａＡｓ基板31の側面にも不純物濃度が均一で
ある動作層４を容易に形成することができ、またその再
現性も高く、高歩留りにて縦型のＧａＡｓ系のＦＥＴを
製造できる。In the above manufacturing process, P-CVD is used.
After the laminated film of the SiO _x film 32 and the SiN film 33 is collectively formed on the GaAs substrate 31 by the method, the heat treatment is collectively performed to form the operation layer 34. Therefore, the GaAs substrate selectively etched. The operating layer 4 having a uniform impurity concentration can be easily formed also on the side surface of 31, and the reproducibility is high, and the vertical GaAs FET can be manufactured with a high yield.

【０１２２】また、ゲート電極長をＡｌ膜の堆積時の膜
厚にて制御できるので、0.05μｍ以下のゲート電極38を
再現良く作製できる。因に、上述の実施例ではＡｌ膜の
膜厚である0.03μｍが実効ゲート長となる。このように
ゲート長の短縮化を図れるので、周波数の上昇(100ＧHz
以上）を期待できる。Further, since the gate electrode length can be controlled by the film thickness at the time of depositing the Al film, the gate electrode 38 of 0.05 μm or less can be manufactured with good reproducibility. Incidentally, in the above embodiment, the effective gate length is 0.03 μm, which is the thickness of the Al film. Since the gate length can be shortened in this way, the frequency rises (100 GHz
Above) can be expected.

【０１２３】また、ソース・ゲート間距離を絶縁膜（Ｓ
ｉ₃ Ｎ₄ 膜37）の膜厚にて制御でき、因に、上述の実施
例ではＳｉ₃ Ｎ₄ 膜37の膜厚である 0.1μｍがソース・
ゲート間距離となる。このように、ソース・ゲート間距
離の短縮化を図れるので、ソース抵抗を低減でき相互コ
ンダクタンスは増加する。また、横型の構成に比べて素
子１個の占有面積が小さいので、より高集積化を図るこ
とができる。Further, the distance between the source and the gate is set to the insulating film (S
The film thickness can be controlled by the film thickness of the i ₃ N ₄ film 37). For this reason, in the above-mentioned embodiment, the film thickness of the Si ₃ N ₄ film 0.1 μm is 0.1 μm.
Distance between gates. Thus, the distance between the source and the gate can be shortened, so that the source resistance can be reduced and the mutual conductance can be increased. Further, since the area occupied by one element is smaller than that in the horizontal configuration, higher integration can be achieved.

【０１２４】（実施例11）実施例11はニー（knee）電圧
を下げる目的で考案された出力パワーが高いＦＥＴの実
施例であり、ゲート耐圧を下げることなくドレインーソ
ース間抵抗を小さくできる。(Embodiment 11) Embodiment 11 is an embodiment of a high output power FET devised for the purpose of lowering the knee voltage, and the drain-source resistance can be reduced without lowering the gate breakdown voltage.

【０１２５】（例１）図25は、実施例11の例１のＦＥＴ
の構造を示す断面図である。図25において、50は半導体
基板としての半絶縁性のＧａＡｓ基板である。ＧａＡｓ
基板50は段差部を有しその段差部はメサ状をなしてお
り、ＧａＡｓ基板50のメサ上部の表面側には、その表面
から所定の深さにわたって動作層（ｎ層）45が形成され
ている。また、ＧａＡｓ基板50のメサ側部からメサ下部
に到る表面側には、その表面から所定の深さにわたっ
て、所定の間隔を隔ててソース領域，ドレイン領域とな
るｎ ⁺ 層44，44が形成されている。ＧａＡｓ基板50のメ
サ上部の表面には、動作層（ｎ層）45に接続させてゲー
ト電極42が設けられ、ＧａＡｓ基板50のメサ下部の表面
には、ｎ⁺ 層44，44にそれぞれ接続させてソース電極41
及びドレイン電極43が設けられている。メサ上部に形成
された動作層45の表面側の長さ、内奥側の長さは、夫々
2.3 μｍ、1.7 μｍであり、ゲート電極42のゲート長は
0.5 μｍである。ゲート−ソース間距離（ソース領域で
あるｎ⁺ 層44端からゲート電極42端までの距離）、ゲー
ト−ドレイン間距離（ドレイン領域であるｎ⁺ 層44端か
らゲート電極42端までの距離）は、それぞれ0.4 μｍ、
1.4 μｍであり、このようなオフセットゲート構造を用
いることにより、ゲート−ドレイン間耐圧を大きくする
ようにしている。Example 1 FIG. 25 is a FET of Example 1 of Example 11.
It is a cross-sectional view showing the structure of. In FIG. 25, 50 is a semiconductor
It is a semi-insulating GaAs substrate as a substrate. GaAs
The substrate 50 has a step portion, and the step portion has a mesa shape.
The surface side of the upper part of the mesa of the GaAs substrate 50 is
To the predetermined depth from the operating layer (n layer) 45 is formed.
ing. In addition, from the side of the mesa of the GaAs substrate 50 to the bottom of the mesa
On the surface side up to the
To form a source region and a drain region at a specified interval.
N ⁺Layers 44, 44 are formed. GaAs substrate 50
On the surface of the upper part of the server, the game layer (n layer) 45 is connected to the gate.
Surface of the GaAs substrate 50 below the mesa where the electrode 42 is provided.
Has n⁺Source electrode 41 connected to layers 44 and 44 respectively
And a drain electrode 43. Formed on top of mesa
The length of the front side and the inner side of the operating layer 45 are respectively
2.3 μm and 1.7 μm, and the gate length of the gate electrode 42 is
0.5 μm. Gate-source distance (in source area
Some n⁺Distance from edge of layer 44 to edge of gate electrode 42), gate
To-drain distance (drain region n⁺Layer 44 edge?
To the edge of the gate electrode 42) is 0.4 μm,
1.4 μm, using such an offset gate structure
Increase the gate-drain breakdown voltage
I am trying.

【０１２６】このような構造のＦＥＴを製造する場合に
は、まず、メサ上部を除く領域にレジストを形成した
後、イオン注入技術を用いて、メサ上部に加速電圧70 k
eV, ドーズ量 2.5×10¹²cm^-2にてドーパントを注入し
て、ＧａＡｓ基板50のメサ上部の表面側に動作層45を形
成する。次に、前記レジストを除去した後、メサ上部に
別のレジストをパターン形成し、イオン注入技術を用い
て、メサ傾斜面を含むＧａＡｓ基板50表面に加速電圧10
0keV, ドーズ量５×10¹³cm^-2にてドーパントを注入し
て、ＧａＡｓ基板50のメサ側部からメサ下部に到る表面
側にｎ⁺ 層44，44を形成する。最後に、金属蒸着・リフ
トオフ法により、ゲート電極42，ソース電極41，ドレイ
ン電極43を各別に形成する。When manufacturing an FET having such a structure, first, a resist is formed in a region other than the upper portion of the mesa, and then an accelerating voltage of 70 k is applied to the upper portion of the mesa using an ion implantation technique.
A dopant is implanted at eV and a dose amount of 2.5 × 10 ¹² cm ^-2 to form an operating layer 45 on the surface side of the GaAs substrate 50 above the mesa. Next, after removing the resist, another resist is patterned on the upper portion of the mesa, and an accelerating voltage 10 is applied to the surface of the GaAs substrate 50 including the mesa inclined surface by using an ion implantation technique.
Dopants are implanted at 0 keV and a dose of 5 × 10 ¹³ cm ^-2 to form n ⁺ layers 44, 44 on the surface side of the GaAs substrate 50 extending from the side of the mesa to the bottom of the mesa. Finally, the gate electrode 42, the source electrode 41, and the drain electrode 43 are separately formed by the metal deposition / lift-off method.

【０１２７】例１のＦＥＴでは、メサ傾斜面からドーパ
ントが注入されるので、ソース領域, ドレイン領域とな
るｎ⁺ 層44，44は、図25のように形成され、ゲート−ド
レイン間距離を狭めることなく、ドレイン−ソース間距
離を短くできる。従って、ゲート耐圧を下げることな
く、ドレイン−ソース間抵抗を小さくできる。In the FET of Example 1, since the dopant is injected from the mesa inclined surface, the n ⁺ layers 44, 44 to be the source region and the drain region are formed as shown in FIG. 25, and the gate-drain distance is narrowed. Without increasing the drain-source distance. Therefore, the drain-source resistance can be reduced without lowering the gate breakdown voltage.

【０１２８】（例２）図26は、実施例11の例２のＦＥＴ
の構造を示す断面図である。ドレイン領域のｎ⁺ 層44側
の動作層45内にｎ^- 層46を形成している。他の構造は、
前述した例１と同じであるので、同一部分には同一番号
を付してその説明は省略する。このような構造の例２に
おいても、例１と同様の効果を奏することは勿論であ
る。(Example 2) FIG. 26 shows a FET of Example 2 of Example 11.
It is a cross-sectional view showing the structure of. An n ⁻ layer 46 is formed in the operating layer 45 on the n ⁺ layer 44 side of the drain region. Other structures are
Since it is the same as the above-described example 1, the same parts are designated by the same reference numerals and the description thereof will be omitted. Of course, in Example 2 having such a structure, the same effects as in Example 1 can be obtained.

【０１２９】（例３）図27は、実施例11の例３のＦＥＴ
の構造を示す断面図である。図27において、50は III−
Ｖ族の化合物半導体基板としての半絶縁性のＧａＡｓ基
板である。ＧａＡｓ基板50は段差部を有しその段差部は
逆メサ状をなしており、ＧａＡｓ基板50の逆メサ上部の
表面側には、その表面から所定の深さにわたって動作層
（ｎ層）45が形成されている。また、ＧａＡｓ基板50の
逆メサ側部から逆メサ下部に到る表面側には、その表面
から所定の深さにわたって、所定の間隔を隔ててソース
領域，ドレイン領域となるｎ⁺ 層44，44が形成されてい
る。ＧａＡｓ基板50の逆メサ上部の表面には、動作層
（ｎ層）45に接続させてゲート電極42が設けられ、Ｇａ
Ａｓ基板50の逆メサ下部の表面には、ｎ⁺ 層44，44にそ
れぞれ接続させてソース電極41及びドレイン電極43が設
けられている。逆メサ上部に形成された動作層45の表面
側の長さ、内奥側の長さは、夫々2.3 μｍ、1.7 μｍで
あり、ゲート電極42のゲート長は0.5 μｍである。ゲー
ト−ソース間距離（ソース領域であるｎ⁺ 層44端からゲ
ート電極42端までの距離）、ゲート−ドレイン間距離
（ドレイン領域であるｎ⁺ 層44端からゲート電極42端ま
での距離）は、それぞれ0.4 μｍ、1.4 μｍであり、こ
のようなオフセットゲート構造を用いることにより、ゲ
ート−ドレイン間耐圧を大きくするようにしている。Example 3 FIG. 27 shows the FET of Example 3 of Example 11.
It is a cross-sectional view showing the structure of. In FIG. 27, 50 is III−
It is a semi-insulating GaAs substrate as a group V compound semiconductor substrate. The GaAs substrate 50 has a stepped portion, and the stepped portion has an inverted mesa shape. On the surface side of the inverted mesa upper portion of the GaAs substrate 50, an operating layer (n layer) 45 is formed from the surface to a predetermined depth. Has been formed. Further, on the surface side from the reverse mesa side portion of the GaAs substrate 50 to the lower portion of the reverse mesa, the n ⁺ layers 44 and 44 serving as the source region and the drain region are formed at a predetermined distance from the surface to a predetermined depth. Are formed. A gate electrode 42 is provided on the upper surface of the reverse mesa of the GaAs substrate 50 so as to be connected to the operating layer (n layer) 45.
A source electrode 41 and a drain electrode 43 are provided on the surface of the As substrate 50 below the reverse mesa, respectively, which are connected to the n ⁺ layers 44, 44, respectively. The surface side length and the inner depth side of the operating layer 45 formed on the reverse mesa are 2.3 μm and 1.7 μm, respectively, and the gate length of the gate electrode 42 is 0.5 μm. The distance between the gate and the source (the distance from the end of the n ⁺ layer 44 that is the source region to the end of the gate electrode 42) and the distance between the gate and the drain (the distance from the end of the n ⁺ layer 44 that is the drain region to the end of the gate electrode 42) are , 0.4 μm and 1.4 μm, respectively, and by using such an offset gate structure, the breakdown voltage between the gate and the drain is increased.

【０１３０】次に、図27に示すような構成のＦＥＴを製
造する方法について、その工程を示す図28を参照して説
明する。まず、半絶縁性のＧａＡｓ基板50に対して、エ
ッチャント：ＣＨ（ＯＨ）ＣＯＯＨ（酒石酸）＋Ｈ₂ Ｏ
₂ ＋Ｈ₂ Ｏを用いてエッチングを施し、エッチング角度
が55°である逆メサ状の段差部を形成する（図28(a))。
逆メサ上部を除く領域にレジストを形成した後、イオン
注入技術を用いて、逆メサ上部に加速電圧70 keV, ドー
ズ量 2.5×10¹²cm^-2にてドーパントを注入して、ＧａＡ
ｓ基板50の逆メサ上部の表面側に動作層45を形成する
（図28(b))。Next, a method for manufacturing the FET having the structure shown in FIG. 27 will be described with reference to FIG. 28 showing the steps. First, for a semi-insulating GaAs substrate 50, an etchant: CH (OH) COOH (tartaric acid) + H ₂ O
Etching is performed using ₂ + H ₂ O to form an inverted mesa step portion having an etching angle of 55 ° (FIG. 28 (a)).
After forming a resist in the area excluding the upper part of the reverse mesa, a dopant is injected into the upper part of the reverse mesa at an accelerating voltage of 70 keV and a dose amount of 2.5 × 10 ¹² cm ^-2 by using an ion implantation technique, and GaA is added.
The operating layer 45 is formed on the surface side of the reverse mesa upper portion of the s substrate 50 (FIG. 28 (b)).

【０１３１】次に、ソース領域，ドレイン領域となる不
純物拡散層（ｎ⁺ 層）を形成するが、この例３では段差
部が逆メサ状をなすので、例１のようなイオン注入法で
は、逆メサ側部に不純物拡散層を形成することは不可能
である。そこで、本例３では、以下に述べるようなシリ
コン拡散技術によりこの不純物拡散層（ｎ⁺ 層）を形成
する。Next, an impurity diffused layer (n ⁺ layer) to be the source region and the drain region is formed. In Example 3, the stepped portion has an inverted mesa shape. Therefore, in the ion implantation method of Example 1, It is impossible to form an impurity diffusion layer on the side of the reverse mesa. Therefore, in Example 3, the impurity diffusion layer (n ⁺ layer) is formed by the silicon diffusion technique described below.

【０１３２】ＧａＡｓ基板50の逆メサ側部及び逆メサ下
部に、Ｐ−ＣＶＤ法を用いて、ＳｉＯ_x 膜47（ｘ＜２）
とＶ族原子拡散防止膜たるＳｉＮ膜48とをこの順に形成
した後、熱処理を施す（図28(c))。そうすると、前述し
たように、ＳｉＯ_x 膜47内のＳｉ原子がＧａＡｓ基板50
内のＧａ原子と入れ替わってＧａＡｓ基板50に拡散し
て、その逆メサ側部及び逆メサ下部にｎ⁺ 層44，44が形
成される（図28(d))。ここで、ＳｉＯ_x 膜47，ＳｉＮ膜
48の成膜条件、及び熱処理条件（ＲＴＡ）は以下の通り
である。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 50 Å ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm ；パワー 2
50Ｗ；成膜温度 300℃；膜厚 450Å ＲＴＡ：温度 880℃；時間５sec.An SiO _x film 47 (x <2) is formed on the side of the reverse mesa and under the reverse mesa of the GaAs substrate 50 by P-CVD.
After forming a SiN film 48 as a group V atom diffusion preventing film in this order, heat treatment is performed (FIG. 28 (c)). Then, as described above, the Si atoms in the SiO _x film 47 are converted into the GaAs substrate 50.
The Ga atoms therein are replaced and diffused into the GaAs substrate 50, and n ⁺ layers 44, 44 are formed on the side of the reverse mesa and under the reverse mesa (FIG. 28 (d)). Here, SiO _x film 47, SiN film
The film forming conditions and heat treatment conditions (RTA) of 48 are as follows. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; Film forming temperature 300 ° C; Film thickness 50 Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; Power 2
50W; film forming temperature 300 ° C; film thickness 450Å RTA: temperature 880 ° C; time 5 sec.

【０１３３】その後、ＳｉＯ_x 膜47とＳｉＮ膜48との積
層膜をエッチングにより除去した後、最後に、金属蒸着
・リフトオフ法により、ゲート電極42，ソース電極41，
ドレイン電極43を各別に形成して、図27に示すようなＦ
ＥＴを製造する。After that, the laminated film of the SiO _x film 47 and the SiN film 48 is removed by etching, and finally, the gate electrode 42, the source electrode 41,
The drain electrode 43 is formed separately, and the drain electrode 43 is formed as shown in FIG.
Produce ET.

【０１３４】例３のＦＥＴでは、ＳｉＯ_x 膜47とＳｉＮ
膜48との積層膜構造から逆メサ傾斜面にドーパント（Ｓ
ｉ）が拡散されるので、ソース領域, ドレイン領域とな
るｎ ⁺ 層44，44は、図27のように形成され、ゲート−ド
レイン間距離を狭めることなく、ドレイン−ソース間距
離を短くできる。従って、ゲート耐圧を下げることな
く、ドレイン−ソース間抵抗を小さくできる。In the FET of Example 3, SiO_xMembrane 47 and SiN
Due to the laminated film structure with the film 48, the dopant (S
Since i) is diffused, it becomes a source region and a drain region.
N ⁺Layers 44 and 44 are formed as shown in FIG.
Drain-source distance without reducing the rain distance
The distance can be shortened. Therefore, do not reduce the gate breakdown voltage.
In addition, the drain-source resistance can be reduced.

【０１３５】（例４）図29は、実施例11の例４のＦＥＴ
の構造を示す断面図である。ドレイン領域のｎ⁺ 層44側
の動作層45内にｎ^- 層46を形成している。他の構造は、
前述した例３と同じであるので、同一部分には同一番号
を付してその説明は省略する。このような構造の例４に
おいても、例３と同様の効果を奏することは勿論であ
る。Example 4 FIG. 29 shows the FET of Example 4 of Example 11.
It is a cross-sectional view showing the structure of. An n ⁻ layer 46 is formed in the operating layer 45 on the n ⁺ layer 44 side of the drain region. Other structures are
Since it is the same as the above-mentioned example 3, the same parts are designated by the same reference numerals and the description thereof will be omitted. Of course, in Example 4 having such a structure, the same effect as that of Example 3 can be obtained.

【０１３６】なお、例１の製造時に、イオン注入技術を
用いてｎ⁺ 層44，44を形成したが、例３の製造時と同様
に、ＳｉＯ_x 膜とＳｉＮ膜との積層膜を形成した後に熱
処理を施してＳｉＯ_x 膜からのシリコン拡散によりｎ⁺
層44，44を形成するようにしてもよい。また、例３にお
けるｎ⁺ 層44，44の形成技術を用いて、動作層45を形成
するようにしてもよい。While the n ⁺ layers 44 and 44 were formed by using the ion implantation technique during the manufacture of Example 1, a laminated film of SiO _x film and SiN film was formed as in the case of manufacture of Example 3. After that, a heat treatment is performed to diffuse n ⁺ by silicon diffusion from the SiO _x film.
The layers 44, 44 may be formed. Further, the operation layer 45 may be formed by using the technique for forming the n ⁺ layers 44, 44 in Example 3.

【０１３７】次に、従来のＦＥＴ（以下従来例という）
と図25に示す例１のＦＥＴと図27に示す例３のＦＥＴと
におけるトランジスタ特性，ゲート耐圧，ソース−ドレ
イン間抵抗の比較について説明する。表２は、これらの
各ＦＥＴにおける数値結果を示している。Next, a conventional FET (hereinafter referred to as a conventional example)
A comparison of the transistor characteristics, gate breakdown voltage, and source-drain resistance between the FET of Example 1 shown in FIG. 25 and the FET of Example 3 shown in FIG. 27 will be described. Table 2 shows the numerical results for each of these FETs.

【０１３８】[0138]

【表２】 [Table 2]

【０１３９】表２の結果から、従来例と実施例11の例
１，３とを比較した場合に、実施例11例１，３では従来
例と比べて、ゲート耐圧はあまり変わらず、ドレイン−
ソース間抵抗は大幅に低減されたことが分かる。またニ
ー電圧も下がることが分かる。From the results in Table 2, when the conventional example and the examples 1 and 3 of the example 11 are compared, the gate breakdown voltage of the examples 11 and 3 of the example 11 is not much different from that of the conventional example, and the drain-
It can be seen that the resistance between the sources is greatly reduced. Also, it can be seen that the knee voltage also decreases.

【０１４０】以上のように、実施例11のＦＥＴでは、段
差部を有する半導体基板の段差部側部及び段差部下部
に、ソース領域, ドレイン領域となる不純物拡散層を形
成しているので、ゲート耐圧を下げることなく、ドレイ
ン−ソース間抵抗を低減することができ、この結果、ニ
ー電圧を下げて出力パワーの大きさに制約が生じず、高
出力，高効率の電力増幅用のＦＥＴを提供できる。ま
た、ドレイン−ソース間抵抗が低減するので、相互コン
ダクタンスｇm の増大を図れる等、トランジスタ特性の
向上を実現できる。As described above, in the FET of the eleventh embodiment, since the impurity diffusion layers serving as the source region and the drain region are formed on the side of the step portion and below the step portion of the semiconductor substrate having the step portion, the gate is formed. The drain-source resistance can be reduced without lowering the breakdown voltage. As a result, the knee voltage is reduced and the output power is not restricted, providing a high-output, high-efficiency FET for power amplification. it can. Further, since the drain-source resistance is reduced, the transconductance gm can be increased and the transistor characteristics can be improved.

【０１４１】（実施例12）実施例12は、本発明のドーピ
ング技術を用い、２度の熱処理によりチャネルのｎ層及
びソース・ドレイン領域のｎ⁺ 層を形成するＦＥＴの作
製例を示したものである。(Embodiment 12) Embodiment 12 shows an example of manufacturing an FET using the doping technique of the present invention to form an n-layer of a channel and an n ⁺ layer of a source / drain region by two heat treatments. Is.

【０１４２】（例１）図30は実施例12の例１のＦＥＴの
製造方法の工程を示す断面図である。まず半絶縁性のＧ
ａＡｓ基板51上のドーピング層形成領域に、ノンドープ
のＳｉＯ_x 膜（ｘ＜２）及びＶ族原子拡散防止膜である
ＳｉＮ膜をこの順に積層してなる拡散源52を形成する。
拡散源52の成膜条件は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ 10sccm, Ｎ₂ Ｏ 20sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 100Å ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm,Ｎ₂ 100scc
m ；パワー 250Ｗ；成膜温度 300℃；膜厚 400Å(Example 1) FIG. 30 is a sectional view showing a step in the method of manufacturing the FET of Example 1 of Example 12. First, semi-insulating G
In the doping layer formation region on the aAs substrate 51, a diffusion source 52 is formed by stacking a non-doped SiO _x film (x <2) and a SiN film which is a group V atom diffusion prevention film in this order.
The film forming conditions of the diffusion source 52 are as follows. SiO _x film: SiH ₄ 10sccm, N ₂ O 20sccm; power
150W; Film forming temperature 300 ℃; Film thickness 100Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm, N ₂ 100scc
m; power 250W; film forming temperature 300 ° C; film thickness 400Å

【０１４３】そして１回目の熱処理（ 800℃，30秒）を
行い、ＧａＡｓ基板51表面にｎ層53（ドーピング濃度２
×10¹⁸cm^-3，膜厚0.03μm ）を形成する（図30(a))。Then, the first heat treatment (800 ° C., 30 seconds) is performed, and the n layer 53 (having a doping concentration of 2) is formed on the surface of the GaAs substrate 51.
A film thickness of × 10 ¹⁸ cm ^-3 and a film thickness of 0.03 μm is formed (Fig. 30 (a)).

【０１４４】次に所要領域の拡散源52を選択的に除去
し、その部分に高融点金属であるＷＳｉからなるゲート
電極54を形成する（図30(b))。その後、２回目の熱処理
（ 880℃，５秒）を行うと、拡散源52の下側にさらにド
ーピングが施され、ｎ層53よりドーピング濃度が高く
（４×10¹⁸cm^-3）、且つ膜厚が厚い（0.07μm ）ｎ⁺ 層
55，55が選択的に形成される（図30(c))。そしてｎ⁺ 層
55，55上の所要領域の拡散源52を除去し、その部分にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるオーミック電極56，56を形
成する（図30(d))。Next, the diffusion source 52 in the required area is selectively removed, and the gate electrode 54 made of WSi which is a refractory metal is formed in that portion (FIG. 30 (b)). After that, when the second heat treatment (880 ° C., 5 seconds) is performed, the lower side of the diffusion source 52 is further doped, the doping concentration is higher than that of the n layer 53 (4 × 10 ¹⁸ cm ⁻³ ), and the film is formed. Thick (0.07 μm) n ⁺ layer
55 and 55 are selectively formed (FIG. 30 (c)). And n ⁺ layers
Remove the diffusion source 52 in the required area on 55, 55 and
Ohmic electrodes 56, 56 made of uGe / Ni / Au are formed (FIG. 30 (d)).

【０１４５】（例２）図31は実施例12の例２のＦＥＴの
製造方法の工程を示す断面図であり、変調ドープＦＥＴ
の場合を示している。ＭＢＥ（分子線エピタキシャル成
長）法によりノンドープのＧａＡｓ層57上にノンドープ
のＡｌＧａＡｓ層58を積層したＧａＡｓ／ＡｌＧａＡｓ
基板上において、前述の例１と同様にドーピング層の形
成領域に拡散源52を形成する。そして１回目の熱処理
（ 800℃，30秒）を行い、ＡｌＧａＡｓ層58にｎ層53
（ドーピング濃度２×10¹⁸cm^-3，膜厚0.06μm ）を形成
する（図31(a))。(Example 2) FIG. 31 is a cross-sectional view showing the steps of a method for manufacturing an FET of Example 2 of Example 12, which is a modulation-doped FET.
Shows the case. GaAs / AlGaAs in which a non-doped AlGaAs layer 58 is laminated on a non-doped GaAs layer 57 by the MBE (molecular beam epitaxial growth) method.
On the substrate, the diffusion source 52 is formed in the region where the doping layer is formed, as in the case of Example 1 described above. Then, the first heat treatment (800 ° C., 30 seconds) is performed, and the n-layer 53 is formed on the AlGaAs layer 58.
(Doping concentration 2 × 10 ¹⁸ cm ⁻³ , film thickness 0.06 μm) is formed (FIG. 31 (a)).

【０１４６】次に所要領域の拡散源52を選択的に除去
し、その部分に高融点金属であるＷＳｉからなるゲート
電極54を形成する（図31(b))。その後、２回目の熱処理
（ 880℃，５秒）を行うと、拡散源52の下側にさらにド
ーピングが施され、ｎ層53よりドーピング濃度が高く
（４×10¹⁸cm^-3）、且つ膜厚が厚い（0.15μm ）ｎ⁺ 層
55，55が選択的に形成される（図31(c))。そしてｎ⁺ 層
55，55上の所要領域の拡散源52を除去し、その部分にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるオーミック電極56，56を形
成すると、ゲート電極54の下方にのみ２次元電子ガス層
59が形成された変調ドープＦＥＴが得られる（図31
(d))。Next, the diffusion source 52 in the required region is selectively removed, and the gate electrode 54 made of WSi which is a refractory metal is formed in that portion (FIG. 31 (b)). After that, when the second heat treatment (880 ° C., 5 seconds) is performed, the lower side of the diffusion source 52 is further doped, the doping concentration is higher than that of the n layer 53 (4 × 10 ¹⁸ cm ⁻³ ), and the film is formed. Thick (0.15 μm) n ⁺ layer
55 and 55 are selectively formed (FIG. 31 (c)). And n ⁺ layers
Remove the diffusion source 52 in the required area on 55, 55 and
When the ohmic electrodes 56, 56 made of uGe / Ni / Au are formed, the two-dimensional electron gas layer is formed only below the gate electrode 54.
A modulation-doped FET having 59 formed is obtained (FIG. 31).
(d)).

【０１４７】図32は、図30，図31に示すドーピング層の
電子濃度を示すグラフである。ＧａＡｓ（ＧａＡｓ基板
51），ＡｌＧａＡｓ（ＡｌＧａＡｓ層58) のいずれにお
いても、２回目の熱処理により、１回目よりもドーピン
グ濃度（電子濃度）が高く、ドーピング深さが深いドー
ピング層が形成されている。このように熱処理の温度，
時間を変えることにより、ドーピング濃度，ドーピング
深さを容易に制御することができる。FIG. 32 is a graph showing the electron concentration of the doping layer shown in FIGS. 30 and 31. GaAs (GaAs substrate
In both 51) and AlGaAs (AlGaAs layer 58), a doping layer having a higher doping concentration (electron concentration) and a deeper doping depth than the first time is formed by the second heat treatment. Thus, the temperature of heat treatment,
The doping concentration and the doping depth can be easily controlled by changing the time.

【０１４８】本発明方法を使用して形成するドーピング
層のドーピング濃度は、２回以上の熱処理により２種以
上とすることも容易である。The doping concentration of the doping layer formed by using the method of the present invention can be easily adjusted to two or more by performing heat treatment twice or more.

【０１４９】また本実施例では、ＧａＡｓ基板及びＧａ
Ａｓ／ＡｌＧａＡｓヘテロ結合基板について説明した
が、他の III−Ｖ族化合物半導体基板にも適用可能であ
ることはいうまでもない。In this embodiment, a GaAs substrate and Ga are used.
Although the As / AlGaAs heterojunction substrate has been described, it goes without saying that it can be applied to other III-V group compound semiconductor substrates.

【０１５０】（実施例13）実施例13は、上層のＳｉＮ膜
の膜厚を制御して、エンハンスメント・モードとディプ
レッション・モードとのＦＥＴを１度の熱処理にて作製
する方法を示したものである。(Embodiment 13) Embodiment 13 shows a method of controlling the film thickness of the upper SiN film to fabricate an enhancement mode FET and a depletion mode FET by one heat treatment. is there.

【０１５１】本実施例13では、本発明の上述のドーピン
グ方法において、ＳｉＮ膜の膜厚を制御することによ
り、Ｖ族原子の外部拡散及びＳｉ原子の拡散を制御する
ことが可能であることを利用している。図33はＳｉＮ膜
の膜厚と拡散層のシート抵抗の逆数（シート導電度）と
の関係を示すグラフである。ＳｉＮ膜の膜厚が 200Å以
上であるとシート導電度にほとんど変化はないが、 200
Å以下である場合はシート導電度は大きく変化する。In the thirteenth embodiment, by controlling the film thickness of the SiN film in the above-described doping method of the present invention, it is possible to control the outward diffusion of V group atoms and the diffusion of Si atoms. We are using. FIG. 33 is a graph showing the relationship between the film thickness of the SiN film and the reciprocal of the sheet resistance of the diffusion layer (sheet conductivity). If the film thickness of the SiN film is 200 Å or more, there is almost no change in the sheet conductivity.
If it is less than Å, the sheet conductivity changes greatly.

【０１５２】図34はこの現象を利用して導電層を形成す
る方法を示す説明図である。図１に示すＳｉＮ膜３の一
部の厚みを薄くして（図34(a))熱処理を行うと、ＳｉＮ
膜３の厚みが薄い部分には、ＳｉＮ膜３の厚みが厚い部
分に形成された導電層85より抵抗が高い導電層86が形成
される（図34(b))。この導電層86は導電層85よりも拡散
深さが浅く、且つキャリア濃度が低い。このようにＳｉ
Ｎ膜３の膜厚を制御すれば、１度の熱処理で抵抗値が異
なる導電層を同時的に形成することが可能である。FIG. 34 is an explanatory view showing a method of forming a conductive layer by utilizing this phenomenon. When a part of the SiN film 3 shown in FIG. 1 is thinned (FIG. 34 (a)) and heat-treated, SiN
A conductive layer 86 having a higher resistance than the conductive layer 85 formed in the thick portion of the SiN film 3 is formed in the thin portion of the film 3 (FIG. 34 (b)). The conductive layer 86 has a shallower diffusion depth and a lower carrier concentration than the conductive layer 85. Thus Si
By controlling the film thickness of the N film 3, it is possible to simultaneously form conductive layers having different resistance values by one heat treatment.

【０１５３】また、本実施例13では、上述の効果に加
え、ヘテロ接合層に抵抗値が異なる導電層が形成される
ので、所要の変調ドープ構造を容易に形成することがで
きる。Further, in the thirteenth embodiment, in addition to the above-mentioned effects, since the conductive layers having different resistance values are formed in the heterojunction layer, the required modulation doped structure can be easily formed.

【０１５４】（例１）図35は、実施例13の例１における
ＧａＡｓ型ＦＥＴの製造方法を示す説明図である。まず
図35(a) に示す如く、平行平板型ＲＦプラズマＣＶＤ装
置を使用して半絶縁性のＧａＡｓ基板61上に、ＳｉＯ_x
膜62及びＳｉＮ膜63からなる拡散源64を下記の条件にて
形成する。 ＳｉＯ_x 膜62：ＳｉＨ₄ 10sccm，Ｎ₂ Ｏ 30sccm；パワ
ー 150Ｗ；成膜温度 300℃；膜厚 50Å ＳｉＮ膜63：ＳｉＨ₄ 15sccm，ＮＨ₃ 200sccm；パワー
250Ｗ；成膜温度 300℃；膜厚 60Å(Example 1) FIG. 35 is an explanatory view showing a method of manufacturing a GaAs type FET in Example 1 of Example 13. First, as shown in FIG. 35 (a), a parallel plate type RF plasma CVD apparatus is used to form SiO _x on a semi-insulating GaAs substrate 61.
A diffusion source 64 composed of the film 62 and the SiN film 63 is formed under the following conditions. SiO _x film 62: SiH ₄ 10sccm, N ₂ O 30sccm; power 150W; film forming temperature 300 ° C; film thickness 50Å SiN film 63: SiH ₄ 15sccm, NH ₃ 200sccm; power
250W; Film forming temperature 300 ℃; Film thickness 60Å

【０１５５】そして導電層を形成する位置に、レジスト
65を形成し、レジスト65にて被覆されていない部分の拡
散源64を除去する。Then, a resist is formed at the position where the conductive layer is to be formed.
65 is formed, and the diffusion source 64 in the portion not covered with the resist 65 is removed.

【０１５６】次にレジスト65を除去した後、ゲート電極
を形成する位置にダミーゲートとしてレジスト66を形成
する（図35(b))。そしてこの表面にＥＣＲ−ＣＶＤ法に
より常温で形成可能なＳｉＮ膜67を下記の条件にて形成
した後、リフトオフ法によりレジスト66を除去して反転
パターンを形成する（図35(c))。 ＳｉＮ膜67：ＳｉＨ₄ 13sccm，Ｎ₂ 30sccm；パワー 600
Ｗ；成膜温度 室温；膜厚 1000ÅNext, after removing the resist 65, a resist 66 is formed as a dummy gate at the position where the gate electrode is to be formed (FIG. 35 (b)). Then, a SiN film 67 that can be formed at room temperature is formed on this surface by the ECR-CVD method under the following conditions, and then the resist 66 is removed by the lift-off method to form an inverted pattern (FIG. 35 (c)). SiN film 67: SiH ₄ 13sccm, N ₂ 30sccm; power 600
W: Film formation temperature Room temperature; Film thickness 1000Å

【０１５７】この状態で 880℃５秒間の熱処理を行う
と、拡散源64が存在し、且つＳｉＮ膜67が存在する領域
ではＳｉ原子がＧａＡｓ基板61へ十分に拡散し低抵抗
（シート抵抗値 250Ω／□）の導電層68が形成される
が、ＳｉＮ膜67が存在しない領域では拡散が十分に進行
せず導電層68に比べ拡散深さが浅く、抵抗値が高い（ 8
00Ω／□）導電層69が形成される（図35(d))。そして導
電層69上の拡散源64をエッチング除去し、ゲート電極Ｇ
を自己整合的に形成し、導電層68上のオーミック電極形
成領域の拡散源64をエッチング除去し、オーミック電極
Ｏを形成してＦＥＴとする（図35(e))。このように本実
施例13を使用すると１度の熱処理により２種類の導電層
を形成することが可能である。When heat treatment is carried out at 880 ° C. for 5 seconds in this state, Si atoms are sufficiently diffused into the GaAs substrate 61 in the region where the diffusion source 64 exists and the SiN film 67 exists, and the low resistance (sheet resistance value 250 Ω) is obtained. / □) conductive layer 68 is formed, but diffusion does not proceed sufficiently in the region where SiN film 67 does not exist, the diffusion depth is shallower than conductive layer 68, and the resistance value is high (8
A conductive layer 69 is formed (00Ω / □) (FIG. 35 (d)). Then, the diffusion source 64 on the conductive layer 69 is removed by etching, and the gate electrode G
Are formed in a self-aligned manner, the diffusion source 64 in the ohmic electrode formation region on the conductive layer 68 is removed by etching, and the ohmic electrode O is formed to form a FET (FIG. 35 (e)). As described above, by using the thirteenth embodiment, it is possible to form two kinds of conductive layers by one heat treatment.

【０１５８】（例２）図36は、実施例13の例２における
Ｅ型及びＤ型ＦＥＴの製造方法を示す説明図である。ま
ず図36(a) に示す如く、前述の実施例と同様の方法に
て、半絶縁性のＧａＡｓ基板61上のＥ型及びＤ型ＦＥＴ
形成領域にＳｉＯ_x 膜62及びＳｉＮ膜63からなる拡散源
64を形成する。そしてゲート電極を形成する位置以外の
領域に、ＳｉＮ膜67を形成する。(Example 2) FIG. 36 is an explanatory view showing a method of manufacturing the E-type and D-type FETs in Example 2 of Example 13. First, as shown in FIG. 36 (a), the E-type and D-type FETs on the semi-insulating GaAs substrate 61 are processed by the same method as the above-mentioned embodiment.
Diffusion source consisting of SiO _x film 62 and SiN film 63 in the formation region
Forming 64. Then, the SiN film 67 is formed in a region other than the position where the gate electrode is formed.

【０１５９】次にＤ型ＦＥＴの形成領域をレジスト70で
覆い、Ｅ型ＦＥＴ形成領域において露出しているＳｉＮ
膜63を緩衝フッ酸にて20Åエッチング除去する（図36
(b))。そしてレジスト70を除去した後、 880℃５秒間の
熱処理を行うと、ＳｉＮ膜63を一部除去した部分はＳｉ
原子の拡散が最も抑制され、抵抗が高い（3000Ω／□）
導電層71が形成される。Ｄ型ＦＥＴ形成領域のＳｉＮ膜
67に覆われていない部分は、導電層71よりは少し抵抗が
低い（ 800Ω／□）導電層72が形成され、ＳｉＮ膜67に
覆われている部分はさらに抵抗が低い（ 250Ω／□）導
電層73が形成される（図36(c))。Next, the D-type FET formation region is covered with a resist 70 to expose the SiN exposed in the E-type FET formation region.
The film 63 is removed by etching with 20 Å buffered hydrofluoric acid (Fig. 36).
(b)). Then, after removing the resist 70, heat treatment is performed at 880 ° C. for 5 seconds.
Atom diffusion is most suppressed and resistance is high (3000Ω / □)
The conductive layer 71 is formed. SiN film in D-type FET formation region
The conductive layer 72 having a resistance slightly lower than that of the conductive layer 71 (800 Ω / □) is formed in the portion not covered with 67, and the resistance covered with the SiN film 67 is even lower (250 Ω / □). The layer 73 is formed (FIG. 36 (c)).

【０１６０】その後、各導電層及び各素子の境界部以外
の拡散源64及びＳｉＮ膜67を除去し、ゲート電極Ｇを導
電層71, 72上に形成し、オーミック電極Ｏを導電層73上
に形成する（図36(d))。そうするとゲートバイアス０Ｖ
時に電流が流れるＤ型ＦＥＴと、０Ｖ時には電流が流れ
ないＥ型ＦＥＴとが同時的に形成される。Thereafter, the diffusion source 64 and the SiN film 67 other than the boundary between the conductive layers and the elements are removed, the gate electrode G is formed on the conductive layers 71 and 72, and the ohmic electrode O is formed on the conductive layer 73. Formed (FIG. 36 (d)). Then the gate bias is 0V
A D-type FET in which current sometimes flows and an E-type FET in which current does not flow at 0 V are simultaneously formed.

【０１６１】（例３）図37は、実施例13の例３における
ＡｌＧａＡｓ／ＧａＡｓ変調ドープＦＥＴの製造方法を
示す説明図である。まず図37(a) に示す如く、半絶縁性
のＧａＡｓ基板61上にノンドープのＡｌＧａＡｓ（Ａｌ
組成0.22) 層74を形成した後、ＳｉＯ _x 膜62及びＳｉＮ
膜63からなる拡散源64を前述と同様の条件にて形成す
る。そして導電層を形成する位置に、レジスト75を形成
し、レジスト75にて被覆されていない部分の拡散源64を
除去する。(Example 3) FIG. 37 shows an example 3 of the thirteenth embodiment.
A method for manufacturing an AlGaAs / GaAs modulation-doped FET
It is an explanatory view shown. First, as shown in Fig. 37 (a), semi-insulating
Undoped AlGaAs (Al
Composition 0.22) After forming layer 74, SiO _xMembrane 62 and SiN
A diffusion source 64 consisting of the film 63 is formed under the same conditions as described above.
It Then, a resist 75 is formed at the position where the conductive layer is to be formed.
The diffusion source 64 on the part not covered by the resist 75.
Remove.

【０１６２】次にレジスト75を除去した後、ゲート電極
を形成する位置にダミーゲートとしてレジスト76を形成
する（図37(b))。そしてこの表面にＥＣＲ−ＣＶＤ法に
より常温で形成可能なＳｉＮ膜67を前述と同様の条件に
て形成した後、リフトオフ法によりレジスト76を除去し
て反転パターンを形成する（図37(c))。Next, after removing the resist 75, a resist 76 is formed as a dummy gate at the position where the gate electrode is to be formed (FIG. 37 (b)). Then, an SiN film 67 that can be formed at room temperature by ECR-CVD is formed on this surface under the same conditions as described above, and then the resist 76 is removed by lift-off to form an inverted pattern (FIG. 37 (c)). .

【０１６３】この状態で 880℃５秒間の熱処理を行う
と、拡散源64が存在し、且つＳｉＮ膜67が存在する領域
ではＳｉ原子がＧａＡｓ基板61及びＡｌＧａＡｓ層74へ
十分に拡散し（拡散深さ1500Å) 低抵抗（ 250Ω／□）
の導電層77が形成される。一方、ＳｉＮ膜67が存在しな
い領域ではＡｌＧａＡｓ層74の途中まで拡散し（拡散深
さ 400Å) 、このＡｌＧａＡｓの拡散ドーピング層78が
電子供給層となって、ＡｌＧａＡｓ／ＧａＡｓ界面のＧ
ａＡｓ層側に２次元電子ガス層79（1200Ω／□）が生
じ、変調ドープ構造となる（図37(d))。そして拡散ドー
ピング層78上の拡散源64をエッチング除去し、ゲート電
極Ｇを自己整合的に形成し、導電層77上のオーミック電
極形成領域の拡散源64をエッチング除去し、オーミック
電極Ｏを形成して変調ドープＦＥＴとする（図37(e))。
このように本実施例13を使用すると１度の熱処理により
変調ドープＦＥＴを形成することが可能である。When heat treatment is performed at 880 ° C. for 5 seconds in this state, Si atoms are sufficiently diffused into the GaAs substrate 61 and the AlGaAs layer 74 in the region where the diffusion source 64 exists and the SiN film 67 exists (diffusion depth). 1500 Å) Low resistance (250Ω / □)
Conductive layer 77 is formed. On the other hand, in the region where the SiN film 67 does not exist, the AlGaAs layer 74 diffuses to the middle (diffusion depth 400 Å), and the AlGaAs diffusion doping layer 78 serves as an electron supply layer, and the AlGaAs / GaAs interface G
A two-dimensional electron gas layer 79 (1200Ω / □) is generated on the side of the aAs layer, and a modulation doping structure is formed (FIG. 37 (d)). Then, the diffusion source 64 on the diffusion doping layer 78 is removed by etching, the gate electrode G is formed in a self-aligned manner, the diffusion source 64 in the ohmic electrode formation region on the conductive layer 77 is removed by etching, and the ohmic electrode O is formed. To form a modulation doped FET (FIG. 37 (e)).
As described above, by using the thirteenth embodiment, it is possible to form the modulation-doped FET by one heat treatment.

【０１６４】（例４）図38は実施例13の例４におけるＥ
型及びＤ型ＡｌＧａＡｓ／ＧａＡｓ変調ドープＦＥＴの
製造方法を示す説明図である。まず図38(a) に示す如
く、半絶縁性のＧａＡｓ基板61上にノンドープのＡｌＧ
ａＡｓ層74を形成した後、導電層形成領域にＳｉＯ_x 膜
62及びＳｉＮ膜63からなる拡散源64を前述と同様の条件
にて形成する。そしてゲート電極を形成する位置以外の
領域に、ＳｉＮ膜67を形成する。Example 4 FIG. 38 shows E in Example 4 of Example 13.
FIG. 6 is an explanatory diagram showing a method for manufacturing a D-type and D-type AlGaAs / GaAs modulation-doped FET. First, as shown in FIG. 38 (a), non-doped AlG is formed on a semi-insulating GaAs substrate 61.
After forming the aAs layer 74, a SiO _x film is formed in the conductive layer forming region.
A diffusion source 64 composed of 62 and the SiN film 63 is formed under the same conditions as described above. Then, the SiN film 67 is formed in a region other than the position where the gate electrode is formed.

【０１６５】次にＤ型変調ドープＦＥＴの形成領域をレ
ジスト70で覆い、Ｅ型変調ドープＦＥＴ形成領域におい
て露出しているＳｉＮ膜63を緩衝フッ酸にて20Åエッチ
ング除去する（図38(b))。そしてレジスト70を除去した
後、 880℃５秒間の熱処理を行うと、図38(c) に示す如
く、ＳｉＮ膜63を一部除去した部分はＳｉ原子の拡散が
最も抑制された（拡散深さ 200Å) ＡｌＧａＡｓの拡散
ドーピング層80が形成される。またＤ型変調ドープＦＥ
Ｔ形成領域のＳｉＮ膜67に覆われていない部分は、前記
拡散ドーピング層80よりは拡散深さが少し深いＡｌＧａ
Ａｓの拡散ドーピング層81が形成され（拡散深さ 400
Å) 、ＡｌＧａＡｓ／ＧａＡｓ界面のＧａＡｓ層側に２
次元電子ガス層83（5000Ω／□）, 84（1200Ω／□）が
夫々形成される。２次元電子ガス層84は２次元電子ガス
層83よりキャリア濃度は小さい。さらにＳｉＮ膜67に覆
われている部分にはより抵抗が低い（ 250Ω／□）導電
層82が形成される。Next, the formation region of the D-type modulation doped FET is covered with a resist 70, and the SiN film 63 exposed in the E-type modulation doped FET formation region is removed by etching with 20 Å with buffer hydrofluoric acid (FIG. 38 (b)). ). Then, after removing the resist 70 and performing a heat treatment at 880 ° C. for 5 seconds, as shown in FIG. 38 (c), the diffusion of Si atoms is most suppressed in the portion where the SiN film 63 is partially removed (diffusion depth). 200Å) AlGaAs diffusion doping layer 80 is formed. In addition, D-type modulation-doped FE
A portion of the T formation region not covered with the SiN film 67 has a diffusion depth slightly deeper than that of the diffusion doping layer 80.
An As diffusion doping layer 81 is formed (diffusion depth 400
Å), 2 on the GaAs layer side of the AlGaAs / GaAs interface
The three-dimensional electron gas layers 83 (5000Ω / □) and 84 (1200Ω / □) are formed, respectively. The two-dimensional electron gas layer 84 has a smaller carrier concentration than the two-dimensional electron gas layer 83. Further, a conductive layer 82 having a lower resistance (250Ω / □) is formed in the portion covered with the SiN film 67.

【０１６６】その後、各導電層及び各素子の境界部以外
の拡散源64及びＳｉＮ膜67を除去し、ゲート電極Ｇを導
電層80, 81上に形成し、オーミック電極Ｏを導電層82上
に形成する。そうするとゲートバイアス０Ｖ時に電流が
流れるＤ型変調ドープＦＥＴと、０Ｖ時には電流が流れ
ないＥ型変調ドープＦＥＴとが同時的に形成される（図
38(d))。Thereafter, the diffusion source 64 and the SiN film 67 other than the boundary between the conductive layers and the elements are removed, the gate electrode G is formed on the conductive layers 80 and 81, and the ohmic electrode O is formed on the conductive layer 82. Form. Then, a D-type modulation doped FET in which current flows when the gate bias is 0 V and an E-type modulation doped FET in which current does not flow when 0 V are formed simultaneously (Fig.
38 (d)).

【０１６７】なお上述の実施例ではヘテロ接合層として
ＡｌＧａＡｓ／ＧａＡｓを使用しているが、 III−Ｖ族
化合物半導体である広禁止帯半導体層及び狭禁止帯半導
体層からなる他のヘテロ接合層を使用することも可能で
あることはいうまでもない。Although AlGaAs / GaAs is used as the heterojunction layer in the above-described embodiments, another heterojunction layer composed of a wide bandgap semiconductor layer and a narrow bandgap semiconductor layer which are III-V group compound semiconductors is used. It goes without saying that it can also be used.

【０１６８】（実施例14）本発明のドーピング技術を用
いて形成したドーピング層のＳｉの拡散係数Ｄｐは、Ｄ
ｐ＝0.0216 exp（−2.19ｅＶ／ｋＴ) （ｋ：ボルツマン
定数）となる。従って、例えば 620℃程度の低温熱処理
でもその拡散係数は、１×10^-14 cm² /secとなり、この
程度の温度でも拡散が可能である。ＭＢＥまたはイオン
注入などで形成したＳｉドーピング層のＳｉの拡散係数
はこれに比べて１桁小さく、再拡散するには非常に高い
温度が必要であるので、再拡散によるデバイス特性の制
御はできなかった。本実施例14は、本発明のドーピング
層をＭＥＳＦＥＴのチャネル層またはＨＥＭＴ（High E
lectron Mobility Transistor)の電子供給層に用いる際
に利用できる技術であり、これらのＦＥＴを作製した
後、電流値，しきい値電圧が所望の値よりも小さい場合
に、再度の熱処理を施すことにより、チャネル層のドー
ピングファイルを変化させ、それらの値を所望の値に変
更できる方法を示している。(Example 14) The diffusion coefficient Dp of Si of the doping layer formed by using the doping technique of the present invention is D
p = 0.0216 exp (-2.19 eV / kT) (k: Boltzmann constant). Therefore, for example, even at a low temperature heat treatment of about 620 ° C., the diffusion coefficient is 1 × 10 ⁻¹⁴ cm ² / sec, and diffusion is possible even at such a temperature. The diffusion coefficient of Si in the Si-doped layer formed by MBE or ion implantation is one digit smaller than that, and very high temperature is required for re-diffusion, so that device characteristics cannot be controlled by re-diffusion. It was In Example 14, the doping layer of the present invention was used as a channel layer of a MESFET or HEMT (High E
lectron Mobility Transistor) is a technology that can be used when used in the electron supply layer, and after these FETs are manufactured, if the current value and the threshold voltage are smaller than the desired values, heat treatment is performed again. , The method of changing the doping files of the channel layer and changing their values to desired values.

【０１６９】（例１）図39は実施例14の例１におけるＳ
ｉドーピング層の形成過程における構造を示した断面図
である。図39に示すように、 III−Ｖ族化合物半導体で
あるＧａＡｓ基板91上にノンドープのＳｉＯ_x 膜（ｘ＜
２）92、その上にＶ族原子拡散防止膜であるＳｉＮ膜93
をＰ−ＣＶＤ法を用いて以下に示した成膜条件により形
成する。 ＳｉＯ_x 膜：ＳｉＨ₄ 10sccm, Ｎ₂ Ｏ 20sccm ；パワー
150Ｗ；成膜温度 300℃ ＳｉＮ膜：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm ；パワー 2
50Ｗ；成膜温度 300℃ そして、ランプ加熱にて第１の熱処理を 880℃，５秒で
行い、Ｓｉを拡散させてＧａＡｓ基板91にドーピング層
91a を形成する。このＳｉ拡散は、前述したように、熱
処理によりＧａＡｓ基板91中に形成されたＧａの空孔に
Ｓｉが取り込まれることによって行われる。(Example 1) FIG. 39 shows S in Example 1 of Example 14.
FIG. 7 is a cross-sectional view showing a structure in the process of forming an i-doping layer. As shown in FIG. 39, on a GaAs substrate 91 which is a III-V group compound semiconductor, a non-doped SiO _x film (x <
2) 92, and a SiN film 93 which is a group V atom diffusion prevention film on it
Is formed by the P-CVD method under the following film forming conditions. SiO _x film: SiH ₄ 10sccm, N ₂ O 20sccm; power
150W; film forming temperature 300 ° C. SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; power 2
50 W; film formation temperature 300 ° C. Then, the first heat treatment by lamp heating is performed at 880 ° C. for 5 seconds to diffuse Si and dope the GaAs substrate 91 with a doping layer.
Forming 91a. As described above, the Si diffusion is performed by incorporating Si into the Ga holes formed in the GaAs substrate 91 by the heat treatment.

【０１７０】次に、ＳｉＯ_x 膜92及びＳｉＮ膜93を除去
し、第２の熱処理を行う。通常、 III−Ｖ族化合物半導
体基板に結晶成長またはイオン注入法で形成したドーピ
ング層の拡散係数は 850℃の熱処理で１×10^-15 〜２×
10^-14 cm² /secであり、ドーピング層を熱処理により拡
散させるには、このような高温状態で長時間の熱処理が
必要となる。しかしながら、 III−Ｖ族化合物半導体上
に例えば、ＧａＡｓ基板上に前記ノンドープＳｉＯ_x 膜
とＳｉＮ膜とを連続堆積し、熱処理を施しＳｉを拡散さ
せて形成したドーピング層は、 III族サイトを占めるＳ
ｉ（Ｓｉ_Ga）とＧａ空孔（Ｖ_Ga）が最近接位置でクーロ
ン力のはたらきで対をなして拡散するため、この（Ｓｉ
_Ga−Ｖ_Ga）対の拡散係数Ｄｐは、前記Ｓｉ単独での拡散
係数より大きく、上述したような数値となり、この程度
の温度でも拡散が可能である。Next, the SiO _x film 92 and the SiN film 93 are removed and a second heat treatment is performed. Generally, the diffusion coefficient of a doping layer formed on a III-V compound semiconductor substrate by crystal growth or ion implantation is 1 × 10 ⁻¹⁵ to 2 × by heat treatment at 850 ° C.
It is 10 ⁻¹⁴ cm ² / sec, and heat treatment at such a high temperature for a long time is required to diffuse the doped layer by heat treatment. However, the doping layer formed by continuously depositing the non-doped SiO _x film and the SiN film on the III-V group compound semiconductor, for example, on the GaAs substrate, and performing the heat treatment to diffuse Si is a group S site occupying the group III site.
Since i (Si _Ga ) and Ga vacancy (V _Ga ) form a pair and diffuse at the closest position by the action of Coulomb force, this (Si
The diffusion coefficient Dp of the _Ga- V _Ga ) pair is larger than the diffusion coefficient of Si alone and has the above-mentioned numerical value, and diffusion is possible even at such a temperature.

【０１７１】図40は、第１の熱処理を行った場合と、そ
れに加えて第２の熱処理を行った場合とのドーピング層
91a の深さとキャリア濃度との関係を示したグラフであ
る。縦軸はキャリア濃度、横軸はドーピング層の深さを
表している。第２の熱処理は、 600℃で30秒， 700℃で
30秒の２通りの条件で行った。図40から明らかなよう
に、第１の熱処理後と比較して、第２の熱処理後ではキ
ャリア濃度は僅かに減少し、ドーピング層は厚くなって
おり、第２の熱処理によりＳｉがさらに深くまで拡散さ
れたことが判る。また、第２の熱処理条件の違いによ
り、Ｓｉの拡散程度が異なることから、熱処理条件によ
りドーピング層91a の深さを制御できることが判る。FIG. 40 shows a doping layer when the first heat treatment is performed and when the second heat treatment is additionally performed.
9 is a graph showing the relationship between the depth of 91a and carrier concentration. The vertical axis represents the carrier concentration and the horizontal axis represents the depth of the doping layer. The second heat treatment is 600 ℃ for 30 seconds, 700 ℃
It was performed under two conditions of 30 seconds. As is clear from FIG. 40, the carrier concentration is slightly decreased after the second heat treatment and the doping layer is thicker than that after the first heat treatment, and the Si is further deepened by the second heat treatment. You can see that it has been diffused. Further, since the degree of diffusion of Si differs depending on the difference in the second heat treatment condition, it is understood that the depth of the doping layer 91a can be controlled by the heat treatment condition.

【０１７２】（例２）次に、本発明のＳｉ拡散によるド
ーピング層をチャネル層として備えた本実施例14の例２
のＦＥＴについて具体的に説明する。図41は、この例２
による製造段階におけるＭＥＳＦＥＴの構造を示す模式
的断面図である。 III−Ｖ族化合物半導体であるＧａＡ
ｓ基板91上にノンドープのＳｉＯ_x 膜（ｘ＜２）92、そ
の上にＳｉＮ膜93をプラズマＣＶＤ法を用いて上述した
条件で形成する。そして、 860℃，５秒のランプ加熱で
第１の加熱処理を行い、チャネル層となるドーピング層
91a を形成した後、ＳｉＯ_x 膜92及びＳｉＮ膜93を除去
する。このときドーピング層91a の厚さは 450Åで、キ
ャリア濃度は約２×10¹⁸cm^-3である。次に図41(a) に示
すように、ドーピング層91a 上にＷＳｉのゲート電極94
をゲート長が 0.5μｍ，ゲート幅が20μｍで形成し、こ
れを挟んでＮｉ／Ｓｉ／Ｗのソース電極95，ドレイン電
極96を形成する。(Example 2) Next, Example 2 of the present Example 14 provided with a doping layer by Si diffusion of the present invention as a channel layer.
The FET will be specifically described. Figure 41 shows this example 2
3 is a schematic cross-sectional view showing the structure of MESFET in the manufacturing stage according to FIG. GaA which is a III-V group compound semiconductor
A non-doped SiO _x film (x <2) 92 is formed on the s substrate 91, and a SiN film 93 is formed thereon using the plasma CVD method under the above-described conditions. Then, the first heat treatment is performed by lamp heating at 860 ° C. for 5 seconds, and a doping layer to be a channel layer is formed.
After forming 91a, the SiO _x film 92 and the SiN film 93 are removed. At this time, the thickness of the doping layer 91a is 450Å, and the carrier concentration is about 2 × 10 ¹⁸ cm ^-3 . Next, as shown in FIG. 41 (a), a WSi gate electrode 94 is formed on the doping layer 91a.
Is formed with a gate length of 0.5 μm and a gate width of 20 μm, and a Ni / Si / W source electrode 95 and a drain electrode 96 are formed with the gate length sandwiched.

【０１７３】このように形成された図41(a) に示すＭＥ
ＳＦＥＴを、 600℃, 45秒のランプ加熱で第２の加熱処
理を行う。この加熱処理により、ドーピング層91a 中の
Ｓｉは拡散されて、図41(b) に示すようにＧａＡｓ基板
91のさらに深い位置にドーピング層91b が形成され、ド
ーピング層（91a ＋91b ）の厚みは厚くなる。The ME thus formed is shown in FIG. 41 (a).
A second heat treatment is performed on the SFET by heating the lamp at 600 ° C. for 45 seconds. By this heat treatment, Si in the doped layer 91a is diffused, and the GaAs substrate is formed as shown in FIG. 41 (b).
The doping layer 91b is formed at a position deeper than 91, and the thickness of the doping layer (91a + 91b) is increased.

【０１７４】そして、第２の加熱処理を行う前後のＭＥ
ＳＦＥＴのＤＣ特性、即ちゲート電圧０Ｖ時のドレイン
電流値Ｉdss 及び閾値電圧−Ｖthを測定して比較する。
表３はこの結果を示しており、この表から明らかなよう
に、第２の熱処理を行うことにより、ドレイン電流値Ｉ
dss 及び閾値電圧Ｖthの値を高くすることができる。Then, the ME before and after the second heat treatment is performed.
The DC characteristics of the SFET, that is, the drain current value Idss and the threshold voltage -Vth when the gate voltage is 0V are measured and compared.
Table 3 shows this result. As is clear from this table, the drain current value I
The values of dss and threshold voltage Vth can be increased.

【０１７５】[0175]

【表３】 [Table 3]

【０１７６】このように、製造されたＭＥＳＦＥＴのド
レイン電流値Ｉdss 及び閾値電圧−Ｖthの値が所望値よ
りも低い場合は、第２の加熱処理を行うことにより、所
望値まで高めることができる。As described above, when the drain current value Idss and the threshold voltage −Vth of the manufactured MESFET are lower than the desired values, it is possible to increase the desired values by performing the second heat treatment.

【０１７７】（例３）次に、ドーピング層を電子供給層
として備えた本実施例14の例３による変調ドープトラン
ジスタについて具体的に説明する。図42は、この例３に
よる製造段階途中における変調ドープトランジスタの構
造を示す模式的断面図である。図42(a) に示すように、
ＧａＡｓ基板91上に厚さ8000ÅのＧａＡｓ層97、その上
に厚さ500ÅのＡｌＧａＡｓ層98をＭＢＥ（Molecular B
eam Epitaxy：分子線エピタキシー）法で形成し、さら
にその上にＳｉＯ_x 膜92、ＳｉＮ膜93をこの順に形成す
る。ＳｉＯ_x 膜92、ＳｉＮ膜93の成膜条件は例１と同様
である。そして、 840℃, ５秒のランプ加熱で第１の加
熱処理を行い、厚さ 500ÅのＡｌＧａＡｓ層98の表面か
ら 400Åの深さまでの電子供給層となるドーピング層98
a を形成する。このときドーピング層98a のキャリア濃
度は約２×10¹⁸cm^-3である。このとき、ＡｌＧａＡｓ層
98及びＧａＡｓ層97の境界面に２次元電子ガス層99が形
成されている。(Example 3) Next, the modulation-doped transistor according to Example 3 of Example 14 having a doping layer as an electron supply layer will be specifically described. FIG. 42 is a schematic cross-sectional view showing the structure of the modulation-doped transistor in the middle of the manufacturing process according to Example 3. As shown in Figure 42 (a),
MBE (Molecular B
eam Epitaxy: molecular beam epitaxy), and a SiO _x film 92 and a SiN film 93 are further formed thereon in this order. The conditions for forming the SiO _x film 92 and the SiN film 93 are the same as in Example 1. Then, the first heat treatment is performed by lamp heating at 840 ° C. for 5 seconds, and the doping layer 98 that becomes an electron supply layer from the surface of the AlGaAs layer 98 having a thickness of 500 Å to a depth of 400 Å
form a. At this time, the carrier concentration of the doping layer 98a is about 2 × 10 ¹⁸ cm ^-3 . At this time, the AlGaAs layer
A two-dimensional electron gas layer 99 is formed on the boundary surface between the 98 and the GaAs layer 97.

【０１７８】ＳｉＯ_x 膜92、ＳｉＮ膜93を除去し、第２
の熱処理を 600℃, 30秒で行う。この加熱処理により、
ドーピング層98a 中のＳｉは拡散されて、図42(b) に示
すようにＡｌＧａＡｓ層98のさらに深い位置にドーピン
グ層98b が形成され、ドーピング層（98a ＋98b ）の厚
みは厚くなる。The SiO _x film 92 and the SiN film 93 are removed and the second
Heat treatment at 600 ℃ for 30 seconds. By this heat treatment,
Si in the doping layer 98a is diffused to form a doping layer 98b at a deeper position of the AlGaAs layer 98 as shown in FIG. 42 (b), and the doping layer (98a + 98b) becomes thicker.

【０１７９】このように形成された変調ドープトランジ
スタの２次元電子ガス層99中のホール測定を、第２加熱
処理の前後で行い比較した。表４はこの結果を示してお
り、この表から明らかなように、第２の熱処理を行うこ
とにより、シートキャリア濃度（cm^-2）は増加し、ホー
ル移動度（cm²/Vs) は減少している。これは、第２の熱
処理によりドーピング層（98a ＋98b ）の厚みが厚くな
ったためであると考えられる。The holes in the two-dimensional electron gas layer 99 of the modulation-doped transistor thus formed were measured before and after the second heat treatment for comparison. Table 4 shows these results. As is clear from this table, the second carrier heat treatment increases the sheet carrier concentration (cm ^-2 ) and decreases the hole mobility (cm ² / Vs). is doing. It is considered that this is because the thickness of the doping layer (98a + 98b) was increased by the second heat treatment.

【０１８０】[0180]

【表４】 [Table 4]

【０１８１】このように２次元電子ガス層99を用いた変
調ドープトランジスタにおいても、ドレイン電流値Ｉds
s 及び閾値電圧−Ｖthの値が所望値よりも低い場合は、
第２の加熱処理を行ってドーピング層98a の厚みを増加
させ、所望値まで高めることができる。Thus, also in the modulation doped transistor using the two-dimensional electron gas layer 99, the drain current value Ids
If the values of s and threshold voltage −Vth are lower than desired values,
A second heat treatment can be performed to increase the thickness of the doping layer 98a to a desired value.

【０１８２】（実施例15）本実施例15は、本発明のドー
ピング技術を用いた２次元電子ガス領域及び量子細線の
基本的な作製例を示すものである。(Embodiment 15) This embodiment 15 shows a basic production example of a two-dimensional electron gas region and a quantum wire using the doping technique of the present invention.

【０１８３】図43は実施例15における電気伝導領域の作
製方法を示す説明図であり、２次元電気伝導領域を作製
する場合を示している。まず図43(a) に示す如く、ノン
ドープのｉ−ＧａＡｓ層101aとノンドープのｉ−ＡｌＧ
ａＡｓ層101bとを積層してヘテロ接合基板101 を形成す
る。次にこのヘテロ接合基板101 上にプラズマＣＶＤ法
によりＳｉＯ_x 膜102a(100Å) とＳｉＮ膜102b(400Å)
とからなる拡散源102を形成する（図43(b))。これらの
成膜条件は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm, Ｎ₂ Ｏ 25sccm；パワー
150Ｗ；成膜温度 300℃；膜厚 100Å ＳｉＮ膜 ：ＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm；パワー
250Ｗ 成膜温度 300℃；膜厚 400ÅFIG. 43 is an explanatory view showing a method for producing an electrically conductive region in Example 15, and shows a case of producing a two-dimensional electrically conductive region. First, as shown in FIG. 43 (a), a non-doped i-GaAs layer 101a and a non-doped i-AlG layer are formed.
The hetero junction substrate 101 is formed by laminating the aAs layer 101b. Next, a SiO _x film 102a (100 Å) and a SiN film 102b (400 Å) are formed on the heterojunction substrate 101 by plasma CVD.
To form a diffusion source 102 (FIG. 43 (b)). These film forming conditions are as follows. SiO _x film: SiH ₄ 5sccm, N ₂ O 25sccm; power
150W; film forming temperature 300 ℃; film thickness 100Å SiN film: SiH ₄ 15sccm, NH ₃ 200sccm; power
250W Film formation temperature 300 ℃; Film thickness 400Å

【０１８４】そして図43(c) に示す如く、所望の領域以
外のＳｉＮ膜102bをプラズマエッチングにより除去す
る。このエッチングは、ＳｉＯ_x 膜102aとＳｉＮ膜102b
との選択比が大きいＣＦ₄ (17cc)＋Ｏ₂ (3cc) の混合ガ
スを用い、Ｐｏｗｅｒ 250Ｗで行う。その後短時間熱処
理を施すとＳｉＮ膜102b下方のみのｉ−ＡｌＧａＡｓ層
101bのＧａとＳｉＯ_x 膜102aのＳｉとが置換して、図43
(d) に示す如く、ＳｉＮ膜102b下方のみのｉ−ＡｌＧａ
Ａｓ層101bにＳｉが拡散され、この部分にｎ−ＡｌＧａ
Ａｓ層103 が形成される。このｎ−ＡｌＧａＡｓ層103
における電子濃度分布は拡散フロントにおいて急峻であ
るため、変調ドープ構造が形成され、良好な２次元電気
伝導領域104 を得ることができる。Then, as shown in FIG. 43 (c), the SiN film 102b other than the desired region is removed by plasma etching. This etching is performed on the SiO _x film 102a and the SiN film 102b.
And a power of 250 W using a mixed gas of CF ₄ (17cc) + O ₂ (3cc) having a large selection ratio of After that, if heat treatment is performed for a short time, the i-AlGaAs layer only under the SiN film 102b is formed.
The Ga of 101b and the Si of the SiO _x film 102a are replaced, and
As shown in (d), i-AlGa only under the SiN film 102b is formed.
Si is diffused in the As layer 101b, and n-AlGa is diffused in this portion.
As layer 103 is formed. This n-AlGaAs layer 103
Since the electron concentration distribution at is steep at the diffusion front, a modulation-doped structure is formed and a good two-dimensional electric conduction region 104 can be obtained.

【０１８５】このようにして得られた２次元電気伝導領
域と、絶縁性基板の全面に導電層を結晶成長させる従来
方法により得られた２次元電気伝導領域とにおけるキャ
リア移動度及びシートキャリア濃度を表５に示す。The carrier mobility and the sheet carrier concentration in the two-dimensional electric conduction region thus obtained and in the two-dimensional electric conduction region obtained by the conventional method in which the conductive layer is crystal-grown on the entire surface of the insulating substrate are measured. It shows in Table 5.

【０１８６】[0186]

【表５】 [Table 5]

【０１８７】表５に示す如く実施例15により得られた２
次元電気伝導領域は、現在広く用いられているウェハ全
面に形成される２次元電気伝導領域とキャリア移動度及
びシートキャリア濃度が略同等である。本実施例15によ
れば、所望する位置に２次元電気伝導領域を形成するた
めに導電層にエッチング等の処理を実施する必要がな
く、欠陥を生じることがほとんどない。このため得られ
た２次元電気伝導領域は非常に優れた特性を有する。2 obtained according to Example 15 as shown in Table 5
The two-dimensional electric conduction region has substantially the same carrier mobility and sheet carrier concentration as the two-dimensional electric conduction region formed on the entire surface of the wafer which is widely used at present. According to the fifteenth embodiment, it is not necessary to perform a treatment such as etching on the conductive layer in order to form the two-dimensional electrically conductive region at a desired position, and defects are hardly generated. Therefore, the obtained two-dimensional electric conduction region has very excellent characteristics.

【０１８８】図44は図43(c) に示すＳｉＮ膜102bのエッ
チング工程において、パターンの精度限界までＳｉＮ膜
102bの幅を縮小し、細線状として１次元電気伝導領域を
形成したものである。この場合も非常に優れた１次元電
気伝導領域105 を得ることができる。FIG. 44 shows the SiN film 102b shown in FIG. 43 (c) in the step of etching the SiN film up to the accuracy limit of the pattern.
The width of 102b is reduced and a one-dimensional electric conduction region is formed as a thin line. Also in this case, a very excellent one-dimensional electric conduction region 105 can be obtained.

【０１８９】（実施例16）本実施例16は、本発明のドー
ピング法を用いた量子細線の作製例を示すものである。(Example 16) This example 16 shows an example of producing a quantum wire using the doping method of the present invention.

【０１９０】（例１）図45〜図48は、実施例16の例１の
量子細線の形成段階における III−Ｖ族化合物半導体基
板の模式的断面図である。図45に示すように、半絶縁性
基板111 上に略１μｍのGaAs層112,50ÅのアンドープＡ
ｌＧａＡｓ層113, 100ÅのＮ型ＡｌＧａＡｓ層114,アン
ドープＡｌＧａＡｓ層115 をこの順に積層し、変調ドー
ピング構造の III−Ｖ族化合物半導体基板Ｌを形成す
る。そして、ＳｉＨ₄ 及びＮＨ₃を用いてプラズマＣＶ
Ｄ法により、ＡｌＧａＡｓ層115 上に略 200ÅのＳｉＮ
層を堆積し、ドライエッチングを行って、量子細線を形
成すべき領域に対応するＡｌＧａＡｓ層115 上に、Ｓｉ
拡散防止層であるＳｉＮ層116 を形成して段差を設け
る。(Example 1) FIGS. 45 to 48 are schematic sectional views of a III-V compound semiconductor substrate at the stage of forming quantum wires of Example 1 of Example 16. As shown in FIG. 45, a GaAs layer 112 of approximately 1 μm and undoped A of 50 Å are formed on a semi-insulating substrate 111.
The lGaAs layer 113, the 100-liter N-type AlGaAs layer 114, and the undoped AlGaAs layer 115 are laminated in this order to form a III-V group compound semiconductor substrate L having a modulation doping structure. Then, plasma CV is performed using SiH ₄ and NH _3.
By the D method, approximately 200 Å of SiN is formed on the AlGaAs layer 115.
A layer is deposited and dry etching is performed to form Si on the AlGaAs layer 115 corresponding to the region where the quantum wire is to be formed.
A step is provided by forming a SiN layer 116 which is a diffusion prevention layer.

【０１９１】次に、Ｐ−ＣＶＤ法により５sccmのＳｉＨ
₄ ，30sccmのＮ₂ Ｏ，成膜温度 300℃で、図46に示すよ
うに、50ÅのＳｉＯ_x 膜117 （ｘ＜2)を、段差を設けた
ＡｌＧａＡｓ層115 及びＳｉＮ層116 上に形成する。そ
してプラズマＣＶＤ法により15sccmのＳｉＨ₄ ，200scc
m のＮＨ₃ ，成膜温度 300℃で、前記Ｖ族原子拡散防止
膜である 100ÅのＳｉＮ膜118 を、ＳｉＯ_x 膜117 の上
に形成する。Then, 5 sccm of SiH is formed by P-CVD method.
_As shown in FIG. 46, an SiO _x film 117 (x <2) of 50 Å is formed on the stepped AlGaAs layer 115 and SiN layer 116 at a film-forming temperature of 300 ° C. and N ₂ O of ₄ , 30 sccm. . Then, by plasma CVD method, 15 sccm of SiH ₄ , 200 scc
A 100 Å SiN film 118, which is the group V atom diffusion preventing film, is formed on the SiO _x film 117 at m ₃ NH ₃ and a film forming temperature of 300 ° C.

【０１９２】そして、図47に示すように、ＳｉＮ層116
の側壁に形成されたＳｉＯ_x 膜117及びＳｉＮ膜118 を
残存させ、これ以外のＳｉＯ_x 膜117 及びＳｉＮ膜118
を除去する。この側壁に形成されたＳｉＮ膜118 ／Ｓｉ
Ｏ_x 膜117 が、ＡｌＧａＡｓ層115 にＳｉを拡散させる
拡散源であり、ＡｌＧａＡｓ層115 との接触面の幅は15
0Åである。この接触面の幅は、ＳｉＮ層116 の側壁に
形成するＳｉＮ膜118の厚さにより制御され、高精度に
細く形成できる。Then, as shown in FIG. 47, the SiN layer 116 is
The SiO _x film 117 and the SiN film 118 formed on the side walls of the SiO 2 film 117 remain and the other SiO _x film 117 and the SiN film 118 remain.
To remove. SiN film 118 / Si formed on this side wall
The O _x film 117 is a diffusion source for diffusing Si into the AlGaAs layer 115, and the width of the contact surface with the AlGaAs layer 115 is 15
It is 0Å. The width of this contact surface is controlled by the thickness of the SiN film 118 formed on the side wall of the SiN layer 116, and can be formed with high precision and thinness.

【０１９３】次に、この基板に熱処理を行う。この熱処
理により、ＡｌＧａＡｓ層115 中のIII族原子であるＡ
ｌが外部拡散し、ＡｌＧａＡｓ層115 中に空孔が生成さ
れる。この空孔にＳｉＯ_x 膜117 のIV族原子であるＳｉ
が拡散される。ＡｌＧａＡｓ層115 中のＶ族原子である
Asの拡散は、ＳｉＮ膜118 により抑制される。このよう
にしてＳｉを拡散させる場合には、基板に結晶欠陥は生
じない。Next, heat treatment is applied to this substrate. As a result of this heat treatment, the group III atom A in the AlGaAs layer 115
l diffuses out, and vacancies are generated in the AlGaAs layer 115. Si is a group IV atom of the SiO _x film 117
Is spread. It is a group V atom in the AlGaAs layer 115.
The diffusion of As is suppressed by the SiN film 118. When Si is diffused in this way, crystal defects do not occur in the substrate.

【０１９４】880 ℃，５sec の熱処理により、図48に示
すように、ＳｉＮ膜118 ／ＳｉＯ_x膜117 の拡散層直下
のＡｌＧａＡｓ層115 の 150Åに、略１×10¹⁸cm^-3のＳ
ｉ原子が略 200Åの深さまで拡散され、拡散部119 が形
成される。これにより、ここに線密度略10⁶ cm^-1のキャ
リアが発生し、チャネル幅 150Åの量子細線120 が形成
される。By heat treatment at 880 ° C. for 5 seconds, as shown in FIG. 48, 150 Å of the AlGaAs layer 115 just below the diffusion layer of the SiN film 118 / SiO _x film 117, an S of about 1 × 10 ¹⁸ cm ^-3 was added.
The i atom is diffused to a depth of about 200Å to form a diffusion portion 119. As a result, carriers having a linear density of about 10 ⁶ cm ^-1 are generated here, and the quantum wire 120 having a channel width of 150 Å is formed.

【０１９５】このように形成された量子細線は、結晶欠
陥を生じることなく、また、ＳｉＮ膜118 の厚さの制御
により、そのチャネル幅を高精度に細く形成できる。The quantum wire thus formed can be formed with a high precision channel width without causing crystal defects and by controlling the thickness of the SiN film 118.

【０１９６】（例２）図49〜図52は、実施例16の例２の
量子細線の形成段階における III−Ｖ族化合物半導体基
板の模式的断面図である。図49に示すように、変調ドー
ピング構造のIII−Ｖ族化合物半導体基板ＬのＡｌＧａ
Ａｓ層115 が段差を有した形状であること以外は、例１
の化合物半導体基板と同様の構造であり、同符号を付し
て説明を省略する。 III−Ｖ族化合物半導体基板Ｌ上に
ＳｉＨ₄ 及びＮＨ₃ を用いてプラズマＣＶＤ法により、
Ｓｉ拡散防止層である略 200ÅのＳｉＮ層116 を堆積す
る。Example 2 FIGS. 49 to 52 are schematic cross-sectional views of III-V compound semiconductor substrates at the stage of forming quantum wires of Example 2 of Example 16. As shown in FIG. 49, the AlGa of the III-V group compound semiconductor substrate L of the modulation doping structure is formed.
Example 1 except that the As layer 115 has a stepped shape
The structure is similar to that of the compound semiconductor substrate, and the same reference numerals are given and description thereof is omitted. By plasma CVD using SiH ₄ and NH ₃ on the III-V compound semiconductor substrate L,
A SiN layer 116 of approximately 200 Å which is a Si diffusion preventing layer is deposited.

【０１９７】図50に示すように、ドライエッチングを行
って、ＡｌＧａＡｓ層115 が有する段差の側壁に形成さ
れたＳｉＮ層116 を残存させる。そして、図51, 図52に
示すように、例１と同様にして、50ÅのＳｉＯ_x 膜117
（ｘ＜2)及びＶ族原子拡散防止膜である 100ÅのＳｉＮ
膜118 を例１と同条件にて形成する。そして、880 ℃，
５sec の熱処理により、ＡｌＧａＡｓ層115 に拡散部11
9 が形成され、チャネル幅 150Åの量子細線120 が形成
される。As shown in FIG. 50, dry etching is performed to leave the SiN layer 116 formed on the side wall of the step of the AlGaAs layer 115. Then, as shown in FIGS. 51 and 52, in the same manner as in Example 1, a 50 Å SiO _x film 117 is formed.
(X <2) and 100Å SiN which is a group V atom diffusion prevention film
The film 118 is formed under the same conditions as in Example 1. And 880 ℃,
After the heat treatment for 5 seconds, the AlGaAs layer 115 is diffused into the diffusion layer 11
9 is formed, and a quantum wire 120 having a channel width of 150Å is formed.

【０１９８】このように、段差を有する化合物半導体基
板に形成された量子細線は、上述したように、結晶欠陥
を生じることなく、また、ＳｉＮ膜118 の厚さの制御に
より、そのチャネル幅を高精度に細く形成できる。As described above, the quantum wire formed on the compound semiconductor substrate having a step has a high channel width without causing crystal defects and by controlling the thickness of the SiN film 118. It can be formed with precision.

【０１９９】（例３）図53は本実施例16の例３により量
子細線を形成した化合物半導体基板の模式的平面図であ
る。ＡｌＧａＡｓ層115 上に、円板状のＳｉ拡散防止層
であるＳｉＮ層116 を形成して段差を設け、その段差の
側壁にＳｉＯ_x 膜（ｘ＜２）及びＶ族原子拡散防止膜で
あるＳｉＮ膜を形成して熱処理することにより、図53に
示すように拡散部119 が形成される。こうして、ＳｉＮ
層116 を円板状に堆積させることにより、リング状の量
子細線を形成することができる。このようにＳｉＮ層11
6 の側壁に沿って拡散部119 が形成されるので、量子細
線を適宜な形状で形成できる。Example 3 FIG. 53 is a schematic plan view of a compound semiconductor substrate having quantum wires formed therein according to Example 3 of Example 16. A disc-shaped SiN layer 116, which is a disk-shaped Si diffusion prevention layer, is formed on the AlGaAs layer 115 to form a step, and a SiO _x film (x <2) and a group V atom diffusion prevention film SiN are formed on the sidewalls of the step. By forming a film and heat-treating it, a diffusion part 119 is formed as shown in FIG. Thus, SiN
A ring-shaped quantum wire can be formed by depositing the layer 116 in a disk shape. Thus, the SiN layer 11
Since the diffusion portion 119 is formed along the side wall of 6, the quantum wire can be formed in an appropriate shape.

【０２００】（実施例17）本実施例17も、前述の実施例
16と同様に、本発明のドーピング法を用いた量子細線の
作製例を示すものである。(Embodiment 17) This embodiment 17 is also the same as the above embodiment.
Similarly to 16, it shows an example of manufacturing a quantum wire using the doping method of the present invention.

【０２０１】（例１）図54〜図57は、実施例17の例１の
量子細線の形成段階を示す基板の模式的断面図である。
図54に示すように、 III−Ｖ族化合物半導体であるＧａ
Ａｓ層121 とＡｌＧａＡｓ層122 とがヘテロ接合して基
板を形成している。図55に示すように、ＧａＡｓ層121
及びＡｌＧａＡｓ層122 上に、 100ÅのＳｉＯ_x （ｘ＜
２）膜123 を、プラズマＣＶＤによりＳｉＨ₄ ５sccm,
Ｎ₂ Ｏ25sccm, 成膜温度 300℃で堆積し、その上に、Ｖ
族原子拡散防止膜である 400ÅのＳｉＮ膜124 を、プラ
ズマＣＶＤによりＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm,成膜
温度 300℃で堆積する。(Example 1) FIGS. 54 to 57 are schematic cross-sectional views of a substrate showing a step of forming quantum wires in Example 1 of Example 17.
As shown in FIG. 54, Ga that is a III-V compound semiconductor
The As layer 121 and the AlGaAs layer 122 are heterojunctioned to form a substrate. As shown in FIG. 55, the GaAs layer 121
And 100 Å SiO _x (x <
2) The film 123 was formed by plasma CVD using SiH ₄ 5sccm,
N ₂ O 25sccm, deposited at a film forming temperature of 300 ° C., on which V
A 400Å SiN film 124, which is a group atom diffusion preventing film, is deposited by plasma CVD at SiH ₄ 15sccm, NH ₃ 200sccm, and a film forming temperature of 300 ° C.

【０２０２】次に 880℃，５sec で加熱処理を行い、図
56に示すように、ＡｌＧａＡｓ層122 には深さ 800Åの
拡散部ａが、ＧａＡｓ層121 には深さ 600Åの拡散部ｂ
が形成される。前述したように、ＧａＡｓ層121 及びＡ
ｌＧａＡｓ層122 には、Ｓｉの拡散深さに差を生じてい
る。そして、図57に示されるように、拡散部ｂの深さ分
のＧａＡｓ層121 及びＡｌＧａＡｓ層122 、並びにＳｉ
Ｎ膜124 ，ＳｉＯ_x 膜123 をドライエッチングにより除
去する。これによりＡｌＧａＡｓ層122 には、200Åの
深さまでＳｉが拡散された拡散部Ａが形成され、ＧａＡ
ｓ層121 のＡｌＧａＡｓ層122 との接合面で拡散部Ａ近
傍に１次元電子ガスが形成され、チャネル幅 200Åの量
子細線130 となる。このようにして、結晶欠陥を生じさ
せずに、チャネル幅を精度良く細い量子細線を形成でき
る。Next, heat treatment is performed at 880 ° C. for 5 seconds.
As shown in 56, the AlGaAs layer 122 has a diffusion portion a with a depth of 800 Å, and the GaAs layer 121 has a diffusion portion b with a depth of 600 Å.
Is formed. As described above, the GaAs layers 121 and A
In the lGaAs layer 122, there is a difference in the diffusion depth of Si. Then, as shown in FIG. 57, the GaAs layer 121 and the AlGaAs layer 122 corresponding to the depth of the diffusion portion b, and the Si
The N film 124 and the SiO _x film 123 are removed by dry etching. As a result, a diffusion portion A in which Si is diffused to a depth of 200 Å is formed in the AlGaAs layer 122.
A one-dimensional electron gas is formed in the vicinity of the diffusion portion A at the interface between the s layer 121 and the AlGaAs layer 122, and becomes a quantum wire 130 having a channel width of 200Å. In this way, a thin quantum wire with a precise channel width can be formed without causing crystal defects.

【０２０３】（例２）図58〜図61は、実施例17の例２の
量子細線の形成段階を示す基板の模式的断面図である。
図58に示すように、 III−Ｖ族化合物半導体である段差
を有するＧａＡｓ層121 上にＡｌＧａＡｓ層122 が、そ
の接合面を段差方向に垂直にヘテロ接合している。図59
に示すように、ＧａＡｓ層121 及びＡｌＧａＡｓ層122
表面に100ÅのＳｉＯ_x （ｘ＜２）膜123 を、Ｐ−ＣＶ
Ｄ法によりＳｉＨ₄ ５sccm, Ｎ ₂ Ｏ 25sccm,成膜温度 3
00℃で堆積し、その上に、Ｖ族原子拡散防止膜である 4
00ÅのＳｉＮ膜124 を、プラズマＣＶによりＳｉＨ₄ 15
sccm, ＮＨ₃ 200sccm,成膜温度 300℃で堆積する。Example 2 FIGS. 58 to 61 show Example 2 of Example 17.
It is a typical sectional view of a substrate showing a formation step of a quantum wire.
As shown in FIG. 58, a step formed of a III-V group compound semiconductor
The AlGaAs layer 122 is formed on the GaAs layer 121 having
The junction surface of is heterojunction perpendicular to the step direction. Fig. 59
As shown in FIG.
100Å SiO on the surface_x(X <2) film 123, P-CV
SiH by D method_Four5sccm, N ₂O 25sccm, film forming temperature 3
Deposited at 00 ° C, and on top of it is a group V atom diffusion preventive film 4
The SiN film 124 of 00Å is SiH by plasma CV._Four15
sccm, NH₃Deposition is performed at 200 sccm and a film forming temperature of 300 ° C.

【０２０４】図60に示すように、段差の側壁に形成され
たＳｉＯ_x 膜123 及びＳｉＮ膜124を残存させるよう
に、この領域以外のＳｉＯ_x 膜123 及びＳｉＮ膜124 を
ドライエッチングにより除去する。そして 880℃，５se
c で加熱処理を行って、ＡｌＧａＡｓ層122 には深さ 8
00Åの拡散部ａ、ＧａＡｓ層121 には深さ 600Åの拡散
部ｂを形成する。[0204] As shown in FIG. 60, as to leave the SiO _x film 123 and the SiN film 124 formed on the side wall of the step, the SiO _x film 123 and the SiN film 124 other than the region is removed by dry etching. And 880 ℃, 5se
The AlGaAs layer 122 is heated to a depth of 8
A diffusion portion a of 00Å and a diffusion portion b having a depth of 600Å are formed in the GaAs layer 121.

【０２０５】そして、図61に示すように、拡散部ｂの深
さ分のＧａＡｓ層121 及びＡｌＧａＡｓ層122 、並びに
ＳｉＮ膜124 ，ＳｉＯ_x 膜123 をドライエッチングによ
り除去する。これによりＡｌＧａＡｓ層122 には、拡散
方向に 200ÅまでＳｉが拡散された拡散部Ａが形成さ
れ、ＧａＡｓ層121 のＡｌＧａＡｓ層122 との接合面で
拡散部Ａ近傍に１次元電子ガスが形成され、チャネル幅
200Åの量子細線130 となる。このようにして、結晶欠
陥を生じさせずに、チャネル幅が精度良く細い量子細線
を形成できる。Then, as shown in FIG. 61, the GaAs layer 121, the AlGaAs layer 122, the SiN film 124, and the SiO _x film 123, which correspond to the depth of the diffusion portion b, are removed by dry etching. As a result, a diffusion portion A in which Si is diffused up to 200 Å in the diffusion direction is formed in the AlGaAs layer 122, and a one-dimensional electron gas is formed in the vicinity of the diffusion portion A at the bonding surface of the GaAs layer 121 with the AlGaAs layer 122. Channel width
It becomes a quantum wire 130 of 200 Å. In this way, a thin quantum wire with a precise channel width can be formed without causing crystal defects.

【０２０６】（例３）図62, 図63は、実施例17の例３の
量子細線の形成段階を示す基板の模式的断面図である。
図62に示すように、 III−Ｖ族化合物半導体である段差
を有するＧａＡｓ層121 上にＡｌＧａＡｓ層122 が、そ
の接合面を段差方向に垂直にヘテロ接合している。この
接合面に平行なＧａＡｓ層121 及びＡｌＧａＡｓ層122
上に、ＥＣＲ─ＣＶＤ法にてＳｉＮ層125, 125を堆積す
る。そして、その表面に 100ÅのＳｉＯ_x （ｘ＜２）膜
123 を、Ｐ−ＣＶＤ法によりＳｉＨ₄ ５sccm, Ｎ₂ Ｏ25
sccm, 成膜温度 300℃で堆積し、その上に、Ｖ族原子拡
散防止膜である 400ÅのＳｉＮ膜124 を、Ｐ−ＣＶＤ法
によりＳｉＨ₄ 15sccm, ＮＨ₃ 200sccm,成膜温度300℃
で堆積する。そして 880℃，５sec で加熱処理を行っ
て、ＡｌＧａＡｓ層122 には深さ 800Åの拡散部ａが、
ＧａＡｓ層121 には深さ 600Åの拡散部ｂを形成する。(Example 3) FIGS. 62 and 63 are schematic sectional views of a substrate showing a step of forming quantum wires in Example 3 of Example 17.
As shown in FIG. 62, an AlGaAs layer 122 is formed on a stepped GaAs layer 121, which is a III-V group compound semiconductor, and its junction surface is heterojunction perpendicular to the step direction. The GaAs layer 121 and the AlGaAs layer 122 which are parallel to this junction surface
On top, SiN layers 125 and 125 are deposited by the ECR-CVD method. And a 100 Å SiO _x (x <2) film on the surface
123, SiH ₄ 5sccm, N ₂ O 25 by P-CVD method
The film is deposited at a sccm film forming temperature of 300 ° C., and a 400 Å SiN film 124, which is a group V atom diffusion preventing film, is deposited thereon by a P-CVD method, SiH ₄ 15 sccm, NH ₃ 200 sccm, film forming temperature 300 ° C.
Is deposited at. Then, heat treatment is performed at 880 ° C. for 5 seconds to form a diffusion portion a having a depth of 800 Å in the AlGaAs layer 122.
A diffusion portion b having a depth of 600Å is formed in the GaAs layer 121.

【０２０７】そして、図63に示すように、拡散部ｂの深
さ分のＧａＡｓ層121 及びＡｌＧａＡｓ層122 、並びに
ＳｉＮ層125, 125，ＳｉＮ膜124 ，ＳｉＯ_x 膜123 をド
ライエッチングにより除去する。これによりＡｌＧａＡ
ｓ層122 には、 200Åの深さまでＳｉが拡散された拡散
部Ａが形成され、ＧａＡｓ層121 のＡｌＧａＡｓ層122
との接合面で拡散部Ａ近傍に１次元電子ガスが形成さ
れ、チャネル幅 200Åの量子細線130 となる。このよう
にして、結晶欠陥を生じさせずに、チャネル幅が精度良
く細い量子細線を形成できる。Then, as shown in FIG. 63, the GaAs layer 121, the AlGaAs layer 122, the SiN layers 125, 125, the SiN film 124, and the SiO _x film 123 corresponding to the depth of the diffusion portion b are removed by dry etching. This allows AlGaA
In the s layer 122, a diffusion portion A in which Si is diffused to a depth of 200Å is formed, and the AlGaAs layer 122 of the GaAs layer 121 is formed.
A one-dimensional electron gas is formed in the vicinity of the diffusion part A at the junction surface with and becomes a quantum wire 130 with a channel width of 200Å. In this way, a thin quantum wire with a precise channel width can be formed without causing crystal defects.

【０２０８】異種類の III−Ｖ族化合物半導体上に形成
されるＳｉＯ_x 膜, Ｖ族原子拡散防止膜の膜質, 膜厚そ
して加熱温度により、夫々の拡散部の深さの差は変化す
る。これらの条件を変化させることにより、量子細線の
チャネル幅を制御することができる。The difference between the depths of the diffusion portions changes depending on the film quality, the film thickness and the heating temperature of the SiO _x film and the group V atom diffusion preventing film formed on different kinds of III-V group compound semiconductors. The channel width of the quantum wire can be controlled by changing these conditions.

【０２０９】（実施例18）本実施例18は、本発明のドー
ピング技術を用いた量子細線及び量子箱の作製方法を示
すが、この作製方法ではパターンサイズが大きくても20
0 Å以下のサイズに電子を閉じ込めることができる。(Embodiment 18) This embodiment 18 shows a method of manufacturing a quantum wire and a quantum box using the doping technique of the present invention. Even if the pattern size is large in this manufacturing method, 20
Electrons can be confined to sizes below 0 Å.

【０２１０】図64は、実施例18により得られる量子細線
（または量子箱）を示す断面図である。ＧａＡｓ基板13
1 上に、狭禁止帯半導体層であるＧａＡｓ層132 と、広
禁止帯半導体層であるＡｌＧａＡｓ層133 とが積層され
ており、ＡｌＧａＡｓ層133の表面は鋸歯状に加工され
ている。その上にＳｉＯ_x 膜140 及びＶ族原子拡散防止
膜であるＳｉＮ膜141 をこの順に形成して熱処理を行う
ことにより、ＡｌＧａＡｓ層133 表面にドーピング層13
6 が形成されている。鋸歯状の凹部に形成されたドーピ
ング層136 は狭禁止帯半導体層／広禁止帯半導体層界面
に近いため、この位置における狭禁止帯半導体層（Ｇａ
Ａｓ層132 ）には電子が溜まり易く、他の部分では前記
界面との距離が遠いため電子が溜まりにくく、この結
果、電子が溜まる領域は極めて狭く限定され、極めて幅
が狭いチャネル層である量子細線137 （または量子箱14
2 ）を得ることができる。FIG. 64 is a sectional view showing a quantum wire (or quantum box) obtained in the eighteenth embodiment. GaAs substrate 13
A GaAs layer 132, which is a narrow bandgap semiconductor layer, and an AlGaAs layer 133, which is a wide bandgap semiconductor layer, are stacked on top of each other, and the surface of the AlGaAs layer 133 is processed into a sawtooth shape. A SiO _x film 140 and a SiN film 141, which is a group V atom diffusion preventing film, are formed in this order and heat-treated to form a doping layer 13 on the surface of the AlGaAs layer 133.
6 are formed. Since the doping layer 136 formed in the sawtooth-shaped recess is close to the narrow bandgap semiconductor layer / wide bandgap semiconductor layer interface, the narrow bandgap semiconductor layer (Ga) at this position is formed.
Electrons are easily accumulated in the As layer 132), and electrons are less likely to be accumulated in other portions because the distance from the interface is long, and as a result, the region where electrons are accumulated is limited to a very small width, and the quantum layer is a channel layer having an extremely narrow width. Wire 137 (or quantum box 14)
2) You can get

【０２１１】図65は、実施例18における量子細線の形成
方法を示す説明図である。まず半絶縁性のＧａＡｓ基板
（１００）131 上に、狭禁止帯半導体層であるＧａＡｓ
層132 （膜厚8000Å）及び広禁止帯半導体層であるＡｌ
ＧａＡｓ層133 （膜厚2000Å）を積層したＡｌＧａＡｓ
／ＧａＡｓ基板を形成する。その上にフォトレジスト13
4 をストライプ状にパターニングし、ブロメタノール
（Ｂｒ₂ ＝１重量％）を使用してＡｌＧａＡｓ層133 を
鋸歯状にエッチング形成する。このときエッチャントと
してブロメタノールを使用していることにより、（１１
１）面が表出するエッチングレートの面方位依存性を利
用することが可能であり、フォトレジスト134 が存在し
ない部分はＶ型にエッチングが行われ、結果的にＡｌＧ
ａＡｓ層133 を鋸歯状に加工することができる（図65
(a))。FIG. 65 is an explanatory view showing the method of forming quantum wires in the eighteenth embodiment. First, on a semi-insulating GaAs substrate (100) 131, GaAs which is a narrow band gap semiconductor layer is formed.
Layer 132 (thickness 8000Å) and wide bandgap semiconductor layer Al
AlGaAs layered with a GaAs layer 133 (film thickness 2000Å)
/ GaAs substrate is formed. Photoresist on it 13
4 is patterned in a stripe shape, and bromethanol (Br ₂ = 1 wt%) is used to etch the AlGaAs layer 133 in a sawtooth shape. At this time, since bromethanol is used as an etchant, (11
1) It is possible to utilize the plane orientation dependency of the etching rate at which the surface appears, and the portion where the photoresist 134 does not exist is V-shaped etched, resulting in AlG.
The aAs layer 133 can be processed into a sawtooth shape (FIG. 65).
(a)).

【０２１２】フォトレジスト134 を除去した後、プラズ
マＣＶＤ法により、この鋸歯状のＡｌＧａＡｓ層133 表
面にＳｉＯ_x 膜及びＶ族原子拡散防止膜であるＳｉＮ膜
からなる拡散源135 を以下の条件にて形成する（図65
(b))。 ＳｉＯ_x 膜：ＳｉＨ₄ 10sccm；Ｎ₂ Ｏ 20sccm；ＲＦパ
ワー 150Ｗ；成膜温度 300℃；膜厚 150Å ＳｉＮ膜：ＳｉＨ₄ 15sccm；ＮＨ₃ 200sccm；ＲＦパワ
ー 250Ｗ；成膜温度 300℃；膜厚 450ÅAfter removing the photoresist 134, a diffusion source 135 composed of a SiO _x film and a SiN film which is a group V atom diffusion preventing film is formed on the surface of the sawtooth AlGaAs layer 133 by the plasma CVD method under the following conditions. Form (Fig. 65
(b)). SiO _x film: SiH ₄ 10sccm; N ₂ O 20sccm; RF power 150W; film formation temperature 300 ° C; film thickness 150Å SiN film: SiH ₄ 15sccm; NH ₃ 200sccm; RF power 250W; film formation temperature 300 ° C; film thickness 450Å

【０２１３】そして 880℃，５秒間の短時間熱処理によ
りＳｉＯ_x 膜のＳｉ原子をＡｌＧａＡｓ層133 へ拡散さ
せて、電子濃度３×10¹⁸cm^-3，拡散深さ 400Åのドーピ
ング層136 を形成する。そうするとＡｌＧａＡｓ層133
の鋸歯状凹部下のＧａＡｓ層132 に電子が溜まり、量子
細線137 が形成される（図65(c))。Then, the Si atoms of the SiO _x film are diffused into the AlGaAs layer 133 by a short-time heat treatment at 880 ° C. for 5 seconds to form a doping layer 136 having an electron concentration of 3 × 10 ¹⁸ cm ⁻³ and a diffusion depth of 400 Å. . Then, the AlGaAs layer 133
Electrons are accumulated in the GaAs layer 132 below the sawtooth-shaped concave portion to form the quantum wire 137 (FIG. 65 (c)).

【０２１４】なお、ここで拡散源135 を除去した後、ド
ーピング層136 上にショットキ電極138 を形成し（図65
(d))、この電極にバイアスをかけると、ドーピング層13
6 内において電子が溜まる領域を限定することができ、
量子細線137 を微小化することが可能である。このよう
にするとパターンサイズが大きい場合も、 200Å以下の
量子細線を精度良く、容易に形成することができる。Here, after removing the diffusion source 135, the Schottky electrode 138 is formed on the doping layer 136 (FIG. 65).
(d)), when this electrode is biased, the doping layer 13
It is possible to limit the area where electrons are accumulated within 6,
It is possible to miniaturize the quantum wire 137. By doing so, even if the pattern size is large, it is possible to accurately and easily form a quantum thin line of 200 Å or less.

【０２１５】図66は、実施例18における量子細線トラン
ジスタを示す斜視図である。上述の図65(c) または図65
(d) に示す工程を経たドーピング層136 上において、ソ
ース及びドレイン領域にオーミック電極138, 138を、ゲ
ート電極としてショットキ電極139 を、量子細線137 と
交叉する方向に所定間隔を隔てて形成することにより、
量子細線トランジスタを作製することができる。また他
の半導体装置に適用することも可能である。FIG. 66 is a perspective view showing a quantum wire transistor according to the eighteenth embodiment. Figure 65 (c) or Figure 65 above
On the doped layer 136 after the step shown in (d), ohmic electrodes 138, 138 are formed in the source and drain regions, and Schottky electrodes 139 are formed as gate electrodes at predetermined intervals in the direction crossing the quantum wires 137. Due to
A quantum wire transistor can be manufactured. Further, it can be applied to other semiconductor devices.

【０２１６】図67は、実施例18における量子箱の形成方
法を説明するための部分斜視図である。図65(a) に示す
方法にてＡｌＧａＡｓ層133 を鋸歯状に加工した後、Ａ
ｌＧａＡｓ層133 表面にＳｉＯ_x 膜140 を形成する。そ
して量子箱を形成する位置にのみ所定間隔を隔てたスト
ライプ状または直線状のＳｉＮ膜141 を形成し、熱処理
を行う。このときＳｉＮ膜141 が存在する領域ではＳｉ
が拡散され、ドーピング層136 が形成されるが、ＳｉＮ
膜141 が存在しない領域ではＳｉが拡散されない。この
ようにＳｉの拡散領域（ドーピング層136 ）は限定され
るので、量子箱142 はドーピング層136 が存し、且つＡ
ｌＧａＡｓ層133 の鋸歯状凹部下である位置のＧａＡｓ
層132 にのみ形成される。この場合にも、非破壊的にチ
ャネル層を形成するため、量子箱142 には結晶欠陥等の
欠陥が生じることはほとんどない。FIG. 67 is a partial perspective view for explaining the quantum box forming method according to the eighteenth embodiment. After processing the AlGaAs layer 133 into a sawtooth shape by the method shown in FIG.
A SiO _x film 140 is formed on the surface of the 1GaAs layer 133. Then, a striped or linear SiN film 141 is formed at a predetermined interval only at the position where the quantum box is formed, and heat treatment is performed. At this time, in the region where the SiN film 141 exists, Si
Are diffused to form a doped layer 136, but SiN
Si is not diffused in the region where the film 141 does not exist. Since the diffusion region (doping layer 136) of Si is limited in this way, the quantum box 142 has the doping layer 136 and A
GaAs located below the sawtooth recess of the 1GaAs layer 133
Only formed on layer 132. Also in this case, since the channel layer is nondestructively formed, defects such as crystal defects are hardly generated in the quantum box 142.

【０２１７】（実施例19）本実施例19は、ＡｌＧａＡｓ
／ＧａＡｓ系などのヘテロ基板に対して、本発明のドー
ピング法を用いたＨＥＭＴの集積回路を作製する例を示
す。本実施例19の方法を用いれば、比較的容易にリセス
エッチングなしにディプレッション・モードとエンハン
スメント・モードとのＨＥＭＴ、及びそれらを用いた集
積回路の作製が可能となる。(Embodiment 19) This embodiment 19 uses AlGaAs.
An example of manufacturing an HEMT integrated circuit using the doping method of the present invention on a hetero substrate such as a / GaAs system will be described. By using the method of the nineteenth embodiment, it is possible to relatively easily manufacture the HEMT in the depletion mode and the enhancement mode without recess etching and the integrated circuit using them.

【０２１８】図68は、実施例19における半導体回路素子
の製造方法の過程を示す模式的断面図であってＤＣＦＬ
回路素子を製造する場合を示す。先ず図68(a) に示す如
く分子線エピタキシー法により半絶縁性のＧａＡｓ基板
151 上にｉ−ＧａＡｓ層152(6000 Å),ｉ−ＡｌＧａＡ
ｓスペーサー層153(20Å),ｎ−ＡｌＧａＡｓ層154(200
Å, ３×10¹⁸cm^-3），ｉ−ＡｌＧａＡｓ層155(200 Å)
及びｉ−ＧａＡｓ層156(500 Å) を順次形成し、他の素
子との間はメサエッチングにより素子分離を行う (図示
せず) 。FIG. 68 is a schematic cross-sectional view showing the process of the method for manufacturing a semiconductor circuit element in Example 19, which is DCFL.
The case where a circuit element is manufactured is shown. First, as shown in Fig. 68 (a), a semi-insulating GaAs substrate is prepared by the molecular beam epitaxy method.
I-GaAs layer 152 (6000 Å), i-AlGaA on 151
s spacer layer 153 (20Å), n-AlGaAs layer 154 (200
Å, 3 × 10 ¹⁸ cm ^-3 ), i-AlGaAs layer 155 (200 Å)
Then, the i-GaAs layer 156 (500 Å) is sequentially formed, and elements are separated from other elements by mesa etching (not shown).

【０２１９】次にＥモードＦＥＴ素子及びＤモードＦＥ
Ｔ素子を形成する領域に、例えばＷＳｉＮからなるゲー
ト長0.35μｍの高融点金属ゲート157 をスパッタ堆積，
エッチング法により形成する。そしてＥモードＦＥＴ素
子を形成する領域の高融点金属ゲート157 の両側にＳｉ
Ｏ₂ からなるサイドウォール158, 158をＣＶＤ法により
形成する (図68(b))。そしてこの表面にプラズマＣＶＤ
法によりＳｉＯ_x 膜（ｘ＜２）／ＳｉＮ膜からなる２層
構造の拡散源159 を形成し、メサエッチング上以外はこ
れを除去する。このＳｉＯ_x 膜及びＳｉＮ膜の成膜条件
は以下の通りである。 ＳｉＯ_x 膜：ＳｉＨ₄ ５sccm；Ｎ₂ Ｏ 25sccm ；パワー
150Ｗ；成膜温度 300℃；膜厚 50Å ＳｉＮ膜：ＳｉＨ₄ 15sccm；ＮＨ₃ 200sccm；パワー 2
50Ｗ；成膜温度 300℃；膜厚 450ÅNext, an E mode FET element and a D mode FE
A refractory metal gate 157 made of, for example, WSiN and having a gate length of 0.35 μm is sputter-deposited on the region where the T element is formed.
It is formed by an etching method. Si is formed on both sides of the refractory metal gate 157 in the region where the E mode FET element is formed.
Sidewalls 158 and 158 made of O ₂ are formed by the CVD method (FIG. 68 (b)). And plasma CVD on this surface
By the method, a diffusion source 159 having a two-layer structure composed of a SiO _x film (x <2) / SiN film is formed and is removed except on the mesa etching. The conditions for forming the SiO _x film and the SiN film are as follows. SiO _x film: SiH ₄ 5sccm; N ₂ O 25sccm; power
150W; film forming temperature 300 ° C; film thickness 50Å SiN film: SiH ₄ 15sccm; NH ₃ 200sccm; power 2
50W; Film forming temperature 300 ℃; Film thickness 450Å

【０２２０】さらにその上面にその後の熱処理保護膜と
してＳｉＯ₂ 膜160 (1000 Å) を形成した後、 880℃,
５秒間の短時間熱処理を施す。そうすると、拡散源159
におけるＳｉＯ_x 膜のＳｉがｉ−ＧａＡｓ層156 及びｉ
−ＡｌＧａＡｓ層155 へ拡散して、高融点金属ゲート15
7 の下側を除く部分に拡散層161 が形成される (図68
(c))。ここでＳｉＮ膜は前記熱処理におけるＡｓ拡散防
止膜として作用している。最後にＥモードＦＥＴ素子と
ＤモードＦＥＴ素子とを形成するためオーミック電極16
2 を形成する（図68(d))。Further, after forming a SiO ₂ film 160 (1000 Å) on the upper surface as a subsequent heat treatment protection film,
Heat treatment is performed for a short time of 5 seconds. Then the diffusion source 159
Si of the SiO _x film in FIG.
-Diffusing into the AlGaAs layer 155, refractory metal gate 15
A diffusion layer 161 is formed on the portion except for the lower side of 7 (Fig. 68).
(c)). Here, the SiN film acts as an As diffusion preventing film in the heat treatment. Finally, an ohmic electrode 16 is formed to form an E mode FET element and a D mode FET element.
2 is formed (FIG. 68 (d)).

【０２２１】図68(c) における拡散層161 の形成段階に
おいて、Ｓｉはｉ−ＧａＡｓ層156中よりもｉ−ＡｌＧ
ａＡｓ層155 中の方がより拡散しやすい。図69はｉ−Ｇ
ａＡｓ層（Ａ）及びｉ−ＡｌＧａＡｓ層（Ｂ）の深さ方
向における電子濃度分布を示すグラフである。なお、こ
の拡散はＳｉＯ_x 膜及びＳｉＮ膜の膜質，膜厚，熱処理
条件により制御可能である。このような特徴を利用して
本実施例の如くｉ−ＧａＡｓ層156 上に高融点金属ゲー
ト７のみを形成した場合はその下方のｉ−ＡｌＧａＡｓ
層155 中へはＳｉが拡散するが、ｉ−ＧａＡｓ層156 で
はＳｉが拡散しない部分が残る。In the step of forming the diffusion layer 161 in FIG. 68 (c), Si is more i-AlG than i-GaAs layer 156.
Diffusion is easier in the aAs layer 155. Figure 69 is iG
It is a graph which shows the electron concentration distribution in the depth direction of an aAs layer (A) and an i-AlGaAs layer (B). This diffusion can be controlled by the film quality, film thickness, and heat treatment conditions of the SiO _x film and SiN film. When only the refractory metal gate 7 is formed on the i-GaAs layer 156 as in the present embodiment by utilizing such characteristics, the i-AlGaAs below the gate 7 is formed.
Although Si diffuses into the layer 155, a portion of the i-GaAs layer 156 where Si does not diffuse remains.

【０２２２】また、高融点金属ゲート157 及びサイドウ
ォール158, 158を形成して被覆幅を大きくした場合はＳ
ｉが拡散しない領域がｉ−ＧａＡｓ層156,ｉ−ＡｌＧａ
Ａｓ層155 のいずれでも残り、その領域はｉ−ＡｌＧａ
Ａｓ層155 の方が狭い。そして前者はゲート電圧が０で
も電流が流れるＤモードＦＥＴ素子として、後者はＥモ
ードＦＥＴ素子として動作する。When the refractory metal gate 157 and the sidewalls 158 and 158 are formed to increase the coating width, S
The region where i does not diffuse is the i-GaAs layer 156, i-AlGa
Any As layer 155 remains, and its region is i-AlGa.
The As layer 155 is narrower. The former operates as a D-mode FET element in which a current flows even if the gate voltage is 0, and the latter operates as an E-mode FET element.

【０２２３】表６は２インチ基板上に実際に本実施例19
を用いてＥモードＦＥＴ素子，ＤモードＦＥＴ素子を作
製した場合の、Ｓｉ拡散前，後における閾値電圧及びＳ
ｉ拡散後の標準偏差を示す。Table 6 shows the results obtained in Example 19 on a 2-inch substrate.
When an E-mode FET element and a D-mode FET element are manufactured by using, the threshold voltage and S before and after Si diffusion
i shows the standard deviation after diffusion.

【０２２４】[0224]

【表６】 [Table 6]

【０２２５】表６より明らかな如くＳｉ拡散後の閾値電
圧はＤＣＦＬ回路として十分その条件を満たしており、
また均一性にも優れている。この理由としてはゲート部
のリセスエッチング技術を使用していないため、エッチ
ングによるバラツキ及びダメージ層が生じていないこと
が挙げられる。また本発明方法によるＤＣＦＬ回路素子
を備えたリングオシレータにおいてゲート遅延時間及び
消費電力を測定したところ、ソース・ドレイン間電圧
1.5Ｖで９ｐｓ／ゲート, 1.0 ｍＷ／ゲートという良好
な特性が得られた。As is clear from Table 6, the threshold voltage after Si diffusion sufficiently satisfies the condition for the DCFL circuit,
It is also excellent in uniformity. The reason for this is that since the recess etching technique for the gate portion is not used, variations due to etching and a damaged layer are not generated. Further, when the gate delay time and the power consumption were measured in the ring oscillator equipped with the DCFL circuit element according to the method of the present invention, the voltage between the source and drain was measured.
Good characteristics of 9 ps / gate and 1.0 mW / gate at 1.5 V were obtained.

【０２２６】なお、 III−Ｖ族化合物半導体としては本
実施例に用いた半導体に限るものではない。また不純物
を拡散させる層はｉ−ＡｌＧａＡｓ層, ｉ−ＧａＡｓ層
の２層構造に限るものではない。The III-V group compound semiconductor is not limited to the semiconductor used in this embodiment. The layer for diffusing the impurities is not limited to the two-layer structure of the i-AlGaAs layer and the i-GaAs layer.

【０２２７】また、本実施例19におけるＳｉＮ膜はｉ−
ＧａＡｓ層156 及びｉ−ＡｌＧａＡｓ層155 からのＡｓ
の拡散防止のために用いており、他のＶ族原子の拡散防
止層で代用することもできる。また、本実施例19では変
調ドープＦＥＴに用いるＤＣＦＬ回路を製造する場合に
ついて述べたが、本実施例の適用対象はこれに限るもの
ではない。In addition, the SiN film in Example 19 was i-
As from the GaAs layer 156 and the i-AlGaAs layer 155
Is used to prevent the diffusion of Al, and a diffusion prevention layer for other V group atoms can be used as a substitute. In addition, although a case has been described with the nineteenth embodiment for manufacturing a DCFL circuit used for a modulation-doped FET, the application of the present embodiment is not limited to this.

【０２２８】（実施例20）本実施例20は、本発明のドー
ピング技術を用いて、異種のＨＥＭＴ同士あるいはＨＥ
ＭＴとＭＥＳＦＥＴとを集積化する例を示すものであ
る。(Embodiment 20) In Embodiment 20, different doping HEMTs or HEs are used by using the doping technique of the present invention.
It shows an example in which MT and MESFET are integrated.

【０２２９】（例１）図70は、１種類のＨＥＭＴと、Ｅ
型（エンハンスメントモード）及びＤ型（ディプレッシ
ョンモード）ＭＥＳＦＥＴとを用いたＤＣＦＬ（直接結
合型ＦＥＴ論理回路）を同一基板上に作製する場合の工
程を示す。(Example 1) FIG. 70 shows one type of HEMT and E
A process for producing a DCFL (direct coupling type FET logic circuit) using a D type (enhancement mode) and a D type (depletion mode) MESFET on the same substrate is shown.

【０２３０】まず図70(a) に示す如く、半絶縁性ＧａＡ
ｓ基板171 上に結晶成長法を用いてノンドープのｉ−Ｇ
ａＡｓ層172 及びｉ−ＡｌＧａＡｓ層173 からなるヘテ
ロ接合層を積層形成する。次にＥ型及びＤ型ＭＥＳＦＥ
Ｔの形成領域のｉ−ＡｌＧａＡｓ層173 全てとｉ−Ｇａ
Ａｓ層172 の厚み方向における一部とを、硫酸系エッチ
ャントによりエッチング除去する (図70(b))。そしてＨ
ＥＭＴ，Ｅ型ＭＥＳＦＥＴ，Ｄ型ＭＥＳＦＥＴの各形成
領域の所要位置に、表７に示す条件でプラズマＣＶＤ法
によりＳｉＯ_x 膜／ＳｉＮ膜の拡散源174,175,176 を堆
積する (図70(c))。First, as shown in FIG. 70 (a), semi-insulating GaA
undoped i-G on the s substrate 171 using the crystal growth method
A heterojunction layer composed of an aAs layer 172 and an i-AlGaAs layer 173 is formed by lamination. Next, E-type and D-type MESFE
All the i-AlGaAs layer 173 in the T formation region and i-Ga
A part of the As layer 172 in the thickness direction is removed by etching with a sulfuric acid-based etchant (FIG. 70 (b)). And H
Diffusion sources 174, 175, and 176 of SiO _x film / SiN film are deposited by plasma CVD under the conditions shown in Table 7 at the required positions of the EMT, E-type MESFET, and D-type MESFET forming regions (FIG. 70 (c)).

【０２３１】[0231]

【表７】 [Table 7]

【０２３２】その後、短時間熱処理(850℃，５秒）を行
うと、ＨＥＭＴ形成領域のｉ−ＡｌＧａＡｓ層173 にｎ
−ＡｌＧａＡｓ層177 が形成され、Ｅ型ＭＥＳＦＥＴ，
Ｄ型ＭＥＳＦＥＴの各形成領域のｉ−ＧａＡｓ層172 に
ｎ−ＧａＡｓ層178, 179が夫々形成される（図70(d))。
これらドーピング層（ｎ−ＡｌＧａＡｓ層177,ｎ−Ｇａ
Ａｓ層178, 179）は図71に示す如く、夫々所望する電子
濃度分布が得られる。最後に各ドーピング層上にソース
電極Ｓ，ドレイン電極Ｄ及びゲート電極Ｇを適宜形成す
る。Thereafter, a short time heat treatment (850 ° C., 5 seconds) is performed, and the i-AlGaAs layer 173 in the HEMT formation region is n-doped.
-AlGaAs layer 177 is formed, E-type MESFET,
The n-GaAs layers 178 and 179 are respectively formed on the i-GaAs layer 172 in each formation region of the D-type MESFET (FIG. 70 (d)).
These doping layers (n-AlGaAs layer 177, n-Ga
As layers 178 and 179) have desired electron concentration distributions, as shown in FIG. Finally, the source electrode S, the drain electrode D, and the gate electrode G are appropriately formed on each doping layer.

【０２３３】以上の如き例１により得られた各素子の特
性は以下のとおりである。 ＨＥＭＴ：ＮＦ＝0.50ｄＢ（12ＧHz） Ｅ型ＭＥＳＦＥＴ：閾値電圧Ｖ_th＝0.1 Ｖ 相互コンダクタンスｇ_m ＝500 ｍＳ／ｍｍ Ｄ型ＭＥＳＦＥＴ：閾値電圧Ｖ_th＝−1.0 Ｖ 相互コンダクタンスｇ_m ＝500 ｍＳ／ｍｍThe characteristics of each element obtained in Example 1 as described above are as follows. HEMT: NF = 0.50 dB (12 GHz) E-type MESFET: threshold voltage V _th = 0.1 V mutual conductance g _m = 500 mS / mm D-type MESFET: threshold voltage V _th = -1.0 V mutual conductance g _m = 500 mS / mm

【０２３４】このＤＣＦＬ回路では遅延時間10ｐｓ／ゲ
ートという高速動作が実現している。従って本実施例に
よればＥ型／Ｄ型ＭＥＳＦＥＴを用いたデジタル論理回
路と低雑音を有するＭＥＳＦＥＴとをモノリシックにし
かも少ない製造工程で製造することができる。また図70
に示すものと同様の製造工程により抵抗を製造すること
ができることは明らかである。This DCFL circuit realizes a high-speed operation with a delay time of 10 ps / gate. Therefore, according to this embodiment, the digital logic circuit using the E-type / D-type MESFET and the MESFET having low noise can be manufactured monolithically with a small number of manufacturing steps. Fig. 70
It is clear that the resistor can be manufactured by the manufacturing process similar to that shown in FIG.

【０２３５】（例２）次に、異種の特性を有するＨＥＭ
Ｔを備えるＭＭＩＣを製造する工程を図72に示す。ここ
ではＸ帯で低雑音特性を有するＨＥＭＴと高利得特性を
有するＨＥＭＴとを同一のヘテロ接合層上に作製する場
合について説明する。まず図72(a) に示す如く半絶縁性
ＧａＡｓ基板181 上に結晶成長法を用いてノンドープの
ｉ−ＧａＡｓ層182 及びｉ−ＡｌＧａＡｓ層183 からな
るヘテロ接合層を積層形成する。次にＨＥＭＴ2 の形成
領域のｉ−ＡｌＧａＡｓ層183 の厚み方向における一部
を、硫酸系エッチャントによりエッチング除去する。そ
してＨＥＭＴ1 , ＨＥＭＴ2 の各形成領域の所要位置
に、表８に示す条件でプラズマＣＶＤ法によりＳｉＯ_x
膜／ＳｉＮ膜の拡散源184, 185を堆積する (図72(b))。(Example 2) Next, an HEM having different characteristics
FIG. 72 shows a process of manufacturing an MMIC including T. Here, a case will be described where a HEMT having a low noise characteristic in the X band and a HEMT having a high gain characteristic are formed on the same heterojunction layer. First, as shown in FIG. 72 (a), a heterojunction layer comprising a non-doped i-GaAs layer 182 and an i-AlGaAs layer 183 is laminated on a semi-insulating GaAs substrate 181 by the crystal growth method. Next, a portion of the i-AlGaAs layer 183 in the HEMT2 forming region in the thickness direction is removed by etching with a sulfuric acid etchant. Then, SiO _x was formed at a required position of each HEMT1 and HEMT2 forming region by plasma CVD under the conditions shown in Table 8.
The diffusion sources 184 and 185 of the film / SiN film are deposited (FIG. 72 (b)).

【０２３６】[0236]

【表８】 [Table 8]

【０２３７】その後、短時間熱処理(850℃，５秒）を行
うと、ＨＥＭＴ1 , ＨＥＭＴ2 の各形成領域のｉ−Ａｌ
ＧａＡｓ層183 にｎ−ＡｌＧａＡｓ層186, 187が形成さ
れる（図72(c))。これらドーピング層（ｎ−ＡｌＧａＡ
ｓ層186, 187）は図73に示す如く、夫々所望する電子濃
度分布が得られる。最後に各ドーピング層上にソース電
極Ｓ，ドレイン電極Ｄ及びゲート電極Ｇを適宜形成す
る。以上の如き例２により得られた各素子の特性を表９
に示す。After that, a short-time heat treatment (850 ° C., 5 seconds) is performed, and i-Al in each formation region of HEMT1 and HEMT2 is formed.
The n-AlGaAs layers 186 and 187 are formed on the GaAs layer 183 (FIG. 72 (c)). These doping layers (n-AlGaA
As shown in FIG. 73, the s-layers 186 and 187) respectively have desired electron concentration distributions. Finally, the source electrode S, the drain electrode D, and the gate electrode G are appropriately formed on each doping layer. Table 9 shows the characteristics of each element obtained in Example 2 as described above.
Shown in.

【０２３８】[0238]

【表９】 [Table 9]

【０２３９】表９より明らかな如く例２によれば、低雑
音特性を有するＨＥＭＴ1 と高利得特性を有するＨＥＭ
Ｔ2 とを同一のヘテロ接合層上に作製することができ
る。従って例えば低雑音特性を必要とする初段にＨＥＭ
Ｔ1 を配設し、高利得を必要とする２，３段目にＨＥＭ
Ｔ2 を配設すれば、ＭＭＩＣ化したＸ帯の低雑音受信用
コンバータ増幅器を同一のヘテロ接合層上に作製するこ
とが可能となる。また同様にノンドープＡｌＧａＡｓ／
ＩｎＧａＡｓ／ＧａＡｓスードモルフィック基板におい
ても異種の特性を有するＨＥＭＴのＭＭＩＣを作製する
ことができる。As is clear from Table 9, according to Example 2, HEMT1 having a low noise characteristic and HEM having a high gain characteristic are provided.
T2 and T2 can be fabricated on the same heterojunction layer. Therefore, for example, the first stage HEM that requires low noise characteristics
H1 is installed in the 2nd and 3rd stages where T1 is installed and high gain is required.
By disposing T2, it becomes possible to fabricate an MMIC X band low noise receiving converter amplifier on the same heterojunction layer. Similarly, undoped AlGaAs /
HEMT MMICs having different characteristics can be manufactured even on InGaAs / GaAs pseudomorphic substrates.

【０２４０】また、図70に示す方法（例１）と図72に示
す方法（例２）とを組み合わせて同一基板上に２種類の
ＨＥＭＴ，２種類のＭＥＳＦＥＴを作製することも可能
である。例えば図70(b) に示すエッチング工程におい
て、ｉ−ＡｌＧａＡｓ層173 の厚みが異なる領域を形成
し、これらの領域に表２に示す条件で拡散源（ＳｉＯｘ
膜／ＳｉＮ膜）を別々に形成する。そして図70(c),図70
(d) に示す如き工程を行えば、２種類のＨＥＭＴ，２種
類のＭＥＳＦＥＴを同一基板上に作製することができ
る。It is also possible to fabricate two types of HEMTs and two types of MESFETs on the same substrate by combining the method shown in FIG. 70 (example 1) and the method shown in FIG. 72 (example 2). For example, in the etching process shown in FIG. 70 (b), regions having different thicknesses of the i-AlGaAs layer 173 are formed, and diffusion regions (SiOx) are formed in these regions under the conditions shown in Table 2.
Film / SiN film) is formed separately. And Fig. 70 (c), Fig. 70
By performing the process shown in (d), two types of HEMTs and two types of MESFETs can be manufactured on the same substrate.

【０２４１】さらに図70(d) に示す工程において、ｉ−
ＧａＡｓ層172 にドーピングを行って得られたドーピン
グ層上にショットキ電極及びオーミック電極を適宜形成
すればダイオードを作製することが可能であり、前記ド
ーピング層上にオーミック電極を形成すれば抵抗を作製
することも可能である。Further, in the step shown in FIG. 70 (d), i-
A diode can be produced by appropriately forming a Schottky electrode and an ohmic electrode on the doping layer obtained by doping the GaAs layer 172, and a resistor is produced by forming an ohmic electrode on the doping layer. It is also possible.

【０２４２】（実施例21）本実施例21は、本発明のドー
ピング技術を用いた電子波干渉素子の作製方法を示すも
のである。(Embodiment 21) This embodiment 21 shows a method for manufacturing an electron wave interference element using the doping technique of the present invention.

【０２４３】図74は、実施例21における電子波干渉素子
の基本的構造を示し、図74(a) はその平面図、図74(b)
は図74(a) のＡ−Ａ′における断面図である。図中191
は、表面から深さ0.2 μｍまでは半絶縁性ＧａＡｓ191
b、それ以下はｐ型ＧａＡｓ191aからなるＧａＡｓ基板
である。ＧａＡｓ基板191 の中央部には、その一部を残
した態様で、深さ0.3 μｍ程度の穴が設けられており、
その残存部の中心側の側壁には、拡散技術により形成し
た高濃度層からなるチャネル層192 が、厚さ0.1μｍ以
下（0.01〜0.1 μｍ程度）に形成されている。この際、
チャネル層192 の厚さが0.1 μｍ以下であるので、その
電子濃度は３×10¹⁸cm^-3程度となる。FIG. 74 shows the basic structure of the electron wave interference element in the twenty-first embodiment. FIG. 74 (a) is its plan view and FIG. 74 (b).
FIG. 74 is a sectional view taken along the line AA ′ in FIG. 74 (a). 191 in the figure
Is semi-insulating GaAs191 from the surface to a depth of 0.2 μm.
b and below are GaAs substrates made of p-type GaAs 191a. A hole having a depth of about 0.3 μm is formed in the central portion of the GaAs substrate 191, leaving a part thereof.
On the side wall on the center side of the remaining portion, a channel layer 192 made of a high concentration layer formed by a diffusion technique is formed with a thickness of 0.1 μm or less (about 0.01 to 0.1 μm). On this occasion,
Since the thickness of the channel layer 192 is 0.1 μm or less, its electron concentration is about 3 × 10 ¹⁸ cm ⁻³ .

【０２４４】チャネル層192 には、このチャネル層192
の長さを等分するような２箇所に電子注入電極195,電子
取り出し電極196 が設けられており、これらの電極195,
196間において、電子波が長さ0.2 μｍ以下の２通りの
経路（チャネル層）192a, 192b内を伝播できるようにな
る。また、残存部の辺縁側の側壁には、静電ポテンシャ
ルを印加するための高濃度層193 が形成され、この高濃
度層193 に接続してゲート電極194 が設けられている。The channel layer 192 includes the channel layer 192.
An electron injection electrode 195 and an electron extraction electrode 196 are provided at two locations that divide the length of each of the electrodes 195,
Between 196, the electron wave can propagate in two paths (channel layers) 192a and 192b having a length of 0.2 μm or less. Further, a high concentration layer 193 for applying an electrostatic potential is formed on the side wall on the side of the margin of the remaining portion, and a gate electrode 194 is provided in connection with the high concentration layer 193.

【０２４５】次に、動作について説明する。電子注入電
極195,電子取り出し電極196 間に電界を印加すると、電
子は各チャネル層192a, 192b内を通過する。ここで、チ
ャネル層192 は薄層化しているので電子のエネルギ準位
は量子化し、また、その位相は不純物からの散乱の影響
を受けることが少なくて乱されにくい。そして、チャネ
ル層192 の近傍に設けたゲート電極194 から高濃度層19
3 を介して適当な電位を印加することによって、両チャ
ネル層192a, 192b内を伝播する電子波は干渉を起こし、
その干渉状態を制御することができる。以上によって、
本実施例21の構造でも電子波干渉素子として機能する。Next, the operation will be described. When an electric field is applied between the electron injection electrode 195 and the electron extraction electrode 196, the electrons pass through the inside of each channel layer 192a, 192b. Here, since the channel layer 192 is made thin, the energy levels of electrons are quantized, and the phase thereof is less affected by scattering from impurities and is less likely to be disturbed. Then, from the gate electrode 194 provided in the vicinity of the channel layer 192 to the high concentration layer 19
By applying an appropriate potential via 3, electron waves propagating in both channel layers 192a, 192b cause interference,
The interference state can be controlled. By the above,
The structure of Example 21 also functions as an electron wave interference element.

【０２４６】次に、このような構成の電子波干渉素子の
製造方法について説明する。図75〜図77はその工程を示
す断面図であり、図74におけるＡ−Ａ′断面，Ｂ−Ｂ′
断面につき並列的に工程順に図示している。Next, a method of manufacturing the electron wave interference element having such a structure will be described. 75 to 77 are cross-sectional views showing the process, which are taken along the line AA ′ in FIG. 74 and the line BB ′.
The cross-sections are illustrated in parallel in process order.

【０２４７】まず、表面から深さ0.2 μｍまでは半絶縁
性ＧａＡｓ191b、それ以下はｐ型ＧａＡｓ191aからなる
ＧａＡｓ基板191 の主表面上に、フォトレジスト膜201
を所望の形状にパターン形成する（図75(a))。このフォ
トレジスト膜201 をマスクとして、ＲＩＥ法により、Ｇ
ａＡｓ基板191 に深さ0.3 μｍ程度の穴202 を形成する
（図75(b))。次いで、ＥＣＲ−ＣＶＤ法にて、全域にＳ
ｉＯ₂ 膜203 を厚さ1000Å程度形成する（図75(c))。First, a photoresist film 201 is formed on the main surface of a GaAs substrate 191 made of semi-insulating GaAs 191b from the surface to a depth of 0.2 μm, and p-type GaAs 191a below that.
Is patterned into a desired shape (FIG. 75 (a)). Using this photoresist film 201 as a mask, G
A hole 202 having a depth of about 0.3 μm is formed in the aAs substrate 191 (FIG. 75 (b)). Then, by the ECR-CVD method, S
An iO ₂ film 203 is formed with a thickness of about 1000Å (FIG. 75 (c)).

【０２４８】ＮＨ₄ Ｆ：ＨＦ＝120 ：１の混合液でスラ
イトエッチングを施して、ＧａＡｓ基板191 及びフォト
レジスト膜201 の側壁のＳｉＯ_x 膜203 を選択的に除去
する（図76(d))。リフトオフ法により、フォトレジスト
膜201 上のＳｉＯ₂ 膜203 を除去する（図76(e))。次
に、プラズマＣＶＤ法にて、Ｓｉ拡散用のＳｉＯ_x ／Ｓ
ｉＮ積層膜204 を全域に形成する（図76(f))。ＳｉＯ_x
／ＳｉＮ積層膜204 は例えば、下層がＳｉＯ_x 膜（膜
厚：150 Å程度）、上層がＳｉＮ膜（膜厚：450 Å程
度）からなる。ＲＩＥ法による異方性エッチングを施し
て、穴202 の側壁以外のＳｉＯ_x ／ＳｉＮ積層膜204 を
除去する（図76(g))。Slight etching is performed using a mixed solution of NH ₄ F: HF = 120: 1 to selectively remove the SiO _x film 203 on the sidewalls of the GaAs substrate 191 and the photoresist film 201 (FIG. 76 (d)). . The SiO ₂ film 203 on the photoresist film 201 is removed by the lift-off method (FIG. 76 (e)). Next, by plasma CVD method, SiO _x / S for Si diffusion
The iN laminated film 204 is formed over the entire area (FIG. 76 (f)). SiO _x
The / SiN laminated film 204 has, for example, a lower layer of a SiO _x film (film thickness: about 150 Å) and an upper layer of a SiN film (film thickness: about 450 Å). Anisotropic etching is performed by the RIE method to remove the SiO _x / SiN laminated film 204 other than the side wall of the hole 202 (FIG. 76 (g)).

【０２４９】Ｐ−ＣＶＤ法にて、アニール用の保護膜と
してのＳｉＮ膜205 を全域に厚さ1000Å程度形成する
（図77(h))。次いで、880 ℃，５秒のアニール処理を施
して、チャネル層192,高濃度層193 となる所望の厚さの
高濃度層を形成する（図77(i))。この際、形成する高濃
度層の厚さは、ＳｉＯ_x ／ＳｉＮ積層膜204 の形成条
件，アニール処理条件に応じて制御可能である。フォト
レジスト膜206 を所望の形状にパターン形成した後、こ
のフォトレジスト膜206 をマスクとして、電極形成領域
のＳｉＮ膜を選択的に除去する（図77(j))。次に、Ａｕ
Ｇｅ／Ｎｉからなる電極用の金属膜を蒸着し、リフトオ
フ法によりフォトレジスト膜206 上の金属膜を除去し、
450 ℃のＨ₂ 雰囲気で120 秒間の熱処理を施して、ゲー
ト電極194,電子注入電極195,電子取り出し電極196 を作
成する（図77(k))。By the P-CVD method, a SiN film 205 as a protective film for annealing is formed over the entire area to a thickness of about 1000Å (FIG. 77 (h)). Then, an annealing treatment is performed at 880 ° C. for 5 seconds to form a high-concentration layer having a desired thickness to be the channel layer 192 and the high-concentration layer 193 (FIG. 77 (i)). At this time, the thickness of the high-concentration layer to be formed can be controlled according to the formation conditions of the SiO _x / SiN laminated film 204 and the annealing treatment conditions. After patterning the photoresist film 206 into a desired shape, the SiN film in the electrode formation region is selectively removed using the photoresist film 206 as a mask (FIG. 77 (j)). Next, Au
A metal film for the electrode made of Ge / Ni is deposited, and the metal film on the photoresist film 206 is removed by a lift-off method.
The gate electrode 194, the electron injection electrode 195, and the electron extraction electrode 196 are formed by performing heat treatment for 120 seconds in an H ₂ atmosphere at 450 ° C. (FIG. 77 (k)).

【０２５０】以上の製造工程において用いられた主要技
術である微細パターンエッチング技術，電極形成技術等
は、一般的な化合物半導体装置の作製時に広く用いられ
ており、本実施例21の素子構造は、高密度集積化に適し
ていると言える。The fine pattern etching technique, electrode forming technique, etc., which are the main techniques used in the above manufacturing process, are widely used in the fabrication of general compound semiconductor devices, and the element structure of this Example 21 is It can be said that it is suitable for high-density integration.

【０２５１】[0251]

【発明の効果】以上のように、本発明のドーピング方法
では、 III−Ｖ族化合物半導体上にＳｉＯ_x 膜とＶ族原
子拡散防止膜とを成膜したウエハに熱処理を施して III
−Ｖ族化合物半導体中にシリコンを拡散させてドーピン
グを行うので、極めて容易に III−Ｖ族化合物半導体に
対して制御性が良いドーピング処理を施すことができ
る。そして、本発明のドーピング方法は、 III−Ｖ族化
合物半導体を用いる半導体デバイスの作製時に幅広く適
用することが可能であり、半導体デバイスの作製技術の
発展に大いに寄与することができる。As is evident from the foregoing description, in the doping method of the present invention, heat treatment is performed to the wafer was deposited with SiO _x film and Group V atomic diffusion preventing film on the III-V compound semiconductor III
Since doping is performed by diffusing silicon in the group-V compound semiconductor, it is possible to extremely easily perform the doping process with good controllability on the group-III compound semiconductor. The doping method of the present invention can be widely applied when manufacturing semiconductor devices using III-V group compound semiconductors, and can greatly contribute to the development of semiconductor device manufacturing technology.

【０２５２】また、請求項９の抵抗層では、抵抗層に凹
部を設けてあり、該凹部の側面に電流が流れるので、半
導体層の抵抗層占有面積を変化させずに、所望する抵抗
値で抵抗層を形成でき、また飽和電流値を増加させ、オ
ーミック特性を向上できる。Further, in the resistance layer according to the ninth aspect, since the concave portion is provided in the resistance layer and the current flows through the side surface of the concave portion, the resistance layer occupying area of the semiconductor layer is not changed and the desired resistance value is obtained. A resistance layer can be formed, a saturation current value can be increased, and ohmic characteristics can be improved.

【０２５３】また、請求項１０のＦＥＴの製造方法で
は、ＳｉＯｘ膜及びＶ族拡散防止膜からなる２層構造の
拡散源を形成し、熱処理を行ってＳｉを拡散するので、
従来ドーピングが困難であった部分にも面内均一性が良
好なドーピングを行うことが可能となり、高性能，高品
質なＦＥＴが得られる。In the method of manufacturing an FET according to claim 10 , since a diffusion source having a two-layer structure composed of a SiOx film and a group V diffusion prevention film is formed and heat treatment is performed to diffuse Si,
It is possible to perform doping with good in-plane uniformity even in a portion where it has been difficult to dope conventionally, and a high-performance and high-quality FET can be obtained.

【０２５４】また、請求項１１のＦＥＴの製造方法で
は、選択的に垂直にエッチングされたIII−Ｖ族の化合
物半導体基板にＳｉＯx 膜とＡｓ拡散防止膜との積層膜
を形成した後、熱処理を施すことによって動作層を形成
するので、化合物半導体基板の側面においても不純物濃
度が均一である動作層を容易に形成することができ、横
型の構成に比べて高性能化を実現できる縦型のＦＥＴを
III−Ｖ族の化合物半導体基板を用いても再現性良く製
造することが可能となる。Further, in the FET manufacturing method according to the eleventh aspect , after the laminated film of the SiOx film and the As diffusion preventing film is formed on the III-V group compound semiconductor substrate which is selectively vertically etched, the heat treatment is performed. Since the operation layer is formed by performing the application, it is possible to easily form an operation layer having a uniform impurity concentration even on the side surface of the compound semiconductor substrate, and it is possible to achieve higher performance than the lateral configuration. To
Even if a compound semiconductor substrate of III-V group is used, it can be manufactured with good reproducibility.

【０２５５】また、請求項１２のＦＥＴの製造方法で
は、段差部を有する III−Ｖ族の化合物半導体基板の段
差部側部及び段差部下部に、ＳｉＯx 膜とＶ族原子拡散
防止膜とを積層させた後、熱処理を施すことによって、
不純物拡散層を形成するので、化合物半導体基板におけ
る段差部の形状の如何にかかわらず、その側部に不純物
拡散層を容易に形成でき、トランジスタ特性の向上を図
れるＦＥＴを再現性良く良く製造することができる。According to the twelfth aspect of the method of manufacturing an FET, the SiOx film and the group V atom diffusion preventing film are laminated on the side of the step portion and below the step portion of the III-V group compound semiconductor substrate having the step portion. After applying the heat treatment,
Since the impurity diffusion layer is formed, it is possible to easily form the impurity diffusion layer on the side portion of the compound semiconductor substrate irrespective of the shape of the step portion and to improve the transistor characteristics, and to manufacture the FET with good reproducibility. You can

【０２５６】また、請求項１３のＦＥＴの製造方法は、
ＳｉＯx 膜及びＶ族原子拡散防止膜を形成し、熱処理を
行ってドーピング層を形成した後、高濃度のドーピング
層を形成する領域のみＳｉＯx 膜及びＶ族原子拡散防止
膜を残してさらに熱処理を施すことにより、容易により
高い不純物濃度を有するドーピング層を選択的に形成す
ることができ、製造工程の簡素化，歩留りの向上が実現
する。The method of manufacturing the FET according to claim 13 is
After forming the SiOx film and the group V atom diffusion preventing film and performing the heat treatment to form the doping layer, the heat treatment is further performed only on the region where the high concentration doping layer is formed, leaving the SiOx film and the group V atom diffusion preventing film. As a result, a doping layer having a higher impurity concentration can be selectively formed, and the manufacturing process can be simplified and the yield can be improved.

【０２５７】また、請求項１４，１５の半導体回路素子
の製造方法では、上述のドーピング方法を使用し、Ｖ族
原子拡散防止膜の膜厚を制御することにより、高価なイ
オン注入装置を使用することなく、単一の熱処理によっ
て数種の抵抗値を有する半導体集積回路素子を作製する
ことができ、コストが低減される。Further, in the method for manufacturing a semiconductor circuit element according to the fourteenth and fifteenth aspects, an expensive ion implantation apparatus is used by using the above-mentioned doping method and controlling the film thickness of the group V atom diffusion preventing film. Without doing so, a semiconductor integrated circuit element having several resistance values can be manufactured by a single heat treatment, and the cost is reduced.

【０２５８】また、請求項１６のＦＥＴの製造方法で
は、製造されたＦＥＴの電流値及び閾値電圧が所望値よ
りも低い場合に、低温で加熱処理することによりドーピ
ング層に存在するＳｉをさらに拡散させて、電流値及び
閾値電圧を高め、その所望値を得ることができるので歩
留りが向上する。Further, in the method of manufacturing an FET according to claim 16 , when the current value and the threshold voltage of the manufactured FET are lower than desired values, the Si existing in the doping layer is further diffused by heat treatment at a low temperature. Then, the current value and the threshold voltage can be increased and the desired values can be obtained, so that the yield is improved.

【０２５９】また、請求項１７の電気伝導領域の作製方
法では、 III−Ｖ族化合半導体上にＳｉＯx 膜とＶ族原
子拡散防止膜とをこの順に形成し、１次元または２次元
の電気伝導領域形成部以外のＶ族原子拡散防止膜を除去
した後、熱処理を施すだけでＳｉを所望領域の III−Ｖ
族化合物半導体内へ拡散させることができる。しかもこ
の方法によるとエッチング等の処理を III−Ｖ族化合物
半導体へ施す必要がないため、欠陥を生じることがな
く、良好な電気伝導領域を得ることができる。Further, in the method of manufacturing an electric conduction region according to the seventeenth aspect , a SiOx film and a group V atom diffusion prevention film are formed in this order on a III-V compound semiconductor, and a one-dimensional or two-dimensional electric conduction region is formed. After removing the group V atom diffusion preventive film other than the formation portion, heat treatment is simply performed to turn Si into a desired region of III-V.
It can be diffused into the group compound semiconductor. Moreover, according to this method, it is not necessary to perform a treatment such as etching on the III-V group compound semiconductor, so that no defect occurs and a good electric conduction region can be obtained.

【０２６０】また、請求項１８の量子細線の形成方法で
は、 III−Ｖ族化合物半導体基板に空孔を生成し、ここ
にＳｉを拡散させることにより、結晶欠陥を生じること
なく量子細線を形成することができる。また、Ｓｉを拡
散させるチャネル幅は、 III−Ｖ族化合物半導体基板上
で形成する拡散層の厚さを制御することにより決定され
るので、精度良く細く形成することができる。更に段差
を設けるためのＳｉ拡散防止層の側壁に沿って量子細線
を形成でき、形状に制約を受けることがない。In the method for forming a quantum wire according to the eighteenth aspect, a hole is formed in the III-V compound semiconductor substrate and Si is diffused therein to form a quantum wire without causing crystal defects. be able to. Further, the channel width for diffusing Si is determined by controlling the thickness of the diffusion layer formed on the III-V compound semiconductor substrate, so that it can be formed accurately and thinly. Further, the quantum wires can be formed along the side wall of the Si diffusion preventing layer for providing the step, and the shape is not restricted.

【０２６１】また、請求項１９の量子細線の形成方法に
おいては、異種類の III−Ｖ族化合物半導体に形成され
た拡散部の深さの差を量子細線のチャネル幅とするの
で、結晶欠陥を生じさせずに、チャネル幅が精度良く細
い量子細線を形成することができる。Further, in the method for forming a quantum wire according to claim 19 , since the difference in depth of diffusion portions formed in different kinds of III-V group compound semiconductors is used as the channel width of the quantum wire, crystal defects are caused. It is possible to form a thin quantum wire with an accurate channel width without causing it.

【０２６２】また、請求項２０の量子細線の形成方法で
は、広禁止帯半導体層の断面形状を鋸歯状に加工し、そ
の表面にドーピング層を形成するので、鋸歯状の凹部で
あるドーピング層は狭禁止帯半導体層／広禁止帯半導体
層界面に近いため、この位置における狭禁止帯半導体層
には電子が溜まり、極めて幅が狭いチャネル層である量
子細線を得ることができ、また、得られた量子細線に
は、不純物または結晶欠陥等の欠陥が存在することはほ
とんどない。Further, in the method for forming a quantum wire according to claim 20 , since the cross-sectional shape of the wide band gap semiconductor layer is processed into a sawtooth shape and the doping layer is formed on the surface thereof, the doping layer which is a sawtooth-shaped recess is formed. Since the narrow forbidden band semiconductor layer / wide forbidden band semiconductor layer interface is close, electrons are accumulated in the narrow forbidden band semiconductor layer at this position, and a quantum wire which is an extremely narrow channel layer can be obtained and obtained. The quantum wire has almost no defects such as impurities or crystal defects.

【０２６３】また、請求項２１の量子箱の形成方法で
は、Ｖ族原子拡散防止膜を鋸歯状の凹凸に交叉する方向
に形成することにより、ドーピング層の形成範囲が制限
され、極めて幅が狭く、長さも制限されたチャネル層で
ある量子箱を得ることができ、また、得られた量子箱に
は、不純物または結晶欠陥等の欠陥が存在することはほ
とんどない。In the method of forming a quantum box according to claim 21 , the group V atom diffusion preventing film is formed in a direction intersecting with the saw-toothed concavities and convexities, whereby the forming range of the doping layer is limited and the width is extremely narrow. It is possible to obtain a quantum box which is a channel layer having a limited length, and the obtained quantum box has almost no defects such as impurities or crystal defects.

【０２６４】また、請求項２２の量子細線トランジスタ
では、請求項２０に応じて形成した量子細線を使用して
いるので、良好な特性を有する。The quantum wire transistor according to claim 22 has good characteristics because the quantum wire formed according to claim 20 is used.

【０２６５】また、請求項２３の半導体回路素子の製造
方法では、ＳｉＯx 膜／Ｖ族原子拡散防止膜からなる２
層構造の拡散源を III−Ｖ族化合物の半導体層上に形成
して熱処理することにより、半導体層に所定の深さ, 所
定の濃度でＳｉを拡散させることができるので、選択エ
ッチング技術を用いることなく変調ドープＦＥＴの如き
半導体回路素子を製造できる。Further, in the method for manufacturing a semiconductor circuit element according to the twenty- third aspect of the present invention, it is preferable that the SiOx film / group V atom diffusion prevention film 2
Since a diffusion source having a layered structure is formed on a semiconductor layer of a III-V group compound and heat-treated, Si can be diffused into the semiconductor layer at a predetermined depth and a predetermined concentration. Therefore, a selective etching technique is used. It is possible to manufacture a semiconductor circuit device such as a modulation-doped FET without a need.

【０２６６】また、請求項２４，２５の半導体集積回路
の製造方法では、上述のドーピング方法を使用すること
により、従来困難であった異なる特性を有する複数の素
子のモノリシック化を容易に実現することができ、通信
デバイスの小型化が可能となり、しかもその製造工程を
煩雑化することはない。[0266] In the manufacturing method of the semiconductor integrated circuit according to claim 24, 25, by using the above-described doping method, possible to easily realize the monolithic multiple elements having conventionally difficult even different properties Therefore, the communication device can be downsized, and the manufacturing process thereof is not complicated.

【０２６７】更に、請求項２６の電子波干渉素子では、
拡散技術により形成した高濃度層をチャネル層としたの
で、化合物半導体基板の表面の任意の位置に集積回路化
に適した構造をなす任意の形状，寸法の電子波干渉素子
を得ることができる。Furthermore, in the electron wave interference element of claim 26 ,
Since the high-concentration layer formed by the diffusion technique is used as the channel layer, it is possible to obtain an electron wave interference element having an arbitrary shape and size having a structure suitable for integration into an integrated circuit at an arbitrary position on the surface of the compound semiconductor substrate.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のドーピング方法の原理を説明するため
のＳｉＯ_x 膜／ＳｉＮ膜の積層膜構造を示す断面図であ
る。FIG. 1 is a cross-sectional view showing a laminated film structure of a SiO _x film / SiN film for explaining the principle of a doping method of the present invention.

【図２】本発明におけるＳｉドーピングのメカニズムを
示す模式図である。FIG. 2 is a schematic view showing the mechanism of Si doping in the present invention.

【図３】ＳｉＯ_x 膜の膜質とドーピングの発生状況との
関係を示すグラフである。FIG. 3 is a graph showing the relationship between the film quality of a SiO _x film and the occurrence of doping.

【図４】Ｓｉ濃度分布及び電子濃度分布を示すグラフで
ある。FIG. 4 is a graph showing Si concentration distribution and electron concentration distribution.

【図５】ＳｉＯ_x 膜の成膜時のガス流量と電子濃度分布
との相関を説明するための電子濃度分布を示すグラフで
ある。FIG. 5 is a graph showing an electron concentration distribution for explaining a correlation between a gas flow rate and an electron concentration distribution when forming a SiO _x film.

【図６】ＳｉＯ_x 膜の膜厚と電子濃度分布との相関を説
明するための電子濃度分布を示すグラフである。FIG. 6 is a graph showing an electron concentration distribution for explaining the correlation between the film thickness of a SiO _x film and the electron concentration distribution.

【図７】ＳｉＯ_x 膜の成膜温度と電子濃度分布との相関
を説明するための電子濃度分布を示すグラフである。FIG. 7 is a graph showing an electron concentration distribution for explaining a correlation between a deposition temperature of a SiO _x film and an electron concentration distribution.

【図８】ＳｉＮ膜の成膜時のガス流量と電子濃度分布と
の相関を説明するための電子濃度分布を示すグラフであ
る。FIG. 8 is a graph showing the electron concentration distribution for explaining the correlation between the gas flow rate and the electron concentration distribution when forming the SiN film.

【図９】熱処理温度と電子濃度分布との相関を説明する
ための電子濃度分布を示すグラフである。FIG. 9 is a graph showing an electron concentration distribution for explaining the correlation between the heat treatment temperature and the electron concentration distribution.

【図１０】本発明の一例に使用するウエハの構造を示す
断面図である。FIG. 10 is a cross-sectional view showing the structure of a wafer used in an example of the present invention.

【図１１】ＡｌＧａＡｓに本発明を適用した場合の電子
濃度分布を示すグラフである。FIG. 11 is a graph showing an electron concentration distribution when the present invention is applied to AlGaAs.

【図１２】実施例８の例１の抵抗層が形成された半導体
装置の斜視図である。FIG. 12 is a perspective view of a semiconductor device in which a resistance layer of Example 1 of Example 8 is formed.

【図１３】図12のＸ−Ｘ線での断面図である。13 is a cross-sectional view taken along line XX of FIG.

【図１４】実施例８の例１の凹部の形状例を示した平面
図である。FIG. 14 is a plan view showing an example of the shape of a recess of Example 1 of Example 8.

【図１５】実施例８の例１の抵抗層の電流−電圧の関係
を示したグラフである。FIG. 15 is a graph showing a current-voltage relationship of a resistance layer of Example 1 of Example 8.

【図１６】実施例８の例２の抵抗層が形成された半導体
装置の斜視図である。FIG. 16 is a perspective view of a semiconductor device in which a resistance layer of Example 2 of Example 8 is formed.

【図１７】図16のＸ−Ｘ線での断面図である。17 is a sectional view taken along line XX of FIG.

【図１８】実施例８の例３の抵抗層が形成された半導体
装置の斜視図である。FIG. 18 is a perspective view of a semiconductor device in which a resistance layer of Example 3 of Example 8 is formed.

【図１９】図18のＸ−Ｘ線での断面図である。19 is a cross-sectional view taken along line XX of FIG.

【図２０】実施例８の例２，例３の抵抗層の電流−電圧
の関係を示したグラフである。20 is a graph showing the current-voltage relationship of the resistance layers of Example 2 and Example 3 of Example 8. FIG.

【図２１】実施例９の電界効果型トランジスタの製造方
法の工程を示す断面図である。FIG. 21 is a cross-sectional view showing a step of the method for manufacturing the field effect transistor of Example 9.

【図２２】実施例９の電界効果型トランジスタの製造方
法の工程を示す断面図である。FIG. 22 is a cross-sectional view showing a step of the method for manufacturing the field effect transistor of Example 9.

【図２３】図22に示す拡散層の電子濃度分布を示すグラ
フである。23 is a graph showing an electron concentration distribution of the diffusion layer shown in FIG.

【図２４】実施例10の電界効果型トランジスタの製造方
法の工程を示す断面図である。FIG. 24 is a cross-sectional view showing a step of the method for manufacturing the field effect transistor of Example 10.

【図２５】実施例11の例１の電界効果型トランジスタの
断面構造図である。FIG. 25 is a cross-sectional structure diagram of the field effect transistor of Example 1 of Example 11.

【図２６】実施例11の例２の電界効果型トランジスタの
断面構造図である。FIG. 26 is a cross-sectional structure diagram of the field-effect transistor of Example 2 of Example 11.

【図２７】実施例11の例３の電界効果型トランジスタの
断面構造図である。27 is a cross-sectional structure diagram of the field effect transistor of Example 3 of Example 11. FIG.

【図２８】図27に示す電界効果型トランジスタの製造工
程を示す断面図である。28 is a cross-sectional view showing the manufacturing process of the field effect transistor shown in FIG. 27. FIG.

【図２９】実施例11の例４の電界効果型トランジスタの
断面構造図である。29 is a cross-sectional structure diagram of the field effect transistor of Example 4 of Example 11. FIG.

【図３０】実施例12の例１の電界効果型トランジスタの
製造方法の工程を示す断面図である。FIG. 30 is a cross-sectional view showing a step in the method for manufacturing the field-effect transistor of Example 1 of Example 12.

【図３１】実施例12の例２の電界効果型トランジスタの
製造方法の工程を示す断面図である。FIG. 31 is a cross-sectional view showing a step in the method for manufacturing the field-effect transistor of Example 2 of Example 12.

【図３２】図30, 図31に示すドーピング層の電子濃度を
示すグラフである。32 is a graph showing the electron concentration of the doping layer shown in FIGS. 30 and 31. FIG.

【図３３】ＳｉＮ膜の膜厚とシート導電度との関係を示
すグラフである。FIG. 33 is a graph showing the relationship between the film thickness of the SiN film and the sheet conductivity.

【図３４】実施例13において導電層を形成する方法を示
す断面図である。FIG. 34 is a cross-sectional view showing the method of forming the conductive layer in Example 13.

【図３５】実施例13のＧａＡｓ型電界効果型トランジス
タの製造方法の工程を示す断面図である。FIG. 35 is a cross-sectional view showing a step in the method of manufacturing the GaAs field effect transistor of Example 13.

【図３６】実施例13のＥ型及びＤ型の電界効果型トラン
ジスタ製造方法の工程を示す断面図である。FIG. 36 is a cross-sectional view showing a step in the method of manufacturing an E-type and D-type field effect transistor of Example 13.

【図３７】実施例13の変調ドープ電界効果型トランジス
タの製造方法の工程を示す断面図である。FIG. 37 is a cross-sectional view showing a step in the method for manufacturing the modulation-doped field effect transistor of Example 13.

【図３８】実施例13のＥ型及びＤ型変調ドープ電界効果
型トランジスタの製造方法の工程を示す断面図である。FIG. 38 is a cross-sectional view showing a step in a method for manufacturing an E-type and D-type modulation-doped field effect transistor of Example 13.

【図３９】実施例14におけるＳｉドーピング層の形成過
程における構造を示した断面図である。FIG. 39 is a sectional view showing a structure in the process of forming a Si doping layer in Example 14.

【図４０】実施例14において第２の熱処理を行った場合
のキャリア濃度を測定した結果を示したグラフである。FIG. 40 is a graph showing the results of measuring the carrier concentration when the second heat treatment was performed in Example 14.

【図４１】実施例14の製造段階におけるＭＥＳＦＥＴの
構造を示す断面図である。FIG. 41 is a cross-sectional view showing the structure of MESFET in the manufacturing stage of Example 14;

【図４２】実施例14の製造段階途中における変調ドープ
トランジスタの構造を示す断面図である。FIG. 42 is a cross-sectional view showing the structure of the modulation doped transistor in the middle of the manufacturing process of Example 14;

【図４３】実施例15の電気伝導領域の作製方法の工程を
示す断面図である。FIG. 43 is a cross-sectional view showing a step in the method for producing the electrically conductive region of Example 15.

【図４４】実施例15により得られる１次元電気伝導領域
を示す模式図である。FIG. 44 is a schematic diagram showing a one-dimensional electric conduction region obtained in Example 15.

【図４５】実施例16の例１の量子細線の形成段階におけ
る化合物半導体基板の断面図である。45 is a cross-sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 1 of Example 16. FIG.

【図４６】実施例16の例１の量子細線の形成段階におけ
る化合物半導体基板の断面図である。FIG. 46 is a sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 1 of Example 16.

【図４７】実施例16の例１の量子細線の形成段階におけ
る化合物半導体基板の断面図である。47 is a cross-sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 1 of Example 16. FIG.

【図４８】実施例16の例１の量子細線の形成段階におけ
る化合物半導体基板の断面図である。48 is a sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 1 of Example 16. FIG.

【図４９】実施例16の例２の量子細線の形成段階におけ
る化合物半導体基板の断面図である。FIG. 49 is a cross-sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 2 of Example 16.

【図５０】実施例16の例２の量子細線の形成段階におけ
る化合物半導体基板の断面図である。50 is a sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 2 of Example 16. FIG.

【図５１】実施例16の例２の量子細線の形成段階におけ
る化合物半導体基板の断面図である。51 is a cross-sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 2 of Example 16. FIG.

【図５２】実施例16の例２の量子細線の形成段階におけ
る化合物半導体基板の断面図である。52 is a cross-sectional view of the compound semiconductor substrate at the stage of forming quantum wires in Example 2 of Example 16. FIG.

【図５３】実施例16の例３により量子細線を形成した化
合物半導体基板の平面図である。53 is a plan view of a compound semiconductor substrate having a quantum wire formed therein according to Example 3 of Example 16. FIG.

【図５４】実施例17の例１の量子細線の形成段階におけ
る基板の断面図である。FIG. 54 is a cross-sectional view of the substrate at the stage of forming quantum wires in Example 1 of Example 17.

【図５５】実施例17の例１の量子細線の形成段階におけ
る基板の断面図である。55 is a cross-sectional view of the substrate at the stage of forming quantum wires in Example 1 of Example 17. FIG.

【図５６】実施例17の例１の量子細線の形成段階におけ
る基板の断面図である。FIG. 56 is a cross-sectional view of the substrate at a stage of forming quantum wires in Example 1 of Example 17.

【図５７】実施例17の例１の量子細線の形成段階におけ
る基板の断面図である。FIG. 57 is a cross-sectional view of the substrate at the stage of forming quantum wires in Example 1 of Example 17.

【図５８】実施例17の例２の量子細線の形成段階におけ
る基板の断面図である。FIG. 58 is a cross-sectional view of the substrate at the stage of forming quantum wires in Example 2 of Example 17.

【図５９】実施例17の例２の量子細線の形成段階におけ
る基板の断面図である。FIG. 59 is a cross-sectional view of the substrate at a stage of forming quantum wires in Example 2 of Example 17.

【図６０】実施例17の例２の量子細線の形成段階におけ
る基板の断面図である。FIG. 60 is a cross-sectional view of the substrate at a stage of forming quantum wires in Example 2 of Example 17.

【図６１】実施例17の例２の量子細線の形成段階におけ
る基板の断面図である。61 is a cross-sectional view of the substrate at the stage of forming the quantum wires in Example 2 of Example 17. FIG.

【図６２】実施例17の例３の量子細線の形成段階におけ
る基板の断面図である。FIG. 62 is a cross-sectional view of the substrate at a stage of forming quantum wires in Example 3 of Example 17.

【図６３】実施例17の例３の量子細線の形成段階におけ
る基板の断面図である。63 is a cross-sectional view of the substrate at a stage of forming quantum wires in Example 3 of Example 17. FIG.

【図６４】実施例18により得られる量子細線（または量
子箱）を示す断面図である。64 is a cross-sectional view showing a quantum wire (or a quantum box) obtained in Example 18. FIG.

【図６５】実施例18の量子細線の形成方法の工程を示す
断面図である。FIG. 65 is a cross-sectional view showing a step in the method for forming a quantum wire according to Example 18.

【図６６】実施例18における量子細線トランジスタを示
す斜視図である。FIG. 66 is a perspective view showing a quantum wire transistor according to an eighteenth embodiment.

【図６７】実施例18における量子箱の形成方法を説明す
るための部分斜視図である。FIG. 67 is a partial perspective view for explaining the quantum box forming method in Example 18.

【図６８】実施例19の半導体回路素子の製造方法の工程
を示す断面図である。FIG. 68 is a cross-sectional view showing a step of the method for manufacturing the semiconductor circuit element of Example 19.

【図６９】実施例19における拡散層の電子濃度分布を示
すグラフである。FIG. 69 is a graph showing an electron concentration distribution of a diffusion layer in Example 19.

【図７０】実施例20の例１の半導体集積回路の製造方法
の工程を示す断面図である。FIG. 70 is a cross-sectional view showing the step of the method for manufacturing the semiconductor integrated circuit of Example 1 of Example 20.

【図７１】図70に示す製造方法により得られるドーピン
グ層の電子濃度分布を示すグラフである。71 is a graph showing an electron concentration distribution of a doping layer obtained by the manufacturing method shown in FIG. 70.

【図７２】実施例20の例２の半導体集積回路の製造方法
の工程を示す断面図である。72 is a sectional view showing a step in the method for manufacturing the semiconductor integrated circuit of Example 2 of Example 20. FIG.

【図７３】図72に示す製造方法により得られるドーピン
グ層の電子濃度分布を示すグラフである。73 is a graph showing an electron concentration distribution of a doping layer obtained by the manufacturing method shown in FIG.

【図７４】実施例21の電子波干渉素子の基本構造を示す
平面図及び断面図である。74A and 74B are a plan view and a cross-sectional view showing the basic structure of the electron wave interference element according to the twenty-first embodiment.

【図７５】実施例21の電子波干渉素子の製造方法の工程
を示す断面図である。FIG. 75 is a cross-sectional view showing a step in the method of manufacturing the electron wave interference element of Example 21.

【図７６】実施例21の電子波干渉素子の製造方法の工程
を示す断面図である。FIG. 76 is a cross-sectional view showing a step in the method of manufacturing the electron wave interference element of Example 21.

【図７７】実施例21の電子波干渉素子の製造方法の工程
を示す断面図である。77 is a cross-sectional view showing a step in the method of manufacturing the electron wave interference element of Example 21. FIG.

【符号の説明】[Explanation of symbols]

１ ＧａＡｓ基板 ２ ＳｉＯ_x 膜 ３ ＳｉＮ膜 11 半導体基板 12 ＳｉＯｘ／ＳｉＮ積層膜 13 抵抗層 13a, 13b, 13c 凹部 14 電極 21 ＧａＡｓ基板 22 低濃度ドーピング層 23 Ｔ型ゲート電極 24 拡散源 25 ＳｉＯ₂ 膜 26 高濃度ドーピング層 27 中濃度ドーピング層 28 オーミック電極 31 ＧａＡｓ基板 32 ＳｉＯ_x 膜 33 ＳｉＮ膜 34 動作層 35 ソース電極 36 ドレイン電極 37 Ｓｉ₃ Ｎ₄ 膜 38 ゲート電極 41 ソース電極 42 ゲート電極 43 ドレイン電極 44 ｎ⁺ 層 45 動作層（ｎ層） 46 ｎ^- 層 47 ＳｉＯ_x 膜 48 ＳｉＮ膜 50, 51 ＧａＡｓ基板 52 拡散源 53 ｎ層 54 ゲート電極 55 ｎ⁺ 層 56 オーミック電極 57 ＧａＡｓ層 58 ＡｌＧａＡｓ層 61 ＧａＡｓ基板 62 ＳｉＯ_x 膜 63, 67 ＳｉＮ膜 64 拡散源 71, 72, 73 導電層 74 ＡｌＧａＡｓ層 77 導電層 78 拡散ドーピング層 79 ２次元電子ガス層 80, 81 拡散ドーピング層 82 導電層 83, 84 ２次元電子ガス層 91 ＧａＡｓ基板 91a, 91b ドーピング層 92 ＳｉＯ_x 膜 93 ＳｉＮ膜 97 ＧａＡｓ層 98 ＡｌＧａＡｓ層 98a, 98bドーピング層 101 ヘテロ接合基板 101a ｉ−ＧａＡｓ層 101b ｉ−ＡｌＧａＡｓ層 102 拡散源 102a ＳｉＯ_x 膜 102b ＳｉＮ膜 103 ｎ−ＡｌＧａＡｓ層 104 ２次元電気伝導領域 105 １次元電気伝導領域 115 ＡｌＧａＡｓ層 116 ＳｉＮ層 117 ＳｉＯ_x 膜 118 ＳｉＮ膜 119 拡散部 121 ＧａＡｓ層 122 ＡｌＧａＡｓ層 123 ＳｉＯ_x 膜 124 ＳｉＮ膜 130 量子細線 131 ＧａＡｓ基板 132 ＧａＡｓ層 133 ＡｌＧａＡｓ層 135 拡散源 136 ドーピング層 137 量子細線 138 オーミック電極 139 ショットキ電極 140 ＳｉＯ_x 膜 141 ＳｉＮ膜 142 量子箱 151 ＧａＡｓ基板 152 ｉ−ＧａＡｓ層 153 スペーサー層 154 ｎ−ＡｌＧａＡｓ層 155 ｉ−ＡｌＧａＡｓ層 156 ｉ−ＧａＡｓ層 157 高融点金属ゲート 158 サイドウォール 159 拡散源 171 ＧａＡｓ基板 172 ｉ−ＧａＡｓ層 173 ｉ−ＡｌＧａＡｓ層 174, 175, 176 拡散源 181 ＧａＡｓ基板 182 ｉ−ＧａＡｓ層 183 ｉ−ＡｌＧａＡｓ層 184, 185 拡散源 191 ＧａＡｓ基板 192 ｐ型ＧａＡｓ 193 ポテンシャル印加用の高濃度層 194 ゲート電極 195 電子注入電極 196 電子取り出し電極1 GaAs Substrate 2 SiO _x Film 3 SiN Film 11 Semiconductor Substrate 12 SiOx / SiN Laminated Film 13 Resistive Layers 13a, 13b, 13c Recess 14 Electrode 21 GaAs Substrate 22 Low Concentration Doping Layer 23 T-type Gate Electrode 24 Diffusion Source 25 SiO ₂ Film 26 Highly-doped layer 27 Medium-doped layer 28 Ohmic electrode 31 GaAs substrate 32 SiO _x film 33 SiN film 34 Operating layer 35 Source electrode 36 Drain electrode 37 Si ₃ N ₄ film 38 Gate electrode 41 Source electrode 42 Gate electrode 43 Drain electrode 44 n ⁺ layer 45 operating layer (n layer) 46 n ⁻ layer 47 SiO _x film 48 SiN film 50, 51 GaAs substrate 52 diffusion source 53 n layer 54 gate electrode 55 n ⁺ layer 56 ohmic electrode 57 GaAs layer 58 AlGaAs layer 61 GaAs substrate 62 SiO _x film 63, 67 SiN film 64 Diffusion source 71, 72, 73 Conductive layer 74 AlGaAs layer 77 Conductive layer 78 Diffused doping layer 79 Two-dimensional electron gas layer 80, 81 Diffusion doped layer 82 Conductive layer 83, 84 2 Dimension electric Gas layer 91 GaAs substrate 91a, 91b doped layer 92 SiO _x film 93 SiN film 97 GaAs layer 98 AlGaAs layer 98a, 98b doped layer 101 Heterojunction substrate 101a i-GaAs layer 101b i-AlGaAs layer 102 diffusion source 102a SiO _x film 102b SiN film 103 n-AlGaAs layer 104 Two-dimensional electric conduction region 105 One-dimensional electric conduction region 115 AlGaAs layer 116 SiN layer 117 SiO _x film 118 SiN film 119 Diffusion part 121 GaAs layer 122 AlGaAs layer 123 SiO _x film 124 SiN film 130 Quantum Fine wire 131 GaAs substrate 132 GaAs layer 133 AlGaAs layer 135 Diffusion source 136 Doping layer 137 Quantum wire 138 Ohmic electrode 139 Schottky electrode 140 SiO _x film 141 SiN film 142 Quantum box 151 GaAs substrate 152 i-GaAs layer 153 Spacer layer 154 n-AlGaAs Layer 155 i-AlGaAs layer 156 i-GaAs layer 157 Refractory metal gate 158 Sidewall 159 Diffusion 171 GaAs substrate 172 i-GaAs layer 173 i-AlGaAs layer 174, 175, 176 Diffusion source 181 GaAs substrate 182 i-GaAs layer 183 i-AlGaAs layer 184, 185 Diffusion source 191 GaAs substrate 192 p-type GaAs 193 For potential application High concentration layer 194 Gate electrode 195 Electron injection electrode 196 Electron extraction electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/06 ６０１ Ｈ０１Ｌ 29/80 Ｅ 27/04 Ｐ 29/778 29/812 (31)優先権主張番号 特願平4−183260 (32)優先日 平成４年６月16日(1992．6．16) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−186196 (32)優先日 平成４年６月18日(1992．6．18) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−186375 (32)優先日 平成４年６月19日(1992．6．19) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−186376 (32)優先日 平成４年６月19日(1992．6．19) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−312744 (32)優先日 平成４年10月27日(1992．10．27) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−316248 (32)優先日 平成４年10月30日(1992．10．30) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−310559 (32)優先日 平成４年11月19日(1992．11．19) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−345473 (32)優先日 平成４年11月30日(1992．11．30) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−3612 (32)優先日 平成５年１月12日(1993．1．12) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−5307 (32)優先日 平成５年１月14日(1993．1．14) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−6950 (32)優先日 平成５年１月19日(1993．1．19) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平5−54053 (32)優先日 平成５年３月15日(1993．3．15) (33)優先権主張国 日本（ＪＰ） (72)発明者 藤井 栄美 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 東野 太栄 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 山田 節 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 永松 昭仁 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 黒瀬 尚 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 井上 大二朗 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 松村 浩二 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭49−32580（ＪＰ，Ａ) 特開 平６−204151（ＪＰ，Ａ) 特開 平６−236895（ＪＰ，Ａ) 電子材料，日本，1993年 １月 １ 日，Ｖｏｌ．32，Ｎｏ．１，ｐ．38−44 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/22 H01L 27/095 H01L 29/06 H01L 29/778 H01L 29/812 (54)【発明の名称】 ドーピング方法、半導体装置、抵抗層、電界効果型トランジスタの製造方法、半導体回路素子の 製造方法、電気伝導領域の作製方法、量子細線の形成方法、量子箱の形成方法、量子細線トラン ジスタ、半導体集積回路の製造方法、電子波干渉素子─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ Identification code FI H01L 29/06 601 H01L 29/80 E 27/04 P 29/778 29/812 (31) Priority claim number Japanese Patent Application No. 4- 183260 (32) Priority date June 16, 1992 (June 16, 1992) (33) Priority claiming country Japan (JP) (31) Priority claim number Japanese Patent Application No. 4-186196 (32) Priority date Heisei June 18, 1992 (June 18, 1992) (33) Priority claiming country Japan (JP) (31) Priority claim number Japanese Patent Application No. 4-186375 (32) Priority date June 19, 1992 ( June 19, 1992 (33) Country of priority claim Japan (JP) (31) Claim number for priority right Japanese Patent Application No. 4-186376 (32) Priority date June 19, 1992 (June 19, 1992) 33) Priority claiming country Japan (JP) (31) Priority claiming number Japanese Patent Application No. 4-312744 (32) Priority date October 27, 1992 (1992.10.27) (33) Priority claiming country Japan (J (31) Priority claim number Japanese Patent Application No. 4-316248 (32) Priority date October 30, 1992 (October 30, 1992) (33) Country of priority claim Japan (JP) (31) Priority claim No. Japanese Patent Application No. 4-310559 (32) Priority date November 19, 1992 (November 19, 1992) (33) Country of priority claim Japan (JP) (31) No. Japanese Patent Application No. 4-345473 (32) Priority date November 30, 1992 (November 30, 1992) (33) Priority claiming country Japan (JP) (31) Priority claim number Japanese Patent Application No. 5-3612 (32) Priority date 1993 January 12, 1993 (January 12, 1993) (33) Priority claiming country Japan (JP) (31) Priority claim number Japanese Patent Application No. 5-5307 (32) Priority date January 14, 1993 (1993) 1.14) (33) Priority claim country Japan (JP) (31) Priority claim number Japanese Patent Application No. 5-6950 (32) Priority date January 19, 1993 (January 19, 1993) (33) ) Priority claiming country Japan (JP) (31) Priority claiming number Japanese Patent Application No. 5-54053 (32) Priority date March 15, 1993 (1993.15) (33) Priority claiming country Japan ( JP) (72) Inventor Eimi I, 2-18, Keihanhondori, Moriguchi-shi, Osaka Sanyo Denki Co., Ltd. (72) Inventor Taiei Tono 2--18, Keihanhondori, Moriguchi, Osaka Pref. Sanyo Electric Co., Ltd. (72) Inventor Yamada 2-18 Keihan Hondori, Moriguchi City, Osaka Prefecture Sanyo Electric Co., Ltd. (72) Inventor Akihito Nagamatsu 2-18 Keihan Hondori, Moriguchi City Osaka Prefecture Sanyo Electric Co., Ltd. (72) Inventor Nao Kurose Osaka 2-18 Keihanhondori, Moriguchi-shi Sanyo Electric Co., Ltd. (72) Inventor Daijiro Inoue 2-18-2 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Inventor Koji Matsumura Osaka Moriguchi 2-18, Keihan Hondori, Sanyo Electric Co., Ltd. (56) Reference JP-A-49-32580 (JP, A) JP-A-6-204151 (JP, A) JP-A-6-236895 (JP, A) Electronic materials, Japan, January 1, 1993, Vol. 32, No. 1, p. 38-44 (58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 21/338 H01L 21/22 H01L 27/095 H01L 29/06 H01L 29/778 H01L 29/812 (54) [Invention title] Doping method, semiconductor device, resistance layer, field effect transistor manufacturing method, semiconductor circuit element manufacturing method, electric conduction region manufacturing method, quantum wire forming method, quantum box forming method, quantum wire transistor, semiconductor Integrated circuit manufacturing method and electron wave interference element

Claims (26)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 III−Ｖ族化合物半導体に不純物をドー
ピングする方法において、前記 III−Ｖ族化合物半導体
の結晶にノンドープのシリコン酸化膜（ＳｉＯx 膜）と
前記 III−Ｖ族化合物半導体の結晶を構成するＶ族原子
の外部拡散を防止する膜とを順次積層する工程と、これ
らに少なくとも１回以上の加熱処理を施すことにより、
前記 III−Ｖ族化合物半導体に前記ＳｉＯx 膜内のシリ
コン（Ｓｉ）を拡散させる工程とを有し、前記ＳｉＯx
膜のｘはｘ＜２であることを特徴とするドーピング方
法。1. A method for doping an impurity in a III-V group compound semiconductor, wherein a crystal of the III-V group compound semiconductor comprises a non-doped silicon oxide film (SiOx film) and a crystal of the III-V group compound semiconductor. a step of sequentially laminating a film for preventing the external diffusion of group V atoms to which
By applying at least one or more heat treatment al,
And a step of diffusing silicon (Si) in the SiOx in film in the group III-V compound semiconductor, the SiOx
A doping method, wherein x of the film is x <2 . 【請求項２】 前記 III−Ｖ族化合物半導体は、ＧａＡ
ｓ系，ＩｎＰ系，ＡｌＡｓ系，ＡｌＧａＡｓ系，ＩｎＧ
ａＡｓ系及びＩｎＡｌＡｓ系からなる群から少なくとも
１つ以上選ばれたものであることを特徴とする請求項１
記載のドーピング方法。2. The III-V group compound semiconductor is GaA.
s series, InP series, AlAs series, AlGaAs series, InG
2. At least one selected from the group consisting of aAs series and InAlAs series.
The doping method described. 【請求項３】 Ｖ族原子の外部拡散を防止する前記膜
は、ＳｉＮ膜，ＡｌＮ膜，ＷＳｉ膜及びＷＳｉＮ膜から
なる群から選ばれたものであることを特徴とする請求項
１記載のドーピング方法。3. The doping according to claim 1, wherein the film for preventing outdiffusion of group V atoms is selected from the group consisting of SiN film, AlN film, WSi film and WSiN film. Method. 【請求項４】 前記２つの膜を積層した後、これらの２
つの膜を所定領域のみ残存させるか、またはＳｉＯx 膜
と所定領域のＶ族原子の外部拡散を防止する膜を残存さ
せる工程を更に有することを特徴とする請求項１記載の
ドーピング方法。4. After stacking the two films, the two films
2. The doping method according to claim 1, further comprising the step of leaving one of the two films only in a predetermined region, or leaving the SiOx film and a film for preventing out-diffusion of group V atoms in the predetermined region. 【請求項５】 前記２つの膜を積層する際に、少なくと
も１つの膜の膜厚及び／または膜特性を変化させて、加
熱処理後のＳｉの拡散プロファイルを変化させることを
特徴とする請求項１記載のドーピング方法。5. When laminating the two films, the film thickness and / or film characteristics of at least one film are changed to change the Si diffusion profile after the heat treatment. 1. The doping method according to 1. 【請求項６】 請求項１記載のドーピング方法を用いて
形成されたドーピング層を有することを特徴とする半導
体装置。6. A semiconductor device having a doping layer formed by using the doping method according to claim 1. 【請求項７】 前記半導体装置は、電界効果型トランジ
スタ，ダイオード，抵抗層を少なくとも１つ以上有する
集積回路であることを特徴とする請求項６記載の半導体
装置。7. The semiconductor device according to claim 6 , wherein the semiconductor device is an integrated circuit having at least one or more field effect transistors, diodes, and resistance layers. 【請求項８】 前記半導体装置は、２次元または１次元
電子ガス層を有する量子効果素子，０次元の量子箱，及
び電子波の干渉を用いた素子からなる群から選ばれたも
のであることを特徴とする請求項６記載の半導体装置。8. The semiconductor device is selected from the group consisting of a quantum effect element having a two-dimensional or one-dimensional electron gas layer, a zero-dimensional quantum box, and an element using electron wave interference. 7. The semiconductor device according to claim 6 , wherein: 【請求項９】 電極間の半導体層表面に不純物を拡散し
て形成された抵抗層において、前記半導体層に凹部を備
え、該凹部の側面及び底面に請求項１記載のドーピング
法を用いて不純物が拡散されており、前記凹部は、前記
電極間を流れる電流の距離及びそれが流れる部分の断面
積が所定値であるような側面面積を有していることを特
徴とする抵抗層。9. A resistance layer formed by diffusing impurities on a surface of a semiconductor layer between electrodes, wherein the semiconductor layer is provided with a recess, and a side surface and a bottom surface of the recess are formed by using the doping method according to claim 1. Is diffused, and the recess has a side surface area such that a distance of a current flowing between the electrodes and a cross-sectional area of a portion where the current flows are predetermined values. 【請求項１０】 III−Ｖ族化合物からなる基板表面
に、ゲート電極直下の低濃度ドーピング層と、ソース・
ドレイン領域の高濃度ドーピング層と、前記低，高濃度
ドーピング層間の中濃度ドーピング層とを有する電界効
果型トランジスタを製造する方法において、前記基板表
面に低濃度ドーピング層を形成する工程と、該低濃度ド
ーピング層の上面中央にゲート電極を形成する工程と、
ノンドープのＳｉＯx 膜及びＶ族原子拡散防止膜を前記
低濃度ドーピング層の上面に形成する工程と、前記低濃
度ドーピング層の両端部に高濃度ドーピング層を形成す
る工程と、熱処理により前記ＳｉＯx 膜内のＳｉを前記
基板に拡散させて、前記ゲート電極の下側を除く前記低
濃度ドーピング層に中濃度ドーピング層を形成する工程
と、前記高濃度ドーピング層の上面にオーミック電極を
形成する工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２で
あることを特徴とする電界効果型トランジスタの製造方
法。10. A low-concentration doping layer immediately below a gate electrode and a source / source layer formed on a substrate surface made of a III-V group compound.
In a method of manufacturing a field effect transistor having a high-concentration doping layer in a drain region and a medium-concentration doping layer between the low- and high-concentration doping layers, a step of forming a low-concentration doping layer on the substrate surface, Forming a gate electrode in the center of the upper surface of the concentration doping layer,
Forming a SiOx film and a Group V atom diffusion preventing film doped to an upper surface of the lightly doped layer, said forming a highly doped layer on both end portions of the lightly doped layer, the SiOx film by heat treatment Si of the above
Is diffused into the substrate, possess a step of forming a medium-concentration doped layer in the lightly doped layer except the lower side of the gate electrode, and forming an ohmic electrode on the upper surface of the high-concentration doped layer, wherein X of the SiOx film is x <2
A method for manufacturing a field effect transistor , characterized by being present. 【請求項１１】 III−Ｖ族の化合物半導体基板を用い
て電界効果型トランジスタを製造する方法において、前
記化合物半導体基板を選択的に略垂直にエッチングする
工程と、選択的にエッチングされた化合物半導体基板の
側面及び上面にノンドープのＳｉＯx 膜及びＶ族原子拡
散防止膜の積層膜を形成する工程と、該積層膜が形成さ
れた化合物半導体基板に熱処理を施して前記ＳｉＯx 膜
内のＳｉを化合物半導体基板に拡散させて動作層を形成
する工程と、化合物半導体基板の上面の動作層上にソー
ス電極，ドレイン電極を形成する工程と、化合物半導体
基板の側面の動作層上にゲート電極を形成する工程とを
有し、前記ＳｉＯx 膜のｘはｘ＜２であることを特徴と
する電界効果型トランジスタの製造方法。11. A method of manufacturing a field effect transistor using a III-V group compound semiconductor substrate, the step of selectively etching the compound semiconductor substrate substantially vertically, and the selectively etched compound semiconductor. A step of forming a laminated film of a non-doped SiOx film and a group V atom diffusion preventing film on the side surface and the upper surface of the substrate, and heat-treating the compound semiconductor substrate having the laminated film formed thereon to form the SiOx film.
Forming an operating layer by diffusing a compound semiconductor substrate of Si inner, source electrode on a compound semiconductor substrate of the upper surface of the operation layer, and forming a drain electrode, on the active layer side of the compound semiconductor substrate It has a step of forming a gate electrode, a field effect type method for producing a transistor, wherein x of the SiOx film is x <2. 【請求項１２】 III−Ｖ族の化合物半導体基板に動作
層と不純物拡散層とを有し、前記動作層上にゲート電極
が設けられ、前記不純物拡散層上にソース電極及びドレ
イン電極が設けられている電界効果型トランジスタを製
造する方法において、 III−Ｖ族の化合物半導体基板に
エッチングを施して段差部を形成する工程と、段差部上
部に前記動作層を形成する工程と、化合物半導体基板の
段差部側部及び段差部下部にノンドープのＳｉＯx 膜及
びＶ族原子拡散防止膜の積層膜を形成する工程と、該積
層膜が形成された化合物半導体基板に熱処理を施して前
記ＳｉＯx 膜内のＳｉを化合物半導体基板に拡散させて
前記不純物拡散層を形成する工程とを有し、前記ＳｉＯ
x 膜のｘはｘ＜２であることを特徴とする電界効果型ト
ランジスタの製造方法。12. A III-V group compound semiconductor substrate has an operation layer and an impurity diffusion layer, a gate electrode is provided on the operation layer, and a source electrode and a drain electrode are provided on the impurity diffusion layer. In the method for manufacturing a field effect transistor, a step of forming a step portion by etching a III-V group compound semiconductor substrate, a step of forming the operation layer above the step portion, and before subjected forming a laminated film of the step portion side and the stepped portion lower non-doped SiOx film and a group V atom diffusion preventing film, the heat treatment compound semiconductor substrate laminated film is formed
The Si in the serial SiOx film to diffuse into the compound semiconductor substrate possess and forming the impurity diffusion layer, the SiO
A method of manufacturing a field effect transistor, wherein x of the x film is x <2 . 【請求項１３】 III−Ｖ族化合物半導体基板に、不純
物濃度が異なる複数のドーピング層を備える電界効果型
トランジスタを製造する方法において、前記III−Ｖ族
化合物半導体基板上に、ノンドープのＳｉＯx 膜とＶ族
原子拡散防止膜とをこの順に積層する工程と、熱処理を
施して前記 III−Ｖ族化合物半導体基板中に前記ＳｉＯ
x 膜内のＳｉを拡散させてドーピング層を形成する工程
と、所要領域の前記ＳｉＯx 膜及び前記Ｖ族原子拡散防
止膜を除去する工程と、さらに熱処理を施して、前記Ｓ
ｉＯx 膜及び前記Ｖ族原子拡散防止膜が存在する領域
に、前記ドーピング層よりも不純物濃度が高いドーピン
グ層を形成する工程とを有し、前記ＳｉＯx 膜のｘはｘ
＜２であることを特徴とする電界効果型トランジスタの
製造方法。13. A method for manufacturing a field effect transistor comprising a plurality of doping layers having different impurity concentrations on a III-V compound semiconductor substrate, wherein a non-doped SiOx film and a non-doped SiOx film are formed on the III-V compound semiconductor substrate. A step of stacking a group V atom diffusion preventing film in this order and a heat treatment are performed to form the SiO in the III-V compound semiconductor substrate.
a step of diffusing Si in the x film to form a doping layer, a step of removing the SiOx film and the group V atom diffusion preventing film in a required region, and a heat treatment to obtain the S
a region iOx film and the Group V atom diffusion preventing film exists, have a forming a high doping layer impurity concentration than the doping layer, x of the SiOx film x
<2 . A method for manufacturing a field effect transistor, wherein <2 . 【請求項１４】 III−Ｖ族化合物半導体に不純物をド
ーピングし、抵抗値が異なる導電層を有する半導体回路
素子を製造する方法において、前記 III−Ｖ族化合物半
導体上にノンドープのＳｉＯx 膜とＶ族原子拡散防止膜
とをこの順に形成する工程と、抵抗値が高い導電層を形
成する部分の前記Ｖ族原子拡散防止膜の厚みを削減する
工程と、この III−Ｖ族化合物半導体に熱処理を施して
III−Ｖ族化合物半導体中に前記ＳｉＯx 膜内のＳｉを
拡散させる工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２
であることを特徴とする半導体回路素子の製造方法。14. A method for manufacturing a semiconductor circuit device having a conductive layer having different resistance values by doping a III-V group compound semiconductor with impurities, wherein a non-doped SiOx film and a V group group are formed on the III-V group compound semiconductor. A step of forming an atomic diffusion preventive film in this order, a step of reducing the thickness of the group V atomic diffusion preventive film in a portion where a conductive layer having a high resistance value is formed, and a heat treatment of the III-V group compound semiconductor. hand
It possesses a step of diffusing Si of the SiOx in film III-V compound semiconductor, x of the SiOx film x <2
A method for manufacturing a semiconductor circuit element, comprising: 【請求項１５】 III−Ｖ族化合物半導体に不純物をド
ーピングし、抵抗値が異なる導電層を有する半導体回路
素子を製造する方法において、 III−Ｖ族化合物半導体
であるノンドープの狭禁止帯半導体層上に広禁止帯半導
体層を形成してヘテロ接合層を形成する工程と、該ヘテ
ロ接合層上にノンドープのＳｉＯx 膜とＶ族原子拡散防
止膜とをこの順に形成する工程と、抵抗値が高い導電層
を形成する部分の前記Ｖ族原子拡散防止膜の厚みを削減
する工程と、この III−Ｖ族化合物半導体に熱処理を施
して III−Ｖ族化合物半導体中に前記ＳｉＯx 膜内のＳ
ｉを拡散させる工程とを有し、前記ＳｉＯx 膜のｘはｘ
＜２であることを特徴とする半導体回路素子の製造方
法。15. A method for manufacturing a semiconductor circuit device having a conductive layer having different resistance values by doping a III-V group compound semiconductor with impurities, wherein the non-doped narrow bandgap semiconductor layer is a III-V group compound semiconductor. A wide forbidden band semiconductor layer to form a heterojunction layer, a step of forming a non-doped SiOx film and a group V atom diffusion prevention film in this order on the heterojunction layer, and a conductive material having a high resistance value. A step of reducing the thickness of the group V atom diffusion preventing film in the portion where the layer is formed, and heat treatment of the group III-V compound semiconductor to form S in the SiOx film in the group III-V compound semiconductor.
The i possess a step of diffusing, x of the SiOx film x
<2 . A method for manufacturing a semiconductor circuit element, characterized in that 【請求項１６】 III−Ｖ族化合物半導体層中に形成さ
れたドーピング層をチャネル層または電子供給層として
備える電界効果型トランジスタを製造する方法におい
て、 III−Ｖ族化合物半導体層上にノンドープのＳｉＯ
x 膜とＶ族原子拡散防止膜とをこの順に形成する工程
と、熱処理を施して前記 III−Ｖ族化合物半導体層中に
前記ＳｉＯx 膜内のＳｉを拡散させ前記ドーピング層を
形成する工程と、前記ドーピング層にさらに熱処理を施
して、ドーピング層中のＳｉを前記III−Ｖ族化合物半
導体層中にさらに拡散させてドーピング層を厚くする工
程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であることを
特徴とする電界効果型トランジスタの製造方法。16. A method for manufacturing a field effect transistor comprising a doping layer formed in a III-V compound semiconductor layer as a channel layer or an electron supply layer, comprising a non-doped SiO 2 layer on the III-V compound semiconductor layer.
a step of forming an x film and a group V atom diffusion preventing film in this order, and heat treatment to form a film in the III-V group compound semiconductor layer.
A step of diffusing Si in the SiOx film to form the doping layer, and further subjecting the doping layer to a heat treatment to further diffuse Si in the doping layer into the III-V compound semiconductor layer; <br /> method for producing a field effect transistor, characterized in that the possess a step of thick, x of the SiOx film is x <2. 【請求項１７】 III−Ｖ族化合物半導体に不純物を注
入して、１次元または２次元の電気伝導領域を作製する
方法において、前記 III−Ｖ族化合物半導体にノンドー
プのＳｉＯx 膜とＶ族拡散防止膜とをこの順に形成する
工程と、前記電気伝導領域を形成すべき部分以外の前記
Ｖ族拡散防止膜を除去する工程と、熱処理を施して前記
III−Ｖ族化合物半導体中に前記ＳｉＯx 膜内のＳｉを
拡散させる工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２
であることを特徴とする電気伝導領域の作製方法。17. A method for injecting an impurity into a III-V compound semiconductor to form a one-dimensional or two-dimensional electric conduction region, wherein a non-doped SiOx film and a V-group diffusion preventive are provided in the III-V compound semiconductor. A step of forming a film in this order, a step of removing the group V diffusion prevention film other than a portion where the electric conduction region is to be formed, and a heat treatment
It possesses a step of diffusing Si of the SiOx in film III-V compound semiconductor, x of the SiOx film x <2
The method for manufacturing a conductive region, characterized in that it. 【請求項１８】 量子細線を形成する方法において、 I
II−Ｖ族化合物半導体基板上にＳｉ拡散防止層を形成し
て段差を設ける工程と、該Ｓｉ拡散防止層上にノンドー
プのＳｉＯx 膜とＶ族原子拡散防止膜とをこの順に形成
する工程と、前記ＳｉＯx 膜及び前記Ｖ族原子拡散防止
膜の、前記段差の側壁に形成された部分以外を除去する
工程と、これらの工程を経た基板を加熱して、前記Ｓｉ
Ｏx 膜から前記 III−Ｖ族化合物半導体基板へ、それら
の接触面を介してＳｉを拡散せしめ、量子細線を形成す
る工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であるこ
とを特徴とする量子細線の形成方法。18. A method of forming a quantum wire, comprising:
A step of forming a Si diffusion preventing layer on a II-V compound semiconductor substrate to form a step, and a step of forming a non-doped SiOx film and a group V atom diffusion preventing film in this order on the Si diffusion preventing layer, Steps of removing the portions of the SiOx film and the group V atom diffusion preventing film other than those formed on the sidewalls of the step, and heating the substrate that has undergone these steps to remove the Si
From Ox film to the Group III-V compound semiconductor substrate, allowed diffusion of Si through their contact surfaces, have a forming a quantum wire, x of the SiOx film x <2 Dearuko
And a method for forming a quantum wire characterized by: 【請求項１９】 量子細線を形成する方法において、相
異なる複数の III−Ｖ族化合物半導体が共に同側の表面
に現れている基板の前記表面にノンドープのＳｉＯx 膜
とＶ族原子拡散防止膜とをこの順に形成する工程と、加
熱処理を施して前記ＳｉＯx 膜からＳｉを拡散せしめ、
III−Ｖ族化合物半導体夫々に深さ方向に差を有する拡
散部を形成する工程と、深い方の拡散部を残存させるべ
く前記基板の表面側の部分を除去して、残存する拡散部
近傍に形成される１次元電子ガスを量子細線とする工程
とを有し、前記ＳｉＯx 膜のｘはｘ＜２であることを特
徴とする量子細線の形成方法。19. In the method for forming a quantum wire, a non-doped SiOx film and a V-group atom diffusion prevention film are formed on the surface of a substrate on which a plurality of different III-V group compound semiconductors both appear on the same surface. And a heat treatment to diffuse Si from the SiOx film,
A step of forming a diffusion portion having a difference in the depth direction in each of the III-V group compound semiconductors, and removing a portion on the front surface side of the substrate so that the deeper diffusion portion remains so that the diffusion portion near the remaining diffusion portion is formed. 1-dimensional electron gas possess a step of the quantum wire to, x of the SiOx film forming method of a quantum wire according to Patent <br /> symptoms that the x <2 is formed. 【請求項２０】 チャネル層におけるキャリアの移動方
向が１次元的である量子細線を形成する方法において、
基板上に、 III−Ｖ族化合物半導体からなる狭禁止帯半
導体層及び広禁止帯半導体層をこの順に積層する工程
と、該広禁止帯半導体層の面方位依存性を利用したエッ
チングにより断面形状を鋸歯状に加工する工程と、この
鋸歯状に加工された広禁止帯半導体層上にノンドープの
ＳｉＯx膜及びＶ族原子拡散防止膜をこの順に形成する
工程と、熱処理を行って前記広禁止帯半導体層表面に前
記ＳｉＯx 膜内のＳｉを拡散させてドーピング層を形成
する工程と、該ドーピング層の鋸歯状の凹部下に位置す
る狭禁止帯半導体層にのみチャネル層を形成して量子細
線とする工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２で
あることを特徴とする量子細線の形成方法。20. A method of forming a quantum wire in which a carrier moving direction in a channel layer is one-dimensional,
A cross-sectional shape is formed by a step of stacking a narrow bandgap semiconductor layer and a wide bandgap semiconductor layer made of a III-V group compound semiconductor in this order on a substrate and etching by utilizing the plane orientation dependence of the wide bandgap semiconductor layer. A step of processing into a sawtooth shape, a step of forming a non-doped SiOx film and a group V atom diffusion preventing film in this order on the sawtooth-shaped wide bandgap semiconductor layer, and heat treatment to perform the wideband band semiconductor. In front of layer surface
The step of diffusing Si in the SiOx film to form a doping layer and the step of forming a channel layer only in the narrow band gap semiconductor layer located below the sawtooth-shaped recess of the doping layer to form a quantum wire. Yes and, x of the SiOx film in the x <2
A method for forming a quantum wire , characterized by being present. 【請求項２１】 チャネル層におけるキャリアを３次元
方向に閉じ込めた量子箱を形成する方法において、基板
上に、 III−Ｖ族化合物半導体からなる狭禁止帯半導体
層及び広禁止帯半導体層をこの順に積層する工程と、該
広禁止帯半導体層の面方位依存性を利用したエッチング
により鋸歯状に加工する工程と、この鋸歯状に加工され
た広禁止帯半導体層上にノンドープのＳｉＯx 膜を形成
する工程と、さらに量子箱を形成する位置にＶ族原子拡
散防止膜を形成する工程と、熱処理を行って前記広禁止
帯半導体層表面の所要領域に前記ＳｉＯx 膜内のＳｉを
拡散させてドーピング層を形成する工程と、前記鋸歯状
の凹部下であり且つ前記ドーピング層下である位置の狭
禁止帯半導体層にのみチャネル層を形成して量子箱とす
る工程とを有し、前記ＳｉＯx 膜のｘはｘ＜２であるこ
とを特徴とする量子箱の形成方法。21. A method of forming a quantum box in which carriers in a channel layer are confined in a three-dimensional direction, wherein a narrow bandgap semiconductor layer and a wide bandgap semiconductor layer made of a III-V group compound semiconductor are provided on a substrate in this order. A step of laminating, a step of processing into a sawtooth shape by etching utilizing the plane orientation dependency of the wide forbidden band semiconductor layer, and a step of forming a non-doped SiOx film on the wide bandgap semiconductor layer processed into the sawtooth shape A step of forming a group V atom diffusion preventing film at a position where a quantum box is formed, and a heat treatment to diffuse Si in the SiOx film to a required region on the surface of the wide bandgap semiconductor layer and a doping layer. forming a said serrated are under the recess and only by forming a channel layer on the narrow bandgap semiconductor layer position is below the doped layer have a a step of a quantum box, the x of iOx film x <2 Dearuko
And a method for forming a quantum box characterized by: 【請求項２２】 電極下のチャネル層として量子細線を
備える量子細線トランジスタにおいて、基板上に形成さ
れた狭禁止帯半導体層と、該狭禁止帯半導体層上に形成
され、断面形状が鋸歯状をなす広禁止帯半導体層と、該
鋸歯状をなす広禁止帯半導体層表面に、請求項１記載の
ドーピング法を用いて形成されたドーピング層と、該ド
ーピング層の鋸歯状凹部下にのみ形成された量子細線
と、前記鋸歯状の凹凸に交叉する方向に前記広禁止帯半
導体層上に形成された電極とを備えることを特徴とする
量子細線トランジスタ。22. In a quantum wire transistor including a quantum wire as a channel layer under an electrode, a narrow bandgap semiconductor layer formed on a substrate, and a cross-sectional shape formed in a sawtooth shape formed on the narrow bandgap semiconductor layer. A wide bandgap semiconductor layer formed, and a doping layer formed on the surface of the wide bandgap semiconductor layer having a sawtooth shape by the doping method according to claim 1, and formed only under the sawtooth recessed portion of the doping layer. A quantum wire transistor, comprising: a quantum wire; and an electrode formed on the wide bandgap semiconductor layer in a direction intersecting the saw-toothed concavities and convexities. 【請求項２３】 基板上に不純物濃度が異なる部分を有
する拡散層を備え、該拡散層の上に電極を備える半導体
回路素子を製造する方法において、基板上に、 III−Ｖ
族化合物からなる半導体層を形成する工程と、該半導体
層上に被覆幅が異なる複数の遮蔽物を所定寸法を隔てて
形成する工程と、該遮蔽物の表面と該遮蔽物がない前記
半導体層の表面とにノンドープのＳｉＯx 膜及びＶ族原
子拡散防止膜をこの順に形成する工程と、熱処理を行い
前記半導体層に前記ＳｉＯx 膜内のＳｉを拡散させて拡
散層を形成する工程とを有し、前記ＳｉＯx 膜のｘはｘ
＜２であることを特徴とする半導体回路素子の製造方
法。23. A method of manufacturing a semiconductor circuit device, comprising: a diffusion layer having portions having different impurity concentrations on a substrate; and electrodes provided on the diffusion layer.
Forming a semiconductor layer made of a group compound, forming a plurality of shields having different coating widths on the semiconductor layer with a predetermined distance, and the surface of the shield and the semiconductor layer having no shield. possess a step of a SiOx film and a group V atom diffusion preventing film formed in this order on the surface undoped of, and forming a diffusion layer by diffusing Si in the SiOx film into the semiconductor layer by heat treatment , X of the SiOx film is x
<2 . A method for manufacturing a semiconductor circuit element, characterized in that 【請求項２４】 III−Ｖ族化合物半導体に不純物をド
ーピングし、複数の素子を形成して半導体集積回路を製
造する方法において、基板上に III−Ｖ族化合物半導体
であるノンドープの狭禁止帯半導体層及び広禁止帯半導
体層をこの順に形成してヘテロ接合層を形成する工程
と、所要領域の広禁止帯半導体層を除去して狭禁止帯半
導体層を露出させる工程と、これら狭禁止帯半導体層及
び広禁止帯半導体層上にノンドープのＳｉＯx 膜とＶ族
原子拡散防止膜とをこの順に形成する工程と、熱処理を
施して III−Ｖ族化合物半導体中に前記ＳｉＯx 膜内の
Ｓｉを拡散させドーピング層を形成する工程と、該ドー
ピング層上に電極を形成する工程とを有し、前記ＳｉＯ
x 膜のｘはｘ＜２であることを特徴とする半導体集積回
路の製造方法。24. A method of manufacturing a semiconductor integrated circuit by doping a group III-V compound semiconductor with impurities to form a plurality of devices, wherein a non-doped narrow bandgap semiconductor which is a group III-V compound semiconductor is formed on a substrate. A layer and a wide bandgap semiconductor layer in this order to form a heterojunction layer; a step of removing the wide bandgap semiconductor layer in a required region to expose the narrow bandgap semiconductor layer; Forming a non-doped SiOx film and a group V atom diffusion preventing film on the layer and the wide band gap semiconductor layer in this order, and performing a heat treatment to diffuse Si in the SiOx film into the III-V compound semiconductor. forming a doping layer, and forming an electrode on the doped layer possess, the SiO
A method of manufacturing a semiconductor integrated circuit, wherein x of the x film is x <2 . 【請求項２５】 III−Ｖ族化合物半導体に不純物をド
ーピングし、複数の素子を形成して半導体集積回路を製
造する方法において、基板上に III−Ｖ族化合物半導体
であるノンドープの狭禁止帯半導体層及び広禁止帯半導
体層をこの順に形成してヘテロ接合層を形成する工程
と、所要領域の広禁止帯半導体層をその厚み方向におい
て一部除去する工程と、この膜厚が異なる広禁止帯半導
体層上にＳｉＯx 膜とＶ族原子拡散防止膜とを形成する
工程と、熱処理を施して III−Ｖ族化合物半導体中に前
記ＳｉＯx 膜内のＳｉを拡散させドーピング層を形成す
る工程と、該ドーピング層上に電極を形成する工程とを
有し、前記ＳｉＯx 膜のｘはｘ＜２であることを特徴と
する半導体集積回路の製造方法。25. A method for manufacturing a semiconductor integrated circuit by doping a III-V group compound semiconductor with impurities to form a plurality of elements, wherein a non-doped narrow bandgap semiconductor which is a III-V group compound semiconductor is formed on a substrate. Layer and a wide bandgap semiconductor layer in this order to form a heterojunction layer, a step of partially removing the wide bandgap semiconductor layer in a required region in the thickness direction, and a wide bandgap having a different thickness. forming the SiOx film and the group V atom diffusion preventing film on a semiconductor layer, prior to the III-V compound semiconductor by heat treatment
Forming a serial doping layer is diffused Si in SiOx film, possess and forming an electrode on the doping layer, x of the SiOx film is a semiconductor integrated which is a x <2 Circuit manufacturing method. 【請求項２６】 化合物半導体の表面近傍に複数の電子
波の経路を有する電子波干渉素子において、前記経路
が、請求項１記載のドーピング法を用いて形成された高
濃度層であることを特徴とする電子波干渉素子。26. In an electron wave interference device having a plurality of electron wave paths in the vicinity of the surface of a compound semiconductor, the path is a high concentration layer formed by using the doping method according to claim 1. Electron wave interference element.