JP3406884B2 - 集積回路装置及びこれを用いた液晶ディスプレイ装置 - Google Patents
集積回路装置及びこれを用いた液晶ディスプレイ装置Info
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Description
どの電子回路を集積化した集積回路装置及び液晶ディス
プレイ装置に係り、特にチップ間のバイアス電流のばら
つきを低減させた集積回路装置およびこれを駆動回路の
増幅回路として用いた液晶ディスプレイ装置に関する。
路を集積化した集積回路装置及び液晶ディスプレイ装置
に係り、特にチップ間のバイアス電流のばらつきを低減
させた集積回路装置およびこれを駆動回路の増幅回路と
して用いた液晶ディスプレイ装置に関する。
スプレイ駆動回路は、ディジタル画像信号(以下、RG
B信号)を記憶する、一水平ラインに必要な画素数と同
数の第1の記憶素子と、RGB信号を記憶するタイミン
グパルスを転送するシフトレジスタと、記憶素子に記憶
されたRGB信号を一水平期間の周期でさらに記憶する
第2の記憶素子と、第2の記憶素子に記憶された一水平
ラインのRGB信号をアナログ値に変換するD/A変換
器(DAC)群と、このDAC群によりアナログ値に変
換されたRGB信号を入力し、液晶ディスプレイパネル
の信号線及び液晶セルを駆動するための増幅回路群から
構成される。アナログ値に変換されたRBG信号の電圧
が印加された液晶セルは、電圧値に応じて光の透過率を
変えることで、対応する画素の明るさを決定する。
つのバイアス回路で発生されたバイアス信号に従って設
定される。具体的には、バイアス回路内で発生した電流
Ibiasを該バイアス回路内に設けられたダイオード接続
されたトランジスタに供給し、このトランジスタのゲー
ト電圧を増幅回路群の各増幅回路に供給する。
圧が各増幅回路のトランジスタのゲートに印加され電流
に変換される。この変換電流がバイアス電流として用い
られる。すなわち、バイアス回路のトランジスタと増幅
回路のトランジスタはカレントミラー回路を構成し、バ
イアス回路のトランジスタがカレントミラー回路の入力
側トランジスタ、増幅回路のトランジスタがカレントミ
ラー回路の出力側トランジスタとなる。
増幅回路群に含まれる増幅回路の個数は、例えば液晶デ
ィジタルパネルにアモルファスシリコンTFTを用いた
もので、3000個というように非常に多い。従って、
集積回路化に当たり増幅回路群を1チップで構成するこ
とは困難であるため、複数のチップで構成することが一
般的である。この場合、バイアス回路も各チップ毎に設
けられることになる。一般には、1チップ内に300個
程度の増幅回路が組み込まれる。
積化されており、カレントミラー回路の入力側トランジ
スタ(バイアス回路のトランジスタ)は、この増幅回路
の列のいずれかの端に配置されている。例えば、左端の
増幅回路の隣に入力側トランジスタが配置されている。
路のトランジスタには通常、MOSトランジスタが用い
られる。MOSトランジスタの閾値電圧(Vt)は、一
般に異なるチップ間でも同一チップ内でも、ある範囲内
でばらつきを生じる。ここで、増幅回路のトランジスタ
の閾値電圧がばらついても、1チップ内の増幅回路の個
数が300個といったように多いときには、一般に異な
るチップ間でも増幅回路内のトランジスタのばらつき具
合いに大差はない。
されたトランジスタの閾値電圧がチップ間でばらつく
と、このばらつきに応じて増幅回路内のトランジスタに
流れるバイアス電流がばらつくため、これがチップ間の
消費電流の差や特性の差として現れる。チップ間の消費
電流の差は、液晶ディスプレイ装置の電源設計に重要な
影響を及ぼすため、好ましくない。また、チップ間の特
性のばらつきは、液晶ディスプレイ装置の画質を劣化さ
せる要因となる。
の液晶ディスプレイ装置に使用される増幅回路における
バイアス回路構成では、チップ内の増幅回路の多数のト
ランジスタに流れるバイアス電流がチップ間でばらつく
ことにより、チップ間で消費電流や特性が異なってしま
うという問題点があった。
つきが少なく、チップ間での消費電流や特性の差を小さ
くした集積回路装置及びこれを駆動回路に用いて設計を
容易とし、かつ画質劣化を低減させた液晶ディスプレイ
装置を提供することを目的とする。
路と、バイアス電流を設定するための入力電流を受け、
前記複数の電子回路内に分散して配置され、ダイオード
接続された複数の入力側トランジスタと、入力電流に対
応した出力電流を複数の電子回路にバイアス電流として
それぞれ供給する複数の出力トランジスタからなるカレ
ントミラー回路とを1チップ内に集積化した集積回路装
置を提供する。
内にアレイ状に集積化され、入力側トランジスタは複数
の電子回路の列のL個(Lは、1以上の正数)おきの電
子回路内に分散して配置される。
内にアレイ状に集積化され、複数の電子回路内のダイオ
ード接続された入力側トランジスタのうち、複数の電子
回路の列のM個(Mは、1以上の正数)の入力側トラン
ジスタおきにP個(Pは、P≦Mの正数)のみを前記出
力側トランジスタと共にカレントミラー回路を形成する
ように結線して使用される。
電子回路内のバイアス電流を発生する出力側トランジス
タとともにカレントミラー回路を構成するダイオード接
続された複数の入力側トランジスタが設けられ、これら
トランジスタが分散して配置されることにより、チップ
毎の入力側トランジスタの閾値電圧のばらつきの平均値
がチップ間でほぼ均等になる。従って、入力側トランジ
スタと出力側トランジスタのマッチングが向上し、チッ
プ間での消費電流や特性の差が低減される。
を選択的に与えるための信号線及び該信号線と交差する
走査線が配列形成された液晶ディスプレイと、画像信号
を増幅して前記信号線に供給する増幅回路群を含んで構
成され、前記信号線を駆動する駆動回路と、前記走査線
を選択する選択回路とで構成され、前記増幅回路群は、
所定数の単位で複数のチップ内に集積化され、前記チッ
プの各々は、バイアス電流を設定するための入力電流を
受け、ダイオード接続された複数の入力側トランジスタ
と、前記入力電流に対応した出力電流を前記増幅回路に
バイアス電流としてそれぞれ供給する複数の出力トラン
ジスタからなるカレントミラー回路を集積化しており、
前記複数の入力側トランジスタは、前記チップの各々に
組み込まれた前記複数の増幅回路内に分散して配置され
る、液晶ディスプレイ装置を提供する。
いて液晶ディスプレイ装置の駆動回路における増幅回路
群を構成すると、チップ間での消費電流や特性の差が小
さいために、特に電源の設計が容易であり、かつ特性ば
らつきによる画質劣化の少ない液晶ディスプレイ装置を
実現することができる。
設定電圧を受けて出力電流を前記電子回路にバイアス電
流として供給する複数の出カトランジスタと、前記複数
の電子回路内に分散して配置され、前記設定電圧を受け
て監視電流を出力する複数の監視トランジスタと、前記
監視電流と設定入力電流との差に応じた電圧を増幅して
前記設定電圧を出力する増幅器とにより構成される集積
回路装置を提供する。
号を選択的に与えるための信号線とその信号線と交差す
る走査線が配列形成された液晶ディスプレイと、画像信
号を増幅して前記信号線に供給する増幅回路群と、前記
信号線を駆動する駆動回路と、前記走査線を選択する選
択回路とで構成され、前記増幅回路群は、所定数の単位
で複数のチップ内に集積化され、前記チップの各々は、
バイアス電流を設定するための設定電圧を受けて出力電
流を前記増幅回路にバイアス電流として供給する複数の
出カトランジスタと、前記複数の増幅回路内に分散して
配置され、前記設定電圧を受けて監視電流を出力する複
数の監視トランジスタと、前記監視電流と設定入力電流
の差に応じた電圧を増幅して前記設定電圧を出力する増
幅器とにより構成される液晶ディスプレイ装置を提供す
る。
ィスプレイ装置を示している。この液晶ディスプレイ装
置は、液晶ディスプレイパネル10と、画像信号を信号
線に供給するための液晶ディスプレイ駆動回路12、及
び走査線を選択的に駆動する走査線選択回路13により
構成される。液晶ディスプレイパネル10はマトリクス
状に配列される多数の液晶セル11と、画像信号が供給
される複数本の信号線14と、これら信号線14と交差
している複数本の走査線15により構成される。
回路12はディジタル画像信号(以下、RGB信号)を
記憶する一水平ラインに必要な画素数と同数の記憶素子
22と、RGB信号を記憶するタイミングパルスを転送
するシフトレジスタ21と、記憶素子22に記憶された
RGB信号を一水平期間の周期でさらに記憶する記憶素
子23と、記憶素子23に記憶された一水平ラインのR
GB信号をアナログ値に変換するD/A変換器(DA
C)群24と、DAC群24によりアナログ値に変換さ
れたRGB信号を入力し、液晶ディスプレイパネルの信
号線14及び液晶セル11を駆動するための増幅回路群
25から構成される。アナログ値に変換されたRBG信
号の電圧が印加された液晶セル11は、電圧値に応じて
光の透過率を変えることで、対応する画素の明るさを決
定する。
られる本発明の第1の実施形態に係る1チップ構成の集
積回路装置を示している。この集積回路装置は、複数
(N)の増幅回路31〜3Nを有する。増幅回路31〜
3Nは、例えば図1に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路12内に含まれる図2中の増幅
回路群25の一部を構成しており、チップ内に図の左右
方向に沿って直線状の列をなすように並べて配置されて
いる。
されたトランジスタMR1〜MRNをそれぞれの入力側
トランジスタとし、トランジスタM1〜MNをそれぞれ
の出力側トランジスタとするバイアス用のカレントミラ
ー回路がそれぞれ設けられている。これらのトランジス
タMR1〜MRN,M1〜MNは、この例ではMOSト
ランジスタにより構成される。
トとドレインは互いに接続され、即ちダイオード接続さ
れ、さらにバイアス電流設定用の電流Ibiasが供給され
るライン、即ちバイアス電流設定ラインBLに接続され
ている。入力側トランジスタMR1〜MRNのソース
は、電源ラインVssに接続されている。出力側トラン
ジスタM1〜MNのゲートは、入力側トランジスタMR
1〜MRNのゲートおよびドレイン、つまりバイアス電
流設定ラインBLに接続され、ソースは電源ラインVs
sに接続される。さらに、出力側トランジスタM1〜M
Nのドレインは、増幅回路11〜1N内のバイアス電流
を受ける回路に接続される。
路を構成するカレントミラー回路における入力側トラン
ジスタMR1〜MRNが各増幅回路31〜3Nに分散し
て配置されている点が特徴である。即ち、本実施形態で
は、バイアス電流設定ラインBLからのバイアス電流設
定用の電流IbiasがN個の増幅回路31〜3Nのトラン
ジスタMR1〜MRNに入力される。これら入力側トラ
ンジスタMR1〜MRNが増幅回路31〜3Nのバイア
ス電流を発生させる出力側トランジスタM1〜MNに近
接して配置される。即ち、図4に示されるように入力側
トランジスタMRが出力側トランジスタMに近接配置さ
れる。図4の回路パターンが増幅回路31〜3Nの全体
について回路パターンを構成すると図5に示されるよう
に各々が図4の回路パターンを示す複数の回路パターン
が一列に接続された形態となる。
のようにして従来の問題点が解決される。
MR1〜MRNのそれぞれのゲート・ソース間電圧は、
トランジスタMR1〜MRNのそれぞれにIbias/Nの
電流が流れたときのトランジスタMR1〜MRNの各々
のゲート・ソース電圧の平均値に近い値となる。
Nの閾値電圧(Vt)のばらつきをΔVRiとし、出力
側トランジスタM1〜MNの閾値電圧のばらつきをΔV
iとする。このとき、ΔVRiの統計的期待値はゼロで
あり、ΔVRiの実際の平均値も統計的期待値に近い値
をとる、即ちゼロに近い値となる。このため、入力側ト
ランジスタMR1〜MRNの閾値電圧、つまりゲート・
ソース間電圧のチップ間でのばらつきを低減することが
できる。一方、出力側トランジスタM1〜MNの閾値電
圧のばらつきΔViには、チップ間で大きな差はない。
従って、増幅回路31〜3Nによる消費電流のチップ間
での差を低減することができ、増幅回路31〜3Nのチ
ップ間での特性の差も低減させることができる。
なる。
Idは次式で表される。
圧、Vtはスレショルド電圧、そしてkは係数である。
ドレイン電流の和Idは次式(2)(3)のように表さ
れる。ΔViは閾値電圧Vtのばらつきを表す。
Idはほぼ一定となる。同様に、バイアス電流Ibにつ
いて考えると、バイアス電流Ibは次式(5)のように
表される。
bは次式(6)のように表される。但し、ΔVR iはトラ
ンジスタMRjの閾値電圧のばらつきを表す。
の数が増えると統計的にゼロに近くなる。故に、第2の
項は統計的にゼロと見なせる。また、ΣΔVRj 2はΣ(VGS
-Vt) 2に比べて非常に小さいので無視できる。従って、
バイアス電流Ibは(VGS - Vt) 2で決まり、実質的にV
GSは変化しない。つまり、所定のバイアス電流Ibを
複数個並列に接続したトランジスタに加えれば、各々の
トランジスタのVtにばらつきがあっても、チップ間で
ばらつきが生じないことになる。
31〜3Nのチップ間での消費電流の差および特性の差
を低減できる。従って、これらの増幅回路31〜3Nを
集積化したチップを例えば図2中に示した増幅回路群2
5に適用して、図1に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路12を構成すると、集積化され
た液晶ディスプレイ駆動回路12のチップ間での消費電
流および特性のばらつきを小さくできるので、その設
計、特に電源の設計が容易になると共に、特性のばらつ
きによる画質劣化を低減することができる。
態に係る集積回路装置について説明する。
ントミラー回路の入力側トランジスタMR1〜MRNは
1チップ内の増幅回路31〜3Nの個数Nで除したサイ
ズを持つ。ここで、増幅回路31〜3Nの個数Nは、例
えば300というような大きな値をとることが多いの
で、入力側トランジスタMR1〜MRNはサイズの非常
に小さなトランジスタとなり、事実上形成するのが不可
能となるか、もしくは非常に困難となる場合がある。
たものであり、列をなすように配置された複数(N)の
増幅回路41〜4NのL個(Lは、1以上の正数、本実
施形態ではL=2)毎に増幅回路内に、入力側トランジ
スタMR1〜MR(N/L)が分散して配置されてい
る。言い換えれば、入力側トランジスタの分割数をN/
Lとして、その分割された入力側トランジスタMR1〜
MR(N/L)がL個おきの増幅回路41,43,…,
4Nに配置されている。
ランジスタMR1〜MR(N/L)のゲートおよびドレ
インは電流Ibiasが供給されるバイアス電流設定ライン
に接続され、ソースは電源ラインVssに接続されてい
る。
R1〜MR(N/L)のサイズは、第1の実施形態の場
合に比較してN/Lとなり、集積化がより容易となる。
また、第1の実施形態とほぼ同様の効果を得ることがで
きる。
積回路装置の構成を示している。チップ内に列をなして
配置された複数(N)の増幅回路51〜5Nのダイオー
ド接続されたトランジスタのうち、増幅回路51〜5N
の列のM個(Mは、1以上の正数)おきのP個(Pは、
P≦Mの正数)のみが出力側トランジスタと共にカレン
トミラー回路を形成するように結線して使用される。
り、1個おきの増幅回路51,53,…,5(N−1)
内のダイオード接続されたトランジスタMR1,MR
2,…,MR(N/2)のみ、ドレインおよびゲートが
バイアス電流設定用の電流Ibiasを供給するバイアス電
流設定ラインに接続され、出力側トランジスタM1〜M
Nと共にカレントミラー回路を構成している。他の増幅
回路52,…,5N内のダイオード接続されたトランジ
スタMD1,…,MD(N/2)は、ドレインおよびゲ
ートが電源ラインVssに接続されており、カレントミ
ラー回路を形成していない。
成となる。一般的に、同一の複数の回路を集積化すると
きは、レイアウトの効率を高めるために一つの基本パタ
ーンの回路のレイアウトを行い、これを繰り返し用いる
ことが多い。本実施形態では、これを利用してレイアウ
ト効率を高めている。
ード接続されたトランジスタとダイオード接続されてい
ないトランジスタからなる基本回路に対応する、図9
(a)に示される基本パターンがN組用意される。これ
らN組の基本パターンが列をなして配置される。そし
て、図8(b)に示すように、図8(a)の基本回路に
おけるダイオード接続されたトランジスタのドレインお
よびゲートと、ダイオード接続されていないトランジス
タのドレインをバイアス電流設定ライン(図の上側のラ
イン)に接続し、さらに両トランジスタのソースを電源
ラインVss(図の下側のライン)に接続する。これに
より、図9(b)に示される回路パターンが形成され
る。この回路パターンが、例えば図7における入力側ト
ランジスタMR1と出力側トランジスタM1に対応す
る。
(a)の基本パターンの回路におけるダイオード接続さ
れていないトランジスタのドレインのみをバイアス電流
設定ライン(図の上側のライン)に接続し、ダイオード
接続されたトランジスタのドレイン、ゲートおよびソー
スと、ダイオード接続されていないトランジスタのソー
スを電源ラインVss(図の下側のライン)に接続す
る。これにより、図9(c)に示される回路パターンが
形成される。この回路パターンは、例えば図7における
カレントミラー回路を形成しないダイオード接続された
トランジスタMD1とカレントミラー回路の出力側トラ
ンジスタM2に相当する。
トランジスタMRが無接続状態にされ、トランジスタM
のみがバイアス設定ラインBLおよび電源ラインに接続
される。
集積回路装置の構成を示す図であり、チップ内に列状に
配置された複数(N)の増幅回路61〜6Nのアレイの
両端に、カレントミラー回路のダイオード接続された入
力側トランジスタMR1,MR2がそれぞれ配置されて
いる。また、これまでの実施形態と同様にトランジスタ
MR1,MR2のゲートおよびドレインは電流Ibiasが
供給されるバイアス電流設定ラインBLに接続され、ソ
ースは電源ラインVssに接続されている。
を形成する入力側トランジスタMR1,MR2と増幅回
路61〜6N内の出力側トランジスタM1〜MNとの距
離を短くして両トランジスタのマッチングを良くし、カ
レントミラー回路の特性ばらつきを低減することができ
る。
が既存の1チップ集積回路として存在している場合、こ
の集積回路にトランジスタMR1,MR2を付加するの
みで実現できるという利点がある。
集積回路装置の構成を示す。本実施形態は、チップ内に
並べられた複数の増幅回路の途中にバイアス用のカレン
トミラー回路を設けた例である。すなわち、増幅回路7
1,…,7i,7(i+1),…,7Nのうち、増幅回
路7iとこれに隣接する増幅回路7(i+1)との間
に、カレントミラー回路のダイオード接続された入力側
トランジスタMR2,MR3が配置されている。さら
に、本実施形態では第4の実施形態と同様に、両端の増
幅回路71,7Nの外側にも、カレントミラー回路のダ
イオード接続された入力側トランジスタMR1,MR2
がそれぞれ配置されている。
ぞれの入力側トランジスタMR1,MR2,MR3,M
R4のゲートおよびドレインは電流Ibiasが供給される
バイアス電流設定ラインBLに接続され、ソースは電源
ラインVssに接続されている。
回路を説明する。図12に示される増幅回路は入力増幅
段と出力増幅段と抵抗Rfとにより構成される。入力増
幅段は、差動トランジスタ対(a pair of differential
transistors)を構成するトランジスタMp1,Mp2と
該差動トランジスタ対にテール電流(tail current)を与
えるトランジスタMp4による電流源(current source)
および差動トランジスタ対の二つの出力端であるドレイ
ンに電流入力端および電流出力端が接続されたトランジ
スタMn1,Mn2によるカレントミラー回路とで構成
される。出力増幅段は、トランジスタMp3,Mn3に
よるコンプリメンタリトランジスタ対によって構成され
る。なお、MpxはPチャネルMOSトランジスタ、M
nxはNチャネルMOSトランジスタをそれぞれ表す。
端(トランジスタMn3およびMp3のドレイン)と信
号出力端子OUT間に挿入された抵抗Rfと容量性負荷
CLの容量成分により、開ループ周波数特性に第1のゼ
ロ点が形成され、このゼロ点で位相が進むことにより、
ポールによる位相の遅れを補償することができる。すな
わち、利得が1となるときの位相と−180゜の差であ
る位相余裕を大きくすることができるので、増幅回路の
動作安定化のための位相補償容量Cfを基本的に必要と
せず、また位相補償容量Cfを必要とする場合でも、そ
の値は非常に小さくてよいので、チップ面積を削減する
ことができる、という利点を有する。この作用について
は、米国特許出願No.09/128,414に詳しく
説明されている。
れたトランジスタMp5およびバイアス電流源Ib1
は、トランジスタMp3,MP4のゲートバイアスを決
定するため、カレントミラー回路の出力側トランジスタ
Mi(i=1,2,…,N)によって構成される。
示した増幅回路では、破線で示すように出力増幅段の出
力端(トランジスタMn3およびMp3のドレイン)か
ら負側の信号入力端子IN−に帰還を施したボルテージ
フォロア構成の場合、立上がりのスルーレート(slew r
ate)はトランジスタMp3から供給される電流と容量
性負荷CLの値により決定され、トランジスタMp3か
ら供給される電流が小さいため、十分なスルーレートが
得られない。
は入力信号電圧が正側に変動したことを検出して、出力
増幅段のバイアス電流を供給するトランジスタMp3の
出力電流を増加させることにより、立上がりのスルーレ
ートを改善している。すなわち、トランジスタMn4,
Mp6により入力信号電圧が正極性に変化したことを検
出し、入力信号電圧が正極性に変動したときにトランジ
スタMp7をオンさせて、電流源ILより供給される電
流をトランジスタMp3のゲートバイアスを決定してい
るダイオード接続されたトランジスタMp5に流し、ト
ランジスタMp3のゲートバイアスの電圧を大きくする
構成となっている。
p6は電流源を構成し、そのゲートはバイアス電流決定
用トランジスタMp5のドレインおよびゲートに接続さ
れている。トランジスタMp7はゲートがトランジスタ
Mn4およびMp6のドレインに接続され、ソースがバ
イアス電流決定用トランジスタMp5のドレインおよび
ゲートに接続され、ドレインが電流源ILに接続されて
いる。
n4と入力増幅段2のトランジスタMn1は同一サイ
ズ、つまりW/L(WはMOSトランジスタのチャネル
幅、LはMOSトランジスタのチャネル長)が同一であ
るとし、また、トランジスタMp6のサイズ(W/L)
Mp6は、入力増幅段2の電流源トランジスタMp4の
サイズ(W/L)Mp4の0.6倍であるとする。
る電圧がゼロまたは負のとき、つまり、正側の信号入力
端子IN+の電圧が負側の信号入力端子IN−の電圧よ
り低いときは、トランジスタMn1にトランジスタMp
4から供給される電流の半分以下の電流が流れ、このト
ランジスタMn1の電流がトランジスタMn4によりコ
ピーされる。このとき、トランジスタMp6から供給さ
れる電流は、トランジスタMp4より供給される電流の
0.6倍であり、トランジスタMn4に流れる電流より
大きいため、トランジスタMp6のドレイン電圧が高く
なり、トランジスタMp7はオフとなるため、電流源I
Lから供給される電流はトランジスタMp5に加算され
ない。
加される入力信号電圧が所定の正極性の電圧以上のと
き、つまり、正側の信号入力端子IN+の電圧が負側の
信号入力端子IN−の電圧より所定値以上高いときは、
トランジスタMn1にトランジスタMp4から供給され
る電流の0.6倍より大きい電流が流れ、このトランジ
スタMn1の電流がトランジスタMn4によりコピーさ
れる。このとき、トランジスタMp6から供給される電
流は、トランジスタMp4から供給される電流の0.6
倍であり、トランジスタMn4に流れる電流より小さい
ため、トランジスタMp6のドレイン電圧が低くなり、
トランジスタMp7はオンとなる。これにより、電流源
ILから供給される電流はトランジスタMp7を介して
バイアス電流決定用トランジスタMp5に加算されるた
め、トランジスタMp5のゲート・ソース間電圧は大き
くなり、トランジスタMp3から供給される電流も大き
くなる。
電圧が正極性に変化するときに出力増幅段3のトランジ
スタMp3から供給される電流が大きくなるように制御
できるので、立上がりのスルーレートを改善することが
できるという利点を有する。
オード接続されたトランジスタMp5およびバイアス電
流源Ib1は、トランジスタMp3,MP4のゲートバ
イアスを決定するためのものであり、バイアス電流源I
b1が先に示したカレントミラー回路の出力側トランジ
スタMi(i=1,2,…,N)によって構成される。
さらに、図13における電流源ILについても同様に構
成することができる。
集積回路装置を示す。この集積回路装置は、複数(N)
の増幅回路120−1〜120−Nを有する。増幅回路
120−1〜120−Nは、例えば、図1に示した液晶
ディスプレイ装置の液晶ディスプレイ駆動回路12内に
含まれる、図2中の増幅回路群25の一部を構成してお
り、例えば、チップ内に図の左右方向に沿って直線状に
配列される。増幅回路120−1〜120−Nには、バ
イアス電流供給用のトランジスタM1〜MNと、バイア
ス電流供給用のトランジスタM1〜MNから供給される
バイアス電流を監視するため、同じゲート電圧を入力す
る監視トランジスタMF1〜MFNがそれぞれ設けられ
ている。即ち、増幅回路120−1〜120−Nの各々
は、ゲートが互いに接続され、かつソースが互いに接続
される、バイアス電流供給用のトランジスタM1〜MN
の1つと監視トランジスタMF1〜MFNの1つとによ
り構成される。監視トランジスタMF1〜MFNの各々
のドレインはトランジスタMB1とMB2で構成される
カレントミラー回路に接続される。
ンジスタMB1とMB2で構成されるカレントミラー回
路を介して、監視トランジスタMF1〜MFNから出力
される電流の和と比較され、トランジスタMB2のドレ
イン端で電流の差に応じた電圧に変換され、増幅器A1
により増幅され、トランジスタM1〜MNとトランジス
タMF1〜MFNのゲートに共通に印加される。
ンジスタMi(i=1〜N)は各々同じサイズであり、
また、監視トランジスタMFi(i=1〜N)のサイズ
も各々同じとする。さらに、トランジスタMFi(i=
1〜N)のゲート幅/ゲート長(以下、W/L)をトラ
ンジスタMi(i=1〜N)のW/Lの1/Nとする。
全てのトランジスタMiならびに全てのトランジスタM
Fiのマッチングが取れている場合、トランジスタMi
とトランジスタMFiのゲートに同じ電圧が印加されて
いるので、トランジスタMFiに流れる電流Ifiは、ト
ランジスタMiに流れる電流Iiの1/Nである。トラ
ンジスタMFiのドレインは共通に接続されているの
で、トランジスタMFiに流れる電流は加算され、その
和はトランジスタMiに流れる電流Iiと等しくなる。
は、設定したい電流IbiasとトランジスタMB2のドレ
イン端で比較され、電流IbiasがトランジスタMFiに
流れる電流の和より大きい場合には、トランジスタMB
2のドレイン電圧が高くなる。このドレイン電圧は、増
幅器A1にて増幅され、トランジスタMiならびにトラ
ンジスタMFiのゲート電圧を高くして、トランジスタ
MFiに流れる電流を大きくし、トランジスタMFiに
流れる電流の和が電流Ibiasと同じなる。また、逆に電
流IbiasがトランジスタMFiに流れる電流の和より小
さい場合では、トランジスタMB2のドレイン電圧が低
くなる。このドレイン電圧は、増幅器A1にて増幅さ
れ、トランジスタMiならびにトランジスタMFiのゲ
ート電圧を低くして、トランジスタMFiに流れる電流
を小さくし、トランジスタMFiに流れる電流の和が電
流Ibiasと同じになる。
路120−1〜120−Nに分散して監視トランジスタ
が配置されている点が特徴である。つまり、従来は1個
であった監視トランジスタMFが、本実施形態では増幅
回路120−1〜120−Nの個数Nに対応するN個の
監視トランジスタMF1〜MFNが設けられ、これらの
監視トランジスタMF1〜MFNが各増幅回路120−
1〜120−Nのバイアス電流を発生させる出カトラン
ジスタM1〜MNに近接して配置される。
のようにして従来のトランジスタの閾値電圧のばらつき
による問題点が解決される。
加えられているゲート・ソース間電圧は、トランジスタ
MFl〜MFNにそれぞれIbias/Nの電流が流れた時
のトランジスタMF1−MFNの各々のゲート・ソース
間電圧の平均値に近い値となる。
の閾値電圧(Vt)のばらつきを△VFとし、出カトラ
ンジスタM1〜MNの閾値電圧のばらつきを△VNとす
ると、△VFの統計的期待値はゼロであり、実際の平均
値も統計的期待値に近い値、即ちゼロに近い値となる。
トランジスタMFiを流れる電流の合計は次のように表
される:
す電流の和がIdのとき、閾値電圧のばらつきΔVFiが
あってもΔVFi=0のときとほぼ等しいVGSとなること
を意味する。従って、トランジスタM1〜MNから供給
されるバイアス電流の平均値はIbiasに近付くため、増
幅回路120−1〜120−Nの消費電流の和は、チッ
プ間によらず、増幅回路120−1〜120−Nの各々
のバイアス電流がIbi asである時の増幅回路120−1
〜120−Nの消費電流の和に近付くので、チップ間の
消費電流の差を低減することができる。また、消費電流
のチップ間での差を低減することで、増幅回路120−
1〜120−Nのチップ間での特性の差も低減させるこ
とができる。このように本実施形態によると、増幅回路
120−1〜120−Nのチップ間での消費電流の差お
よび特性の差を低減できる。従って、これらの増幅回路
120−1〜120−Nを集積化したチップを例えば図
2中に示した増幅回路群25に適用して、図1に示した
液晶ディスプレイ装置の液晶ディスプレイ駆動回路を構
成すると、集積化された液晶ディスプレイ駆動回路12
のチップ間での消費電流および特性のばらつきを小さく
できるので、その設計、特にバイアス回路の設計が容易
になると共に、特性のばらつきによる画質劣化を低減で
きる。
A1を、トランジスタMA1と電流源IB1とで構成し
たソースフォロアにて実現した第7の実施形態を示して
いる。
を示している。この実施例によると、図14の集積回路
装置の増幅器A1が、増幅器A1の入力電圧に応じた電
流を発生させるトランジスタMA10と、このトランジ
スタMA10に流れる電流とバイアス電流IB2の差電
流を入力とするダイオード接続されたトランジスタMA
11と、トランジスタMA11と共にカレントミラーを
構成し、トランジスタMA10に流れる電流とバイアス
電流IB2の差電流を折り返して出力するトランジスタ
MA12と、この電流を入力するダイオード接続された
トランジスタMA13とより構成される。このトランジ
スタMA13は出カトランジスタM1〜MNならびに監
視トランジスタMF1〜MFNとでカレントミラーを構
成している。
10〜MA12のサイズは同じとし、トランジスタMA
13のサイズはトランジスタM1〜MNのサイズと等し
いとする。また、IB2=2Ibiasとする。
電圧に応じて発生した電流をバイアス電流IB2と比較
し、差電流は、トランジスタMA11とMA12による
カレントミラーにて折り返される。この差電流がIbias
より大きい時、監視トランジスタMF1〜MFNの各々
に流れる電流の平均値は、1bias/Nより大きくなり、
よって、監視トランジスタMF1〜MFNの電流の和は
Ibiasより大きくなるため、トランジスタMB2のドレ
イン電圧は下がる。よって、増幅器A1の入力トランジ
スタMA10のゲート・ソース電圧が大きくなり、バイ
アス電流IB2との差電流がIbiasに近付く。
電圧に応じて発生した電流とバイアス電流IB2の差電
流がIbiasより小さい時、監視トランジスタMF1〜M
FNの各々に流れる電流の平均値は、Ibias/Nより小
さくなり、よって、監視トランジスタMF1〜MFNの
電流の和はIbiasより小さくなるため、トランジスタM
B2のドレイン電圧は上がる。よって、増幅器A1の人
カトランジスタMA10のゲート・ソース電圧が小さく
なり、入力電圧に応じて発生した電流とバイアス電流I
B2との差電流がIbiasに近付く。
に集積化した増幅回路の個数Nで割ると、例えば、増幅
回路の個数が300と大きな値をとることが多いので、
監視トランジスタMFi(i=1〜N)は、非常に小さ
なトランジスタとなり、事実上形成するのが不可能な場
合がある。この時は、分割数をN/L(Lは正数)と
し、監視トランジスタMFiを増幅回路のL個おきに配
置することでも同様の効果を得ることができる。
係る集積回路装置を示している。
装置のように出カトランジスタMi(i=1−N)や監
視トランジスタMFi(i=1〜N)とカレントミラー
を構成する増幅器A1のダイオード接続された複数のト
ランジスタMA13−1〜MA13−(N/2)が、増
幅回路24−1〜24−Nに複数の監視トランジスタM
Fiと交互に配置しても良い。
係る集積回路装置のように、2つの監視トランジスタ
が、複数の増幅回路のアレイの両端に配置されること
で、監視トランジスタMF1とMF2と増幅回路内のト
ランジスタM1〜MNとの距離を短くし、マッチングを
良くして、ばらつきを低減することもできる。この時、
図20に示す第12の実施形態様のように増幅器A1の
ダイオード接続されたトランジスタMA13−1、13
−2が、複数の増幅回路126−1〜126−Nのアレ
イの両端に配置しても良い。
いて構成した第13の実施形態に係る集積回路装置を示
す。これによると、差動増幅回路の負入力をダイオード
接続したトランジスタMB1のドレインに接続すること
により、トランジスタMB1とMB2のドレイン電圧が
等しくなるように制御をかけることができる。これによ
りトランジスタMB1とMB2で構成されるカレントミ
ラーの精度も上げることができる。
回路装置は、図21の増幅器A1に差動増幅回路を用い
て構成されている。この差動増幅回路は、入力差動対を
なすトランジスタMA22,MA23と入力差動対に電
流を供給するトランジスタMA21と、トランジスタM
A22の出力電流を入力し、増幅回路128−1〜12
8−NのトランジスタM1〜MNならびに監視トランジ
スタMF1〜MFNと共にカレントミラーを構成するダ
イオード接続されたトランジスタMA24により構成さ
れる。この例では、差動増幅回路の入力電圧が差動増幅
回路の動作範囲に入るよう、ダイオード接続したトラン
ジスタMB3を用いてトランジスタMB1のドレイン電
圧をレベルシフトしている。また、ダイオード接続した
トランジスタMB4は、トランジスタMB2のドレイン
電圧がトランジスタMB1のドレイン電圧と等しくなる
ように挿入したレベルシフト用のトランジスタである。
1のW/LはトランジスタMB1のW/Lの2倍とす
る。よって、トランジスタMA21にはIbiasの2倍の
電流が流れている。また、トランジスタMB3,MB
4,MA22,MA23は同じサイズとする。さらに、
トランジスタMA24とトランジスタM1〜MNのサイ
ズは等しいとする。
る増幅器Alの正入力電圧は、トランジスタMA22の
ゲートに印加される負入力電圧、つまり、トランジスタ
MB1のドレイン電圧をダイオード接続したトランジス
タMB3によりゲート・ソース間電圧分をレベルシフト
した電圧と比較される。監視トランジスタMF1〜MF
Nに流れる電流の和が、トランジスタMB1とMB2に
よりカレントミラーで折り返されたバイアス電流Ibias
より大きく、正入力電圧が負入力電圧より低い時は、ト
ランジスタMA21から供給される電流の半分以上がト
ランジスタMA23に流れ、トランジスタMA22に流
れる電流はIbiasより小さくなる。トランジスタMA2
2に流れる電流は、ダイオード接続したトランジスタM
A24に入力され、トランジスタMA24のゲート電圧
は小さくなり、監視トランジスタMF1〜MFNに流れ
る電流の和が小さくなり、Ibiasに近付くように動作す
る。また、監視トランジスタMF1〜MFNに流れる電
流の和が、トランジスタMB1とMB2によりカレント
ミラーで折り返されたバイアス電流Ibiasより小さく、
正入力電圧が負入力電圧より高い時は、トランジスタM
A21から供給される電流の半分以下がトランジスタM
A23に流れ、トランジスタMA22に流れる電流はI
biasより大きくなる。トランジスタMA22に流れる電
流は、ダイオード接続したトランジスタMA24に入力
され、トランジスタMA24のゲート電圧は大きくな
り、監視トランジスタMF1〜MFNに流れる電流の和
が大きくなり、Ibiasに近付くように動作する。
装置では、複数の増幅回路などの電子回路のバイアス回
路を構成するカレントミラー回路において、出力側トラ
ンジスタを各電子回路に設けると共に、入力側トランジ
スタを複数の電子回路に分散して配置するか、あるいは
両側の電子回路に隣接して配置することにより、チップ
間での入力側トランジスタの閾値電圧のばらつきを小さ
くして、チップ間での消費電流や特性の差を小さくする
ことができる。
路装置を駆動回路に用いて特に電源の設計が容易で、し
かもチップ間の特性差による画質劣化を低減させた液晶
ディスプレイ装置を提供することができる。
内のバイアス電流を発生する出カトランジスタに隣接し
て配置されることにより、監視トランジスタと各回路内
のバイアス電流を発生するトランジスタのマッチングを
向上することができ、チップ間での消費電流や特性の差
を低減することができる。
液晶ディスプレイ装置の駆動回路における増幅回路群を
構成すると、チップ間での消費電流や特性の差が小さい
ために、特性ばらつきによる画質劣化の少ない液晶ディ
スプレイ装置を実現することができる。
を示す図
構成を示す図
配列パターンを示す図
ンを示す図
構成を示す図
構成を示す図
の基本回路と最終回路を示す図
する基本パターンおよび最終パターンを示す図
の構成を示す図
の構成を示す図
図
示す図
の構成を示す図
の構成を示す図
の構成を示す図
の構成を示す図
置の構成を示す図
置の構成を示す図
置の構成を示す図
置の構成を示す図
置の構成を示す図
Claims (14)
- 【請求項1】 複数の増幅回路が同一チップ内に列をな
して集積化された集積回路装置において: 前記複数の増幅回路のL個(Lは、1以上の整数)おき
に設けられたダイオード接続された複数の入力側トラン
ジスタと;前記複数の増幅回路に夫々設けられた複数の
出力側トランジスタとを有し;前記入力側トランジスタ
と前記出力側トランジスタとでカレントミラー回路を構
成し、前記入力側トランジスタは前記増幅回路に供給す
るバイアス電流を設定するための入力電流を受け、前記
出力側トランジスタは前記入力電流に対応した出力電流
を前記増幅回路にバイアス電流として夫々供給すること
を特徴とする集積回路装置。 - 【請求項2】 複数の増幅回路が同一チップ内に列をな
して集積化された集積回路装置において: 前記複数の増幅回路におのおの配置された複数のダイオ
ード接続されたトランジスタと;前記複数の増幅回路に
夫々設けられた複数の出力側トランジスタとを有し;前
記複数のダイオード接続されたトランジスタのうち前記
複数の増幅回路のM個(Mは、1以上の整数)おきにP
個(Pは、P≦Mの整数)のみを入力側トランジスタと
して結線して用い前記出力側トランジスタとでカレント
ミラー回路を構成し、前記入力側トランジスタは前記増
幅回路に供給するバイアス電流を設定するための入力電
流を受け前記出力側トランジスタは前記入力電流に対応
した出力電流を前記増幅回路にバイアス電流として夫々
供給することを特徴とする集積回路装置。 - 【請求項3】 複数の増幅回路が同一チップ内に列をな
して集積化された集積回路装置において: 前記複数の増幅回路の列の両端に配置された二つの入力
側トランジスタと;前記複数の増幅回路に夫々設けられ
た複数の出力側トランジスタとを有し;前記入力側トラ
ンジスタと前記出力側トランジスタとでカレントミラー
回路を構成し、前記入力側トランジスタは前記増幅回路
に供給するバイアス電流を設定するための入力電流を受
け、前記出力側トランジスタは前記入力電流に対応した
出力電流を前記増幅回路にバイアス電流として夫々供給
することを特徴とする集積回路装置。 - 【請求項4】 複数の画素と各画素に画像信号を選択的
に与えるための信号線及び該信号線と交差する走査線が
配列形成された液晶ディスプレイと;画像信号を増幅し
て前記信号線に供給する増幅回路群を含んで構成され、
前記信号線を駆動する駆動回路と;前記走査線を選択す
る選択回路とを有する液晶ディスプレイ装置において: 前記増幅回路群は、所定の複数の増幅回路が同一駆動回
路チップ内に列をなして集積化されており; 前記駆動回路チップは、前記増幅回路のL個(Lは、1
以上の整数)おきに設けられたダイオード接続された複
数の入力側トランジスタと;前記増幅回路に夫々設けら
れた複数の出力側トランジスタとを有し;前記入力側ト
ランジスタと前記出力側トランジスタとでカレントミラ
ー回路を構成し、前記入力側トランジスタは前記増幅回
路に供給するバイアス電流を設定するための入力電流を
受け、前記出力側トランジスタは前記入力電流に対応し
た出力電流を前記増幅回路にバイアス電流として夫々供
給することを特徴とする液晶ディスプレイ装置。 - 【請求項5】 複数の画素と各画素に画像信号を選択的
に与えるための信号線及び該信号線と交差する走査線が
配列形成された液晶ディスプレイと;画像信号を増幅し
て前記信号線に供給する増幅回路群を含んで構成され、
前記信号線を駆動する駆動回路と;前記走査線を選択す
る選択回路とを有する液晶ディスプレイ装置において: 前記増幅回路群は、所定の複数の増幅回路が同一駆動回
路チップ内に列をなして集積化されており; 前記駆動回路チップは、前記複数の増幅回路の列の両端
に配置された二つの入力側トランジスタと;前記複数の
増幅回路に夫々設けられた複数の出力側トランジスタと
を有し;前記入力側トランジスタと前記出力側トランジ
スタとでカレントミラー回路を構成し、前記入力側トラ
ンジスタは前記増幅回路に供給するバイアス電流を設定
するための入力電流を受け前記出力側トランジスタは前
記入力電流に対応した出力電流を前記増幅回路にバイア
ス電流として夫々供給することを特徴とする液晶ディス
プレイ装置。 - 【請求項6】 1チップ内にアレイ状に集積化された複
数の増幅回路と; 前記複数の増幅回路にそれぞれ設けられ、バイアス電流
を設定するための設定電圧を受けて出力電流を前記増幅
回路にバイアス電流として供給する複数の出カ側トラン
ジスタと; 前記複数の増幅回路のL個(Lは、1以上の整数)おき
に前記増幅回路内に分散して配置され、前記設定電圧を
受けて監視電流を出力する複数の監視トランジスタと; 前記監視電流と設定入力電流との差に応じた電圧を増幅
して前記設定電圧を出力する増幅器とにより構成される
集積回路装置。 - 【請求項7】 前記増幅器は、ソースフォロア或は、エ
ミッタフォロアにて構成される請求項6記載の集積回路
装置。 - 【請求項8】 1チップ内にアレイ状に集積化された複
数の増幅回路と; 前記複数の増幅回路にそれぞれ設けられ、バイアス電流
を設定するための設定電圧を受けて出力電流を前記増幅
回路にバイアス電流として供給する複数の出カ側トラン
ジスタと; 前記複数の増幅回路内に分散して配置され、前記設定電
圧を受けて監視電流を出力する複数の監視トランジスタ
と; 前記監視電流と設定入力電流との差に応じた電圧を増幅
して前記設定電圧を出力する増幅器とを備え; 前記増幅器は、前記複数の出カ側トランジスタとともに
カレントミラーを構成し、並列に接続される複数のダイ
オード接続トランジスタを有する出力段を含み、前記複
数のダイオード接続トランジスタは前記複数の増幅回路
のM個(Mは、1以上の整数)おきに前記増幅回路内に
分散して配置されることを特徴とする集積回路装置。 - 【請求項9】 1チップ内にアレイ状に集積化された複
数の増幅回路と; 前記複数の増幅回路にそれぞれ設けられ、バイアス電流
を設定するための設定電圧を受けて出力電流を前記増幅
回路にバイアス電流として供給する複数の出カ側トラン
ジスタと; 前記複数の増幅回路のアレイの両端に配置され、前記設
定電圧を受けて監視電流を出力する2つの監視トランジ
スタと; 前記監視電流と設定入力電流との差に応じた電圧を増幅
して前記設定電圧を出力する増幅器とにより構成される
集積回路装置。 - 【請求項10】 1チップ内にアレイ状に集積化された
複数の増幅回路と; 前記複数の増幅回路にそれぞれ設けられ、バイアス電流
を設定するための設定電圧を受けて出力電流を前記増幅
回路にバイアス電流として供給する複数の出カ側トラン
ジスタと; 前記複数の増幅回路内に分散して配置され、前記設定電
圧を受けて監視電流を出力する複数の監視トランジスタ
と; 前記監視電流と設定入力電流との差に応じた電圧を増幅
して前記設定電圧を出力する増幅器とを備え; 前記増幅器は、前記複数の出カ側トランジスタとともに
カレントミラーを構成し、並列に接続される複数のダイ
オード接続トランジスタを有する出力段を含み、前記複
数のダイオード接続トランジスタは前記複数の増幅回路
のアレイの両端に配置されることを特徴とする集積回路
装置。 - 【請求項11】 複数の画素と各画素に画像信号を選択
的に与えるための信号線及び該信号線と交差する走査線
が配列形成された液晶ディスプレイと;画像信号を増幅
して前記信号線に供給する増幅回路群を含んで構成さ
れ、前記信号線を駆動する駆動回路と;前記走査線を選
択する選択回路とを有する液晶ディスプレイ装置におい
て: 前記増幅回路群は、同一駆動回路チップ内にアレイ状に
集積化された複数の増幅回路を含み; 前記駆動回路チップは、前記複数の増幅回路にそれぞれ
設けられ、バイアス電流を設定するための設定電圧を受
けて出力電流を前記増幅回路にバイアス電流として供給
する複数の出カ側トランジスタと;前記複数の増幅回路
のL個(Lは、1以上の整数)おきに前記増幅回路内に
分散して配置され、前記設定電圧を受けて監視電流を出
力する複数の監視トランジスタと;前記監視電流と設定
入力電流との差に応じた電圧を増幅して前記設定電圧を
出力する増幅器とにより構成されることを特徴とする液
晶ディスプレイ装置。 - 【請求項12】 複数の画素と各画素に画像信号を選択
的に与えるための信号線及び該信号線と交差する走査線
が配列形成された液晶ディスプレイと;画像信号を増幅
して前記信号線に供給する増幅回路群を含んで構成さ
れ、前記信号線を駆動する駆動回路と;前記走査線を選
択する選択回路とを有する液晶ディスプレイ装置におい
て: 前記増幅回路群は、同一駆動回路チップ内にアレイ状に
集積化された複数の増幅回路を含み; 前記駆動回路チップは、前記複数の増幅回路にそれぞれ
設けられ、バイアス電流を設定するための設定電圧を受
けて出力電流を前記増幅回路にバイアス電流として供給
する複数の出カ側トランジスタと;前記複数の増幅回路
内に分散して配置され、前記設定電圧を受けて監視電流
を出力する複数の監視トランジスタと;前記監視電流と
設定入力電流との差に応じた電圧を増幅して前記設定電
圧を出力する増幅器とを備え; 前記増幅器は、前記複数の出カ側トランジスタとともに
カレントミラーを構成し、並列に接続される複数のダイ
オード接続トランジスタを有する出力段を含み、前記複
数のダイオード接続トランジスタは前記複数の増幅回路
のM個(Mは、1以上の整数)おきに前記増幅回路内に
分散して配置されることを特徴とする液晶ディスプレイ
装置。 - 【請求項13】 複数の画素と各画素に画像信号を選択
的に与えるための信号線及び該信号線と交差する走査線
が配列形成された液晶ディスプレイと;画像信号を増幅
して前記信号線に供給する増幅回路群を含んで構成さ
れ、前記信号線を駆動する駆動回路と;前記走査線を選
択する選択回路とを有する液晶ディスプレイ装置におい
て: 前記増幅回路群は、同一駆動回路チップ内にアレイ状に
集積化された複数の増幅回路を含み; 前記駆動回路チップは、前記複数の増幅回路にそれぞれ
設けられ、バイアス電流を設定するための設定電圧を受
けて出力電流を前記増幅回路にバイアス電流として供給
する複数の出カ側トランジスタと;前記複数の増幅回路
のアレイの両端に配置され、前記設定電圧を受けて監視
電流を出力する2つの監視トランジスタと;前記監視電
流と設定入力電流との差に応じた電圧を増幅して前記設
定電圧を出力する増幅器とにより構成される液晶ディス
プレイ装置。 - 【請求項14】複数の画素と各画素に画像信号を選択的
に与えるための信号線及び該信号線と交差する走査線が
配列形成された液晶ディスプレイと;画像信号を増幅し
て前記信号線に供給する増幅回路群を含んで構成され、
前記信号線を駆動する駆動回路と;前記走査線を選択す
る選択回路とを有する液晶ディスプレイ装置において: 前記増幅回路群は、同一駆動回路チップ内にアレイ状に
集積化された複数の増幅回路を含み; 前記駆動回路チップは、前記複数の増幅回路にそれぞれ
設けられ、バイアス電流を設定するための設定電圧を受
けて出力電流を前記増幅回路にバイアス電流として供給
する複数の出カ側トランジスタと;前記複数の増幅回路
内に分散して配置され、前記設定電圧を受けて監視電流
を出力する複数の監視トランジスタと;前記監視電流と
設定入力電流との差に応じた電圧を増幅して前記設定電
圧を出力する増幅器とを備え; 前記増幅器は、前記複数の出カ側トランジスタとともに
カレントミラーを構成し、並列に接続される複数のダイ
オード接続トランジスタを有する出力段を含み、前記複
数のダイオード接続トランジスタは前記複数の増幅回路
のアレイの両端に配置されることを特徴とする液晶ディ
スプレイ装置。
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