JP3406417B2 - Flip-chip type liquid crystal display element and liquid crystal display module - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、重ね合わせた２枚の透
明絶縁基板の一方の基板上に駆動用ＩＣを搭載したフリ
ップチップ方式のボンディングによる液晶表示素子及び
液晶表示モジュールに関する。The present invention relates to a liquid crystal display device and by bonding a flip chip method equipped with a driving IC on the superimposed two transparent insulating one substrate of the substrate
Liquid crystal display module .

【０００２】[0002]

【従来の技術】例えば、液晶表示素子（液晶表示パネ
ル）の一方の透明絶縁基板上に駆動用ＩＣを取り付ける
には、駆動用ＩＣを搭載したテープキャリアパッケージ
（ＴＣＰ）のアウターリードと液晶表示パネル上の配線
パターンとを異方性導電膜を用いて電気接続することが
行なわれている。この異方性導電膜は微細な導電粒子を
均一に分散させたフィルム状の熱硬化性の接着剤で、加
熱加圧されることによって対向するアウターリードと配
線パターンとを接続し、ＴＣＰ部品を上記透明絶縁基板
に固定することができる。2. Description of the Related Art For example, in order to mount a driving IC on one transparent insulating substrate of a liquid crystal display element (liquid crystal display panel), outer leads of a tape carrier package (TCP) mounted with the driving IC and a liquid crystal display panel. The upper wiring pattern is electrically connected using an anisotropic conductive film. This anisotropic conductive film is a film-shaped thermosetting adhesive in which fine conductive particles are evenly dispersed, and when heated and pressed, the outer leads and the wiring pattern facing each other are connected to each other to form a TCP component. It can be fixed to the transparent insulating substrate.

【０００３】ところが、近年、液晶表示素子の高密度化
の要求と液晶表示モジュール外形をできる限り縮小した
いとの要求から、ＴＣＰ部品を使用せず、駆動用ＩＣの
バンプ電極と、液晶表示素子の一方の透明絶縁基板上の
配線パターンとを直接接続する方式が考えられている。
このような実装方式をフリップチップ方式、あるいは、
駆動用ＩＣが透明絶縁基板上に搭載されるため、チップ
・オン・ガラス（ＣＯＧ）実装方式という。However, in recent years, due to the demand for higher density of the liquid crystal display element and the demand for reducing the outer shape of the liquid crystal display module as much as possible, the bump electrodes of the driving IC and the liquid crystal display element are not used without using TCP parts. A method of directly connecting a wiring pattern on one transparent insulating substrate has been considered.
Such a mounting method is a flip chip method, or
This is called a chip-on-glass (COG) mounting method because the driving IC is mounted on the transparent insulating substrate.

【０００４】このフリップチップ方式の接続方法を図１
２を参照して説明する。図１２（ａ）に示すように、駆
動用ＩＣにはバンプＢＵＭＰ（突起電極）が形成されて
おり、ボンディングヘッドＨＥＡＤの加圧面に真空吸着
等により保持される。透明絶縁基板ＳＵＢ１上には、上
記バンプＢＵＭＰと接合させられる配線パターンＤＴＭ
（あるいはＧＴＭ）が形成されている。更に、上記配線
パターンＤＴＭ（ＧＴＭ）上には、あらかじめ異方性導
電膜ＡＣＦが貼り付けられている。This flip-chip connection method is shown in FIG.
2 will be described. As shown in FIG. 12A, bumps BUMP (projection electrodes) are formed on the driving IC, and the bumps BUMP (projection electrodes) are held on the pressure surface of the bonding head HEAD by vacuum suction or the like. On the transparent insulating substrate SUB1, a wiring pattern DTM to be joined with the bump BUMP.
(Or GTM) is formed. Further, an anisotropic conductive film ACF is previously attached on the wiring pattern DTM (GTM).

【０００５】上記バンプＢＵＭＰと配線パターンＤＴＭ
（ＧＴＭ）は、上記透明絶縁基板ＳＵＢ１の下側に撮像
面ＦＡＣＥを上方に向けて配置された撮像カメラＣＡＭ
ＥＲＡからの信号に基づいて上記透明絶縁基板ＳＵＢ１
がＸＹ方向に駆動され、上記バンプＢＵＭＰと配線パタ
ーンＤＴＭ（ＧＴＭ）とを位置合わせする。The bump BUMP and the wiring pattern DTM
(GTM) is an imaging camera CAM arranged below the transparent insulating substrate SUB1 with the imaging surface FACE facing upward.
The transparent insulating substrate SUB1 based on the signal from ERA
Are driven in the XY directions to align the bump BUMP with the wiring pattern DTM (GTM).

【０００６】ついで、図１２（ｂ）に示すように、上記
ボンディングヘッドＨＥＡＤは、下方に駆動され、上記
バンプＢＵＭＰを異方性導電膜ＡＣＦの上面に接触さ
せ、仮付けし、再度、確実に位置決めされているかを撮
像カメラＣＡＭＥＲＡにて確認し、良好ならば、ボンデ
ィングヘッドＨＥＡＤにて加熱圧着する。Then, as shown in FIG. 12 (b), the bonding head HEAD is driven downward to bring the bump BUMP into contact with the upper surface of the anisotropic conductive film ACF, temporarily attach the same, and surely again. It is confirmed by the imaging camera CAMERA whether or not it is positioned, and if it is good, it is heated and pressure-bonded by the bonding head HEAD.

【０００７】こうして、異方性導電膜ＡＣＦ内の導電粒
子が、上記バンプＢＵＭＰと配線パターンＤＴＭとの間
で押し潰された状態となり、電気的に接続が可能とな
る。In this way, the conductive particles in the anisotropic conductive film ACF are crushed between the bump BUMP and the wiring pattern DTM, and electrical connection is possible.

【０００８】更に、図１２には示していないが、駆動用
ＩＣへの入力配線パターンと電気的に接続されるフレキ
シブル基板（ＦＰＣ）についても、同様なボンディング
方法にて、フレキシブル基板上の配線パターン（通常は
銅パターン上に金メッキされている。）と上記透明絶縁
基板ＳＵＢ１上の配線パターン（Ｔｄ）とを異方性導電
膜ＡＣＦにて、電気的に接続が可能となる。Further, although not shown in FIG. 12, a flexible substrate (FPC) electrically connected to an input wiring pattern to the driving IC is also subjected to a similar bonding method by a wiring pattern on the flexible substrate. (Normally, the copper pattern is plated with gold.) And the wiring pattern (Td) on the transparent insulating substrate SUB1 can be electrically connected by the anisotropic conductive film ACF.

【０００９】ここで、駆動用ＩＣのバンプＢＵＭＰ周囲
の透明絶縁基板ＳＵＢ１上の配線パターンＤＴＭ（ＧＴ
Ｍ）、Ｔｄは、信頼性上良好な画素電極形成用の透明導
電膜（インジウム チン オキサイド(Indium-Tin-Oxide)
ITO:ネサ膜)を使用していた。Here, the wiring pattern DTM (GT) on the transparent insulating substrate SUB1 around the bump BUMP of the driving IC is
M) and Td are transparent conductive films (Indium-Tin-Oxide) for forming pixel electrodes, which have good reliability.
(ITO: Nesa film) was used.

【００１０】[0010]

【発明が解決しようとする課題】モジュール外形をでき
る限り小さく保ちながら、液晶表示素子の画素数を増や
したい要求があるが、従来のフリップチップ方式の液晶
表示素子では、透明絶縁基板ＳＵＢ１上の駆動用ＩＣの
周辺部の出力側の配線（出力配線）パターンにおいて、
有効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭＰと
の間の距離が４〜５．５ｍｍ程度と短くなり、この狭い
スペースに配線する本数が増し、配線幅が小さくなるた
め、配線長の違いによる配線抵抗の差が生じ、駆動用Ｉ
Ｃの出力波形の歪み量が上記配線毎に差を生じ、表示ム
ラを生じるいう問題があった。There is a demand to increase the number of pixels of the liquid crystal display element while keeping the module outer shape as small as possible. In the conventional flip chip type liquid crystal display element, driving on the transparent insulating substrate SUB1 is required. In the wiring (output wiring) pattern on the output side of the peripheral part of the IC for
The distance between the effective display portion AR and the output side bump BUMP of the driving IC is shortened to about 4 to 5.5 mm, the number of wirings in this narrow space is increased, and the wiring width is reduced. Difference in wiring resistance due to
There is a problem in that the amount of distortion of the output waveform of C causes a difference between the wirings, which causes display unevenness.

【００１１】更に、出力配線パターン間のピッチが縮小
し、配線が電界により電気分解を起こし、端子間がショ
ートしたり、オープンしたりする電食問題が発生した。Furthermore, the pitch between the output wiring patterns is reduced, and the wiring is electrolyzed by an electric field, causing a problem of electrolytic corrosion such as short-circuiting or opening between terminals.

【００１２】更に、出力配線パターン上の検査パッドＴ
ＥＳＴにプローバ針が接触することで、金属フレーク
（薄片）が発生し、配線間のショート不良を生じたり、
金属フレークに基づく汚染による腐食で、検査パッドＴ
ＥＳＴからの断線が生じた。Further, an inspection pad T on the output wiring pattern
When the prober needle comes into contact with the EST, metal flakes (thin flakes) are generated, causing a short circuit between wirings,
Corrosion due to contamination due to metal flakes causes inspection pad T
A disconnection from the EST occurred.

【００１３】本発明の目的は、液晶表示素子の高密度化
により、駆動用ＩＣの周辺部の出力配線パターンのピッ
チが縮小しても、モジュール外形をできる限り縮小した
いとの要求を満たし、信頼性良く、しかも、全ての駆動
用ＩＣからの出力配線の抵抗をできる限り小さくし、バ
ラツキを許容範囲以内に制限して、配線することができ
るフリップチップ方式の液晶表示素子及び液晶表示モジ
ュールを提供することである。It is an object of the present invention to satisfy the demand for reducing the outer shape of the module as much as possible even if the pitch of the output wiring pattern in the peripheral portion of the driving IC is reduced by increasing the density of the liquid crystal display element, and the reliability is improved. And a flip-chip liquid crystal display element and liquid crystal display module that can be wired with good resistance and with the resistance of the output wiring from all the driving ICs made as small as possible to limit the variation within an allowable range.
Is to provide a tool .

【００１４】[0014]

【課題を解決するための手段】上記課題を解決するため
に、本発明のフリップチップ方式の液晶表示素子は、重
ね合わせた２枚の透明絶縁基板のうち、駆動用ＩＣを搭
載した透明絶縁基板上にある、有効表示部と上記駆動用
ＩＣの出力側バンプ部との間の出力配線パターンにおい
て、シール部の内側では、アルミニウム材料等の低抵抗
金属層を含む配線で構成し、シール部の外側では、少な
くとも表面に透明導電膜を有する配線で構成し、更に、
上記出力側バンプ部と上記シール部との配線長さに略比
例して、配線幅の補正をしたことを特徴とする。In order to solve the above-mentioned problems, a flip-chip type liquid crystal display device of the present invention is a transparent insulating substrate having a driving IC among two transparent insulating substrates stacked. In the output wiring pattern between the effective display portion and the output side bump portion of the driving IC above, the inside of the seal portion is formed of wiring including a low resistance metal layer such as an aluminum material, On the outer side, at least the surface is composed of wiring having a transparent conductive film, and further,
The wiring width is corrected substantially in proportion to the wiring length between the output side bump portion and the seal portion.

【００１５】また、重ね合わせた２枚の透明絶縁基板の
うち、駆動用ＩＣを搭載した透明絶縁基板上にある、有
効表示部と上記駆動用ＩＣの出力側バンプ部との間の出
力配線パターンにおいて、シール部の内側では、アルミ
ニウム材料等の低抵抗金属層を含む配線で構成し、更
に、シール部の外側でも、アルミニウム材料等の低抵抗
金属層を含む配線を延在し、上記出力側バンプ部に最も
近い透明導電膜の配線に電気的に接続したことを特徴と
する。また、この場合も、更に、上記出力側バンプ部と
上記シール部との配線長さに略比例して、配線幅の補正
をしたことを特徴とする。An output wiring pattern between the effective display portion and the bumps on the output side of the driving IC, which is on the transparent insulating substrate on which the driving IC is mounted, of the two transparent insulating substrates that are superposed on each other. In the inside of the seal portion, a wiring including a low resistance metal layer such as an aluminum material is formed, and further outside the seal portion, a wiring including a low resistance metal layer such as an aluminum material extends, and the output side It is characterized in that it is electrically connected to the wiring of the transparent conductive film closest to the bump portion. Also in this case, the wiring width is further corrected substantially in proportion to the wiring length between the output side bump portion and the seal portion.

【００１６】さらに、上記出力配線パターンにおいて、
検査パッド部分は、その表面に保護膜が無く、表面層が
透明導電膜からなり、その他の上記出力配線パターンの
上には、上記保護膜を被覆したことを特徴とする。Further, in the above output wiring pattern,
The inspection pad portion is characterized in that there is no protective film on its surface, the surface layer is made of a transparent conductive film, and the above-mentioned protective film is coated on the other output wiring patterns.

【００１７】[0017]

【作用】上記の手段で構成されたフリップチップ方式の
液晶表示素子は、出力配線パターン部のシール部の内側
では、外気から封止されており、水分等で化学的に反応
しやすいアルミニウム材料等の低抵抗金属層を含む配線
を保護膜ＰＳＶ１が被覆している状態で使用でき、低配
線抵抗となり、この部分の配線抵抗増加への影響は無視
できる。In the flip-chip type liquid crystal display device constructed by the above means, the inside of the seal portion of the output wiring pattern portion is sealed from the outside air, and an aluminum material or the like which is easily chemically reacted with moisture or the like. The wiring including the low resistance metal layer can be used in a state in which the protective film PSV1 is covered, and the wiring resistance becomes low, and the influence of this portion on the increase of the wiring resistance can be ignored.

【００１８】更に、シール部の外側では、信頼性確保の
ため、化学的に比較的安定した透明導電膜を使用し、配
線幅の補正を行ない、抵抗の配線長による不均一を解消
できる。Further, on the outer side of the seal portion, a chemically stable transparent conductive film is used to ensure reliability, the wiring width is corrected, and the nonuniformity of the resistance due to the wiring length can be eliminated.

【００１９】更に、シール部の外側にも、アルミニウム
材料等の低抵抗金属から構成される配線を延在させるこ
とで、低配線抵抗化が実現できる。Further, by extending a wiring made of a low resistance metal such as an aluminum material also on the outer side of the seal portion, a low wiring resistance can be realized.

【００２０】更に、保護膜が被覆している部分は、外気
から配線パターンを保護し、信頼性を向上させる作用が
ある。Further, the portion covered with the protective film has the function of protecting the wiring pattern from the outside air and improving the reliability.

【００２１】[0021]

【実施例】以下、本発明につき実施例によって具体的に
説明する。EXAMPLES The present invention will be specifically described below with reference to examples.

【００２２】図５は、透明絶縁基板ＳＵＢ１上に駆動用
ＩＣを搭載した様子を示す平面図である。更に、Ａ−Ａ
切断線における断面図を図６に示す。一方の透明絶縁基
板ＳＵＢ２は、一点鎖線で示すが、透明絶縁基板ＳＵＢ
１の上方に位置し、シールパターンＳＬ（図６参照）に
より、有効表示部（有効画面エリア）ＡＲを含んで液晶
ＬＣを封入している。透明絶縁基板ＳＵＢ１上の電極Ｃ
ＯＭは、導電ビーズや銀ペースト等を介して、透明絶縁
基板ＳＵＢ２側の共通電極パターンに電気的に接続させ
る配線である。配線ＤＴＭ（あるいはＧＴＭ）は、駆動
用ＩＣからの出力信号を有効表示部ＡＲ内の配線に供給
するものである。配線Ｔｄは、駆動用ＩＣへ入力信号を
供給するものである。異方性導電膜ＡＣＦは、一列に並
んだ複数個の駆動用ＩＣ部分に共通して細長い形状とな
ったものＡＣＦ２と上記複数個の駆動用ＩＣへの入力配
線パターン部分に共通して細長い形状となったものＡＣ
Ｆ１を別々に貼り付ける。パッシベーション膜（保護
膜）ＰＳＶ１は、図５にも示すが、電食防止のため、で
きる限り配線部を被覆させ、露出部分は、異方性導電膜
ＡＣＦ１にて覆うようにする。FIG. 5 is a plan view showing a state in which a driving IC is mounted on the transparent insulating substrate SUB1. Furthermore, A-A
A cross-sectional view taken along the section line is shown in FIG. The one transparent insulating substrate SUB2 is shown by a one-dot chain line, but the transparent insulating substrate SUB2
1, the liquid crystal LC is enclosed by the seal pattern SL (see FIG. 6) including the effective display portion (effective screen area) AR. Electrode C on transparent insulating substrate SUB1
The OM is a wiring electrically connected to the common electrode pattern on the transparent insulating substrate SUB2 side via conductive beads, silver paste, or the like. The wiring DTM (or GTM) supplies the output signal from the driving IC to the wiring in the effective display area AR. The wiring Td supplies an input signal to the driving IC. The anisotropic conductive film ACF has an elongated shape common to a plurality of driving IC portions arranged in a line ACF2 and an elongated shape common to the input wiring pattern portions to the plurality of driving ICs. What became AC
Paste F1 separately. As shown in FIG. 5, the passivation film (protective film) PSV1 covers the wiring part as much as possible and the exposed part is covered with the anisotropic conductive film ACF1 in order to prevent electrolytic corrosion.

【００２３】更に、駆動用ＩＣの側面周辺は、シリコー
ン樹脂ＳＩＬが充填され（図６参照）、保護が多重化さ
れている。Further, the periphery of the side surface of the driving IC is filled with a silicone resin SIL (see FIG. 6), and protection is multiplexed.

【００２４】図１０は、液晶表示モジュールＭＤＬの組
立完成図で、液晶表示素子の表面側からみた斜視図であ
る。FIG. 10 is a completed assembly view of the liquid crystal display module MDL, and is a perspective view of the liquid crystal display element viewed from the front side.

【００２５】モジュールＭＤＬは、シールドケースＳＨ
Ｄ、下側ケースの２種の収納・保持部材を有する。The module MDL is a shield case SH.
It has two types of storage / holding members, D and a lower case.

【００２６】ＨＬＤは、当該モジュールＭＤＬを表示部
としてパソコン、ワープロ等の情報処理装置に実装する
ために設けた４個の取付穴で、ねじ等を通して情報処理
装置に固定、実装する。当該モジュールＭＤＬには、輝
度調整用のボリュームＶＲが設けられており、バックラ
イト用のインバーターをＭＩ部分に配置し、接続コネク
タＬＣＴ、ランプケーブルＬＰＣを介してバックライト
に電源を供給する。本体コンピュータ（ホスト）からの
信号及び必要な電源は、モジュール裏面に位置するイン
ターフェイスコネクタＣＴを介して、液晶表示モジュー
ルＭＤＬのコントローラ部及び電源部に供給する。The HLD is four mounting holes provided for mounting the module MDL as a display unit on an information processing device such as a personal computer and a word processor, and is fixed and mounted on the information processing device through screws or the like. The module MDL is provided with a brightness adjusting volume VR, a backlight inverter is arranged in the MI portion, and power is supplied to the backlight via the connector LCT and the lamp cable LPC. Signals and necessary power from the main computer (host) are supplied to the controller and power supply of the liquid crystal display module MDL via the interface connector CT located on the back surface of the module.

【００２７】図１１は、図１０に示した実施例であるＴ
ＦＴ液晶表示モジュール（薄膜トランジスタＴＦＴをス
イッチング素子として用いたアクティブ・マトリクス方
式液晶表示モジュール）のＴＦＴ液晶表示素子とその外
周部に配置された回路を示すブロック図である。本例で
は、ドレインドライバＩＣ₁〜ＩＣ_M及びゲートドライバ
ＩＣ₁〜ＩＣ_Nは、図６に示すように、液晶表示素子の一
方の透明絶縁基板ＳＵＢ１上に形成されたドレイン側引
き出し線ＤＴＭ及びゲート側引き出し線ＧＴＭと異方性
導電膜あるいは紫外線硬化樹脂等でチップ・オン・ガラ
ス実装（ＣＯＧ実装）されている。本例では、ＸＧＡ仕
様である１０２４×３×７６８の有効ドットを有する液
晶表示素子に適用している。このため、液晶表示素子の
透明絶縁基板上には、１９２出力のドレインドライバＩ
Ｃを対向する各々の長辺に８個ずつ（Ｍ＝１６）と、１
００出力のゲートドライバＩＣを短辺に８個（Ｎ＝８）
とをＣＯＧ実装している。液晶表示素子の上側及び下側
にはドレインドライバ部１０３が配置され、また、側面
部には、ゲートドライバ部１０４、他方の側面部には、
コントローラ部１０１、電源部１０２が配置される。コ
ントローラ部１０１及び電源部１０２、ドレインドライ
バ部１０３、ゲートドライバ部１０４は、それぞれ電気
的接続手段ＪＮ１〜４により相互接続させる。FIG. 11 shows T which is the embodiment shown in FIG.
FIG. 3 is a block diagram showing a TFT liquid crystal display element of an FT liquid crystal display module (active matrix liquid crystal display module using thin film transistors TFT as switching elements) and circuits arranged on the outer periphery thereof. In this example, the drain drivers IC _{1 to} IC _M and the gate drivers IC _{1 to} IC _N are, as shown in FIG. 6, drain side lead lines DTM and gates formed on one transparent insulating substrate SUB1 of the liquid crystal display element. Chip-on-glass mounting (COG mounting) is performed using the side lead-out line GTM and an anisotropic conductive film or an ultraviolet curable resin. In this example, it is applied to a liquid crystal display device having effective dots of 1024 × 3 × 768 which are XGA specifications. Therefore, on the transparent insulating substrate of the liquid crystal display element, the drain driver I of 192 outputs is provided.
Eight Cs on each of the opposing long sides (M = 16) and 1
Eight output gate driver ICs on the short side (N = 8)
And COG are implemented. The drain driver section 103 is arranged on the upper and lower sides of the liquid crystal display element, the gate driver section 104 is provided on the side surface section, and the other side section is provided.
A controller unit 101 and a power supply unit 102 are arranged. The controller unit 101, the power supply unit 102, the drain driver unit 103, and the gate driver unit 104 are mutually connected by electrical connecting means JN1 to JN4.

【００２８】本例では、ＸＧＡパネルとして１０２４×
３×７６８ドットの１０インチ画面サイズのＴＦＴ液晶
表示モジュールを設計した。このため、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各ドットの大きさは、２０７μｍ
（ゲート線ピッチ）×６９μｍ（ドレイン線ピッチ）と
なっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３ドットの組合せで、２０７μｍ角となってい
る。このため、ドレイン線引き出しＤＴＭを片側に１０
２４×３本とすると、引き出し線ピッチは６９μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍ及び下地配線との交叉面積で約５０μ
ｍ角が現在使用可能な最小値といえる。このため、本例
では、液晶パネルの対向する２個の長辺側にドレインド
ライバＩＣを一列に並べ、ドレイン線を２個の長辺側に
交互に引き出して、ドレイン線引き出しＤＴＭのピッチ
を６９×２μｍとした。従って、駆動用ＩＣチップのバ
ンプＢＵＭＰ（図６参照）ピッチを約１００μｍ及び下
地配線との交叉面積を約７０μｍ角に設計でき、下地配
線とより高い信頼性で接続するのが可能となった。ゲー
ト線ピッチは２０７μｍと十分大きいため、片側の短辺
側にてゲート線引き出しＧＴＭを引き出しているが、更
に高精細になると、ドレイン線と同様に対向する２個の
短辺側にゲート線引き出し線ＧＴＭを交互に引き出すこ
とも可能である。In this example, the XGA panel is 1024 ×
A TFT liquid crystal display module with a screen size of 3 × 768 dots and 10 inches was designed. Therefore, the size of each dot of red (R), green (G), and blue (B) is 207 μm.
(Gate line pitch) × 69 μm (drain line pitch), and one pixel is a combination of three dots of red (R), green (G), and blue (B), and is 207 μm square. For this reason, the drain line lead-out DTM should be 10
If the number is 24 × 3, the lead line pitch will be 69 μm or less, which is less than the connection pitch limit of currently available tape carrier package (TCP) mounting. CO
In G mounting, depending on the material such as the anisotropic conductive film used, it is approximately 70 μm in the pitch of the bump BUMP of the driving IC chip and approximately 50 μm in the crossing area with the underlying wiring.
It can be said that the m-square is the currently available minimum value. Therefore, in this example, the drain driver ICs are arranged in a line on the two long sides facing each other of the liquid crystal panel, the drain lines are alternately drawn out on the two long sides, and the pitch of the drain line lead-out DTM is set to 69. × 2 μm Therefore, it is possible to design the bump BUMP (see FIG. 6) of the driving IC chip to have a pitch of about 100 μm and an intersecting area with the underlying wiring of about 70 μm square, and it is possible to connect the underlying wiring with higher reliability. Since the gate line pitch is 207 μm, which is sufficiently large, the gate line lead-out GTM is led out on the short side on one side. It is also possible to draw the line GTM alternately.

【００２９】ドレイン線あるいはゲート線を交互に引き
出す方式では、前述したように、引き出し線ＤＴＭある
いはＧＴＭと駆動ＩＣの出力側ＢＵＭＰとの接続は容易
になるが、周辺回路基板を液晶パネルＰＮＬの対向する
２長辺の外周部に配置する必要が生じ、このため、外形
寸法が片側引き出しの場合よりも大きくなるという問題
があった。特に、表示色数が増えると表示データのデー
タ線数が増加し、情報処理装置の最外形が大きくなる。
このため、本例では、多層フレキシブル基板を使用する
ことで、従来の問題を解決する。また、ＸＧＡパネルと
して、１０インチ以上の画面サイズとなると、ドレイン
線引き出しＤＴＭのピッチは、約１００μｍ以上と大き
くなり、１個の長辺側にドレインドライバＩＣをＣＯＧ
実装にて片側配置できる。In the system in which the drain lines or the gate lines are alternately drawn out, as described above, the connection between the lead lines DTM or GTM and the output side BUMP of the driving IC becomes easy, but the peripheral circuit board is opposed to the liquid crystal panel PNL. It is necessary to dispose them on the outer peripheral portion of the two long sides, which causes a problem that the outer dimension becomes larger than that in the case of one side drawing. In particular, as the number of display colors increases, the number of data lines of display data also increases, and the outermost shape of the information processing device becomes large.
Therefore, in this example, the conventional problem is solved by using the multilayer flexible substrate. Further, when the screen size of the XGA panel is 10 inches or more, the pitch of the drain line lead-out DTM is as large as about 100 μm or more, and the drain driver IC is COG on one long side.
Can be placed on one side by mounting.

【００３０】本例で採用した駆動ＩＣは、図５におおよ
その外観を示すが、モジュール外形をできる限り小さく
するため、非常に細長い形状であり、例えば、ゲート側
の駆動ＩＣでは、長辺寸法は、約１０〜１１ｍｍ、短辺
寸法は、約１．５〜２ｍｍ、ドレイン側の駆動ＩＣで
は、長辺寸法は、約１５〜１６ｍｍ、短辺寸法は、約
１．５〜２ｍｍである。また、本例では、有効表示部Ａ
Ｒと駆動用ＩＣの出力側バンプＢＵＭＰ部との間の出力
配線パターンは、駆動用ＩＣの長辺方向と短辺方向との
３方向から延在している。The drive IC adopted in this example has a roughly external shape as shown in FIG. 5, but has a very elongated shape in order to make the outer shape of the module as small as possible. Is about 10 to 11 mm, the short side dimension is about 1.5 to 2 mm, and in the drain side drive IC, the long side dimension is about 15 to 16 mm and the short side dimension is about 1.5 to 2 mm. Further, in this example, the effective display area A
The output wiring pattern between the R and the output side bump BUMP portion of the driving IC extends from three directions of the long side and the short side of the driving IC.

【００３１】例えば、本例では、ゲート側の駆動ＩＣで
は、１００出力のうち１１本を２短辺側から、残り、約
７８本を１長辺側から出力配線する。ドレイン側の駆動
ＩＣでは、１９２出力のうち約１６本を２短辺側から、
残り、１６０本を１長辺側から出力配線する。なお、駆
動ＩＣを更に細長く設計し、長辺方向のみの出力配線と
することもでき、その場合も本発明を適用できる。For example, in the present example, in the gate side drive IC, 11 out of 100 outputs are output from the 2 short sides, and about 78 outputs are output from the 1 long sides. In the drive IC on the drain side, about 16 of the 192 outputs are
The remaining 160 wires are output-wired from the one long side. The drive IC can be designed to be more slender, and the output wiring can be provided only in the long side direction. In that case, the present invention can be applied.

【００３２】また、駆動用ＩＣの出力側バンプＢＵＭＰ
から有効表示部ＡＲまでの間の距離は、ゲート側では、
Ｄ−Ｄ出力配線付近で約５．５ｍｍで、Ｂ−Ｂ出力配線
付近で約１０ｍｍと長くなる。更に、ドレイン側では、
Ｄ−Ｄ出力配線付近で約４．３ｍｍで、Ｂ−Ｂ出力配線
付近で約８．５ｍｍと長くなる。このため、例えば、こ
の部分の厚み１４００Åで、抵抗率２０Ω／□程度の透
明導電膜ＩＴＯのみで配線し、幅３０μｍと仮定する
と、配線長１ｍｍの差で、約６６７Ωの抵抗差が生じる
ことになる。従って、ゲート側では、約３ｋΩ、ドレイ
ン側では、約２．８ｋΩの抵抗差が生じ、駆動用ＩＣの
出力波形の歪み量が上記配線毎に差を生じ、表示ムラを
生じることになる。The bump BUMP on the output side of the driving IC
The distance from the effective display part AR to the gate side is
The length is about 5.5 mm near the D-D output wiring and about 10 mm near the BB output wiring. Furthermore, on the drain side,
The length is about 4.3 mm near the D-D output wiring and about 8.5 mm near the BB output wiring. Therefore, for example, assuming that the thickness of this portion is 1400 Å and wiring is performed only by the transparent conductive film ITO having a resistivity of about 20 Ω / □ and the width is 30 μm, a resistance difference of about 667 Ω is generated with a difference of 1 mm in wiring length. Become. Therefore, a resistance difference of about 3 kΩ is generated on the gate side, and a resistance difference of about 2.8 kΩ is generated on the drain side, and the amount of distortion of the output waveform of the driving IC varies between the wirings, resulting in display unevenness.

【００３３】《製造方法》次に、上述した液晶表示装置
の第１の透明ガラス基板ＳＵＢ１側の製造方法について
図７〜図９を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は画素部分、右
側はゲ−ト端子付近の断面形状で見た加工の流れを示
す。工程Ｂ及びＤを除き、工程Ａ〜Ｇの工程は各写真
（ホト）処理に対応して区分けしたもので、各工程のい
ずれの断面図もホト処理後の加工が終わり、ホトレジス
トを除去した段階を示している。なお、上記写真（ホ
ト）処理とは本説明ではホトレジストの塗布からマスク
を使用した選択露光を経て、それを現像するまでの一連
の作業を示すものとし、繰り返しの説明は避ける。以下
区分した工程に従って、説明する。<< Manufacturing Method >> Next, a manufacturing method of the above-mentioned liquid crystal display device on the first transparent glass substrate SUB1 side will be described with reference to FIGS. In the figure,
The letters in the center are abbreviations of process names, the left side shows the pixel portion, and the right side shows the flow of processing seen in the sectional shape near the gate terminal. With the exception of steps B and D, the steps A to G are classified according to each photo (photo) process, and the step after the photo process is finished and the photoresist is removed in any sectional view of each process. Is shown. In the present description, the photographic (photo) processing means a series of operations from application of photoresist to selective exposure using a mask to development thereof, and repeated description will be omitted. A description will be given below according to the divided steps.

【００３４】工程Ａ、図７ ７０５９ガラス（商品名）からなる第１の透明ガラス基
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベ−クを行な
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合、省
略できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電膜ｇ
１をスパッタリングにより設ける。ホト処理後、リン酸
と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的に
エッチングする。Step A, FIG. 7 A silicon oxide film SIO is formed on both surfaces of a first transparent glass substrate SUB1 made of 7059 glass (trade name) by dipping, and then baked at 500 ° C. for 60 minutes. Although this SIO film is formed in order to reduce the surface irregularities of the glass substrate SUB1, this step can be omitted if the irregularities are small. Al-Ta with a film thickness of 2800Å,
First conductive film g made of Al-Ti-Ta, Al-Pd, or the like
1 is provided by sputtering. After the photo-treatment, the first conductive film g1 is selectively etched with a mixed acid solution of phosphoric acid, nitric acid and glacial acetic acid.

【００３５】工程Ｂ、図７ レジスト直描後（前述した陽極酸化パタ−ンＡＯ形成
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコ−ル液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１を
浸漬し、化成電流密度が０．５ｍＡ／ｃｍ²になるよう
に調整する（定電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が
得られるのに必要な化成電圧１２５Ｖに達するまで陽極
酸化を行なう。その後、この状態で数１０分保持するこ
とが望ましい（定電圧化成）。これは均一なＡｌ₂Ｏ₃膜
を得る上で大事なことである。それによって、導電膜ｇ
１が陽極酸化され、走査信号線（ゲ−トライン）ＧＬ上
及び側面に自己整合的に膜厚が１８００Åの陽極酸化膜
ＡＯＦが形成され、薄膜トランジストＴＦＴのゲ−ト絶
縁膜の一部となる。Step B, FIG. 7 After direct drawing of the resist (after formation of the above-described anodic oxidation pattern AO), 3% tartaric acid was added to PH6.25 ± by an ammonia.
The solution adjusted to 0.05 is 1: 1 with ethylene glycol solution.
The substrate SUB1 is dipped in an anodizing solution composed of the solution diluted to 9 to adjust the formation current density to 0.5 mA / cm ² (constant current formation). Next, anodic oxidation is performed until the formation voltage of 125 V required to obtain a predetermined Al ₂ O ₃ film thickness is reached. After that, it is desirable to hold this state for several tens of minutes (constant voltage formation). This is important for obtaining a uniform Al ₂ O ₃ film. Thereby, the conductive film g
1 is anodized, and an anodic oxide film AOF having a film thickness of 1800Å is formed on the scanning signal line (gate line) GL and on the side surface in a self-aligned manner and becomes a part of the gate insulating film of the thin film transistor TFT. .

【００３６】工程Ｃ、図７ 膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層及び透明画素電極ＩＴＯ１を形成する。Step C, FIG. 7 A conductive film d1 made of an ITO film having a film thickness of 1400Å is provided by sputtering. After the photo-treatment, the conductive film d1 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution to form the uppermost layers of the gate terminal GTM and the drain terminal DTM and the transparent pixel electrode ITO1.

【００３７】工程Ｄ、図８ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ⁺型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行なう。Step D, FIG. 8 Ammonia gas, silane gas and nitrogen gas are introduced into the plasma CVD apparatus to form a 2000 Å-thickness Si nitride film, and silane gas and hydrogen gas are introduced into the plasma CVD apparatus to reduce the film thickness. After the 2000 Å i-type amorphous Si film is formed, hydrogen gas and phosphine gas are introduced into the plasma CVD apparatus to form an N ⁺ -type amorphous Si film having a film thickness of 300 Å. This film formation is continuously performed by changing the reaction chamber in the same CVD apparatus.

【００３８】工程Ｅ、図８ ホト処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ₆を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ₆ガスでＮ⁺型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜及び窒化Ｓｉ膜を連続してエ
ッチングしても良い。Step E, FIG. 8 After photo processing, SF ₆ and CC are used as dry etching gas.
Using N ₄ , the N ⁺ type amorphous Si film and the i type amorphous Si film are etched. Subsequently, etching the nitride Si film using SF _6. Of course, the N ⁺ -type amorphous Si film, the i-type amorphous Si film and the Si nitride film may be continuously etched with SF ₆ gas.

【００３９】このように３層のＣＶＤ膜をＳＦ₆を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ₆ガスに対す
るエッチング速度はＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。従って、Ｎ⁺型非晶質
Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエッチ
ングされ始めると上部のＮ⁺型非晶質Ｓｉ膜がサイドエ
ッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ−パ
に加工される。また、ｉ型非晶質Ｓｉ膜のエッチングが
完了し、窒化Ｓｉ膜がエッチングされ始めると、上部の
Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒化
シリコン膜が２０度にテ−パ加工される。上記テ−パ形
状のため、その上部にソ−ス電極ＳＤ１が形成された場
合も断線の確率は著しく低減される。Ｎ⁺型非晶質Ｓｉ
膜のテ−パ角度は９０度に近いが、厚さが３００Åと薄
いために、この段差での断線の確率は非常に小さい。従
って、Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓ
ｉ膜の平面パタ−ンは厳密には同一パタ−ンではなく、
断面が順テ−パ形状となるため、Ｎ⁺型非晶質Ｓｉ膜、
ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大きなパタ−ンと
なる。A feature of the manufacturing process of this embodiment is that the three-layered CVD film is thus continuously etched with a gas containing SF ₆ as a main component. That is, the etching rate for SF ₆ gas is N ⁺ type amorphous Si film, i type amorphous S film.
The i film and the Si nitride film are larger in this order. Therefore, when the N ⁺ -type amorphous Si film is completely etched and the i-type amorphous Si film is started to be etched, the upper N ⁺ -type amorphous Si film is side-etched, resulting in the i-type amorphous Si film. The film is processed into a taper of about 70 degrees. Further, when the etching of the i-type amorphous Si film is completed and the etching of the Si nitride film is started, the upper side of the N ⁺ -type amorphous Si film and the i-type amorphous Si film are side-etched in this order. The i-type amorphous Si film and the silicon nitride film are tapered at about 50 degrees and 20 degrees, respectively. Due to the taper shape, the probability of disconnection is significantly reduced even when the source electrode SD1 is formed on the taper. N ⁺ type amorphous Si
The taper angle of the film is close to 90 degrees, but since the thickness is as thin as 300Å, the probability of disconnection at this step is very small. Therefore, the N ⁺ type amorphous Si film, the i type amorphous Si film, and the S nitride
Strictly speaking, the flat pattern of the i film is not the same pattern,
Since the cross section has a forward tapered shape, an N ⁺ type amorphous Si film,
The i-type amorphous Si film and the Si nitride film become larger in this order.

【００４０】工程Ｆ、図９ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。Step F, FIG. 9 A second conductive film d2 made of Cr having a film thickness of 600 Å is provided by sputtering, and an Al- film having a film thickness of 4000 Å is formed.
A third conductive film d3 made of Pd, Al-Si, Al-Ta, Al-Ti-Ta or the like is provided by sputtering.
After the photo-treatment, the third conductive film d3 is etched with the same liquid as in step A, the second conductive film d2 is etched with a second cerium ammonium nitrate solution, and the video signal line DL, the source electrode SD1, and the drain electrode SD2 are etched. To form.

【００４１】ここで本実施例では、工程Ｅに示すよう
に、Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ
膜が順テ−パとなっているため、映像信号線ＤＬの抵抗
の許容度の大きい液晶表示装置では第２導電膜ｄ２のみ
で形成することも可能である。Here, in this embodiment, as shown in step E, an N ⁺ type amorphous Si film, an i type amorphous Si film, and a silicon nitride nitride are used.
Since the film is a normal taper, it is possible to form only the second conductive film d2 in a liquid crystal display device in which the tolerance of the resistance of the video signal line DL is large.

【００４２】次に、ドライエッチング装置にＳＦ₆、Ｃ
Ｃｌ₄を導入して、Ｎ⁺型非晶質Ｓｉ膜をエッチングする
ことにより、ソ−スとドレイン間のＮ⁺型半導体層ｄ０
を選択的に除去する。Next, SF ₆ , C is added to the dry etching apparatus.
By introducing Cl ₄ and etching the N ⁺ type amorphous Si film, the N ⁺ type semiconductor layer d0 between the source and the drain is etched.
Are selectively removed.

【００４３】工程Ｇ、図９ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ₆を
使用してエッチングすることにより、保護膜ＰＳＶ１を
形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜の
みならず、有機材料を用いたものも使用できる。Step G, FIG. 9 Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to form a Si nitride film having a thickness of 1 μm. After the photo-treatment, the protective film PSV1 is formed by etching using SF ₆ as a dry etching gas. As the protective film, not only an SiN film formed by CVD but also an organic material can be used.

【００４４】上記した製造方法を使用し、本発明を適用
した出力配線例を図１ないし図４に示す。An example of output wiring to which the present invention is applied by using the above-described manufacturing method is shown in FIGS.

【００４５】《ドレイン側出力配線》図１（Ａ）は、ド
レイン側の出力配線の一例を示し、図５に示すＢ−Ｂ配
線部を拡大した平面図である。<< Drain Side Output Wiring >> FIG. 1A shows an example of the drain side output wiring and is an enlarged plan view of the BB wiring portion shown in FIG.

【００４６】ドレイン側の出力配線には、ドレイン線
（映像信号線）ＤＬに印加するドレイン電圧として、１
水平期間の約２０μｓｅｃ毎に約０．２〜４．８Ｖの間
で、レベル変化する電圧が加わる。例えば、有効表示部
ＡＲ内のドレイン線ＤＬの抵抗値Ｒは約８．８ｋΩで、
また、液晶表示パネルとして、ドレイン線ＤＬに負荷さ
れる容量の総合値Ｃは約５５ｐＦである。このため、Ｒ
Ｃ定数による約０．４μｓｅｃの波形歪を生じる。更
に、上記したように、幅３０μｍを仮定しても、抵抗差
１ｋΩからの波形歪増加分は、約０．１μｓｅｃであ
り、この程度のドレイン波形の立上り遅れは、ゲート波
形の立上りを適当な関係でシフトさせ、遅らせる手段
で、表示への悪影響をほぼ防ぐこともできる。一方、ゲ
ート波形の立上り歪の量は、そのまま、書き込み時間の
減少につながる。従って、ゲート側に比べ、ドレイン側
の出力配線には、比較的配線抵抗のバラツキに裕度をと
れ、信頼性を重視した配線方法を採用することにした。The output wiring on the drain side has a drain voltage of 1 as applied to the drain line (video signal line) DL.
A voltage that changes in level is applied between approximately 0.2 and 4.8 V every approximately 20 μsec in the horizontal period. For example, the resistance value R of the drain line DL in the effective display area AR is about 8.8 kΩ,
Further, as the liquid crystal display panel, the total value C of the capacitance loaded on the drain line DL is about 55 pF. Therefore, R
A waveform distortion of about 0.4 μsec due to the C constant is generated. Further, as described above, even if the width of 30 μm is assumed, the increase in waveform distortion from the resistance difference of 1 kΩ is about 0.1 μsec, and the rise delay of the drain waveform of this extent is appropriate for the rise of the gate waveform. The adverse effect on the display can be almost prevented by the means for shifting and delaying the relationship. On the other hand, the amount of rising distortion of the gate waveform directly leads to a reduction in writing time. Therefore, as compared with the gate side, the drain side output wiring has a relatively wide tolerance in the variation of the wiring resistance, and a wiring method in which reliability is emphasized is adopted.

【００４７】まず、本例では、シ−ル部ＳＬから有効表
示部（有効画素エリア）ＡＲまでの距離は約２．２ｍｍ
であるが、この間の配線抵抗は、低抵抗材料からなる配
線層ｄ２、ｄ３を使用し、特性上抵抗を無視できる値と
なっている。すなわち、例えば、配線層ｄ３の膜厚を４
０００Åとすると、Ａｌ−Ｐｄでは、抵抗率０．１Ω／
□程度、Ａｌ−Ｔａ−Ｔｉでは、抵抗率０．２Ω／□程
度、Ａｌ−Ｔａでは、抵抗率０．５Ω／□程度であるた
め、配線幅３０μｍを仮定しても、５０Ω以下となる。First, in this example, the distance from the seal portion SL to the effective display portion (effective pixel area) AR is about 2.2 mm.
However, the wiring resistance during this period is a value in which the resistance is negligible due to the use of the wiring layers d2 and d3 made of a low resistance material. That is, for example, the film thickness of the wiring layer d3 is set to 4
Assuming 000Å, the resistivity of Al-Pd is 0.1Ω /
□, Al-Ta-Ti has a resistivity of about 0.2 Ω / □, and Al-Ta has a resistivity of about 0.5 Ω / □, so even if the wiring width is 30 μm, it becomes 50 Ω or less.

【００４８】なお、図１（Ｂ）は、図１（Ａ）のＦ−Ｆ
切断線における断面図であるが、有効表示部ＡＲのドレ
イン線ＤＬと出力配線の繋ぎ部分は、Ｎ⁺型非晶質Ｓｉ
膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩを透明
導電膜ｄ１との間に介在させ、テーパ状の断面形状とす
ることで、直接接続させた場合の透明導電膜ｄ１の段差
による出力配線ｄ２、ｄ３の断線を防止している。It should be noted that FIG. 1 (B) shows the line FF of FIG. 1 (A).
It is a cross-sectional view taken along the cutting line, but the connection portion between the drain line DL of the effective display portion AR and the output wiring is N ⁺ type amorphous Si.
By interposing the film d0, the i-type amorphous Si film AS, and the silicon nitride Si film GI with the transparent conductive film d1 to form a tapered cross-sectional shape, the step of the transparent conductive film d1 when directly connected The output wirings d2 and d3 are prevented from being broken.

【００４９】次に、シール部の外側では、信頼性上比較
的安定な透明導電膜ｄ１のみを使用して配線する。Next, outside the seal portion, wiring is performed using only the transparent conductive film d1 which is relatively stable in reliability.

【００５０】透明導電膜ＩＴＯによる配線は、アルミニ
ウムＡｌ材料層を含む低抵抗配線に比べ、電気分解しに
くいことが実験で分かっている。例えば、加速実験によ
ると、保護膜ＰＳＶ１無しで、２電極端子間を特定の距
離離し、純水を滴下し、電源周波数１５．６ｋＨｚ、４
Ｖピーク電圧の交流を印加した場合において、透明導電
膜ＩＴＯによる配線では、９０分以上問題無く、電食が
発生しなかったが、アルミニウムＡｌ材料層を含む配線
を透明導電膜ＩＴＯ配線の上に形成した２層配線では、
５０分経過後、電食が生じた。Experiments have shown that the wiring formed of the transparent conductive film ITO is less likely to be electrolyzed as compared with the low resistance wiring including the aluminum-Al material layer. For example, according to an acceleration experiment, without the protective film PSV1, the two electrode terminals are separated by a specific distance, pure water is dropped, and the power supply frequency is 15.6 kHz, 4
When an alternating current of V peak voltage was applied, the wiring by the transparent conductive film ITO had no problem for 90 minutes or more and electrolytic corrosion did not occur, but the wiring including the aluminum Al material layer was formed on the transparent conductive film ITO wiring. In the formed two-layer wiring,
After 50 minutes, electrolytic corrosion occurred.

【００５１】本例では、駆動用ＩＣのバンプＢＵＭＰ位
置の関係で、出力配線を駆動用ＩＣの３方向から延在さ
せている。In this example, the output wiring is extended from three directions of the driving IC due to the bump BUMP position of the driving IC.

【００５２】駆動用ＩＣの長辺側からの出力配線は、理
想的には、図３に示すように、各配線毎に駆動用ＩＣの
バンプＢＵＭＰ位置からシール部までの距離Ｌ１に従っ
て補正することが良い。Ideally, the output wiring from the long side of the driving IC is corrected according to the distance L1 from the bump BUMP position of the driving IC to the seal portion for each wiring as shown in FIG. Is good.

【００５３】例えば、駆動用ＩＣの長辺の最外配線で
は、以下の式から駆動用ＩＣのバンプＢＵＭＰ位置から
シール部までの配線長さＬが概算できる。For example, in the outermost wiring on the long side of the driving IC, the wiring length L from the bump BUMP position of the driving IC to the seal portion can be roughly calculated from the following equation.

【００５４】Ｌ＝Ｌ１／ｃｏｓ（θ） ここで、ｔａｎ（θ）＝ｉ（Ｐｐ−Ｐｂ）／Ｌ２ Ｌ２（図３参照）は、バンプＢＵＭＰ位置から斜め配線
終端部までの距離、本例では約３．３ｍｍ、Ｐｐは、画
素ピッチで、本例では６９×２μｍ、Ｐｂは、バンプＢ
ＵＭＰピッチで、本例では約１００μｍである。L = L1 / cos (θ) Here, tan (θ) = i (Pp-Pb) / L2 L2 (see FIG. 3) is the distance from the bump BUMP position to the diagonal wiring end portion, in this example. Approximately 3.3 mm, Pp is the pixel pitch, in this example 69 × 2 μm, Pb is the bump B
The UMP pitch is about 100 μm in this example.

【００５５】一例として、８０番目では、ｉ＝７９とし
て、θ＝４２度となり、Ｌ１＝２．１ｍｍであるので、
Ｌ＝２．８ｍｍとなる。As an example, at the 80th position, i = 79, θ = 42 degrees, and L1 = 2.1 mm.
L = 2.8 mm.

【００５６】配線幅の補正としては、Ｗ０＝４３．５μ
ｍを仮定すると、距離Ｌに略比例して補正することが良
いため、Ｗ１＝５８μｍとなる。ｉ＜７９のものは、次
第に距離Ｌに略比例して補正した。To correct the wiring width, W0 = 43.5 μ
Assuming m, W1 = 58 μm because it is preferable to perform correction in proportion to the distance L. Those with i <79 were gradually corrected in proportion to the distance L.

【００５７】駆動用ＩＣの短辺側からの出力配線は、駆
動用ＩＣのバンプＢＵＭＰ位置からシール部までの距離
Ｌ１は、Ｂ−Ｂ配線部では、短辺の最外側の約６．２ｍ
ｍから最内側約３．６ｍｍへと変化するため、幅Ｗ１、
Ｗ２、Ｗ３＝６８μｍから６５μｍへと次第に細くし
た。駆動用ＩＣのピッチが、１００μｍであるため、配
線間ショート不良を防止するため、７０μｍ以下の配線
とした。In the output wiring from the short side of the driving IC, the distance L1 from the bump BUMP position of the driving IC to the seal portion is about 6.2 m at the outermost side of the short side in the BB wiring portion.
Since it changes from m to the innermost about 3.6 mm, the width W1,
W2, W3 = gradually reduced from 68 µm to 65 µm. Since the pitch of the driving IC is 100 μm, the wiring is 70 μm or less in order to prevent a short circuit between wiring defects.

【００５８】以上のように、配線幅を補正することで、
駆動用ＩＣからの出力配線の抵抗をできる限り小さく
し、バラツキを許容範囲以内に制限して、配線すること
ができる。By correcting the wiring width as described above,
The resistance of the output wiring from the driving IC can be made as small as possible and the variation can be limited within the allowable range for wiring.

【００５９】更に、上記透明導電膜ＩＴＯによる配線
は、保護膜ＰＳＶ１で被覆することで、耐電食性を向上
させている。Further, the wiring made of the transparent conductive film ITO is covered with the protective film PSV1 to improve the electrolytic corrosion resistance.

【００６０】更に、本例では、検査パッドＴＥＳＴ（図
１）は、有効表示部ＡＲに対し、対向する位置で、か
つ、シール部ＳＬ内側に設け、保護膜ＰＳＶ１に孔を開
ける。このため、最上層が透明導電膜ｄ１となっている
ため、検査パッドＴＥＳＴにプローバ針が接触しても、
金属フレークが発生せず、配線間のショート不良や検査
パッドＴＥＳＴからの断線が生じることは無い。Further, in this example, the inspection pad TEST (FIG. 1) is provided at a position facing the effective display portion AR and inside the seal portion SL, and a hole is formed in the protective film PSV1. Therefore, since the uppermost layer is the transparent conductive film d1, even if the prober needle comes into contact with the inspection pad TEST,
No metal flakes are generated, and neither short circuit between wirings nor disconnection from the inspection pad TEST occurs.

【００６１】図２は、更に、高密度配線に適するドレイ
ン側の出力配線の例を示す。FIG. 2 further shows an example of drain-side output wiring suitable for high-density wiring.

【００６２】駆動用ＩＣが高集積化するにつれ、図３に
示すθが大きくなり、透明導電膜ｄ１の幅補正のみで
は、十分でなくなることがある。As the driving IC becomes highly integrated, θ shown in FIG. 3 becomes large, and the width correction of the transparent conductive film d1 may not be sufficient.

【００６３】この場合、図２（Ａ）は、ドレイン配線層
ｄ２、ｄ３をシールＳＬ外側まで延長するもの、図２
（Ｂ）は、更に、抵抗を下げ、細線パターンを実現する
もので、シールＳＬ外側で、アルミニウムを含むゲート
配線層ｇ１を透明導電膜ｄ１の下に配置し、スルーホー
ルＴＨにて、ドレイン配線層ｄ２、ｄ３とゲート配線層
ｇ１とを接続させる。スルーホールＴＨを設けるのは、
ゲート配線層ｇ１と透明導電膜ｄ１とは、層間での接触
抵抗が大きくなる場合があるためである。In this case, FIG. 2A shows that the drain wiring layers d2 and d3 are extended to the outside of the seal SL.
(B) further reduces resistance and realizes a fine line pattern. A gate wiring layer g1 containing aluminum is arranged under the transparent conductive film d1 outside the seal SL, and the drain wiring is formed in the through hole TH. The layers d2 and d3 are connected to the gate wiring layer g1. The through hole TH is provided
This is because the contact resistance between the gate wiring layer g1 and the transparent conductive film d1 may increase.

【００６４】なお、本例の構成の配線方法は、高密度配
線には適するが、電食という信頼性に対しては、アルミ
ニウムを含む配線の上を保護膜ＰＳＶ１で被覆すること
は、前例同様必要であるが、更に、用途的に高信頼性を
要求する場合は、シリコーン樹脂ＳＩＬ（図６参照）に
て、多重に保護することも必要となる。The wiring method of the present embodiment is suitable for high-density wiring, but for the reliability of electrolytic corrosion, it is the same as the previous example that the protection film PSV1 covers the wiring containing aluminum. It is necessary, but in addition, when high reliability is required in the application, it is also necessary to perform multiple protection with a silicone resin SIL (see FIG. 6).

【００６５】《ゲート側出力配線》次に、図４は、ゲー
ト側の出力配線の一例を示し、図４に示すＥ−Ｅ配線部
を拡大した断面図は、図２（Ｃ）に示す。<< Gate Side Output Wiring >> Next, FIG. 4 shows an example of the gate side output wiring, and an enlarged cross-sectional view of the EE wiring portion shown in FIG. 4 is shown in FIG. 2 (C).

【００６６】ゲート側の出力配線には、理想的には、ゲ
ート線ＧＬに印加するゲート電圧として、１水平期間の
約２０μｓｅｃの間は、ゲートオン時のパルスとして、
約１０Ｖの電圧を加え、残りのゲートオフ時の間（約１
５．３ｍｓｅｃ）は、ゲートオフ電圧（約−１７〜−１
１Ｖ）を加える。Ideally, for the output wiring on the gate side, a gate voltage applied to the gate line GL is used as a gate-on pulse for about 20 μsec of one horizontal period.
A voltage of about 10 V is applied, and during the rest of the gate off (about 1
The gate off voltage (about -17 to -1) is 5.3 msec.
1V) is added.

【００６７】しかし、有効表示部ＡＲ内のゲート線ＧＬ
の抵抗値Ｒは約１２ｋΩで、また、液晶表示パネルとし
て、ゲート線ＧＬに負荷される容量の総合値Ｃは約２７
０ｐＦである。このため、ＲＣ定数による約３．２μｓ
ｅｃの波形歪を生じる。このゲート波形の立上り歪の量
は、そのまま、書き込み時間の減少につながる。従っ
て、ゲート側では、配線抵抗のバラツキを小さくするだ
けでなく、出力配線抵抗自体を小さくする必要が生じ
た。However, the gate line GL in the effective display area AR is
Has a resistance value R of about 12 kΩ, and the total value C of the capacitance loaded on the gate line GL is about 27 as a liquid crystal display panel.
It is 0 pF. Therefore, it takes about 3.2 μs depending on the RC constant.
Waveform distortion of ec occurs. The amount of rising distortion of the gate waveform directly leads to a reduction in writing time. Therefore, on the gate side, it is necessary to reduce not only the variation in wiring resistance but also the output wiring resistance itself.

【００６８】本例では、できる限り、アルミニウムを含
むゲート配線層ｇ１をシールＳＬ外側まで延長し、抵抗
を下げ、更に、駆動用ＩＣ周辺でも、アルミニウムを含
むゲート配線層ｇ１を透明導電膜ｄ１の下に配置し、ス
ルーホールＴＨにて、ドレイン配線層ｄ２、ｄ３とゲー
ト配線層ｇ１とを接続させ、抵抗を下げる。In this example, the gate wiring layer g1 containing aluminum is extended to the outside of the seal SL to reduce the resistance as much as possible, and the gate wiring layer g1 containing aluminum is formed as a transparent conductive film d1 around the driving IC. The drain wiring layers d2 and d3 are connected to the gate wiring layer g1 through the through hole TH to lower the resistance.

【００６９】Ｄ−Ｄ出力配線部で、バンプＢＵＭＰから
有効表示部ＡＲまでの距離は約５．５ｍｍ、Ｂ−Ｂ出力
配線部で、約１０ｍｍであるが、この間の配線抵抗は、
図４に示す様に、低抵抗材料である配線層ｇ１、ｄ２、
ｄ３を使用し、特性上抵抗を無視できる値となってい
る。In the D-D output wiring portion, the distance from the bump BUMP to the effective display portion AR is about 5.5 mm, and in the BB output wiring portion, it is about 10 mm.
As shown in FIG. 4, the wiring layers g1, d2, which are low resistance materials,
Using d3, the resistance has a value that can be ignored.

【００７０】駆動用ＩＣ周辺の長辺側の出力配線幅は、
約６０μｍ、短辺側の出力配線幅は、約７５μｍとし
た。なお、陽極化成されるのは、陽極化成ラインＡＯの
右側であり、左側は、Ａｌ−Ｔａ、Ａｌ−Ｔａ−Ｔｉ等
のアルミニウムを含むゲート配線層ｇ１が存在する。こ
のため、この部分の配線は１０〜１５μｍ程度の細線化
を行ない、ホイスカの発生する確立を減少させている。The width of the output wiring on the long side around the driving IC is
The output wiring width on the short side was about 60 μm and about 75 μm. The anodization is on the right side of the anodization line AO, and on the left side is the gate wiring layer g1 containing aluminum such as Al—Ta and Al—Ta—Ti. Therefore, the wiring in this portion is thinned to about 10 to 15 μm to reduce the probability that whiskers are generated.

【００７１】更に、本例では、検査パッドＴＥＳＴ（図
４）は、アルミニウムを含むゲート配線層ｇ１の上層を
透明導電膜ｄ１で覆い、検査パッドＴＥＳＴにプローバ
針が接触しても、金属フレークが発生せず、配線間のシ
ョート不良や検査パッドＴＥＳＴからの断線が生じるこ
とは無い。Further, in this example, the inspection pad TEST (FIG. 4) covers the upper layer of the gate wiring layer g1 containing aluminum with the transparent conductive film d1, and even if the probe pad is brought into contact with the inspection pad TEST, the metal flakes are not generated. It does not occur, and neither short circuit between wirings nor disconnection from the inspection pad TEST occurs.

【００７２】なお、本例の構成の配線方法は、高密度配
線には適するが、電食という信頼性に対しては、アルミ
ニウムを含む配線の上を保護膜ＰＳＶ１で被覆すること
は、前例同様必要であるが、更に、用途的に高信頼性を
要求する場合は、シリコーン樹脂ＳＩＬにて、多重に保
護することも必要となる。Although the wiring method of the present embodiment is suitable for high-density wiring, it is the same as the previous example that the protection film PSV1 covers the wiring containing aluminum for the reliability of electrolytic corrosion. It is necessary, but if high reliability is required for the purpose of use, it is also necessary to perform multiple protection with a silicone resin SIL.

【００７３】以上本発明を実施例に基づき具体的に説明
したが、本発明は、前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で変更し得る。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments and can be modified within the scope of the invention.

【００７４】[0074]

【発明の効果】以上説明したように、本発明の効果は、
フリップチップ方式の液晶表示素子及び液晶表示モジュ
ールにおいて、駆動用ＩＣの周辺部の出力配線パターン
のピッチが縮小しても、モジュール外形をできる限り縮
小したいとの要求を満たし、信頼性良く、しかも、全て
の駆動用ＩＣからの出力配線の抵抗をできる限り小さく
し、バラツキを許容範囲以内に制限して、配線すること
ができる。As described above, the effects of the present invention are
Flip chip type liquid crystal display device and liquid crystal display module
In this case, even if the pitch of the output wiring pattern in the peripheral portion of the driving IC is reduced, it is possible to satisfy the requirement that the outer shape of the module is reduced as much as possible, and the output wiring from all the driving ICs is reliable. The wiring can be made by reducing the resistance of No. 1 as much as possible and limiting the variation within the allowable range.

【図面の簡単な説明】[Brief description of drawings]

【図１】（Ａ）は図５のＢ−Ｂ配線部を拡大した本発明
によるドレイン側の出力配線の一例を示す平面図、
（Ｂ）は（Ａ）のＦ−Ｆ切断線における断面図である。1A is a plan view showing an example of an output wiring on a drain side according to the present invention, which is an enlarged view of the wiring section BB in FIG. 5;
(B) is sectional drawing in the FF cutting line of (A).

【図２】（Ａ）、（Ｂ）はそれぞれ高密度配線に適する
本発明によるドレイン側の出力配線の例を示す図、
（Ｃ）は図４のＥ−Ｅ配線部を拡大した断面図である。2A and 2B are diagrams showing examples of drain-side output wiring according to the present invention, which are suitable for high-density wiring, respectively.
(C) is an enlarged cross-sectional view of the EE wiring portion of FIG. 4.

【図３】本発明による配線幅の補正を説明する平面図で
ある。FIG. 3 is a plan view illustrating correction of a wiring width according to the present invention.

【図４】本発明によるゲート側の出力配線の一例を示す
平面図である。FIG. 4 is a plan view showing an example of output wiring on the gate side according to the present invention.

【図５】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動
用ＩＣを搭載した様子を示す平面図である。FIG. 5 is a plan view showing a state in which a driving IC is mounted on a transparent insulating substrate SUB1 of a liquid crystal display element.

【図６】図５のＡ−Ａ切断線における断面図である。6 is a cross-sectional view taken along the line AA of FIG.

【図７】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。FIG. 7 is a flow chart of a cross-sectional view of a pixel portion and a gate terminal portion showing a manufacturing process of steps A to C on the substrate SUB1 side.

【図８】基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。FIG. 8 is a flow chart of a cross-sectional view of a pixel portion and a gate terminal portion showing a manufacturing process of steps D to E on the substrate SUB1 side.

【図９】基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。FIG. 9 is a flow chart of a cross-sectional view of the pixel portion and the gate terminal portion showing the manufacturing steps of steps F to G on the substrate SUB1 side.

【図１０】液晶表示モジュールの表面側から見た組立て
完成後の斜視図である。FIG. 10 is a perspective view of the liquid crystal display module as seen from the front surface side after completion of assembly.

【図１１】液晶表示モジュールの液晶表示パネルとその
周辺に配置された回路を示すブロック図である。FIG. 11 is a block diagram showing a liquid crystal display panel of a liquid crystal display module and circuits arranged around the liquid crystal display panel.

【図１２】従来の駆動用ＩＣを透明絶縁基板ＳＵＢ１に
搭載する製造工程の一部を示す図である。FIG. 12 is a diagram showing part of a manufacturing process in which a conventional driving IC is mounted on a transparent insulating substrate SUB1.

【符号の説明】[Explanation of symbols]

ＳＵＢ１、ＳＵＢ２…透明絶縁基板、ＩＣ…駆動用Ｉ
Ｃ、ＡＲ…有効表示部、ＳＬ…シール材、ＢＵＭＰ…バ
ンプ、ｄ１…透明導電膜（ＩＴＯ膜等）、ｄ２…第２導
電膜（Ｃｒ膜等）、ｄ３…第３導電膜（Ａｌ−Ｐｄ、Ａ
ｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ膜等）、ｇ１
…第１導電膜（Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−
Ｐｄ等）、ＤＬ…映像信号線（ドレイン線）、ＧＩ…窒
化Ｓｉ膜、ＡＳ…ｉ型非晶質Ｓｉ膜、ｄ０…Ｎ⁺型非晶
質Ｓｉ膜、ＰＳＶ１…保護膜、ＴＥＳＴ…検査パッド、
Ｗ０、Ｗ１、Ｗ２、Ｗ３…配線幅、ＴＨ…スルーホー
ル、Ｌ…バンプ位置からシール部までの出力配線の長
さ、Ｌ１…バンプ位置からシール部までの距離、Ｌ２…
バンプ位置から斜め配線終端部までの距離、θ…斜め配
線の角度。SUB1, SUB2 ... Transparent insulating substrate, IC ... Driving I
C, AR ... Effective display area, SL ... Seal material, BUMP ... Bump, d1 ... Transparent conductive film (ITO film etc.), d2 ... Second conductive film (Cr film etc.), d3 ... Third conductive film (Al-Pd). , A
l-Si, Al-Ta, Al-Ti-Ta film, etc.), g1
The first conductive film (Al-Ta, Al-Ti-Ta, Al-
Pd etc.), DL ... Video signal line (drain line), GI ... Si nitride film, AS ... i type amorphous Si film, d0 ... N ⁺ type amorphous Si film, PSV1 ... Protective film, TEST ... inspection pad ,
W0, W1, W2, W3 ... Wiring width, TH ... Through hole, L ... Length of output wiring from bump position to seal portion, L1 ... Distance from bump position to seal portion, L2 ...
Distance from bump position to the end of diagonal wiring, θ ... Angle of diagonal wiring.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−160417（ＪＰ，Ａ) 特開 平６−214247（ＪＰ，Ａ) 特開 平６−265933（ＪＰ，Ａ) 特開 平６−43486（ＪＰ，Ａ) 特開 平８−160444（ＪＰ，Ａ) 特開 平６−222372（ＪＰ，Ａ) 特開 平３−83018（ＪＰ，Ａ) 特開 平３−239226（ＪＰ，Ａ) 特開 昭64−55535（ＪＰ，Ａ) 実開 平２−107126（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1345 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-3-160417 (JP, A) JP-A-6-214247 (JP, A) JP-A-6-265933 (JP, A) JP-A-6- 43486 (JP, A) JP-A 8-160444 (JP, A) JP-A 6-222372 (JP, A) JP-A 3-83018 (JP, A) JP-A 3-239226 (JP, A) JP-A 64-55535 (JP, A) Furukaihei 2-107126 (JP, U) (58) Fields investigated (Int.Cl. ⁷ , DB name) G02F 1/1345

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】重ね合わせた２枚の透明絶縁基板のうち、
駆動用ＩＣを搭載した透明絶縁基板上にある、有効表示
部と上記駆動用ＩＣの出力側バンプ部との間の出力配線
パターンにおいて、シール部の内側では、金属層を含む
配線で構成し、シール部の外側では、少なくとも表面に
透明導電膜を有する配線で構成し、更に、上記出力側バ
ンプ部と上記シール部との配線長さに略比例して、シー
ル部の外側で抵抗の配線長による不均一を解消できる配
線幅の補正をしたことを特徴とするフリップチップ方式
の液晶表示素子。1. A transparent insulating substrate of two stacked
In the output wiring pattern between the effective display portion and the output side bump portion of the driving IC on the transparent insulating substrate on which the driving IC is mounted, the inside of the seal portion is composed of wiring including a metal layer, the outer seal portion is constituted by a wiring having a transparent conductive film on at least the surface, further, substantially in proportion to the wiring length between the output-side bump and the seal portion, Sea
A flip-chip type liquid crystal display element, characterized in that the wiring width is corrected so that the unevenness of the resistance due to the wiring length can be eliminated outside the loop portion . 【請求項２】重ね合わせた２枚の透明絶縁基板のうち、
駆動用ＩＣを搭載した透明絶縁基板上にある、有効表示
部と上記駆動用ＩＣの出力側バンプ部との間の出力配線
パターンにおいて、シール部の内側では、金属層を含む
配線で構成し、更に、シール部の外側でも、金属層を含
む配線を延在し、上記出力側バンプ部に最も近い透明導
電膜の配線に電気的に接続し、更に、上記出力側バンプ
部と上記シール部との配線長さに略比例して、シール部
の外側で抵抗の配線長による不均一を解消できる配線幅
の補正をしたことを特徴とするフリップチップ方式の液
晶表示素子。2. Of the two transparent insulating substrates stacked together,
In the output wiring pattern between the effective display portion and the output side bump portion of the driving IC on the transparent insulating substrate on which the driving IC is mounted, the inside of the seal portion is composed of wiring including a metal layer, Further, even outside the seal portion, a wiring including a metal layer is extended to electrically connect to the wiring of the transparent conductive film closest to the output side bump portion, and the output side bump portion and the seal portion are further connected. The seal part is roughly proportional to the wiring length of
A flip-chip type liquid crystal display element characterized in that the wiring width is corrected to eliminate the unevenness of the resistance due to the wiring length outside . 【請求項３】上記出力配線パターンにおいて、検査パッ
ド部分は、その表面に保護膜が無く、表面層が透明導電
膜からなり、その他の上記出力配線パターンの上には、
上記保護膜を被覆したことを特徴とする請求項１または
２記載のフリップチップ方式の液晶表示素子。3. In the above-mentioned output wiring pattern, the inspection pad portion has no protective film on its surface, the surface layer is made of a transparent conductive film, and on the other output wiring pattern,
The flip-chip type liquid crystal display device according to claim 1, wherein the liquid crystal display device is covered with the protective film. 【請求項４】上記金属層がＡｌを含むことを特徴とする
請求項１、２または３記載のフリップチップ方式の液晶
表示素子。4. The flip-chip type liquid crystal display device according to claim 1, wherein the metal layer contains Al. 【請求項５】上記金属層がＡｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔ
ａ、Ａｌ−Ｐｂの少なくともいずれかを含むことを特徴
とする請求項１、２または３記載のフリップチップ方式
の液晶表示素子。5. The metal layer is Al-Ta, Al-Ti-T.
The flip-chip liquid crystal display device according to claim 1, comprising at least one of a and Al-Pb. 【請求項６】上記金属層がＡｌ−Ｓｉを含むことを特徴
とする請求項１、２または３記載のフリップチップ方式
の液晶表示素子。6. The flip-chip type liquid crystal display device according to claim 1, wherein the metal layer contains Al—Si. 【請求項７】上記金属層がＣｒを含むことを特徴とする
請求項１、２または３記載のフリップチップ方式の液晶
表示素子。7. The flip-chip type liquid crystal display device according to claim 1, 2 or 3, wherein the metal layer contains Cr. 【請求項８】上記透明導電膜がＩＴＯであることを特徴
とする請求項１、２、３、４、５、６または７記載のフ
リップチップ方式の液晶表示素子。8. The flip-chip type liquid crystal display device according to claim 1, wherein the transparent conductive film is ITO. 【請求項９】上記出力側バンプ形成領域以外の領域で
は、上記金属層の上を保護膜で被覆し、さらに該保護膜
の上に樹脂が塗布されていることを特徴とする請求項
４、５、６または７記載のフリップチップ方式の液晶表
示素子。9. In a region other than the output side bump forming region, the metal layer is covered with a protective film, and a resin is further applied onto the protective film. A flip-chip type liquid crystal display element according to 5, 6, or 7. 【請求項１０】請求項１乃至９のいずれかに記載の液晶
表示素子を用いたことを特徴とする液晶表示モジュー
ル。10. A liquid crystal display module comprising the liquid crystal display element according to claim 1.