JP3404064B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3404064B2 JP3404064B2 JP04773093A JP4773093A JP3404064B2 JP 3404064 B2 JP3404064 B2 JP 3404064B2 JP 04773093 A JP04773093 A JP 04773093A JP 4773093 A JP4773093 A JP 4773093A JP 3404064 B2 JP3404064 B2 JP 3404064B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- film
- silicon film
- semiconductor device
- grain size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 115
- 238000004519 manufacturing process Methods 0.000 title claims description 71
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 254
- 239000000758 substrate Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 69
- 238000005468 ion implantation Methods 0.000 claims description 35
- 238000010438 heat treatment Methods 0.000 claims description 16
- 239000002245 particle Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 3
- 238000010301 surface-oxidation reaction Methods 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 123
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 80
- 239000012535 impurity Substances 0.000 description 50
- 235000012239 silicon dioxide Nutrition 0.000 description 40
- 239000000377 silicon dioxide Substances 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 239000013078 crystal Substances 0.000 description 25
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- 238000001259 photo etching Methods 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 19
- 230000001133 acceleration Effects 0.000 description 18
- 230000008021 deposition Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000004891 communication Methods 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 239000007943 implant Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 230000037230 mobility Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 206010037660 Pyrexia Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thermistors And Varistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、抵抗値ばらつきが小さ
く、任意の温度特性を有する多結晶シリコン抵抗を用い
た半導体装置およびその製造方法に関する。
く、任意の温度特性を有する多結晶シリコン抵抗を用い
た半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】多結晶シリコンを用いた抵抗に関する従
来の技術については、例えば、アイ・イー・イー・イー
・トランザクションズ オン エレクトロン デバイシ
ス、イーディー２８、ナンバー７（１９８１）第８１８
頁から８３０頁（IEEE Trans.Electron Devices, ED-2
8, No.7(1981) pp818-830）やアナリシス アンド デ
ザイン オブ インテグレイティッド サーキッツ（１
９８１）第２版の第１１２頁から１１９頁(Analysis an
d Design of Analog Integrated Circuits,PP112-119,2
nd-Edi.,Gray and Meyer,1984,John Wiley & Sons.,In
c.)には、半導体基板内に設けた不純物拡散層もしく
は、絶縁膜上に設けた多結晶シリコン層のいずれか一方
のみを抵抗素子とする構成が開示されている。これらの
抵抗素子の断面構造を図２０〜２２に示す。ここで、１
はシリコン基板、２及び４は二酸化シリコン膜、３ａは
小粒径多結晶シリコン層、３ｂは大粒径多結晶シリコン
層、７はアルミニウム電極、８はＰ型拡散層をそれぞれ
表す。
来の技術については、例えば、アイ・イー・イー・イー
・トランザクションズ オン エレクトロン デバイシ
ス、イーディー２８、ナンバー７（１９８１）第８１８
頁から８３０頁（IEEE Trans.Electron Devices, ED-2
8, No.7(1981) pp818-830）やアナリシス アンド デ
ザイン オブ インテグレイティッド サーキッツ（１
９８１）第２版の第１１２頁から１１９頁(Analysis an
d Design of Analog Integrated Circuits,PP112-119,2
nd-Edi.,Gray and Meyer,1984,John Wiley & Sons.,In
c.)には、半導体基板内に設けた不純物拡散層もしく
は、絶縁膜上に設けた多結晶シリコン層のいずれか一方
のみを抵抗素子とする構成が開示されている。これらの
抵抗素子の断面構造を図２０〜２２に示す。ここで、１
はシリコン基板、２及び４は二酸化シリコン膜、３ａは
小粒径多結晶シリコン層、３ｂは大粒径多結晶シリコン
層、７はアルミニウム電極、８はＰ型拡散層をそれぞれ
表す。
【０００３】しかしながら、多結晶シリコンを用いた抵
抗素子は温度により抵抗値が大きく変化するため、集積
回路に用いる場合に回路設計上重要な問題となってい
る。そこで、この対策として、例えば（１）多結晶の粒
径を制御する方法が特開昭５８−１８２２５９号公報、
特開昭６０−７４４６６号公報および特開昭６０−１１
６１６０号公報に、また、（２）高濃度領域で抵抗の温
度係数が正の不純物と負の不純物とを含む多結晶シリコ
ンを抵抗体に用いることが特開平０３−２６３３６７号
公報に、多結晶シリコンに荷電粒子を照射してシリコン
バンドギャップ中に準位を形成する方法が特開平０２−
２８５６６８号公報に開示されている。さらに、（３）
特開昭６１−１９１０６２号公報や特開平０２−２６８
４６２号公報には負の温度係数を有する多結晶シリコン
抵抗体と正の温度特性を有する単結晶シリコン抵抗体を
直列又は並列に接続することが、（４）特開昭６１−５
１９５７号公報には多結晶シリコン膜と単結晶シリコン
膜との２層膜を抵抗体とすることが開示されている。
抗素子は温度により抵抗値が大きく変化するため、集積
回路に用いる場合に回路設計上重要な問題となってい
る。そこで、この対策として、例えば（１）多結晶の粒
径を制御する方法が特開昭５８−１８２２５９号公報、
特開昭６０−７４４６６号公報および特開昭６０−１１
６１６０号公報に、また、（２）高濃度領域で抵抗の温
度係数が正の不純物と負の不純物とを含む多結晶シリコ
ンを抵抗体に用いることが特開平０３−２６３３６７号
公報に、多結晶シリコンに荷電粒子を照射してシリコン
バンドギャップ中に準位を形成する方法が特開平０２−
２８５６６８号公報に開示されている。さらに、（３）
特開昭６１−１９１０６２号公報や特開平０２−２６８
４６２号公報には負の温度係数を有する多結晶シリコン
抵抗体と正の温度特性を有する単結晶シリコン抵抗体を
直列又は並列に接続することが、（４）特開昭６１−５
１９５７号公報には多結晶シリコン膜と単結晶シリコン
膜との２層膜を抵抗体とすることが開示されている。
【０００４】
【発明が解決しようとする課題】上記いずれの従来技術
を用いても、ある特定の抵抗値に対して多結晶シリコン
を用いた抵抗素子の温度特性を改善することができる。
しかしながら、任意の抵抗値に対して温度特性を改善で
きる技術がなく、抵抗値に応じて別々の技術を用いなけ
ればならない、また、複数の抵抗値を有する多結晶シリ
コン抵抗素子を同一基板上に容易に形成することができ
ない等の問題を有していた。更に、温度特性に優れた微
細な多結晶シリコン抵抗素子を安定に製造できる方法が
なかった。例えば、上記（１）の特開昭５８−１８２２
５９号公報に記載の方法では、粒径の制御を熱処理温度
で行うためにプロセスと他の素子との融合性が劣ること
と、比抵抗が異なる２種類以上の抵抗の温度特性を同時
に改善することは困難であること、特開昭６０−７４４
６６号公報に記載の方法では、レーザアニールと水素プ
ラズマ処理を追加するため製造工程数の増加と抵抗形成
後の熱処理が制限されること、特開昭６０−１１６１６
０号公報に記載の方法では、従来と同様に温度特性が比
抵抗により定まってしまう、高比抵抗の場合しか改善効
果が得られない等の欠点を持つ。更に、上記（２）の特
開平０３−２６３３６７号公報に記載の方法では、偏析
係数が不純物の濃度や抵抗の熱履歴に影響されるためプ
ロセスの安定性が低いこと、特開平０２−２８５６６８
号公報に記載の方法では、多結晶シリコンに制御性良く
結晶欠陥を導入する必要がある、粒界での抵抗成分が大
きい高比抵抗にしか適用できないなどの欠点を持つ。
又、（３）に記載の方法では２種類の抵抗を電極により
接続して用いるため、特性ばらつきが両抵抗の特性ばら
つきの和となり単体に比べ増加する、製造工程数と占有
面積が増加する等の問題、更に（４）に記載の方法では
レーザビームによる液相エピタキシアル成長を用いるた
め、抵抗の物理的位置が制限される、高集積度の集積回
路への応用は工業的に困難である等の欠点を有してい
た。
を用いても、ある特定の抵抗値に対して多結晶シリコン
を用いた抵抗素子の温度特性を改善することができる。
しかしながら、任意の抵抗値に対して温度特性を改善で
きる技術がなく、抵抗値に応じて別々の技術を用いなけ
ればならない、また、複数の抵抗値を有する多結晶シリ
コン抵抗素子を同一基板上に容易に形成することができ
ない等の問題を有していた。更に、温度特性に優れた微
細な多結晶シリコン抵抗素子を安定に製造できる方法が
なかった。例えば、上記（１）の特開昭５８−１８２２
５９号公報に記載の方法では、粒径の制御を熱処理温度
で行うためにプロセスと他の素子との融合性が劣ること
と、比抵抗が異なる２種類以上の抵抗の温度特性を同時
に改善することは困難であること、特開昭６０−７４４
６６号公報に記載の方法では、レーザアニールと水素プ
ラズマ処理を追加するため製造工程数の増加と抵抗形成
後の熱処理が制限されること、特開昭６０−１１６１６
０号公報に記載の方法では、従来と同様に温度特性が比
抵抗により定まってしまう、高比抵抗の場合しか改善効
果が得られない等の欠点を持つ。更に、上記（２）の特
開平０３−２６３３６７号公報に記載の方法では、偏析
係数が不純物の濃度や抵抗の熱履歴に影響されるためプ
ロセスの安定性が低いこと、特開平０２−２８５６６８
号公報に記載の方法では、多結晶シリコンに制御性良く
結晶欠陥を導入する必要がある、粒界での抵抗成分が大
きい高比抵抗にしか適用できないなどの欠点を持つ。
又、（３）に記載の方法では２種類の抵抗を電極により
接続して用いるため、特性ばらつきが両抵抗の特性ばら
つきの和となり単体に比べ増加する、製造工程数と占有
面積が増加する等の問題、更に（４）に記載の方法では
レーザビームによる液相エピタキシアル成長を用いるた
め、抵抗の物理的位置が制限される、高集積度の集積回
路への応用は工業的に困難である等の欠点を有してい
た。
【０００５】本発明の目的は、任意の抵抗値に対して任
意の温度特性を有する多結晶シリコン抵抗素子及びその
製造方法を提供することにある。
意の温度特性を有する多結晶シリコン抵抗素子及びその
製造方法を提供することにある。
【０００６】本発明の他の目的は、抵抗値のばらつきが
少なく、温度依存性の小さな多結晶シリコン抵抗素子及
びその製造方法を提供することにある。
少なく、温度依存性の小さな多結晶シリコン抵抗素子及
びその製造方法を提供することにある。
【０００７】本発明の他の目的は、多結晶シリコンを用
いた温度特性の小さな微細な抵抗素子を安定に形成でき
る方法を提供することにある。
いた温度特性の小さな微細な抵抗素子を安定に形成でき
る方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、例えば図２
に示すように多結晶シリコン膜を、負の温度特性（比抵
抗が温度の上昇と共に減少する）をもつ第１の多結晶シ
リコン層３ａと、正の温度特性（比抵抗が温度の上昇と
共に増加する）を持つ第２の多結晶シリコン層３ｂの２
層構造とすることで達成される。更に、この２層多結晶
シリコン膜は、６００℃以上の温度で堆積し小粒径とし
た多結晶シリコン膜の一部に、イオン打ち込み技術を用
いて不純物をドーピングすることによって達成できる。
に示すように多結晶シリコン膜を、負の温度特性（比抵
抗が温度の上昇と共に減少する）をもつ第１の多結晶シ
リコン層３ａと、正の温度特性（比抵抗が温度の上昇と
共に増加する）を持つ第２の多結晶シリコン層３ｂの２
層構造とすることで達成される。更に、この２層多結晶
シリコン膜は、６００℃以上の温度で堆積し小粒径とし
た多結晶シリコン膜の一部に、イオン打ち込み技術を用
いて不純物をドーピングすることによって達成できる。
【０００９】また、上記目的は、例えば図４〜図６に示
すように温度特性の異なる二種類以上の多結晶シリコン
抵抗層を組み合わせることで達成される。ここで、５は
多結晶シリコン膜、６は二酸化シリコン膜を表す。
すように温度特性の異なる二種類以上の多結晶シリコン
抵抗層を組み合わせることで達成される。ここで、５は
多結晶シリコン膜、６は二酸化シリコン膜を表す。
【００１０】更に、上記目的は、例えば図７〜図９に示
すように温度特性と材質の異なる二種類以上の抵抗層を
組み合わせることで達成される。ここで、９は二酸化シ
リコン膜を表す。
すように温度特性と材質の異なる二種類以上の抵抗層を
組み合わせることで達成される。ここで、９は二酸化シ
リコン膜を表す。
【００１１】
【作用】イオン打ち込みにより大粒径／小粒径の２層構
造の多結晶シリコン膜を実現し、任意の温度特性を有す
る抵抗が実現できる。さらに、温度特性が異なる二種類
以上の抵抗層を組み合わせることでも、温度特性の補償
や、さらには任意の温度特性を持つ抵抗の形成が可能と
なる。この結果、回路設計において抵抗値の温度補償が
容易となる。また、抵抗の位置を発熱量が多い素子に対
して任意に取れるため、レイアウトの自由度が高まる。
これにより、従来に比べ広範囲な温度での動作が可能と
なる。以下実験データを用いて詳細に説明する。
造の多結晶シリコン膜を実現し、任意の温度特性を有す
る抵抗が実現できる。さらに、温度特性が異なる二種類
以上の抵抗層を組み合わせることでも、温度特性の補償
や、さらには任意の温度特性を持つ抵抗の形成が可能と
なる。この結果、回路設計において抵抗値の温度補償が
容易となる。また、抵抗の位置を発熱量が多い素子に対
して任意に取れるため、レイアウトの自由度が高まる。
これにより、従来に比べ広範囲な温度での動作が可能と
なる。以下実験データを用いて詳細に説明する。
【００１２】多結晶シリコンには粒界が存在するため、
多結晶シリコンに含まれる不純物の濃度，存在状態，結
晶構造によって電気的特性が著しく変化する。図１３に
多結晶シリコンの比抵抗と温度特性の関係を示す。この
実験結果は以下のように説明される。多結晶シリコンの
抵抗成分は粒界界面でのキャリアの空乏化によって生じ
た電位障壁に起因する抵抗成分と、粒界内部の単結晶シ
リコン抵抗成分の和からなる。このため多結晶シリコン
の温度特性も負の温度特性を持つ粒界界面の抵抗成分
と、正の温度特性を持つ単結晶シリコン成分の和とな
る。従って、キャリア濃度を減少させると空乏層幅は増
加し電位障壁が大きくなるため、抵抗は負の温度特性を
示す。これに対し、キャリア濃度を増加させると、空乏
層幅は無視できるほど小さくなり、多結晶シリコンの大
部分を単結晶領域と見なすことができるので、抵抗は単
結晶シリコンと同様に正の温度特性を示す。この様に多
結晶シリコンの温度特性は、そのキャリア濃度を変化す
ることによって制御可能である。
多結晶シリコンに含まれる不純物の濃度，存在状態，結
晶構造によって電気的特性が著しく変化する。図１３に
多結晶シリコンの比抵抗と温度特性の関係を示す。この
実験結果は以下のように説明される。多結晶シリコンの
抵抗成分は粒界界面でのキャリアの空乏化によって生じ
た電位障壁に起因する抵抗成分と、粒界内部の単結晶シ
リコン抵抗成分の和からなる。このため多結晶シリコン
の温度特性も負の温度特性を持つ粒界界面の抵抗成分
と、正の温度特性を持つ単結晶シリコン成分の和とな
る。従って、キャリア濃度を減少させると空乏層幅は増
加し電位障壁が大きくなるため、抵抗は負の温度特性を
示す。これに対し、キャリア濃度を増加させると、空乏
層幅は無視できるほど小さくなり、多結晶シリコンの大
部分を単結晶領域と見なすことができるので、抵抗は単
結晶シリコンと同様に正の温度特性を示す。この様に多
結晶シリコンの温度特性は、そのキャリア濃度を変化す
ることによって制御可能である。
【００１３】キャリア濃度の制御法としては、イオン打
ち込み技術が最も一般的であり、他の方法に比べ容易に
かつ高精度に制御可能である。
ち込み技術が最も一般的であり、他の方法に比べ容易に
かつ高精度に制御可能である。
【００１４】図１４に多結晶シリコンのキャリア濃度と
比抵抗の関係を示す。通常、抵抗として用いる比抵抗の
範囲では比抵抗はキャリア濃度に一様に依存することが
分かる。しかし、この結果はキャリア濃度を変化するこ
とで、比抵抗と温度特性が同時に変化することを意味し
ている。言い替えれば、比抵抗の値によって温度特性が
ほぼ決定されることを意味する。
比抵抗の関係を示す。通常、抵抗として用いる比抵抗の
範囲では比抵抗はキャリア濃度に一様に依存することが
分かる。しかし、この結果はキャリア濃度を変化するこ
とで、比抵抗と温度特性が同時に変化することを意味し
ている。言い替えれば、比抵抗の値によって温度特性が
ほぼ決定されることを意味する。
【００１５】抵抗材料に半導体を用いた場合、その抵抗
値はキャリア濃度とキャリアの移動度の積の逆数に比例
する。多結晶シリコンのキャリア移動度は、その粒径に
依存することが知られている。一般に、我々が多結晶シ
リコンと呼んでいるシリコン膜は、６００℃以上（高
温）の温度で堆積すると小粒径で柱上の結晶構造（膜厚
が０.１μｍの場合、粒径は約０.１μｍ程度，(１１０)
面が基板面に並行）となり、５５０℃以下（低温）の温
度で堆積すると非結晶となり、これに熱処理を施すと大
粒径で樹枝上の結晶構造（膜厚が０.１μｍの場合、粒
径は約０.１μｍ以上、(１１１)面が基板面に並行）と
なる。結晶構造が異なるとキャリア移動度が異なるため
同一不純物ドーズ量であっても比抵抗が異なる（同一比
抵抗であってもキャリア濃度とキャリア移動度が異な
る)。即ち、キャリア濃度と粒界界面での抵抗成分が変
化するため、温度特性に差が生ずる。これは多結晶シリ
コンの堆積温度を変化することで温度特性の制御が可能
であることを示唆している。しかし、堆積温度の差によ
る非結晶から多結晶への移行は、僅かな温度の範囲で生
じるため、微妙な粒径の制御は実質上、不可能である。
値はキャリア濃度とキャリアの移動度の積の逆数に比例
する。多結晶シリコンのキャリア移動度は、その粒径に
依存することが知られている。一般に、我々が多結晶シ
リコンと呼んでいるシリコン膜は、６００℃以上（高
温）の温度で堆積すると小粒径で柱上の結晶構造（膜厚
が０.１μｍの場合、粒径は約０.１μｍ程度，(１１０)
面が基板面に並行）となり、５５０℃以下（低温）の温
度で堆積すると非結晶となり、これに熱処理を施すと大
粒径で樹枝上の結晶構造（膜厚が０.１μｍの場合、粒
径は約０.１μｍ以上、(１１１)面が基板面に並行）と
なる。結晶構造が異なるとキャリア移動度が異なるため
同一不純物ドーズ量であっても比抵抗が異なる（同一比
抵抗であってもキャリア濃度とキャリア移動度が異な
る)。即ち、キャリア濃度と粒界界面での抵抗成分が変
化するため、温度特性に差が生ずる。これは多結晶シリ
コンの堆積温度を変化することで温度特性の制御が可能
であることを示唆している。しかし、堆積温度の差によ
る非結晶から多結晶への移行は、僅かな温度の範囲で生
じるため、微妙な粒径の制御は実質上、不可能である。
【００１６】一方、本願発明者らは多結晶シリコン膜の
特定の領域に高ドーズイオン打ち込みを行なうことによ
り該多結晶シリコン膜の内部に温度特性が正と負の領域
を形成できることを見出した。この現象にいて更に説明
する。
特定の領域に高ドーズイオン打ち込みを行なうことによ
り該多結晶シリコン膜の内部に温度特性が正と負の領域
を形成できることを見出した。この現象にいて更に説明
する。
【００１７】図１５に、本方法を用いて形成した多結晶
シリコン抵抗の断面構造を示す。約６４０℃で堆積した
小粒径の多結晶シリコン膜上部に高ドーズのイオン打ち
込みを行い熱処理を施した。その結果、多結晶シリコン
膜上部の非結晶化された領域が大粒の多結晶シリコンに
成長し、大粒径／小粒径の２層構造となっていることが
判明した。ここで、大粒径と小粒径の割合は、イオン打
ち込み時の加速エネルギーに依存している。イオン打ち
込みによる不純物ドープは、高エネルギーのイオンと固
体との衝突が生ずる。この時、イオンが有するエネルギ
ーは固体原子の変位エネルギー（Ｓｉで１４ｅＶ）より
はるかに大きく、衝突を繰り返しながらエネルギーを失
ない格子欠陥を多量に発生させる。室温付近では、イオ
ン１個が作る格子欠陥は莫大な数に及び、このため注入
量が増すと、格子欠陥群は互いに重なりあっていわゆる
非結晶領域が形成される。従って、同一シート抵抗にお
いて加速エネルギーと不純物ドーズ量を最適化すること
によって、大粒径と小粒径の割合を変化し温度特性を改
善することが可能となる。巨視的には、粒径を制御した
ことに相当する。図１６にイオン打ち込みエネルギーと
非結晶となる膜厚の関係を示す。図は不純物ドーズ量:
１×１０16/ｃｍ2，初期の基板温度が室温の場合を示し
ている。いずれの不純物も非結晶となる膜厚が加速エネ
ルギーに一様に依存している。この場合、非結晶となる
膜圧を不純物の飛程(飛程：Ｒｐ，分散：△Ｒｐ)を用い
て表すと、硼素の場合Ｒｐ，燐はＲｐ＋２△Ｒｐ，砒素
はＲｐ＋３△Ｒｐの範囲内である。更に、硼素は基板温
度を−２０〜−３０℃に制御すると、上述の膜厚がＲｐ
からＲｐ＋△Ｒｐに増加することが確認されている。図
１７にイオン打ち込みエネルギーと温度特性の実験結果
を示す。結果として、任意のシート抵抗において、単結
晶抵抗成分と粒界界面での抵抗成分の比を制御すること
ができ、温度特性の改善が可能である。このように、イ
オン打ち込みエネルギー等を最適化することで、図１に
示すように同一基板上に任意のシート抵抗と温度特性を
有する２種類以上の多結晶シリコン層を同時に形成する
ことが可能になる。
シリコン抵抗の断面構造を示す。約６４０℃で堆積した
小粒径の多結晶シリコン膜上部に高ドーズのイオン打ち
込みを行い熱処理を施した。その結果、多結晶シリコン
膜上部の非結晶化された領域が大粒の多結晶シリコンに
成長し、大粒径／小粒径の２層構造となっていることが
判明した。ここで、大粒径と小粒径の割合は、イオン打
ち込み時の加速エネルギーに依存している。イオン打ち
込みによる不純物ドープは、高エネルギーのイオンと固
体との衝突が生ずる。この時、イオンが有するエネルギ
ーは固体原子の変位エネルギー（Ｓｉで１４ｅＶ）より
はるかに大きく、衝突を繰り返しながらエネルギーを失
ない格子欠陥を多量に発生させる。室温付近では、イオ
ン１個が作る格子欠陥は莫大な数に及び、このため注入
量が増すと、格子欠陥群は互いに重なりあっていわゆる
非結晶領域が形成される。従って、同一シート抵抗にお
いて加速エネルギーと不純物ドーズ量を最適化すること
によって、大粒径と小粒径の割合を変化し温度特性を改
善することが可能となる。巨視的には、粒径を制御した
ことに相当する。図１６にイオン打ち込みエネルギーと
非結晶となる膜厚の関係を示す。図は不純物ドーズ量:
１×１０16/ｃｍ2，初期の基板温度が室温の場合を示し
ている。いずれの不純物も非結晶となる膜厚が加速エネ
ルギーに一様に依存している。この場合、非結晶となる
膜圧を不純物の飛程(飛程：Ｒｐ，分散：△Ｒｐ)を用い
て表すと、硼素の場合Ｒｐ，燐はＲｐ＋２△Ｒｐ，砒素
はＲｐ＋３△Ｒｐの範囲内である。更に、硼素は基板温
度を−２０〜−３０℃に制御すると、上述の膜厚がＲｐ
からＲｐ＋△Ｒｐに増加することが確認されている。図
１７にイオン打ち込みエネルギーと温度特性の実験結果
を示す。結果として、任意のシート抵抗において、単結
晶抵抗成分と粒界界面での抵抗成分の比を制御すること
ができ、温度特性の改善が可能である。このように、イ
オン打ち込みエネルギー等を最適化することで、図１に
示すように同一基板上に任意のシート抵抗と温度特性を
有する２種類以上の多結晶シリコン層を同時に形成する
ことが可能になる。
【００１８】図１８にイオン打ち込みエネルギーに対す
るキャリア移動度とシート抵抗の関係を示す。上記した
大粒径の多結晶シリコン層は小粒径の場合と比較してキ
ャリア移動度が増加する。従って、イオン打ち込み量が
同じであれば打ち込み時の加速エネルギーを調整し大粒
径／小粒径の割合を変化することで、シート抵抗の制御
が可能となる。ドーズ量を変えることによりシート抵抗
を制御できることはもちろんである。このように、加速
エネルギーや不純物ドーズ量を最適化することで、同一
基板上に任意のシート抵抗と温度特性を有する２種類以
上の多結晶シリコン層を同時に形成することが可能にな
る。
るキャリア移動度とシート抵抗の関係を示す。上記した
大粒径の多結晶シリコン層は小粒径の場合と比較してキ
ャリア移動度が増加する。従って、イオン打ち込み量が
同じであれば打ち込み時の加速エネルギーを調整し大粒
径／小粒径の割合を変化することで、シート抵抗の制御
が可能となる。ドーズ量を変えることによりシート抵抗
を制御できることはもちろんである。このように、加速
エネルギーや不純物ドーズ量を最適化することで、同一
基板上に任意のシート抵抗と温度特性を有する２種類以
上の多結晶シリコン層を同時に形成することが可能にな
る。
【００１９】更に上記２層構造の場合、シート抵抗は大
粒径の多結晶シリコン層(低抵抗層)でほぼ定まることに
なる。従って堆積時の多結晶シリコン層の厚さがばらつ
いても、その膜厚ばらつきが下層の小粒径多結晶シリコ
ン層(高抵抗層)の範囲内であれば、シート抵抗のばらつ
きは膜厚ばらつきに対して低減される。図１９にイオン
打ち込みエネルギーとシート抵抗ばらつきの関係を示
す。多結晶シリコン膜厚は２００ｎｍ，±１０％（２０
ｎｍ）の膜厚ばらつきを仮定し、加速エネルギーを変化
したときの２層構造のシート抵抗ばらつきを計算した。
このとき、２層構造の結晶性ばらつきは、大粒径層の膜
厚が±１０％のばらつきを有すると仮定した。２層構造
では加速エネルギーを最適化すると、シート抵抗ばらつ
きが低減することが分かる。
粒径の多結晶シリコン層(低抵抗層)でほぼ定まることに
なる。従って堆積時の多結晶シリコン層の厚さがばらつ
いても、その膜厚ばらつきが下層の小粒径多結晶シリコ
ン層(高抵抗層)の範囲内であれば、シート抵抗のばらつ
きは膜厚ばらつきに対して低減される。図１９にイオン
打ち込みエネルギーとシート抵抗ばらつきの関係を示
す。多結晶シリコン膜厚は２００ｎｍ，±１０％（２０
ｎｍ）の膜厚ばらつきを仮定し、加速エネルギーを変化
したときの２層構造のシート抵抗ばらつきを計算した。
このとき、２層構造の結晶性ばらつきは、大粒径層の膜
厚が±１０％のばらつきを有すると仮定した。２層構造
では加速エネルギーを最適化すると、シート抵抗ばらつ
きが低減することが分かる。
【００２０】これらの多結晶シリコンの非結晶化を安定
に行うためには、イオン打ち込み時の半導体基板温度を
室温付近の低温に保持することが有効である。基板を低
温に温度制御することにより、高ドーズのイオン打ち込
み時の基板の発熱に起因する結晶欠陥の回復を防止でき
る。言い替えれば、イオン打ち込み時の半導体基板温度
を制御することで、非結晶化の割合を変化させることが
でき、温度特性の制御が可能である。
に行うためには、イオン打ち込み時の半導体基板温度を
室温付近の低温に保持することが有効である。基板を低
温に温度制御することにより、高ドーズのイオン打ち込
み時の基板の発熱に起因する結晶欠陥の回復を防止でき
る。言い替えれば、イオン打ち込み時の半導体基板温度
を制御することで、非結晶化の割合を変化させることが
でき、温度特性の制御が可能である。
【００２１】また上記の２層構造は、堆積条件の異なる
多結晶シリコン膜を積層しても実現可能である。この場
合、上層となる多結晶シリコンの結晶構造に、下層膜の
結晶構造が影響しないように下層表面に酸化膜を形成す
る。この時、この酸化膜厚を下層と上層との電気伝導を
阻害しない定度に薄膜化する必要がある。この酸化膜厚
は、結晶性への影響を防ぐために１ｎｍ以上，トンネル
電流が流れやすいように４ｎｍ以下とすることが望まし
い。温度特性の改善のみに着目すれば、この方法で形成
した２層構造も有効である。
多結晶シリコン膜を積層しても実現可能である。この場
合、上層となる多結晶シリコンの結晶構造に、下層膜の
結晶構造が影響しないように下層表面に酸化膜を形成す
る。この時、この酸化膜厚を下層と上層との電気伝導を
阻害しない定度に薄膜化する必要がある。この酸化膜厚
は、結晶性への影響を防ぐために１ｎｍ以上，トンネル
電流が流れやすいように４ｎｍ以下とすることが望まし
い。温度特性の改善のみに着目すれば、この方法で形成
した２層構造も有効である。
【００２２】また、一般にキャリア濃度が１×１０19/
ｃｍ3以下の多結晶シリコン層は負の温度特性を持ち、
１×１０19/ｃｍ3以上では正の温度特性を持つ。すなわ
ち異なる温度特性の抵抗を並列または直列に接続するこ
とにより、温度特性の少ない抵抗を実現することができ
る。さらに、両抵抗層の形状をレイアウトにより変化す
ることで任意の温度特性を持つ抵抗の形成が可能とな
る。
ｃｍ3以下の多結晶シリコン層は負の温度特性を持ち、
１×１０19/ｃｍ3以上では正の温度特性を持つ。すなわ
ち異なる温度特性の抵抗を並列または直列に接続するこ
とにより、温度特性の少ない抵抗を実現することができ
る。さらに、両抵抗層の形状をレイアウトにより変化す
ることで任意の温度特性を持つ抵抗の形成が可能とな
る。
【００２３】
【実施例】実施例１
第１の実施例を図２を用いて説明する。図２は本発明の
抵抗素子であり、多結晶シリコン膜３を小粒径の第１の
多結晶シリコン層３ａと、大粒径の第２の多結晶シリコ
ン層３ｂの２層構造とすることで抵抗の温度特性の改善
を図っている。即ち、従来構造では、単一結晶構造の多
結晶シリコン膜を抵抗材料としていたため、比抵抗に依
存して抵抗の温度特性が変動する欠点があった。多結晶
シリコンの抵抗は、単結晶成分と粒界界面でのポテンシ
ャル・バリアの和となるから、粒径を制御することで温
度特性を改善できる。
抵抗素子であり、多結晶シリコン膜３を小粒径の第１の
多結晶シリコン層３ａと、大粒径の第２の多結晶シリコ
ン層３ｂの２層構造とすることで抵抗の温度特性の改善
を図っている。即ち、従来構造では、単一結晶構造の多
結晶シリコン膜を抵抗材料としていたため、比抵抗に依
存して抵抗の温度特性が変動する欠点があった。多結晶
シリコンの抵抗は、単結晶成分と粒界界面でのポテンシ
ャル・バリアの和となるから、粒径を制御することで温
度特性を改善できる。
【００２４】図２３〜図２５は本実施例による半導体装
置の製造工程を示したもので、図２の断面構造になる以
前を示してある。さらに、図５６は従来のバイポーラ集
積回路への適用例を示してある。以下製造工程及び適用
例を図番に従って説明する。
置の製造工程を示したもので、図２の断面構造になる以
前を示してある。さらに、図５６は従来のバイポーラ集
積回路への適用例を示してある。以下製造工程及び適用
例を図番に従って説明する。
【００２５】始めに、半導体基板１の表面に二酸化シリ
コン膜２を形成する。次に半導体表面に多結晶シリコン
膜３を形成する。この時、多結晶シリコンの堆積温度を
６００℃以上とし、小粒径(例えば膜厚が０.１μｍの場
合、粒径は約０.１μｍ程度，(１１０)面が基板面に並
行)の結晶構造を実現する(図２３)。その後、高ドーズ
のイオン打ち込みを行い、多結晶シリコン中への不純物
注入と多結晶シリコンの非結晶化を同時に行う。この時
に、イオン打ち込み時の半導体基板温度を低温(例えば
０℃以下)に制御することで、打ち込み電力に対応する
基板温度上昇による欠陥回復を防止し、非結晶化の安定
化を図る。また、多結晶シリコンの非結晶化の割合が所
望の値となるように加速エネルギーの選択を行う。次に
６００℃以上の熱処理を行い、非結晶部分を大粒径の多
結晶シリコン(例えば膜厚が０.１μｍの場合、粒径は約
０.１μｍ以上，(１１１)面が基板面に並行)に成長さ
せ、大粒径(３ｂ)／小粒径(３ａ)の２層構造を形成す
る。この後、上記多結晶シリコンをパターニングし(図
２４)、半導体基板表面上に二酸化シリコン層４を形成
し、周知のホトエッチング技術を用いて多結晶シリコン
層上にコンタクト孔を形成する。この後、上記コンタク
ト孔を覆うようにＡｌ電極７を形成して、図２(又は図
２５)に示すように任意の抵抗の温度特性を有する半導
体装置を実現できる。上述の不純物注入は、例えば膜
厚:０.１μｍの小粒径多結晶シリコンに、加速エネルギ
ー:１０ｋｅＶ，ドーズ量:５×１０15/ｃｍ2の条件で、
硼素をイオン打ち込みする。この場合、６５℃±２０℃
の温度変動に対して、シート抵抗の変動率を±０.５％
以下とすることが可能である。尚、本実施例において大
粒径の多結晶シリコン層(３ｂ)と小粒径の多結晶シリコ
ン層(３ａ)を堆積温度を変えることで形成しても同様の
構造となることは勿論である。図５６はバイポーラ集積
回路への本発明の半導体装置の適用例を示している。こ
こで、５は多結晶シリコン膜、６及び９、１１は二酸化
シリコン膜、１２及び１４はＰ型拡散層、１３はＮ型エ
ピタキシャル層、１５はＮ型拡散層を示す。以下同一符
号は同一の構成要素を示す。多結晶シリコン層３ｂをバ
イポーラ・トランジスタのベースと兼用しており大幅な
工程の増加なしに本発明が適用可能であることを示して
いる。
コン膜２を形成する。次に半導体表面に多結晶シリコン
膜３を形成する。この時、多結晶シリコンの堆積温度を
６００℃以上とし、小粒径(例えば膜厚が０.１μｍの場
合、粒径は約０.１μｍ程度，(１１０)面が基板面に並
行)の結晶構造を実現する(図２３)。その後、高ドーズ
のイオン打ち込みを行い、多結晶シリコン中への不純物
注入と多結晶シリコンの非結晶化を同時に行う。この時
に、イオン打ち込み時の半導体基板温度を低温(例えば
０℃以下)に制御することで、打ち込み電力に対応する
基板温度上昇による欠陥回復を防止し、非結晶化の安定
化を図る。また、多結晶シリコンの非結晶化の割合が所
望の値となるように加速エネルギーの選択を行う。次に
６００℃以上の熱処理を行い、非結晶部分を大粒径の多
結晶シリコン(例えば膜厚が０.１μｍの場合、粒径は約
０.１μｍ以上，(１１１)面が基板面に並行)に成長さ
せ、大粒径(３ｂ)／小粒径(３ａ)の２層構造を形成す
る。この後、上記多結晶シリコンをパターニングし(図
２４)、半導体基板表面上に二酸化シリコン層４を形成
し、周知のホトエッチング技術を用いて多結晶シリコン
層上にコンタクト孔を形成する。この後、上記コンタク
ト孔を覆うようにＡｌ電極７を形成して、図２(又は図
２５)に示すように任意の抵抗の温度特性を有する半導
体装置を実現できる。上述の不純物注入は、例えば膜
厚:０.１μｍの小粒径多結晶シリコンに、加速エネルギ
ー:１０ｋｅＶ，ドーズ量:５×１０15/ｃｍ2の条件で、
硼素をイオン打ち込みする。この場合、６５℃±２０℃
の温度変動に対して、シート抵抗の変動率を±０.５％
以下とすることが可能である。尚、本実施例において大
粒径の多結晶シリコン層(３ｂ)と小粒径の多結晶シリコ
ン層(３ａ)を堆積温度を変えることで形成しても同様の
構造となることは勿論である。図５６はバイポーラ集積
回路への本発明の半導体装置の適用例を示している。こ
こで、５は多結晶シリコン膜、６及び９、１１は二酸化
シリコン膜、１２及び１４はＰ型拡散層、１３はＮ型エ
ピタキシャル層、１５はＮ型拡散層を示す。以下同一符
号は同一の構成要素を示す。多結晶シリコン層３ｂをバ
イポーラ・トランジスタのベースと兼用しており大幅な
工程の増加なしに本発明が適用可能であることを示して
いる。
【００２６】実施例２
第２の実施例を図３を用いて説明する。図３は本発明の
抵抗素子であり、多結晶シリコン膜を小粒径の第１の多
結晶シリコン層３ａと、大粒径の第２の多結晶シリコン
層５ｂの２層構造とすることで抵抗の温度特性の改善を
図っている。即ち、第１の実施例で示した多結晶シリコ
ンの２層構造は、大粒径の多結晶シリコン層と小粒径の
多結晶シリコン層を堆積温度を変えることで形成しても
同様の構造を形成することが可能である。しかし、この
方法では不純物に燐や砒素などのｎ型不純物を用いる
と、熱処理による結晶化の過程で何れか或いは両者の多
結晶シリコン膜が相手側の結晶構造に影響され、良好な
２層構造の実現が困難となる場合がある。本構造では、
結晶構造の異なる多結晶シリコン膜の間に、電気伝導を
阻害しない程度に薄層化した酸化膜(例えば、結晶性へ
の影響を防ぐために１ｎｍ以上，トンネル電流が流れや
すいように４ｎｍ以下のシリコン自然酸化膜)を形成す
ることで、両層の結晶構造を保持し抵抗の温度特性の改
善を効果的に行なうことができる。
抵抗素子であり、多結晶シリコン膜を小粒径の第１の多
結晶シリコン層３ａと、大粒径の第２の多結晶シリコン
層５ｂの２層構造とすることで抵抗の温度特性の改善を
図っている。即ち、第１の実施例で示した多結晶シリコ
ンの２層構造は、大粒径の多結晶シリコン層と小粒径の
多結晶シリコン層を堆積温度を変えることで形成しても
同様の構造を形成することが可能である。しかし、この
方法では不純物に燐や砒素などのｎ型不純物を用いる
と、熱処理による結晶化の過程で何れか或いは両者の多
結晶シリコン膜が相手側の結晶構造に影響され、良好な
２層構造の実現が困難となる場合がある。本構造では、
結晶構造の異なる多結晶シリコン膜の間に、電気伝導を
阻害しない程度に薄層化した酸化膜(例えば、結晶性へ
の影響を防ぐために１ｎｍ以上，トンネル電流が流れや
すいように４ｎｍ以下のシリコン自然酸化膜)を形成す
ることで、両層の結晶構造を保持し抵抗の温度特性の改
善を効果的に行なうことができる。
【００２７】図２６〜図２８は本実施例による半導体装
置の製造工程を示したもので、図３の断面構造になる以
前を示してある。以下製造工程及び適用例を図番に従っ
て説明する。
置の製造工程を示したもので、図３の断面構造になる以
前を示してある。以下製造工程及び適用例を図番に従っ
て説明する。
【００２８】始めに、半導体基板１の表面に２酸化シリ
コン膜２を形成する。次に半導体表面に多結晶シリコン
膜３ａを形成する。この時、多結晶シリコンの堆積温度
を６００℃以上とし、小粒径の結晶構造を実現する(図
２６)。その後、不純物を基板表面から拡散し、大気中
で多結晶シリコン膜３ａを酸化し、二酸化シリコン膜４
を形成する。その後、低温(例えば５５０℃以下)の堆積
温度で多結晶シリコン膜を堆積し、再度不純物の拡散を
行ない、不純物をドープするとともに粒径を巨大化して
大粒径多結晶シリコン膜５ｂを得る。この後、この多結
晶シリコン膜３ａ，５ｂをパターニングする(図２７)。
さらに半導体基板表面上に二酸化シリコン層６を形成
し、周知のホトエッチング技術を用いて多結晶シリコン
膜５ｂ上にコンタクト孔を形成する。この後、上記コン
タクト孔を覆うようにＡｌ電極７を形成して、図３(又
は図２８)に示すように任意の抵抗の温度特性を有する
半導体装置を実現できる。尚、多結晶シリコン膜３ａ、
５ｂの位置を入れ替えても同様の効果を得られる。更
に、多結晶シリコン膜への不純物の注入にイオン注入を
用いても、堆積ガス中に不純物を添加しても、更にドー
パントを変化(例えば燐と砒素)しても同様の効果を得る
ことは無論である。
コン膜２を形成する。次に半導体表面に多結晶シリコン
膜３ａを形成する。この時、多結晶シリコンの堆積温度
を６００℃以上とし、小粒径の結晶構造を実現する(図
２６)。その後、不純物を基板表面から拡散し、大気中
で多結晶シリコン膜３ａを酸化し、二酸化シリコン膜４
を形成する。その後、低温(例えば５５０℃以下)の堆積
温度で多結晶シリコン膜を堆積し、再度不純物の拡散を
行ない、不純物をドープするとともに粒径を巨大化して
大粒径多結晶シリコン膜５ｂを得る。この後、この多結
晶シリコン膜３ａ，５ｂをパターニングする(図２７)。
さらに半導体基板表面上に二酸化シリコン層６を形成
し、周知のホトエッチング技術を用いて多結晶シリコン
膜５ｂ上にコンタクト孔を形成する。この後、上記コン
タクト孔を覆うようにＡｌ電極７を形成して、図３(又
は図２８)に示すように任意の抵抗の温度特性を有する
半導体装置を実現できる。尚、多結晶シリコン膜３ａ、
５ｂの位置を入れ替えても同様の効果を得られる。更
に、多結晶シリコン膜への不純物の注入にイオン注入を
用いても、堆積ガス中に不純物を添加しても、更にドー
パントを変化(例えば燐と砒素)しても同様の効果を得る
ことは無論である。
【００２９】実施例３
第３の実施例は、実施例１及び実施例２で示した多結晶
シリコン抵抗の２層化による温度特性の改善効果を積極
的に応用した例である。
シリコン抵抗の２層化による温度特性の改善効果を積極
的に応用した例である。
【００３０】本発明は図１に明らかなように、同一基板
上に形成した多結晶シリコン層にシート抵抗の異なる２
種類以上の抵抗３ａ、３ｂ、３ｃ、３ｄを形成してい
る。このとき、実施例１及び２で示した方法を用いれば
(例えばイオン注入条件を注意深く選択することによっ
て)、各々のシート抵抗並びにその温度特性を任意に変
化することが可能である。言い替えれば、シート抵抗が
異なる同一基板上の２種類以上の抵抗の温度特性を、同
時に殆ど零或いは僅かに正とすることが可能である。
上に形成した多結晶シリコン層にシート抵抗の異なる２
種類以上の抵抗３ａ、３ｂ、３ｃ、３ｄを形成してい
る。このとき、実施例１及び２で示した方法を用いれば
(例えばイオン注入条件を注意深く選択することによっ
て)、各々のシート抵抗並びにその温度特性を任意に変
化することが可能である。言い替えれば、シート抵抗が
異なる同一基板上の２種類以上の抵抗の温度特性を、同
時に殆ど零或いは僅かに正とすることが可能である。
【００３１】図２９〜図３１は本実施例による半導体装
置の製造工程を示したもので、図１の断面構造になる以
前を示してある。以下製造工程を図番に従って説明す
る。
置の製造工程を示したもので、図１の断面構造になる以
前を示してある。以下製造工程を図番に従って説明す
る。
【００３２】始めに、半導体基板１の表面に二酸化シリ
コン膜２を設ける。次に半導体表面に多結晶シリコン膜
３を形成し、周知のホトエッチング技術を用いて多結晶
シリコン膜３をパターニングする(図２９)。その後、高
ドーズのイオン打ち込み(例えば、硼素≧１×１０15/ｃ
ｍ2)を行い、多結晶シリコン膜３中への不純物注入と多
結晶シリコン膜３の表面層の非結晶化を同時に行う。こ
の時に、基板表面の位置によって加速エネルギーや打ち
込み量を変化させる。例えば、膜厚が０.１μｍの場合
は加速エネルギーを１０ｋｅＶ、０.２μｍの場合は加
速エネルギーを２０ｋｅＶとする。次に６００℃以上の
熱処理を行い、非結晶部分を大粒径の多結晶シリコン膜
に成長させ、大粒径(３ｂ，３ｄ)／小粒径(３ａ，３ｃ)
の２層構造を形成する(図３０)。この後、半導体基板表
面上に二酸化シリコン層４を形成し、周知のホトエッチ
ング技術を用いて多結晶シリコン層３ｂ、３ｄ上にコン
タクト孔を形成する。この後、上記コンタクト孔を覆う
ようにＡｌ電極７を形成して、図１(又は図３１)に示す
ようにシート抵抗が異なる全ての抵抗の温度特性が、殆
ど零或いは僅かに正となる半導体装置を実現できる。
尚、２層構造の形成に実施例２の方法を用いても同様の
効果が得られることは勿論である。
コン膜２を設ける。次に半導体表面に多結晶シリコン膜
３を形成し、周知のホトエッチング技術を用いて多結晶
シリコン膜３をパターニングする(図２９)。その後、高
ドーズのイオン打ち込み(例えば、硼素≧１×１０15/ｃ
ｍ2)を行い、多結晶シリコン膜３中への不純物注入と多
結晶シリコン膜３の表面層の非結晶化を同時に行う。こ
の時に、基板表面の位置によって加速エネルギーや打ち
込み量を変化させる。例えば、膜厚が０.１μｍの場合
は加速エネルギーを１０ｋｅＶ、０.２μｍの場合は加
速エネルギーを２０ｋｅＶとする。次に６００℃以上の
熱処理を行い、非結晶部分を大粒径の多結晶シリコン膜
に成長させ、大粒径(３ｂ，３ｄ)／小粒径(３ａ，３ｃ)
の２層構造を形成する(図３０)。この後、半導体基板表
面上に二酸化シリコン層４を形成し、周知のホトエッチ
ング技術を用いて多結晶シリコン層３ｂ、３ｄ上にコン
タクト孔を形成する。この後、上記コンタクト孔を覆う
ようにＡｌ電極７を形成して、図１(又は図３１)に示す
ようにシート抵抗が異なる全ての抵抗の温度特性が、殆
ど零或いは僅かに正となる半導体装置を実現できる。
尚、２層構造の形成に実施例２の方法を用いても同様の
効果が得られることは勿論である。
【００３３】実施例４
第４の実施例は、実施例１及び実施例２で示した多結晶
シリコン抵抗の２層化による温度特性の改善効果を更に
効果的にする構造である。本実施例を図４を用いて説明
する。図４は本発明の抵抗素子で、多結晶シリコン層３
ａ、３ｂの結晶構造(大粒径／小粒径)を、基板１上の位
置によって変化させ、前述の温度保証を効果的に行った
ものである。図３２〜図３４は本実施例による半導体装
置の製造工程を示したもので、図４の断面構造になる以
前を示してある。以下製造工程を図番に従って説明す
る。
シリコン抵抗の２層化による温度特性の改善効果を更に
効果的にする構造である。本実施例を図４を用いて説明
する。図４は本発明の抵抗素子で、多結晶シリコン層３
ａ、３ｂの結晶構造(大粒径／小粒径)を、基板１上の位
置によって変化させ、前述の温度保証を効果的に行った
ものである。図３２〜図３４は本実施例による半導体装
置の製造工程を示したもので、図４の断面構造になる以
前を示してある。以下製造工程を図番に従って説明す
る。
【００３４】始めに、半導体基板１の表面に二酸化シリ
コン膜２を設ける。次に半導体表面に多結晶シリコン膜
を形成する。次に、半導体表面の所望部分に窒化シリコ
ン膜１０を形成する。その後、高ドーズのイオン打ち込
み(例えば、硼素≧１×１０15/ｃｍ2)を行い、多結晶シ
リコン膜中への不純物注入と多結晶シリコン膜の非結晶
化を同時に行う(図３２)。この時に、窒化シリコン膜１
０直下の多結晶シリコン膜とそれ以外の多結晶シリコン
膜の各々の温度特性が任意の値となるように、窒化シリ
コン膜の膜厚と加速エネルギーを最適化する。例えば、
加速エネルギーを５ｋｅＶ〜４０ｋｅＶの範囲で変化す
ると、シート抵抗の温度特性(５０℃＋５０℃)が−３％
〜＋５％の範囲で制御可能となる。次に６００℃以上の
熱処理を行い、非結晶部分を大粒径の多結晶シリコンに
成長させ、大粒径(３ｂ)／小粒径(３ａ)の２層構造を形
成する。この後、上記多結晶シリコン膜をパターニング
し(図３３)、半導体基板表面上に二酸化シリコン層４を
形成し、周知のホトエッチング技術を用いて多結晶シリ
コン膜３ｂ上にコンタクト孔を形成する。この後、上記
コンタクト孔を覆うようにＡｌ電極７を形成して、図４
(又は図３４)に示すように任意の抵抗の温度特性を有す
る半導体装置を実現できる。
コン膜２を設ける。次に半導体表面に多結晶シリコン膜
を形成する。次に、半導体表面の所望部分に窒化シリコ
ン膜１０を形成する。その後、高ドーズのイオン打ち込
み(例えば、硼素≧１×１０15/ｃｍ2)を行い、多結晶シ
リコン膜中への不純物注入と多結晶シリコン膜の非結晶
化を同時に行う(図３２)。この時に、窒化シリコン膜１
０直下の多結晶シリコン膜とそれ以外の多結晶シリコン
膜の各々の温度特性が任意の値となるように、窒化シリ
コン膜の膜厚と加速エネルギーを最適化する。例えば、
加速エネルギーを５ｋｅＶ〜４０ｋｅＶの範囲で変化す
ると、シート抵抗の温度特性(５０℃＋５０℃)が−３％
〜＋５％の範囲で制御可能となる。次に６００℃以上の
熱処理を行い、非結晶部分を大粒径の多結晶シリコンに
成長させ、大粒径(３ｂ)／小粒径(３ａ)の２層構造を形
成する。この後、上記多結晶シリコン膜をパターニング
し(図３３)、半導体基板表面上に二酸化シリコン層４を
形成し、周知のホトエッチング技術を用いて多結晶シリ
コン膜３ｂ上にコンタクト孔を形成する。この後、上記
コンタクト孔を覆うようにＡｌ電極７を形成して、図４
(又は図３４)に示すように任意の抵抗の温度特性を有す
る半導体装置を実現できる。
【００３５】実施例５
第５の実施例は、実施例１及び２で示した多結晶シリコ
ン抵抗の２層化による温度特性の改善効果を更に効果的
にし、同時に電極とのコンタクト抵抗の低減を図った構
造である。本実施例を図５を用いて説明する。図５は本
発明の抵抗素子で、電極７と接触する多結晶シリコン層
５を高いキャリア濃度とすることでコンタクト抵抗の低
減を図っている。図３５及び図３６は本実施例による半
導体装置の製造工程を示したもので、図５で示した素子
の断面構造になる以前を示してある。以下製造工程を図
番に従って説明する。
ン抵抗の２層化による温度特性の改善効果を更に効果的
にし、同時に電極とのコンタクト抵抗の低減を図った構
造である。本実施例を図５を用いて説明する。図５は本
発明の抵抗素子で、電極７と接触する多結晶シリコン層
５を高いキャリア濃度とすることでコンタクト抵抗の低
減を図っている。図３５及び図３６は本実施例による半
導体装置の製造工程を示したもので、図５で示した素子
の断面構造になる以前を示してある。以下製造工程を図
番に従って説明する。
【００３６】始めに、実施例１で示した方法で図２４に
示した構造を実現する。この後、半導体基板表面上に二
酸化シリコン層４を形成し、周知のホトエッチング技術
を用いて多結晶シリコン膜３ｂ上にコンタクト孔を形成
する。次に、半導体表面に多結晶シリコン膜５を形成
し、周知の技術を用いて高濃度の不純物をドーピングす
る(図３５)。この後、上記コンタクト孔を覆うようにＡ
ｌ電極７を形成して、図５(又は図３６)に示すように任
意の抵抗の温度特性を有しコンタクト抵抗の低減した半
導体装置を実現できる。
示した構造を実現する。この後、半導体基板表面上に二
酸化シリコン層４を形成し、周知のホトエッチング技術
を用いて多結晶シリコン膜３ｂ上にコンタクト孔を形成
する。次に、半導体表面に多結晶シリコン膜５を形成
し、周知の技術を用いて高濃度の不純物をドーピングす
る(図３５)。この後、上記コンタクト孔を覆うようにＡ
ｌ電極７を形成して、図５(又は図３６)に示すように任
意の抵抗の温度特性を有しコンタクト抵抗の低減した半
導体装置を実現できる。
【００３７】実施例６
第６の実施例を図６を用いて説明する。本実施例は、実
施例１及び２で示した多結晶シリコン抵抗の２層化によ
る温度特性の改善効果を更に効果的にしている。一般に
は、キャリア濃度が１×１０19/ｃｍ3以下の多結晶シリ
コン層は負の温度特性を持ち、これ以上のキャリア濃度
では正の温度特性を持つ。このことから、目的とする使
用温度範囲において異なる温度特性の抵抗を図６に示す
ような構造に形成することで、任意の温度特性を得るこ
とが可能となる。即ち、抵抗の温度特性を零に近付ける
ことができる。更に温度特性の改善と同時に電極とのコ
ンタクト抵抗の低減を図った構造である。本発明は図６
に示したように、異なる温度特性の多結晶シリコン膜を
組み合わせて用いることにより温度特性の制御を効果的
にし、同時に電極と接触する多結晶シリコン膜５を高い
キャリア濃度とすることでコンタクト抵抗の低減を図っ
ている。例えば、絶対値１１２０Ω，５０℃＋５０℃の
温度特性＋１０．４％の抵抗と、上記値が２７００Ω，
−１９．５％の抵抗を並列に接続すること、絶対値７９
０Ω，温度特性±０．５％の抵抗を得ることが可能であ
る。図３５及び図３７は本実施例による半導体装置の製
造工程を示したもので、図６の断面構造になる以前を示
してある。以下製造工程を図番に従って説明する。
施例１及び２で示した多結晶シリコン抵抗の２層化によ
る温度特性の改善効果を更に効果的にしている。一般に
は、キャリア濃度が１×１０19/ｃｍ3以下の多結晶シリ
コン層は負の温度特性を持ち、これ以上のキャリア濃度
では正の温度特性を持つ。このことから、目的とする使
用温度範囲において異なる温度特性の抵抗を図６に示す
ような構造に形成することで、任意の温度特性を得るこ
とが可能となる。即ち、抵抗の温度特性を零に近付ける
ことができる。更に温度特性の改善と同時に電極とのコ
ンタクト抵抗の低減を図った構造である。本発明は図６
に示したように、異なる温度特性の多結晶シリコン膜を
組み合わせて用いることにより温度特性の制御を効果的
にし、同時に電極と接触する多結晶シリコン膜５を高い
キャリア濃度とすることでコンタクト抵抗の低減を図っ
ている。例えば、絶対値１１２０Ω，５０℃＋５０℃の
温度特性＋１０．４％の抵抗と、上記値が２７００Ω，
−１９．５％の抵抗を並列に接続すること、絶対値７９
０Ω，温度特性±０．５％の抵抗を得ることが可能であ
る。図３５及び図３７は本実施例による半導体装置の製
造工程を示したもので、図６の断面構造になる以前を示
してある。以下製造工程を図番に従って説明する。
【００３８】始めに、実施例５の方法で図３５に示した
構造を実現する。この後、周知のホトエッチング技術を
用いて多結晶シリコン膜５をパターニングする。次に、
半導体基板表面上に二酸化シリコン層６を形成し、周知
のホトエッチング技術を用いて多結晶シリコン膜５の上
部にコンタクト孔を形成する。この後、上記コンタクト
孔を覆うようにＡｌ電極７を形成して、図６(又は図３
７)に示すように任意の抵抗の温度特性を有しコンタク
ト抵抗の低減を図った半導体装置を実現できる。
構造を実現する。この後、周知のホトエッチング技術を
用いて多結晶シリコン膜５をパターニングする。次に、
半導体基板表面上に二酸化シリコン層６を形成し、周知
のホトエッチング技術を用いて多結晶シリコン膜５の上
部にコンタクト孔を形成する。この後、上記コンタクト
孔を覆うようにＡｌ電極７を形成して、図６(又は図３
７)に示すように任意の抵抗の温度特性を有しコンタク
ト抵抗の低減を図った半導体装置を実現できる。
【００３９】実施例７
第７の実施例を図７を用いて説明する。図７に示す本発
明の抵抗素子は、半導体基板内に設けた該基板と反対導
電型の不純物層８と、該不純物層と反対の抵抗の温度特
性を有する多結晶シリコン層３により形成し、並列抵抗
回路とすることで抵抗の温度特性を改善している。即
ち、従来構造では単結晶シリコンもしくは多結晶シリコ
ンいずれか一方の材料を抵抗として用いていたため、例
えば高抵抗を得るために不純物濃度を低下すると抵抗値
が大きく変動する欠点があった。
明の抵抗素子は、半導体基板内に設けた該基板と反対導
電型の不純物層８と、該不純物層と反対の抵抗の温度特
性を有する多結晶シリコン層３により形成し、並列抵抗
回路とすることで抵抗の温度特性を改善している。即
ち、従来構造では単結晶シリコンもしくは多結晶シリコ
ンいずれか一方の材料を抵抗として用いていたため、例
えば高抵抗を得るために不純物濃度を低下すると抵抗値
が大きく変動する欠点があった。
【００４０】本発明は図７に示すように温度特性の異な
る抵抗を並列接続することにより、温度特性の少ない抵
抗の形成が可能となる。通常、単結晶シリコン層に形成
した拡散抵抗は常温(室温)以上では正の温度特性を持
ち、これより低温では負の温度特性を持つ。一方、不純
物濃度が１×１０19／ｃｍ3以下の多結晶シリコン層は
負の温度特性を持つ。このことから、目的とする使用温
度範囲において図７に示すように異なる温度特性の抵抗
を並列接続することにより、任意の温度特性の抵抗を得
ることが可能となる。
る抵抗を並列接続することにより、温度特性の少ない抵
抗の形成が可能となる。通常、単結晶シリコン層に形成
した拡散抵抗は常温(室温)以上では正の温度特性を持
ち、これより低温では負の温度特性を持つ。一方、不純
物濃度が１×１０19／ｃｍ3以下の多結晶シリコン層は
負の温度特性を持つ。このことから、目的とする使用温
度範囲において図７に示すように異なる温度特性の抵抗
を並列接続することにより、任意の温度特性の抵抗を得
ることが可能となる。
【００４１】図３８〜図４０は本実施例による半導体装
置の製造工程を示したもので、図７に示す断面構造にな
る以前の状態を示してある。
置の製造工程を示したもので、図７に示す断面構造にな
る以前の状態を示してある。
【００４２】始めに、Ｎ型シリコン基板１の所望部分に
窒化シリコン膜１０を設ける。この後、選択酸化法を用
いて、二酸化シリコン膜２を設ける(図３８)。次に、半
導体基板表面に多結晶シリコン膜３を形成する。この
時、多結晶シリコンの堆積温度を６００℃以上とし、小
粒径の結晶構造とする。その後、高ドーズのイオン打ち
込みを行ない、多結晶シリコン中への不純物注入と多結
晶シリコンの非結晶化を同時に行なう。例えば、多結晶
シリコンの膜厚が０.１μｍの場合、加速エネルギー:１
０ｋｅＶ，ドーズ量:１×１０16/ｃｍ2の条件で、Ｐ型
不純物である硼素をイオン打ち込みする。この後、熱処
理を行ない上記非結晶膜の再結晶化と、多結晶シリコン
から単結晶シリコンへ不純物を拡散させＰ型拡散層８を
同時に形成する。この後、上記多結晶シリコン膜をパタ
ーニングし(図３９)、半導体基板表面上に二酸化シリコ
ン層４を形成し、周知のホトエッチング技術を用いて多
結晶シリコン層上にコンタクト孔を形成する。この後、
上記コンタクト孔を覆うようにＡｌ電極７を形成して、
図７(又は図４０)に示すように任意の抵抗の温度特性を
有する半導体装置を実現できる。尚、本実施例において
多結晶シリコン層３形成前に、Ｐ形拡散層８を形成して
も同様の構造となることは勿論である。
窒化シリコン膜１０を設ける。この後、選択酸化法を用
いて、二酸化シリコン膜２を設ける(図３８)。次に、半
導体基板表面に多結晶シリコン膜３を形成する。この
時、多結晶シリコンの堆積温度を６００℃以上とし、小
粒径の結晶構造とする。その後、高ドーズのイオン打ち
込みを行ない、多結晶シリコン中への不純物注入と多結
晶シリコンの非結晶化を同時に行なう。例えば、多結晶
シリコンの膜厚が０.１μｍの場合、加速エネルギー:１
０ｋｅＶ，ドーズ量:１×１０16/ｃｍ2の条件で、Ｐ型
不純物である硼素をイオン打ち込みする。この後、熱処
理を行ない上記非結晶膜の再結晶化と、多結晶シリコン
から単結晶シリコンへ不純物を拡散させＰ型拡散層８を
同時に形成する。この後、上記多結晶シリコン膜をパタ
ーニングし(図３９)、半導体基板表面上に二酸化シリコ
ン層４を形成し、周知のホトエッチング技術を用いて多
結晶シリコン層上にコンタクト孔を形成する。この後、
上記コンタクト孔を覆うようにＡｌ電極７を形成して、
図７(又は図４０)に示すように任意の抵抗の温度特性を
有する半導体装置を実現できる。尚、本実施例において
多結晶シリコン層３形成前に、Ｐ形拡散層８を形成して
も同様の構造となることは勿論である。
【００４３】実施例８
第８の実施例は、図８に示した半導体装置において、半
導体基板内に設けた不純物層と、上部電極との間に多結
晶シリコン層を設け、抵抗の温度特性を改善することを
特徴とする半導体装置である。以下、図４１〜図４３を
用いて本実施例による半導体装置の製造工程を図番に従
って説明する。
導体基板内に設けた不純物層と、上部電極との間に多結
晶シリコン層を設け、抵抗の温度特性を改善することを
特徴とする半導体装置である。以下、図４１〜図４３を
用いて本実施例による半導体装置の製造工程を図番に従
って説明する。
【００４４】始めにＮ型シリコン基板１の所望部分に二
酸化シリコン膜２を設ける。この後、基板表面からＰ型
不純物である硼素を拡散させＰ型拡散層８を形成し、さ
らに半導体表面に二酸化シリコン層９を設ける(図４
１)。次に実施例１と同様の方法を用いて、基板表面に
多結晶シリコン膜３を設けＰ型拡散層である硼素をイオ
ン打込みし、多結晶シリコンの一部を非結晶化する。そ
の後、６００℃以上の熱処理を行ない、非結晶膜を大粒
径の多結晶シリコンに成長させる(図４２)。その後、周
知のホトエッチング及びドライエッチング技術を用い
て、多結晶シリコン膜３とＡｌ電極７をパターニング
し、図８（又は図４３）に示すように任意の抵抗の温度
特性を有する半導体装置を実現できる。尚、本実施例に
おいて多結晶シリコン膜の形成法を実施例２の方法を用
いても、同様の効果を得ることができる。更に、金属電
極と多結晶シリコン間のコンタクト抵抗を低減するた
め、多結晶シリコンの結晶構造を上下入れ替えても同様
の効果を得ることが出来るのは無論である。
酸化シリコン膜２を設ける。この後、基板表面からＰ型
不純物である硼素を拡散させＰ型拡散層８を形成し、さ
らに半導体表面に二酸化シリコン層９を設ける(図４
１)。次に実施例１と同様の方法を用いて、基板表面に
多結晶シリコン膜３を設けＰ型拡散層である硼素をイオ
ン打込みし、多結晶シリコンの一部を非結晶化する。そ
の後、６００℃以上の熱処理を行ない、非結晶膜を大粒
径の多結晶シリコンに成長させる(図４２)。その後、周
知のホトエッチング及びドライエッチング技術を用い
て、多結晶シリコン膜３とＡｌ電極７をパターニング
し、図８（又は図４３）に示すように任意の抵抗の温度
特性を有する半導体装置を実現できる。尚、本実施例に
おいて多結晶シリコン膜の形成法を実施例２の方法を用
いても、同様の効果を得ることができる。更に、金属電
極と多結晶シリコン間のコンタクト抵抗を低減するた
め、多結晶シリコンの結晶構造を上下入れ替えても同様
の効果を得ることが出来るのは無論である。
【００４５】実施例９
第９の実施例は、図９に示した抵抗素子において、半導
体基板１内に設けた不純物層８と、上部多結晶シリコン
膜３との間に絶縁膜９を設け、任意の導電型の不純物層
８と多結晶シリコン膜３を有することを特徴とする抵抗
素子である。以下、図４４〜図４６を用いて本実施例に
よる抵抗素子の製造工程を図番に従って説明する。
体基板１内に設けた不純物層８と、上部多結晶シリコン
膜３との間に絶縁膜９を設け、任意の導電型の不純物層
８と多結晶シリコン膜３を有することを特徴とする抵抗
素子である。以下、図４４〜図４６を用いて本実施例に
よる抵抗素子の製造工程を図番に従って説明する。
【００４６】始めにＮ型シリコン基板１の所望部分に二
酸化シリコン膜２を設ける。この後、基板表面からＰ型
不純物である硼素を拡散させＰ型拡散層８を形成し、さ
らに半導体表面に二酸化シリコン層９を設ける。次に実
施例１と同様の条件で、基板表面に多結晶シリコン３を
設け、Ｐ型拡散層である硼素をイオン打ち込みし、熱処
理を行なう(図４４)。その後、周知のエッチング技術を
用いて、多結晶シリコン層３ａ、３ｂ及び２酸化シリコ
ン層９をパターニングする。さらに、半導体基板表面上
に二酸化シリコン層４を形成し、多結晶シリコン層及び
Ｐ型拡散層上にコンタクト孔を形成した(図４５)。この
後、上記コンタクト孔を覆うようにＡｌ電極７を形成し
て、図９(又は図４５)に示すように任意の導電型の多結
晶シリコン層を有し、さらに任意の抵抗の温度特性を有
する半導体装置を実現できる。尚、本実施例の単結晶シ
リコン不純物拡散層と多結晶シリコンの不純物の導電型
は、必ずしも一致しなくとも同様の効果を得ることは無
論である。
酸化シリコン膜２を設ける。この後、基板表面からＰ型
不純物である硼素を拡散させＰ型拡散層８を形成し、さ
らに半導体表面に二酸化シリコン層９を設ける。次に実
施例１と同様の条件で、基板表面に多結晶シリコン３を
設け、Ｐ型拡散層である硼素をイオン打ち込みし、熱処
理を行なう(図４４)。その後、周知のエッチング技術を
用いて、多結晶シリコン層３ａ、３ｂ及び２酸化シリコ
ン層９をパターニングする。さらに、半導体基板表面上
に二酸化シリコン層４を形成し、多結晶シリコン層及び
Ｐ型拡散層上にコンタクト孔を形成した(図４５)。この
後、上記コンタクト孔を覆うようにＡｌ電極７を形成し
て、図９(又は図４５)に示すように任意の導電型の多結
晶シリコン層を有し、さらに任意の抵抗の温度特性を有
する半導体装置を実現できる。尚、本実施例の単結晶シ
リコン不純物拡散層と多結晶シリコンの不純物の導電型
は、必ずしも一致しなくとも同様の効果を得ることは無
論である。
【００４７】実施例１０
本発明の実施例１０を図１０を用いて説明する。図１０
は本発明に係る抵抗素子を備えたバイポーラトランジス
タを有する半導体素子の断面図を示す。本実施例では、
バイポーラトランジスタの電極に温度特性がほぼ零の多
結晶シリコンを用い、該多結晶シリコンを抵抗として用
いている。即ち、従来は抵抗の温度特性の改善のため
に、トランジスタの電極に用いる多結晶シリコンとは別
に、多結晶シリコン又は他の材料の抵抗並びにこれらを
組み合わせた抵抗を用いていた。このため、製造工程数
と占有面積の増加が避けられなかった。本実施例の１か
ら３の方法を用いれば、電気的精度と温度特性が良好な
多結晶シリコン膜３ａと３ｂを得ることが可能であり、
これをトランジスタの電極として用いることで高精度で
微細な集積回路の実現が可能となる。又、バイポーラト
ランジスタの電極を正の温度特性の多結晶シリコン膜で
形成することで、更に別の効果が得られる。バイポーラ
トランジスタのエミッタもしくはベース電極に、集積回
路の使用温度で最も比抵抗が減少するような温度特性を
持つ３ａと３ｂ並びに５ａと５ｂの積層多結晶シリコン
膜を用いると、エミッタもしくはベース抵抗を下げるこ
とができ、素子性能更には回路性能を向上させることが
できる。以下、図４７〜図４９を用いて本実施例による
半導体装置の製造工程を図番に従って説明する。
は本発明に係る抵抗素子を備えたバイポーラトランジス
タを有する半導体素子の断面図を示す。本実施例では、
バイポーラトランジスタの電極に温度特性がほぼ零の多
結晶シリコンを用い、該多結晶シリコンを抵抗として用
いている。即ち、従来は抵抗の温度特性の改善のため
に、トランジスタの電極に用いる多結晶シリコンとは別
に、多結晶シリコン又は他の材料の抵抗並びにこれらを
組み合わせた抵抗を用いていた。このため、製造工程数
と占有面積の増加が避けられなかった。本実施例の１か
ら３の方法を用いれば、電気的精度と温度特性が良好な
多結晶シリコン膜３ａと３ｂを得ることが可能であり、
これをトランジスタの電極として用いることで高精度で
微細な集積回路の実現が可能となる。又、バイポーラト
ランジスタの電極を正の温度特性の多結晶シリコン膜で
形成することで、更に別の効果が得られる。バイポーラ
トランジスタのエミッタもしくはベース電極に、集積回
路の使用温度で最も比抵抗が減少するような温度特性を
持つ３ａと３ｂ並びに５ａと５ｂの積層多結晶シリコン
膜を用いると、エミッタもしくはベース抵抗を下げるこ
とができ、素子性能更には回路性能を向上させることが
できる。以下、図４７〜図４９を用いて本実施例による
半導体装置の製造工程を図番に従って説明する。
【００４８】始めにＰ型シリコン基板１の所望部分にＮ
型拡散層１２を設け、次にＮ型エピタキシャル層１３を
成長させる。この後、選択酸化法を用いて二酸化シリコ
ン膜２を設け、凸型のシリコン領域を形成する。この表
面に、二酸化シリコン膜９を設け、周知のホトエッチン
グ技術を用い二酸化シリコンの一部を開口し、シリコン
基板を露出させる。この後の基板表面に多結晶シリコン
膜３を形成する。この時、多結晶シリコンの堆積温度を
６００℃以上とし、小粒径の結晶構造を実現する。その
後、高ドーズのイオン打ち込みを行ない、多結晶シリコ
ン膜３中への不純物注入と多結晶シリコンの非結晶化を
同時に行なう。例えば、多結晶シリコン膜３の膜厚が
０.２μｍの場合、加速エネルギー:２０ｋｅＶ，ドーズ
量:１×１０16/ｃｍ2の条件で、Ｐ型不純物である硼素
をイオン打ち込みする。この後、熱処理を行ない、非結
晶膜の再結晶化して多結晶シリコン膜３ａ、３ｂを形成
し、同時にこの多結晶シリコン膜から単結晶シリコン基
板へ不純物の拡散を行ない、Ｐ型拡散層１４を形成した
(図４７)。次に、上記多結晶シリコン膜３の一部を周知
のホトエッチング技術を用いて除去する。この後、上記
多結晶シリコン上に二酸化シリコン膜４を形成する。次
に、後にエミッタ開口部となる部分の二酸化シリコン膜
９及び４をエッチングする。その後、半導体表面に多結
晶シリコン膜５ａを形成する。この時、多結晶シリコン
の堆積温度を６００℃以上とし、小粒径の結晶構造を実
現する。その後、Ｎ型不純物である燐を基板表面から拡
散し、大気中で多結晶シリコン膜の表面を酸化する。こ
の時、酸化膜厚を電気伝導を阻害しない程度に薄層化
(例えば、結晶性への影響を防ぐために１ｎｍ以上，ト
ンネル電流が流れやすいように４ｎｍ以下)する。その
後、低温(例えば５５０℃以下)の堆積温度で多結晶シリ
コン膜を堆積し、再度Ｎ型不純物である燐の拡散を行な
い、不純物をドープするとともに粒径を巨大化して大粒
径多結晶シリコン膜５ｂを得る(図４８)。ここで、多結
晶シリコン膜への不純物の注入に、イオン注入を用いて
も、又は堆積ガス中に不純物を添加してもよい。その
後、周知のホトエッチング技術を用いて二酸化シリコン
４を選択エッチングし、べース及びコレクタア孔を形成
する。この後、Ａｌ電極を形成して、図１０(又は図４
９)に示すように温度特性に優れたバイポーラトランジ
スタと抵抗の直列回路を実現した。尚、上記の実施例に
おいてＮ型Ｐ型の導電型をすべて逆転しても、さらに多
結晶シリコン層の一部をポリサイド層(またはシリサイ
ド層)に置き換えても、さらに多結晶シリコンの結晶構
造を上下入れ替えても、更に本実施例で示したバイポー
ラトランジスタを他の能動素子(例えばＭＯＳトランジ
スタ)に置き換えても同様の効果を得ることが出来るこ
とは勿論である。
型拡散層１２を設け、次にＮ型エピタキシャル層１３を
成長させる。この後、選択酸化法を用いて二酸化シリコ
ン膜２を設け、凸型のシリコン領域を形成する。この表
面に、二酸化シリコン膜９を設け、周知のホトエッチン
グ技術を用い二酸化シリコンの一部を開口し、シリコン
基板を露出させる。この後の基板表面に多結晶シリコン
膜３を形成する。この時、多結晶シリコンの堆積温度を
６００℃以上とし、小粒径の結晶構造を実現する。その
後、高ドーズのイオン打ち込みを行ない、多結晶シリコ
ン膜３中への不純物注入と多結晶シリコンの非結晶化を
同時に行なう。例えば、多結晶シリコン膜３の膜厚が
０.２μｍの場合、加速エネルギー:２０ｋｅＶ，ドーズ
量:１×１０16/ｃｍ2の条件で、Ｐ型不純物である硼素
をイオン打ち込みする。この後、熱処理を行ない、非結
晶膜の再結晶化して多結晶シリコン膜３ａ、３ｂを形成
し、同時にこの多結晶シリコン膜から単結晶シリコン基
板へ不純物の拡散を行ない、Ｐ型拡散層１４を形成した
(図４７)。次に、上記多結晶シリコン膜３の一部を周知
のホトエッチング技術を用いて除去する。この後、上記
多結晶シリコン上に二酸化シリコン膜４を形成する。次
に、後にエミッタ開口部となる部分の二酸化シリコン膜
９及び４をエッチングする。その後、半導体表面に多結
晶シリコン膜５ａを形成する。この時、多結晶シリコン
の堆積温度を６００℃以上とし、小粒径の結晶構造を実
現する。その後、Ｎ型不純物である燐を基板表面から拡
散し、大気中で多結晶シリコン膜の表面を酸化する。こ
の時、酸化膜厚を電気伝導を阻害しない程度に薄層化
(例えば、結晶性への影響を防ぐために１ｎｍ以上，ト
ンネル電流が流れやすいように４ｎｍ以下)する。その
後、低温(例えば５５０℃以下)の堆積温度で多結晶シリ
コン膜を堆積し、再度Ｎ型不純物である燐の拡散を行な
い、不純物をドープするとともに粒径を巨大化して大粒
径多結晶シリコン膜５ｂを得る(図４８)。ここで、多結
晶シリコン膜への不純物の注入に、イオン注入を用いて
も、又は堆積ガス中に不純物を添加してもよい。その
後、周知のホトエッチング技術を用いて二酸化シリコン
４を選択エッチングし、べース及びコレクタア孔を形成
する。この後、Ａｌ電極を形成して、図１０(又は図４
９)に示すように温度特性に優れたバイポーラトランジ
スタと抵抗の直列回路を実現した。尚、上記の実施例に
おいてＮ型Ｐ型の導電型をすべて逆転しても、さらに多
結晶シリコン層の一部をポリサイド層(またはシリサイ
ド層)に置き換えても、さらに多結晶シリコンの結晶構
造を上下入れ替えても、更に本実施例で示したバイポー
ラトランジスタを他の能動素子(例えばＭＯＳトランジ
スタ)に置き換えても同様の効果を得ることが出来るこ
とは勿論である。
【００４９】実施例１１
実施例１１を図１１を用いて説明する。図１１は本発明
の抵抗を有するダイオードの断面図を示す。本実施例で
はダイオードの電極を任意の温度特性の多結晶シリコン
膜３ａ、３ｂで形成する。即ち、従来は抵抗の温度特性
の改善のために、ダイオードの電極に用いる多結晶シリ
コンとは別に、多結晶シリコン又は他の材料の抵抗並び
にこれらを組み合わせた抵抗を形成していた。このた
め、製造工程数の増加と占有面積の増加が避けられなか
った。本実施例に示す方法を用いれば、任意の温度特性
を有する多結晶シリコン膜３ａと３ｂを得ることが可能
であり、これをダイオードの電極として用いることで、
温度変動に対して安定で微細な集積回路の実現が可能と
なる。以下、図５０〜図５２を用いて本実施例による半
導体装置の製造工程を図番に従って説明する。
の抵抗を有するダイオードの断面図を示す。本実施例で
はダイオードの電極を任意の温度特性の多結晶シリコン
膜３ａ、３ｂで形成する。即ち、従来は抵抗の温度特性
の改善のために、ダイオードの電極に用いる多結晶シリ
コンとは別に、多結晶シリコン又は他の材料の抵抗並び
にこれらを組み合わせた抵抗を形成していた。このた
め、製造工程数の増加と占有面積の増加が避けられなか
った。本実施例に示す方法を用いれば、任意の温度特性
を有する多結晶シリコン膜３ａと３ｂを得ることが可能
であり、これをダイオードの電極として用いることで、
温度変動に対して安定で微細な集積回路の実現が可能と
なる。以下、図５０〜図５２を用いて本実施例による半
導体装置の製造工程を図番に従って説明する。
【００５０】始めにＰ型シリコン基板１の所望部分にＮ
型拡散層１２を設ける。この後、選択酸化法を用いて二
酸化シリコン２を設け、凸型のシリコン領域を形成する
(図５０)。この表面に、二酸化シリコン９を設け、周知
のホトエッチング技術を用い二酸化シリコンの一部を開
口し、シリコンを露出させる。この後の基板表面に多結
晶シリコン膜３を形成する。この時、多結晶シリコンの
堆積温度を６００℃以上とし、小粒径の結晶構造を実現
する。その後、高ドーズのイオン打ち込みを行ない、多
結晶シリコン中への不純物注入と多結晶シリコンの非結
晶化を同時に行なう。例えば、多結晶シリコンの膜厚が
０.１μｍの場合、加速エネルギー:１０ｋｅＶ，ドーズ
量:８×１０15/ｃｍ2の条件で、Ｐ型不純物である硼素
をイオン打ち込みする。この後、熱処理を行ない非結晶
膜を再結晶化させ、多結晶シリコン層３ａと３ｂの形成
と多結晶シリコンから単結晶シリコンへ不純物の拡散を
同時に行ない、Ｐ型拡散層１４を形成した(図５１)。こ
の後上記多結晶シリコン３の一部を周知のホトエッチン
グ技術を用いて除去する。この後、上記多結晶シリコン
上に二酸化シリコン４を形成する。その後、周知のホト
エッチング技術を用いて二酸化シリコン４を選択エッチ
ングし、アノード及びカソード孔を形成する。この後、
Ａｌ電極を形成して、図１１(又は図５２)に示すように
温度特性に優れたダイオードを実現した。尚、上記の実
施例においてＮ型Ｐ型の導電型をすべて逆転しても、さ
らに多結晶シリコンの結晶構造を上下入れ替えても、ま
た多結晶シリコン層の一部をポリサイド層(またはシリ
サイド層)に置き換えても、同様の効果を得ることが出
来ることは勿論である。
型拡散層１２を設ける。この後、選択酸化法を用いて二
酸化シリコン２を設け、凸型のシリコン領域を形成する
(図５０)。この表面に、二酸化シリコン９を設け、周知
のホトエッチング技術を用い二酸化シリコンの一部を開
口し、シリコンを露出させる。この後の基板表面に多結
晶シリコン膜３を形成する。この時、多結晶シリコンの
堆積温度を６００℃以上とし、小粒径の結晶構造を実現
する。その後、高ドーズのイオン打ち込みを行ない、多
結晶シリコン中への不純物注入と多結晶シリコンの非結
晶化を同時に行なう。例えば、多結晶シリコンの膜厚が
０.１μｍの場合、加速エネルギー:１０ｋｅＶ，ドーズ
量:８×１０15/ｃｍ2の条件で、Ｐ型不純物である硼素
をイオン打ち込みする。この後、熱処理を行ない非結晶
膜を再結晶化させ、多結晶シリコン層３ａと３ｂの形成
と多結晶シリコンから単結晶シリコンへ不純物の拡散を
同時に行ない、Ｐ型拡散層１４を形成した(図５１)。こ
の後上記多結晶シリコン３の一部を周知のホトエッチン
グ技術を用いて除去する。この後、上記多結晶シリコン
上に二酸化シリコン４を形成する。その後、周知のホト
エッチング技術を用いて二酸化シリコン４を選択エッチ
ングし、アノード及びカソード孔を形成する。この後、
Ａｌ電極を形成して、図１１(又は図５２)に示すように
温度特性に優れたダイオードを実現した。尚、上記の実
施例においてＮ型Ｐ型の導電型をすべて逆転しても、さ
らに多結晶シリコンの結晶構造を上下入れ替えても、ま
た多結晶シリコン層の一部をポリサイド層(またはシリ
サイド層)に置き換えても、同様の効果を得ることが出
来ることは勿論である。
【００５１】実施例１２
実施例１２を図１２を用いて説明する。図１２は本発明
の抵抗を有する容量素子の断面図を示す。本実施例では
容量の電極を任意の温度特性の多結晶シリコン膜で形成
する。電極に用いる多結晶シリコンの温度特性を任意と
することで、温度変動に対して安定な特性を有する回路
を得ることが可能となる。具体的には、占有面積を増加
すること無く、温度変動による時定数の変動を防止でき
る。これにより、従来に比べ広い温度範囲で集積回路が
使用可能となる。以下、図５３〜図５５を用いて本実施
例による半導体装置の製造工程を図番に従って説明す
る。
の抵抗を有する容量素子の断面図を示す。本実施例では
容量の電極を任意の温度特性の多結晶シリコン膜で形成
する。電極に用いる多結晶シリコンの温度特性を任意と
することで、温度変動に対して安定な特性を有する回路
を得ることが可能となる。具体的には、占有面積を増加
すること無く、温度変動による時定数の変動を防止でき
る。これにより、従来に比べ広い温度範囲で集積回路が
使用可能となる。以下、図５３〜図５５を用いて本実施
例による半導体装置の製造工程を図番に従って説明す
る。
【００５２】始めにＰ型シリコン基板１上に二酸化シリ
コン２を設ける。この表面に多結晶シリコン膜３を形成
する。この時、多結晶シリコンの堆積温度を６００℃以
上とし、小粒径の結晶構造を実現する。その後、高ドー
ズのイオン打ち込みを行ない、多結晶シリコン中への不
純物注入と多結晶シリコンの非結晶化を同時に行なう。
例えば、多結晶シリコンの膜厚が０.１μｍの場合、加
速エネルギー:１０ｋｅＶ，ドーズ量:８×１０15/ｃｍ2
の条件で、Ｐ型不純物である硼素をイオン打ち込みす
る。この後、熱処理を行ない非結晶膜の再結晶化させ多
結晶シリコン層３ａと３ｂの形成した。この後上記多結
晶シリコン膜３の一部を周知のホトエッチング技術を用
いて除去する(図５３)。次に、上記多結晶シリコン上に
二酸化シリコン４を形成し、周知のホトエッチング技術
を用いて二酸化シリコン膜４を選択エッチングする。そ
の後、基板全面に多結晶シリコン膜５を設ける。次に、
上述の多結晶シリコン膜３と同様の方法で多結晶シリコ
ン膜５ａと５ｂを形成する。この後、上記多結晶シリコ
ン膜５の一部を周知のホトエッチング技術を用いて除去
する(図５４)。次に、上記多結晶シリコン膜５上に二酸
化シリコン膜６を形成し、周知のホトエッチング技術を
用いて二酸化シリコン膜６を選択エッチングする。この
後、Ａｌ電極を形成して、図１２(又は図５５)に示すよ
うに温度特性に優れた抵抗と容量からなる回路を実現し
た。尚、上記の実施例において他結晶シリコン層の形成
に実施例２の方法を用いても、Ｎ型Ｐ型の導電型並びに
他結晶シリコンの結晶構造を上下をすべて逆転しても、
また多結晶シリコン層の一部をポリサイド層(またはシ
リサイド層)に置き換えても、同様の効果を得ることが
出来ることは勿論である。
コン２を設ける。この表面に多結晶シリコン膜３を形成
する。この時、多結晶シリコンの堆積温度を６００℃以
上とし、小粒径の結晶構造を実現する。その後、高ドー
ズのイオン打ち込みを行ない、多結晶シリコン中への不
純物注入と多結晶シリコンの非結晶化を同時に行なう。
例えば、多結晶シリコンの膜厚が０.１μｍの場合、加
速エネルギー:１０ｋｅＶ，ドーズ量:８×１０15/ｃｍ2
の条件で、Ｐ型不純物である硼素をイオン打ち込みす
る。この後、熱処理を行ない非結晶膜の再結晶化させ多
結晶シリコン層３ａと３ｂの形成した。この後上記多結
晶シリコン膜３の一部を周知のホトエッチング技術を用
いて除去する(図５３)。次に、上記多結晶シリコン上に
二酸化シリコン４を形成し、周知のホトエッチング技術
を用いて二酸化シリコン膜４を選択エッチングする。そ
の後、基板全面に多結晶シリコン膜５を設ける。次に、
上述の多結晶シリコン膜３と同様の方法で多結晶シリコ
ン膜５ａと５ｂを形成する。この後、上記多結晶シリコ
ン膜５の一部を周知のホトエッチング技術を用いて除去
する(図５４)。次に、上記多結晶シリコン膜５上に二酸
化シリコン膜６を形成し、周知のホトエッチング技術を
用いて二酸化シリコン膜６を選択エッチングする。この
後、Ａｌ電極を形成して、図１２(又は図５５)に示すよ
うに温度特性に優れた抵抗と容量からなる回路を実現し
た。尚、上記の実施例において他結晶シリコン層の形成
に実施例２の方法を用いても、Ｎ型Ｐ型の導電型並びに
他結晶シリコンの結晶構造を上下をすべて逆転しても、
また多結晶シリコン層の一部をポリサイド層(またはシ
リサイド層)に置き換えても、同様の効果を得ることが
出来ることは勿論である。
【００５３】実施例１３
次に実施例１３を図５７を用いて説明する。図５７は本
発明の抵抗を備えた半導体集積回路装置を有する計算機
の構成図を示す。本実施例１３は、本発明の多結晶シリ
コン抵抗を用いたシリコン半導体集積回路を、命令や演
算を処理するプロセッサ５００が、複数個並列に接続さ
れた高速大型計算機に適用した例である。本実施例で
は、本発明を実施した高速シリコン半導体集積回路の集
積度が高いため、命令や演算を処理するプロセッサ５０
０や、システム制御装置５０１や、主記憶装置５０２な
どを、１辺が約１０〜３０ｎｍのシリコン半導体チップ
で構成できた。これらの命令や演算を処理するプロセッ
サ５００と、システム制御装置５０１と、本発明を実施
した高速シリコン半導体集積回路並びに化合物半導体集
積回路よりなるデータ通信インタフェース５０３を、同
一セラミック基板５０６に実装した。また、データ通信
インタフェース５０３と、データ通信制御装置５０４
を、同一セラミック基板５０７に実装した。これらセラ
ミック基板５０６並びに５０７と、主記憶装置５０２を
実装したセラミック基板を、大きさが約５０ｃｍ程度、
あるいはそれ以下の基板に実装し、大型計算機の中央処
理ユニット５０８を形成した。この中央処理ユニット５
０８内データ通信や、複数の中央処理ユニット間データ
通信、あるいはデータ通信インタフェース５０３と入出
力プロセッサ５０５を実装した基板５０９との間のデー
タの通信は、図中の両端矢印線で示される光ファイバ５
１０を介して行われた。この計算機では、命令や演算を
処理するプロセッサ５００や、システム制御装置５０１
や、主記憶装置５０２などのシリコン半導体集積回路
が、並列で高速に動作し、また、データの通信を光を媒
体に行ったため、１秒間当たりの命令処理回数を大幅に
増加することができた。更に半導体集積回路に使用され
ている抵抗のばらつきが少なく且つ温度特性が優れてい
るため、広い温度範囲において安定に高速演算をさせる
ことができた。
発明の抵抗を備えた半導体集積回路装置を有する計算機
の構成図を示す。本実施例１３は、本発明の多結晶シリ
コン抵抗を用いたシリコン半導体集積回路を、命令や演
算を処理するプロセッサ５００が、複数個並列に接続さ
れた高速大型計算機に適用した例である。本実施例で
は、本発明を実施した高速シリコン半導体集積回路の集
積度が高いため、命令や演算を処理するプロセッサ５０
０や、システム制御装置５０１や、主記憶装置５０２な
どを、１辺が約１０〜３０ｎｍのシリコン半導体チップ
で構成できた。これらの命令や演算を処理するプロセッ
サ５００と、システム制御装置５０１と、本発明を実施
した高速シリコン半導体集積回路並びに化合物半導体集
積回路よりなるデータ通信インタフェース５０３を、同
一セラミック基板５０６に実装した。また、データ通信
インタフェース５０３と、データ通信制御装置５０４
を、同一セラミック基板５０７に実装した。これらセラ
ミック基板５０６並びに５０７と、主記憶装置５０２を
実装したセラミック基板を、大きさが約５０ｃｍ程度、
あるいはそれ以下の基板に実装し、大型計算機の中央処
理ユニット５０８を形成した。この中央処理ユニット５
０８内データ通信や、複数の中央処理ユニット間データ
通信、あるいはデータ通信インタフェース５０３と入出
力プロセッサ５０５を実装した基板５０９との間のデー
タの通信は、図中の両端矢印線で示される光ファイバ５
１０を介して行われた。この計算機では、命令や演算を
処理するプロセッサ５００や、システム制御装置５０１
や、主記憶装置５０２などのシリコン半導体集積回路
が、並列で高速に動作し、また、データの通信を光を媒
体に行ったため、１秒間当たりの命令処理回数を大幅に
増加することができた。更に半導体集積回路に使用され
ている抵抗のばらつきが少なく且つ温度特性が優れてい
るため、広い温度範囲において安定に高速演算をさせる
ことができた。
【００５４】
【発明の効果】本発明によれば、多結晶シリコン抵抗の
ばらつきや温度変化を小さくすることができるのでＬＳ
Ｉに使用した場合、温度変化に対して安定した動作を提
供できる効果がある。
ばらつきや温度変化を小さくすることができるのでＬＳ
Ｉに使用した場合、温度変化に対して安定した動作を提
供できる効果がある。
【００５５】本発明によれば温度特性が異なる二種類以
上の抵抗層を組み合わせることで、温度特性の少ない抵
抗や、さらには任意の温度特性を持つ抵抗が形成でき
る。この結果回路設計上、抵抗値の温度補償が容易な半
導体装置を実現が可能となる。
上の抵抗層を組み合わせることで、温度特性の少ない抵
抗や、さらには任意の温度特性を持つ抵抗が形成でき
る。この結果回路設計上、抵抗値の温度補償が容易な半
導体装置を実現が可能となる。
【００５６】本発明によればトランジスタやダイオード
並びに容量等の寄生抵抗を下げ、素子性能を向上させる
効果がある。
並びに容量等の寄生抵抗を下げ、素子性能を向上させる
効果がある。
【図１】本発明の第３実施例を示す抵抗素子の断面図で
ある。
ある。
【図２】本発明の第１実施例を示す抵抗素子の断面図で
ある。
ある。
【図３】本発明の第２実施例を示す抵抗素子の断面図で
ある。
ある。
【図４】本発明の第４実施例を示す抵抗素子の断面図で
ある。
ある。
【図５】本発明の第５実施例を示す抵抗素子の断面図で
ある。
ある。
【図６】本発明の第６実施例を示す抵抗素子の断面図で
ある。
ある。
【図７】本発明の第７実施例を示す抵抗素子の断面図で
ある。
ある。
【図８】本発明の第８実施例を示す抵抗素子の断面図で
ある。
ある。
【図９】本発明の第９実施例を示す抵抗素子の断面図で
ある。
ある。
【図１０】本発明の第１０実施例を示す半導体装置の断
面図である。
面図である。
【図１１】本発明の第１１実施例を示す半導体装置の断
面図である。
面図である。
【図１２】本発明の第１２実施例を示す半導体装置の断
面図である。
面図である。
【図１３】多結晶シリコン抵抗の比抵抗と温度変化率を
示す実験データ線図。
示す実験データ線図。
【図１４】多結晶シリコンのキャリア濃度と比抵抗の関
係を示す実験データの線図。
係を示す実験データの線図。
【図１５】本発明の実施例１の抵抗素子の断面構造図で
ある。
ある。
【図１６】多結晶シリコンに対するイオン打ち込みエネ
ルギーと非結晶化する膜厚の実験データ線図。
ルギーと非結晶化する膜厚の実験データ線図。
【図１７】多結晶シリコンに対するイオン打ち込みエネ
ルギーと温度特性の実験データの線図。
ルギーと温度特性の実験データの線図。
【図１８】多結晶シリコンに対するイオン打ち込みエネ
ルギーとキャリア移動度及びシート抵抗の実験データの
線図。
ルギーとキャリア移動度及びシート抵抗の実験データの
線図。
【図１９】多結晶シリコンに対するイオン打ち込みエネ
ルギーとシート抵抗ばらつきの関係図。
ルギーとシート抵抗ばらつきの関係図。
【図２０】従来構造の抵抗素子の断面図である。
【図２１】従来構造の抵抗素子の断面図である。
【図２２】従来構造の抵抗素子の断面図である。
【図２３】第２の実施例の抵抗素子の製造工程を示す素
子断面図である。
子断面図である。
【図２４】第２の実施例の抵抗素子の製造工程を示す素
子断面図である。
子断面図である。
【図２５】第２の実施例の抵抗素子の製造工程を示す素
子断面図である。
子断面図である。
【図２６】第３の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図２７】第３の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図２８】第３の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図２９】第１の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３０】第１の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３１】第１の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３２】第４の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３３】第４の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３４】第４の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３５】第５の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３６】第５の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３７】第６の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３８】第７の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図３９】第７の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４０】第７の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４１】第８の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４２】第８の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４３】第８の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４４】第９の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４５】第９の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４６】第９の実施例による抵抗素子の製造工程を示
す素子断面図である。
す素子断面図である。
【図４７】第１０の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図４８】第１０の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図４９】第１０の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５０】第１１の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５１】第１１の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５２】第１１の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５３】第１２の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５４】第１２の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５５】第１２の実施例による半導体装置の製造工程
を示す装置断面図である。
を示す装置断面図である。
【図５６】第１の実施例による半導体装置の断面図であ
る。
る。
【図５７】第１〜１２の実施例の抵抗素子を備えた半導
体集積回路素子を用いた大型計算機の構成図である。
体集積回路素子を用いた大型計算機の構成図である。
１……シリコン基板、２，４，６，９，１１，１６……
二酸化シリコン膜、１０……窒化シリコン膜、３，５…
…多結晶シリコン膜、３ａ，５ａ……小粒径多結晶シリ
コン層、３ｂ，５ｂ……大粒径多結晶シリコン層、１
２，１５……Ｎ型拡散層、７……Ａｌ電極、８，１２，
１４……Ｐ型拡散層、１３，１５……Ｎ型エピタキシャ
ル層、５００……シリコン半導体集積回路よりなる命令
や演算を処理するプロセッサ、５０１……シリコン半導
体集積回路よりなるシステム制御装置、５０２……シリ
コン半導体集積回路よりなる主記憶装置、５０３……化
合物半導体集積回路よりなるデータ通信インタフェー
ス、５０４……データ通信制御装置、５０５……入出力
プロセッサ、５０６，５０７……セラミック基板、５０
８……中央処理ユニット、５０９……入出力プロセッサ
実装基板、５１０……データ通信光ファイバ。
二酸化シリコン膜、１０……窒化シリコン膜、３，５…
…多結晶シリコン膜、３ａ，５ａ……小粒径多結晶シリ
コン層、３ｂ，５ｂ……大粒径多結晶シリコン層、１
２，１５……Ｎ型拡散層、７……Ａｌ電極、８，１２，
１４……Ｐ型拡散層、１３，１５……Ｎ型エピタキシャ
ル層、５００……シリコン半導体集積回路よりなる命令
や演算を処理するプロセッサ、５０１……シリコン半導
体集積回路よりなるシステム制御装置、５０２……シリ
コン半導体集積回路よりなる主記憶装置、５０３……化
合物半導体集積回路よりなるデータ通信インタフェー
ス、５０４……データ通信制御装置、５０５……入出力
プロセッサ、５０６，５０７……セラミック基板、５０
８……中央処理ユニット、５０９……入出力プロセッサ
実装基板、５１０……データ通信光ファイバ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 芝 健夫
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 大西 和博
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 玉置 洋一
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 小林 孝
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 菊池 俊之
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 池田 隆英
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 平３−229456（ＪＰ，Ａ)
特開 平５−55473（ＪＰ，Ａ)
特開 平４−145657（ＪＰ，Ａ)
特開 昭63−293871（ＪＰ，Ａ)
特開 昭63−299159（ＪＰ，Ａ)
実開 昭61−51755（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01C 7/06
H01L 21/822
H01L 27/04
Claims (25)
- 【請求項１】表面に第１の絶縁膜が形成された半導体基
板と、第１の粒径を有し上記半導体基板上に形成された
第１の多結晶シリコン膜および第１の粒径と異なる第２
の粒径を有し第２の絶縁膜を介して上記第１の多結晶シ
リコン膜上に積層された第２の多結晶シリコン膜からな
る所望の形状を有する積層膜とを有する半導体装置であ
って、上記第２の絶縁膜は、上記第１の多結晶シリコン
膜と上記第２の多結晶シリコン膜との間の電気伝導を阻
害しない程度に薄層化されていることを特徴とする半導
体装置。 - 【請求項２】上記第１の粒径は、上記第２の粒径よりも
小さいことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記第２の絶縁膜は、上記第１の多結晶シ
リコン膜の表面酸化によって得られる酸化膜であること
を特徴とする請求項１または２のいずれか１項に記載の
半導体装置。 - 【請求項４】上記酸化膜は、膜厚が１ｎｍ以上４ｎｍ以
下であることを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】上記第２の絶縁膜は、上記第１の多結晶シ
リコン膜と上記第２の多結晶シリコン膜との間にトンネ
ル電流が流れやすいように薄層化されていることを特徴
とする請求項１または２のいずれか１項に記載の半導体
装置。 - 【請求項６】表面に第１の絶縁膜が形成された半導体基
板と、第１の粒径を有し上記半導体基板上に形成された
第１の多結晶シリコン膜および第１の粒径と異なる第２
の粒径を有し第２の絶縁膜を介して上記第１の多結晶シ
リコン膜上に積層された第２の多結晶シリコン膜からな
る所望の形状を有する積層膜状の抵抗素子とを有する半
導体装置であって、上記第１および第２の多結晶シリコ
ン膜は、互いに抵抗温度特性が異なり、上記第２の絶縁
膜は、上記第１の多結晶シリコン膜と上記第２の多結晶
シリコン膜との間の電気伝導を阻害しない程度に薄層化
されていることを特徴とする半導体装置。 - 【請求項７】上記第１および第２の多結晶シリコン膜
は、互いに抵抗温度特性の正負が逆であることを特徴と
する請求項６に記載の半導体装置。 - 【請求項８】上記第１の粒径は、上記第２の粒径よりも
小さいことを特徴とする請求項６または７のいずれか１
項に記載の半導体装置。 - 【請求項９】上記第１の粒径は、上記第２の粒径よりも
大きいことを特徴とする請求項６または７のいずれか１
項に記載の半導体装置。 - 【請求項１０】上記第２の絶縁膜は、上記第１の多結晶
シリコン膜の表面酸化によって得られる酸化膜であるこ
とを特徴とする請求項６ないし９のいずれか１項に記載
の半導体装置。 - 【請求項１１】上記酸化膜は、膜厚が１ｎｍ以上４ｎｍ
以下であることを特徴とする請求項１０に記載の半導体
装置。 - 【請求項１２】上記第２の絶縁膜は、上記第１の多結晶
シリコン膜と上記第２の多結晶シリコン膜との間にトン
ネル電流が流れやすいように薄層化されていることを特
徴とする請求項６ないし９のいずれか１項に記載の半導
体装置。 - 【請求項１３】半導体基板上に第１の粒径を有する第１
の多結晶シリコン膜を形成する工程と、該第１の多結晶
シリコン膜の表面を酸化して絶縁膜を形成する工程と、
表面に該絶縁膜が形成された第１の多結晶シリコン膜上
に上記第１の粒径と異なる第２の粒径を有する第２の多
結晶シリコン膜を積層する工程とを有し、上記絶縁膜を
形成する工程は、上記第１の多結晶シリコン膜と上記第
２の多結晶シリコン膜との間の電気伝導を阻害しない程
度に薄層化された絶縁膜を形成する工程であることを特
徴とする半導体装置の製造方法。 - 【請求項１４】上記絶縁膜を形成する工程は、上記第１
の多結晶シリコン膜の表面を酸化して酸化膜を形成する
工程を含むことを特徴とする請求項１３に記載の半導体
装置の製造方法。 - 【請求項１５】上記酸化膜を形成する工程は、膜厚が１
ｎｍ以上４ｎｍ以下の酸化膜を形成する工程であること
を特徴とする請求項１４に記載の半導体装置の製造方
法。 - 【請求項１６】上記絶縁膜を形成する工程は、上記第１
の多結晶シリコン膜と上記第２の多結晶シリコン膜との
間にトンネル電流が流れやすいように薄層化された絶縁
膜を形成する工程であることを特徴とする請求項１３な
いし１５のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項１７】上記第１および第２の多結晶シリコン膜
は、互いに抵抗温度特性が異なることを特徴とする請求
項１３ないし１６のいずれか１項に記載の半導体装置の
製造方法。 - 【請求項１８】半導体基板上に第１の粒径を有する第１
の多結晶シリコン膜を形成する工程と、該第１の多結晶
シリコン膜にイオン打ち込み法を用いてイオンを打ち込
んで所定の深さ領域を非晶質化する工程と、非晶質化さ
れた領域を熱処理により結晶化して上記第１の粒径と異
なる第２の粒径を有する第２の多結晶シリコン膜を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項１９】半導体基板上に第１の多結晶シリコン膜
を形成する工程と、該第１の多結晶シリコン膜にイオン
打ち込み法を用いてイオンを打ち込んで所定の深さ領域
を非晶質化する工程と、非晶質化された領域を熱処理に
より結晶化して第２の多結晶シリコン膜を形成する工程
とを有し、上記第１および第２の多結晶シリコン膜は、
互いに抵抗温度特性が異なることを特徴とする半導体装
置の製造方法。 - 【請求項２０】上記第２の多結晶シリコン膜を形成する
工程は、上記第１の粒径より大きい第２の粒径を有する
第２の多結晶シリコン膜を形成する工程であることを特
徴とする請求項１３ないし１８のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項２１】上記第２の多結晶シリコン膜を形成する
工程は、上記第１の粒径より小さい第２の粒径を有する
第２の多結晶シリコン膜を形成する工程であることを特
徴とする請求項１３ないし１８のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項２２】上記第１および第２の多結晶シリコン膜
は、互いに抵抗温度特性の正負が逆であることを特徴と
する請求項１７または１９のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項２３】半導体基板上に第１の多結晶シリコン膜
を形成する工程と、該第１の多結晶シリコン膜の表面を
酸化して絶縁膜を形成する工程と、表面に該絶縁膜が形
成された第１の多結晶シリコン膜上に第２の多結晶シリ
コン膜を積層する工程とを有し、上記絶縁膜を形成する
工程は、上記第１の多結晶シリコン膜と上記第２の多結
晶シリコン膜との間の電気伝導を阻害しない程度に薄層
化された絶縁膜を形成する工程であることを特徴とする
半導体装置の製造方法。 - 【請求項２４】半導体基板上に第１の多結晶シリコン膜
を形成する工程と、該第１の多結晶シリコン膜にイオン
打ち込み法を用いてイオンを打ち込んで所定の深さ領域
を非晶質化する工程と、非晶質化された領域を熱処理に
より結晶化して第２の多結晶シリコン膜を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２５】互いに粒径の異なる２つの層を含んでな
る半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04773093A JP3404064B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置及びその製造方法 |
| KR1019940004334A KR100319021B1 (ko) | 1993-03-09 | 1994-03-07 | 반도체장치및그제조방법 |
| US08/519,096 US5793097A (en) | 1993-03-09 | 1995-08-24 | Semiconductor device having conducting structure |
| US09/123,405 US6133094A (en) | 1993-03-09 | 1998-07-28 | Semiconductor device and process of producing the same |
| US09/123,406 US6524924B1 (en) | 1993-03-09 | 1998-07-28 | Semiconductor device and process of producing the same |
| US09/649,504 US6610569B1 (en) | 1993-03-09 | 2000-08-28 | Semiconductor device and process of producing the same |
| US10/460,215 US6835632B2 (en) | 1993-03-09 | 2003-06-13 | Semiconductor device and process of producing the same |
| US11/000,092 US7238582B2 (en) | 1993-03-09 | 2004-12-01 | Semiconductor device and process of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04773093A JP3404064B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260303A JPH06260303A (ja) | 1994-09-16 |
| JP3404064B2 true JP3404064B2 (ja) | 2003-05-06 |
Family
ID=12783464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04773093A Expired - Lifetime JP3404064B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (6) | US5793097A (ja) |
| JP (1) | JP3404064B2 (ja) |
| KR (1) | KR100319021B1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3404064B2 (ja) * | 1993-03-09 | 2003-05-06 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US6211769B1 (en) * | 1997-12-22 | 2001-04-03 | Texas Instruments Incorporated | System to minimize the temperature coefficient of resistance of passive resistors in an integrated circuit process flow |
| JP4547753B2 (ja) * | 2000-01-14 | 2010-09-22 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| JP2002124639A (ja) * | 2000-08-09 | 2002-04-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| US6670263B2 (en) * | 2001-03-10 | 2003-12-30 | International Business Machines Corporation | Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size |
| US6700474B1 (en) * | 2001-08-24 | 2004-03-02 | Fairchild Semiconductor Corporation | High value polysilicon resistor |
| JP4162515B2 (ja) * | 2002-03-25 | 2008-10-08 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| TWI229830B (en) * | 2002-06-07 | 2005-03-21 | Sony Corp | Display unit and production method therefor, and projection type display unit |
| US6709943B2 (en) * | 2002-08-26 | 2004-03-23 | Winbond Electronics Corporation | Method of forming semiconductor diffused resistors with optimized temperature dependence |
| US6885280B2 (en) * | 2003-01-31 | 2005-04-26 | Fairchild Semiconductor Corporation | High value split poly p-resistor with low standard deviation |
| US6734076B1 (en) * | 2003-03-17 | 2004-05-11 | Texas Instruments Incorporated | Method for thin film resistor integration in dual damascene structure |
| DE10322588B4 (de) * | 2003-05-20 | 2006-10-05 | Infineon Technologies Ag | Verfahren zum Herstellen einer Widerstandsschicht |
| JP4085891B2 (ja) * | 2003-05-30 | 2008-05-14 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP4064436B2 (ja) * | 2004-06-11 | 2008-03-19 | 松下電器産業株式会社 | パワー素子 |
| KR100699833B1 (ko) | 2005-01-22 | 2007-03-27 | 삼성전자주식회사 | 균일한 저항값을 가진 저항소자 및 이를 이용한 반도체 소자 |
| US7285472B2 (en) * | 2005-01-27 | 2007-10-23 | International Business Machines Corporation | Low tolerance polysilicon resistor for low temperature silicide processing |
| JP4113199B2 (ja) * | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| US7382028B2 (en) * | 2005-04-15 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming silicide and semiconductor device formed thereby |
| JP2007103620A (ja) * | 2005-10-04 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法ならびにその配線装置 |
| FR2918504B1 (fr) * | 2007-07-06 | 2009-11-27 | St Microelectronics Sa | Resistance integree diffusee |
| US7616089B2 (en) * | 2007-09-28 | 2009-11-10 | Cirrus Logic, Inc. | Compensation of field effect on polycrystalline resistors |
| JP2009239069A (ja) * | 2008-03-27 | 2009-10-15 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| CN103296002A (zh) * | 2008-09-19 | 2013-09-11 | 艾格瑞***有限公司 | 电子器件及制造电子器件的方法 |
| CN102203903B (zh) * | 2008-09-19 | 2013-06-19 | 艾格瑞***有限公司 | 用于集成电路的电阻调谐的由电磁辐射引起的硅中的同素异形或形态改变 |
| JP2010157583A (ja) * | 2008-12-26 | 2010-07-15 | Toshiba Corp | 縦型ダイオード及びその製造方法並びに半導体記憶装置 |
| US8183107B2 (en) * | 2009-05-27 | 2012-05-22 | Globalfoundries Inc. | Semiconductor devices with improved local matching and end resistance of RX based resistors |
| US20110089541A1 (en) * | 2009-10-19 | 2011-04-21 | Jeng-Jye Shau | Area reduction for electrical diode chips |
| FR2953062B1 (fr) * | 2009-11-24 | 2011-12-16 | St Microelectronics Tours Sas | Diode de protection bidirectionnelle basse tension |
| TWI425961B (zh) * | 2009-12-29 | 2014-02-11 | Metal Ind Res & Dev Ct | Medical equipment and its surface treatment method |
| JP5641779B2 (ja) | 2010-05-18 | 2014-12-17 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| KR101752400B1 (ko) * | 2010-09-03 | 2017-06-30 | 삼성디스플레이 주식회사 | 다결정 규소층의 형성 방법, 상기 다결정 규소층을 포함하는 박막 트랜지스터 및 유기 발광 장치 |
| US8652922B2 (en) | 2011-01-18 | 2014-02-18 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US8298904B2 (en) * | 2011-01-18 | 2012-10-30 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US10164043B2 (en) * | 2012-01-11 | 2018-12-25 | Infineon Technologies Ag | Semiconductor diode and method for forming a semiconductor diode |
| US9570538B2 (en) | 2014-03-19 | 2017-02-14 | International Business Machines Corporation | Methods of manufacturing polyresistors with selected TCR |
| US20180040566A1 (en) * | 2016-08-05 | 2018-02-08 | Honeywell Federal Manufacturing & Technologies, Llc | System and method for forming and authenticating an integrated circuit |
| US11626397B2 (en) * | 2020-08-28 | 2023-04-11 | Sandisk Technologies Llc | Gate material-based capacitor and resistor structures and methods of forming the same |
Family Cites Families (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US134989A (en) * | 1873-01-21 | Improvement in velocipedes | ||
| US41148A (en) * | 1864-01-05 | Improvement in hoop-skirts | ||
| US5168075A (en) * | 1976-09-13 | 1992-12-01 | Texas Instruments Incorporated | Random access memory cell with implanted capacitor region |
| US5434438A (en) * | 1976-09-13 | 1995-07-18 | Texas Instruments Inc. | Random access memory cell with a capacitor |
| US4178674A (en) * | 1978-03-27 | 1979-12-18 | Intel Corporation | Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor |
| JPS5552252A (en) | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor integrated circuit device and manufacturing of them |
| US4475964A (en) * | 1979-02-20 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| DE3171836D1 (en) * | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| JPS586598A (ja) | 1981-07-02 | 1983-01-14 | Mitsubishi Electric Corp | 半導体制御回路装置 |
| JPS5842264A (ja) * | 1981-09-07 | 1983-03-11 | Nec Corp | 半導体集積回路装置 |
| JPS58225648A (ja) * | 1982-06-23 | 1983-12-27 | Nec Corp | 半導体装置 |
| JPS61179576A (ja) * | 1985-02-04 | 1986-08-12 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6288368A (ja) * | 1985-10-15 | 1987-04-22 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
| KR970003903B1 (en) * | 1987-04-24 | 1997-03-22 | Hitachi Mfg Kk | Semiconductor device and fabricating method thereof |
| JPH01143252A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
| JP2600301B2 (ja) * | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| JPH0233967A (ja) * | 1988-07-23 | 1990-02-05 | Nec Corp | 半導体集積回路装置の抵抗素子 |
| US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US5037766A (en) * | 1988-12-06 | 1991-08-06 | Industrial Technology Research Institute | Method of fabricating a thin film polysilicon thin film transistor or resistor |
| JP2515009B2 (ja) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| US5196233A (en) * | 1989-01-18 | 1993-03-23 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor circuits |
| US5017979A (en) * | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| JPH0330363A (ja) | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | 入出力保護回路を備えた半導体集積回路装置 |
| JPH03166757A (ja) | 1989-11-27 | 1991-07-18 | Fujitsu Ltd | 半導体装置 |
| US5093700A (en) * | 1989-12-20 | 1992-03-03 | Nec Electronics Inc. | Single gate structure with oxide layer therein |
| JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
| US5565371A (en) * | 1990-04-12 | 1996-10-15 | Texas Instruments Incorporated | Method of making EPROM with separate erasing and programming regions |
| US5147813A (en) * | 1990-08-15 | 1992-09-15 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| JPH04145657A (ja) | 1990-10-08 | 1992-05-19 | Hitachi Ltd | 半導体装置 |
| JPH04170064A (ja) * | 1990-11-02 | 1992-06-17 | Kawasaki Steel Corp | 高抵抗素子およびその製造方法 |
| JP2722873B2 (ja) | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
| US5200733A (en) * | 1991-10-01 | 1993-04-06 | Harris Semiconductor Corporation | Resistor structure and method of fabrication |
| JP3404064B2 (ja) * | 1993-03-09 | 2003-05-06 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2825407B2 (ja) * | 1993-04-01 | 1998-11-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2710197B2 (ja) * | 1993-12-16 | 1998-02-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5506737A (en) * | 1994-07-05 | 1996-04-09 | Industrial Technology Research Institute | High-density electronic head |
| US5445984A (en) * | 1994-11-28 | 1995-08-29 | United Microelectronics Corporation | Method of making a split gate flash memory cell |
| DE19542241C2 (de) * | 1995-11-13 | 2003-01-09 | Siemens Ag | Optoelektronisches Bauelement in II-VI-Halbleitermaterial |
| US5684309A (en) * | 1996-07-11 | 1997-11-04 | North Carolina State University | Stacked quantum well aluminum indium gallium nitride light emitting diodes |
| TW383508B (en) * | 1996-07-29 | 2000-03-01 | Nichia Kagaku Kogyo Kk | Light emitting device and display |
| US5840607A (en) * | 1996-10-11 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application |
| DE19703615A1 (de) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Optoelektronisches Halbleiterbauelement |
| US5960285A (en) * | 1997-06-24 | 1999-09-28 | United Semiconductor Corp. | Flash EEPROM device |
| DE19729396A1 (de) * | 1997-07-09 | 1999-01-14 | Siemens Ag | Elektrischer Kontakt für ein II-VI-Halbleiterbauelement und Verfahren zum Herstellen des elektrischen Kontaktes |
| US5888870A (en) * | 1997-10-22 | 1999-03-30 | Advanced Micro Devices, Inc. | Memory cell fabrication employing an interpoly gate dielectric arranged upon a polished floating gate |
| TW406442B (en) * | 1998-07-09 | 2000-09-21 | Sumitomo Electric Industries | White colored LED and intermediate colored LED |
| US6303404B1 (en) * | 1999-05-28 | 2001-10-16 | Yong Tae Moon | Method for fabricating white light emitting diode using InGaN phase separation |
| DE19952932C1 (de) * | 1999-11-03 | 2001-05-03 | Osram Opto Semiconductors Gmbh | LED-Weißlichtquelle mit breitbandiger Anregung |
| US6504171B1 (en) * | 2000-01-24 | 2003-01-07 | Lumileds Lighting, U.S., Llc | Chirped multi-well active region LED |
-
1993
- 1993-03-09 JP JP04773093A patent/JP3404064B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-07 KR KR1019940004334A patent/KR100319021B1/ko not_active IP Right Cessation
-
1995
- 1995-08-24 US US08/519,096 patent/US5793097A/en not_active Expired - Lifetime
-
1998
- 1998-07-28 US US09/123,406 patent/US6524924B1/en not_active Expired - Fee Related
- 1998-07-28 US US09/123,405 patent/US6133094A/en not_active Expired - Lifetime
-
2000
- 2000-08-28 US US09/649,504 patent/US6610569B1/en not_active Expired - Fee Related
-
2003
- 2003-06-13 US US10/460,215 patent/US6835632B2/en not_active Expired - Fee Related
-
2004
- 2004-12-01 US US11/000,092 patent/US7238582B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260303A (ja) | 1994-09-16 |
| US20050101097A1 (en) | 2005-05-12 |
| KR100319021B1 (ko) | 2002-06-20 |
| US6524924B1 (en) | 2003-02-25 |
| US20030207544A1 (en) | 2003-11-06 |
| US6133094A (en) | 2000-10-17 |
| US6835632B2 (en) | 2004-12-28 |
| US6610569B1 (en) | 2003-08-26 |
| US7238582B2 (en) | 2007-07-03 |
| KR940022827A (ko) | 1994-10-21 |
| US5793097A (en) | 1998-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3404064B2 (ja) | 半導体装置及びその製造方法 | |
| US4467519A (en) | Process for fabricating polycrystalline silicon film resistors | |
| KR100296211B1 (ko) | 좁은밴드갭특성을갖는탄소도프접합실리콘반도체디바이스및그형성방법 | |
| EP0256397B1 (en) | Semiconductor device having a burried layer | |
| US5187559A (en) | Semiconductor device and process for producing same | |
| EP0187475B1 (en) | Method of manufacturing semiconductor devices having an oxygen-containing polycristalline silicon layer | |
| EP0051500B1 (en) | Semiconductor devices | |
| GB2131605A (en) | Thin film transistor | |
| EP0646970B1 (en) | Semiconductor device having a deep impurity level for high temperature range operation | |
| US5242507A (en) | Impurity-induced seeding of polycrystalline semiconductors | |
| US4544937A (en) | Formation of normal resistors by degenerate doping of substrates | |
| CA1293334C (en) | Method of manufacturing semiconductor device with overvoltage self-protection | |
| US4860086A (en) | Semiconductor device | |
| JPS6381984A (ja) | 多結晶半導体ダイオ−ド | |
| US4695856A (en) | Semiconductor device | |
| JP3001362B2 (ja) | 半導体装置の製造方法 | |
| JP3727482B2 (ja) | 半導体装置の製造方法 | |
| JP3054937B2 (ja) | 半導体装置とその製造方法 | |
| JPS63312674A (ja) | 薄膜半導体装置 | |
| JPH04233737A (ja) | トランジスタの製造方法 | |
| JPS60213019A (ja) | 半導体装置の製造方法 | |
| JPH0536902A (ja) | 半導体装置 | |
| JPH04137619A (ja) | 半導体装置の製造方法 | |
| EP0061387A2 (en) | Logic gate structure using space charge limited transistors | |
| JP2006332251A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080229 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |