JP3401371B2 - Burst synchronization circuit - Google Patents
Burst synchronization circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はバースト同期回路に関す
る。このバースト同期回路は、通信システムにおいて伝
送路上でバースト状に連続して受信されるデータのビッ
ト同期を受信装置において確立するためのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst synchronizing circuit. This burst synchronization circuit is for establishing, in a receiving device, bit synchronization of data that is continuously received in a burst form on a transmission line in a communication system.
【０００２】[0002]
【従来の技術】図２４にバースト伝送が行われる通信シ
ステム図を示し、その説明を行う。近年、電話加入者に
対する提供サービスの高度化即ちマルチメディア化等が
計画されつつあり、これらサービスの高度化につれて通
信情報量が莫大なものとなっている。しかしながら従来
のメタリック電話線で可能なサービスは限られているの
が現状である。2. Description of the Related Art A communication system diagram in which burst transmission is performed is shown in FIG. In recent years, sophistication of services provided to telephone subscribers, that is, multimediaization, is being planned, and the amount of communication information has become enormous as these services become more sophisticated. However, the services available with conventional metallic telephone lines are currently limited.
【０００３】そこで加入者伝送路の光ファイバ化が提案
されており、例えば図２４に示すように、主局１０に接
続された本線である光ファイバ１１を加入者伝送路区間
の途中で光カプラ（結合器）によって分岐し、この分岐
された支線である光ファイバ１３1 ，１３2 ，…，１３
n を多数の加入者である従局＃１，＃２，…，＃ｎに接
続してシステムを構成する。Therefore, it has been proposed to use an optical fiber for the subscriber transmission line. For example, as shown in FIG. 24, an optical fiber 11 which is the main line connected to the main station 10 is connected to an optical coupler in the middle of the subscriber transmission line section. The optical fiber 13 1 , 13 2 , ..., 13 which is a branch line branched by a (combiner)
The system is constructed by connecting n to a large number of subscribers, slave stations # 1, # 2, ..., #n.
【０００４】このようなシステムにあっては、主局１０
から従局＃１〜＃ｎへ向かう符号＃１′，＃２′，…，
＃ｎ′で示すデータを例えばＴＤＭＡ（時分割多重アク
セス）方式により多重化して送信すると共に、図２４に
示す従局＃１〜＃ｎから主局１０へ向かう符号＃１″，
＃２″，…，＃ｎ″で示すデータを多重化してバースト
状に連続して送信し、これを図２５に示す主局１０のバ
ースト同期回路１６でバースト毎にデータのビット同期
を取って受信するようになっている。In such a system, the main station 10
From the slave stations # 1 to #n, the codes # 1 ', # 2', ...,
The data indicated by #n 'is multiplexed by, for example, the TDMA (Time Division Multiple Access) method and transmitted, and the code # 1 "from the slave stations # 1 to #n to the master station 10 shown in FIG.
The data indicated by # 2 ″, ..., #n ″ are multiplexed and continuously transmitted in a burst form, and the burst synchronizing circuit 16 of the master station 10 shown in FIG. It is designed to receive.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述したバ
ースト伝送を行う通信システムにおいては、結合器１２
と各々の従局＃１〜＃ｎ間を接続する支線１３1 〜１３
n の長さがことなるために、各従局＃１〜＃ｎから主局
１０へ送信されるバーストデータ＃１″〜＃ｎ″の到達
時間が異なり、このためバーストデータ＃１″〜＃ｎ″
毎にビット位相が異なり主局１０においてシステムクロ
ック信号で各バーストデータ＃１″〜＃ｎ″を取り込む
のが困難となる問題がある。By the way, in the communication system for performing the above-mentioned burst transmission, the coupler 12 is used.
And branch lines 13 1 to 13 connecting between the slave stations # 1 to #n
Since the lengths of n are different, the arrival times of the burst data # 1 ″ to #n ″ transmitted from the slave stations # 1 to #n to the master station 10 are different, and therefore the burst data # 1 ″ to #n. ″
There is a problem in that it is difficult for the master station 10 to take in each burst data # 1 ″ to #n ″ by the system clock signal because the bit phase is different for each.
【０００６】本発明は、このような点に鑑みてなされた
ものであり、バースト伝送を行う通信装置間の受信装置
にあってバーストデータを適正に受信することができる
バースト同期回路を提供することを目的としている。The present invention has been made in view of the above circumstances, and provides a burst synchronization circuit that can properly receive burst data in a reception device between communication devices that perform burst transmission. It is an object.
【０００７】[0007]
【課題を解決するための手段】図１に本発明のバースト
同期回路の原理図を示す。この図１に示すバースト同期
回路は、バースト伝送を行う通信装置間の受信装置でク
ロック信号ＣＬＫにより取り込まれるバーストデータＢ
Ｄのビット位相を合わせるものである。FIG. 1 shows a principle diagram of a burst synchronization circuit according to the present invention. The burst synchronization circuit shown in FIG. 1 has a burst data B fetched by a clock signal CLK in a receiver between communication devices that perform burst transmission.
The bit phase of D is matched.
【０００８】本発明のバースト同期回路は、第１特徴構
成として、サンプリング手段２１によって、入力バース
トデータＢＤを一定位相量づつ遅延させた後、受信装置
のシステムのクロック信号ＣＬＫでトリガすることによ
り複数のデータを出力し、エッジ検出手段２２によっ
て、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を１つ検出することにより片側エ
ッジを検出し、位相選択手段２３によって、クロック信
号ＣＬＫがデータを適正に打ち抜くことのできる安全領
域に入る最適位相を、片側エッジの位相に予め定められ
た位相量を加算することによって求め、データ選択手段
２４によって、サンプリング手段２１の複数の出力デー
タの内、位相選択手段２３で求められた最適位相のデー
タを選択して出力するようにした。The burst synchronization circuit of the present invention has a first characteristic configuration in which the sampling means 21 delays the input burst data BD by a constant phase amount and then triggers the clock signal CLK of the system of the receiving apparatus to make a plurality of signals. Data is output, the edge detection means 22 detects one transition point having a different logic next to a plurality of output data of the sampling means 21, and one side edge is detected, and the phase selection means 23 detects the clock signal. The optimum phase in which CLK enters a safe area where data can be appropriately punched out is obtained by adding a predetermined amount of phase to the phase of one side edge, and the data selecting means 24 outputs a plurality of output data of the sampling means 21. Of the above, the optimum phase data obtained by the phase selecting means 23 is selected and output. It was so.
【０００９】第２特徴構成として、エッジ検出手段２２
が、サンプリング手段の複数の出力データの交番する３
ビットのデータの隣同士で論理の異なる変化点を２つ検
出することにより両側エッジを検出するようにし、位相
選択手段２３が、両側エッジの中間の位相である最適位
相を求めるようにした。As a second characteristic configuration, the edge detecting means 22
However, the alternation of a plurality of output data of the sampling means 3
The two side edges are detected by detecting two change points having different logics adjacent to the bit data, and the phase selecting means 23 obtains an optimum phase which is an intermediate phase between the both side edges.
【００１０】第３特徴構成として、エッジ検出手段２２
が、サンプリング手段２１の複数の出力データの隣同士
で論理の異なる変化点を偶数検出することにより多点エ
ッジを検出するようにし、位相選択手段２３が、多点エ
ッジの位相の平均値を求めて最適位相とするようにし
た。As a third characteristic configuration, the edge detecting means 22
However, the multi-point edge is detected by detecting even-numbered change points having different logics adjacent to the plurality of output data of the sampling means 21, and the phase selecting means 23 obtains the average value of the phases of the multi-point edge. So that the optimum phase is achieved.
【００１１】第４特徴構成として、位相選択手段２３
が、サンプリング手段２１が行うｎ回のクロック信号Ｃ
ＬＫのトリガに応じて得られるｎ個の第１〜第３構成に
記述した最適位相の中から最も数の多い同位相のものを
最適位相とするようにした。As a fourth characteristic configuration, the phase selecting means 23
However, the sampling means 21 performs the clock signal C n times.
Among the n optimum phases described in the first to third configurations obtained in response to the LK trigger, the phase having the largest number of same phases is set as the optimum phase.
【００１２】また、そのｎ個の第１〜第３構成に記述し
た最適位相の平均値を求めて最適位相とするのが好まし
い。第５特徴構成として、サンプリング手段２１が、バ
ーストデータＢＤの複数ビットを１つのクロック信号Ｃ
ＬＫでトリガできるように一定位相量づつ遅延させた
後、そのクロック信号ＣＬＫでトリガすることによって
複数のデータを出力するようにし、エッジ検出手段２２
が、サンプリング手段２１から出力される複数の出力デ
ータから前記した片側エッジを複数ビット分検出するよ
うにし、位相選択手段２３が、複数ビットの片側エッジ
の各々の位相に、この各々の位相毎に予め定められた位
相量であって且つその加算結果が１つのビットの前記し
た安全領域に集まるようにするための位相量を加算し、
この加算結果の複数の位相の中から最も数の多い同位相
のものを最適位相とするようにした。Further, it is preferable to obtain an average value of the optimum phases described in the n first to third structures and set it as the optimum phase. As a fifth characteristic configuration, the sampling means 21 uses a plurality of bits of the burst data BD as one clock signal C.
After delaying by a fixed amount of phase so that it can be triggered by LK, a plurality of data are output by triggering by the clock signal CLK, and the edge detection means 22
Is configured to detect the above-mentioned one-side edge for a plurality of bits from the plurality of output data output from the sampling means 21, and the phase selecting means 23 sets the phase of each one-side edge of the plurality of bits to each phase. Add a phase amount that is a predetermined phase amount and that the addition result gathers in the above-mentioned safety region of one bit,
Among the plurality of phases of this addition result, the phase with the largest number is set as the optimum phase.
【００１３】また、その加算により得られる複数の位相
の平均値を求め、この平均値を最適位相とするのが好ま
しい。第６特徴構成として、サンプリング手段２１が、
第５特徴構成同様に複数のデータを出力するようにし、
エッジ検出手段２２が、サンプリング手段２１から出力
される複数の出力データから前記した変化点に対応する
エッジを複数ビットに渡って偶数個検出するようにし、
位相選択手段２３が、偶数個のエッジの両側１対のエッ
ジの中間位相を外側又は内側から順に求め、この求めら
れた複数の中間位相の中から最も数の多い同位相のもの
を最適位相とするようにした。Further, it is preferable to obtain an average value of a plurality of phases obtained by the addition and use this average value as the optimum phase. As a sixth characteristic configuration, the sampling means 21 is
As in the fifth characteristic configuration, a plurality of data are output,
The edge detecting means 22 detects an even number of edges corresponding to the above-mentioned change points over a plurality of bits from a plurality of output data output from the sampling means 21,
The phase selection means 23 sequentially obtains the intermediate phase of a pair of edges on both sides of an even number of edges from the outer side or the inner side, and selects the one having the largest number among the obtained plurality of intermediate phases as the optimum phase. I decided to do it.
【００１４】また、その複数の中間位相の平均値を求
め、この平均値を最適位相するのが好ましい。第７特徴
構成として、サンプリング手段２１が、第５特徴構成同
様に複数のデータを出力するようにし、エッジ検出手段
２２が、第６特徴構成同様にエッジを偶数個検出するよ
うにし、位相選択手段２３が、偶数個のエッジの平均値
を求め、この平均値を最適位相とするようにした。Further, it is preferable that an average value of the plurality of intermediate phases is obtained and this average value is optimally phased. As the seventh characteristic configuration, the sampling unit 21 outputs a plurality of data as in the fifth characteristic configuration, the edge detection unit 22 detects an even number of edges as in the sixth characteristic configuration, and the phase selection unit. 23 finds the average value of an even number of edges and sets this average value as the optimum phase.
【００１５】[0015]
【作用】上述した本発明の第１特徴構成によれば、ま
ず、サンプリング手段２１によって、入力バーストデー
タＢＤが一定位相量づつ遅延させられ、この遅延した複
数のバーストデータが、システムクロック信号ＣＬＫで
トリガされることによって複数の遅延バーストデータが
出力される。According to the above-described first characteristic configuration of the present invention, first, the sampling means 21 delays the input burst data BD by a fixed amount of phase, and the plurality of delayed burst data are converted into the system clock signal CLK. Upon being triggered, a plurality of delayed burst data are output.
【００１６】ここでは、一定位相量づつ遅延したバース
トデータＢＤが１つのクロック信号ＣＬＫでトリガされ
ているので、図２に示すように、バーストデータＢＤが
一定位相間隔φ１〜φｎの複数のクロック信号ＣＬＫで
トリガされているのと等価となる。In this case, since the burst data BD delayed by a constant phase amount is triggered by one clock signal CLK, the burst data BD has a plurality of clock signals with constant phase intervals φ1 to φn, as shown in FIG. It is equivalent to being triggered by CLK.
【００１７】つまり、図示する入力バーストデータＢＤ
が「１，０，１」であれば、φ１のクロック信号ＣＬＫ
でトリガされることにより「１」となり、φ２で
「１」、φ３で「０」、φ４で「０」、…、φｍで
「０」、…、φｎ−２で「０」、φｎ−１で「１」、φ
ｎで「１」となり、これらがサンプリング手段２１から
出力されることになる。That is, the illustrated input burst data BD
Is "1, 0, 1", the clock signal CLK of φ1
When it is triggered by, it becomes "1", φ2 is "1", φ3 is "0", φ4 is "0", ..., φm is "0", ..., φn-2 is "0", φn-1. And "1", φ
It becomes "1" at n, and these are output from the sampling means 21.
【００１８】次に、エッジ検出手段２２で、これら複数
の出力データの隣同士で論理の異なる変化点が１つ検出
されることにより片側エッジが検出される。つまり、φ
２の「１」とφ３の「０」の部分が検出されて片側エッ
ジＥ１が検出される。Next, the edge detecting means 22 detects one change point having a different logic next to each other from the plurality of output data, thereby detecting one edge. That is, φ
The "1" of 2 and the "0" of φ3 are detected, and the one-sided edge E1 is detected.
【００１９】次に、位相選択手段２３で、その片側エッ
ジＥ１の位相に、予め定められた位相量φｘが盛んされ
ることによって、最適位相φｍが求められる。その位相
量φｘは、図３に示すように、バーストデータＢＤの符
号２６で示す１ビット幅のデータが揺らぐことによっ
て、そのエッジ２７が符号２９又は３０の位置に移動す
る可能性のある禁止領域２８の何れかの位置から安全領
域３１に入る量が定められる。Next, the phase selecting means 23 applies the predetermined phase amount φx to the phase of the one-side edge E1 to obtain the optimum phase φm. As shown in FIG. 3, the phase amount φx is a prohibited area in which the edge 27 may move to the position of the reference numeral 29 or 30 due to fluctuation of 1-bit width data shown by reference numeral 26 of the burst data BD. The amount entering the safe area 31 from any position of 28 is defined.
【００２０】そして、データ選択手段２４によって、サ
ンプリング手段２１の複数の出力データの内、クロック
信号ＣＬＫでその安全領域が確実に打ち抜かれた最適位
相φｍのデータが選択されて出力される。Then, the data selecting means 24 selects and outputs, from among the plurality of output data of the sampling means 21, the data of the optimum phase φm whose safety region has been reliably punched out by the clock signal CLK.
【００２１】第２特徴構成によれば、エッジ検出手段２
２で、図４に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が２つ検出されることによ両側エッ
ジＥ２とＥ３が検出される。According to the second characteristic configuration, the edge detecting means 2
As shown in FIG. 4, the two side edges E2 and E3 are detected by detecting two change points having different logics next to each other as shown in FIG. Is detected.
【００２２】そして、位相選択手段２３で、両側エッジ
Ｅ２とＥ３の中間の位相である最適位相φｍ１が求めら
れ、データ選択手段２４によって、サンプリング手段２
１の複数の出力データの内、最適位相φｍ１のデータが
選択されて出力される。Then, the phase selecting means 23 obtains the optimum phase φm1 which is an intermediate phase between the both side edges E2 and E3, and the data selecting means 24 makes the sampling means 2
Data of the optimum phase φm1 is selected and output from the plurality of output data of 1.
【００２３】第３特徴構成によれば、エッジ検出手段２
２で、図５に示すように、第１特徴構成と同様にサンプ
リング手段２１から出力される複数のデータの隣同士で
論理の異なる変化点が複数検出（例えば４箇所検出）さ
れることにより４つのエッジＥ４，Ｅ５，Ｅ６，Ｅ７が
検出される。According to the third characteristic configuration, the edge detecting means 2
5, as shown in FIG. 5, a plurality of change points having different logics are detected (for example, four points are detected) adjacent to the plurality of data output from the sampling unit 21 as in the first characteristic configuration. Two edges E4, E5, E6, E7 are detected.
【００２４】そして、位相選択手段２３で、４つのエッ
ジＥ４，Ｅ５，Ｅ６，Ｅ７の位相の平均値が求められ、
この平均値の位相が最適位相φｍ２とされる。第４特徴
構成によれば、サンプリング手段２１で第１特徴構成同
様に実施されるサンプリングがｎ回（例えば３回）行わ
れる。即ち図６に示すように、バーストデータＢＤ１、
ＢＤ２、ＢＤ３の各々に付いてサンプリングが行われ
る。Then, the phase selecting means 23 obtains the average value of the phases of the four edges E4, E5, E6 and E7,
The phase of this average value is set as the optimum phase φm2. According to the fourth characteristic configuration, sampling is performed by the sampling unit 21 in the same manner as the first characteristic configuration n times (for example, 3 times). That is, as shown in FIG. 6, burst data BD1,
Sampling is performed for each of BD2 and BD3.
【００２５】次に、エッジ検出手段２２で、そのサンプ
リングで得られる複数のデータから上述の第１〜第３特
徴構成の作用で説明したように、エッジ検出手段２２に
おいて片側エッジ、両側エッジ、及び多点エッジの何れ
かが求められる。Next, in the edge detecting means 22, the one side edge, the both side edges, and the two side edges are detected in the edge detecting means 22 from the plurality of data obtained by the sampling, as described in the operation of the above-mentioned first to third characteristic configurations. Any of the multi-point edges is required.
【００２６】例えば、図６に示すように、１回目のサン
プリングデータからバーストデータＢＤ１の片側エッジ
Ｅ８が求められ、２回目のサンプリングデータからバー
ストデータＢＤ２の片側エッジＥ９が求められ、３回目
のサンプリングデータからバーストデータＢＤ３の片側
エッジＥ１０が求められたとする。For example, as shown in FIG. 6, one side edge E8 of the burst data BD1 is obtained from the first sampling data, one side edge E9 of the burst data BD2 is obtained from the second sampling data, and the third sampling is performed. It is assumed that the one side edge E10 of the burst data BD3 is obtained from the data.
【００２７】次に、位相選択手段２３で、片側エッジＥ
８から最適位相φｍ４が求められ、片側エッジ９から最
適位相φｍ３が求められ、片側エッジＥ１０から最適位
相φｍ４が求められたとすると、この最適位相φｍ３及
びφｍ４の中から最も数の多い同位相のもの、即ちφｍ
４が最適位相とされる。Next, the phase selecting means 23 uses the one-sided edge E.
If the optimum phase φm4 is obtained from 8, the optimum phase φm3 is obtained from the one-sided edge 9, and the optimum phase φm4 is obtained from the one-sided edge E10, the optimum phase φm3 and φm4 that have the largest number of phases , That is, φm
4 is the optimum phase.
【００２８】また、片側エッジＥ８，Ｅ９，Ｅ１０のか
ら求められた最適位相φｍ４、φｍ３及びφｍ４の平均
値を求め、この平均値を最適位相としてもよい。第５特
徴構成によれば、サンプリング手段２１でバーストデー
タＢＤの複数ビットを１つのクロック信号ＣＬＫでトリ
ガできるように一定位相量づつ遅延させられた後、その
クロック信号ＣＬＫでトリガされることによって複数の
データが出力される。Alternatively, the average value of the optimum phases φm4, φm3, and φm4 obtained from the one-side edges E8, E9, E10 may be obtained, and this average value may be used as the optimum phase. According to the fifth characteristic configuration, the sampling means 21 delays a plurality of bits of the burst data BD by a certain amount of phase so as to be able to be triggered by one clock signal CLK, and then is triggered by the clock signal CLK to cause a plurality of bits. Data is output.
【００２９】次に、エッジ検出手段２２で、サンプリン
グ手段２１から出力される複数の出力データから例えば
図７に示すように片側エッジＥ１１，Ｅ１２，Ｅ１３が
複数ビット分検出される。Next, the edge detecting means 22 detects one side edges E11, E12, E13 for a plurality of bits from the plurality of output data output from the sampling means 21, as shown in FIG. 7, for example.
【００３０】入力バーストデータＢＤは固定ビットレー
トであるが装置の影響により各ビットは一定長さとなら
ないことがある。例えば、図７では、３ビットの各長さ
が異なっている場合を示している。図７に示すように、
位相量φｘ３は各ビットの先頭を示すパルスの立ち上が
り／立ち下がり（片側エッジ）からそのパルスを打ち抜
くための予め定められた位相量である。また、図７に示
すように、φｘ２は各ビットのパルスの片側エッジから
そのパルスの次のビットのパルスを打ち抜くための予め
定められた位相量である。また、図７に示すように、φ
ｘ３は各ビットのパルスの片側エッジからそのパルスの
次の次のビットのパルスを打ち抜くための予め定められ
た位相量である。 更に、図７に示すように、φｘ１，φ
ｘ２，φｘ３は、１ビット目のパルスの片側エッジから
φｘ１、その次の２ビット目のパルスの片側エッジから
φｘ２、３ビット目のパルスの片側エッジからφｘ３の
各位相でパルスを打ち抜くと、３ビット目のパルスの安
全領域に集まるように位相量を予め定めている。次に、
位相選択手段２３が、複数ビットの片側エッジＥ１１，
Ｅ１２，Ｅ１３の各々の位相に、この各々の位相毎に予
め定められた位相量φｘ１，φｘ２，φｘ３であって且
つその加算結果が１つのビットの前記した安全領域に集
まるようにするための位相量φｍ１，φｘ２，φｘ３を
加算する。The input burst data BD has a fixed bit rate.
However, if each bit has a certain length due to the influence of the device,
Sometimes there is not. For example, in FIG. 7, each length of 3 bits
Indicates that they are different. As shown in FIG.
The phase amount φx3 is the rising edge of the pulse indicating the beginning of each bit.
Rip / fall (one side edge) to punch the pulse
It is a predetermined phase amount for saving. Also shown in FIG.
So that φx2 is from one side edge of the pulse of each bit
In advance for punching the pulse of the next bit of that pulse
It is the determined phase amount. In addition, as shown in FIG.
x3 is from one side edge of each bit pulse
Pre-defined for punching out the next next bit pulse
It is the amount of phase. Further, as shown in FIG. 7, φx1, φ
x2 and φx3 are from one side edge of the 1st bit pulse
φx1, from the one side edge of the next 2nd bit pulse
φx2, from one side edge of the 3rd bit pulse to φx3
When the pulse is punched in each phase, the safety of the pulse of the 3rd bit
The phase amount is set in advance so as to gather in the entire area. next,
The phase selection means 23 uses a plurality of bits on one side edge E11,
A phase for each phase of E12 and E13, which is a predetermined phase amount φx1, φx2, φx3 for each phase and whose addition result is gathered in the above-mentioned safety region of one bit. The quantities φm1, φx2, and φx3 are added.
【００３１】即ち、片側エッジＥ１１の位相に位相量φ
ｘ１が加算され、Ｅ１２の位相に位相量φｘ２が加算さ
れ、Ｅ１３の位相に位相量φｘ３が加算されたとする。
そして、その加算結果の複数の位相φｍ５，φｍ６の中
から最も数の多い同位相のものが最適位相とされる。即
ち、片側エッジＥ１１の位相に位相量φｘ１が加算され
て得られる位相がφｍ６、Ｅ１２の位相に位相量φｘ２
が加算されて得られる位相がφｍ６、Ｅ１３の位相に位
相量φｘ３が加算されて得られる位相がφｍ５なので、
φｍ６が最適位相とされる。That is, the phase amount φ is added to the phase of the edge E11 on one side.
It is assumed that x1 is added, the phase amount φx2 is added to the phase of E12, and the phase amount φx3 is added to the phase of E13.
Then, the phase having the largest number among the plurality of phases φm5 and φm6 of the addition result is set as the optimum phase. That is, the phase obtained by adding the phase amount φx1 to the phase of the one-side edge E11 is φm6, and the phase amount φx2 is added to the phase of E12.
Is φm6, and the phase obtained by adding the phase amount φx3 to the phase of E13 is φm5.
φm6 is the optimum phase.
【００３２】また、その加算により得られる複数の位相
φｍ５、φｍ６、φｍ６の平均値を求め、この平均値を
最適位相としてもよい。第６特徴構成によれば、まずサ
ンプリング手段２１から第５特徴構成同様に複数のデー
タが出力される。Further, an average value of a plurality of phases φm5, φm6, φm6 obtained by the addition may be obtained, and this average value may be set as the optimum phase. According to the sixth characteristic configuration, first, a plurality of data are output from the sampling means 21 similarly to the fifth characteristic configuration.
【００３３】次に、エッジ検出手段２２で、サンプリン
グ手段２１から出力される複数の出力データから前記し
た変化点に対応するエッジが複数ビットに渡って偶数個
検出される。例えば図８に示すように、４つのエッジＥ
１４，Ｅ１５，Ｅ１６，Ｅ１７が検出されたとする。Next, the edge detecting means 22 detects an even number of edges corresponding to the above-mentioned change points over a plurality of bits from the plurality of output data output from the sampling means 21. For example, as shown in FIG.
It is assumed that 14, E15, E16, and E17 are detected.
【００３４】次に、位相選択手段２３で、偶数個のエッ
ジＥ１４，Ｅ１５，Ｅ１６，Ｅ１７の両側１対のエッジ
の中間位相が外側又は内側から順に求めるられる。即
ち、エッジＥ１４とＥ１７の中間位相φｍ７と、エッジ
Ｅ１５とＥ１６の中間位相φｍ７とが求められる。Next, the phase selecting means 23 sequentially finds the intermediate phase of the pair of edges on both sides of the even number of edges E14, E15, E16, E17 from the outer side or the inner side. That is, the intermediate phase φm7 between the edges E14 and E17 and the intermediate phase φm7 between the edges E15 and E16 are obtained.
【００３５】そして、その求められた複数の中間位相φ
ｍ７とφｍ７の中から最も数の多い同位相φｍ７のもの
が最適位相とされる。また、その複数の中間位相φｍ７
とφｍ７の平均値を求め、この平均値φｍ７を最適位相
としてもよい。Then, the obtained plurality of intermediate phases φ
Among m7 and φm7, the one with the largest number of in-phase φm7 is the optimum phase. Also, the plurality of intermediate phases φm7
It is also possible to obtain the average value of φm7 and φm7 and use this average value φm7 as the optimum phase.
【００３６】第７特徴構成によれば、サンプリング手段
２１から第５特徴構成同様に複数のデータが出力され、
エッジ検出手段２２で第６特徴構成同様にエッジが偶数
個検出される。According to the seventh characteristic configuration, a plurality of data are output from the sampling means 21 similarly to the fifth characteristic configuration,
The edge detecting means 22 detects an even number of edges as in the sixth characteristic configuration.
【００３７】そして、位相選択手段２３で偶数個のエッ
ジの平均値が求められ、この平均値が最適位相とされ
る。Then, the phase selecting means 23 finds the average value of the even number of edges, and makes this average value the optimum phase.
【００３８】[0038]
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図９は本発明の一実施例によるバースト
同期回路のブロック構成図である。この図９において図
１に示した本発明の原理図の各部に対応する部分には同
一符号を付し、その説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 9 is a block diagram of a burst synchronization circuit according to an embodiment of the present invention. In FIG. 9, portions corresponding to the respective portions of the principle diagram of the present invention shown in FIG. 1 are designated by the same reference numerals, and description thereof will be omitted.
【００３９】図９に示すサンプリング部２１が図１に示
したサンプリング手段２１に対応し、エッジ検出部２２
がエッジ検出手段２２に、最適位相選択部２３が位相選
択手段２３に、セレクタ２４がデータ選択手段２４に対
応する。The sampling section 21 shown in FIG. 9 corresponds to the sampling means 21 shown in FIG.
Corresponds to the edge detecting means 22, the optimum phase selecting part 23 corresponds to the phase selecting means 23, and the selector 24 corresponds to the data selecting means 24.
【００４０】また図９には、符号３３で示すエッジ検出
ウインド部が設けられている。エッジ検出ウインド部３
３は、エッジ検出部２２が行うエッジ検出動作を規制す
るウインド信号Ｕを出力するものである。Further, in FIG. 9, an edge detection window portion indicated by reference numeral 33 is provided. Edge detection window part 3
3 outputs a window signal U that regulates the edge detection operation performed by the edge detector 22.
【００４１】ウインド信号Ｕは、入力バーストデータＢ
Ｄの「１」と「０」の交番部分であるプリアンブルの部
分が入力された際に出力されるようになっている。ウイ
ンド信号Ｕが供給されている間、エッジ検出部２２が、
前述の「作用」で説明した第１〜第７特徴構成の何れか
のエッジ検出動作を行うようになっている。The window signal U is the input burst data B.
The part of the preamble, which is the alternating part of "1" and "0" of D, is output when input. While the window signal U is being supplied, the edge detector 22
The edge detecting operation is performed in any one of the first to seventh characteristic configurations described in "Operation" above.
【００４２】次に、図９に示すサンプリング部２１の構
成を図１０〜図１８を参照して説明する。最初に、図１
０を参照して図９に示すサンプリング部２１の第１構成
を説明する。図１０において、符号３４1 ，３４2 ，
…，３４n は、第１，第２，…，第ｎディレーライン
（ＤＬ）であり、３５1 ，３５2 ，…，３５n は、第
１，第２，…，第ｎフリップフロップ（ＦＦ）である。Next, the configuration of the sampling section 21 shown in FIG. 9 will be described with reference to FIGS. First, Figure 1
The first configuration of the sampling unit 21 shown in FIG. 9 will be described with reference to FIG. In FIG. 10, reference numerals 34 1 , 34 2 ,
, 34 n are first, second, ..., Nth delay lines (DL), and 35 1 , 35 2 , ..., 35 n are first, second, ..., Nth flip-flops (FF). ).
【００４３】各ＤＬ３４1 〜３４n には、バーストデー
タＢＤが並列に入力されるようになっており、各々が一
定遅延差を有している。即ち、第１ＤＬ３４1 から第ｎ
３４ n に行くに従って遅延量が多くなっている。Each DL 341~ 34nHave a burst day
BDs are input in parallel, and each BD
It has a constant delay difference. That is, the first DL 341To n
34 nThe amount of delay increases as you go to.
【００４４】各ＤＬ３４1 〜３４n の出力側にはＦＦ３
５1 〜３５n が接続されており、各ＤＬ３４1 〜３４n
で遅延されたバーストデータＢＤを同一のクロック信号
ＣＬＫでトリガして同タイミングで保持し、この保持デ
ータを出力するようになっている。FF3 is provided on the output side of each DL 34 1 to 34 n.
5 1 to 35 n are connected to each DL 34 1 to 34 n.
The burst data BD delayed by is triggered by the same clock signal CLK and held at the same timing, and the held data is output.
【００４５】このような構成のサンプリング部２１にバ
ーストデータＢＤが入力されると、図１１に示すよう
に、第１ＤＬ〜第ｎＤＬに行くにしたがって遅延され
る。これら遅延データが、例えば時刻ｔ１でクロック信
号ＣＬＫによりトリガされたとすると、図１１の右側に
示すように、「１」又は「０」のデータがＦＦ３５ 1 〜
３５n から出力されることになる。The sampling unit 21 having such a configuration has a buffer.
When the host data BD is input, as shown in FIG.
Is delayed as going from the 1st DL to the nth DL.
It These delay data are sent to the clock signal at time t1, for example.
If it is triggered by the signal CLK, on the right side of FIG.
As shown, the data of "1" or "0" is FF35. 1~
35nWill be output from.
【００４６】このようにＦＦ３５1 〜３５n から出力さ
れるデータの内、第２ＤＬ出力に対応するデータ「１」
と第３ＤＬ出力に対応するデータ「０」の部分と、第ｉ
ＤＬ出力に対応するデータ「１」と第ｉ−１ＤＬ出力に
対応するデータ「０」の部分とが、前述の作用で説明し
たエッジ検出部２２で検出される変化点、即ちバースト
データＢＤのエッジとなる。As described above, among the data output from the FFs 35 1 to 35 n , the data "1" corresponding to the second DL output
And a portion of data “0” corresponding to the third DL output, and the i-th
The data “1” corresponding to the DL output and the data “0” portion corresponding to the i−1th DL output are the change points detected by the edge detection unit 22 described in the above operation, that is, the edges of the burst data BD. Becomes
【００４７】図１２を参照して図９に示すサンプリング
部２１の第２構成を説明する。図１２において、符号３
６1 ，３６2 ，…，３６n は、各々が同一の遅延量を有
する複数のＤＬであり、直列接続されている。The second configuration of the sampling section 21 shown in FIG. 9 will be described with reference to FIG. In FIG. 12, reference numeral 3
6 1, 36 2, ..., 36 n are each a plurality of DL having the same delay amount are connected in series.
【００４８】また、ＤＬ３６1 の出力データがＦＦ３５
1 に供給され、ＤＬ３６2 の出力データがＦＦ３５2 に
供給され、…、ＤＬ３６n の出力データがＦＦ３５n に
供給されるようになっている。The output data of DL36 1 is FF35.
Is supplied to the 1, DL36 2 of the output data is supplied to the FF 35 2, ..., output data of the DL36 n is adapted to be supplied to the FF 35 n.
【００４９】即ち、後段へ行くにしたがってバーストデ
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。That is, the burst data is
The delay amount of the data BD has been increased every fixed amount.
And the data whose delay amount has increased by a certain amount is the FF.
35 1~ 35nAt the clock signal CLK
The delay data of the first configuration shown in FIG.
It is possible to obtain delay data similar to that of the delay data.
【００５０】図１３を参照して図９に示すサンプリング
部２１の第３構成を説明する。図１３において、符号３
７1 ，３７2 ，…，３７n は、同一の遅延量を有するバ
ッファを１個〜ｎ個用いて構成した第１〜第ｎ遅延部で
あり、バーストデータＢＤが並列に入力されるようにな
っている。The third configuration of the sampling section 21 shown in FIG. 9 will be described with reference to FIG. In FIG. 13, reference numeral 3
Reference numerals 7 1 , 37 2 , ..., 37 n denote first to n-th delay units configured by using 1 to n buffers having the same delay amount so that burst data BD may be input in parallel. Has become.
【００５１】即ち、第１遅延部３７1 はバッファを１個
用いて構成され、第２遅延部３７2はバッファを２個、
第ｎ遅延部３７n はバッファをｎ個用いて構成されてい
る。従って、各遅延部３７1 〜３７n の出力データが、
後段に接続された各ＦＦ３５1 〜３５n においてクロッ
ク信号ＣＬＫでトリガされることにより、図１１に示し
た第１構成の遅延データと同様な遅延データを得ること
ができる。That is, the first delay unit 37 1 is configured by using one buffer, and the second delay unit 37 2 includes two buffers.
The nth delay unit 37 n is configured by using n buffers. Therefore, the output data of each delay unit 37 1 to 37 n is
By being triggered by the clock signal CLK in each of the FFs 35 1 to 35 n connected in the subsequent stage, delay data similar to the delay data of the first configuration shown in FIG. 11 can be obtained.
【００５２】また、バッファを１個〜ｎ個接続する代わ
りに、その個数に対応する遅延量のバッファを１個用い
て、各遅延部３７1 〜３７n を構成してもよい。図１４
を参照して図９に示すサンプリング部２１の第４構成を
説明する。Instead of connecting one to n buffers, one delay buffer corresponding to the number of buffers may be used to configure each delay unit 37 1 to 37 n . 14
The fourth configuration of the sampling unit 21 shown in FIG. 9 will be described with reference to FIG.
【００５３】図１４において、符号３８1 ，３８2 ，
…，３８n は、同一の遅延量を有するバッファであり、
バーストデータＢＤが直列接続されている。また、バッ
ファ３８1 の出力データがＦＦ３５1 に供給され、バッ
ファ３８2の出力データがＦＦ３５2 に供給され、…、
バッファ３８n の出力データがＦＦ３５n に供給される
ようになっている。In FIG. 14, reference numerals 38 1 , 38 2 ,
, 38 n are buffers having the same delay amount,
The burst data BD are connected in series. Further, the output data of the buffer 38 1 is supplied to the FF 35 1, the output data of the buffer 38 2 is supplied to the FF 35 2, ...,
The output data of the buffer 38 n is supplied to the FF 35 n .
【００５４】即ち、後段へ行くにしたがってバーストデ
ータＢＤの遅延量が、一定量毎に増加するようになって
おり、その一定量毎に遅延量が増加したデータが各ＦＦ
３５ 1 〜３５n においてクロック信号ＣＬＫでトリガさ
れることによって、図１１に示した第１構成の遅延デー
タと同様な遅延データを得ることができる。That is, the burst
The delay amount of the data BD has been increased every fixed amount.
And the data whose delay amount has increased by a certain amount is the FF.
35 1~ 35nAt the clock signal CLK
The delay data of the first configuration shown in FIG.
It is possible to obtain delay data similar to that of the delay data.
【００５５】図１５を参照して図９に示すサンプリング
部２１の第５構成を説明する。図１５において、符号３
９はｍ相ＣＬＫ発生回路である。このｍ相ＣＬＫ発生回
路３９は、クロック信号ＣＬＫの位相を一定間隔でずら
すことによって、図１６に示すように、各々一定の位相
差がある第１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎを
出力するものである。The fifth configuration of the sampling section 21 shown in FIG. 9 will be described with reference to FIG. In FIG. 15, reference numeral 3
Reference numeral 9 is an m-phase CLK generation circuit. The m-phase CLK generation circuit 39 outputs the first to nth clock signals CLK1 to CLKn each having a constant phase difference as shown in FIG. 16 by shifting the phase of the clock signal CLK at regular intervals. Is.
【００５６】また、各ＦＦ３５1 〜３５n には、バース
トデータＢＤが並列に供給されるようになっており、第
１〜第ｎクロック信号ＣＬＫ１〜ＣＬＫｎでトリガされ
ることによって保持されるようになっている。Burst data BD is supplied in parallel to the FFs 35 1 to 35 n, and is held by being triggered by the first to nth clock signals CLK1 to CLKn. Has become.
【００５７】各ＦＦ３５1 〜３５n に供給されたバース
トデータＢＤが、図１６に示すように、時刻ｔ１におい
て第１クロック信号ＣＬＫ１でトリガされることによっ
てＦＦ３５1 に「１」のデータが保持され、時刻ｔ２に
おいて第２クロック信号ＣＬＫ２でトリガされることに
よってＦＦ３５2 に「１」のデータが保持され、時刻ｔ
３において第３クロック信号ＣＬＫ３でトリガされるこ
とによってＦＦ３５3に「０」のデータが保持され、
…、時刻ｔ６において第ｎクロック信号ＣＬＫｎでトリ
ガされることによってＦＦ３５n に「０」のデータが保
持されるようになっている。As shown in FIG. 16, the burst data BD supplied to the FFs 35 1 to 35 n is triggered by the first clock signal CLK1 at time t1 to hold the data of "1" in the FF 35 1. , The data of “1” is held in the FF 35 2 by being triggered by the second clock signal CLK2 at the time t2,
3 is triggered by the third clock signal CLK3, the data "0" is held in the FF 35 3 .
The data of "0" is held in the FF 35 n by being triggered by the nth clock signal CLKn at time t6.
【００５８】このようにＦＦ３５1 〜３５n に保持され
て出力されるデータの内、第２クロック信号ＣＬＫ２に
対応するデータ「１」と第３クロック信号ＣＬＫに対応
するデータ「０」の部分が、前述の作用で説明したエッ
ジ検出部２２で検出される変化点、即ちバーストデータ
ＢＤのエッジとなる。Of the data held and output in the FFs 35 1 to 35 n in this manner, the data “1” corresponding to the second clock signal CLK2 and the data “0” corresponding to the third clock signal CLK are included. The change point detected by the edge detection unit 22 described in the above operation, that is, the edge of the burst data BD.
【００５９】図１７を参照して図９に示すサンプリング
部２１の第６構成を説明する。図１７において、符号４
０はＰＬＯ(Phase Locked Osillator)、符号４１1 ，４
１2 ，…，４１n は高速動作を行うＦＦである。The sixth configuration of the sampling section 21 shown in FIG. 9 will be described with reference to FIG. In FIG. 17, reference numeral 4
0 is a PLO (Phase Locked Osillator), reference numerals 41 1 and 4
Reference numerals 1 2 , ..., 41 n are FFs that operate at high speed.
【００６０】ＰＬＯ４０は、クロック信号ＣＬＫをｍ逓
倍することによって高速クロック信号ＣＬＫｍを生成す
るものであり、例えば図１８に示すように、クロック信
号ＣＬＫがｍ逓倍された高速クロック信号ＣＬＫｍとな
る。The PLO 40 generates the high-speed clock signal CLKm by multiplying the clock signal CLK by m. As shown in FIG. 18, for example, the PLO 40 becomes the high-speed clock signal CLKm obtained by multiplying the clock signal CLK by m.
【００６１】また、高速動作ＦＦ４１1 〜４１n は、バ
ーストデータＢＤが直列に入力されるように接続されて
おり、各々を介したバーストデータＢＤを高速クロック
信号ＣＬＫｍでトリガして保持するようになっている。The high-speed operation FFs 41 1 to 41 n are connected so that the burst data BD is input in series, and the burst data BD via each of them is triggered and held by the high-speed clock signal CLKm. Has become.
【００６２】各高速動作ＦＦ４１1 〜４１n から出力さ
れるデータは、ＦＦ３５1 〜３５nに供給され、クロッ
ク信号ＣＬＫでトリガされることにより同タイミングで
保持されるようになっている。The data output from each of the high speed operation FFs 41 1 to 41 n is supplied to the FFs 35 1 to 35 n and is held at the same timing by being triggered by the clock signal CLK.
【００６３】図１８に示すように、時刻ｔ３において、
高速クロック信号ＣＬＫｍでトリガされたバーストデー
タＢＤが第１高速動作ＦＦ４１1 に保持されると、この
保持データが第１ＦＦ３５1 へ供給され、時刻ｔ４にお
いて、高速クロック信号ＣＬＫｍでトリガされた第１高
速動作ＦＦ４１1 の出力データが第２高速動作ＦＦ４１
2 に保持されると、この保持データが第２ＦＦ３５2 へ
供給され、時刻ｔ５において、高速クロック信号ＣＬＫ
ｍでトリガされた第２高速動作ＦＦ４１2 の出力データ
が第３高速動作ＦＦ４１2 に保持されると、この保持デ
ータが第３ＦＦへ供給される。As shown in FIG. 18, at time t3,
When the burst data BD triggered by the high speed clock signal CLKm is held in the first high speed operation FF 41 1 , the held data is supplied to the first FF 35 1 and at time t4, the first high speed clock signal CLKm triggered The output data of the operation FF41 1 is the second high speed operation FF41.
When it is held at 2 , the held data is supplied to the second FF 35 2 , and at time t5, the high-speed clock signal CLK
When the output data of the second high speed operation FF 41 2 triggered by m is held in the third high speed operation FF 41 2 , the held data is supplied to the third FF.
【００６４】この時刻ｔ５において、クロック信号ＣＬ
Ｋが各ＦＦ３５1 〜３５n に供給されたデータがトリガ
されると、その供給データが一斉にＦＦ３５1 〜３５n
に保持される。At time t5, the clock signal CL
When the data supplied to the FFs 35 1 to 35 n is triggered by K, the supplied data are simultaneously fed to the FFs 35 1 to 35 n.
Held in.
【００６５】このようにＦＦ３５1 〜３５n に保持され
て出力されるデータの内、第３高速動作ＦＦの出力デー
タに対応するデータ「０」と第４高速動作ＦＦの出力デ
ータに対応するデータ「１」の部分が、前述の作用で説
明したエッジ検出部２２で検出される変化点、即ちバー
ストデータＢＤのエッジとなる。Of the data held and output by the FFs 35 1 to 35 n , the data "0" corresponding to the output data of the third high speed operation FF and the data corresponding to the output data of the fourth high speed operation FF are output. The portion of "1" is the change point detected by the edge detection unit 22 described in the above operation, that is, the edge of the burst data BD.
【００６６】次に、上述した図１０〜図１８に示した何
れかの構成のサンプリング部２１から出力される複数の
データを選択するセレクタ２４の構成を図１９を参照し
て説明する。Next, the configuration of the selector 24 for selecting a plurality of data output from the sampling section 21 having any of the configurations shown in FIGS. 10 to 18 will be described with reference to FIG.
【００６７】但し、図１９において図９の実施例構成の
各部に対応する部分には同一符号を付し、その説明を省
略する。また、図１９のエッジ検出部２２及びセレクタ
２４に供給されるサンプリング部２１（図１９には示さ
ず）の複数の出力データは５つであるとし、この５つの
データＤ１〜Ｄ５の位相（サンプリング位相）をφ１〜
φ５とする。However, in FIG. 19, parts corresponding to the respective parts of the embodiment configuration of FIG. 9 are designated by the same reference numerals, and the description thereof will be omitted. Further, it is assumed that the output data of the sampling unit 21 (not shown in FIG. 19) supplied to the edge detection unit 22 and the selector 24 of FIG. 19 is five, and the phase (sampling of the five data D1 to D5 Phase) from φ1
φ5.
【００６８】エッジ検出部２２は、前述の「作用」で説
明した第１特徴構成の動作を行うことによって、データ
Ｄ１〜Ｄ５の変化点より片側エッジＥＤ１２，ＥＤ２
３，ＥＤ３４，ＥＤ４５を検出して最適位相選択部２３
へ出力するようになっている。The edge detecting section 22 performs the operation of the first characteristic structure described in the above-mentioned "action", so that the one-side edges ED12 and ED2 from the change point of the data D1 to D5.
3, ED34, ED45 are detected and the optimum phase selection unit 23
It is designed to output to.
【００６９】即ち、片側エッジＥＤ１２は、データＤ１
とＤ２の論理「１」又は「０」が異なる場合の変化点検
出により得られ、ＥＤ２３はデータＤ２とＤ３の変化点
検出により得られ、ＥＤ３４はデータＤ３とＤ４の変化
点検出により得られ、ＥＤ４５はデータＤ４とＤ５の変
化点検出により得られ、これらの内何れか１つ又は２つ
のエッジが検出されて出力される。エッジが検出された
場合に、片側エッジＥＤ１２，ＥＤ２３，ＥＤ３４，Ｅ
Ｄ４５が「１」となるようになっている。That is, the one-sided edge ED12 has the data D1.
And D2 are obtained by changing point detection when the logic "1" or "0" is different, ED23 is obtained by changing point detection of data D2 and D3, ED34 is obtained by changing point detection of data D3 and D4, The ED 45 is obtained by detecting the change point of the data D4 and D5, and any one or two edges of these are detected and output. When an edge is detected, one edge ED12, ED23, ED34, E
D45 is set to "1".
【００７０】位相選択手段２３は、前述の「作用」で説
明した第１特徴構成の動作を行うことによって、片側エ
ッジＥＤ１２，ＥＤ２３，ＥＤ３４，ＥＤ４５から最適
位相φｍＤ１，φｍＤ２，φｍＤ３，φｍＤ４，φｍＤ
５を求めるようになっており、最適位相のものが「１」
となるようになっている。The phase selecting means 23 carries out the operation of the first characteristic structure described in the above-mentioned "action" so that the optimum phases φmD1, φmD2, φmD3, φmD4 and φmD from the one side edges ED12, ED23, ED34 and ED45.
5 is obtained, and the one with the optimum phase is "1".
It is supposed to be.
【００７１】このような場合、セレクタ２４は例えばデ
ータＤ１〜Ｄ５と最適位相φｍＤ１〜φｍＤ５が供給さ
れる２入力アンド回路４３，４４，４５，４６，４７
と、各アンド回路４３〜４７の出力データが供給される
５入力オア回路４８とから構成される。In such a case, the selector 24 is, for example, a 2-input AND circuit 43, 44, 45, 46, 47 to which the data D1 to D5 and the optimum phases φmD1 to φmD5 are supplied.
And a 5-input OR circuit 48 to which the output data of the AND circuits 43 to 47 are supplied.
【００７２】このような構成において、例えばデータＤ
１が「１」、他のデータＤ２〜Ｄ５が「０」の場合、エ
ッジ検出部２２でデータＤ１とＤ２の変化点が検出され
ることによって片側エッジＥ１２のみが「１」となる。In such a structure, for example, the data D
When 1 is “1” and the other data D2 to D5 is “0”, the edge detecting unit 22 detects the change point of the data D1 and D2, and only the one-side edge E12 becomes “1”.
【００７３】その片側エッジＥ１２の「１」から最適位
相選択部２３において最適位相が求められ、これによっ
て最適位相φｍＤ１が「１」となる。この結果、セレク
タ２４のアンド回路４３に最適位相φｍＤ１の「１」が
供給されるので、以降、最適位相φｍＤ１に対応するサ
ンプリング位相φ１のデータＤ１がアンド回路４３及び
オア回路４８を介して出力される。The optimum phase is obtained in the optimum phase selector 23 from "1" of the one-side edge E12, and the optimum phase φmD1 becomes "1". As a result, "1" of the optimum phase φmD1 is supplied to the AND circuit 43 of the selector 24, and thereafter, the data D1 of the sampling phase φ1 corresponding to the optimum phase φmD1 is output via the AND circuit 43 and the OR circuit 48. It
【００７４】次に、図１９に示したセレクタ２４に最適
位相を求めてデータＤ１〜Ｄ５を選択する機能を設けた
場合の例を図２０を参照して説明する。この場合、図１
９に示した最適位相選択部２３が不要となる。また図２
０において図１９に示したエッジ検出部２２を省略する
と共に、データＤ１及びＤ５のセレクタ２４への接続を
省略した。Next, an example of the case where the selector 24 shown in FIG. 19 is provided with a function for obtaining the optimum phase and selecting the data D1 to D5 will be described with reference to FIG. In this case,
The optimum phase selection unit 23 shown in 9 is unnecessary. See also FIG.
0, the edge detector 22 shown in FIG. 19 is omitted, and the connection of the data D1 and D5 to the selector 24 is omitted.
【００７５】最初に、図２０に示すセレクタ２４の機能
を図２１を参照して説明する。図２１に符号ＢＤ１，Ｂ
Ｄ２，ＢＤ３，ＢＤ４，ＢＤ５で示すバーストデータ
は、各々位相が異なった別のデータである。First, the function of the selector 24 shown in FIG. 20 will be described with reference to FIG. Reference numerals BD1 and B in FIG.
The burst data indicated by D2, BD3, BD4, and BD5 are different data having different phases.
【００７６】例えばバーストデータＢＤ１が１つのクロ
ック信号でサンプリングされることによって、図２０に
示すように５つの一定間隔の位相φ１〜φ５のデータＤ
１〜Ｄ５が得られるが、これは、バーストデータＢＤ１
がその５つの位相φ１〜φ５に対応する一定間隔の位相
φ１〜φ５の５つのクロック信号でトリガされているの
と等価となる。For example, by sampling the burst data BD1 with one clock signal, as shown in FIG. 20, data D of five phases φ1 to φ5 at regular intervals are obtained.
1 to D5 are obtained, which is the burst data BD1.
Is triggered by five clock signals of phases φ1 to φ5 at regular intervals corresponding to the five phases φ1 to φ5.
【００７７】つまり、バーストデータＢＤ１の「Ａ，
Ｂ，Ｃ」の部分が、位相φ１のクロック信号でトリガさ
れることによりデータＤ１が「１」、φ２のトリガでＤ
２が「１」、φ３のトリガでＤ３が「０」、φ４のトリ
ガでＤ４が「０」、φ５のトリガでＤ５が「０」とな
る。That is, the burst data BD1 of "A,
"B, C" portion is triggered by the clock signal of phase φ1 so that the data D1 is "1" and D is triggered by φ2.
2 is “1”, φ3 is a trigger, D3 is “0”, φ4 is a trigger, D4 is “0”, and φ5 is a trigger, D5 is “0”.
【００７８】図２０に示すセレクタ２４の機能は、図２
１に示すφ１〜φ５のサンプリング範囲を、φ１〜φ３
の前半とφ３〜φ５の後半とに分け、バーストデータＢ
Ｄ１のように前半にエッジが１つ入った場合は、そのエ
ッジ位相から所定の位相量だけ後半側にずれた最適位相
φ４を選択し、バーストデータＢＤ２のように後半にエ
ッジが１つ入った場合は、そのエッジ位相から所定の位
相量だけ前半側にずれた最適位相φ２を選択し、バース
トデータＢＤ３のように前後半の双方にエッジが入った
場合は、前半エッジ位相から所定の位相量だけ後半側に
ずれた最適位相φ３を選択するか、後半エッジ位相から
所定の位相量だけ前半側にずれた最適位相φ３を選択す
るものである。The function of the selector 24 shown in FIG.
The sampling range of φ1 to φ5 shown in 1 is
The burst data B is divided into the first half and the latter half of φ3 to φ5.
When there is one edge in the first half like D1, the optimum phase φ4 which is shifted from the edge phase by a predetermined phase amount to the latter half is selected, and one edge is entered in the latter half as in the burst data BD2. In this case, the optimum phase φ2 deviated from the edge phase by a predetermined phase amount to the first half side is selected, and when both the first and second half edges are included as in the burst data BD3, the predetermined phase amount from the first half edge phase is selected. The optimum phase φ3 shifted to the latter half side is selected, or the optimum phase φ3 shifted to the first half side from the latter half edge phase by a predetermined phase amount is selected.
【００７９】このような機能を実現するためのセレクタ
２４の一構成例が図２０に示されているが、これは、片
側エッジＥＤ１２とデータＤ３とが供給されるアンド回
路５０と、片側エッジＥＤ２３とデータＤ４とが供給さ
れるアンド回路５１と、片側エッジＥＤ３４とデータＤ
２とが供給されるアンド回路５３と、片側エッジＥＤ４
５とデータＤ３とが供給されるアンド回路５１と、アン
ド回路５０と５１との出力データが供給されるオア回路
５２と、アンド回路５３と５４との出力データが供給さ
れるオア回路５５と、片側エッジＥＤ１２とＥＤ２３と
が供給されるオア回路５６と、オア回路５６の出力デー
タとオア回路５２の出力データとが供給されるアンド回
路５７と、オア回路５６の反転出力データとオア回路５
５の出力データとが供給されるアンド回路５８と、アン
ド回路５７の出力データとアンド回路５８の出力データ
とが供給されるオア回路５９とを具備して構成されてい
る。FIG. 20 shows an example of the configuration of the selector 24 for realizing such a function. This is an AND circuit 50 to which the one-side edge ED12 and the data D3 are supplied, and the one-side edge ED23. And the data D4 are supplied to the AND circuit 51, the one-side edge ED34 and the data D
2 is supplied to the AND circuit 53 and one side edge ED4
5 and data D3 are supplied, an OR circuit 52 to which the output data of the AND circuits 50 and 51 is supplied, and an OR circuit 55 to which the output data of the AND circuits 53 and 54 are supplied, The OR circuit 56 to which the one-side edges ED12 and ED23 are supplied, the AND circuit 57 to which the output data of the OR circuit 56 and the output data of the OR circuit 52 are supplied, the inverted output data of the OR circuit 56 and the OR circuit 5
The AND circuit 58 is supplied with the output data of the AND circuit 5 and the OR circuit 59 is supplied with the output data of the AND circuit 57 and the output data of the AND circuit 58.
【００８０】これら構成要素の内、オア回路５６が、検
出エッジが前半／後半の何れに存在するかを判定するも
のであり、アンド回路５０及び５１とオア回路５２と
が、前半検出エッジ位相から所定位相量離れた後半の最
適位相のサンプリングデータを通過させるもの、アンド
回路５３及び５４とオア回路５５とが、後半検出エッジ
位相から所定位相量離れた前半の最適位相のサンプリン
グデータを通過させるものである。また、アンド回路５
７が、検出エッジが前半に存在すると判定された場合に
後半の最適位相のサンプリングデータを通過させるも
の、アンド回路５８が、検出エッジが後半に存在すると
判定された場合に前半の最適位相のサンプリングデータ
を通過させるものである。Of these components, the OR circuit 56 determines whether the detected edge exists in the first half / second half, and the AND circuits 50 and 51 and the OR circuit 52 determine the detected edge phase from the first half. Passing the sampling data of the optimum phase in the latter half which is separated by a predetermined phase amount, and allowing the AND circuits 53 and 54 and the OR circuit 55 to pass the sampling data of the optimum phase in the former half which is separated by a predetermined phase amount from the detected edge phase of the latter half. Is. Also, AND circuit 5
7 passes the sampling data of the optimum phase of the latter half when it is determined that the detection edge exists in the first half, and the AND circuit 58 performs sampling of the optimum phase of the first half when it is determined that the detection edge exists in the latter half. It passes data.
【００８１】このような構成において、例えばバースト
データＢＤ１がサンプリングされたとする。この場合、
検出エッジが前半の位相φ２とφ３との間にあるので、
片側エッジＥＤ２３が「１」となり、この「１」がオア
回路５６とアンド回路５１とに供給される。In such a structure, it is assumed that the burst data BD1 is sampled. in this case,
Since the detection edge is between the phases φ2 and φ3 in the first half,
The one-side edge ED23 becomes "1", and this "1" is supplied to the OR circuit 56 and the AND circuit 51.
【００８２】オア回路５６には、検出エッジが前半に存
在することを示す「１」が供給されたので、検出エッジ
が前半に存在することを判定し、その「１」をアンド回
路５７及び５８へ供給する。Since "1" indicating that the detected edge exists in the first half is supplied to the OR circuit 56, it is determined that the detected edge exists in the first half, and the "1" is output to the AND circuits 57 and 58. Supply to.
【００８３】アンド回路５１には、前半の位相φ２とφ
３との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ４のデータＤ４を通過させ、この通
過したデータＤ４がオア回路５２を介してアンド回路５
７に供給される。The AND circuit 51 includes the phases φ2 and φ of the first half.
Since "1" indicating that there is a detection edge between 3 and 3 is supplied, the data D4 of the optimum phase φ4 in the latter half which is a predetermined phase amount apart from the detection edge phase is passed, and the passed data D4 is AND circuit 5 via the OR circuit 52
7 is supplied.
【００８４】この時、アンド回路５７には、前半を示す
判定結果である「１」が供給されているので最適位相の
データＤ４が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。At this time, since the AND circuit 57 is supplied with the determination result "1" indicating the first half, the optimum phase data D4 passes and is output via the OR circuit 59. Further, since "1" is inverted and supplied as "0" to the AND circuit 58, sampling data does not pass.
【００８５】次に、バーストデータＢＤ２がサンプリン
グされたとする。この場合、検出エッジが後半の位相φ
３とφ４との間にあるので、片側エッジＥＤ３４が
「１」となり、この「１」がアンド回路５３に供給され
る。Next, assume that the burst data BD2 is sampled. In this case, the detected edge is the latter half phase φ
Since it is between 3 and φ4, the one-side edge ED34 becomes "1", and this "1" is supplied to the AND circuit 53.
【００８６】オア回路５６には、検出エッジが後半に存
在することを示す「０」が供給されているので、検出エ
ッジが後半に存在することを判定し、その「０」をアン
ド回路５７及び５８へ供給する。Since the OR circuit 56 is supplied with "0" indicating that the detected edge exists in the latter half, it is determined that the detected edge exists in the latter half and the "0" is set to the AND circuit 57 and the AND circuit 57. Supply to 58.
【００８７】アンド回路５３には、後半の位相φ３とφ
４との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た前半の最適位相φ２のデータＤ２を通過させ、この通
過したデータＤ２がオア回路５５を介してアンド回路５
８に供給される。The AND circuit 53 includes the latter phases φ3 and φ.
Since "1" indicating that there is a detection edge between 4 and 4 is supplied, the data D2 of the optimum phase φ2 in the first half, which is separated from the detection edge phase by the predetermined amount, is passed, and the passed data D2 is AND circuit 5 via the OR circuit 55
8 are supplied.
【００８８】この時、アンド回路５８には、後半を示す
判定結果である「０」が反転されて「１」として供給さ
れているので最適位相のデータＤ２が通過し、オア回路
５９を介して出力される。また、アンド回路５７には
「０」が供給されているのでサンプリングデータは通過
しない。At this time, since the determination result "0" indicating the latter half is inverted and supplied as "1" to the AND circuit 58, the data D2 of the optimum phase passes through the OR circuit 59. Is output. Further, since "0" is supplied to the AND circuit 57, sampling data does not pass.
【００８９】次に、バーストデータＢＤ３がサンプリン
グされたとする。この場合、検出エッジが前半の位相φ
１とφ２、及び後半の位相φ４とφ５との間にあるの
で、片側エッジＥＤ１２及びＥＤ４５の双方が「１」と
なり、この「１」がオア回路５６、アンド回路５０及び
５４に供給される。Next, it is assumed that the burst data BD3 is sampled. In this case, the detected edge is the first half phase φ
Since it is between 1 and φ2 and the latter half phases φ4 and φ5, both the one-side edges ED12 and ED45 become “1”, and this “1” is supplied to the OR circuit 56 and the AND circuits 50 and 54.
【００９０】この場合、検出エッジが前半及び後半の双
方に存在するが、オア回路５６には、検出エッジが前半
に存在することを示す「１」が供給されるので、この場
合、検出エッジが前半に存在することを判定し、その
「１」をアンド回路５７及び５８へ供給する。In this case, the detected edges exist in both the first half and the latter half, but since "1" indicating that the detected edges exist in the first half is supplied to the OR circuit 56, in this case, the detected edges are It is determined that it exists in the first half, and the "1" is supplied to the AND circuits 57 and 58.
【００９１】アンド回路５０には、前半の位相φ１とφ
２との間に検出エッジが存在することを示す「１」が供
給されたので、その検出エッジ位相から所定位相量離れ
た後半の最適位相φ３のデータＤ３を通過させ、この通
過したデータＤ３がオア回路５２を介してアンド回路５
７に供給される。The AND circuit 50 has the phases φ1 and φ of the first half.
Since "1" indicating that a detection edge exists between 2 and 2 is supplied, the data D3 of the optimum phase φ3 in the latter half which is a predetermined phase amount apart from the detection edge phase is passed, and the passed data D3 is AND circuit 5 via the OR circuit 52
7 is supplied.
【００９２】この時、アンド回路５７には、前半を示す
判定結果である「１」が供給されているので最適位相の
データＤ３が通過し、オア回路５９を介して出力され
る。また、アンド回路５８には「１」が反転されて
「０」として供給されているのでサンプリングデータは
通過しない。At this time, since the AND circuit 57 is supplied with the determination result "1" indicating the first half, the optimum phase data D3 passes and is output via the OR circuit 59. Further, since "1" is inverted and supplied as "0" to the AND circuit 58, sampling data does not pass.
【００９３】以上説明した図２０に示すセレクタ２４を
用いれば最適位相選択部２３が不要となるので、その
分、回路規模を縮小させることが可能となる。また、エ
ッジ検出部２２が、サンプリング部２１から出力される
複数のデータを１つ置き、２つ置き、或いはランダムに
間引いてエッジ検出を行うようにすれば、エッジ検出部
２２自体の回路規模を縮小させることができ、更に、エ
ッジ検出部２２から出力されるエッジ検出パターンも少
なくなるので、最適位相選択部２３の回路規模も縮小さ
せることができる。The use of the selector 24 shown in FIG. 20 described above eliminates the need for the optimum phase selecting section 23, so that the circuit scale can be reduced accordingly. In addition, if the edge detection unit 22 performs edge detection by placing a plurality of pieces of data output from the sampling unit 21, every two pieces, or by thinning out at random, the circuit scale of the edge detection unit 22 itself is reduced. Since the number of edge detection patterns output from the edge detection unit 22 is reduced, the circuit scale of the optimum phase selection unit 23 can be reduced.
【００９４】次に、図９に示した実施例構成に選択位相
更新機能を付加したバースト同期回路を図２２を参照し
て説明する。但し、図２２においては、エッジ検出ウイ
ンド部３３の接続が図９と異なっているが、その役割は
前述したと同様である。Next, a burst synchronization circuit in which a selective phase updating function is added to the configuration of the embodiment shown in FIG. 9 will be described with reference to FIG. However, in FIG. 22, the connection of the edge detection window unit 33 is different from that in FIG. 9, but its role is the same as described above.
【００９５】図２２において、選択位相更新機能を実現
するために設けた要素は、符号６１で示す第１選択位相
更新部、６２で示す第２選択位相更新部、符号６３で示
すオア回路、符号６４で示すアンド回路、符号６５で示
す選択位相更新パルス部、符号６６で示すシフトレジス
タである。但し、第１及び第２選択位相更新部６１，６
２は、ホールドフリップフロップが適用されているとす
る。In FIG. 22, the elements provided to implement the selected phase updating function are the first selected phase updating section indicated by reference numeral 61, the second selected phase updating section indicated by 62, the OR circuit indicated by reference numeral 63, and the reference numeral. An AND circuit indicated by 64, a selected phase update pulse unit indicated by reference numeral 65, and a shift register indicated by reference numeral 66. However, the first and second selection phase update units 61, 6
In 2, it is assumed that a hold flip-flop is applied.
【００９６】また、エッジ検出ウインド部３３が、符号
６７で示すセット／リセットフリップフロップ（ＳＲＦ
Ｆ）、符号６８で示すカウンタ、符号６９で示すコンパ
レータ、符号７０で示すアンド回路によって構成されて
いるとする。Further, the edge detection window unit 33 causes the set / reset flip-flop (SRF) 67
F), a counter indicated by reference numeral 68, a comparator indicated by reference numeral 69, and an AND circuit indicated by reference numeral 70.
【００９７】図２３に示すタイミングチャートにおい
て、時刻ｔ１でリセットパルス信号ＲＰの「Ｈ」レベル
がＳＲＦＦ６７に入力されたとすると、ＳＲＦＦ６７の
出力端Ｑから出力されるデータＤＯ１が「Ｌ」レベルと
なり、これによってカウンタ６８がリセットされ、カウ
ント値が「０」となる。In the timing chart shown in FIG. 23, if the "H" level of the reset pulse signal RP is input to the SRFF 67 at time t1, the data DO1 output from the output terminal Q of the SRFF 67 becomes the "L" level. Then, the counter 68 is reset and the count value becomes "0".
【００９８】カウント値はコンパレータ６９へ出力され
る。コンパレータ６９は、カウント値が設定値（例えば
２０）となるまで出力データＤＯ２が「Ｈ」となり、カ
ウント値が設定値を越えた時点で「Ｌ」となる。The count value is output to the comparator 69. The comparator 69 outputs “H” until the count value reaches the set value (for example, 20), and becomes “L” when the count value exceeds the set value.
【００９９】従って、カウント値が供給された時点でコ
ンパレータ６９の出力データＤＯ２が「Ｈ」となって、
アンド回路７０の一入力端に供給される。その後、リセ
ットパルス信号ＲＰが「Ｌ」となった後に、時刻ｔ２に
おいて、バーストデータＢＤがサンプリング部２１及び
ＳＲＦＦ６７に入力されたとする。但し、バーストデー
タＢＤは、プリアンブル（ＰＲ）、フレーム同期を取る
ためのデリミッタ（ＤＬ）、データ部分の順に構成され
ている。Therefore, when the count value is supplied, the output data DO2 of the comparator 69 becomes "H",
It is supplied to one input end of the AND circuit 70. After that, after the reset pulse signal RP becomes “L”, it is assumed that the burst data BD is input to the sampling unit 21 and the SRFF 67 at time t2. However, the burst data BD is composed of a preamble (PR), a delimiter (DL) for frame synchronization, and a data portion in this order.
【０１００】これによってＳＲＦＦ６７の出力データＤ
Ｏ１が「Ｈ」となり、この「Ｈ」がカウンタ６８に供給
されることによってカウント動作を開始し、カウント値
をコンパレータ６９へ出力する。またデータＤＯ１の
「Ｈ」が、アンド回路７０の他入力端に供給されるので
アンド回路７０の出力データＤＯ３が「Ｈ」となり、ア
ンド回路６４の一入力端、及び選択位相更新パルス部６
５に供給される。As a result, the output data D of the SRFF 67
O1 becomes "H", and this "H" is supplied to the counter 68 to start the counting operation and output the count value to the comparator 69. Further, since "H" of the data DO1 is supplied to the other input terminal of the AND circuit 70, the output data DO3 of the AND circuit 70 becomes "H", and one input terminal of the AND circuit 64 and the selected phase update pulse unit 6
5 is supplied.
【０１０１】一方、サンプリング部２１に入力されたバ
ーストデータＢＤが、サンプリング部２１でサンプリン
グされ、このサンプリングデータからエッジ検出部２２
が例えば片側エッジを検出し、この検出片側エッジ位相
から最適位相選択部２３が最適位相を求めてオア回路６
３及び、第１選択位相更新部６１へ出力する。On the other hand, the burst data BD input to the sampling section 21 is sampled by the sampling section 21, and the edge detection section 22 is sampled from this sampling data.
Detects the one-sided edge, and the optimum phase selector 23 obtains the optimum phase from the detected one-sided edge phase, and the OR circuit 6
3 and the first selection phase updating unit 61.
【０１０２】即ち、オア回路６３の出力データＤＯ４
は、最適位相データとなり、これが一入力端に「Ｈ」が
供給されたアンド回路６４の他入力端に供給されること
によって、アンド回路６４の最適位相データである出力
データＤＯ５が第１選択位相更新部６１へ出力される。That is, the output data DO4 of the OR circuit 63
Is the optimum phase data, and this is supplied to the other input terminal of the AND circuit 64 whose one input terminal is supplied with “H”, so that the output data DO5 which is the optimum phase data of the AND circuit 64 becomes the first selected phase. It is output to the updating unit 61.
【０１０３】第１選択位相更新部６１は、データＤＯ５
の「Ｈ」が供給されている場合に最適位相選択部２３か
ら出力される最適位相データを保持して出力し、「Ｌ」
が供給されている場合に保持最適位相データのみを出力
し続けるようになっている。The first selection phase updating section 61 uses the data DO5
When the "H" is supplied, the optimum phase data output from the optimum phase selector 23 is held and output, and "L" is output.
Is supplied, only the held optimum phase data is continuously output.
【０１０４】従って、データＤＯ５の「Ｈ」が供給され
ている際に第１選択位相更新部６１が、最適位相選択部
２３から出力される最適位相データを保持して第２選択
位相更新部６２へ出力する。Therefore, the first selected phase updating unit 61 holds the optimum phase data output from the optimum phase selecting unit 23 while the “H” of the data DO5 is being supplied, and the second selected phase updating unit 62. Output to.
【０１０５】また、選択位相更新パルス部６５は出力デ
ータＤＯ３のレベルに応じたレベルのデータＤＯ６を入
力レベルよりもやや遅延して出力するので、データＤＯ
３の「Ｈ」が入力されると、その入力時間ｔ２からやや
遅延した時間ｔ３で「Ｈ」のデータＤＯ６を第２選択位
相更新部６２へ出力する。Further, since the selected phase update pulse unit 65 outputs the data DO6 of a level corresponding to the level of the output data DO3, slightly delayed from the input level, it outputs the data DO.
When "H" of 3 is input, the data DO6 of "H" is output to the second selection phase updating unit 62 at a time t3 slightly delayed from the input time t2.
【０１０６】第２選択位相更新部６２は、データＤＯ６
の「Ｈ」が供給されている場合に第１選択位相更新部６
２から出力される最適位相データを保持して出力し、
「Ｌ」が供給されている場合に保持最適位相データのみ
を出力し続けるようになっている。The second selected phase updating section 62 uses the data DO6
Of the first selected phase update unit 6 when “H” of
The optimum phase data output from 2 is held and output,
When "L" is supplied, only the held optimum phase data is continuously output.
【０１０７】従って、データＤＯ６の「Ｈ」が供給され
ている際に第２選択位相更新部６２が、第１選択位相更
新部６１から出力される最適位相データを保持してセレ
クタ２４へ出力する。Therefore, when "H" of the data DO6 is supplied, the second selection phase updating unit 62 holds the optimum phase data output from the first selection phase updating unit 61 and outputs it to the selector 24. .
【０１０８】また、時刻ｔ２のバーストデータＢＤの入
力タイミングでサンプリング部２１から出力されるサン
プリングデータがシフトレジスタ６６へ入力されること
によって、図２に示すように所定時間Ｔａシフトされ、
このシフトされたサンプリングデータＤＯ７がセレクタ
２４へ出力される。Further, the sampling data output from the sampling section 21 is input to the shift register 66 at the input timing of the burst data BD at time t2, whereby the sampling data is shifted for a predetermined time Ta as shown in FIG.
The shifted sampling data DO7 is output to the selector 24.
【０１０９】そして、セレクタ２４に供給されたサンプ
リングデータＤＯ７の内、第２選択位相更新部６２から
出力される最適位相データに応じた位相のサンプリング
データが選択されて出力される。Then, of the sampling data DO7 supplied to the selector 24, sampling data having a phase corresponding to the optimum phase data output from the second selection phase updating section 62 is selected and output.
【０１１０】その後、時刻ｔ４において、カウンタ６８
のカウント値が設定値と等しくなると、コンパレータ６
９の出力データＤＯ２が「Ｌ」となる。この「Ｌ」がア
ンド回路７０に供給されると、アンド回路７０の出力デ
ータＤＯ３が「Ｌ」、アンド回路６４の出力データＤＯ
５が「Ｌ」となる。Thereafter, at time t4, the counter 68
When the count value of is equal to the set value, the comparator 6
The output data DO2 of 9 becomes "L". When this "L" is supplied to the AND circuit 70, the output data DO3 of the AND circuit 70 is "L", and the output data DO of the AND circuit 64 is
5 becomes "L".
【０１１１】このデータＤＯ５の「Ｌ」が供給された第
１選択位相更新部６１は、最適位相選択部２３からの最
適位相データを取り込む動作を停止し、現在の保持最適
位相データのみを出力するようになる。The first selected phase updating section 61 to which "L" of the data DO5 is supplied stops the operation of taking in the optimum phase data from the optimum phase selecting section 23 and outputs only the currently held optimum phase data. Like
【０１１２】またアンド回路６４の出力データＤＯ５が
「Ｌ」となるタイミングは、最適位相選択部２３からの
最適位相データがオア回路６３を介して供給されない場
合も該当し、この際にも、第１選択位相更新部６１は、
現在の保持最適位相データのみを出力するようになる。The timing at which the output data DO5 of the AND circuit 64 becomes "L" also applies when the optimum phase data from the optimum phase selecting section 23 is not supplied via the OR circuit 63. The 1-selected phase updating unit 61
Only the current optimum holding phase data is output.
【０１１３】時刻ｔ４におけるデータＤＯ３の「Ｌ」が
選択位相更新パルス部６５に供給されると、その出力デ
ータＤＯ６が時刻ｔ４からやや遅れて「Ｌ」となる。こ
の「Ｌ」が供給された第２選択位相更新部６２は、第１
選択位相更新部６１からの最適位相データを取り込む動
作を停止し、現在の保持最適位相データのみをセレクタ
２４へ出力するようになる。When "L" of the data DO3 at the time t4 is supplied to the selected phase update pulse section 65, the output data DO6 becomes "L" with a slight delay from the time t4. The second selection phase updating unit 62 supplied with this “L”
The operation of fetching the optimum phase data from the selected phase updating unit 61 is stopped, and only the current held optimum phase data is output to the selector 24.
【０１１４】従って、セレクタ２４においては、保持最
適位相データに応じた位相のサンプリングデータが選択
されて出力される。以上の動作において、第２選択位相
更新部６２に供給されるデータＤＯ６をやや遅延させる
のは、セレクタ２４が前回のサンプリングデータの選択
を前回の最適位相データに応じて行っている場合に、今
回のバーストデータＢＤの入力時点（ウインド開時点）
で最適位相の更新が行われると間違ったサンプリングデ
ータが選択されることになるからである。Therefore, the selector 24 selects and outputs the sampling data having the phase corresponding to the held optimum phase data. In the above operation, the data DO6 supplied to the second selected phase update unit 62 is delayed a little when the selector 24 selects the previous sampling data according to the previous optimum phase data. Burst data BD input time (window opening time)
This is because the wrong sampling data will be selected if the optimum phase is updated at.
【０１１５】即ち、第１選択位相更新部６１がウインド
開時点で最適位相データの更新動作を行っても、第２選
択位相更新部６２はその更新最適位相データを直ぐに取
り込まず、選択位相更新パルス部６５で遅延させられる
時間の間は、前回の最適位相データをセレクタ２４へ出
力している。That is, even if the first selected phase updating unit 61 updates the optimum phase data when the window is opened, the second selected phase updating unit 62 does not immediately take in the updated optimum phase data, but the selected phase updating pulse. During the time delayed by the unit 65, the previous optimum phase data is output to the selector 24.
【０１１６】またシフトレジスタ６６によって、今回の
最適位相データが確定するまでは、今回のサンプリング
データをセレクタ２４に供給しないように時間Ｔａだけ
遅らせられるようになっている。The shift register 66 delays the sampling data of this time by the time Ta so as not to supply the sampling data of this time to the selector 24 until the optimum phase data of this time is determined.
【０１１７】[0117]
【発明の効果】以上説明したように、本発明のバースト
同期回路によれば、バースト伝送を行う通信装置間の受
信装置にあってバーストデータを適正に受信することが
できる効果がある。As described above, according to the burst synchronization circuit of the present invention, there is an effect that burst data can be properly received in a receiving device between communication devices that perform burst transmission.
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】本発明の作用を説明するための第１図である。FIG. 2 is a first diagram for explaining the operation of the present invention.
【図３】バーストデータの安全領域を示す図である。FIG. 3 is a diagram showing a safe area of burst data.
【図４】本発明の作用を説明するための第２図である。FIG. 4 is a second diagram for explaining the operation of the present invention.
【図５】本発明の作用を説明するための第３図である。FIG. 5 is a third diagram for explaining the operation of the present invention.
【図６】本発明の作用を説明するための第４図である。FIG. 6 is a fourth diagram for explaining the operation of the present invention.
【図７】本発明の作用を説明するための第５図である。FIG. 7 is a fifth diagram for explaining the operation of the present invention.
【図８】本発明の作用を説明するための第６図である。FIG. 8 is a sixth diagram for explaining the operation of the present invention.
【図９】本発明の一実施例によるバースト同期回路のブ
ロック構成図である。FIG. 9 is a block diagram of a burst synchronization circuit according to an embodiment of the present invention.
【図１０】サンプリング部の第１構成を示す図である。FIG. 10 is a diagram showing a first configuration of a sampling unit.
【図１１】サンプリング部でのバーストデータの遅延波
形を示す図である。FIG. 11 is a diagram showing a delay waveform of burst data in a sampling unit.
【図１２】サンプリング部の第２構成を示す図である。FIG. 12 is a diagram showing a second configuration of the sampling section.
【図１３】サンプリング部の第３構成を示す図である。FIG. 13 is a diagram showing a third configuration of the sampling section.
【図１４】サンプリング部の第４構成を示す図である。FIG. 14 is a diagram showing a fourth configuration of the sampling section.
【図１５】サンプリング部の第５構成を示す図である。FIG. 15 is a diagram showing a fifth configuration of the sampling section.
【図１６】図１５の動作説明図である。16 is an explanatory diagram of the operation of FIG.
【図１７】サンプリング部の第６構成を示す図である。FIG. 17 is a diagram showing a sixth configuration of the sampling section.
【図１８】図１７の動作説明図である。18 is an explanatory diagram of the operation of FIG.
【図１９】片側エッジ検出方式でのセレクタの構成を示
す図である。FIG. 19 is a diagram showing a configuration of a selector in a one-sided edge detection method.
【図２０】片側エッジ検出方式での他のセレクタの構成
を示す図である。FIG. 20 is a diagram showing the configuration of another selector in the one-side edge detection method.
【図２１】図２０に示すセレクタの機能原理説明図であ
る。21 is an explanatory diagram of the functional principle of the selector shown in FIG.
【図２２】図９に示す実施例構成に選択位相更新機能を
付加したバースト同期回路図である。22 is a burst synchronization circuit diagram in which a selective phase updating function is added to the configuration of the embodiment shown in FIG.
【図２３】図２２の動作説明図である。FIG. 23 is an operation explanatory diagram of FIG. 22;
【図２４】バースト伝送通信システム図である。FIG. 24 is a diagram of a burst transmission communication system.
【図２５】図２４に示す主局のバースト同期回路を示す
図である。25 is a diagram showing a burst synchronization circuit of the master station shown in FIG. 24.
２１ サンプリング手段 ２２ エッジ検出手段 ２３ 位相選択手段 ２４ データ選択手段 ＢＤ バーストデータ ＣＬＫ クロック信号 21 Sampling means 22 Edge detection means 23 Phase selection means 24 Data selection means BD burst data CLK clock signal
フロントページの続き (72)発明者 篠宮 知宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田島 一幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿比留 節雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宮部 正剛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 原田 健司 栃木県小山市城東３丁目28番１号 富士 通ディジタル・テクノロジ株式会社内 (72)発明者 滝川 好比郎 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平４−347931（ＪＰ，Ａ) 特開 平６−237246（ＪＰ，Ａ) 特開 平７−7499（ＪＰ，Ａ) 特開 平６−311152（ＪＰ，Ａ) 特開 昭64−60121（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 7/02 Front page continuation (72) Inventor Tomohiro Shinomiya 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Inside Fujitsu Limited (72) Inventor Kazuyuki Tajima 1015, Kamedotachu, Nakahara-ku, Kawasaki, Kanagawa Inside Fujitsu Limited (72) Setsuo Aburu 1015 Kamiodanaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture, Fujitsu Limited (72) Inventor, Masataka Miyabe 1015, Kamikodanaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture Kenji Harada, Kenji Harada, Tochigi Prefecture 3-28-1 Fujitsu Digital Technology Limited (72) Inventor Yoshiro Takigawa 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Nippon Telegraph and Telephone Corporation (56) Reference JP-A-4-347931 (JP, A) JP-A-6-237246 (JP, A) JP-A-7-7499 (JP, A) JP-A-6-311152 (JP, A) JP-A-64-60121 (JP, A) ( 58) Fields investigated (Int.Cl. 7 , DB name) H04L 7/00 H04L 7/02
Claims (4)
置でクロック信号により取り込まれるバーストデータの
ビット位相を合わせるバースト同期回路において、 前記バーストデータを一定位相量ずつ遅延させた後、ク
ロック信号でトリガすることにより複数のデータを出力
するサンプリング手段と、 該サンプリング手段の複数の出力データの隣同士で論理
の異なる変化点の１つに対応する片側エッジを検出する
エッジ検出手段と、 該クロック信号がデータを適正に打ち抜くことのできる
安全領域に入る最適位置を、該片側エッジの位相に予め
定められた位相量を加算することによって求める位相選
択手段と、 該サンプリング手段の複数の出力データの内、該最適位
相のデータを選択するデータ選択手段とを具備し、 前記サンプリング手段が、前記バーストデータの複数ビ
ットを１つのクロック信号でトリガできるように一定位
相量ずつ遅延させた後、該クロック信号でトリガするこ
とによって複数のデータを出力するようにし、 前記エッジ検出手段が、該サンプリング手段から出力さ
れる複数の出力データから前記片側エッジを該複数ビッ
ト分検出するようにし、 前記位相選択手段が、該複数ビットの片側エッジの各々
の位相に、この各々の位相毎に予め定められた位相量で
あって且つその加算結果が１つのビットの前記安全領域
に集まるようにするための位相量を加算し、この加算結
果の複数の位相の中から最も数の多い同位相のものを前
記最適位相とするようにしたことを特徴とするバースト
同期回路。In 1. A receiving apparatus for communication device that performs burst transmission in a burst synchronization circuit to match the bit phase of the burst data captured by the clock signal, after the burst data delayed One not a predetermined phase amount, the clock signal Sampling means for outputting a plurality of data by triggering, edge detecting means for detecting one side edge corresponding to one of changing points of different logics adjacent to the plurality of output data of the sampling means, and the clock signal Of a plurality of output data of the sampling means and a phase selecting means for obtaining an optimum position in which a data can be appropriately punched out in a safe area by adding a predetermined phase amount to the phase of the one side edge. Data sampling means for selecting data of the optimum phase, the sampling means After a certain amount of phase not a One is delayed to a plurality of bits of the burst data can be triggered by a single clock signal, to output a plurality of data by triggering with the clock signal, said edge detection means, The one-sided edge is detected by the plurality of bits from the plurality of output data output from the sampling means, and the phase selecting means preliminarily sets to each phase of the one-sided edge of the plurality of bits for each phase. A phase amount that is a predetermined phase amount and that is such that the addition result is gathered in the safe area of one bit is added, and the largest number of the same phase among the plurality of phases of the addition result is added. A burst synchronizing circuit characterized in that the optimum phase is set.
均値を求め、この平均値を前記最適位相するようにした
ことを特徴とする請求項１記載のバースト同期回路。2. The burst synchronization circuit according to claim 1, wherein an average value of a plurality of phases obtained by the addition is obtained, and the average value is set to the optimum phase.
置でクロック信号により取り込まれるバーストデータの
ビット位相を合わせるバースト同期回路において、 前記バーストデータを一定位相量ずつ遅延させた後、ク
ロック信号でトリガすることにより複数のデータを出力
するサンプリング手段と、 該サンプリング手段の複数の出力データの隣同士で論理
の異なる変化点の１つに対応する片側エッジを検出する
エッジ検出手段と、 該クロック信号がデータを適正に打ち抜くことのできる
安全領域に入る最適位置を求める位相選択手段と、 該サンプリング手段の複数の出力データの内、該最適位
相のデータを選択するデータ選択手段とを具備し、 前記サンプリング手段が、前記バーストデータの複数ビ
ットを１つのクロック信号でトリガできるように一定位
相量ずつ遅延させた後、該クロック信号でトリガするこ
とによって複数のデータを出力するようにし、 該エッジ検出手段が、該サンプリング手段から出力され
る複数の出力データから前記変化点に対応するエッジを
該複数ビットに渡って偶数個検出するようにし、 前記位相選択手段が、該偶数個のエッジの両側１対のエ
ッジの中間位相を外側又は内側から順に求め、この求め
られた複数の中間位相の中から最も数の多い同位相のも
のを前記最適位相とするようにしたことを特徴とするバ
ースト同期回路。3. A receiving device between communication devices for performing burst transmission.
Of the burst data captured by the clock signal
In the burst synchronization circuit that matches the bit phase, after delaying the burst data by a certain amount of phase,
Output multiple data by triggering on lock signal
Sampling means and a plurality of output data of the sampling means are logically arranged next to each other.
One-sided edge corresponding to one of the changing points of
Edge detection means and the clock signal can properly punch out data
The phase selecting means for obtaining the optimum position within the safe area and the optimum position among the plurality of output data of the sampling means.
Comprising a data selection means for selecting the data phase, after the sampling means, that a certain amount of phase not a One is delayed to a plurality of bits of the burst data can be triggered by a single clock signal, a trigger in said clock signal To output a plurality of data, and the edge detection means detects an even number of edges corresponding to the change point from the plurality of output data output from the sampling means over the plurality of bits. The phase selection means sequentially obtains an intermediate phase of a pair of edges on both sides of the even number of edges from the outer side or the inner side, and selects the one having the largest number among the obtained plurality of intermediate phases. A burst synchronization circuit characterized by having an optimum phase.
の平均値を前記最適位相とするようにしたことを特徴と
する請求項３記載のバースト同期回路。4. The burst synchronization circuit according to claim 3, wherein an average value of the plurality of intermediate phases is obtained, and the average value is set as the optimum phase.
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