JP3411197B2 - Line termination equipment - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【発明の属する技術分野】本発明は回線終端装置に関
し、特に時分割多重伝送方式を用いてフレーム同期を確
立する回線終端装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a line terminating device, and more particularly to a line terminating device for establishing frame synchronization by using a time division multiplex transmission system.

【０００１】加入者線を終端する回線終端装置は、上位
局とのデータ伝送をシリアルデータバスであるハイウェ
イを用いて行う。このシリアルデータバス上のデータ
は、チャネル毎に時分割された複数のフレームから成る
マルチフレームを構成している。A line terminating device for terminating a subscriber line carries out data transmission with an upper station using a highway which is a serial data bus. The data on the serial data bus constitutes a multi-frame composed of a plurality of frames time-divided for each channel.

【０００２】回線終端装置は、マルチフレームから自局
に対応するチャネルのデータのみの入出力を行うため、
自局に送られるチャネルクロックに基づいてフレーム同
期回路でフレームの連続性を監視し、フレーム同期と同
時にマルチフレーム同期を確立することが必要である。Since the line terminating device inputs and outputs only the data of the channel corresponding to its own station from the multi-frame,
It is necessary to monitor the continuity of the frame by the frame synchronization circuit based on the channel clock sent to the own station and establish the multi-frame synchronization at the same time as the frame synchronization.

【０００３】図９は、各加入者線（図示せず）毎に接続
される回線終端装置２０−１〜２０−３２を示してお
り、この内、回線終端装置２０−１〜２０−１６はシリ
アルデータバスＳＤＢ１を介してシリアルデータＩＮ
１，ＯＵＴ１を共通に入出力するようにバス接続され、
同様に回線終端装置２０−１７〜２０−３２はシリアル
データバスＳＤＢ２を介してシリアルデータＩＮ２，Ｏ
ＵＴ２を共通に入出力するようにバス接続されている。FIG. 9 shows line terminators 20-1 to 20-32 connected to respective subscriber lines (not shown). Of these, the line terminators 20-1 to 20-16 are Serial data IN via serial data bus SDB1
Bus connection so that 1 and OUT1 are commonly input and output,
Similarly, the line terminators 20-17 to 20-32 transmit the serial data IN2, O through the serial data bus SDB2.
It is connected to the bus so that the UT2 is commonly input and output.

【０００４】また、回線終端装置２０−１，２０−１７
には上位の局でシリアルデータＯＵＴ１，ＯＵＴ２より
抽出されたチャネルクロックＣＨＣＫ１が入力されてお
り、以下、同様にして回線終端装置２０−２，２０−１
８、…、回線終端装置２０−１６，２０−３２にはそれ
ぞれチャネルクロックＣＨＣＫ２〜１６が入力されてい
る。Further, the line terminators 20-1 and 20-17.
The channel clock CHCK1 extracted from the serial data OUT1 and OUT2 at the upper station is input to the line terminal devices 20-2 and 20-1 in the same manner.
Channel clocks CHCK2 to 16 are input to the line termination devices 20 to 16 and 20 to 32, respectively.

【０００５】図１０は、シリアルデータバスＳＤＢ上の
フレームの構成例及びチャネルクロックＣＨＣＫのタイ
ミング例を示しており、同図（１）は、バスＳＤＢ上の
シリアルデータＩＮ１，ＯＵＴ１，ＩＮ２，ＯＵＴ２の
１フレームは、チャネルＣＨ１−１〜ＣＨ１６−１のデ
ータで構成されていることを示している。FIG. 10 shows a frame configuration example on the serial data bus SDB and a timing example of the channel clock CHCK. FIG. 10A shows serial data IN1, OUT1, IN2, OUT2 on the bus SDB. It is shown that one frame is composed of data of channels CH1-1 to CH16-1.

【０００６】同図（２）は、チャネルクロックＣＨＣＫ
１がシリアルデータＩＮ１，ＯＵＴ１，ＩＮ２，ＯＵＴ
２のチャネルＣＨ１−１のデータの先頭のタイミングで
出力され、以下同様にチャネルクロックＣＨＣＫ２〜１
６がシリアルデータのチャネルＣＨ２−１〜１６−１の
データのタイミングで出力されていることを示してい
る。FIG. 2B shows a channel clock CHCK.
1 is serial data IN1, OUT1, IN2, OUT
The data of the channel CH1-1 of the second channel is output at the timing of the beginning of the data.
6 is output at the timing of the data of the serial data channels CH2-1 to 16-1.

【０００７】そして、一例を挙げれば回線終端装置２０
−１は、チャネルクロックＣＨＣＫ１のタイミングでシ
リアルデータＯＵＴ１，ＩＮ１のフレーム内のＣＨ１−
１のデータのみをそれぞれ入力又は出力する。Then, as an example, the line terminating device 20
-1 is CH1- in the frame of the serial data OUT1, IN1 at the timing of the channel clock CHCK1.
Only one data is input or output, respectively.

【０００８】図１１は、図１０（１）に示したフレーム
を６個集めて構成したマルチフレーム構成例を示してお
り、回線終端装置２０−１（図９参照）が入力するデー
タは、マルチフレームの各フレーム１〜６からチャネル
クロックＣＨＣＫ１（図１０（２）参照）のタイミング
で順次入出力されるチャネルＣＨ１−１〜ＣＨ１−６の
データ１〜６である。FIG. 11 shows a multi-frame configuration example in which the six frames shown in FIG. 10 (1) are collected, and the data input to the line terminating device 20-1 (see FIG. 9) is a multi-frame. The data 1 to 6 of the channels CH1-1 to CH1-6 are sequentially input / output from each of the frames 1 to 6 at the timing of the channel clock CHCK1 (see FIG. 10B).

【０００９】このような回線終端装置においては、フレ
ームの連続性を監視して、マルチフレーム全体としての
フレーム同期を確立することが必要となる。In such a line terminating device, it is necessary to monitor the continuity of frames and establish frame synchronization for the entire multiframe.

【００１０】[0010]

【従来の技術】図１２は、図９の各回線終端装置２０−
１〜２０−３２に含まれる回線終端装置（以下、符号
「２０」で示す。）を示している。この回線終端装置２
０はシリアルデータＯＵＴ１（又はＯＵＴ２：以後、Ｏ
ＵＴと称する。）を入力し、フレームパターンを抽出し
てフレーム同期の確立を行い、自局宛のデータを抽出し
て受信データとして出力する。2. Description of the Related Art FIG. 12 shows each line termination device 20- of FIG.
1 to 20-32 are included in the line terminator (hereinafter, indicated by reference numeral "20"). This line terminator 2
0 indicates serial data OUT1 (or OUT2: hereinafter, O
Called UT. ) Is input, a frame pattern is extracted to establish frame synchronization, data addressed to the local station is extracted and output as received data.

【００１１】回線終端装置２０は、受信データ取込回路
１、受信データラッチ回路２、受信データレジスタ回路
３、内部クロック作成回路８、チャネルクロック検出回
路１０、タイマ・カウンタ１１、及びフレーム同期回路
４（破線部分）で構成されている。The line terminating device 20 includes a received data capture circuit 1, a received data latch circuit 2, a received data register circuit 3, an internal clock generation circuit 8, a channel clock detection circuit 10, a timer counter 11, and a frame synchronization circuit 4. (Broken line part).

【００１２】受信データ取込回路１は、シリアルデータ
ＯＵＴとチャネルクロックＣＨＣＫを入力して１チャネ
ル分のデータＤ１を出力し、受信データラッチ回路２
は、このデータＤ１とチャネルクロックＣＨＣＫとフレ
ーム同期回路４からのフレーム番号Ｎとを入力してデー
タＤ２を出力する。The received data latch circuit 1 receives the serial data OUT and the channel clock CHCK, outputs the data D1 for one channel, and receives the received data latch circuit 2.
Inputs the data D1, the channel clock CHCK, and the frame number N from the frame synchronization circuit 4, and outputs the data D2.

【００１３】受信データレジスタ回路３は、データＤ２
と内部クロック検出回路１０からの内部クロックＣＫ、
フレーム同期回路４からのフレーム番号Ｎ、及びフレー
ムの判定結果Ｊを入力して受信データを出力する。The reception data register circuit 3 receives the data D2.
And the internal clock CK from the internal clock detection circuit 10,
The frame number N and the frame determination result J from the frame synchronization circuit 4 are input and the received data is output.

【００１４】フレーム同期回路４は、フレームカウンタ
回路５、マルチフレーム判定回路６、マルチフレーム同
期検出／保護回路７で構成されている。The frame synchronization circuit 4 comprises a frame counter circuit 5, a multi-frame determination circuit 6 and a multi-frame synchronization detection / protection circuit 7.

【００１５】なお，マルチフレーム判定回路６とマルチ
フレーム同期検出／保護回路７とでマルチフレーム同期
回路１２を構成している。The multiframe determination circuit 6 and the multiframe synchronization detection / protection circuit 7 constitute a multiframe synchronization circuit 12.

【００１６】チャネルクロックＣＨＣＫは、フレームカ
ウンタ回路５と内部クロック作成回路８とチャネルクロ
ック断検出回路１０とに共通に入力されている。The channel clock CHCK is commonly input to the frame counter circuit 5, the internal clock generation circuit 8 and the channel clock loss detection circuit 10.

【００１７】フレームカウンタ回路５はフレーム番号Ｎ
を出力し、内部クロック作成回路８は内部クロックＣＫ
を出力し、チャネルクロック断検出回路１０はチャネル
クロック断検出信号を出力し、この検出信号を受けてタ
イマ・カウンタ１１はリセット信号Ｒを出力する。この
リセット信号Ｒは、フレーム同期回路４全体のリセット
信号となっている。The frame counter circuit 5 has a frame number N.
And the internal clock generation circuit 8 outputs the internal clock CK
, The channel clock loss detection circuit 10 outputs a channel clock loss detection signal, and the timer counter 11 outputs the reset signal R in response to the detection signal. The reset signal R is a reset signal for the entire frame synchronization circuit 4.

【００１８】マルチフレーム判定回路６は、受信データ
ラッチ回路２からのフレーム識別番号（信号）とフレー
ム番号Ｎと内部クロックＣＫを入力し、判定結果Ｊを出
力する。The multi-frame judgment circuit 6 receives the frame identification number (signal), the frame number N and the internal clock CK from the reception data latch circuit 2 and outputs the judgment result J.

【００１９】マルチフレーム同期検出／保護回路７は、
マルチフレームの同期確立の判定結果Ｊとフレーム番号
Ｎと内部クロックＣＫを入力し、同期状態Ｓを出力す
る。この同期状態Ｓはフレームカウンタ回路５に初期化
信号として与えられている。The multi-frame sync detection / protection circuit 7 is
The determination result J of establishment of multiframe synchronization, the frame number N, and the internal clock CK are input, and the synchronization state S is output. This synchronization state S is given to the frame counter circuit 5 as an initialization signal.

【００２０】図１３は、図１２のフレーム同期回路４を
含む回線終端装置２０の動作例を示しており、この例に
おいてはチャネルクロックＣＨＣＫが正常な周期で常に
入力されているものとしている。FIG. 13 shows an operation example of the line terminating device 20 including the frame synchronization circuit 4 of FIG. 12, and in this example, the channel clock CHCK is always input in a normal cycle.

【００２１】なお、マルチフレームはフレーム番号１〜
６の連続した６個のフレームで構成されている。The multi-frames have frame numbers 1 to
It is composed of 6 consecutive 6 frames.

【００２２】受信データ取込回路１は、シリアルデータ
ＯＵＴ（同図（２））からチャネルクロックＣＨＣＫ
（図１３（１））のタイミングで１チャネル分のデータ
及びフレーム識別番号を抽出し、このシリアルデータを
パラレルデータに変換してデータＤ１（同図（４））と
して出力する。The reception data acquisition circuit 1 receives the channel clock CHCK from the serial data OUT ((2) in the figure).
Data of one channel and a frame identification number are extracted at the timing of ((1) in FIG. 13), the serial data is converted into parallel data and output as data D1 ((4) in FIG. 13).

【００２３】フレームカウンタ回路５は、フレーム識別
番号と同じ値のフレーム番号Ｎ（同図（３））をカウン
ト値“１”〜“６”として順次出力する。The frame counter circuit 5 sequentially outputs the frame number N ((3) in the figure) having the same value as the frame identification number as the count values "1" to "6".

【００２４】受信データラッチ回路２は、受信データ取
込回路１がチャネルクロックＣＨＣＫのタイミングで順
次出力するデータＤ１（ＣＨ１−１〜ＣＨ１−６）及び
フレーム識別番号を、順次パラレルにラッチして６フレ
ーム分のデータＤ２（同図（５））として出力する。な
お、受信データラッチ回路２は、フレーム識別番号をデ
ータＤ１のフレーム識別番号部分のみ抽出してマルチフ
レーム判定回路６に出力する。The reception data latch circuit 2 sequentially latches in parallel the data D1 (CH1-1 to CH1-6) and the frame identification number which the reception data capturing circuit 1 outputs at the timing of the channel clock CHCK, and 6 The data is output as frame data D2 ((5) in the figure). The received data latch circuit 2 extracts only the frame identification number portion of the data D1 from the frame identification number and outputs it to the multi-frame determination circuit 6.

【００２５】マルチフレーム同期回路１２は、内部クロ
ックＣＫのタイミングで、フレーム番号Ｎが最終フレー
ム番号“６”であり且つフレーム識別番号１〜６が連続
している（データラッチ回路２のフレーム識別番号に対
応する出力が所定の連続したマルチフレームのパターン
となっている）とき、マルチフレームが「連続してい
る」と判定し「０／１」の判定結果Ｊを出力する。In the multi-frame synchronization circuit 12, the frame number N is the final frame number "6" and the frame identification numbers 1 to 6 are continuous at the timing of the internal clock CK (the frame identification number of the data latch circuit 2). When the output corresponding to is a predetermined continuous multi-frame pattern), it is determined that the multi-frames are "continuous" and the determination result J of "0/1" is output.

【００２６】すなわち、シリアルデータバスＳＤＢから
入力するマルチフレームの位相（フレーム識別番号）
と、フレームカウンタ回路５の位相（フレーム番号Ｎ）
を比較してフレームの連続性を判定している。That is, the phase of the multi-frame input from the serial data bus SDB (frame identification number)
And the phase of the frame counter circuit 5 (frame number N)
To determine the continuity of frames.

【００２７】また、マルチフレーム同期回路１２は、偶
然同期が確立した様に見える場合を排除するため、判定
結果Ｊとフレーム番号Ｎに基づいて数回以上連続してマ
ルチフレームの同期が確立したことを検出する前方又は
後方保護を行った後、同期確立中で有るか否かを示す同
期状態Ｓを出力する。Further, the multi-frame synchronization circuit 12 establishes multi-frame synchronization continuously several times or more based on the judgment result J and the frame number N in order to eliminate the case where synchronization seems to be established by chance. After performing the front or rear protection for detecting, the synchronization state S indicating whether or not the synchronization is being established is output.

【００２８】すなわち、受信データラッチ回路２のフレ
ーム識別番号に対応する出力端子に所定のパターンが、
所定の周期（フレームカウンタ回路が示すフレーム番号
で判定）で所定の回数以上連続して出力されるときを
「同期確立中である」と見倣す。That is, a predetermined pattern is output to the output terminal corresponding to the frame identification number of the received data latch circuit 2.
The case where the output is continuously performed a predetermined number of times or more in a predetermined cycle (determined by the frame number indicated by the frame counter circuit) is regarded as “establishing synchronization”.

【００２９】そして、フレームカウンタ回路５は、同期
確立中であることを示す同期状態Ｓを入力して、カウン
ト動作を継続する。Then, the frame counter circuit 5 inputs the synchronization state S indicating that synchronization is being established, and continues the counting operation.

【００３０】なお、内部クロックＣＫは、後述するよう
にチャネルクロックＣＨＣＫが正常な周期で内部クロッ
ク作成回路８に入力されている限り、チャネルクロック
ＣＨＣＫと同じ周期と見倣してよい。The internal clock CK may be regarded as having the same period as the channel clock CHCK as long as the channel clock CHCK is input to the internal clock generating circuit 8 at a normal period as described later.

【００３１】また、受信データレジスタ回路３も、判定
結果Ｊとフレーム番号Ｎに基づいて、マルチフレーム同
期が確立中の状態であるとき内部クロックＣＫのタイミ
ングで１マルチフレーム分の正常なデータＤ２を記憶し
て受信データ（同図（８））として出力する。The reception data register circuit 3 also outputs the normal data D2 for one multiframe at the timing of the internal clock CK based on the judgment result J and the frame number N when the multiframe synchronization is being established. It is stored and output as received data ((8) in the figure).

【００３２】以上の一連の動作によりマルチフレーム同
期の確立の監視を行うことが出来るが、連続性が崩れた
場合にはフレーム同期を再び取り直して再度連続性の監
視を行うこととなる。The establishment of multi-frame synchronization can be monitored by the above series of operations, but if the continuity is lost, the frame synchronization is re-acquired and the continuity is monitored again.

【００３３】上記の動作例では、チャネルクロックＣＨ
ＣＫの周期が変動する例を述べたが、チャネルクロック
ＣＨＣＫが断になった場合の動作について説明する。In the above operation example, the channel clock CH
Although the period of CK has made an example of variation, Ji Yanerukurokku CHCK a description will be given of the operation when it becomes off.

【００３４】上記の動作例では、はチャネルクロックＣ
ＨＣＫが正常な周期で入力される例を述べたが、チャネ
ルクロックＣＨＣＫが断になった場合の動作について説
明する。In the above operation example, is the channel clock C
The example in which the HCK is input in the normal cycle has been described, but the operation when the channel clock CHCK is disconnected will be described.

【００３５】チャネルクロック断検出回路１０、タイマ
カウンタ１１、及び内部クロック作成回路８が無い場
合、受信データ取込回路１、受信データラッチ回路２、
及びフレームカウンタ５は、チャネルクロックＣＨＣＫ
が断のとき動作を停止し、停止した時点のデータＤ１，
Ｄ２及びフレーム番号Ｎを維持したままの状態となる。When the channel clock loss detection circuit 10, the timer counter 11, and the internal clock generation circuit 8 are not provided, the reception data acquisition circuit 1, the reception data latch circuit 2,
And the frame counter 5 uses the channel clock CHCK.
Is stopped, the operation is stopped, and the data D1,
D2 and the frame number N are maintained.

【００３６】また図１２の内部クロックＣＫはチャネル
クロックＣＨＣＫになるため、フレーム同期回路４は同
期が外れたことを検出することができず誤った「同期確
立中」を示す状態信号Ｓを出力し続け、チャネルクロッ
クＣＨＣＫが入力されるまで回線が断状態のままデータ
の取り込みが行えなくなる。Further, since the internal clock CK of FIG. 12 becomes the channel clock CHCK, the frame synchronization circuit 4 cannot detect the loss of synchronization and outputs the erroneous state signal S indicating "synchronization is being established". Then, until the channel clock CHCK is input, the line cannot be taken in and the data cannot be taken in.

【００３７】最悪の場合、長時間回線が断した状態にな
るため、この断状態を検出する必要がある。In the worst case, since the line is disconnected for a long time, it is necessary to detect this disconnection.

【００３８】そこで、図１２に示したチャネルクロック
断検出回路１０とタイマ・カウンタ１１が設けられてお
り、チャネルクロック断検出回路１０はチャネルクロッ
クＣＨＣＫが断になったことをタイマ・カウンタ１１に
出力する。Therefore, the channel clock loss detection circuit 10 and the timer counter 11 shown in FIG. 12 are provided, and the channel clock loss detection circuit 10 outputs to the timer counter 11 that the channel clock CHCK is disconnected. To do.

【００３９】タイマ・カウンタ１１は、内部クロックＣ
Ｋをカウントし、所定のカウント値になったときリセッ
ト信号Ｒを出力し、フレームカウンタ回路５とマルチフ
レーム同期回路１２を初期状態に戻す。The timer / counter 11 has an internal clock C.
K is counted, a reset signal R is output when a predetermined count value is reached, and the frame counter circuit 5 and the multi-frame synchronization circuit 12 are returned to the initial state.

【００４０】さらに、チャネルクロックＣＨＣＫの断に
起因する回線終端装置の動作停止を防ぐため、チャネル
クロックＣＨＣＫの代用クロックとして内部クロックＣ
Ｋで受信データ取込回路１、受信データラッチ回路２、
及びフレームカウンタ回路５を供給して動作させる。Further, in order to prevent the operation of the line terminator from being interrupted due to the disconnection of the channel clock CHCK, the internal clock C is used as a substitute clock for the channel clock CHCK.
With K, the reception data acquisition circuit 1, the reception data latch circuit 2,
Also, the frame counter circuit 5 is supplied and operated.

【００４１】図１４は、図１２における内部クロック作
成回路８を示しており、ＯＲ回路８ａとカウンタ８ｂと
デコーダ８ｃとで構成されている。FIG. 14 shows the internal clock generating circuit 8 in FIG. 12, which is composed of an OR circuit 8a, a counter 8b and a decoder 8c.

【００４２】カウンタ８ｂは、入力端子ＣＬＫに入力さ
れるマスタクロックＭＣＬＫをカウントして出力端子Ｑ
からカウント値を出力し、デコーダ８ｃは、カウンタ８
ｂの該カウント値がチャネルクロックＣＨＣＫの周期に
相当した値になるときロード信号Ｌを出力する。The counter 8b counts the master clock MCLK input to the input terminal CLK and outputs it at the output terminal Q.
Outputs the count value from the decoder 8c, and the decoder 8c
When the count value of b becomes a value corresponding to the cycle of the channel clock CHCK, the load signal L is output.

【００４３】ＯＲ回路８ａは、ロード信号Ｌ又はチャネ
ルクロックＣＨＣＫが入力されたときカウンタ８ｂにロ
ード命令ＬＤを出力する。カウンタ８ｂは、このロード
命令ＬＤを受けて初期値（カウンタ８ｂがカウントアッ
プする場合は「０」）に設定され、マスタクロックＭＣ
ＬＫをカウントする。The OR circuit 8a outputs a load instruction LD to the counter 8b when the load signal L or the channel clock CHCK is input. The counter 8b is set to an initial value (“0” when the counter 8b counts up) in response to the load instruction LD, and the master clock MC
Count LK.

【００４４】この結果、カウンタ８ｂは、通常はチャネ
ルクロックＣＨＣＫによって初期設定される。チャネル
クロックＣＨＣＫが断状態になったとき、カウンタ８ｂ
は、カウント値がチャネルクロックＣＨＣＫの周期に相
当する値になったタイミングで、デコーダ８ｃから出力
されるロード信号Ｌによって初期設定されることにな
る。As a result, the counter 8b is normally initialized by the channel clock CHCK. When the channel clock CHCK is cut off, the counter 8b
Will be initialized by the load signal L output from the decoder 8c at the timing when the count value becomes a value corresponding to the cycle of the channel clock CHCK.

【００４５】従って、チャネルクロックＣＨＣＫが断と
なった場合においても、カウンタ８ｂの出力端子Ｑから
チャネルクロックＣＨＣＫの代用クロックとして内部ク
ロックＣＫを取り出すことができる。Therefore, even when the channel clock CHCK is disconnected, the internal clock CK can be taken out from the output terminal Q of the counter 8b as a substitute clock for the channel clock CHCK.

【００４６】図１５は、上記の内部クロック作成回路８
に入力されたチャネルクロックＣＨＣＫと作成された内
部クロックＣＫとの位相を示している。FIG. 15 shows the internal clock generation circuit 8 described above.
3 shows the phases of the channel clock CHCK input to the internal clock CK and the created internal clock CK.

【００４７】同図（１）は、チャネルクロックＣＨＣＫ
が正常な周期で入力された場合を示しており、チャネル
クロックＣＨＣＫのパルスＰ１に対応する内部クロック
ＣＫのパルスｐ１は、次のパルスＰ２と同じタイミング
で出力される。以後同様にパルスＰ２〜Ｐ６に対応する
パルスｐ２〜ｐ６がチャネルクロックＣＨＣＫの１周期
分遅れて出力されている。FIG. 1A shows the channel clock CHCK.
Is input in a normal cycle, and the pulse p1 of the internal clock CK corresponding to the pulse P1 of the channel clock CHCK is output at the same timing as the next pulse P2. Thereafter, similarly, the pulses p2 to p6 corresponding to the pulses P2 to P6 are output with a delay of one cycle of the channel clock CHCK.

【００４８】同図（２）はチャネルクロックＣＨＣＫが
正常な周期より短い周期で入力された場合を示してお
り、チャネルクロックＣＨＣＫのパルスＰ３の次のパル
スＰ４が短周期で入力されるとカウンタ８ｂはこのパル
スＰ４で“０”に初期設定されるため、内部クロックの
パルスｐ３（破線で示す）は出力されず、パルスＰ４の
タイミングから正常周期後にパルスｐ４が出力されてい
る。FIG. 2B shows the case where the channel clock CHCK is input in a cycle shorter than the normal cycle, and when the pulse P4 next to the pulse P3 of the channel clock CHCK is input in a short cycle, the counter 8b. Is initially set to "0" by the pulse P4, the internal clock pulse p3 (shown by the broken line) is not output, and the pulse p4 is output after a normal cycle from the timing of the pulse P4.

【００４９】また、パルスＰ６の次にパルスＰ７，Ｐ８
が連続して短周期で入力された場合はパルスｐ６，ｐ７
は出力されず、パルスＰ８のタイミングから正常周期の
後、パルスｐ８が出力される。Further, the pulse P6 is followed by the pulses P7 and P8.
Is input continuously in a short cycle, pulses p6 and p7
Is not output, and the pulse p8 is output after a normal period from the timing of the pulse P8.

【００５０】同図（３）はチャネルクロックＣＨＣＫが
正常な周期より長く且つ２倍の周期より短い周期で入力
された場合を示しており、パルスＰ２の次のパルスＰ３
が長周期で入力されるとパルスｐ１の次のパルスｐ２を
正常な周期で出力する。FIG. 3C shows the case where the channel clock CHCK is input with a period longer than the normal period and shorter than twice the normal period, which is the pulse P3 next to the pulse P2.
Is input in a long cycle, the pulse p2 next to the pulse p1 is output in a normal cycle.

【００５１】さらに、カウンタ８ｂがパルスＰ３で
“０”に初期設定されるため、パルスｐ３はパルスＰ３
から正常周期が経過した後に出力される。Further, since the counter 8b is initialized to "0" by the pulse P3, the pulse p3 changes to the pulse P3.
Is output after the normal cycle has passed.

【００５２】同様に、パルスＰ４の次に連続して長周期
のパルスＰ５，Ｐ６が発生した場合は、パルスｐ４，ｐ
５，ｐ６がそれぞれパルスＰ４，Ｐ５，Ｐ６から正常周
期で出力される。Similarly, when pulses P5 and P6 having a long period are generated consecutively after the pulse P4, the pulses p4 and p4 are generated.
5 and p6 are output in the normal cycle from the pulses P4, P5 and P6, respectively.

【００５３】同図（４）はチャネルクロックＣＨＣＫが
正常な周期の２倍以上長い周期で入力された場合を示し
ている。これは例えば、チャネルクロックＣＨＣＫのパ
ルスＰ２とＰ７の間のパルスＰ３〜Ｐ６までのパルスが
欠けている場合に相当する。FIG. 4D shows the case where the channel clock CHCK is input at a cycle longer than twice the normal cycle. This corresponds to, for example, the case where the pulses P3 to P6 between the pulses P2 and P7 of the channel clock CHCK are missing.

【００５４】カウンタ８ｂは、ＯＲ回路８ａを介したチ
ャネルクロックＣＨＣＫのパルスＰ３〜Ｐ６によるＬＤ
命令の代わりにデコーダ８ｃから正常な周期で出力され
るロード信号Ｌによって順次“０”に初期設定されてフ
リーランの状態となり、内部クロックのパルスｐ１から
正常な周期でパルスｐ２〜ｐ６を順次発生する。The counter 8b is an LD for the pulses P3 to P6 of the channel clock CHCK via the OR circuit 8a.
Instead of an instruction, the load signal L output from the decoder 8c in a normal cycle is sequentially initialized to "0" to be in a free-run state, and pulses p2 to p6 are sequentially generated in a normal cycle from the pulse p1 of the internal clock. To do.

【００５５】このように、チャネルクロックＣＨＣＫの
周期が正常である場合は、チャネルクロックＣＨＣＫと
内部クロックＣＫの位相は一致し、周期が正常でない場
合、チャネルクロックＣＨＣＫに対応した位置で内部ク
ロックＣＫの欠落やチャネルクロックＣＨＣＫと内部ク
ロックＣＫとの位相ずれが発生する。As described above, when the cycle of the channel clock CHCK is normal, the phases of the channel clock CHCK and the internal clock CK match, and when the cycle is not normal, the internal clock CK of the internal clock CK is located at a position corresponding to the channel clock CHCK. A dropout or a phase shift between the channel clock CHCK and the internal clock CK occurs.

【００５６】一方、チャネルクロックＣＨＣＫが断した
場合は、内部クロックＣＫはチャネルクロックＣＨＣＫ
の欠落した位置に発生し、チャネルクロックＣＨＣＫの
代用クロックとすることが出来ることが分かる。On the other hand, when the channel clock CHCK is cut off, the internal clock CK is the channel clock CHCK.
It can be seen that it can be used as a substitute clock for the channel clock CHCK, which is generated at the position where is missing.

【００５７】[0057]

【発明が解決しようとする課題】[Problems to be Solved by the Invention]

（１）上記の従来例においては、チャネルクロックが断
状態となることを想定してチャネルクロック断検出回路
１０及びタイマ・カウンタ１１を必要とするという課題
があった。(1) In the above-mentioned conventional example, there is a problem that the channel clock loss detection circuit 10 and the timer / counter 11 are required on the assumption that the channel clock is in a disconnected state.

【００５８】（２）また、上記の従来例では、チャネル
クロックが正常な周期の場合とチャネルクロックが断し
た場合について述べが、チャネルクロックＣＨＣＫの周
期が長／短周期に変動する場合も考えられる。(2) Further, in the above-mentioned conventional example, the case where the channel clock has a normal cycle and the case where the channel clock is disconnected have been described. However, a case where the cycle of the channel clock CHCK fluctuates into long / short cycles is also conceivable. .

【００５９】これについて図１６〜図２０を参照して説
明する。なお、各図の（１）〜（４ｂ）はそれぞれ対応
している。This will be described with reference to FIGS. 16 to 20. Note that (1) to (4b) in each figure correspond to each other.

【００６０】図１６は、図１５（２）に対応して、チャ
ネルクロックＣＨＣＫが短周期で発生した場合のフレー
ムカウンタ回路５の動作例（１）を示している。FIG. 16 shows an operation example (1) of the frame counter circuit 5 when the channel clock CHCK is generated in a short cycle, corresponding to FIG. 15 (2).

【００６１】同図（２）は、シリアルデータに含まれる
フレーム識別番号を示し、同図（３）は、同図（１）の
チャネルクロックＣＨＣＫを入力したフレームカウンタ
回路５が出力する内部クロックＣＫを示している。FIG. 2B shows the frame identification number included in the serial data, and FIG. 3C shows the internal clock CK output from the frame counter circuit 5 to which the channel clock CHCK of FIG. 1A is input. Is shown.

【００６２】同図（４ａ）は、フレームカウンタ回路５
が同図（１）のチャネルクロックＳＣＫをカウントした
場合のカウント値を示し、同図（４ｂ）は、チャネルク
ロックＣＨＣＫの代用として内部クロックＣＫを仮にカ
ウントした場合のカウント値を示している。FIG. 4A shows the frame counter circuit 5.
Shows the count value when the channel clock SCK of FIG. 1A is counted, and FIG. 4B shows the count value when the internal clock CK is provisionally counted in place of the channel clock CHCK.

【００６３】この動作例においては、フレームカウンタ
回路５のカウント値（同図（４））は、チャネルクロッ
クＣＨＣＫをカウントする場合（同図（４ａ））のみに
シリアルデータのフレーム識別番号（同図（２））と同
じになることが分かる。In this operation example, the count value of the frame counter circuit 5 ((4) in the figure) is the frame identification number of the serial data ((4a) in the figure) only when the channel clock CHCK is counted ((4a) in the figure). It turns out that it becomes the same as (2)).

【００６４】図１７は、図１５（３）に対応して、チャ
ネルクロックＣＨＣＫが正常な周期より長く且つ２周期
未満の長さの周期で発生した場合のフレームカウンタ回
路５の動作例（２）を示している。FIG. 17 corresponds to FIG. 15 (3) and shows an operation example (2) of the frame counter circuit 5 when the channel clock CHCK is generated in a cycle longer than the normal cycle and less than two cycles. Is shown.

【００６５】この動作例では、フレームカウンタ回路５
のカウント値（同図（４））は、チャネルクロックＣＨ
ＣＫと内部クロックＣＫのいずれをカウントしても（同
図（４ａ），（４ｂ））シリアルデータのフレーム識別
番号（同図（２））と同じになることが分かる。In this operation example, the frame counter circuit 5
The count value ((4) in the figure) is the channel clock CH
It can be seen that no matter which of the CK and the internal clock CK is counted ((4a), (4b) in the figure), the frame identification number of the serial data ((2) in the figure) is the same.

【００６６】図１８は、図１５（４）に対応して、チャ
ネルクロックＣＨＣＫが正常な周期の２倍以上の長さの
周期（長周期）で発生した場合のフレームカウンタ回路
５の動作例（３）を示している。FIG. 18 corresponds to FIG. 15 (4) and shows an operation example of the frame counter circuit 5 when the channel clock CHCK is generated in a cycle (long cycle) having a length twice or more the normal cycle (long cycle). 3) is shown.

【００６７】この動作例では、フレームカウンタ回路５
のカウント値（同図（４））は、内部クロックＣＫをカ
ウントしたとき（同図（４ｂ））のみシリアルデータの
フレーム識別番号（同図（２））と同じになることが分
かる。In this operation example, the frame counter circuit 5
It can be seen that the count value ((4) in the figure) becomes the same as the frame identification number ((2) in the figure) of the serial data only when the internal clock CK is counted ((4b) in the figure).

【００６８】図１９は、チャネルクロックＣＨＣＫが短
周期から長周期に変動した場合のフレームカウンタ回路
５の動作例（４）を示している。FIG. 19 shows an operation example (4) of the frame counter circuit 5 when the channel clock CHCK changes from a short cycle to a long cycle.

【００６９】この動作例では、フレームカウンタ回路５
のカウント値（同図（４））は、チャネルクロックＣＨ
ＣＫをカウントしたとき（同図（４ａ））のみシリアル
データのフレーム識別番号（同図（２））と同じになる
ことが分かる。In this operation example, the frame counter circuit 5
The count value ((4) in the figure) is the channel clock CH
It can be seen that only when the CK is counted ((4a) in the figure), the frame identification number of the serial data ((2) in the figure) is the same.

【００７０】図２０は、チャネルクロックＣＨＣＫが長
周期から短周期に変動した場合のフレームカウンタ回路
５の動作例（５）を示している。FIG. 20 shows an operation example (5) of the frame counter circuit 5 when the channel clock CHCK changes from a long cycle to a short cycle.

【００７１】この動作例では、フレームカウンタ回路５
のカウント値（同図（４））は、チャネルクロックＣＨ
ＣＫをカウントしたとき（同図（４ａ））のみシリアル
データのフレーム識別番号（同図（２））と同じになる
ことが分かる。In this operation example, the frame counter circuit 5
The count value ((4) in the figure) is the channel clock CH
It can be seen that only when the CK is counted ((4a) in the figure), the frame identification number of the serial data ((2) in the figure) is the same.

【００７２】以上、シリアルデータのフレーム識別番号
がチャネルクロックＣＨＣＫの周期でインクリメントさ
れていることを前提としてまとめると下記のようにな
る。The above is summarized as follows on the premise that the frame identification number of the serial data is incremented in the cycle of the channel clock CHCK.

【００７３】フレームカウンタ回路５がチャネルクロッ
クＣＨＣＫでカウントした場合は、図１８に示したよう
に２周期以上の長周期（パルス断）であるとき、カウン
ト値（同図（４ａ））はフレーム識別番号（同図
（２））と一致しない。When the frame counter circuit 5 counts with the channel clock CHCK and the cycle is a long cycle (pulse break) of two cycles or more as shown in FIG. 18, the count value ((4a) in the figure) indicates the frame identification. It does not match the number ((2) in the figure).

【００７４】一方、フレームカウンタ回路５が、内部ク
ロックＣＫでカウントした場合は、図１６、図１９、及
び図２０に示したようにカウント値（同図（４ｂ））は
フレーム識別番号（同図（２））と一致しない。On the other hand, when the frame counter circuit 5 counts with the internal clock CK, the count value ((4b) in the figure) is the frame identification number (see the same figure) as shown in FIGS. 16, 19 and 20. Does not match (2)).

【００７５】従って、フレームカウンタ回路が正常なカ
ウント値（フレーム番号Ｎ）を示さず、正常なデータが
来ていても異常なフレームであるとして誤認識してしま
うことになる。Therefore, the frame counter circuit does not show a normal count value (frame number N), and even if normal data comes, it is erroneously recognized as an abnormal frame.

【００７６】従って本発明は、マルチフレームを構成す
るシリアルデータから１フレーム分のチャネルデータ及
びフレーム識別番号をチャネルクロックで取り込む受信
データ取込回路と、該チャネルデータ及び該フレーム識
別番号を順次ラッチして１マルチフレーム分のマルチフ
レームデータ及び該フレーム識別番号を保持する受信デ
ータラッチ回路と、該チャネルクロックの正常時の周期
と同じ周期の内部クロックを作成する内部クロック作成
回路と、該チャネルクロック又は該内部クロックをカウ
ントしてフレーム番号を出力するフレームカウンタ回路
と、１マルチフレーム分の該フレーム識別番号及び該フ
レーム番号に基づいてマルチフレームの同期状態を判定
するマルチフレーム同期回路とを備えた回線終端装置に
おいて、チャネルクロックが断した場合に対応する特別
なリセット回路を必要とせず、またチャネルクロックの
周期が変動した場合もフレームカウンタ回路がフレーム
識別番号と同じカウント値を示すようにすること課題と
する。Therefore, according to the present invention, a reception data fetch circuit for fetching one frame of channel data and a frame identification number from serial data constituting a multi-frame with a channel clock, and the channel data and the frame identification number are sequentially latched. A multi-frame data for one multi-frame and a reception data latch circuit for holding the frame identification number, an internal clock generation circuit for generating an internal clock having the same period as the normal period of the channel clock, and the channel clock or A line provided with a frame counter circuit that counts the internal clock and outputs a frame number, and a multiframe synchronization circuit that determines the synchronization state of the multiframe based on the frame identification number for one multiframe and the frame number. Channel at the terminating device Locks without requiring any special reset circuit corresponding to the case where the cross-sectional and frame counter circuit even if the cycle of the channel clock is changed to an object to ensure that show the same count value as the frame identification number.

【００７７】[0077]

【課題を解決するための手段】[Means for Solving the Problems]

〔１〕上記の課題を解決するため、本発明に係る回線終
端装置は、受信データラッチ回路が内部クロックで１マ
ルチフレーム分のマルチフレームデータ及びフレーム識
別番号を保持し、同期状態が外れたときマルチフレーム
同期回路がフレームカウンタ回路を初期化することがで
きる。[1] In order to solve the above problems, in the line terminating device according to the present invention, when the reception data latch circuit holds the multiframe data for one multiframe and the frame identification number by the internal clock and the synchronization state is lost. The multi-frame synchronization circuit can initialize the frame counter circuit.

【００７８】すなわち、受信データ取込回路はチャネル
クロックのタイミングでチャネルデータ及びフレーム識
別番号を取り込み、受信データラッチ回路は内部クロッ
クのタイミングで受信データ取込回路が取り込んだチャ
ネルデータ及びフレーム識別番号をシリアルに順次ラッ
チして保持する。That is, the received data fetch circuit fetches the channel data and the frame identification number at the timing of the channel clock, and the received data latch circuit fetches the channel data and the frame identification number fetched by the received data fetch circuit at the timing of the internal clock. Latch and hold serially.

【００７９】チャネルクロックが断となった場合、受信
データ取込回路はシリアルデータ及びフレーム識別番号
の取り込みを中止し、データを保持したままとなる。When the channel clock is cut off, the reception data fetch circuit stops fetching the serial data and the frame identification number and keeps the data.

【００８０】しかしながら、受信データラッチ回路は、
内部クロックのタイミングで保持された同じデータをマ
ルチフレームのフレーム数だけ繰り返し順次ラッチして
パラレル保持する。However, the reception data latch circuit is
The same data held at the timing of the internal clock is repeatedly latched for the number of frames of the multi-frame and held in parallel.

【００８１】従って、マルチフレーム同期回路は、受信
データラッチ回路が保持した１マルチフレーム分のフレ
ーム識別番号とフレームカウンタ回路からのフレーム番
号に基づき両者の不一致、すなわち連続性がないこと及
び同期外れと判定し、フレームカウンタ回路を初期化す
ることとなる。Therefore, the multi-frame synchronization circuit determines that there is a discrepancy between the two based on the frame identification number of one multi-frame held by the reception data latch circuit and the frame number from the frame counter circuit, that is, there is no continuity and loss of synchronization. The judgment is made and the frame counter circuit is initialized.

【００８２】この結果、回線終端装置はチャネルクロッ
クＣＨＣＫの断状態を特に検出する回路を必要としな
い。As a result, the line terminating device does not require a circuit for detecting the disconnection state of the channel clock CHCK.

【００８３】なお、フレームカウンタ回路５は、フレー
ム番号をチャネルクロックと内部クロックのいずれでカ
ウントしても良い。The frame counter circuit 5 may count the frame number with either the channel clock or the internal clock.

【００８４】そして、チャネルクロックと内部クロック
が同時に入力されるときのみチャネルデータ及びフレー
ム識別番号を受信データ取込回路に取り込むためのマス
ク回路を設ける。 [0084] Then, providing the mask circuit for fetching the received data acquisition circuit only channel data and the frame identification number when the channel clock and the internal clock is input at the same time.

【００８５】すなわち、チャネルクロックが正常な周期
で入力される場合にのみ、チャネルクロックと内部クロ
ックは同位相になる。従って、受信データ取込回路は、
通常の同位相のときのみシリアルデータからチャネルデ
ータ及びフレーム識別番号を取り込む。That is, the channel clock and the internal clock have the same phase only when the channel clock is input in a normal cycle. Therefore, the received data acquisition circuit
Channel data and a frame identification number are fetched from serial data only in the case of normal in-phase.

【００８６】一方、受信データ取込回路は、チャネルク
ロックが短周期及び長周期などの異常周期の場合や中断
した場合には、シリアルデータを取り込まない。On the other hand, the reception data capturing circuit does not capture serial data when the channel clock has an abnormal period such as a short period or a long period or is interrupted.

【００８７】そして、受信データラッチ回路は、内部ク
ロックのタイミングで受信データ取込回路からのデータ
及びフレーム識別番号を順次ラッチして保持する。Then, the reception data latch circuit sequentially latches and holds the data and the frame identification number from the reception data receiving circuit at the timing of the internal clock.

【００８８】以下、同様に、フレームカウンタ回路は初
期化されるので、回線終端装置は、チャネルクロックＣ
ＨＣＫの断を特に検出する回路を必要としないこととな
る。[0088] Hereinafter, in the same way, since the frame counter circuit is initialized, the line terminal devices, the channel clock C
Therefore, a circuit for specifically detecting the break of HCK is not required.

【００８９】[0089]

【００９０】〔２〕また、本発明に係る回線終端装置
は、上記の本発明〔１〕において、フレームカウンタ回
路が、チャネルクロックの周期を判定する判定回路と該
判定結果に基づいて該チャネルクロック又は内部クロッ
クでフレームカウンタをカウントする動作をさせること
ができる。[0090] The [2], the line terminal devices according to the present invention, Oite the above invention (1), the frame counter circuit, said on the basis of the determination circuit and the determination result the cycle of the channel clock The operation of counting the frame counter can be performed by the channel clock or the internal clock.

【００９１】すなわち、判定回路は、チャネルクロック
が周期の長さを判定しその判定結果に基づいて、チャネ
ルクロックまたは内部クロックでフレームカウンタをイ
ンクリメントすることにより、フレームカウンタ回路は
適切なクロックを選択することが可能となる。That is, the decision circuit decides the length of the cycle of the channel clock and, based on the decision result, increments the frame counter by the channel clock or the internal clock, so that the frame counter circuit selects an appropriate clock. It becomes possible.

【００９２】〔３〕さらに、本発明に係る回線終端装置
は、上記の本発明〔２〕において、判定回路は、チャネ
ルクロックの周期が正常周期又は短周期又は正常周期の
２倍未満若しくは２倍以上の周期であることを判定しチ
ャネルクロック又は内部クロックを選択するテーブルを
備えることも可能である。[ 3 ] Furthermore, in the line terminator according to the present invention, in the above-mentioned present invention [ 2 ], the determination circuit has a cycle of the channel clock that is a normal cycle, a short cycle, or less than or twice the normal cycle. It is also possible to provide a table for determining the above cycle and selecting the channel clock or the internal clock.

【００９３】すなわち、チャネルクロックの周期を、
正常な周期の場合、正常周期より短い場合、正常な
周期より２周期未満の長周期、及び ２周期以上の長周
期に分ける。That is, the cycle of the channel clock is
In the case of a normal cycle, if it is shorter than the normal cycle, it is divided into a long cycle of less than 2 cycles than the normal cycle and a long cycle of 2 cycles or more.

【００９４】そして、フレームカウンタ回路は、テーブ
ルに基づいて例えばの場合、チャネルクロック又は内
部クロックでカウントし、の場合、チャネルクロック
でカウントし、の場合、内部クロッククロックする。
の場合内部クロックを選択することが可能となる。Then, the frame counter circuit counts with the channel clock or the internal clock in the case of, based on the table, counts with the channel clock in the case of, and performs the internal clock clock in the case of.
In this case, the internal clock can be selected.

【００９５】上記のようにフレームカウンタ回路が、カ
ウントするクロックをチャネルクロック又は内部クロッ
クから選択した場合を、図１６〜図２０を参照して説明
する。A case where the frame counter circuit selects the clock to be counted from the channel clock or the internal clock as described above will be described with reference to FIGS. 16 to 20.

【００９６】図１６は、チャネルクロックＣＨＣＫ（同
図（１））が短周期の場合を示している。フレームカウ
ンタ回路５は、チャネルクロック（同図（４ａ））をカ
ウントすれば、カウント値（同図（４ａ））であるフレ
ーム番号とフレーム識別番号（同図（２））とは同じに
なる。FIG. 16 shows a case where the channel clock CHCK ((1) in the same figure) has a short cycle. When the frame counter circuit 5 counts the channel clock ((4a) in the figure), the frame number as the count value ((4a) in the figure) becomes the same as the frame identification number ((2) in the figure).

【００９７】図１７は、チャネルクロックＣＨＣＫ（同
図（１））が正常な２周期未満の長さの周期の場合を示
している。フレームカウンタ回路５は、まず内部クロッ
クＣＫ（同図（３））をカウントし、つぎに発生するチ
ャネルクロックＣＨＣＫ（同図（１））をカウントしな
ければ、フレーム識別番号（同図（２））とフレーム番
号（同図（４ｂ））は同じになる。FIG. 17 shows a case where the channel clock CHCK ((1) in the same figure) has a period of less than two normal periods. The frame counter circuit 5 first counts the internal clock CK ((3) in the figure), and if it does not count the channel clock CHCK ((1) in the figure) generated next, the frame identification number ((2) in the figure). ) And the frame number ((4b) in the figure) are the same.

【００９８】図１８は、チャネルクロックＣＨＣＫ（同
図（１））が正常な２周期以上の長さの周期の場合を示
している。フレームカウンタ回路５は、内部クロックＣ
Ｋ（同図（３））とチャネルクロックＣＨＣＫ（同図
（１））のいずれをカウントしても、カウント値（同図
（４ａ）、（４ｂ））であるフレーム番号とフレーム識
別番号（同図（２））とは同じになる。FIG. 18 shows a case where the channel clock CHCK ((1) in the figure) has a normal cycle of two or more cycles. The frame counter circuit 5 has an internal clock C.
Regardless of whether K ((3) in the figure) or CHCK ((1) in the figure) is counted, the frame number and the frame identification number (same as (4a) and (4b) in the figure) are counted values. It becomes the same as the figure (2)).

【００９９】図１９は、チャネルクロックＣＨＣＫ（同
図（１））が短周期の後に長周期となった場合を示して
いる。フレームカウンタ回路５は、チャネルクロックＣ
ＨＣＫ（同図（１））をカウントすれば、カウント値
（同図（４ａ））であるフレーム番号とフレーム識別番
号（同図（２））とは同じになる。FIG. 19 shows a case where the channel clock CHCK ((1) in the same figure) changes from a short cycle to a long cycle. The frame counter circuit 5 uses the channel clock C
When HCK ((1) in the figure) is counted, the frame number as the count value ((4a) in the figure) and the frame identification number ((2) in the figure) become the same.

【０１００】図２０は、チャネルクロックＣＨＣＫ（同
図（１））が長周期の後に短周期となった場合を示して
いる。フレームカウンタ回路５は、チャネルクロックＣ
ＨＣＫ（同図（１））でカウントすれば、カウント値
（同図（４ａ））であるフレーム番号とフレーム識別番
号（同図（２））とは同じになる。FIG. 20 shows a case in which the channel clock CHCK ((1) in the figure) changes from a long cycle to a short cycle. The frame counter circuit 5 uses the channel clock C
When counting with HCK ((1) in the figure), the frame number as the count value ((4a) in the figure) and the frame identification number ((2) in the figure) become the same.

【０１０１】この様にチャネルクロックの周期によりカ
ウントすべきクロックは選択すれば、フレームカウンタ
回路は、シリアルデータのフレーム識別番号と同じ値フ
レーム番号をカウントすることができる。By thus selecting the clocks to be counted according to the cycle of the channel clock, the frame counter circuit can count the frame number having the same value as the frame identification number of the serial data.

【０１０２】したがって、チャネルクロックが一時的な
異常周期から正常な周期に復帰した後において、フレー
ムカウンタ回路は、フレーム識別番号に対応したフレー
ム番号を示しているため同期外れになることはない。Therefore, after the channel clock recovers from the temporary abnormal cycle to the normal cycle, the frame counter circuit shows the frame number corresponding to the frame identification number, so that the synchronization is not lost.

【０１０３】〔４〕さらに本発明では、上記の本発明
〔１〕において、マルチフレーム同期回路が、同期外れ
になったとき又は同期が確立したときから所定の時間経
過したときまでそれぞれ同期外れ又は同期確立中の状態
が継続したとき同期外れまたは同期確立中である該同期
状態と判定することが好ましい。[0103] [4] Further, in the present invention, Oite the above invention (1), the multi-frame synchronization circuit are respectively synchronized until the predetermined time has elapsed from the time of establishment or synchronous when it becomes out of synchronization When the state of being out of sync or establishing synchronization continues, it is preferable to determine that the synchronization is out of synchronization or being in synchronization.

【０１０４】すなわち、チャネルクロックの周期の変動
やクロック断に起因する同期外れになったとき又は正常
の周期に戻って同期確立状態になったとき、一時的な同
期外れ又は同期確立状態でないことを確認するため所定
の時間同期外れまたは同期確立状態が継続するか否かの
判定行うことができる。That is, when the synchronization is lost due to the fluctuation of the cycle of the channel clock or the clock loss, or when the synchronization is returned to the normal period and the synchronization is established, it is determined that the synchronization is not temporarily lost or not established. For confirmation, it is possible to determine whether or not the synchronization is lost or the synchronization established state continues for a predetermined time.

【０１０５】従って、一時的な異常周期又はクロック断
は同期外れと見倣さず、一時的な同期確立状態を同期確
立状態と見倣すことはない。Therefore, a temporary abnormal period or clock loss is not regarded as a loss of synchronization, and a temporary synchronization establishment state is not regarded as a synchronization establishment state.

【０１０６】[0106]

【発明の実施の形態】図１は、本発明に係わる回線終端
装置の構成実施例（１）を示しており、図１２に示した
従来の構成と異なる点は、受信データラッチ回路２のク
ロック入力端子ＣＬＫにチャネルクロックＣＨＣＫの代
わりに内部クロックＣＫが入力されていることである。FIG. 1 shows a configuration embodiment (1) of a line terminating device according to the present invention. The difference from the conventional configuration shown in FIG. That is, the internal clock CK is input to the input terminal CLK instead of the channel clock CHCK.

【０１０７】また、チャネルクロック断検出回路１０及
びタイマ・カウンタ１１が除去されており、フレームカ
ウンタ回路５とマルチフレーム同期回路１２にリセット
信号Ｒが与えられていないことも異なっている。Also, the channel clock loss detection circuit 10 and the timer / counter 11 are removed, and the reset signal R is not applied to the frame counter circuit 5 and the multi-frame synchronization circuit 12, which is another difference.

【０１０８】さらに、フレームカウンタ回路５には、チ
ャネルクロックＣＨＣＫと内部クロックＣＫが入力され
ていることも異なっている。なお、この実施例では、こ
れらのクロックのいずれかを用いればよい。Further, it is different that the channel clock CHCK and the internal clock CK are input to the frame counter circuit 5. It should be noted that any of these clocks may be used in this embodiment.

【０１０９】動作において、チャネルクロックＣＨＣＫ
が回線終端装置２０に入力された場合、受信データ取込
回路１は、チャネルクロックＣＨＣＫのタイミングでシ
リアルデータを取り込む。In operation, the channel clock CHCK
Is input to the line terminating device 20, the reception data capturing circuit 1 captures serial data at the timing of the channel clock CHCK.

【０１１０】そして、受信データラッチ回路２は、チャ
ネルクロックＣＨＣＫと同位相の内部クロックＣＫで受
信データ取込回路１からデータＤ１を受信し、フレーム
番号１〜６に対応するデータ及びマルチフレームの連続
性を示すフレーム識別番号１〜６のパターンを出力す
る。Then, the reception data latch circuit 2 receives the data D1 from the reception data receiving circuit 1 with the internal clock CK having the same phase as the channel clock CHCK, and the data corresponding to the frame numbers 1 to 6 and the continuous multi-frame. The patterns of the frame identification numbers 1 to 6 indicating the sex are output.

【０１１１】以後、図１２で示した従来の回線終端装置
２０と同様の動作でマルチフレームの判定と検出保護が
行われマルチフレーム同期の確立状態を検出する。Thereafter, by the same operation as that of the conventional line terminating device 20 shown in FIG. 12, multiframe determination and detection protection are carried out to detect the establishment state of multiframe synchronization.

【０１１２】一方、チャネルクロックＣＨＣＫが断とな
った場合、受信データ取込回路１はシリアルデータＯＵ
Ｔからデータを取り込むことができず、前に取り込んだ
１フレーム分のデータを保持している。従って、受信デ
ータラッチ回路２は、内部クロックＣＫで連続したフレ
ーム識別番号を示すパターンをラッチせずフレーム同期
外れを検出することができる。On the other hand, when the channel clock CHCK is cut off, the reception data receiving circuit 1 outputs the serial data OU.
Data cannot be fetched from T, and the previously fetched data for one frame is retained. Therefore, the reception data latch circuit 2 can detect the loss of frame synchronization without latching the pattern indicating the continuous frame identification number with the internal clock CK.

【０１１３】以後、マルチフレーム判定回路６とマルチ
フレーム同期検出／保護回路７において、通常の動作で
「マルチフレームの同期外れ」が検出されることとな
る。After that, the multi-frame determination circuit 6 and the multi-frame synchronization detection / protection circuit 7 detect "out-of-synchronization of multi-frames" in a normal operation.

【０１１４】従って、図１２に示された従来の回線終端
装置２０と異なりチャネルクロック断検出回路１０とタ
イマ・カウンタ１１は特に必要としない。Therefore, unlike the conventional line terminator 20 shown in FIG. 12, the channel clock loss detection circuit 10 and the timer / counter 11 are not particularly required.

【０１１５】図２は、本発明に係る回線終端装置の構成
実施例（２）を示しており、図１で示された実施例
（１）と異なる点は、受信データ取込回路１のクロック
入力端子ＣＬＫにマスク回路としてのＡＮＤ回路９を用
いてチャネルクロックＣＨＣＫを内部クロックＣＫでマ
スクしたクロックを入力していることである。FIG. 2 shows a configuration embodiment (2) of the line terminating device according to the present invention. The difference from the embodiment (1) shown in FIG. 1 is that the clock of the reception data receiving circuit 1 is different. That is, a clock obtained by masking the channel clock CHCK with the internal clock CK is input to the input terminal CLK by using the AND circuit 9 as a mask circuit.

【０１１６】動作においては、図１の実施例（１）と異
なる点は、正常な周期のチャネルクロックＣＨＣＫが入
力されたときのみ、チャネルクロックＣＨＣＫと内部ク
ロックＣＫは同位相となるため、受信データ取込回路１
はシリアルデータＯＵＴを取り込むことができることで
ある。In operation, the point different from the embodiment (1) of FIG. 1 is that the channel clock CHCK and the internal clock CK have the same phase only when the channel clock CHCK having a normal cycle is input, so that the received data Capture circuit 1
Means that the serial data OUT can be taken in.

【０１１７】以後、実施例（１）と同じ動作で、マルチ
フレーム同期の確立状態を検出する。また、チャネルク
ロックＣＨＣＫが断になった場合、実施例（１）と同様
に「同期外れ」を示す同期状態Ｓが出力される。Thereafter, the same operation as that of the embodiment (1) is performed to detect the establishment state of multiframe synchronization. When the channel clock CHCK is cut off, the synchronization state S indicating “out of synchronization” is output as in the embodiment (1).

【０１１８】従って、図１と同様にチャネルクロック断
検出回路１０とタイマ・カウンタ１１は特に必要としな
い。Therefore, the channel clock loss detection circuit 10 and the timer / counter 11 are not particularly required as in the case of FIG.

【０１１９】図３は、本発明におけるフレームカウンタ
回路５（図１参照）を示しており、選択信号発生回路５
ａ、選択回路５ｂ、及びフレームカウンタ５ｃで構成さ
れている。FIG. 3 shows the frame counter circuit 5 (see FIG. 1) according to the present invention. The selection signal generating circuit 5 is shown in FIG.
a, a selection circuit 5b, and a frame counter 5c.

【０１２０】チャネルクロックＣＨＣＫと内部クロック
ＣＫはそれぞれ選択信号発生回路５ａと選択回路５ｂに
共通に入力され、選択信号発生回路５ａには、さらにマ
スタクロックＭＣＬＫが入力され選択信号ＱＳＥＴを出
力している。The channel clock CHCK and the internal clock CK are commonly input to the selection signal generation circuit 5a and the selection circuit 5b, respectively, and the master clock MCLK is further input to the selection signal generation circuit 5a to output the selection signal QSET. .

【０１２１】選択回路５ｂは、選択信号ＱＳＥＴを入力
端子Ｓで受けてインクリメントパルスＰを端子ＯＵＴか
ら出力する。フレームカウンタ５ｃは、このインクリメ
ントパルスＰとマスタクロックＭＣＬＫをそれぞれ入力
端子ＥＮ，ＭＣＬＫで受けて、端子Ｑからフレーム番号
Ｎを出力している。The selection circuit 5b receives the selection signal QSET at the input terminal S and outputs the increment pulse P from the terminal OUT. The frame counter 5c receives the increment pulse P and the master clock MCLK at the input terminals EN and MCLK, respectively, and outputs the frame number N from the terminal Q.

【０１２２】選択信号発生回路５ａは、動作テーブルＴ
１に基づいて選択信号ＱＳＥＴを出力する。この選択信
号ＱＳＥＴは、内部クロックＣＫのみが発生したとき、
“０”に設定され、そしてチャネルクロックＣＨＣＫ又
は内部クロックＣＫが発生したとき“１”に設定されよ
うになっている。The selection signal generation circuit 5a operates in the operation table T
Based on 1, the selection signal QSET is output. This selection signal QSET is generated when only the internal clock CK is generated.
It is set to "0" and is set to "1" when the channel clock CHCK or the internal clock CK is generated.

【０１２３】選択回路５ｂは、動作テーブルＴ２に基づ
いて入力端子Ｓ入力された選択信号ＱＳＥＴの論理値に
よりインクリメントパルスＰを出力する。フレームカウ
ンタ５ｃは、入力されたインクリメントパルスＰが
“１”のとき、マスタクロックＭＣＬＫの立ち上がりに
同期してインクリメントする。The selection circuit 5b outputs the increment pulse P according to the logical value of the selection signal QSET input to the input terminal S based on the operation table T2. When the input increment pulse P is "1", the frame counter 5c increments in synchronization with the rising edge of the master clock MCLK.

【０１２４】フレームカウンタ５ｃは、マルチフレーム
が含むフレーム数の周期（例えばフレーム数６のとき、
１〜６）でカウント動作を繰り返す。ただし、同図には
この繰り返しカウント動作をさせる回路は示されていな
い。The frame counter 5c has a cycle of the number of frames included in the multi-frame (for example, when the number of frames is 6,
The counting operation is repeated in 1 to 6). However, a circuit for performing this repetitive counting operation is not shown in FIG.

【０１２５】なお、動作テーブルＴ１，Ｔ２の論理値
は、正論理で示されており、テーブルＴ１の選択信号Ｑ
ＳＥＴ＝Ｑ０は、「前の状態を保持する」ことを意味し
ている。The logical values of the operation tables T1 and T2 are shown in positive logic, and the selection signal Q of the table T1 is used.
SET = Q0 means “hold the previous state”.

【０１２６】また、チャネルクロックＣＨＣＫ及び内部
クロックＣＫは、マスタクロックＭＣＬＫの立下がりに
同期したクロックであり、そのパルス幅はマスタクロッ
クの１周期分となっている。The channel clock CHCK and the internal clock CK are clocks synchronized with the falling edge of the master clock MCLK, and their pulse width is one cycle of the master clock.

【０１２７】図４〜８は、図３に示された本発明におけ
るフレームカウンタ回路５に動作例（１）〜（５）を示
すタイムチャート図である。このタイムチャート図は、
テーブルＴ１，Ｔ２をより詳細に示したものである。4 to 8 are time charts showing operation examples (1) to (5) in the frame counter circuit 5 of the present invention shown in FIG. This time chart diagram is
Tables T1 and T2 are shown in more detail.

【０１２８】特に、図５（ii）は、他の動作例の図と異
なり、タイミング動作をより詳細に示すため選択信号Ｑ
ＳＥＴ、マスタクロックＭＣＬＫ、及びフレームカウン
タ５ｃのカウント値のタイムチャート図が追加されてい
る。In particular, FIG. 5 (ii) is different from the figures of other operation examples in order to show the timing operation in more detail, the selection signal Q
A time chart diagram of SET, master clock MCLK, and count value of the frame counter 5c is added.

【０１２９】図中においてはチャネルクロックＣＨＣＫ
は、負論理で表示され、内部クロックＣＫ、選択信号Ｑ
ＳＥＴ、及びインクリメントパルスＰは正論理で表示さ
れている。In the figure, the channel clock CHCK
Are displayed in negative logic, and the internal clock CK and the selection signal Q
SET and increment pulse P are displayed in positive logic.

【０１３０】また、チャネルクロックＣＨＣＫと内部ク
ロックＣＫとインクリメントパルスＰの各パルスに添え
られた数字は、それぞれチャネルクロックＣＨＣＫに対
応するシリアルデータＯＵＴのフレーム識別番号、内部
クロックＣＫが対応すべきフレーム番号、及びカウンタ
５ｃのカウント値であるフレーム番号Ｎを示している。The numbers attached to the respective pulses of the channel clock CHCK, the internal clock CK and the increment pulse P are the frame identification number of the serial data OUT corresponding to the channel clock CHCK and the frame number to which the internal clock CK should correspond. , And the frame number N, which is the count value of the counter 5c.

【０１３１】なお、インクリメントパルＰは、フレーム
カウンタ５ｃがインクリメントされる位置を示してい
る。The increment pal P indicates the position where the frame counter 5c is incremented.

【０１３２】図５（ii）に示されたインクリメントパル
スＩ１と図６（ｉ）に示されたインクリメントパルスＩ
２，Ｉ３は、回路設計上発生するパルスであり、図（i
i）のタイミングｔ５に示すようにフレームカウンタ５
ｃがインクリメントするタイミングがマスタクロックＭ
ＣＬＫの立ち上がりであるため無視される。The increment pulse I1 shown in FIG. 5 (ii) and the increment pulse I shown in FIG. 6 (i).
2, I3 are the pulses generated in the circuit design, and
i) frame counter 5 as shown at timing t5
The timing when c is incremented is the master clock M
It is ignored because it is the rising edge of CLK.

【０１３３】フレームカウンタ回路５のインクリメント
動作をまとめると次のようになる。 ：チャネルクロックＣＨＣＫと内部クロックＣＫが共
にない場合（図５（ii）タイミングｔ２，ｔ２’参
照）、インクリメントしない。The increment operation of the frame counter circuit 5 is summarized as follows. : When both the channel clock CHCK and the internal clock CK are not present (see timings t2 and t2 ′ in FIG. 5 (ii)), no increment is performed.

【０１３４】：内部クロックＣＫのみある場合（同タ
イミングｔ４参照）、インクリメントする。 ：の場合の後、チャネルクロックＣＨＣＫのみ発生
した場合（同タイミングｔ５参照）（テーブルＴ２の条
件４）、インクリメントしない。When there is only the internal clock CK (see the same timing t4), the increment is made. After the case of :, if only the channel clock CHCK is generated (see the same timing t5) (condition 4 of table T2), the increment is not performed.

【０１３５】：の場合以外（，，，の場
合）の後：チャネルクロックＣＫのみ発生した場合（同
タイミングｔ３参照）、インクリメントする。 ：チャネルクロックＣＨＣＫと内部クロックが共にあ
る場合（同タイミングｔ１，ｔ１’，ｔ６参照）、イン
クリメントする。After the case other than (: ,,,): When only the channel clock CK is generated (see the same timing t3), the increment is performed. : When both the channel clock CHCK and the internal clock are present (see the same timings t1, t1 ', t6), increment.

【０１３６】：の場合の後、チャネルクロックＣＨ
ＣＫのみ発生した場合（その２）（図８（ｉ）タイミン
グｔ４参照）、インクリメントする。After :, the channel clock CH
When only CK occurs (part 2) (see timing t4 in FIG. 8 (i)), the increment is performed.

【０１３７】以後、図４〜図８のタイムチャート動作を
上記の〜の場合に対応づけ説明する。The time chart operations of FIGS. 4 to 8 will be described below in association with the above cases 1 to.

【０１３８】図４（ｉ）は、チャネルクロックＣＨＣＫ
がタイミングｔ３において長周期で１回発生した場合を
示している。フレームカウンタ回路５は、タイミングｔ
１がの場合に相当しているのでインクリメントし、タ
イミングｔ２がの場合に相当するのでインクリメント
する。FIG. 4 (i) shows the channel clock CHCK.
Shows a case where occurs at timing t3 once in a long cycle. The frame counter circuit 5 has a timing t
Since 1 corresponds to the case of, it is incremented, and timing t2 corresponds to the case of, so it is incremented.

【０１３９】そして、フレームカウンタ回路５は、の
場合の後のタイミングｔ３がの場合に相当するのでイ
ンクリメントせず、タイミングｔ４がの場合に相当す
るのでインクリメントする。Then, the frame counter circuit 5 does not increment because the timing t3 after the case is corresponding to the case of, and increments because the timing t4 corresponds to the case.

【０１４０】すなわち、フレームカウンタ５ｃは、タイ
ミングｔ２の内部クロックＣＫに対応するタイミングｔ
３のチャネルクロックＣＨＣＫが、タイミングｔ２にお
いて次の何時のタイミングで発生するか分からないた
め、まずタイミングｔ２の内部クロックＣＫをカウント
しておく。That is, the frame counter 5c has the timing t corresponding to the internal clock CK at the timing t2.
Since it is not known at what timing the channel clock CHCK of 3 will occur at the timing t2, the internal clock CK at the timing t2 is first counted.

【０１４１】そして、次のタイミングｔ３に単独で発生
したチャネルクロックＣＨＣＫは、予めタイミングｔ２
で代用の内部クロックＣＫをカウントしてあるのでカウ
ントされないようになっている。Then, the channel clock CHCK generated independently at the next timing t3 is set in advance at the timing t2.
Since the substitute internal clock CK is counted in, it is not counted.

【０１４２】従って、チャネルクロックＣＨＣＫの周期
が正常に復帰したタイミングｔ４においては、チャネル
クロックＣＨＣＫに対応するフレーム識別番号“４”と
インクリメントパルスに示されたフレームカウンタ５ｃ
のカウント値であるフレーム番号“４”とは一致してい
ることが分かる。Therefore, at the timing t4 when the cycle of the channel clock CHCK returns to normal, the frame counter 5c indicated by the frame identification number "4" and the increment pulse corresponding to the channel clock CHCK.
It can be seen that they match the frame number “4”, which is the count value of.

【０１４３】同図（ii）は、チャネルクロックＣＨＣＫ
が短周期でタイミングｔ２で１回発生した場合を示して
いる。フレームカウンタ回路５は、タイミングｔ１が
の場合に相当しているのでインクリメントし、タイミン
グｔ２がの場合に相当しているのでインクリメント
し、そしてタイミングｔ３がの場合に相当するのでイ
ンクリメントする。[0143] The figure (ii) shows the channel clock CHCK.
Shows a case where the error occurs once at a timing t2 in a short cycle. The frame counter circuit 5 increments because it corresponds to the timing t1 and increments because it corresponds to the timing t2, and increments because it corresponds to the timing t3.

【０１４４】すなわち、タイミングｔ２において、チャ
ネルクロックＣＨＣＫをカウントする。そしてこのチャ
ネルクロックＣＨＣＫに対応する内部クロックＣＫは発
生しない。従って、正常な周期に戻ったタイミングｔ４
において、チャネルクロックＣＨＣＫに対応するフレー
ム識別番号“４”とインクリメントパルスＰに示された
フレーム番号“４”とは一致していることが分かる。That is, at timing t2, the channel clock CHCK is counted. Then, the internal clock CK corresponding to this channel clock CHCK is not generated. Therefore, the timing t4 when the normal cycle is restored
In, it can be seen that the frame identification number “4” corresponding to the channel clock CHCK and the frame number “4” indicated by the increment pulse P match.

【０１４５】図５（ｉ）は、チャネルクロックＣＨＣＫ
がタイミングｔ３で長周期で１回発生した後、タイミン
グｔ４で短周期で１回の発生した場合を示している。タ
イミングｔ２の内部クロックとタイミングｔ３のチャネ
ルクロックの処理は図４（ｉ）のタイミングｔ２，ｔ３
の場合と同じであり、タイミングｔ３は、の場合に相
当している。FIG. 5 (i) shows the channel clock CHCK.
Shows a case where occurs at a long cycle once at timing t3 and then once at a short cycle at timing t4. The internal clock at the timing t2 and the channel clock at the timing t3 are processed at timings t2 and t3 in FIG.
The same as the case of, and the timing t3 corresponds to the case of.

【０１４６】フレームカウンタ回路５は、の場合の後
のタイミングｔ４がの場合に相当するため、インクリ
メントし、タイミングｔ５がの場合に相当するのでイ
ンクリメントする。Since the frame counter circuit 5 corresponds to the case of timing t4 after the case of, the frame counter circuit 5 is incremented, and since it corresponds to the case of timing t5, it is incremented.

【０１４７】正常な周期に戻ったタイミングｔ５におけ
るフレーム識別番号“５”とインクフレーム番号“５”
とは一致していることが分かる。The frame identification number "5" and the ink frame number "5" at the timing t5 when returning to the normal cycle.
It can be seen that is consistent with.

【０１４８】図５（ii）は、チャネルクロックＣＨＣＫ
がタイミングｔ３において短周期で発生した後、タイミ
ングｔ５において長周期で発生した場合を示している。FIG. 5 (ii) shows the channel clock CHCK.
Shows a case where occurs in a short cycle at timing t3 and then occurs in a long cycle at timing t5.

【０１４９】タイミングｔ１，ｔ２，ｔ１’，ｔ３，ｔ
４，ｔ２’，ｔ５，，ｔ６は、それぞれ，，，
，，，，の場合を示している。従って、フレ
ームカウンタ５ｃは、タイミングｔ１，ｔ１’，ｔ３，
ｔ４，ｔ６でインクリメントされ、タイミングｔ２，ｔ
２’でインクリメントされないことが分かる。Timing t1, t2, t1 ', t3, t
4, t2 ′, t5, and t6 are respectively,
,,,, are shown. Therefore, the frame counter 5c causes the timings t1, t1 ′, t3, and
Incremented at t4, t6, timing t2, t
You can see that it is not incremented by 2 '.

【０１５０】この動作例においてもフレームカウンタ回
路５のカウント結果であるフレーム番号とフレーム識別
番号は正常な周期に戻ったタイミングｔ６において一致
している。Also in this operation example, the frame number and the frame identification number, which are the counting results of the frame counter circuit 5, match at the timing t6 when the normal cycle is returned.

【０１５１】図６（ｉ）は、チャネルクロックＣＨＣＫ
がタイミングｔ３，ｔ５において長周期が２回連続して
発生した場合を示している。FIG. 6I shows the channel clock CHCK.
Shows the case where the long cycle occurs twice consecutively at the timings t3 and t5.

【０１５２】フレームカウンタ回路５は、タイミングｔ
２、ｔ３及びタイミングｔ４、ｔ５において図５（ｉ）
のタイミングｔ２，ｔ３と同じカウント動作が２回繰り
返す。そして、タイミングｔ１，ｔ６がの場合である
のでインクリメントする。The frame counter circuit 5 receives the timing t.
5 (i) at 2, t3 and timings t4, t5.
The same counting operation as the timings t2 and t3 is repeated twice. Then, since the timings t1 and t6 are the case of, the increment is made.

【０１５３】この結果、正常な周期に戻ったタイミング
ｔ６におけるフレーム識別番号“５”とフレーム番号
“５”とは一致していることが分かる。As a result, it can be seen that the frame identification number "5" and the frame number "5" at the timing t6 when returning to the normal cycle match.

【０１５４】図６（ii）は、チャネルクロックＣＨＣＫ
がタイミングｔ２，ｔ３で短い周期が３回連続して発生
した場合を示している。FIG. 6 (ii) shows the channel clock CHCK.
Indicates that a short cycle occurs three times consecutively at timings t2 and t3.

【０１５５】フレームカウンタ回路５は、図４（ii）の
タイミングｔ２における動作と同じくインクリメント動
作をタイミングｔ２で行った後、タイミングｔ３がの
場合に相当するのでインクリメントを行い、タイミング
ｔ４がの場合に相当するのでインクリメント行う。The frame counter circuit 5 performs the increment operation at the timing t2 similarly to the operation at the timing t2 in FIG. 4 (ii), and then performs the increment because it corresponds to the case of the timing t3, and when the timing t4 is. Since it corresponds, increment is performed.

【０１５６】この結果、正常な周期に戻ったタイミング
ｔ４におけるフレーム識別番号“５”とフレーム番号
“５”とは一致していることが分かる。As a result, it can be seen that the frame identification number "5" and the frame number "5" at the timing t4 when returning to the normal cycle match.

【０１５７】図７（ｉ）〜図８（ii）は、チャネルクロ
ックＣＨＣＫがタイミングｔ２，ｔ３において連続して
抜けた場合の動作例を示しており、図７（ｉ）は、チャ
ネルクロックＣＨＣＫがタイミングｔ４において正常な
周期の３倍の周期で発生した場合を示している。FIGS. 7 (i) to 8 (ii) show an operation example in the case where the channel clock CHCK is continuously omitted at the timings t2 and t3, and FIG. 7 (i) shows that the channel clock CHCK is At timing t4, a case is shown in which the occurrence is three times as long as the normal cycle.

【０１５８】フレームカウンタ回路５は、タイミングｔ
１，ｔ２，ｔ３，ｔ４、ｔ５がそれぞれ、，，，
，の場合であるので、各タイミングｔ１〜ｔ５でイ
ンクリメントする。The frame counter circuit 5 receives the timing t.
1, t2, t3, t4, t5 are respectively ...
, So that the increment is made at each timing t1 to t5.

【０１５９】チャネルクロックＣＨＣＫがタイミングｔ
２，ｔ３において抜け落ちているにもかかわらず、シリ
アルデータＯＵＴは正常にフレーム識別番号を送ってく
るという条件でば、正常な周期に戻ったタイミングｔ５
におけるフレーム識別番号“６”とフレーム番号“６”
とは一致していることが分かる。Channel clock CHCK is timing t
Despite the omission at 2 and t3, the timing t5 when the serial data OUT returns to the normal cycle provided that the frame identification number is normally sent.
Frame identification number "6" and frame number "6"
It can be seen that is consistent with.

【０１６０】図７（ii）は、チャネルクロックＣＨＣＫ
が、タイミングｔ４で発生すべきチャネルクロックＣＨ
ＣＫがタイミングｔ５で発生した場合である。FIG. 7 (ii) shows the channel clock CHCK.
However, the channel clock CH that should be generated at the timing t4
This is the case where CK occurs at timing t5.

【０１６１】フレームカウンタ回路５は、タイミングｔ
１〜ｔ６がそれぞれ，、，，の後の，の
場合である。従って、タイミングｔ５以外ではインクリ
メントすることになる。The frame counter circuit 5 has a timing t.
1 to t6 are after ,,,, respectively. Therefore, it is incremented except at the timing t5.

【０１６２】この結果、図７（ｉ）の場合と同様にフレ
ーム識別番号が送られてくるという条件で、正常な周期
に戻ったタイミングｔ６におけるフレーム識別番号
“６”とフレーム番号“６”とは一致していることが分
かる。As a result, the frame identification number "6" and the frame number "6" at the timing t6 when the normal cycle is returned are provided under the condition that the frame identification number is sent as in the case of FIG. 7 (i). You can see that they match.

【０１６３】図８（ｉ）は、チャネルクロックＣＨＣＫ
が、タイミングｔ３から短周期のタイミングｔ４のチャ
ネルクロックＣＨＣＫが発生した場合を示している。FIG. 8 (i) shows the channel clock CHCK.
Shows the case where the channel clock CHCK of timing t4 of a short cycle is generated from timing t3.

【０１６４】フレームカウンタ回路５は、タイミングｔ
１〜ｔ５がそれぞれ，，，の後の，の場合
であるので、タイミングｔ５以外ではインクリメントす
ることになる。The frame counter circuit 5 receives the timing t.
Since 1 to t5 are after each of ,,,, respectively, they are incremented except at the timing t5.

【０１６５】この結果、図７（ｉ）と同様にフレーム識
別番号の条件で、正常な周期に戻ったタイミングｔ５に
おけるフレーム識別番号“６”とフレーム番号“６”と
は一致していることが分かる。As a result, similar to FIG. 7 (i), the frame identification number "6" and the frame number "6" at the timing t5 when returning to the normal cycle match with each other under the condition of the frame identification number. I understand.

【０１６６】なお、図７（ii）で示されたチャネルパル
スＰ１と図８（ｉ）で示されたチャネルパルスＰ２が異
なる点は、パルスＰ１がタイミングｔ６よりタイミング
ｔ４に近く、パルスＰ２がタイミングｔ３から遠いこと
である。The difference between the channel pulse P1 shown in FIG. 7 (ii) and the channel pulse P2 shown in FIG. 8 (i) is that the pulse P1 is closer to the timing t4 than the timing t6 and the pulse P2 is the timing. That is far from t3.

【０１６７】図８（ii）は、図７（ｉ）の場合と同じタ
イミングｔ１〜ｔ５で同じクロック及びパルスが発生し
た場合を示しており、異なる点は、タイミングｔ４，ｔ
５のチャネルクロックＳＣＨに相当するフレーム識別番
号が図７（ｉ）に示されたフレーム識別番号“５”，
“６”と異なりそれぞれ“３”，“４”であることであ
る。FIG. 8 (ii) shows a case where the same clock and pulse are generated at the same timings t1 to t5 as in the case of FIG. 7 (i).
The frame identification number corresponding to the channel clock SCH of 5 is the frame identification number “5” shown in FIG.
Unlike "6", they are "3" and "4", respectively.

【０１６８】従って、チャネルクロックＣＨＣＫが正常
な周期に戻ったタイミングｔ５で、チャネルクロックＣ
ＨＣＫに対応するフレーム識別番号“４”、とインクリ
メントパルスに対応するフレーム番号“６”異なるって
しまう。このタイミングｔ５おいてマルチフレーム同期
の連続性は確立せず、同期外れと判定される。Therefore, at the timing t5 when the channel clock CHCK returns to the normal cycle, the channel clock C
The frame identification number "4" corresponding to HCK and the frame number "6" corresponding to the increment pulse are different. At this timing t5, the continuity of multiframe synchronization is not established, and it is determined that synchronization is lost.

【０１６９】上記の動作例によれば、フレームカウンタ
回路５がチャネルクロックＳＣＨの周期を正常周期、短
周期、長周期、及び中断に分けてそれぞれに対応してチ
ャネルクロックＳＣＨまたは内部クロックを選択するこ
とにより、シリアルデータＯＵＴ上のチャネルクロック
に対応したフレーム識別番号がずれない限りフレーム識
別番号とフレームカウンタ回路のカウント値であるフレ
ーム番号Ｎは一致させることができる。According to the above operation example, the frame counter circuit 5 divides the cycle of the channel clock SCH into a normal cycle, a short cycle, a long cycle, and an interruption, and selects the channel clock SCH or the internal clock corresponding to each. As a result, the frame identification number and the frame number N which is the count value of the frame counter circuit can be matched as long as the frame identification number corresponding to the channel clock on the serial data OUT is not shifted.

【０１７０】従って、図４（ｉ）〜図８（ｉ）のいずれ
の場合でもチャネルクロックＣＨＣＫの周期が短周期、
長周期、及び断状態から正常周期に復帰した後、フレー
ム識別番号とフレーム番号が一致するので復帰時には同
期外れにならない。Therefore, in any of the cases of FIGS. 4 (i) to 8 (i), the cycle of the channel clock CHCK is short,
After returning from the long period and the normal state from the disconnected state, the frame identification number and the frame number match, so that the synchronization is not lost at the time of restoration.

【０１７１】一方、図８（ii）の場合は、正常周期に復
帰したとき、フレーム識別番号とフレーム番号が一致せ
ずに同期外れになる可能性がある。On the other hand, in the case of FIG. 8 (ii), when the normal cycle is restored, there is a possibility that the frame identification number and the frame number do not match and the synchronization is lost.

【０１７２】以後、図２の回線終端装置２０のフレーム
カウンタ回路５を図３に示された回路構成にした場合、
回線終端装置２０の動作をチャネルクロックＣＨＣＫの
発生する周期で分類して説明する。Thereafter, when the frame counter circuit 5 of the line terminating device 20 of FIG. 2 has the circuit configuration shown in FIG. 3,
The operation of the line terminating device 20 will be described by classifying it according to the cycle in which the channel clock CHCK is generated.

【０１７３】チャネルクロックＣＨＣＫが正常な周期
より短い周期で発生した場合。内部クロックＣＫを作成
するカウンタ８ｂ（図１４参照）は、内部クロックＣＫ
のパルスを出力する前にチャネルクロックＣＨＣＫで初
期値がロードされるため出力されない。When the channel clock CHCK is generated in a cycle shorter than the normal cycle. The counter 8b (see FIG. 14) that creates the internal clock CK is
Since the initial value is loaded by the channel clock CHCK before the pulse is output, it is not output.

【０１７４】従って、チャネルクロックＣＨＣＫを内部
クロックＣＫでマスクされて受信データ取込回路１（図
１参照）はフレームデータを取り込めない。一方、フレ
ームカウンタ５ｃ（図３参照）は、チャネルクロックＣ
ＨＣＫのみでフレームの連続性をフレーム番号としてカ
ウントする。Therefore, the channel clock CHCK is masked by the internal clock CK and the received data fetch circuit 1 (see FIG. 1) cannot fetch frame data. On the other hand, the frame counter 5c (see FIG. 3) has a channel clock C
Only HCK counts the continuity of frames as a frame number.

【０１７５】このような受信データ取込回路１とフレー
ムカウンタ５ｃの状態が連続した場合、受信データラッ
チ回路２は、受信データ取込回路１の固定したデータを
順次記憶するため、フレームの連続性を示すデータを保
持できない、そしてマルチフレーム同期回路１２の動作
により回線終端装置は同期外れとなる。When the states of the received data fetching circuit 1 and the frame counter 5c are continuous, the received data latch circuit 2 sequentially stores the fixed data of the received data fetching circuit 1, so that the continuity of frames is increased. Cannot hold the data indicating that the line terminator is out of synchronization due to the operation of the multi-frame synchronization circuit 12.

【０１７６】チャネルクロックＣＨＣＫが正常な周期
のより長い周期で且つ２周期未満ので発生した場合。When the channel clock CHCK is generated with a longer period than the normal period and less than two periods.

【０１７７】まず、チャネルクロックＣＨＣＫが、内部
クロックＣＫの発生するタイミングより遅れ次にフリー
ランした内部クロックＣＫが発生するタイミングより前
に発生した場合、フレームの連続性をカウントするフレ
ームカウンタ５ｃは、内部クロックＣＫによってカウン
ト動作をさせる（図３テーブル１、２参照）。このと
き、チャネルクロックＣＨＣＫが発生していないため、
受信データ取込回路はデータは取り込めない。以後、
の動作と同様に同期外れが検出される。First, when the channel clock CHCK occurs after the timing when the internal clock CK is generated and before the timing when the free-running internal clock CK is generated, the frame counter 5c that counts the continuity of the frame is The counting operation is performed by the internal clock CK (see Tables 1 and 2 in FIG. 3). At this time, since the channel clock CHCK is not generated,
The reception data capturing circuit cannot capture data. After that,
Out-of-sync is detected as in the operation of.

【０１７８】一方、チャネルクロックＣＨＣＫが内部ク
ロックＣＫからおくれて入力したタイミングで、フレー
ムカウンタ５ｃはカウント動作をせず、受信データ取込
回路１はデータを取り込まない。On the other hand, at the timing when the channel clock CHCK is input after the internal clock CK, the frame counter 5c does not perform the counting operation, and the reception data capturing circuit 1 does not capture the data.

【０１７９】そして、チャネルクロックＣＨＣＫが入力
されたタイミングで初期のチャネルクロックＣＨＣＫと
内部クロックＣＫを待つ状態に復帰する。従って、この
状態が連続すると、の場合と同様にマルチフレーム同
期回路１２の動作により同期外れが検出される。Then, at the timing when the channel clock CHCK is input, the state of waiting for the initial channel clock CHCK and the internal clock CK is restored. Therefore, if this state continues, loss of synchronism is detected by the operation of the multi-frame synchronizing circuit 12 as in the case.

【０１８０】チャネルクロックＣＨＣＫが正常な周期
の２周期以上の長い周期で発生した場合。すなわち、チ
ャネルクロックＳＣＨが“断”した場合。When the channel clock CHCK is generated in a long cycle of two or more normal cycles. That is, when the channel clock SCH is "disconnected".

【０１８１】チャネルクロックＣＨＣＫが内部クロック
ＣＫが２回出力されても入力されないばあいは、の正
常周期より２周期未満の長周期でチャネルパルスが来た
場合と動作は同様である。相違点はチャネルクロックＣ
ＨＣＫが入力されないため、内部クロックＣＫが連続し
て入力されることである。If the channel clock CHCK is not input even if the internal clock CK is output twice, the operation is the same as when the channel pulse comes in a long cycle of less than 2 cycles than the normal cycle of. The difference is the channel clock C
Since HCK is not input, the internal clock CK is continuously input.

【０１８２】そして、受信データ取込回路１はデータは
取り込まずに、フレームの連続性をカウントするフレー
ムカウンタ５ｃが内部クロックＣＫでインクリメントを
行う。 の場合と同様にマルチフレーム同期回路１２の
動作により同期外れが検出される。The received data fetching circuit 1 does not fetch data, but the frame counter 5c for counting the continuity of frames increments by the internal clock CK. In the same manner as in the above case, the out-of-sync is detected by the operation of the multi-frame synchronization circuit 12.

【０１８３】〜のいづれの場合においても、チャネ
ルクロックＣＨＣＫが正常周期に復帰した後、取り込ん
だマルチフレームデータ中のフレームの連続性を表すパ
ターン（フレーム識別番号）が、回線終端回路のフレー
ムの連続性をカウントするフレームカウンタ５ｃのカウ
ント値（フレーム番号Ｎ）と一致していれば正常状態に
復帰して「同期外れ」が継続することはない。In any of the cases, after the channel clock CHCK returns to the normal cycle, the pattern (frame identification number) indicating the continuity of the frames in the captured multi-frame data is the continuation of the frames of the line termination circuit. If the count value matches the count value (frame number N) of the frame counter 5c that counts the sex, the normal state is restored and the "out of sync" does not continue.

【０１８４】[0184]

【発明の効果】以上説明したように、本発明に係る回線
終端装置によれば、チャネルクロックと内部クロックが
同時に入力されるときのみチャネルデータ及びフレーム
識別番号を受信データ取込回路に取り込み、受信データ
ラッチ回路が内部クロックで１マルチフレーム分のマル
チフレームデータ及びフレーム識別番号を保持し、同期
が外れたとき該クロックのカウントを初期化するように
構成したので、チャネルクロックが断した場合に対応す
る特別なリセット回路を必要とせず回路規模を縮小する
ことが可能となった。As described in the foregoing, according to the line termination device according to the present invention takes only channel data and the frame identification number when the channel clock and the internal clock is input at the same time the received data acquisition circuit, receiving The signal data latch circuit holds the multiframe data for one multiframe and the frame identification number by the internal clock and synchronizes them.
Since the clock count is initialized when the clock is deviated, it is possible to reduce the circuit scale without the need for a special reset circuit corresponding to the case where the channel clock is cut off.

【０１８５】また、フレームカウンタ回路が、チャネル
クロックの周期を判定する判定回路と該判定結果に基づ
いてチャネルクロック又は内部クロックでフレームカウ
ンタをカウントさせる回路を含み、さらに好ましくはマ
ルチフレーム同期回路が、同期は外れになった時点又は
同期が確立した時点から所定の時間経過したときそれぞ
れ同期は外れ又は同期確立中の該同期状態と判定するよ
うに構成したので、チャネルクロックの周期が変動した
場合もフレームカウンタ回路がフレーム識別番号と同じ
カウント値を示すようにすることが可能となり、正常な
周期に戻ったとき同期外れの発生をなくすることが可能
となった。[0185] The frame counter circuit includes a circuit which Ru is counting the frame counter in the channel clock or an internal clock based on the determination circuit and the determination result the cycle of the channel clock, more preferably multi-frame synchronization circuit However, when the synchronization is lost or when a predetermined time has elapsed from the time when the synchronization is established, it is configured to determine that the synchronization is lost or the synchronization state is being established, so the cycle of the channel clock fluctuates. Also in this case, the frame counter circuit can be made to show the same count value as the frame identification number, and it is possible to eliminate the occurrence of loss of synchronism when returning to a normal cycle.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る回線終端装置の構成実施例（１）
を示すブロック図である。FIG. 1 is a configuration example (1) of a line terminating device according to the present invention.
It is a block diagram showing.

【図２】本発明に係る回線終端装置の構成実施例（２）
を示すブロック図である。FIG. 2 is a configuration example (2) of a line terminal device according to the present invention.
It is a block diagram showing.

【図３】本発明に係る回線終端装置に含まれるフレーム
カウンタ回路の構成実施例を示すブロック図である。FIG. 3 is a block diagram showing a configuration example of a frame counter circuit included in the line termination device according to the present invention.

【図４】本発明におけるフレームカウンタ回路の動作実
施例（１）を示すタイムチャート図である。FIG. 4 is a time chart diagram showing an operation embodiment (1) of the frame counter circuit in the present invention.

【図５】本発明におけるフレームカウンタ回路の動作実
施例（２）を示すタイムチャート図（２）である。FIG. 5 is a time chart (2) showing an operation embodiment (2) of the frame counter circuit in the present invention.

【図６】本発明におけるフレームカウンタ回路の動作実
施例（３）を示すタイムチャート図（３）である。FIG. 6 is a time chart diagram (3) showing an operation embodiment (3) of the frame counter circuit according to the present invention.

【図７】本発明におけるフレームカウンタ回路の動作実
施例（４）を示すタイムチャート図（４）である。FIG. 7 is a time chart (4) showing an operation embodiment (4) of the frame counter circuit according to the present invention.

【図８】本発明におけるフレームカウンタ回路の動作実
施例（５）を示すタイムチャート図（５）である。FIG. 8 is a time chart (5) showing an operation embodiment (5) of the frame counter circuit in the present invention.

【図９】一般的な回線終端装置とシリアルデータバスと
の接続を示すブロック図である。FIG. 9 is a block diagram showing a connection between a general line terminator and a serial data bus.

【図１０】一般的な回線終端装置に接続されるシリアル
データバス上のフレームを示すフレーム構成図及びチャ
ネルクロックを示すタイムチャート図である。FIG. 10 is a frame configuration diagram showing a frame on a serial data bus connected to a general line termination device and a time chart diagram showing a channel clock.

【図１１】一般的な回線終端装置に接続されるシリアル
データバス上のマルチフレームを示すフレーム構成図で
ある。FIG. 11 is a frame configuration diagram showing a multi-frame on a serial data bus connected to a general line termination device.

【図１２】従来のフレーム同期回路の構成を示すブロッ
ク図である。FIG. 12 is a block diagram showing a configuration of a conventional frame synchronization circuit.

【図１３】従来のフレーム同期回路の動作を示すタイム
チャート図である。FIG. 13 is a time chart showing the operation of a conventional frame synchronization circuit.

【図１４】一般的な内部クロック作成回路の構成を示す
ブロック図である。FIG. 14 is a block diagram showing a configuration of a general internal clock generation circuit.

【図１５】上記の内部クロック作成回路の動作を示すタ
イムチャート図である。FIG. 15 is a time chart diagram showing an operation of the internal clock generation circuit.

【図１６】従来のフレームカウンタ回路の動作例（１）
を示すタイムチャート図である。FIG. 16 is an operation example (1) of a conventional frame counter circuit.
It is a time chart figure which shows.

【図１７】従来のフレームカウンタ回路の動作例（２）
を示すタイムチャート図である。FIG. 17 is an operation example (2) of the conventional frame counter circuit.
It is a time chart figure which shows.

【図１８】従来のフレームカウンタ回路の動作例（３）
を示すタイムチャート図である。FIG. 18 is an operation example (3) of the conventional frame counter circuit.
It is a time chart figure which shows.

【図１９】従来のフレームカウンタ回路の動作例（４）
を示すタイムチャート図である。FIG. 19 is an operation example (4) of the conventional frame counter circuit.
It is a time chart figure which shows.

【図２０】従来のフレームカウンタ回路の動作例（５）
を示すタイムチャート図である。FIG. 20 is an operation example (5) of the conventional frame counter circuit.
It is a time chart figure which shows.

【符号の説明】[Explanation of symbols]

１ 受信データ取込回路 ２ 受信データラッチ回路 ３ 受信データレジスタ回路 ４ フレーム同期回路 ５ フレームカウンタ回路 ５ａ 選択信号発生回路 ５ｂ 選択回路 ５ｃ フレームカウンタ ６ マルチフレーム判定回路 ７ マルチフレーム同期検出／同期保護回路 ８ 内部クロック作成回路 ８ａ ＯＲ回路 ８ｂ カウンタ ８ｃ デコーダ ９ ＡＮＤ回路 １０ チャネルクロック断検出回路 １１ タイマ・カウンタ回路 １２ マルチフレーム同期回路 ２０−１〜２０−３２ 回線終端装置 ＣＫ 内部クロック ＭＣＬＫ マスタクロック ＩＮ１，ＩＮ２，ＯＵＴ，ＯＵＴ１，ＯＵＴ２ シリア
ルデータ Ｊ 判定結果 Ｎ フレーム番号 Ｐ インクリメントパルス ＱＳＥＴ 選択信号 Ｒ リセット信号 Ｓ 同期状態 ＣＨＣＫ，ＣＨＣＫ１〜ＣＨＣＫ３２ チャネルクロッ
ク ＳＤＢ シリアルデータバス Ｔ１ 選択信号発生回路動作テーブル Ｔ２ 選択回路動作テーブル 図中、同一符号は同一又は相当部分を示す。1 Received Data Capture Circuit 2 Received Data Latch Circuit 3 Received Data Register Circuit 4 Frame Synchronization Circuit 5 Frame Counter Circuit 5a Selection Signal Generation Circuit 5b Selection Circuit 5c Frame Counter 6 Multiframe Judgment Circuit 7 Multiframe Synchronization Detection / Sync Protection Circuit 8 Internal clock generation circuit 8a OR circuit 8b Counter 8c Decoder 9 AND circuit 10 Channel clock loss detection circuit 11 Timer / counter circuit 12 Multi-frame synchronization circuits 20-1 to 20-32 Line termination device CK Internal clock MCLK Master clock IN1, IN2 OUT, OUT1, OUT2 Serial data J Judgment result N Frame number P Increment pulse QSET selection signal R Reset signal S Synchronous state CHCK, CHCK1 to CHCK32 Channel clock SDB Serial Bus are placed in T1 selection signal generating circuit operation table T2 selection circuit operation table diagram, the same reference numerals denote the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 000000295 沖電気工業株式会社 東京都港区虎ノ門１丁目７番12号 (72)発明者 後藤田 卓男 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 丸山 和克 神奈川県横浜市港北区新横浜２丁目３番 ９号 富士通ディジタル・テクノロジ株 式会社内 (72)発明者 山野 誠一 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (72)発明者 岡村 正司 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (72)発明者 工藤 敏行 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 吉野 利明 神奈川県川崎市中原区市ノ坪499−１ 日本電気エンジニアリング株式会社内 (72)発明者 小松 一俊 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 高橋 明宏 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 多治見 信朗 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 情報通信事業部内 (56)参考文献 特開 平４−142823（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/06 H04L 7/08 ─────────────────────────────────────────────────── ─── Continuation of front page (73) Patent holder 000000295 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Takuo Gotoda 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa No. Fujitsu Limited (72) Inventor Kazukatsu Maruyama 2-3-9 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa Fujitsu Digital Technology Co., Ltd. (72) Inventor Seiichi Yamano 3-19 Nishishinjuku, Shinjuku-ku, Tokyo No. 2 Nihon Telegraph and Telephone Corporation (72) Inventor Shoji Okamura 3-chome Nishishinjuku, Shinjuku-ku, Tokyo No. 19-2 Nihon Telegraph and Telephone Corporation (72) Inventor Toshiyuki Kudo Five-chome Shiba, Minato-ku, Tokyo No. 7-1 Inside NEC Corporation (72) Inventor Toshiaki Yoshino 499-1 Nobotsubo, Nakahara-ku, Kawasaki-shi, Kanagawa NEC Engineering Co., Ltd. (72) Inventor Kazutoshi Komatsu 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Akihiro Takahashi 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (72) Inventor Noburou Tajimi 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi, Ltd. Information & Communication Division (56) Reference JP-A-4-142823 (JP, A) (58) Fields investigated (Int .Cl. ⁷ , DB name) H04J 3/06 H04L 7/08

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】マルチフレームを構成するシリアルデータ
から１フレーム分のチャネルデータ及びフレーム識別番
号をチャネルクロックで取り込む受信データ取込回路
と、 該チャネルデータ及び該フレーム識別番号を順次ラッチ
して１マルチフレーム分のマルチフレームデータ及び該
フレーム識別番号を保持する受信データラッチ回路と、 該チャネルクロックの正常時の周期と同じ周期の内部ク
ロックを作成する内部クロック作成回路と、 該チャネルクロック又は該内部クロックをカウントして
フレーム番号を出力するフレームカウンタ回路と、 １マルチフレーム分の該フレーム識別番号及び該フレー
ム番号に基づいてマルチフレームの同期状態を判定する
マルチフレーム同期回路と、 を備えた回線終端装置において、 該受信データラッチ回路が該内部クロックで１マルチフ
レーム分の該マルチフレームデータ及び該フレーム識別
番号を保持し、該同期状態が外れたとき該マルチフレー
ム同期回路がフレームカウンタ回路を初期化すると共
に、該チャネルクロックと該内部クロックが同時に入力
されるときのみ該チャネルデータ及び該フレーム識別番
号を該受信データ取込回路に取り込むためのマスク回路
をさらに設けたことを特徴とした回線終端装置。1. A reception data fetch circuit for fetching one frame of channel data and a frame identification number from serial data constituting a multi-frame with a channel clock, and one channel by sequentially latching the channel data and the frame identification number. A reception data latch circuit that holds multi-frame data for frames and the frame identification number, an internal clock generation circuit that generates an internal clock having the same cycle as the normal cycle of the channel clock, the channel clock or the internal clock A line counter that counts the number of frames and outputs a frame number; and a multiframe synchronization circuit that determines the synchronization state of the multiframe based on the frame identification number for one multiframe and the frame number. At the received data latch Co the road holds one said multiframe data and the frame identification number of the multi-frame in the internal clock, the multi-frame synchronization circuit initializes the frame counter circuit when the synchronization state is out
, The channel clock and the internal clock are input simultaneously
The channel data and the frame identification number only when
Circuit for capturing the signal into the received data capturing circuit
Line termination apparatus, wherein further provided with things. 【請求項２】請求項１において、 該フレームカウンタ回路が、該チャネルクロックの周期
を判定する判定回路と該判定結果に基づいて該チャネル
クロック又は該内部クロックでフレームカウンタをカウ
ントさせる回路を含むことを特徴とした回線終端装置。Wherein Oite to claim 1, the frame counter circuit, circuit for counting the frame counter in the channel clock or internal clock based on said determination circuit for determining the period of the channel clock and the determination result A line terminating device characterized by including. 【請求項３】請求項２において、 該判定回路は、該チャネルクロックの周期が正常周期又
は短周期又は正常周期の２倍未満若しくは２倍以上の周
期であることを判定するテーブルを備えたことを特徴と
した回線終端装置。3. The determination circuit according to claim 2 , wherein the determination circuit includes a table for determining that the cycle of the channel clock is a normal cycle, a short cycle, or a cycle less than twice or more than twice the normal cycle. Line terminating device characterized by. 【請求項４】請求項１において、 該マルチフレーム同期回路は、同期外れになったとき又
は同期が確立したときから所定の時間経過したときまで
それぞれ同期外れ又は同期確立中の状態が継続したとき
同期外れまたは同期確立中である該同期状態と判定する
回路を備えたことを特徴とした回線終端装置。4. Oite to claim 1, wherein the multi-frame synchronization circuit, the state of each out-of-sync or synchronization establishment during the time or the synchronization time becomes the Kihazure is established until a predetermined time has elapsed A line terminating device comprising a circuit for determining that the synchronization state is lost or is being established when it continues.