JP3398972B2 - データ通信装置 - Google Patents
データ通信装置Info
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Description
【０００１】
【産業上の利用分野】本発明は発振を断続させることに
よってデータ通信を行うデータ通信装置に用いられるパ
ルス送信回路に関するものである。
よってデータ通信を行うデータ通信装置に用いられるパ
ルス送信回路に関するものである。
【０００２】
【従来の技術】従来工場等の組立搬送ラインにおいて物
品，製品の識別等を具体化するためには種々の物品等を
管理して識別するシステムが必要となる。そこで特開平
１−163991号のように、識別対象物にメモリを有するデ
ータキャリアを設け、外部からデータ伝送によってデー
タキャリアに必要な情報を書込んでおき、必要に応じて
その情報を読出すようにした識別システムが提案されて
いる。このような識別システムでは電磁誘導によって信
号を伝送するためＬＣ型の発振回路が用いられ、その発
振を断続させることによって信号が伝送される。このよ
うな発振回路として短時間で発振を開始及び停止させる
ために、例えば実開平１-93808号に示されているような
発振回路が提案されている。
品，製品の識別等を具体化するためには種々の物品等を
管理して識別するシステムが必要となる。そこで特開平
１−163991号のように、識別対象物にメモリを有するデ
ータキャリアを設け、外部からデータ伝送によってデー
タキャリアに必要な情報を書込んでおき、必要に応じて
その情報を読出すようにした識別システムが提案されて
いる。このような識別システムでは電磁誘導によって信
号を伝送するためＬＣ型の発振回路が用いられ、その発
振を断続させることによって信号が伝送される。このよ
うな発振回路として短時間で発振を開始及び停止させる
ために、例えば実開平１-93808号に示されているような
発振回路が提案されている。
【０００３】図８はこのような従来の自励式発振回路を
示している。本図において共振用のコイルＬ１に並列に
コンデンサＣ１，Ｃ２が設けられ、その中点は抵抗Ｒ１
を介してトランジスタＱ１１のエミッタに接続される。
トランジスタＱ１１のエミッタは抵抗Ｒ２を介して接地
され、又ベース端には抵抗Ｒ３，Ｒ４から成る分圧回路
が接続される。そしてトランジスタＱ１１のベースを高
周波的に接地するためにベースと接地端間にコンデンサ
Ｃ３が接続されている。又共振回路のコイルＬ１，コン
デンサＣ１間にＦＥＴＱ１２から成るスイッチング素子
が設けられる。そしてこのＦＥＴＱ１２を入力信号ＩＮ
によって断続するＦＥＴＱ１３が設けられる。
示している。本図において共振用のコイルＬ１に並列に
コンデンサＣ１，Ｃ２が設けられ、その中点は抵抗Ｒ１
を介してトランジスタＱ１１のエミッタに接続される。
トランジスタＱ１１のエミッタは抵抗Ｒ２を介して接地
され、又ベース端には抵抗Ｒ３，Ｒ４から成る分圧回路
が接続される。そしてトランジスタＱ１１のベースを高
周波的に接地するためにベースと接地端間にコンデンサ
Ｃ３が接続されている。又共振回路のコイルＬ１，コン
デンサＣ１間にＦＥＴＱ１２から成るスイッチング素子
が設けられる。そしてこのＦＥＴＱ１２を入力信号ＩＮ
によって断続するＦＥＴＱ１３が設けられる。
【０００４】
【発明が解決しようとする課題】このような従来の自励
式発振回路では、コンデンサＣ１はコンデンサＣ２の１
０倍以上の容量がなければ安定して発振せず、又高精度
で温度補償用のものが必要なので形状が極めて大きくな
る。又高周波的に接地するためのコンデンサＣ３やバイ
パスコンデンサＣ４も大きな静電容量、例えば１μＦ以
上が必要であり、Ｃ１と同様に大きな形状のものが必要
となる。
式発振回路では、コンデンサＣ１はコンデンサＣ２の１
０倍以上の容量がなければ安定して発振せず、又高精度
で温度補償用のものが必要なので形状が極めて大きくな
る。又高周波的に接地するためのコンデンサＣ３やバイ
パスコンデンサＣ４も大きな静電容量、例えば１μＦ以
上が必要であり、Ｃ１と同様に大きな形状のものが必要
となる。
【０００５】従って従来の発振回路では、コンデンサの
形状は大きくなり識別システムのリードライトヘッドの
形状を小さくすることができないという欠点があった。
又トランジスタＱ１１は発熱量が大きく電力損失も大き
いため放熱板が必要となり、小型化が難しいという欠点
があった。更にコイルやコンデンサのばらつきによって
発振周波数がずれ易く、通信が安定しないことがあると
いう問題点もあった。例えばコイルのインダクタンス，
コンデンサの静電容量値にばらつきによって共振周波数
がずれると、データキャリアの共振周波数は固定されて
いるためデータキャリアの受信レベルが低下するという
欠点があった。
形状は大きくなり識別システムのリードライトヘッドの
形状を小さくすることができないという欠点があった。
又トランジスタＱ１１は発熱量が大きく電力損失も大き
いため放熱板が必要となり、小型化が難しいという欠点
があった。更にコイルやコンデンサのばらつきによって
発振周波数がずれ易く、通信が安定しないことがあると
いう問題点もあった。例えばコイルのインダクタンス，
コンデンサの静電容量値にばらつきによって共振周波数
がずれると、データキャリアの共振周波数は固定されて
いるためデータキャリアの受信レベルが低下するという
欠点があった。
【０００６】本発明はこのような従来の問題点に鑑みて
なされたものであって、リードライトヘッドの発振回路
を小型化すると共に、発振周波数のばらつきをなくすよ
うにすることを技術的課題とする。
なされたものであって、リードライトヘッドの発振回路
を小型化すると共に、発振周波数のばらつきをなくすよ
うにすることを技術的課題とする。
【０００７】
【課題を解決するための手段】本願の請求項１の発明
は、ＩＤコントローラからの送信データに基づきＬＣ発
振回路の発振を断続することによってデータキャリアに
信号を伝送するデータ通信装置であって、コイル及びコ
ンデンサから成る並列共振回路と、一定のクロック周波
数の信号を発振するクロック発振器と、クロック発振器
の出力に基づいて並列共振回路への通電を制御する第１
のスイッチング素子と、クロック発振器の出力とＩＤコ
ントローラからの送信データとの論理積を第１のスイッ
チング素子に与える論理積回路と、共振回路のコイル及
びコンデンサの間に接続され、送信データに基づいて並
列共振回路を開閉する第２のスイッチング素子と、を具
備し、発振の断続によって信号を伝送することを特徴と
するものである。
は、ＩＤコントローラからの送信データに基づきＬＣ発
振回路の発振を断続することによってデータキャリアに
信号を伝送するデータ通信装置であって、コイル及びコ
ンデンサから成る並列共振回路と、一定のクロック周波
数の信号を発振するクロック発振器と、クロック発振器
の出力に基づいて並列共振回路への通電を制御する第１
のスイッチング素子と、クロック発振器の出力とＩＤコ
ントローラからの送信データとの論理積を第１のスイッ
チング素子に与える論理積回路と、共振回路のコイル及
びコンデンサの間に接続され、送信データに基づいて並
列共振回路を開閉する第２のスイッチング素子と、を具
備し、発振の断続によって信号を伝送することを特徴と
するものである。
【０００８】本願の請求項２の発明は、ＩＤコントロー
ラからの送信データに基づきＬＣ発振回路の発振を断続
することによってデータキャリアに信号を伝送するデー
タ通信装置であって、一定のクロック周波数の信号を発
振するクロック発振器と、クロック発振器の出力とＩＤ
コントローラからの送信データとの論理積をとる論理積
回路と、電源と接地端間に直列に接続され、論理積出力
によって交互に付勢される一対のスイッチング素子と、
一対のスイッチング素子の共通接続端と接地端間に接続
されるコイル及びコンデンサの直列接続体と、を具備す
ることを特徴とするものである。
ラからの送信データに基づきＬＣ発振回路の発振を断続
することによってデータキャリアに信号を伝送するデー
タ通信装置であって、一定のクロック周波数の信号を発
振するクロック発振器と、クロック発振器の出力とＩＤ
コントローラからの送信データとの論理積をとる論理積
回路と、電源と接地端間に直列に接続され、論理積出力
によって交互に付勢される一対のスイッチング素子と、
一対のスイッチング素子の共通接続端と接地端間に接続
されるコイル及びコンデンサの直列接続体と、を具備す
ることを特徴とするものである。
【０００９】
【作用】このような特徴を有する本願の請求項１の発明
によれば、クロック発振器の出力によってコイル及びコ
ンデンサの並列共振回路に電源を供給するようにしてい
るため、クロック発振器の出力によって並列共振回路の
共振が起こり、それによってコイルに発振電流を流すこ
とができる。従ってコイルと電磁結合するデータキャリ
アとの間でデータ伝送を行うことができる。このときク
ロック発振器と送信データとを同期させ、共振回路の一
端にスイッチング素子を設けておくことによってパルス
発振の立上りを急峻にすることができる。
によれば、クロック発振器の出力によってコイル及びコ
ンデンサの並列共振回路に電源を供給するようにしてい
るため、クロック発振器の出力によって並列共振回路の
共振が起こり、それによってコイルに発振電流を流すこ
とができる。従ってコイルと電磁結合するデータキャリ
アとの間でデータ伝送を行うことができる。このときク
ロック発振器と送信データとを同期させ、共振回路の一
端にスイッチング素子を設けておくことによってパルス
発振の立上りを急峻にすることができる。
【００１０】又本願の請求項３の発明では、電源と接地
端間に一対のスイッチング素子を設け、交互に断続する
ことによってその共通接続端に接続されたコイルとコン
デンサの直列接続体に充電電流及び放電電流を流すよう
にしている。こうすればＬＣ直列共振回路のコイルより
立上り，立下りが急峻な発振波形が得られることとな
る。
端間に一対のスイッチング素子を設け、交互に断続する
ことによってその共通接続端に接続されたコイルとコン
デンサの直列接続体に充電電流及び放電電流を流すよう
にしている。こうすればＬＣ直列共振回路のコイルより
立上り，立下りが急峻な発振波形が得られることとな
る。
【００１１】
【実施例】図１は本発明の一実施例によるデータ通信装
置のパルス送信回路の構成を示す回路図である。本図に
おいてクロック発振器１は一定のクロック周波数を発振
する発振器であって、その出力はアンド回路２及びＤ型
フリップフロップ３のクロック入力端に与えられる。Ｄ
型フリップフロップ３のＤ入力端には図示しないＩＤコ
ントローラから送信データが与えられており、そのＱ出
力端はアンド回路２及びスイッチング用のＦＥＴＱ１の
ゲートに接続される。アンド回路２はクロック発振器１
のクロック信号とＤ型フリップフロップとの論理積をと
る論理積回路であって、その出力はスイッチング用のＦ
ＥＴＱ１のゲートに接続される。ＦＥＴＱ１のソースは
接地され、ドレインは抵抗Ｒ１を介してコイルＬ１及び
コンデンサＣ１から成る共振回路に接続される。そして
この共振回路の中点にはＦＥＴＱ２から成る第２のスイ
ッチング素子を設ける。ＦＥＴＱ２のドレインはコイル
Ｌ１に、ソースはコンデンサＣ１と電源に接続されてい
る。又ゲート・ソース間には抵抗Ｒ２が接続され、ドレ
イン・ソース間にはダイオードＤ１が接続される。そし
てこのＦＥＴＱ２を開閉するために、ＦＥＴＱ２のゲー
トには抵抗Ｒ３を介してＦＥＴＱ３のドレイン端が接続
されている。ＦＥＴＱ３は共振回路への通電を制御する
第１のスイッチング素子である。
置のパルス送信回路の構成を示す回路図である。本図に
おいてクロック発振器１は一定のクロック周波数を発振
する発振器であって、その出力はアンド回路２及びＤ型
フリップフロップ３のクロック入力端に与えられる。Ｄ
型フリップフロップ３のＤ入力端には図示しないＩＤコ
ントローラから送信データが与えられており、そのＱ出
力端はアンド回路２及びスイッチング用のＦＥＴＱ１の
ゲートに接続される。アンド回路２はクロック発振器１
のクロック信号とＤ型フリップフロップとの論理積をと
る論理積回路であって、その出力はスイッチング用のＦ
ＥＴＱ１のゲートに接続される。ＦＥＴＱ１のソースは
接地され、ドレインは抵抗Ｒ１を介してコイルＬ１及び
コンデンサＣ１から成る共振回路に接続される。そして
この共振回路の中点にはＦＥＴＱ２から成る第２のスイ
ッチング素子を設ける。ＦＥＴＱ２のドレインはコイル
Ｌ１に、ソースはコンデンサＣ１と電源に接続されてい
る。又ゲート・ソース間には抵抗Ｒ２が接続され、ドレ
イン・ソース間にはダイオードＤ１が接続される。そし
てこのＦＥＴＱ２を開閉するために、ＦＥＴＱ２のゲー
トには抵抗Ｒ３を介してＦＥＴＱ３のドレイン端が接続
されている。ＦＥＴＱ３は共振回路への通電を制御する
第１のスイッチング素子である。
【００１２】図２は本実施例の概念図であって、コンデ
ンサＣ１，コイルＬ１から成る共振回路には電源が接続
され、又抵抗Ｒ１及びスイッチング用ＦＥＴＱ１を介し
て接地される。そしてこの共振回路にはスイッチング用
のＦＥＴＱ２から成るスイッチが接続されている状態を
示している。又図２（ｂ）はスイッチであるＦＥＴＱ
１，Ｑ２が同時にオン状態となったときのコイルＬ１，
コンデンサＣ１に流れる電流ＩL ，ＩC の位相を示すベ
クトル図である。
ンサＣ１，コイルＬ１から成る共振回路には電源が接続
され、又抵抗Ｒ１及びスイッチング用ＦＥＴＱ１を介し
て接地される。そしてこの共振回路にはスイッチング用
のＦＥＴＱ２から成るスイッチが接続されている状態を
示している。又図２（ｂ）はスイッチであるＦＥＴＱ
１，Ｑ２が同時にオン状態となったときのコイルＬ１，
コンデンサＣ１に流れる電流ＩL ，ＩC の位相を示すベ
クトル図である。
【００１３】次に本実施例の動作について説明する。図
３（ａ）〜（ｅ）は図１のａ〜ｅの各部の波形を示す波
形図である。本図においてクロック発振器１は図３
（ａ）に示すように一定周波数のクロック信号を発振し
ている。図３（ｂ）はＩＤコントローラ等から得られる
送信データである。そしてこのクロック信号に同期して
Ｄ型フリップフロップ３より図３（ｄ）に示す出力が得
られ、ＦＥＴＱ３が駆動される。同時にこの信号をゲー
ト信号としてクロック信号が図３（ｃ）に示すように出
力され、ＦＥＴＱ１が駆動される。従ってクロック信号
の立上りが一致する点でＦＥＴＱ１，Ｑ３が同時にオン
となる。又共振回路を閉成するスイッチング用のＦＥＴ
Ｑ２も同時にオンとなる。そのため実開平１-93808号に
示されているように、これらのＦＥＴＱ１〜Ｑ３がオン
となった直後に電源から共振回路に電流が供給されるこ
ととなり、発振が急速に立上ることとなる。従って図３
（ｅ）に示すように発振開始を極めて高速にすることが
できる。
３（ａ）〜（ｅ）は図１のａ〜ｅの各部の波形を示す波
形図である。本図においてクロック発振器１は図３
（ａ）に示すように一定周波数のクロック信号を発振し
ている。図３（ｂ）はＩＤコントローラ等から得られる
送信データである。そしてこのクロック信号に同期して
Ｄ型フリップフロップ３より図３（ｄ）に示す出力が得
られ、ＦＥＴＱ３が駆動される。同時にこの信号をゲー
ト信号としてクロック信号が図３（ｃ）に示すように出
力され、ＦＥＴＱ１が駆動される。従ってクロック信号
の立上りが一致する点でＦＥＴＱ１，Ｑ３が同時にオン
となる。又共振回路を閉成するスイッチング用のＦＥＴ
Ｑ２も同時にオンとなる。そのため実開平１-93808号に
示されているように、これらのＦＥＴＱ１〜Ｑ３がオン
となった直後に電源から共振回路に電流が供給されるこ
ととなり、発振が急速に立上ることとなる。従って図３
（ｅ）に示すように発振開始を極めて高速にすることが
できる。
【００１４】又発振の停止時にも共振回路を流れる電流
がなくなり、コンデンサＣ１，Ｃ２の電荷がＦＥＴＱ
１，Ｑ２を介して急速に放電され発振が停止する。この
場合には発振波形の立上り，立下りが急峻となるため、
データキャリアの受信，復調でのＳ／Ｎ比が改善される
こととなる。又容量の大きいコンデンサを用いず、又共
振回路のコイルとコンデンサのばらつきとは無関係にク
ロック発振器によって発振周波数が規定されるため、ば
らつきによる変動を少なくすることができる。
がなくなり、コンデンサＣ１，Ｃ２の電荷がＦＥＴＱ
１，Ｑ２を介して急速に放電され発振が停止する。この
場合には発振波形の立上り，立下りが急峻となるため、
データキャリアの受信，復調でのＳ／Ｎ比が改善される
こととなる。又容量の大きいコンデンサを用いず、又共
振回路のコイルとコンデンサのばらつきとは無関係にク
ロック発振器によって発振周波数が規定されるため、ば
らつきによる変動を少なくすることができる。
【００１５】図４は本発明の第２実施例によるパルス送
信回路の構成を示す回路図である。本図において第１実
施例と同一部分は同一符号を付して詳細な説明を省略す
る。本実施例ではクロック発振器１のクロック出力とＩ
Ｄコントローラからの送信データを直接アンド回路２に
入力し、この論理積出力によってスイッチング用のＦＥ
ＴＱ４を駆動するようにしたものである。ＦＥＴＱ４の
ソースは接地され、ドレインには抵抗Ｒ４を介してコン
デンサＣ１，コイルＬ１から成る並列共振回路が接続さ
れている。
信回路の構成を示す回路図である。本図において第１実
施例と同一部分は同一符号を付して詳細な説明を省略す
る。本実施例ではクロック発振器１のクロック出力とＩ
Ｄコントローラからの送信データを直接アンド回路２に
入力し、この論理積出力によってスイッチング用のＦＥ
ＴＱ４を駆動するようにしたものである。ＦＥＴＱ４の
ソースは接地され、ドレインには抵抗Ｒ４を介してコン
デンサＣ１，コイルＬ１から成る並列共振回路が接続さ
れている。
【００１６】この場合には図５（ａ）〜（ｄ）に図４の
ａ〜ｄの各部の波形図を示すように、共振回路の出力と
なる発振の立上り及び立下りが前述した第１実施例に比
べてやや急峻ではなくなるが、クロック発振器１の発振
周波数によって並列共振回路を駆動することができる。
ａ〜ｄの各部の波形図を示すように、共振回路の出力と
なる発振の立上り及び立下りが前述した第１実施例に比
べてやや急峻ではなくなるが、クロック発振器１の発振
周波数によって並列共振回路を駆動することができる。
【００１７】図６は本発明の第３実施例によるパルス送
信回路の回路図である。本図において、クロック発振器
１は前述した実施例と同様にクロック周波数を発振する
発振器であって、その出力はナンド回路１１及びＤ型フ
リップフロップ３のクロック入力端ＣＬＫに与えられ
る。又Ｄ型フリップフロップ３にはＤ入力端に送信デー
タが入力されており、そのＱ出力はナンド回路１１に与
えられる。ナンド回路１１はこの論理積の反転出力を抵
抗Ｒ４，コンデンサＣ２の直列接続体及び抵抗Ｒ５，コ
ンデンサＣ３の直列接続体を介して夫々一対のＦＥＴＱ
５，Ｑ６に与える。ＦＥＴＱ５，Ｑ６はドレインが共通
接続され、ソース端が電源と接地端間に直列接続された
一対のスイッチング素子である。このＦＥＴＱ５，Ｑ６
のドレインの共通接続端と接地端との間には、図示のよ
うに抵抗Ｒ６及びコンデンサＣ４とコイルＬ２の直列接
続体が接続される。ＦＥＴＱ５はＰチャンネル，ＦＥＴ
Ｑ６はＮチャンネルのＭＯＳＦＥＴであって、ナンド回
路１１の立上り時及び立下り時に交互に導通し、電源Ｖ
ccよりコンデンサＣ４に急速に充電させ、又放電させる
ものである。
信回路の回路図である。本図において、クロック発振器
１は前述した実施例と同様にクロック周波数を発振する
発振器であって、その出力はナンド回路１１及びＤ型フ
リップフロップ３のクロック入力端ＣＬＫに与えられ
る。又Ｄ型フリップフロップ３にはＤ入力端に送信デー
タが入力されており、そのＱ出力はナンド回路１１に与
えられる。ナンド回路１１はこの論理積の反転出力を抵
抗Ｒ４，コンデンサＣ２の直列接続体及び抵抗Ｒ５，コ
ンデンサＣ３の直列接続体を介して夫々一対のＦＥＴＱ
５，Ｑ６に与える。ＦＥＴＱ５，Ｑ６はドレインが共通
接続され、ソース端が電源と接地端間に直列接続された
一対のスイッチング素子である。このＦＥＴＱ５，Ｑ６
のドレインの共通接続端と接地端との間には、図示のよ
うに抵抗Ｒ６及びコンデンサＣ４とコイルＬ２の直列接
続体が接続される。ＦＥＴＱ５はＰチャンネル，ＦＥＴ
Ｑ６はＮチャンネルのＭＯＳＦＥＴであって、ナンド回
路１１の立上り時及び立下り時に交互に導通し、電源Ｖ
ccよりコンデンサＣ４に急速に充電させ、又放電させる
ものである。
【００１８】次に本実施例の動作について説明する。図
７（ａ）〜（ｄ）は図６のａ〜ｄの各部の波形を示す波
形図である。本図においてクロック発振器１は図７
（ａ）に示すように一定周期のクロック信号を発振して
おり、図７（ｂ）に示す送信データがＤフリップフロッ
プ３に与えられるものとする。この場合、ナンド回路１
１より図７（ｃ）に示すように同期した反転出力が得ら
れる。この出力がＨレベルではＦＥＴＱ５がオフ、Ｑ６
がオン状態であるため、コンデンサＣ４は充電されてい
ない。そしてナンド回路１１の出力がＬレベルとなると
ＦＥＴＱ５がオン、Ｑ６がオフとなり、電源Ｖccより抵
抗Ｒ６を介して矢印Ａに示すように直列共振回路に電流
が流れる。この場合にはＬレベルが続けば残響振動が起
こることとなるが、ナンド回路１１の出力がＨレベルに
反転するためＦＥＴＱ５がオフ、Ｑ６はオンとなる。従
ってコンデンサＣ４の電荷が矢印Ｂを介して放電する。
このような動作が繰り返されるため、クロック発振器の
発振周波数によって急峻な立上りで発振が開始される。
ここでＬＣ直列共振回路の共振周波数とクロック発振器
１の発振周波数とを一致させておくことによって、コイ
ルＬ２より最大の出力を取り出すことができる。又図７
（ｂ）に示す送信データがＬレベルとなれば、ナンド回
路１１の出力もＨレベルに固定されるため発振が停止す
る。この場合にも立下りが急峻となり図７（ｄ）に示す
出力が得られる。従ってデータキャリアでの受信や復調
時のＳ／Ｎ比を改善することができる。
７（ａ）〜（ｄ）は図６のａ〜ｄの各部の波形を示す波
形図である。本図においてクロック発振器１は図７
（ａ）に示すように一定周期のクロック信号を発振して
おり、図７（ｂ）に示す送信データがＤフリップフロッ
プ３に与えられるものとする。この場合、ナンド回路１
１より図７（ｃ）に示すように同期した反転出力が得ら
れる。この出力がＨレベルではＦＥＴＱ５がオフ、Ｑ６
がオン状態であるため、コンデンサＣ４は充電されてい
ない。そしてナンド回路１１の出力がＬレベルとなると
ＦＥＴＱ５がオン、Ｑ６がオフとなり、電源Ｖccより抵
抗Ｒ６を介して矢印Ａに示すように直列共振回路に電流
が流れる。この場合にはＬレベルが続けば残響振動が起
こることとなるが、ナンド回路１１の出力がＨレベルに
反転するためＦＥＴＱ５がオフ、Ｑ６はオンとなる。従
ってコンデンサＣ４の電荷が矢印Ｂを介して放電する。
このような動作が繰り返されるため、クロック発振器の
発振周波数によって急峻な立上りで発振が開始される。
ここでＬＣ直列共振回路の共振周波数とクロック発振器
１の発振周波数とを一致させておくことによって、コイ
ルＬ２より最大の出力を取り出すことができる。又図７
（ｂ）に示す送信データがＬレベルとなれば、ナンド回
路１１の出力もＨレベルに固定されるため発振が停止す
る。この場合にも立下りが急峻となり図７（ｄ）に示す
出力が得られる。従ってデータキャリアでの受信や復調
時のＳ／Ｎ比を改善することができる。
【００１９】
【発明の効果】以上詳細に説明したように本発明による
パルス送信回路では、他励式の発振回路を用いているた
め、クロック発振器の発振周波数で出力周波数を規定す
ることができる。そのため形状の大きいコンデンサ等の
部品を少なくすることができ、又コイルやコンデンサの
ばらつきによる周波数の変動をなくすることができる。
更に発振の立上り及び立下り特性を改善することができ
るという効果も得られる。
パルス送信回路では、他励式の発振回路を用いているた
め、クロック発振器の発振周波数で出力周波数を規定す
ることができる。そのため形状の大きいコンデンサ等の
部品を少なくすることができ、又コイルやコンデンサの
ばらつきによる周波数の変動をなくすることができる。
更に発振の立上り及び立下り特性を改善することができ
るという効果も得られる。
【図１】本発明の第１実施例によるパルス送信回路の構
成を示す回路図である。
成を示す回路図である。
【図２】（ａ）は本実施例の原理を示す回路図、（ｂ）
はその電流ベクトル図である。
はその電流ベクトル図である。
【図３】本実施例の動作を示すタイムチャートである。
【図４】本発明の第２実施例によるパルス送信回路の構
成を示す回路図である。
成を示す回路図である。
【図５】本発明の第２実施例の動作を示すタイムチャー
トである。
トである。
【図６】本発明の第３実施例によるパルス送信回路の構
成を示す回路図である。
成を示す回路図である。
【図７】本発明の第３実施例の動作を示すタイムチャー
トである。
トである。
【図８】従来の発振回路の一例を示す回路図である。
１ クロック発振器
２ アンド回路
３ フリップフロップ
１１ ナンド回路
Ｑ１〜Ｑ６ ＦＥＴ
フロントページの続き
(56)参考文献 特開 平２−298126（ＪＰ，Ａ)
特開 昭63−23449（ＪＰ，Ａ)
特開 昭61−189039（ＪＰ，Ａ)
特開 平２−237323（ＪＰ，Ａ)
実開 平１−93808（ＪＰ，Ｕ)
特公 昭63−28535（ＪＰ，Ｂ１)
実公 平６−48971（ＪＰ，Ｙ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00
Claims (2)
- 【請求項１】 ＩＤコントローラからの送信データに基
づきＬＣ発振回路の発振を断続することによってデータ
キャリアに信号を伝送するデータ通信装置であって、 コイル及びコンデンサから成る並列共振回路と、 一定のクロック周波数の信号を発振するクロック発振器
と、 前記クロック発振器の出力に基づいて前記並列共振回路
への通電を制御する第１のスイッチング素子と、 前記クロック発振器の出力と前記ＩＤコントローラから
の送信データとの論理積を前記第１のスイッチング素子
に与える論理積回路と、前記共振回路のコイル及びコンデンサの間に接続され、
前記送信データに基づいて前記並列共振回路を開閉する
第２のスイッチング素子と、 を具備し、発振の断続によ
って信号を伝送することを特徴とするデータ通信装置。 - 【請求項２】 ＩＤコントローラからの送信データに基
づきＬＣ発振回路の発振を断続することによってデータ
キャリアに信号を伝送するデータ通信装置であって、 一定のクロック周波数の信号を発振する クロック発振器
と、 前記クロック発振器の出力と前記ＩＤコントローラから
の送信データとの論理積をとる論理積回路と、 電源と接地端間に直列に接続され、前記論理積出力によ
って交互に付勢される一対のスイッチング素子と、 前記一対のスイッチング素子の共通接続端と接地端間に
接続されるコイル及びコンデンサの直列接続体と、を具
備することを特徴とするデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17916592A JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17916592A JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347638A JPH05347638A (ja) | 1993-12-27 |
| JP3398972B2 true JP3398972B2 (ja) | 2003-04-21 |
Family
ID=16061080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17916592A Expired - Lifetime JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398972B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4602100B2 (ja) * | 2004-08-24 | 2010-12-22 | 富士通コンポーネント株式会社 | 通信装置 |
-
1992
- 1992-06-12 JP JP17916592A patent/JP3398972B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347638A (ja) | 1993-12-27 |
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