JP3398972B2 - データ通信装置 - Google Patents
データ通信装置Info
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Description
よってデータ通信を行うデータ通信装置に用いられるパ
ルス送信回路に関するものである。
品,製品の識別等を具体化するためには種々の物品等を
管理して識別するシステムが必要となる。そこで特開平
1−163991号のように、識別対象物にメモリを有するデ
ータキャリアを設け、外部からデータ伝送によってデー
タキャリアに必要な情報を書込んでおき、必要に応じて
その情報を読出すようにした識別システムが提案されて
いる。このような識別システムでは電磁誘導によって信
号を伝送するためLC型の発振回路が用いられ、その発
振を断続させることによって信号が伝送される。このよ
うな発振回路として短時間で発振を開始及び停止させる
ために、例えば実開平1-93808号に示されているような
発振回路が提案されている。
示している。本図において共振用のコイルL1に並列に
コンデンサC1,C2が設けられ、その中点は抵抗R1
を介してトランジスタQ11のエミッタに接続される。
トランジスタQ11のエミッタは抵抗R2を介して接地
され、又ベース端には抵抗R3,R4から成る分圧回路
が接続される。そしてトランジスタQ11のベースを高
周波的に接地するためにベースと接地端間にコンデンサ
C3が接続されている。又共振回路のコイルL1,コン
デンサC1間にFETQ12から成るスイッチング素子
が設けられる。そしてこのFETQ12を入力信号IN
によって断続するFETQ13が設けられる。
式発振回路では、コンデンサC1はコンデンサC2の1
0倍以上の容量がなければ安定して発振せず、又高精度
で温度補償用のものが必要なので形状が極めて大きくな
る。又高周波的に接地するためのコンデンサC3やバイ
パスコンデンサC4も大きな静電容量、例えば1μF以
上が必要であり、C1と同様に大きな形状のものが必要
となる。
形状は大きくなり識別システムのリードライトヘッドの
形状を小さくすることができないという欠点があった。
又トランジスタQ11は発熱量が大きく電力損失も大き
いため放熱板が必要となり、小型化が難しいという欠点
があった。更にコイルやコンデンサのばらつきによって
発振周波数がずれ易く、通信が安定しないことがあると
いう問題点もあった。例えばコイルのインダクタンス,
コンデンサの静電容量値にばらつきによって共振周波数
がずれると、データキャリアの共振周波数は固定されて
いるためデータキャリアの受信レベルが低下するという
欠点があった。
なされたものであって、リードライトヘッドの発振回路
を小型化すると共に、発振周波数のばらつきをなくすよ
うにすることを技術的課題とする。
は、IDコントローラからの送信データに基づきLC発
振回路の発振を断続することによってデータキャリアに
信号を伝送するデータ通信装置であって、コイル及びコ
ンデンサから成る並列共振回路と、一定のクロック周波
数の信号を発振するクロック発振器と、クロック発振器
の出力に基づいて並列共振回路への通電を制御する第1
のスイッチング素子と、クロック発振器の出力とIDコ
ントローラからの送信データとの論理積を第1のスイッ
チング素子に与える論理積回路と、共振回路のコイル及
びコンデンサの間に接続され、送信データに基づいて並
列共振回路を開閉する第2のスイッチング素子と、を具
備し、発振の断続によって信号を伝送することを特徴と
するものである。
ラからの送信データに基づきLC発振回路の発振を断続
することによってデータキャリアに信号を伝送するデー
タ通信装置であって、一定のクロック周波数の信号を発
振するクロック発振器と、クロック発振器の出力とID
コントローラからの送信データとの論理積をとる論理積
回路と、電源と接地端間に直列に接続され、論理積出力
によって交互に付勢される一対のスイッチング素子と、
一対のスイッチング素子の共通接続端と接地端間に接続
されるコイル及びコンデンサの直列接続体と、を具備す
ることを特徴とするものである。
によれば、クロック発振器の出力によってコイル及びコ
ンデンサの並列共振回路に電源を供給するようにしてい
るため、クロック発振器の出力によって並列共振回路の
共振が起こり、それによってコイルに発振電流を流すこ
とができる。従ってコイルと電磁結合するデータキャリ
アとの間でデータ伝送を行うことができる。このときク
ロック発振器と送信データとを同期させ、共振回路の一
端にスイッチング素子を設けておくことによってパルス
発振の立上りを急峻にすることができる。
端間に一対のスイッチング素子を設け、交互に断続する
ことによってその共通接続端に接続されたコイルとコン
デンサの直列接続体に充電電流及び放電電流を流すよう
にしている。こうすればLC直列共振回路のコイルより
立上り,立下りが急峻な発振波形が得られることとな
る。
置のパルス送信回路の構成を示す回路図である。本図に
おいてクロック発振器1は一定のクロック周波数を発振
する発振器であって、その出力はアンド回路2及びD型
フリップフロップ3のクロック入力端に与えられる。D
型フリップフロップ3のD入力端には図示しないIDコ
ントローラから送信データが与えられており、そのQ出
力端はアンド回路2及びスイッチング用のFETQ1の
ゲートに接続される。アンド回路2はクロック発振器1
のクロック信号とD型フリップフロップとの論理積をと
る論理積回路であって、その出力はスイッチング用のF
ETQ1のゲートに接続される。FETQ1のソースは
接地され、ドレインは抵抗R1を介してコイルL1及び
コンデンサC1から成る共振回路に接続される。そして
この共振回路の中点にはFETQ2から成る第2のスイ
ッチング素子を設ける。FETQ2のドレインはコイル
L1に、ソースはコンデンサC1と電源に接続されてい
る。又ゲート・ソース間には抵抗R2が接続され、ドレ
イン・ソース間にはダイオードD1が接続される。そし
てこのFETQ2を開閉するために、FETQ2のゲー
トには抵抗R3を介してFETQ3のドレイン端が接続
されている。FETQ3は共振回路への通電を制御する
第1のスイッチング素子である。
ンサC1,コイルL1から成る共振回路には電源が接続
され、又抵抗R1及びスイッチング用FETQ1を介し
て接地される。そしてこの共振回路にはスイッチング用
のFETQ2から成るスイッチが接続されている状態を
示している。又図2(b)はスイッチであるFETQ
1,Q2が同時にオン状態となったときのコイルL1,
コンデンサC1に流れる電流IL ,IC の位相を示すベ
クトル図である。
3(a)〜(e)は図1のa〜eの各部の波形を示す波
形図である。本図においてクロック発振器1は図3
(a)に示すように一定周波数のクロック信号を発振し
ている。図3(b)はIDコントローラ等から得られる
送信データである。そしてこのクロック信号に同期して
D型フリップフロップ3より図3(d)に示す出力が得
られ、FETQ3が駆動される。同時にこの信号をゲー
ト信号としてクロック信号が図3(c)に示すように出
力され、FETQ1が駆動される。従ってクロック信号
の立上りが一致する点でFETQ1,Q3が同時にオン
となる。又共振回路を閉成するスイッチング用のFET
Q2も同時にオンとなる。そのため実開平1-93808号に
示されているように、これらのFETQ1〜Q3がオン
となった直後に電源から共振回路に電流が供給されるこ
ととなり、発振が急速に立上ることとなる。従って図3
(e)に示すように発振開始を極めて高速にすることが
できる。
がなくなり、コンデンサC1,C2の電荷がFETQ
1,Q2を介して急速に放電され発振が停止する。この
場合には発振波形の立上り,立下りが急峻となるため、
データキャリアの受信,復調でのS/N比が改善される
こととなる。又容量の大きいコンデンサを用いず、又共
振回路のコイルとコンデンサのばらつきとは無関係にク
ロック発振器によって発振周波数が規定されるため、ば
らつきによる変動を少なくすることができる。
信回路の構成を示す回路図である。本図において第1実
施例と同一部分は同一符号を付して詳細な説明を省略す
る。本実施例ではクロック発振器1のクロック出力とI
Dコントローラからの送信データを直接アンド回路2に
入力し、この論理積出力によってスイッチング用のFE
TQ4を駆動するようにしたものである。FETQ4の
ソースは接地され、ドレインには抵抗R4を介してコン
デンサC1,コイルL1から成る並列共振回路が接続さ
れている。
a〜dの各部の波形図を示すように、共振回路の出力と
なる発振の立上り及び立下りが前述した第1実施例に比
べてやや急峻ではなくなるが、クロック発振器1の発振
周波数によって並列共振回路を駆動することができる。
信回路の回路図である。本図において、クロック発振器
1は前述した実施例と同様にクロック周波数を発振する
発振器であって、その出力はナンド回路11及びD型フ
リップフロップ3のクロック入力端CLKに与えられ
る。又D型フリップフロップ3にはD入力端に送信デー
タが入力されており、そのQ出力はナンド回路11に与
えられる。ナンド回路11はこの論理積の反転出力を抵
抗R4,コンデンサC2の直列接続体及び抵抗R5,コ
ンデンサC3の直列接続体を介して夫々一対のFETQ
5,Q6に与える。FETQ5,Q6はドレインが共通
接続され、ソース端が電源と接地端間に直列接続された
一対のスイッチング素子である。このFETQ5,Q6
のドレインの共通接続端と接地端との間には、図示のよ
うに抵抗R6及びコンデンサC4とコイルL2の直列接
続体が接続される。FETQ5はPチャンネル,FET
Q6はNチャンネルのMOSFETであって、ナンド回
路11の立上り時及び立下り時に交互に導通し、電源V
ccよりコンデンサC4に急速に充電させ、又放電させる
ものである。
7(a)〜(d)は図6のa〜dの各部の波形を示す波
形図である。本図においてクロック発振器1は図7
(a)に示すように一定周期のクロック信号を発振して
おり、図7(b)に示す送信データがDフリップフロッ
プ3に与えられるものとする。この場合、ナンド回路1
1より図7(c)に示すように同期した反転出力が得ら
れる。この出力がHレベルではFETQ5がオフ、Q6
がオン状態であるため、コンデンサC4は充電されてい
ない。そしてナンド回路11の出力がLレベルとなると
FETQ5がオン、Q6がオフとなり、電源Vccより抵
抗R6を介して矢印Aに示すように直列共振回路に電流
が流れる。この場合にはLレベルが続けば残響振動が起
こることとなるが、ナンド回路11の出力がHレベルに
反転するためFETQ5がオフ、Q6はオンとなる。従
ってコンデンサC4の電荷が矢印Bを介して放電する。
このような動作が繰り返されるため、クロック発振器の
発振周波数によって急峻な立上りで発振が開始される。
ここでLC直列共振回路の共振周波数とクロック発振器
1の発振周波数とを一致させておくことによって、コイ
ルL2より最大の出力を取り出すことができる。又図7
(b)に示す送信データがLレベルとなれば、ナンド回
路11の出力もHレベルに固定されるため発振が停止す
る。この場合にも立下りが急峻となり図7(d)に示す
出力が得られる。従ってデータキャリアでの受信や復調
時のS/N比を改善することができる。
パルス送信回路では、他励式の発振回路を用いているた
め、クロック発振器の発振周波数で出力周波数を規定す
ることができる。そのため形状の大きいコンデンサ等の
部品を少なくすることができ、又コイルやコンデンサの
ばらつきによる周波数の変動をなくすることができる。
更に発振の立上り及び立下り特性を改善することができ
るという効果も得られる。
成を示す回路図である。
はその電流ベクトル図である。
成を示す回路図である。
トである。
成を示す回路図である。
トである。
Claims (2)
- 【請求項1】 IDコントローラからの送信データに基
づきLC発振回路の発振を断続することによってデータ
キャリアに信号を伝送するデータ通信装置であって、 コイル及びコンデンサから成る並列共振回路と、 一定のクロック周波数の信号を発振するクロック発振器
と、 前記クロック発振器の出力に基づいて前記並列共振回路
への通電を制御する第1のスイッチング素子と、 前記クロック発振器の出力と前記IDコントローラから
の送信データとの論理積を前記第1のスイッチング素子
に与える論理積回路と、前記共振回路のコイル及びコンデンサの間に接続され、
前記送信データに基づいて前記並列共振回路を開閉する
第2のスイッチング素子と、 を具備し、発振の断続によ
って信号を伝送することを特徴とするデータ通信装置。 - 【請求項2】 IDコントローラからの送信データに基
づきLC発振回路の発振を断続することによってデータ
キャリアに信号を伝送するデータ通信装置であって、 一定のクロック周波数の信号を発振する クロック発振器
と、 前記クロック発振器の出力と前記IDコントローラから
の送信データとの論理積をとる論理積回路と、 電源と接地端間に直列に接続され、前記論理積出力によ
って交互に付勢される一対のスイッチング素子と、 前記一対のスイッチング素子の共通接続端と接地端間に
接続されるコイル及びコンデンサの直列接続体と、を具
備することを特徴とするデータ通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17916592A JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17916592A JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05347638A JPH05347638A (ja) | 1993-12-27 |
JP3398972B2 true JP3398972B2 (ja) | 2003-04-21 |
Family
ID=16061080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17916592A Expired - Lifetime JP3398972B2 (ja) | 1992-06-12 | 1992-06-12 | データ通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3398972B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4602100B2 (ja) * | 2004-08-24 | 2010-12-22 | 富士通コンポーネント株式会社 | 通信装置 |
-
1992
- 1992-06-12 JP JP17916592A patent/JP3398972B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05347638A (ja) | 1993-12-27 |
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