JP3391305B2 - Data clock synchronization circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の実施の形態】本発明は位相比較回路に関し、特
にクロック及びデータの位相同期をとるための回路に関
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention relates to a phase comparison circuit, and more particularly to a circuit for synchronizing the phases of clock and data.

【０００２】[0002]

【従来の技術】入力されるデータに基づいてクロックを
生成し、かつ生成したクロックに基づいて同期のとれた
再生クロックと再生データを出力する回路、ここではこ
の回路をデータ・クロック同期回路と称するが提案され
ている。図１２はその一例であり、入力されるデータＤ
ＡＴＡは、位相比較器ＰＤにおいて生成クロックＣＬ
Ｋ’と位相比較され、その位相差信号はチャージポンプ
ＣＰとロウパスフィルタＬＰＦを介して出力され、この
出力により遅延回路ＤＥＬＡＹ２を制御する。前記遅延
回路ＤＥＬＡＹ２には、外部クロックＣＬＫが入力され
ており、この外部クロックＣＬＫは遅延回路ＤＥＬＡＹ
２において位相が制御され、前記生成クロックＣＬＫ’
として前記位相比較器ＰＤに入力される。また、前記生
成クロックＣＬＫ’は再生クロックＲＥ・ＣＬＫとして
出力される一方で、リタイミング回路ＲＥＴＩＭＩＮＧ
において前記データＤＡＴＡの位相を制御し、再生デー
タＲＥ・ＤＡＴＡとして出力する。これにより、互いに
同期のとれた再生クロックＲＥ・ＣＬＫと再生データＲ
Ｅ・ＤＡＴＡを得ることが可能となる。2. Description of the Related Art A circuit for generating a clock based on input data and outputting a reproduced clock and reproduced data synchronized with each other based on the generated clock. This circuit is called a data / clock synchronizing circuit here. Is proposed. FIG. 12 shows an example of this, and the input data D
ATA generates a clock CL in the phase comparator PD.
The phase difference signal is compared with K ', and the phase difference signal is output via the charge pump CP and the low pass filter LPF, and this output controls the delay circuit DELAY2. An external clock CLK is input to the delay circuit DELAY2, and the external clock CLK is input to the delay circuit DELAY2.
2, the phase is controlled and the generated clock CLK '
Is input to the phase comparator PD. The generated clock CLK ′ is output as the reproduction clock RE · CLK, while the retiming circuit RETIMING is used.
At, the phase of the data DATA is controlled and output as reproduction data RE · DATA. As a result, the reproduction clock RE · CLK and the reproduction data R which are synchronized with each other
It becomes possible to obtain E.DATA.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、このよ
うな従来データ・クロック同期回路では、データＤＡＴ
Ａと生成クロックＣＬＫ’の位相を位相比較器ＰＤにお
いて位相比較しているため、データＤＡＴＡが連続”
Ｈ”あるいは”Ｌ”のようなレベル遷移が少ないデータ
ＤＡＴＡが入力されると、その間位相比較器ＰＤでは位
相を比較しなくなる。そのた、ロウパスフィルタＬＰＦ
に貯えている電荷が抜け、遅延回路ＤＥＬＡＹ２の制御
電圧が変化され、これに伴って遅延回路ＤＥＬＡＹ２の
遅延時間が変わり、生成クロックＣＬＫ’に時間軸上で
の揺らぎが発生し、結果として再生クロックＲＥ・ＣＬ
Ｋのジッタが大きくなる。また、生成クロックＣＬＫ’
の揺らぎにより、データＤＡＴＡと生成クロックＣＬ
Ｋ’の位相がずれ、データＤＡＴＡのリタイミングにも
揺らぎが生じ、再生データＲＥ・ＤＡＴＡにもジッタが
載ることになる。However, in such a conventional data / clock synchronizing circuit, the data DAT is
Since the phase comparator PD compares the phases of A and the generated clock CLK ′, the data DATA is continuous ”.
When data DATA such as H "or" L "with few level transitions is input, the phase comparator PD does not compare phases during that time.
The electric charge stored in the delay circuit DELAY2 is changed, the control voltage of the delay circuit DELAY2 is changed, the delay time of the delay circuit DELAY2 is changed accordingly, and the generated clock CLK ′ fluctuates on the time axis. RE ・ CL
The K jitter increases. Also, the generated clock CLK '
Fluctuation of data causes data DATA and generated clock CL
The phase of K'is shifted, the retiming of the data DATA also fluctuates, and the reproduced data RE / DATA also has jitter.

【０００４】本発明の目的は、このような再生クロック
と再生データにおける揺らぎの発生を防止し、両者の同
期がとれてジッタの少ないデータ・クロック同期回路を
提供するものである。An object of the present invention is to provide a data / clock synchronizing circuit which prevents the occurrence of such fluctuations in the reproduced clock and reproduced data, synchronizes the both, and has less jitter.

【０００５】[0005]

【課題を解決するための手段】本発明のデータ・クロッ
ク同期回路は、入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記デー
タから前記遅延データに切り替えるカウンタと、前記セ
レクタの出力データと生成クロックとの位相比較を行い
位相差信号を出力する位相比較器と、前記位相差信号に
対応する制御電圧を出力する手段と、前記制御電圧に基
づいて遅延量が変化されて外部クロックの位相を制御
し、位相制御した外部クロックを前記生成クロックとし
て出力する第２遅延回路と、前記第２遅延回路からの前
記生成クロックにより前記データの位相を制御して再生
データを出力するリタイミング回路とを備えることを特
徴とする。ここで、前記第２遅延回路は、前記制御電圧
に基づいて遅延量が変化される１つ以上のインバータが
シリーズに接続された構成である。また、本発明では、
前記第２遅延回路に代えて前記制御電圧に基づいてクロ
ックを生成し、生成したクロックを生成クロックとして
出力する電圧制御発振器を備える構成としてもよい。A data / clock synchronizing circuit of the present invention comprises a first delay circuit for delaying input data, a selector for selecting the data and delay data from the first delay circuit. wherein detecting the level transitions in the data, said data output of said selector in a state where the level transition does not exist only in succession a predetermined number of bits
A counter for switching from the delay data to the delay data , a phase comparator for performing a phase comparison between the output data of the selector and the generated clock, and outputting a phase difference signal, and means for outputting a control voltage corresponding to the phase difference signal, wherein the amount of delay based on the control voltage is changed by controlling the external clock phase, the external clock phase control and the generated clock
And a retiming circuit that outputs the reproduced data by controlling the phase of the data by the generated clock from the second delay circuit. Here, the second delay circuit has a configuration in which one or more inverters whose delay amount is changed based on the control voltage are connected in series. Further, in the present invention,
Instead of the second delay circuit, a voltage controlled oscillator that generates a clock based on the control voltage and outputs the generated clock as a generated clock may be provided.

【０００６】また、本発明では、前記第１遅延回路は複
数のフリップフロップをシリーズに接続した回路であ
り、前記カウンタは前記複数のフリップフロップの出力
の一部と前記データとの非排他的論理和をとる回路で構
成することが好ましい。また、前記入力されるデータを
半周期遅延する第３遅延回路と、前記入力されるデータ
と前記第３遅延回路で遅延された遅延データとの排他的
論理和をとる排他的論理和ゲートとで構成されるデータ
整形回路を備え、前記データ整形回路の出力を前記第１
遅延回路と前記セレクタに入力する構成としてもよい。Further, in the present invention, the first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter is a non-exclusive logic of a part of outputs of the plurality of flip-flops and the data. It is preferable to form a summing circuit. Also, a third delay circuit that delays the input data by a half cycle, and an exclusive OR gate that takes an exclusive OR of the input data and the delay data delayed by the third delay circuit. A data shaping circuit configured to output the output of the data shaping circuit to the first
The configuration may be such that the delay circuit and the selector are input.

【０００７】本発明によれば、入力されるデータのレベ
ル遷移が所定ビット連続して生じないときに、遅延した
データを位相比較対象とすることで、位相比較器におけ
る位相比較数を増やすことができる。これにより、位相
比較器が連続して位相比較動作しない状態を回避、ない
し低減でき、位相比較器の出力に基づいて出力される制
御電圧を安定に保持することができ、当該制御電圧によ
るクロック生成や、データのリタイミングを高精度に行
うことができ、データとクロックの位相制御が実現され
る。According to the present invention, when the level transition of the input data does not occur continuously for a predetermined number of bits, the delayed data is subjected to the phase comparison, so that the number of phase comparisons in the phase comparator can be increased. it can. With this, it is possible to avoid or reduce the state where the phase comparator does not continuously perform the phase comparison operation, it is possible to stably hold the control voltage output based on the output of the phase comparator, and the clock generation by the control voltage is performed. In addition, data retiming can be performed with high accuracy, and phase control of data and clocks can be realized.

【０００８】[0008]

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のデ
ータ・クロック同期回路の回路図である。位相比較回路
１００は、第１遅延回路ＤＥＬＡＹ１と、カウンタ回路
ＣＵＮＴと、セレクタＳＥＬと、位相比較器ＰＤで構成
される。前記第１遅延回路ＤＥＬＡＹ１は後述する生成
クロックＣＬＫ’に基づいて前記データＤＡＴＡを予め
設定した所定ビット数分だけ遅延し、遅延データＮ１と
して前記セレクタＳＥＬの一方の入力端に出力する。前
記カウンタＣＵＮＴは、前記第１遅延回路ＤＥＬＡＹ１
からのデータＤＥと生成クロックＣＬＫ’に基づいて前
記位相比較回路１００に入力されるデータＤＡＴＡのデ
ータが連続ビットのときにカウントし始め、ある所望の
ビット数をカウントしたら、ＳＷ信号を“Ｈ”として前
記セレクタＳＥＬの制御端に出力する。さらに、前記デ
ータＤＡＴＡは一方では前記セレクタＳＥＬの他方の入
力端に入力される。前記セレクタＳＥＬでは、前記ＳＷ
信号が“Ｈ”になると、前記遅延データＮ１をデータＮ
２として出力する。また、ＳＷ信号が“Ｌ”のときはデ
ータＤＡＴＡがそのままデータＮ２として出力される。
前記位相比較器ＰＤはデータＮ２と生成クロックＣＬ
Ｋ’との位相を比較する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a data / clock synchronization circuit according to a first embodiment of the present invention. The phase comparison circuit 100 includes a first delay circuit DELAY1, a counter circuit COUNT, a selector SEL, and a phase comparator PD. The first delay circuit DELAY1 delays the data DATA by a predetermined number of bits set in advance based on a generated clock CLK ', which will be described later, and outputs the delayed data N1 to one input terminal of the selector SEL. The counter COUNT has the first delay circuit DELAY1.
When the data DATA input to the phase comparison circuit 100 is continuous bits based on the data DE and the generated clock CLK ′, counting is started, and when a desired number of bits is counted, the SW signal is set to “H”. Is output to the control end of the selector SEL. Further, the data DATA is input to the other input terminal of the selector SEL on the one hand. In the selector SEL, the SW
When the signal becomes "H", the delay data N1 is transferred to the data N
Output as 2. When the SW signal is "L", the data DATA is output as it is as the data N2.
The phase comparator PD uses the data N2 and the generated clock CL.
Compare the phase with K '.

【０００９】前記位相比較回路１００の出力、すなわ
ち、前記位相比較器ＰＤでの位相比較の結果はチャージ
ポンプＣＰとロウパスフィルタＬＰＦを介して、第２遅
延回路ＤＥＬＡＹ２の遅延時間を制御する制御電圧とな
る。第２遅延回路ＤＥＬＡＹ２はデータＮ２と生成クロ
ックＣＬＫ’の位相同期がとれるように、外部クロック
ＣＬＫの位相を変える。前記生成クロックＣＬＫ’は再
生クロックＲＥ・ＣＬＫとして出力されるとともに、前
記位相比較器ＰＤ、カウンタＣＵＮＴ、第１遅延回路Ｄ
ＥＡＬＹ１に出力される。また、前記データＤＡＴＡを
リタイミングするリタイミング回路ＲＥＴＩＭＭＩＮＧ
が設けられており、前記データＤＡＴＡは前記生成クロ
ックＣＬＫ’に基づいてその位相が制御され再生データ
ＲＥ・ＤＡＴＡとして出力される。The output of the phase comparison circuit 100, that is, the result of the phase comparison in the phase comparator PD is the control voltage for controlling the delay time of the second delay circuit DELAY2 via the charge pump CP and the low pass filter LPF. Becomes The second delay circuit DELAY2 changes the phase of the external clock CLK so that the data N2 and the generated clock CLK 'can be synchronized in phase. The generated clock CLK ′ is output as the reproduction clock RE · CLK, and the phase comparator PD, the counter COUNT, and the first delay circuit D are also output.
Output to EASY1. Also, a retiming circuit RETIMMING for retiming the data DATA.
Is provided, and the phase of the data DATA is controlled based on the generated clock CLK ′ and is output as reproduction data RE · DATA.

【００１０】ここで、前記第１遅延回路ＤＥＬＡＹ１と
カウンタＣＵＮＴは、図２に示すように、一体的に回路
構成しており、複数個、ここではデータに８ビットの遅
延を生じさせるために、８個のフリップフロップＦ／Ｆ
１〜Ｆ／Ｆ８をシリーズに接続したものである。各フリ
ップフロップＦ／Ｆ１〜Ｆ／Ｆ８のクロック端には生成
クロックＣＬＫ’が接続される。そして、第１のフリッ
プフロップＦ／Ｆ１にはデータＤＡＴＡが入力され、第
８のフリップフロップＦ／Ｆ８から８ビット遅延された
データ、すなわち前記データＮ１が出力される。また、
前記カウンタＣＵＮＴとして前記第１ないし第７のフリ
ップフロップＦ／Ｆ１〜Ｆ／Ｆ７から出力される各デー
タＤ１〜Ｄ７の非排他的論理和をとるＥＸＮＯＲが設け
られており、このＥＸＮＯＲから前記ＳＷ信号が出力さ
れるる。このデータＤ１〜Ｄ７が図１のデータＤＥに対
応している。これにより、データＤＡＴＡが８ビット連
続して“Ｈ”あるいは“Ｌ”ならば、ＳＷ信号が“Ｈ”
になる。また、データＤＡＴＡのレベルが遷移するとす
ぐにＳＷ信号は“Ｌ”に戻る。[0010] Here, the first delay circuit DELAY1 and counter CUNT, as shown in FIG. 2, it is integrally circuitry, a plurality, here to produce a delay of 8-bit data, 8 flip-flops F / F
1 to F / F8 are connected in series. The generated clock CLK ′ is connected to the clock ends of the flip-flops F / F1 to F / F8. Then, the data DATA is input to the first flip-flop F / F1, and the data delayed by 8 bits from the eighth flip-flop F / F8, that is, the data N1 is output. Also,
An EXNOR that takes a non-exclusive OR of the data D1 to D7 output from the first to seventh flip-flops F / F1 to F / F7 is provided as the counter COUNT, and the SW signal is output from the EXNOR. Is output. The data D1 to D7 correspond to the data DE in FIG. As a result, if the data DATA is "H" or "L" for 8 consecutive bits, the SW signal is "H".
become. Also, the SW signal returns to "L" immediately after the level of the data DATA transits.

【００１１】前記セレクタＳＥＬ、位相比較器ＰＤ、チ
ャージポンプＣＰ、ロウパスフィルタＬＰＦは従来にお
いて種々の位相比較回路において用いられている回路要
素がそのまま用いられているので、ここでは詳細な説明
は省略する。また、前記ＳＥＬ回路は単純なセレクタで
構成されており、前記したように、ＳＷ信号が”Ｌ”な
らＤＡＴＡの出力をそのまま出し、ＳＷ信号が”Ｈ”な
らば、ＤＥＬＡＹ１回路を通ったＤＡＴＡが出力され
る。Since the selector SEL, the phase comparator PD, the charge pump CP, and the low-pass filter LPF use the circuit elements that have been conventionally used in various phase comparison circuits, the detailed description thereof will be omitted. To do. Further, the SEL circuit is composed of a simple selector. As described above, when the SW signal is "L", the DATA output is output as it is, and when the SW signal is "H", the DATA that has passed through the DELAY1 circuit is output. Is output.

【００１２】一方、前記第２遅延回路ＤＥＬＡＹ２の一
例を図３（ａ）に示す。電圧制御部ＢＧと、複数のイン
バータＩＮＶで構成されている。前記電圧制御部ＢＧ
は、図３（ｂ）に示すように、ＰＭＯＳトランジスタＰ
１とＮＭＯＳトランジスタＮ１とで構成され、ＮＭＯＳ
トランジスタのゲートに前記ロウパスフィルタＬＰＦの
出力ＶＣＮＴを入力し、この出力ＶＣＮＴにより電圧Ｖ
ＣＰを制御する。また、複数のインバータＩＮＶは、第
２遅延回路ＤＥＬＡＹ２での遅延時間に対応して任意の
個数がシリーズに接続されており、各インバータＩＮＶ
は、図３（ｃ）に示すように、ＰＭＯＳトランジスタＰ
１１〜Ｐ１４とＮＭＯＳトランジスタＮ１１〜Ｎ１３と
で構成され、前記ロウパスフィルタＬＰＶの出力ＶＣＮ
ＴがＮＭＯＳトランジスタＮ１３に、外部クロックＣＬ
Ｋと／ＣＬＤがＮＭＯＳトランジスタＮ１１，Ｎ１２に
それぞれ入力される。そして、ＰＭＯＳトランジスタＰ
１１，Ｐ１４から生成クロックＣＬＫ’と／ＣＬＫ’が
出力される。これにより、各インバータＩＮＶでは、出
力ＶＣＮＴにより遅延量が変化制御され、かつその遅延
量がインバータの個数分累積された遅延量で遅延した生
成クロックＣＬＫ’と／ＣＬＫ’を出力することにな
る。On the other hand, an example of the second delay circuit DELAY2 is shown in FIG. It is composed of a voltage control unit BG and a plurality of inverters INV. The voltage control unit BG
Is a PMOS transistor P, as shown in FIG.
1 and an NMOS transistor N1
The output VCNT of the low-pass filter LPF is input to the gate of the transistor, and the output VCNT produces a voltage V
Control CP. Further, an arbitrary number of the plurality of inverters INV are connected in series corresponding to the delay time in the second delay circuit DELAY2.
Is a PMOS transistor P as shown in FIG.
11 to P14 and NMOS transistors N11 to N13, and the output VCN of the low-pass filter LPV.
T is the external clock CL to the NMOS transistor N13
K and / CLD are input to the NMOS transistors N11 and N12, respectively. Then, the PMOS transistor P
The generated clocks CLK 'and / CLK' are output from 11 and P14. As a result, in each inverter INV, the delay amount is controlled to be changed by the output VCNT, and the generated clocks CLK ′ and / CLK ′ delayed by the delay amount accumulated by the number of inverters are output.

【００１３】また、前記リタイミング回路ＲＥＴＩＭＩ
ＮＧは、図４（ａ）に示すように、フリップフロップＦ
／Ｆで構成されており、入力されるデータＤＡＴＡを生
成クロックＣＬＫ’のタイミングで出力することで再生
データＲＥ・ＤＡＴＡを出力することになる。Further, the retiming circuit RETIMI
NG is a flip-flop F as shown in FIG.
/ F, and the reproduced data RE · DATA is output by outputting the input data DATA at the timing of the generation clock CLK ′.

【００１４】以上の構成の第１の実施形態の動作を図５
のタイミングチャートを用いて説明する。いま、図５に
示したようなデータがＤＡＴＡに入力されたとする。デ
ータＮ１は第１遅延回路ＤＥＬＡＹ１により、８ビット
遅らせられたデータとなる。また、同時にカウンタＣＵ
ＮＴは前記データＤＡＴＡをカウントするが、８ビット
以上“Ｌ”が連続しているため、ＳＷ信号は“Ｈ”とな
る。すなわち、図２と図６のタイミングチャートを参照
すると、生成クロックＣＬＫ’の１周期ごとにデータＤ
ＡＴＡがフリップフロップＦ／Ｆ1 〜Ｆ／Ｆ８へ順次伝
達される。フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８が８段
接続であるので、データＮ１はデータＤＡＴＡが８ビッ
ト分遅延されたものとなる。また、フリップフロップＦ
／Ｆ１〜Ｆ／Ｆ７の各出力Ｄ１〜Ｄ７とデータＤＡＴＡ
をＥＸＮＯＲによりゲートすることで、すべての入力レ
ベルが同じならば、“Ｈ”をだし、１つでも違うレベル
が入力されるならば、“Ｌ”を出力する。従って、デー
タＤＡＴＡが連続してレベル遷移しない場合には、ＳＷ
信号は“Ｈ”となり、レベル変位したときにはＳＷ信号
は“Ｌ”になる。The operation of the first embodiment having the above configuration will be described with reference to FIG.
This will be described with reference to the timing chart of. Now, assume that the data shown in FIG. 5 is input to DATA. The data N1 becomes data delayed by 8 bits by the first delay circuit DELAY1. At the same time, the counter CU
NT counts the data DATA, but the SW signal becomes "H" because "L" continues for 8 bits or more. That is, referring to the timing charts of FIGS. 2 and 6 , the data D is generated for each cycle of the generated clock CLK ′.
ATA is sequentially transmitted to the flip-flops F / F1 to F / F8. Since the flip-flops F / F1 to F / F8 are connected in eight stages, the data N1 is data DATA delayed by 8 bits. Also, the flip-flop F
/ F1 to F / F7 outputs D1 to D7 and data DATA
Gated by EXNOR, outputs "H" if all input levels are the same, and outputs "L" if any different level is input. Therefore, if the level of the data DATA does not continuously change, SW
The signal becomes "H", and when the level is changed, the SW signal becomes "L".

【００１５】次いで、図ＳＷ信号が“Ｈ”になると、セ
レクタＳＥＬは第１遅延回路ＤＥＬＡＹ１からのデータ
Ｎ１を選択する。このため、セレクタＳＥＬからはデー
タＤＡＴＡから切り替えられたデータＮ１がデータＮ２
として出力されるが、このデータＮ２はデータＤＡＴＡ
の８ビット遅延データであるため、直ちにデータの
“Ｈ”レベルが出力されることになる。したがって、位
相比較器ＰＤは、このデータＮ２の“Ｈ”を生成クロッ
クＣＬＫ’と位相比較することになり、かつその位相比
較結果をチャージポンプＣＰに出力することになる。こ
れにより、データＤＡＴＡの“Ｌ”レベルが８ビット以
上連続する場合でも、少なくとも８ビット目には位相比
較器ＰＤでの位相比較が行われることになり、位相比較
器ＰＤにおいてデータＤＡＴＡと生成クロックＣＬＫ’
との位相を比較する回数も多くなり、ロウパスフィルタ
ＬＰＦの出力電圧である制御電圧が安定する。そのた
め、ロウパスフィルタＬＰＦにより制御される第２遅延
回路ＤＥＬＡＹ２の制御が安定となり、外部クロックＣ
ＬＫの位相制御の精度が高められ、ジッタが抑制された
生成クロックＣＬＫ’を得ることができる。Then, when the SW signal in the figure becomes "H", the selector SEL selects the data N1 from the first delay circuit DELAY1. Therefore, the data N1 switched from the data DATA is changed to the data N2 from the selector SEL.
This data N2 is output as DATA
Since the data is 8-bit delayed data, the "H" level of the data is immediately output. Therefore, the phase comparator PD phase compares "H" of the data N2 with the generated clock CLK 'and outputs the phase comparison result to the charge pump CP. As a result, even if the "L" level of the data DATA continues for 8 bits or more, the phase comparator PD performs the phase comparison at least at the 8th bit, and the phase comparator PD performs the data DATA and the generated clock. CLK '
The number of times the phases of and are compared is increased, and the control voltage that is the output voltage of the low-pass filter LPF is stabilized. Therefore, the control of the second delay circuit DELAY2 controlled by the low pass filter LPF becomes stable, and the external clock C
The precision of the LK phase control is improved, and the generated clock CLK ′ with suppressed jitter can be obtained.

【００１６】これにより、前記生成クロックＣＬＫ’は
再生クロックＲＥ・ＣＬＫとして出力される。また、前
記生成クロックＣＬＫ’は、図４（ｂ）のタイミングチ
ャートに示すように、リタイミング回路ＲＥＴＩＭＮＧ
において前記データＤＡＴＡの位相制御を行うことによ
り、生成クロックＣＬＫ’、あるいはその反転信号であ
る再生クロックＲＥ・ＣＬＫに同期した再生データＲＥ
・ＤＡＴＡが出力されることになる。As a result, the generated clock CLK 'is output as the reproduction clock RE.CLK. Further, the generated clock CLK ′ is supplied to the retiming circuit RETIMNG as shown in the timing chart of FIG.
At the reproduction data RE synchronized with the generation clock CLK ′ or the reproduction clock RE · CLK which is an inverted signal of the generation clock CLK ′.
・ DATA will be output.

【００１７】以上のように、データＤＡＴＡが所定ビッ
ト以上連続してレベル遷移が無いときには、位相比較器
ＰＤに入力するデータＮ２として前記入力されるデータ
ＤＡＴＡを遅延したデータＮ１に切り替えることで、当
該遅延したデータＮ１のレベル遷移を利用して位相比較
器ＰＤでの位相比較が可能となる。これにより、位相比
較器ＰＤにおける位相比較の回数を増やすことができ、
ロウパスフィルタＬＰＦに貯えられている電荷が抜ける
現象を防止でき、その出力電圧が安定する。これによ
り、第２遅延回路ＤＥＬＡＹ２の出力である生成クロッ
クＣＬＫ’の時間軸上での揺らぎを防止し、ジッタを小
さく抑えられる。同時に、前記生成クロックＣＬＫ’に
よりリタイミング回路ＲＥＴＩＭＩＮＧにおいてデータ
ＤＡＴＡの位相制御を行うことで、再生データＲＥ・Ｄ
ＡＴＡのジッタを小さく抑えることができる。さらに、
生成クロックＣＬＫ’のジッタを抑制することで、位相
同期のループにおける位相ロック状態の維持が可能とな
り、かつ、初期状態では早く、ロックインすることがで
きる。なお、前記第１の実施形態では第１遅延回路ＤＥ
ＬＡＹ１をシフトレジスタータイプの回路構成にするこ
とよりカウンタＣＵＮＴとの一体化が可能となり、回路
の縮小化となる。As described above, when the level of the data DATA does not change continuously for a predetermined number of bits or more, the input data DATA as the data N2 input to the phase comparator PD is switched to the delayed data N1. The phase comparison in the phase comparator PD can be performed by utilizing the delayed level transition of the data N1. Thereby, the number of phase comparisons in the phase comparator PD can be increased,
It is possible to prevent the electric charge stored in the low-pass filter LPF from escaping, and stabilize the output voltage. As a result, fluctuations of the generated clock CLK ′, which is the output of the second delay circuit DELAY2, on the time axis can be prevented, and jitter can be suppressed to a small level. At the same time, by controlling the phase of the data DATA in the retiming circuit RETIMING by the generated clock CLK ′, the reproduction data RE · D
The ATA jitter can be suppressed to be small. further,
By suppressing the jitter of the generated clock CLK ′, it is possible to maintain the phase locked state in the phase locked loop, and it is possible to lock in early in the initial state. In the first embodiment, the first delay circuit DE
By adopting a shift register type circuit configuration for LAY1, it becomes possible to integrate it with the counter COUNT, and the circuit is downsized.

【００１８】なお、前記第１の実施形態においては、デ
ータＤＡＴＡの連続“Ｈ”あるいは“Ｌ”が８ビットの
ときを検出するようにして説明したが、この連続する
“Ｈ”“Ｌ”のビット数に制限はない。第１遅延回路Ｄ
ＥＬＡＹ１を拡張することで、連続何ビット同じデータ
が続いたら第１遅延回路ＤＥＬＡＹ１のデータを取り込
むかは自由に設定できる。また、前記実施形態では、第
１遅延回路ＤＥＬＡＹ１では連続するデータの１ビット
前のデータを出力しているが、遅延を長くすることで、
連続するデータの数ビット前のデータから取り入れるこ
とができる。例えば、図７では、フリップフロップＦ／
Ｆ１〜Ｆ／Ｆ１０をシリーズに接続し、連続するデータ
の３ビット前のデータをデータＮ１として出力してい
る。この場合のタイミングチャートは図８のようにな
り、位相比較器ＰＤでの位相比較の増加をより確実なも
のにできる。なお、ここでは３ビット前のデータから出
力する例を示したが、遅延させる段数によりかなり前の
データから出力することが可能である。In the first embodiment, the case where the continuous "H" or "L" of the data DATA is detected to be 8 bits has been described. However, the continuous "H" or "L" of the data DATA is detected. There is no limit to the number of bits. First delay circuit D
By expanding ELAY1, it is possible to freely set how many consecutive bits of the same data the data of the first delay circuit DELAY1 is fetched. Further, in the above embodiment, the first delay circuit DELAY1 outputs the data one bit before the continuous data, but by increasing the delay,
It can be taken from the data several bits before the continuous data. For example, in FIG. 7, the flip-flop F /
F1 to F / F10 are connected in series, and data 3 bits before continuous data is output as data N1. The timing chart in this case is as shown in FIG. 8, and the increase in phase comparison in the phase comparator PD can be made more reliable. Although an example of outputting data from 3 bits before is shown here, it is possible to output from data considerably before depending on the number of stages to be delayed.

【００１９】図９は本発明の第２の実施形態の回路図で
あり、図１と等価な部分には同一符号を付してある。こ
の実施形態では、データＮ２におけるレベル遷移をさら
に増やすことが可能となる。すなわち、図９において、
点線で囲んだデータ前処理回路２００は、データＤＡＴ
Ａが入力される第３遅延回路ＤＥＬＡＹ３と、前記デー
タＤＡＴＡと前記第３遅延回路ＤＥＬＡＹ３の遅延され
たデータＮ４が入力される排他的論理和ゲートＥＸＯＲ
で構成されている。そして、前記ＥＸＯＲの出力である
データＮ３が図１のデータＤＡＴＡとして位相比較回路
１００の第１遅延回路ＤＥＬＡＹ１とセレクタＳＥＬに
入力されている。ここで、前記第３遅延回路ＤＥＬＡＹ
３の遅延量は、データＤＡＴＡの半ビット分の時間であ
る。なお、その他の構成は図１と全く同様である。FIG. 9 is a circuit diagram of a second embodiment of the present invention, in which parts equivalent to those in FIG. 1 are designated by the same reference numerals. In this embodiment, it is possible to further increase the level transitions in the data N2. That is, in FIG.
The data preprocessing circuit 200 surrounded by the dotted line
A third delay circuit DELAY3 to which A is input, and an exclusive OR gate EXOR to which the data DATA and the delayed data N4 of the third delay circuit DELAY3 are input
It is composed of. The data N3 output from the EXOR is input to the first delay circuit DELAY1 of the phase comparison circuit 100 and the selector SEL as the data DATA of FIG. Here, the third delay circuit DELAY
The delay amount of 3 is the time for half a bit of the data DATA. The rest of the configuration is exactly the same as in FIG.

【００２０】この実施形態では、図１０にタイミングチ
ャートを示すように、ＥＸＯＲからは、データＤＡＴＡ
と、このデータＤＡＴＡが半ビット分だけ遅延されたデ
ータＮ４との排他的論理和が出力されるため、その出力
であるデータＮ３ではデータの切り替わりが増えること
になる。このように、レベル遷移が増大されたデータＮ
３に対して図１の実施形態と同様な同期制御動作を行う
ことにより、図１の実施形態よりもさらに位相比較の回
数を増やすことができ、再生クロックＲＥ・ＣＬＫや再
生データＲＥ・ＤＡＴＡのジッタを抑制することが可能
となる。In this embodiment, as shown in the timing chart of FIG. 10, from EXOR, data DATA is output.
Then, the exclusive OR of this data DATA and the data N4 delayed by half a bit is output, so that the data N3, which is the output, has more data switching. In this way, the data N whose level transition has been increased
By performing the same synchronous control operation as that of the embodiment of FIG. 1 on the data No. 3, it is possible to further increase the number of phase comparisons as compared with the embodiment of FIG. Jitter can be suppressed.

【００２１】図１１は本発明の第３の実施形態の回路図
である。この実施形態では、位相比較回路１００の構成
は図１の実施形態と同じであるが、データＤＡＴＡとの
位相比較を行うクロックとして外部クロックを使用して
おらず、ロウパスフィルタＬＰＦの出力を制御電圧とす
る電圧制御発振器ＶＣＯを設け、この電圧制御発振器Ｖ
ＣＯの出力を生成クロックＣＬＫ’として出力する。ま
た、前記生成クロックＣＬＫ’によって、データＤＡＴ
Ａをリタイミング回路ＲＥＴＩＭＩＮＧにおいて位相制
御して再生データＲＥ・ＤＡＴＡを出力することは前記
各実施形態と同じである。FIG. 11 is a circuit diagram of the third embodiment of the present invention. In this embodiment, the configuration of the phase comparison circuit 100 is the same as that of the embodiment of FIG. 1, but an external clock is not used as a clock for performing a phase comparison with the data DATA, and the output of the low pass filter LPF is controlled. A voltage controlled oscillator VCO for setting a voltage is provided, and this voltage controlled oscillator V
The output of CO is output as the generated clock CLK '. In addition, the data DAT is generated by the generated clock CLK ′.
The phase control of A in the retiming circuit RETIMING and the output of the reproduction data RE.DATA are the same as in each of the above embodiments.

【００２２】この実施形態では、位相比較器ＰＤでの位
相を比較する回数が多くなると、電圧制御発振器ＶＣＯ
の制御電圧が安定し、生成クロックＣＬＫ’でのジッタ
を抑えることができる。ここで、第１遅延回路ＤＥＬＡ
Ｙ１は生成クロックＣＬＫ’の周期に同期しているた
め、電圧制御発振器ＶＣＯの発振周波数が低くなると、
第１遅延回路ＤＥＬＡＹ１から出力されるデータは位相
が遅れることがあるが、この生成クロックＣＬＫ’用い
て位相比較器ＰＤで位相比較すれば、それ以上の位相ず
れを防止することが可能となる。また、ロウパスフィル
タＬＰＦの電荷が抜ける前に位相比較を行うように、第
１遅延回路ＤＥＬＡＹ１の遅延を数十ビットぐらいにし
ておくことが好ましい。In this embodiment, when the number of times the phases are compared in the phase comparator PD increases, the voltage controlled oscillator VCO
The control voltage is stable, and the jitter in the generated clock CLK 'can be suppressed. Here, the first delay circuit DELA
Since Y1 is synchronized with the cycle of the generated clock CLK ′, when the oscillation frequency of the voltage controlled oscillator VCO becomes low,
The data output from the first delay circuit DELAY1 may be delayed in phase, but if phase comparison is performed by the phase comparator PD using this generated clock CLK ′, further phase shift can be prevented. Further, it is preferable to set the delay of the first delay circuit DELAY1 to about several tens of bits so that the phase comparison is performed before the charges of the low pass filter LPF are discharged.

【００２３】[0023]

【発明の効果】以上説明したように本発明は、入力され
るデータが所定ビット以上連続してレベル遷移が無いと
きには、位相比較器に入力するデータとして前記入力さ
れるデータに替えて、当該データを遅延したデータに切
り替えることで、当該遅延されたデータのレベル遷移を
利用して位相比較器での位相比較が可能となる。これに
より、位相比較器における位相比較の回数を増やすこと
ができ、制御電圧を得るためのロウパスフィルタに貯え
られている電荷が抜ける現象を防止でき、その出力電圧
が安定する。これにより、第２遅延回路や電圧制御発振
器の出力である生成クロックの時間軸上での揺らぎを防
止し、クロックのジッタを小さく抑えることができ、同
時に前記生成クロックによりデータのリタイミングを行
うことで再生データのジッタを小さく抑えることができ
る。これにより、データとクロックの位相を高精度に制
御することが可能となる。As described above, according to the present invention, when the input data does not have a level transition continuously for a predetermined number of bits or more, the input data is replaced with the input data instead of the input data. By switching to the delayed data, the phase comparison can be performed by the phase comparator by utilizing the level transition of the delayed data. As a result, it is possible to increase the number of phase comparisons in the phase comparator, prevent the phenomenon in which the electric charge stored in the low-pass filter for obtaining the control voltage is discharged, and stabilize the output voltage. As a result, fluctuations of the generated clock that is the output of the second delay circuit or the voltage controlled oscillator on the time axis can be prevented, and the jitter of the clock can be suppressed to be small, and at the same time, the retiming of data by the generated clock can be performed. With, the jitter of the reproduced data can be suppressed to be small. This makes it possible to control the phases of data and clock with high accuracy.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.

【図２】第１遅延回路とカウンタの回路図である。FIG. 2 is a circuit diagram of a first delay circuit and a counter.

【図３】第２遅延回路の回路図である。FIG. 3 is a circuit diagram of a second delay circuit.

【図４】リタイミング回路の回路図とその動作を説明す
るためのタイミングチャートである。FIG. 4 is a circuit diagram of a retiming circuit and a timing chart for explaining the operation thereof.

【図５】図１の実施形態の動作を説明するためのタイミ
ングチャートである。5 is a timing chart for explaining the operation of the embodiment of FIG.

【図６】第１遅延回路とカウンタの動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining operations of the first delay circuit and the counter.

【図７】第１遅延回路とカウンタの変形例の回路図であ
る。FIG. 7 is a circuit diagram of a modified example of the first delay circuit and the counter.

【図８】図７の回路の動作を説明するためのタイミング
チャートである。8 is a timing chart for explaining the operation of the circuit of FIG.

【図９】本発明の第２の実施形態の回路図である。FIG. 9 is a circuit diagram of a second embodiment of the present invention.

【図１０】図９の回路の動作を説明するためのタイミン
グチャートである。FIG. 10 is a timing chart for explaining the operation of the circuit of FIG.

【図１１】本発明の第３の実施形態の回路図である。FIG. 11 is a circuit diagram of a third embodiment of the present invention.

【図１２】従来の回路図である。FIG. 12 is a conventional circuit diagram.

【符号の説明】[Explanation of symbols]

ＤＥＬＡＹ１ 第１遅延回路 ＤＥＬＡＹ２ 第２遅延回路 ＤＥＬＡＹ３ 第３遅延回路 ＳＥＬ セレクタ ＣＵＮＴ カウンタ ＰＤ 位相比較器 ＣＰ チャージポンプ ＬＰＦ ロウパスフィルタ ＲＥＴＩＭＩＮＧ リタイミング回路 ＶＣＯ 電圧制御発振器 Ｆ／Ｆ１〜Ｆ／Ｆ１０ フリップフロップ ＥＸＮＯＲ 非排他的論理和ゲート ＥＸＯＲ 排他的論理和ゲート ＤＡＴＡ データ（入力データ） Ｎ１ 遅延データ Ｎ２ 選択データ Ｎ３ 処理後データ Ｎ４ 遅延データ ＣＬＫ 外部クロック ＣＬＫ’ 生成クロック ＲＥ・ＣＬＫ 再生クロック ＲＥ・ＤＡＴＡ 再生クロック １００ 位相比較回路 ２００ データ前処理回路 DELAY1 First delay circuit DELAY2 Second delay circuit DELAY3 Third delay circuit SEL selector COUNT counter PD phase comparator CP charge pump LPF low pass filter Retiming retiming circuit VCO voltage controlled oscillator F / F1 to F / F10 flip-flops EXNOR non-exclusive OR gate EXOR Exclusive OR gate DATA data (input data) N1 delay data N2 selection data Data after N3 processing N4 delay data CLK External clock CLK 'generated clock RE ・ CLK Reproduction clock RE ・ DATA Playback clock 100 Phase comparison circuit 200 data preprocessing circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H03L 7/14 ─────────────────────────────────────────────────── --Continued from the front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H04L 7/02 H03L 7/14

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記デー
タから前記遅延データに切り替えるカウンタと、前記セ
レクタの出力データと生成クロックとの位相比較を行い
位相差信号を出力する位相比較器と、前記位相差信号に
対応する制御電圧を出力する手段と、前記制御電圧に基
づいて遅延量が変化されて外部クロックの位相を制御
し、位相制御した外部クロックを前記前記生成クロック
として出力する第２遅延回路と、前記第２遅延回路から
の前記生成クロックにより前記データの位相を制御して
再生データを出力するリタイミング回路とを備えること
を特徴とするデータ・クロック同期回路。1. A first delay circuit for delaying input data, a selector for selecting the data and delay data from the first delay circuit, a level transition in the data is detected, and the level transition is continuous. said data output of said selector when the absence predetermined number of bits and
A counter for switching from the delay data to the delay data , a phase comparator for performing a phase comparison between the output data of the selector and the generated clock, and outputting a phase difference signal, and means for outputting a control voltage corresponding to the phase difference signal, The delay amount is changed based on the control voltage to control the phase of the external clock, and the external clock whose phase is controlled is the generated clock.
The second delay circuit and the data clock synchronization circuit; and a retiming circuit for outputting reproduced data by controlling the phase of said data by said generated clock from the second delay circuit for outputting a. 【請求項２】 前記第２遅延回路は、前記制御電圧に基
づいて遅延量が変化される１つ以上のインバータがシリ
ーズに接続されていることを特徴とする請求項１に記載
のデータ・クロック同期回路。2. The data clock according to claim 1, wherein the second delay circuit is connected in series with one or more inverters whose delay amount is changed based on the control voltage. Synchronous circuit. 【請求項３】 入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記デー
タから前記遅延データに切り替えるカウンタと、前記セ
レクタの出力データと生成クロックとの位相比較を行い
位相差信号を出力する位相比較器と、前記位相差信号に
対応する制御電圧を出力する手段と、前記制御電圧に基
づいてクロックを生成し、生成したクロックを前記生成
クロックとして出力する電圧制御発振器と、前記電圧制
御発振器からの前記生成クロックにより前記データの位
相を制御して再生データを出力するリタイミング回路と
を備えることを特徴とするデータ・クロック同期回路。3. A first delay circuit for delaying input data, a selector for selecting the data and delay data from the first delay circuit, a level transition in the data is detected, and the level transition is continuous. said data output of said selector when the absence predetermined number of bits and
A counter for switching from the delay data to the delay data , a phase comparator for performing a phase comparison between the output data of the selector and the generated clock, and outputting a phase difference signal, and means for outputting a control voltage corresponding to the phase difference signal, It generates a clock based on the control voltage, and a voltage controlled oscillator for outputting the generated clock as the generated clock, Li for outputting reproduced data by controlling the phase of said data by said generated clock from the voltage controlled oscillator A data / clock synchronization circuit comprising a timing circuit. 【請求項４】 前記第１遅延回路は複数のフリップフロ
ップをシリーズに接続した回路であり、前記カウンタは
前記複数のフリップフロップの出力の一部と前記データ
との非排他的論理和をとる回路であることを特徴とする
請求項１ないし３のいずれかに記載のデータ・クロック
同期回路。4. The first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter is a circuit that takes a non-exclusive OR of a part of outputs of the plurality of flip-flops and the data. The data / clock synchronizing circuit according to any one of claims 1 to 3, wherein 【請求項５】 前記入力されるデータを半周期遅延する
第３遅延回路と、前記入力されるデータと前記第３遅延
回路で遅延された遅延データとの排他的論理和をとる排
他的論理和ゲートとで構成されるデータ整形回路を備
え、前記データ整形回路の出力を前記第１遅延回路と前
記セレクタに入力することを特徴とする請求項１ないし
４のいずれかに記載のデータ・クロック同期回路。5. A third delay circuit that delays the input data by a half cycle, and an exclusive OR that takes an exclusive OR of the input data and the delay data delayed by the third delay circuit. 5. The data / clock synchronization according to claim 1, further comprising a data shaping circuit including a gate, and an output of the data shaping circuit is input to the first delay circuit and the selector. circuit.