JP2001044977A - Data clock synchronizing circuit - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の実施の形態】本発明は位相比較回路に関し、特
にクロック及びデータの位相同期をとるための回路に関
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention relates to a phase comparator, and more particularly to a circuit for synchronizing clock and data phases.
【0002】[0002]
【従来の技術】入力されるデータに基づいてクロックを
生成し、かつ生成したクロックに基づいて同期のとれた
再生クロックと再生データを出力する回路、ここではこ
の回路をデータ・クロック同期回路と称するが提案され
ている。図12はその一例であり、入力されるデータD
ATAは、位相比較器PDにおいて生成クロックCL
K’と位相比較され、その位相差信号はチャージポンプ
CPとロウパスフィルタLPFを介して出力され、この
出力により遅延回路DELAY2を制御する。前記遅延
回路DELAY2には、外部クロックCLKが入力され
ており、この外部クロックCLKは遅延回路DELAY
2において位相が制御され、前記生成クロックCLK’
として前記位相比較器PDに入力される。また、前記生
成クロックCLK’は再生クロックRE・CLKとして
出力される一方で、リタイミング回路RETIMING
において前記データDATAの位相を制御し、再生デー
タRE・DATAとして出力する。これにより、互いに
同期のとれた再生クロックRE・CLKと再生データR
E・DATAを得ることが可能となる。2. Description of the Related Art A circuit for generating a clock based on input data and outputting a reproduced clock and reproduced data synchronized based on the generated clock. This circuit is referred to as a data clock synchronizing circuit. Has been proposed. FIG. 12 shows an example of such a case, in which the input data D
ATA is generated clock CL in phase comparator PD.
The phase difference signal is compared with K ′, and the phase difference signal is output through the charge pump CP and the low-pass filter LPF. The output controls the delay circuit DELAY2. An external clock CLK is input to the delay circuit DELAY2, and the external clock CLK is applied to the delay circuit DELAY2.
2, the phase is controlled and the generated clock CLK '
Is input to the phase comparator PD. The generated clock CLK ′ is output as the recovered clock RE · CLK, while the retiming circuit RETIMING
Controls the phase of the data DATA and outputs it as reproduction data REDATA. Thereby, the reproduction clock RE · CLK and the reproduction data R synchronized with each other are obtained.
E · DATA can be obtained.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来データ・クロック同期回路では、データDAT
Aと生成クロックCLK’の位相を位相比較器PDにお
いて位相比較しているため、データDATAが連続”
H”あるいは”L”のようなレベル遷移が少ないデータ
DATAが入力されると、その間位相比較器PDでは位
相を比較しなくなる。そのた、ロウパスフィルタLPF
に貯えている電荷が抜け、遅延回路DELAY2の制御
電圧が変化され、これに伴って遅延回路DELAY2の
遅延時間が変わり、生成クロックCLK’に時間軸上で
の揺らぎが発生し、結果として再生クロックRE・CL
Kのジッタが大きくなる。また、生成クロックCLK’
の揺らぎにより、データDATAと生成クロックCL
K’の位相がずれ、データDATAのリタイミングにも
揺らぎが生じ、再生データRE・DATAにもジッタが
載ることになる。However, in such a conventional data clock synchronization circuit, the data DAT
Since the phase of the A and the generated clock CLK ′ is compared in the phase comparator PD, the data DATA is continuous.
When data DATA such as H "or" L "having few level transitions is input, the phase comparator PD does not compare phases during that time, and the low-pass filter LPF.
And the control voltage of the delay circuit DELAY2 is changed, the delay time of the delay circuit DELAY2 is changed, and the generated clock CLK 'fluctuates on the time axis. RE ・ CL
The jitter of K increases. Also, the generated clock CLK '
Data DATA and generated clock CL
The phase of K 'is shifted, and the re-timing of data DATA also fluctuates, and jitter also appears on the reproduced data RE / DATA.
【0004】本発明の目的は、このような再生クロック
と再生データにおける揺らぎの発生を防止し、両者の同
期がとれてジッタの少ないデータ・クロック同期回路を
提供するものである。An object of the present invention is to provide a data / clock synchronous circuit which prevents such fluctuations in a reproduced clock and reproduced data, and synchronizes the reproduced clock and the reproduced data with less jitter.
【0005】[0005]
【課題を解決するための手段】本発明のデータ・クロッ
ク同期回路は、入力されるデータを遅延する第1遅延回
路と、前記データと前記第1遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいて外部ク
ロックの位相を制御し、位相制御した前記生成クロック
を出力する第2遅延回路と、前記第2遅延回路からの前
記生成クロックにより前記データの位相を制御して再生
データを出力するリタイミング回路とを備えることを特
徴とする。ここで、前記第2遅延回路は、前記制御電圧
に基づいて遅延量が変化される1つ以上のインバータが
シリーズに接続された構成である。また、本発明では、
前記第2遅延回路に代えて前記制御電圧に基づいてクロ
ックを生成し、生成クロックとして出力する電圧制御発
振器を備える構成としてもよい。According to the present invention, there is provided a data / clock synchronization circuit comprising: a first delay circuit for delaying input data; a selector for selecting the data and delay data from the first delay circuit; A counter for detecting a level transition in the data and switching the output of the selector to the delay data side when the level transition does not exist continuously for a predetermined number of bits; A phase comparator that performs a phase comparison and outputs a phase difference signal, a unit that outputs a control voltage corresponding to the phase difference signal, and controls the phase of an external clock based on the control voltage, and generates the phase-controlled clock. A second delay circuit for outputting the reproduced data by controlling the phase of the data by the generated clock from the second delay circuit. Characterized in that it comprises a timing circuit. Here, the second delay circuit has a configuration in which one or more inverters whose delay amount is changed based on the control voltage are connected in series. In the present invention,
Instead of the second delay circuit, a configuration may be provided that includes a voltage-controlled oscillator that generates a clock based on the control voltage and outputs the generated clock.
【0006】また、本発明では、前記第1遅延回路は複
数のフリップフロップをシリーズに接続した回路であ
り、前記カウンタは前記複数のフリップフロップの出力
の一部と前記データとの非排他的論理和をとる回路で構
成することが好ましい。また、前記入力されるデータを
半周期遅延する第3遅延回路と、前記入力されるデータ
と前記第3遅延回路で遅延された遅延データとの排他的
論理和をとる排他的論理和ゲートとで構成されるデータ
整形回路を備え、前記データ整形回路の出力を前記第1
遅延回路と前記セレクタに入力する構成としてもよい。In the present invention, the first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter includes a non-exclusive logic of a part of the outputs of the plurality of flip-flops and the data. It is preferable to configure the circuit by taking the sum. A third delay circuit for delaying the input data by a half cycle, and an exclusive OR gate for obtaining an exclusive OR of the input data and the delay data delayed by the third delay circuit. A data shaping circuit configured to output the data from the first data shaping circuit.
It may be configured to input to the delay circuit and the selector.
【0007】本発明によれば、入力されるデータのレベ
ル遷移が所定ビット連続して生じないときに、遅延した
データを位相比較対象とすることで、位相比較器におけ
る位相比較数を増やすことができる。これにより、位相
比較器が連続して位相比較動作しない状態を回避、ない
し低減でき、位相比較器の出力に基づいて出力される制
御電圧を安定に保持することができ、当該制御電圧によ
るクロック生成や、データのリタイミングを高精度に行
うことができ、データとクロックの位相制御が実現され
る。According to the present invention, when the level transition of the input data does not occur continuously for a predetermined number of bits, the number of phase comparisons in the phase comparator can be increased by using the delayed data as an object of the phase comparison. it can. Thereby, the state where the phase comparator does not continuously perform the phase comparison operation can be avoided or reduced, the control voltage output based on the output of the phase comparator can be stably held, and the clock generation by the control voltage can be performed. In addition, data retiming can be performed with high accuracy, and data and clock phase control can be realized.
【0008】[0008]
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の第1の実施形態のデ
ータ・クロック同期回路の回路図である。位相比較回路
100は、第1遅延回路DELAY1と、カウンタ回路
CUNTと、セレクタSELと、位相比較器PDで構成
される。前記第1遅延回路DELAY1は後述する生成
クロックCLK’に基づいて前記データDATAを予め
設定した所定ビット数分だけ遅延し、遅延データN1と
して前記セレクタSELの一方の入力端に出力する。前
記カウンタCUNTは、前記第1遅延回路DELAY1
からのデータDEと生成クロックCLK’に基づいて前
記位相比較回路100に入力されるデータDATAのデ
ータが連続ビットのときにカウントし始め、ある所望の
ビット数をカウントしたら、SW信号を“H”として前
記セレクタSELの制御端に出力する。さらに、前記デ
ータDATAは一方では前記セレクタSELの他方の入
力端に入力される。前記セレクタSELでは、前記SW
信号が“H”になると、前記遅延データN1をデータN
2として出力する。また、SW信号が“L”のときはデ
ータDATAがそのままデータN2として出力される。
前記位相比較器PDはデータN2と生成クロックCL
K’との位相を比較する。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a data / clock synchronization circuit according to a first embodiment of the present invention. The phase comparison circuit 100 includes a first delay circuit DELAY1, a counter circuit CNT, a selector SEL, and a phase comparator PD. The first delay circuit DELAY1 delays the data DATA by a predetermined number of bits based on a generated clock CLK ′, which will be described later, and outputs the delayed data N1 to one input terminal of the selector SEL. The counter CNT is connected to the first delay circuit DELAY1.
Starts counting when the data DATA input to the phase comparison circuit 100 is continuous bits based on the data DE and the generated clock CLK ′, and when a desired number of bits are counted, the SW signal is set to “H”. To the control terminal of the selector SEL. Further, the data DATA is input to the other input terminal of the selector SEL on the one hand. In the selector SEL, the SW
When the signal becomes "H", the delay data N1 is transferred to the data N
Output as 2. When the SW signal is "L", the data DATA is output as it is as the data N2.
The phase comparator PD outputs the data N2 and the generated clock CL.
Compare the phase with K '.
【0009】前記位相比較回路100の出力、すなわ
ち、前記位相比較器PDでの位相比較の結果はチャージ
ポンプCPとロウパスフィルタLPFを介して、第2遅
延回路DELAY2の遅延時間を制御する制御電圧とな
る。第2遅延回路DELAY2はデータN2と生成クロ
ックCLK’の位相同期がとれるように、外部クロック
CLKの位相を変える。前記生成クロックCLK’は再
生クロックRE・CLKとして出力されるとともに、前
記位相比較器PD、カウンタCUNT、第1遅延回路D
EALY1に出力される。また、前記データDATAを
リタイミングするリタイミング回路RETIMMING
が設けられており、前記データDATAは前記生成クロ
ックCLK’に基づいてその位相が制御され再生データ
RE・DATAとして出力される。The output of the phase comparison circuit 100, that is, the result of the phase comparison by the phase comparator PD is supplied to the control voltage for controlling the delay time of the second delay circuit DELAY2 via the charge pump CP and the low-pass filter LPF. Becomes The second delay circuit DELAY2 changes the phase of the external clock CLK so that the phase of the data N2 and the generated clock CLK 'can be synchronized. The generated clock CLK ′ is output as a recovered clock RE · CLK, and the phase comparator PD, counter COUNT, and first delay circuit D
Output to EALY1. A retiming circuit RETIMMING for retiming the data DATA;
The phase of the data DATA is controlled based on the generated clock CLK ′, and the data DATA is output as reproduced data RE · DATA.
【0010】ここで、前記第1遅延回路DELAY1と
カウンタCUNTは、図2に示すように、一体的に回路
構成しており、複数個、ここではデータのに8ビットの
遅延を生じさせるために、8個のフリップフロップF/
F1〜F/F8ををシリーズに接続したものである。各
フリップフロップF/F1〜F/F8のクロック端には
生成クロックCLK’が接続される。そして、第1のフ
リップフロップF/F1にはデータDATAが入力さ
れ、第8のフリップフロップF/F8から8ビット遅延
されたデータ、すなわち前記データN1が出力される。
また、前記カウンタCUNTとして前記第1ないし第7
のフリップフロップF/F1〜F/F7から出力される
各データD1〜D7の非排他的論理和をとるEXNOR
が設けられており、このEXNORから前記SW信号が
出力されるる。このデータD1〜D7が図1のデータD
Eに対応している。これにより、データDATAが8ビ
ット連続して“H”あるいは“L”ならば、SW信号が
“H”になる。また、データDATAのレベルが遷移す
るとすぐにSW信号は“L”に戻る。Here, as shown in FIG. 2, the first delay circuit DELAY1 and the counter COUNT are integrally formed as a circuit, and in order to cause a delay of a plurality of data, here, 8 bits. , 8 flip-flops F /
F1 to F / F8 are connected in series. The generated clock CLK 'is connected to the clock terminal of each flip-flop F / F1 to F / F8. Then, the data DATA is input to the first flip-flop F / F1, and data delayed by 8 bits from the eighth flip-flop F / F8, that is, the data N1 is output.
Further, the first to seventh counters are used as the counter CNT.
EXNOR which takes the non-exclusive OR of the data D1 to D7 output from the flip-flops F / F1 to F / F7
Is provided, and the EX signal outputs the SW signal. These data D1 to D7 correspond to data D in FIG.
E is supported. Thus, if the data DATA is "H" or "L" for 8 consecutive bits, the SW signal becomes "H". The SW signal returns to “L” immediately after the level of the data DATA changes.
【0011】前記セレクタSEL、位相比較器PD、チ
ャージポンプCP、ロウパスフィルタLPFは従来にお
いて種々の位相比較回路において用いられている回路要
素がそのまま用いられているので、ここでは詳細な説明
は省略する。また、前記SEL回路は単純なセレクタで
構成されており、前記したように、SW信号が”L”な
らDATAの出力をそのまま出し、SW信号が”H”な
らば、DELAY1回路を通ったDATAが出力され
る。Since the selectors SEL, the phase comparator PD, the charge pump CP, and the low-pass filter LPF use circuit elements conventionally used in various phase comparison circuits, detailed description thereof is omitted here. I do. The SEL circuit is composed of a simple selector. As described above, if the SW signal is “L”, the output of DATA is output as it is, and if the SW signal is “H”, DATA passed through the DELAY1 circuit is output. Is output.
【0012】一方、前記第2遅延回路DELAY2の一
例を図3(a)に示す。電圧制御部BGと、複数のイン
バータINVで構成されている。前記電圧制御部BG
は、図3(b)に示すように、PMOSトランジスタP
1とNMOSトランジスタN1とで構成され、NMOS
トランジスタのゲートに前記ロウパスフィルタLPFの
出力VCNTを入力し、この出力VCNTにより電圧V
CPを制御する。また、複数のインバータINVは、第
2遅延回路DELAY2での遅延時間に対応して任意の
個数がシリーズに接続されており、各インバータINV
は、図3(c)に示すように、PMOSトランジスタP
11〜P14とNMOSトランジスタN11〜N13と
で構成され、前記ロウパスフィルタLPVの出力VCN
TがNMOSトランジスタN13に、外部クロックCL
Kと/CLDがNMOSトランジスタN11,N12に
それぞれ入力される。そして、PMOSトランジスタP
11,P14から生成クロックCLK’と/CLK’が
出力される。これにより、各インバータINVでは、出
力VCNTにより遅延量が変化制御され、かつその遅延
量がインバータの個数分累積された遅延量で遅延した生
成クロックCLK’と/CLK’を出力することにな
る。FIG. 3A shows an example of the second delay circuit DELAY2. It comprises a voltage control section BG and a plurality of inverters INV. The voltage control unit BG
Is a PMOS transistor P, as shown in FIG.
1 and an NMOS transistor N1.
The output VCNT of the low-pass filter LPF is input to the gate of the transistor, and the voltage V
Control the CP. An arbitrary number of the plurality of inverters INV are connected in series corresponding to the delay time in the second delay circuit DELAY2.
Is a PMOS transistor P as shown in FIG.
11 to P14 and NMOS transistors N11 to N13, the output VCN of the low-pass filter LPV.
T supplies the external clock CL to the NMOS transistor N13.
K and / CLD are input to NMOS transistors N11 and N12, respectively. And the PMOS transistor P
11, P14 output generated clocks CLK 'and / CLK'. As a result, each inverter INV outputs the generated clocks CLK 'and / CLK' whose delay amount is changed and controlled by the output VCNT and whose delay amount is delayed by the accumulated delay amount by the number of inverters.
【0013】また、前記リタイミング回路RETIMI
NGは、図4(a)に示すように、フリップフロップF
/Fで構成されており、入力されるデータDATAを生
成クロックCLK’のタイミングで出力することで再生
データRE・DATAを出力することになる。Further, the retiming circuit RETIMI
NG is a flip-flop F as shown in FIG.
/ F, and outputs the input data DATA at the timing of the generated clock CLK ′ to output the reproduced data RE · DATA.
【0014】以上の構成の第1の実施形態の動作を図5
のタイミングチャートを用いて説明する。いま、図5に
示したようなデータがDATAに入力されたとする。デ
ータN1は第1遅延回路DELAY1により、8ビット
遅らせられたデータとなる。また、同時にカウンタCU
NTは前記データDATAをカウントするが、8ビット
以上“L”が連続しているため、SW信号は“H”とな
る。すなわち、図3と図5のタイミングチャートを参照
すると、生成クロックCLK’の1周期ごとにデータD
ATAがフリップフロップF/F1 〜F/F8へ順次伝
達される。フリップフロップF/F1〜F/F8が8段
接続であるので、データN1はデータDATAが8ビッ
ト分遅延されたものとなる。また、フリップフロップF
/F1〜F/F7の各出力D1〜D7とデータDATA
をEXNORによりゲートすることで、すべての入力レ
ベルが同じならば、“H”をだし、1つでも違うレベル
が入力されるならば、“L”を出力する。従って、デー
タDATAが連続してレベル遷移しない場合には、SW
信号は“H”となり、レベル変位したときにはSW信号
は“L”になる。The operation of the first embodiment having the above configuration is shown in FIG.
This will be described with reference to the timing chart of FIG. Now, it is assumed that data as shown in FIG. 5 is input to DATA. The data N1 is data delayed by 8 bits by the first delay circuit DELAY1. At the same time, the counter CU
The NT counts the data DATA, but since "L" continues for 8 bits or more, the SW signal becomes "H". That is, referring to the timing charts of FIGS. 3 and 5, the data D is generated every cycle of the generated clock CLK '.
ATA is sequentially transmitted to flip-flops F / F1 to F / F8. Since the flip-flops F / F1 to F / F8 are connected in eight stages, data N1 is data DATA delayed by 8 bits. Also, the flip-flop F
/ F1 to F / F7 outputs D1 to D7 and data DATA
EXNOR outputs "H" if all input levels are the same, and outputs "L" if at least one different level is input. Therefore, when the data DATA does not make a level transition continuously, the SW
The signal becomes "H", and when the level is changed, the SW signal becomes "L".
【0015】次いで、図SW信号が“H”になると、セ
レクタSELは第1遅延回路DELAY1からのデータ
N1を選択する。このため、セレクタSELからはデー
タDATAから切り替えられたデータN1がデータN2
として出力されるが、このデータN2はデータDATA
の8ビット遅延データであるため、直ちにデータの
“H”レベルが出力されることになる。したがって、位
相比較器PDは、このデータN2の“H”を生成クロッ
クCLK’と位相比較することになり、かつその位相比
較結果をチャージポンプCPに出力することになる。こ
れにより、データDATAの“L”レベルが8ビット以
上連続する場合でも、少なくとも8ビット目には位相比
較器PDでの位相比較が行われることになり、位相比較
器PDにおいてデータDATAと生成クロックCLK’
との位相を比較する回数も多くなり、ロウパスフィルタ
LPFの出力電圧である制御電圧が安定する。そのた
め、ロウパスフィルタLPFにより制御される第2遅延
回路DELAY2の制御が安定となり、外部クロックC
LKの位相制御の精度が高められ、ジッタが抑制された
生成クロックCLK’を得ることができる。Next, when the SW signal shown in FIG. 4 becomes "H", the selector SEL selects the data N1 from the first delay circuit DELAY1. For this reason, the data N1 switched from the data DATA is transmitted from the selector SEL to the data N2.
The data N2 is output as data DATA
, The "H" level of the data is output immediately. Therefore, phase comparator PD will compare the phase of "H" of data N2 with generated clock CLK ', and will output the phase comparison result to charge pump CP. As a result, even when the “L” level of the data DATA continues for 8 bits or more, the phase comparison by the phase comparator PD is performed at least at the 8th bit. CLK '
And the number of times of comparing the phase with the control signal is increased, and the control voltage which is the output voltage of the low-pass filter LPF is stabilized. Therefore, the control of the second delay circuit DELAY2 controlled by the low-pass filter LPF becomes stable, and the external clock C
It is possible to obtain a generated clock CLK ′ in which the accuracy of LK phase control is enhanced and jitter is suppressed.
【0016】これにより、前記生成クロックCLK’は
再生クロックRE・CLKとして出力される。また、前
記生成クロックCLK’は、図4(b)のタイミングチ
ャートに示すように、リタイミング回路RETIMNG
において前記データDATAの位相制御を行うことによ
り、生成クロックCLK’、あるいはその反転信号であ
る再生クロックRE・CLKに同期した再生データRE
・DATAが出力されることになる。As a result, the generated clock CLK 'is output as a reproduced clock RE.CLK. Further, as shown in the timing chart of FIG. 4B, the generated clock CLK ′ is generated by a retiming circuit RETIMNG.
Performs the phase control of the data DATA to generate the reproduced data RE synchronized with the generated clock CLK 'or its inverted clock, ie, the reproduced clock RE · CLK.
-DATA will be output.
【0017】以上のように、データDATAが所定ビッ
ト以上連続してレベル遷移が無いときには、位相比較器
PDに入力するデータN2として前記入力されるデータ
DATAを遅延したデータN1に切り替えることで、当
該遅延したデータN1のレベル遷移を利用して位相比較
器PDでの位相比較が可能となる。これにより、位相比
較器PDにおける位相比較の回数を増やすことができ、
ロウパスフィルタLPFに貯えられている電荷が抜ける
現象を防止でき、その出力電圧が安定する。これによ
り、第2遅延回路DELAY2の出力である生成クロッ
クCLK’の時間軸上での揺らぎを防止し、ジッタを小
さく抑えられる。同時に、前記生成クロックCLK’に
よりリタイミング回路RETIMINGにおいてデータ
DATAの位相制御を行うことで、再生データRE・D
ATAのジッタを小さく抑えることができる。さらに、
生成クロックCLK’のジッタを抑制することで、位相
同期のループにおける位相ロック状態の維持が可能とな
り、かつ、初期状態では早く、ロックインすることがで
きる。なお、前記第1の実施形態では第1遅延回路DE
LAY1をシフトレジスタータイプの回路構成にするこ
とよりカウンタCUNTとの一体化が可能となり、回路
の縮小化となる。As described above, when there is no level transition of the data DATA continuously for a predetermined bit or more, the input data DATA is switched to the delayed data N1 as the data N2 to be input to the phase comparator PD. Using the level transition of the delayed data N1, the phase comparison in the phase comparator PD becomes possible. As a result, the number of phase comparisons in the phase comparator PD can be increased,
The phenomenon that the charge stored in the low-pass filter LPF escapes can be prevented, and the output voltage is stabilized. As a result, the fluctuation of the generated clock CLK ′, which is the output of the second delay circuit DELAY2, on the time axis is prevented, and the jitter can be reduced. At the same time, by controlling the phase of the data DATA in the retiming circuit RETIMING by the generated clock CLK ', the reproduced data RE · D
ATA jitter can be reduced. further,
By suppressing the jitter of the generated clock CLK ′, it is possible to maintain the phase locked state in the phase locked loop, and to lock in early in the initial state. In the first embodiment, the first delay circuit DE
By making the LAY1 a shift register type circuit configuration, integration with the counter CNT becomes possible, and the circuit size is reduced.
【0018】なお、前記第1の実施形態においては、デ
ータDATAの連続“H”あるいは“L”が8ビットの
ときを検出するようにして説明したが、この連続する
“H”“L”のビット数に制限はない。第1遅延回路D
ELAY1を拡張することで、連続何ビット同じデータ
が続いたら第1遅延回路DELAY1のデータを取り込
むかは自由に設定できる。また、前記実施形態では、第
1遅延回路DELAY1では連続するデータの1ビット
前のデータを出力しているが、遅延を長くすることで、
連続するデータの数ビット前のデータから取り入れるこ
とができる。例えば、図7では、フリップフロップF/
F1〜F/F10をシリーズに接続し、連続するデータ
の3ビット前のデータをデータN1として出力してい
る。この場合のタイミングチャートは図8のようにな
り、位相比較器PDでの位相比較の増加をより確実なも
のにできる。なお、ここでは3ビット前のデータから出
力する例を示したが、遅延させる段数によりかなり前の
データから出力することが可能である。In the first embodiment, the case where the continuous "H" or "L" of the data DATA is 8 bits has been described. However, the continuous "H" or "L" of the data DATA is detected. There is no limit on the number of bits. First delay circuit D
By expanding ELAY1, it is possible to freely set how many consecutive bits of the same data continue to take in the data of the first delay circuit DELAY1. In the above embodiment, the first delay circuit DELAY1 outputs data one bit before continuous data. However, by increasing the delay,
Data can be taken from data several bits before continuous data. For example, in FIG. 7, the flip-flop F /
F1 to F / F10 are connected in series, and data three bits before continuous data is output as data N1. The timing chart in this case is as shown in FIG. 8, and the increase of the phase comparison in the phase comparator PD can be made more reliable. Here, an example in which the data is output from the data three bits before is shown, but it is possible to output the data considerably before depending on the number of stages to be delayed.
【0019】図9は本発明の第2の実施形態の回路図で
あり、図1と等価な部分には同一符号を付してある。こ
の実施形態では、データN2におけるレベル遷移をさら
に増やすことが可能となる。すなわち、図9において、
点線で囲んだデータ前処理回路200は、データDAT
Aが入力される第3遅延回路DELAY3と、前記デー
タDATAと前記第3遅延回路DELAY3の遅延され
たデータN4が入力される排他的論理和ゲートEXOR
で構成されている。そして、前記EXORの出力である
データN3が図1のデータDATAとして位相比較回路
100の第1遅延回路DELAY1とセレクタSELに
入力されている。ここで、前記第3遅延回路DELAY
3の遅延量は、データDATAの半ビット分の時間であ
る。なお、その他の構成は図1と全く同様である。FIG. 9 is a circuit diagram of a second embodiment of the present invention, in which parts equivalent to those in FIG. 1 are denoted by the same reference numerals. In this embodiment, it is possible to further increase the level transition in the data N2. That is, in FIG.
The data pre-processing circuit 200 surrounded by a dotted line
A is input to a third delay circuit DELAY3, and an exclusive OR gate EXOR to which the data DATA and the delayed data N4 of the third delay circuit DELAY3 are input.
It is composed of The data N3 output from the EXOR is input to the first delay circuit DELAY1 and the selector SEL of the phase comparison circuit 100 as the data DATA of FIG. Here, the third delay circuit DELAY
The delay amount of 3 is a time corresponding to a half bit of the data DATA. The other configuration is completely the same as that of FIG.
【0020】この実施形態では、図10にタイミングチ
ャートを示すように、EXORからは、データDATA
と、このデータDATAが半ビット分だけ遅延されたデ
ータN4との排他的論理和が出力されるため、その出力
であるデータN3ではデータの切り替わりが増えること
になる。このように、レベル遷移が増大されたデータN
3に対して図1の実施形態と同様な同期制御動作を行う
ことにより、図1の実施形態よりもさらに位相比較の回
数を増やすことができ、再生クロックRE・CLKや再
生データRE・DATAのジッタを抑制することが可能
となる。In this embodiment, as shown in the timing chart of FIG. 10, EXOR outputs data DATA.
Then, the exclusive OR of this data DATA and the data N4 delayed by half a bit is output, so that data switching increases in the output data N3. As described above, data N whose level transition is increased
1 by performing the same synchronization control operation as in the embodiment of FIG. 1, the number of phase comparisons can be further increased than in the embodiment of FIG. 1, and the reproduction clock RE · CLK and the reproduction data RE · DATA Jitter can be suppressed.
【0021】図11は本発明の第3の実施形態の回路図
である。この実施形態では、位相比較回路100の構成
は図1の実施形態と同じであるが、データDATAとの
位相比較を行うクロックとして外部クロックを使用して
おらず、ロウパスフィルタLPFの出力を制御電圧とす
る電圧制御発振器VCOを設け、この電圧制御発振器V
COの出力を生成クロックCLK’として出力する。ま
た、前記生成クロックCLK’によって、データDAT
Aをリタイミング回路RETIMINGにおいて位相制
御して再生データRE・DATAを出力することは前記
各実施形態と同じである。FIG. 11 is a circuit diagram of a third embodiment of the present invention. In this embodiment, the configuration of the phase comparison circuit 100 is the same as that of the embodiment of FIG. 1, but an external clock is not used as a clock for performing a phase comparison with data DATA, and the output of the low-pass filter LPF is controlled. A voltage-controlled oscillator VCO for providing a voltage is provided.
The output of CO is output as a generated clock CLK '. Also, the data DAT is generated by the generated clock CLK '.
The output of the reproduction data RE · DATA by controlling the phase of A in the retiming circuit RETIMING is the same as in the above embodiments.
【0022】この実施形態では、位相比較器PDでの位
相を比較する回数が多くなると、電圧制御発振器VCO
の制御電圧が安定し、生成クロックCLK’でのジッタ
を抑えることができる。ここで、第1遅延回路DELA
Y1は生成クロックCLK’の周期に同期しているた
め、電圧制御発振器VCOの発振周波数が低くなると、
第1遅延回路DELAY1から出力されるデータは位相
が遅れることがあるが、この生成クロックCLK’用い
て位相比較器PDで位相比較すれば、それ以上の位相ず
れを防止することが可能となる。また、ロウパスフィル
タLPFの電荷が抜ける前に位相比較を行うように、第
1遅延回路DELAY1の遅延を数十ビットぐらいにし
ておくことが好ましい。In this embodiment, when the number of times of phase comparison in the phase comparator PD increases, the voltage-controlled oscillator VCO
Of the generated clock CLK ′ can be suppressed. Here, the first delay circuit DELA
Since Y1 is synchronized with the cycle of the generated clock CLK ', when the oscillation frequency of the voltage controlled oscillator VCO decreases,
The data output from the first delay circuit DELAY1 may be delayed in phase. However, if the phase is compared by the phase comparator PD using the generated clock CLK ', further phase shift can be prevented. Further, it is preferable that the delay of the first delay circuit DELAY1 is set to about several tens of bits so that the phase comparison is performed before the charge of the low-pass filter LPF is released.
【0023】[0023]
【発明の効果】以上説明したように本発明は、入力され
るデータが所定ビット以上連続してレベル遷移が無いと
きには、位相比較器に入力するデータとして前記入力さ
れるデータを遅延したデータに切り替えることで、当該
遅延されたデータのレベル遷移を利用して位相比較器で
の位相比較が可能となる。これにより、位相比較器にお
ける位相比較の回数を増やすことができ、制御電圧を得
るためのロウパスフィルタに貯えられている電荷が抜け
る現象を防止でき、その出力電圧が安定する。これによ
り、第2遅延回路や電圧制御発振器の出力である生成ク
ロックの時間軸上での揺らぎを防止し、クロックのジッ
タを小さく抑えることができ、同時に前記生成クロック
によりデータのリタイミングを行うことで再生データの
ジッタを小さく抑えることができる。これにより、デー
タとクロックの位相を高精度に制御することが可能とな
る。As described above, the present invention switches the input data to delayed data as input data to the phase comparator when the input data does not have a level transition continuously for a predetermined bit or more. Thus, the phase comparison can be performed by the phase comparator using the level transition of the delayed data. As a result, the number of times of phase comparison in the phase comparator can be increased, the phenomenon that the charge stored in the low-pass filter for obtaining the control voltage is prevented from leaking, and the output voltage is stabilized. As a result, fluctuations on the time axis of the generated clock, which is the output of the second delay circuit or the voltage-controlled oscillator, can be prevented, and the jitter of the clock can be reduced. Thus, the jitter of the reproduction data can be reduced. This makes it possible to control the phases of data and clock with high accuracy.
【図1】本発明の第1の実施形態の回路図である。FIG. 1 is a circuit diagram according to a first embodiment of the present invention.
【図2】第1遅延回路とカウンタの回路図である。FIG. 2 is a circuit diagram of a first delay circuit and a counter.
【図3】第2遅延回路の回路図である。FIG. 3 is a circuit diagram of a second delay circuit.
【図4】リタイミング回路の回路図とその動作を説明す
るためのタイミングチャートである。FIG. 4 is a circuit diagram of a retiming circuit and a timing chart for explaining its operation.
【図5】図1の実施形態の動作を説明するためのタイミ
ングチャートである。FIG. 5 is a timing chart for explaining the operation of the embodiment of FIG. 1;
【図6】第1遅延回路とカウンタの動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining operations of a first delay circuit and a counter.
【図7】第1遅延回路とカウンタの変形例の回路図であ
る。FIG. 7 is a circuit diagram of a modification of the first delay circuit and the counter.
【図8】図7の回路の動作を説明するためのタイミング
チャートである。FIG. 8 is a timing chart for explaining the operation of the circuit of FIG. 7;
【図9】本発明の第2の実施形態の回路図である。FIG. 9 is a circuit diagram of a second embodiment of the present invention.
【図10】図9の回路の動作を説明するためのタイミン
グチャートである。FIG. 10 is a timing chart for explaining the operation of the circuit of FIG. 9;
【図11】本発明の第3の実施形態の回路図である。FIG. 11 is a circuit diagram of a third embodiment of the present invention.
【図12】従来の回路図である。FIG. 12 is a conventional circuit diagram.
DELAY1 第1遅延回路 DELAY2 第2遅延回路 DELAY3 第3遅延回路 SEL セレクタ CUNT カウンタ PD 位相比較器 CP チャージポンプ LPF ロウパスフィルタ RETIMING リタイミング回路 VCO 電圧制御発振器 F/F1〜F/F10 フリップフロップ EXNOR 非排他的論理和ゲート EXOR 排他的論理和ゲート DATA データ(入力データ) N1 遅延データ N2 選択データ N3 処理後データ N4 遅延データ CLK 外部クロック CLK’ 生成クロック RE・CLK 再生クロック RE・DATA 再生クロック 100 位相比較回路 200 データ前処理回路 DELAY1 First delay circuit DELAY2 Second delay circuit DELAY3 Third delay circuit SEL Selector CNT Counter PD Phase comparator CP Charge pump LPF Low-pass filter RETIMING Retiming circuit VCO Voltage controlled oscillator F / F1 to F / F10 Flip-flop EXNOR Non-exclusive Logical OR gate EXOR exclusive OR gate DATA data (input data) N1 delay data N2 selection data N3 processed data N4 delay data CLK external clock CLK 'generated clock RE • CLK reproduction clock RE • DATA reproduction clock 100 phase comparison circuit 200 Data preprocessing circuit
Claims (5)
路と、前記データと前記第1遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいて外部ク
ロックの位相を制御し、位相制御した前記生成クロック
を出力する第2遅延回路と、前記第2遅延回路からの前
記生成クロックにより前記データの位相を制御して再生
データを出力するリタイミング回路とを備えることを特
徴とするデータ・クロック同期回路。A first delay circuit for delaying input data; a selector for selecting the data and delay data from the first delay circuit; detecting a level transition in the data; A counter for switching the output of the selector to the delay data side when there is no predetermined number of bits, and a phase comparator for comparing the phase of the output data of the selector with the generated clock and outputting a phase difference signal. Means for outputting a control voltage corresponding to the phase difference signal, a second delay circuit for controlling a phase of an external clock based on the control voltage, and outputting the generated phase-controlled clock, and a second delay circuit A retiming circuit for controlling the phase of the data by the generated clock from the controller and outputting reproduced data. Lock synchronization circuit.
づいて遅延量が変化される1つ以上のインバータがシリ
ーズに接続されていることを特徴とする請求項1に記載
のデータ・クロック同期回路。2. The data clock according to claim 1, wherein the second delay circuit has one or more inverters whose delay amount is changed based on the control voltage, connected in series. Synchronous circuit.
路と、前記データと前記第1遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいてクロッ
クを生成し、生成クロックとして出力する電圧制御発振
器と、前記電圧制御発振器からの前記生成クロックによ
り前記データの位相を制御して再生データを出力するリ
タイミング回路とを備えることを特徴とするデータ・ク
ロック同期回路。3. A first delay circuit for delaying input data, a selector for selecting the data and delay data from the first delay circuit, and detecting a level transition in the data, wherein the level transition is continuous. A counter for switching the output of the selector to the delay data side when there is no predetermined number of bits, and a phase comparator for comparing the phase of the output data of the selector with the generated clock and outputting a phase difference signal. Means for outputting a control voltage corresponding to the phase difference signal, a voltage-controlled oscillator that generates a clock based on the control voltage and outputs the generated clock as a generated clock, and the data generated by the generated clock from the voltage-controlled oscillator. And a retiming circuit for controlling the phase and outputting reproduced data.
ップをシリーズに接続した回路であり、前記カウンタは
前記複数のフリップフロップの出力の一部と前記データ
との非排他的論理和をとる回路であることを特徴とする
請求項1ないし3のいずれかに記載のデータ・クロック
同期回路。4. The first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter takes a non-exclusive OR of a part of an output of the plurality of flip-flops and the data. 4. The data clock synchronization circuit according to claim 1, wherein:
第3遅延回路と、前記入力されるデータと前記第3遅延
回路で遅延された遅延データとの排他的論理和をとる排
他的論理和ゲートとで構成されるデータ整形回路を備
え、前記データ整形回路の出力を前記第1遅延回路と前
記セレクタに入力することを特徴とする請求項1ないし
4のいずれかに記載のデータ・クロック同期回路。5. A third delay circuit for delaying the input data by a half cycle, and an exclusive OR for obtaining an exclusive OR of the input data and the delay data delayed by the third delay circuit. 5. The data / clock synchronization according to claim 1, further comprising a data shaping circuit including a gate, wherein an output of the data shaping circuit is input to the first delay circuit and the selector. circuit.
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JP21423699A JP3391305B2 (en) | 1999-07-28 | 1999-07-28 | Data clock synchronization circuit |
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JP2001044977A true JP2001044977A (en) | 2001-02-16 |
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