JP2001044977A - Data clock synchronizing circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the jitters by preventing reproduced data from having fluctuations. SOLUTION: A counter detects a level shift of data and when there is no level shift successively over specific bits, a selector SEL selects data N1 generated by the data by a 1st delay circuit DELAY1 and inputs them as data N2 to the phase comparator PD. The data are switched to the delayed data N1 to enable a phase comparison by a phase comparator PD by making good use of the level shift of the delayed data N1 and then the frequency of phase comparison by the phase comparator PD can be increased to prevent the phenomenon that electric charges accumulated in a low-pass filter LPF are absent, thereby stabilizing the output voltage. Consequently, a generated clock CLK' as the output of a 2nd delay circuit DELAY2 are prevented from having fluctuations on its time base.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の実施の形態】本発明は位相比較回路に関し、特
にクロック及びデータの位相同期をとるための回路に関
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention relates to a phase comparator, and more particularly to a circuit for synchronizing clock and data phases.

【０００２】[0002]

【従来の技術】入力されるデータに基づいてクロックを
生成し、かつ生成したクロックに基づいて同期のとれた
再生クロックと再生データを出力する回路、ここではこ
の回路をデータ・クロック同期回路と称するが提案され
ている。図１２はその一例であり、入力されるデータＤ
ＡＴＡは、位相比較器ＰＤにおいて生成クロックＣＬ
Ｋ’と位相比較され、その位相差信号はチャージポンプ
ＣＰとロウパスフィルタＬＰＦを介して出力され、この
出力により遅延回路ＤＥＬＡＹ２を制御する。前記遅延
回路ＤＥＬＡＹ２には、外部クロックＣＬＫが入力され
ており、この外部クロックＣＬＫは遅延回路ＤＥＬＡＹ
２において位相が制御され、前記生成クロックＣＬＫ’
として前記位相比較器ＰＤに入力される。また、前記生
成クロックＣＬＫ’は再生クロックＲＥ・ＣＬＫとして
出力される一方で、リタイミング回路ＲＥＴＩＭＩＮＧ
において前記データＤＡＴＡの位相を制御し、再生デー
タＲＥ・ＤＡＴＡとして出力する。これにより、互いに
同期のとれた再生クロックＲＥ・ＣＬＫと再生データＲ
Ｅ・ＤＡＴＡを得ることが可能となる。2. Description of the Related Art A circuit for generating a clock based on input data and outputting a reproduced clock and reproduced data synchronized based on the generated clock. This circuit is referred to as a data clock synchronizing circuit. Has been proposed. FIG. 12 shows an example of such a case, in which the input data D
ATA is generated clock CL in phase comparator PD.
The phase difference signal is compared with K ′, and the phase difference signal is output through the charge pump CP and the low-pass filter LPF. The output controls the delay circuit DELAY2. An external clock CLK is input to the delay circuit DELAY2, and the external clock CLK is applied to the delay circuit DELAY2.
2, the phase is controlled and the generated clock CLK '
Is input to the phase comparator PD. The generated clock CLK ′ is output as the recovered clock RE · CLK, while the retiming circuit RETIMING
Controls the phase of the data DATA and outputs it as reproduction data REDATA. Thereby, the reproduction clock RE · CLK and the reproduction data R synchronized with each other are obtained.
E · DATA can be obtained.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、このよ
うな従来データ・クロック同期回路では、データＤＡＴ
Ａと生成クロックＣＬＫ’の位相を位相比較器ＰＤにお
いて位相比較しているため、データＤＡＴＡが連続”
Ｈ”あるいは”Ｌ”のようなレベル遷移が少ないデータ
ＤＡＴＡが入力されると、その間位相比較器ＰＤでは位
相を比較しなくなる。そのた、ロウパスフィルタＬＰＦ
に貯えている電荷が抜け、遅延回路ＤＥＬＡＹ２の制御
電圧が変化され、これに伴って遅延回路ＤＥＬＡＹ２の
遅延時間が変わり、生成クロックＣＬＫ’に時間軸上で
の揺らぎが発生し、結果として再生クロックＲＥ・ＣＬ
Ｋのジッタが大きくなる。また、生成クロックＣＬＫ’
の揺らぎにより、データＤＡＴＡと生成クロックＣＬ
Ｋ’の位相がずれ、データＤＡＴＡのリタイミングにも
揺らぎが生じ、再生データＲＥ・ＤＡＴＡにもジッタが
載ることになる。However, in such a conventional data clock synchronization circuit, the data DAT
Since the phase of the A and the generated clock CLK ′ is compared in the phase comparator PD, the data DATA is continuous.
When data DATA such as H "or" L "having few level transitions is input, the phase comparator PD does not compare phases during that time, and the low-pass filter LPF.
And the control voltage of the delay circuit DELAY2 is changed, the delay time of the delay circuit DELAY2 is changed, and the generated clock CLK 'fluctuates on the time axis. RE ・ CL
The jitter of K increases. Also, the generated clock CLK '
Data DATA and generated clock CL
The phase of K 'is shifted, and the re-timing of data DATA also fluctuates, and jitter also appears on the reproduced data RE / DATA.

【０００４】本発明の目的は、このような再生クロック
と再生データにおける揺らぎの発生を防止し、両者の同
期がとれてジッタの少ないデータ・クロック同期回路を
提供するものである。An object of the present invention is to provide a data / clock synchronous circuit which prevents such fluctuations in a reproduced clock and reproduced data, and synchronizes the reproduced clock and the reproduced data with less jitter.

【０００５】[0005]

【課題を解決するための手段】本発明のデータ・クロッ
ク同期回路は、入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいて外部ク
ロックの位相を制御し、位相制御した前記生成クロック
を出力する第２遅延回路と、前記第２遅延回路からの前
記生成クロックにより前記データの位相を制御して再生
データを出力するリタイミング回路とを備えることを特
徴とする。ここで、前記第２遅延回路は、前記制御電圧
に基づいて遅延量が変化される１つ以上のインバータが
シリーズに接続された構成である。また、本発明では、
前記第２遅延回路に代えて前記制御電圧に基づいてクロ
ックを生成し、生成クロックとして出力する電圧制御発
振器を備える構成としてもよい。According to the present invention, there is provided a data / clock synchronization circuit comprising: a first delay circuit for delaying input data; a selector for selecting the data and delay data from the first delay circuit; A counter for detecting a level transition in the data and switching the output of the selector to the delay data side when the level transition does not exist continuously for a predetermined number of bits; A phase comparator that performs a phase comparison and outputs a phase difference signal, a unit that outputs a control voltage corresponding to the phase difference signal, and controls the phase of an external clock based on the control voltage, and generates the phase-controlled clock. A second delay circuit for outputting the reproduced data by controlling the phase of the data by the generated clock from the second delay circuit. Characterized in that it comprises a timing circuit. Here, the second delay circuit has a configuration in which one or more inverters whose delay amount is changed based on the control voltage are connected in series. In the present invention,
Instead of the second delay circuit, a configuration may be provided that includes a voltage-controlled oscillator that generates a clock based on the control voltage and outputs the generated clock.

【０００６】また、本発明では、前記第１遅延回路は複
数のフリップフロップをシリーズに接続した回路であ
り、前記カウンタは前記複数のフリップフロップの出力
の一部と前記データとの非排他的論理和をとる回路で構
成することが好ましい。また、前記入力されるデータを
半周期遅延する第３遅延回路と、前記入力されるデータ
と前記第３遅延回路で遅延された遅延データとの排他的
論理和をとる排他的論理和ゲートとで構成されるデータ
整形回路を備え、前記データ整形回路の出力を前記第１
遅延回路と前記セレクタに入力する構成としてもよい。In the present invention, the first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter includes a non-exclusive logic of a part of the outputs of the plurality of flip-flops and the data. It is preferable to configure the circuit by taking the sum. A third delay circuit for delaying the input data by a half cycle, and an exclusive OR gate for obtaining an exclusive OR of the input data and the delay data delayed by the third delay circuit. A data shaping circuit configured to output the data from the first data shaping circuit.
It may be configured to input to the delay circuit and the selector.

【０００７】本発明によれば、入力されるデータのレベ
ル遷移が所定ビット連続して生じないときに、遅延した
データを位相比較対象とすることで、位相比較器におけ
る位相比較数を増やすことができる。これにより、位相
比較器が連続して位相比較動作しない状態を回避、ない
し低減でき、位相比較器の出力に基づいて出力される制
御電圧を安定に保持することができ、当該制御電圧によ
るクロック生成や、データのリタイミングを高精度に行
うことができ、データとクロックの位相制御が実現され
る。According to the present invention, when the level transition of the input data does not occur continuously for a predetermined number of bits, the number of phase comparisons in the phase comparator can be increased by using the delayed data as an object of the phase comparison. it can. Thereby, the state where the phase comparator does not continuously perform the phase comparison operation can be avoided or reduced, the control voltage output based on the output of the phase comparator can be stably held, and the clock generation by the control voltage can be performed. In addition, data retiming can be performed with high accuracy, and data and clock phase control can be realized.

【０００８】[0008]

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のデ
ータ・クロック同期回路の回路図である。位相比較回路
１００は、第１遅延回路ＤＥＬＡＹ１と、カウンタ回路
ＣＵＮＴと、セレクタＳＥＬと、位相比較器ＰＤで構成
される。前記第１遅延回路ＤＥＬＡＹ１は後述する生成
クロックＣＬＫ’に基づいて前記データＤＡＴＡを予め
設定した所定ビット数分だけ遅延し、遅延データＮ１と
して前記セレクタＳＥＬの一方の入力端に出力する。前
記カウンタＣＵＮＴは、前記第１遅延回路ＤＥＬＡＹ１
からのデータＤＥと生成クロックＣＬＫ’に基づいて前
記位相比較回路１００に入力されるデータＤＡＴＡのデ
ータが連続ビットのときにカウントし始め、ある所望の
ビット数をカウントしたら、ＳＷ信号を“Ｈ”として前
記セレクタＳＥＬの制御端に出力する。さらに、前記デ
ータＤＡＴＡは一方では前記セレクタＳＥＬの他方の入
力端に入力される。前記セレクタＳＥＬでは、前記ＳＷ
信号が“Ｈ”になると、前記遅延データＮ１をデータＮ
２として出力する。また、ＳＷ信号が“Ｌ”のときはデ
ータＤＡＴＡがそのままデータＮ２として出力される。
前記位相比較器ＰＤはデータＮ２と生成クロックＣＬ
Ｋ’との位相を比較する。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a data / clock synchronization circuit according to a first embodiment of the present invention. The phase comparison circuit 100 includes a first delay circuit DELAY1, a counter circuit CNT, a selector SEL, and a phase comparator PD. The first delay circuit DELAY1 delays the data DATA by a predetermined number of bits based on a generated clock CLK ′, which will be described later, and outputs the delayed data N1 to one input terminal of the selector SEL. The counter CNT is connected to the first delay circuit DELAY1.
Starts counting when the data DATA input to the phase comparison circuit 100 is continuous bits based on the data DE and the generated clock CLK ′, and when a desired number of bits are counted, the SW signal is set to “H”. To the control terminal of the selector SEL. Further, the data DATA is input to the other input terminal of the selector SEL on the one hand. In the selector SEL, the SW
When the signal becomes "H", the delay data N1 is transferred to the data N
Output as 2. When the SW signal is "L", the data DATA is output as it is as the data N2.
The phase comparator PD outputs the data N2 and the generated clock CL.
Compare the phase with K '.

【０００９】前記位相比較回路１００の出力、すなわ
ち、前記位相比較器ＰＤでの位相比較の結果はチャージ
ポンプＣＰとロウパスフィルタＬＰＦを介して、第２遅
延回路ＤＥＬＡＹ２の遅延時間を制御する制御電圧とな
る。第２遅延回路ＤＥＬＡＹ２はデータＮ２と生成クロ
ックＣＬＫ’の位相同期がとれるように、外部クロック
ＣＬＫの位相を変える。前記生成クロックＣＬＫ’は再
生クロックＲＥ・ＣＬＫとして出力されるとともに、前
記位相比較器ＰＤ、カウンタＣＵＮＴ、第１遅延回路Ｄ
ＥＡＬＹ１に出力される。また、前記データＤＡＴＡを
リタイミングするリタイミング回路ＲＥＴＩＭＭＩＮＧ
が設けられており、前記データＤＡＴＡは前記生成クロ
ックＣＬＫ’に基づいてその位相が制御され再生データ
ＲＥ・ＤＡＴＡとして出力される。The output of the phase comparison circuit 100, that is, the result of the phase comparison by the phase comparator PD is supplied to the control voltage for controlling the delay time of the second delay circuit DELAY2 via the charge pump CP and the low-pass filter LPF. Becomes The second delay circuit DELAY2 changes the phase of the external clock CLK so that the phase of the data N2 and the generated clock CLK 'can be synchronized. The generated clock CLK ′ is output as a recovered clock RE · CLK, and the phase comparator PD, counter COUNT, and first delay circuit D
Output to EALY1. A retiming circuit RETIMMING for retiming the data DATA;
The phase of the data DATA is controlled based on the generated clock CLK ′, and the data DATA is output as reproduced data RE · DATA.

【００１０】ここで、前記第１遅延回路ＤＥＬＡＹ１と
カウンタＣＵＮＴは、図２に示すように、一体的に回路
構成しており、複数個、ここではデータのに８ビットの
遅延を生じさせるために、８個のフリップフロップＦ／
Ｆ１〜Ｆ／Ｆ８ををシリーズに接続したものである。各
フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８のクロック端には
生成クロックＣＬＫ’が接続される。そして、第１のフ
リップフロップＦ／Ｆ１にはデータＤＡＴＡが入力さ
れ、第８のフリップフロップＦ／Ｆ８から８ビット遅延
されたデータ、すなわち前記データＮ１が出力される。
また、前記カウンタＣＵＮＴとして前記第１ないし第７
のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ７から出力される
各データＤ１〜Ｄ７の非排他的論理和をとるＥＸＮＯＲ
が設けられており、このＥＸＮＯＲから前記ＳＷ信号が
出力されるる。このデータＤ１〜Ｄ７が図１のデータＤ
Ｅに対応している。これにより、データＤＡＴＡが８ビ
ット連続して“Ｈ”あるいは“Ｌ”ならば、ＳＷ信号が
“Ｈ”になる。また、データＤＡＴＡのレベルが遷移す
るとすぐにＳＷ信号は“Ｌ”に戻る。Here, as shown in FIG. 2, the first delay circuit DELAY1 and the counter COUNT are integrally formed as a circuit, and in order to cause a delay of a plurality of data, here, 8 bits. , 8 flip-flops F /
F1 to F / F8 are connected in series. The generated clock CLK 'is connected to the clock terminal of each flip-flop F / F1 to F / F8. Then, the data DATA is input to the first flip-flop F / F1, and data delayed by 8 bits from the eighth flip-flop F / F8, that is, the data N1 is output.
Further, the first to seventh counters are used as the counter CNT.
EXNOR which takes the non-exclusive OR of the data D1 to D7 output from the flip-flops F / F1 to F / F7
Is provided, and the EX signal outputs the SW signal. These data D1 to D7 correspond to data D in FIG.
E is supported. Thus, if the data DATA is "H" or "L" for 8 consecutive bits, the SW signal becomes "H". The SW signal returns to “L” immediately after the level of the data DATA changes.

【００１１】前記セレクタＳＥＬ、位相比較器ＰＤ、チ
ャージポンプＣＰ、ロウパスフィルタＬＰＦは従来にお
いて種々の位相比較回路において用いられている回路要
素がそのまま用いられているので、ここでは詳細な説明
は省略する。また、前記ＳＥＬ回路は単純なセレクタで
構成されており、前記したように、ＳＷ信号が”Ｌ”な
らＤＡＴＡの出力をそのまま出し、ＳＷ信号が”Ｈ”な
らば、ＤＥＬＡＹ１回路を通ったＤＡＴＡが出力され
る。Since the selectors SEL, the phase comparator PD, the charge pump CP, and the low-pass filter LPF use circuit elements conventionally used in various phase comparison circuits, detailed description thereof is omitted here. I do. The SEL circuit is composed of a simple selector. As described above, if the SW signal is “L”, the output of DATA is output as it is, and if the SW signal is “H”, DATA passed through the DELAY1 circuit is output. Is output.

【００１２】一方、前記第２遅延回路ＤＥＬＡＹ２の一
例を図３（ａ）に示す。電圧制御部ＢＧと、複数のイン
バータＩＮＶで構成されている。前記電圧制御部ＢＧ
は、図３（ｂ）に示すように、ＰＭＯＳトランジスタＰ
１とＮＭＯＳトランジスタＮ１とで構成され、ＮＭＯＳ
トランジスタのゲートに前記ロウパスフィルタＬＰＦの
出力ＶＣＮＴを入力し、この出力ＶＣＮＴにより電圧Ｖ
ＣＰを制御する。また、複数のインバータＩＮＶは、第
２遅延回路ＤＥＬＡＹ２での遅延時間に対応して任意の
個数がシリーズに接続されており、各インバータＩＮＶ
は、図３（ｃ）に示すように、ＰＭＯＳトランジスタＰ
１１〜Ｐ１４とＮＭＯＳトランジスタＮ１１〜Ｎ１３と
で構成され、前記ロウパスフィルタＬＰＶの出力ＶＣＮ
ＴがＮＭＯＳトランジスタＮ１３に、外部クロックＣＬ
Ｋと／ＣＬＤがＮＭＯＳトランジスタＮ１１，Ｎ１２に
それぞれ入力される。そして、ＰＭＯＳトランジスタＰ
１１，Ｐ１４から生成クロックＣＬＫ’と／ＣＬＫ’が
出力される。これにより、各インバータＩＮＶでは、出
力ＶＣＮＴにより遅延量が変化制御され、かつその遅延
量がインバータの個数分累積された遅延量で遅延した生
成クロックＣＬＫ’と／ＣＬＫ’を出力することにな
る。FIG. 3A shows an example of the second delay circuit DELAY2. It comprises a voltage control section BG and a plurality of inverters INV. The voltage control unit BG
Is a PMOS transistor P, as shown in FIG.
1 and an NMOS transistor N1.
The output VCNT of the low-pass filter LPF is input to the gate of the transistor, and the voltage V
Control the CP. An arbitrary number of the plurality of inverters INV are connected in series corresponding to the delay time in the second delay circuit DELAY2.
Is a PMOS transistor P as shown in FIG.
11 to P14 and NMOS transistors N11 to N13, the output VCN of the low-pass filter LPV.
T supplies the external clock CL to the NMOS transistor N13.
K and / CLD are input to NMOS transistors N11 and N12, respectively. And the PMOS transistor P
11, P14 output generated clocks CLK 'and / CLK'. As a result, each inverter INV outputs the generated clocks CLK 'and / CLK' whose delay amount is changed and controlled by the output VCNT and whose delay amount is delayed by the accumulated delay amount by the number of inverters.

【００１３】また、前記リタイミング回路ＲＥＴＩＭＩ
ＮＧは、図４（ａ）に示すように、フリップフロップＦ
／Ｆで構成されており、入力されるデータＤＡＴＡを生
成クロックＣＬＫ’のタイミングで出力することで再生
データＲＥ・ＤＡＴＡを出力することになる。Further, the retiming circuit RETIMI
NG is a flip-flop F as shown in FIG.
/ F, and outputs the input data DATA at the timing of the generated clock CLK ′ to output the reproduced data RE · DATA.

【００１４】以上の構成の第１の実施形態の動作を図５
のタイミングチャートを用いて説明する。いま、図５に
示したようなデータがＤＡＴＡに入力されたとする。デ
ータＮ１は第１遅延回路ＤＥＬＡＹ１により、８ビット
遅らせられたデータとなる。また、同時にカウンタＣＵ
ＮＴは前記データＤＡＴＡをカウントするが、８ビット
以上“Ｌ”が連続しているため、ＳＷ信号は“Ｈ”とな
る。すなわち、図３と図５のタイミングチャートを参照
すると、生成クロックＣＬＫ’の１周期ごとにデータＤ
ＡＴＡがフリップフロップＦ／Ｆ1 〜Ｆ／Ｆ８へ順次伝
達される。フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８が８段
接続であるので、データＮ１はデータＤＡＴＡが８ビッ
ト分遅延されたものとなる。また、フリップフロップＦ
／Ｆ１〜Ｆ／Ｆ７の各出力Ｄ１〜Ｄ７とデータＤＡＴＡ
をＥＸＮＯＲによりゲートすることで、すべての入力レ
ベルが同じならば、“Ｈ”をだし、１つでも違うレベル
が入力されるならば、“Ｌ”を出力する。従って、デー
タＤＡＴＡが連続してレベル遷移しない場合には、ＳＷ
信号は“Ｈ”となり、レベル変位したときにはＳＷ信号
は“Ｌ”になる。The operation of the first embodiment having the above configuration is shown in FIG.
This will be described with reference to the timing chart of FIG. Now, it is assumed that data as shown in FIG. 5 is input to DATA. The data N1 is data delayed by 8 bits by the first delay circuit DELAY1. At the same time, the counter CU
The NT counts the data DATA, but since "L" continues for 8 bits or more, the SW signal becomes "H". That is, referring to the timing charts of FIGS. 3 and 5, the data D is generated every cycle of the generated clock CLK '.
ATA is sequentially transmitted to flip-flops F / F1 to F / F8. Since the flip-flops F / F1 to F / F8 are connected in eight stages, data N1 is data DATA delayed by 8 bits. Also, the flip-flop F
/ F1 to F / F7 outputs D1 to D7 and data DATA
EXNOR outputs "H" if all input levels are the same, and outputs "L" if at least one different level is input. Therefore, when the data DATA does not make a level transition continuously, the SW
The signal becomes "H", and when the level is changed, the SW signal becomes "L".

【００１５】次いで、図ＳＷ信号が“Ｈ”になると、セ
レクタＳＥＬは第１遅延回路ＤＥＬＡＹ１からのデータ
Ｎ１を選択する。このため、セレクタＳＥＬからはデー
タＤＡＴＡから切り替えられたデータＮ１がデータＮ２
として出力されるが、このデータＮ２はデータＤＡＴＡ
の８ビット遅延データであるため、直ちにデータの
“Ｈ”レベルが出力されることになる。したがって、位
相比較器ＰＤは、このデータＮ２の“Ｈ”を生成クロッ
クＣＬＫ’と位相比較することになり、かつその位相比
較結果をチャージポンプＣＰに出力することになる。こ
れにより、データＤＡＴＡの“Ｌ”レベルが８ビット以
上連続する場合でも、少なくとも８ビット目には位相比
較器ＰＤでの位相比較が行われることになり、位相比較
器ＰＤにおいてデータＤＡＴＡと生成クロックＣＬＫ’
との位相を比較する回数も多くなり、ロウパスフィルタ
ＬＰＦの出力電圧である制御電圧が安定する。そのた
め、ロウパスフィルタＬＰＦにより制御される第２遅延
回路ＤＥＬＡＹ２の制御が安定となり、外部クロックＣ
ＬＫの位相制御の精度が高められ、ジッタが抑制された
生成クロックＣＬＫ’を得ることができる。Next, when the SW signal shown in FIG. 4 becomes "H", the selector SEL selects the data N1 from the first delay circuit DELAY1. For this reason, the data N1 switched from the data DATA is transmitted from the selector SEL to the data N2.
The data N2 is output as data DATA
, The "H" level of the data is output immediately. Therefore, phase comparator PD will compare the phase of "H" of data N2 with generated clock CLK ', and will output the phase comparison result to charge pump CP. As a result, even when the “L” level of the data DATA continues for 8 bits or more, the phase comparison by the phase comparator PD is performed at least at the 8th bit. CLK '
And the number of times of comparing the phase with the control signal is increased, and the control voltage which is the output voltage of the low-pass filter LPF is stabilized. Therefore, the control of the second delay circuit DELAY2 controlled by the low-pass filter LPF becomes stable, and the external clock C
It is possible to obtain a generated clock CLK ′ in which the accuracy of LK phase control is enhanced and jitter is suppressed.

【００１６】これにより、前記生成クロックＣＬＫ’は
再生クロックＲＥ・ＣＬＫとして出力される。また、前
記生成クロックＣＬＫ’は、図４（ｂ）のタイミングチ
ャートに示すように、リタイミング回路ＲＥＴＩＭＮＧ
において前記データＤＡＴＡの位相制御を行うことによ
り、生成クロックＣＬＫ’、あるいはその反転信号であ
る再生クロックＲＥ・ＣＬＫに同期した再生データＲＥ
・ＤＡＴＡが出力されることになる。As a result, the generated clock CLK 'is output as a reproduced clock RE.CLK. Further, as shown in the timing chart of FIG. 4B, the generated clock CLK ′ is generated by a retiming circuit RETIMNG.
Performs the phase control of the data DATA to generate the reproduced data RE synchronized with the generated clock CLK 'or its inverted clock, ie, the reproduced clock RE · CLK.
-DATA will be output.

【００１７】以上のように、データＤＡＴＡが所定ビッ
ト以上連続してレベル遷移が無いときには、位相比較器
ＰＤに入力するデータＮ２として前記入力されるデータ
ＤＡＴＡを遅延したデータＮ１に切り替えることで、当
該遅延したデータＮ１のレベル遷移を利用して位相比較
器ＰＤでの位相比較が可能となる。これにより、位相比
較器ＰＤにおける位相比較の回数を増やすことができ、
ロウパスフィルタＬＰＦに貯えられている電荷が抜ける
現象を防止でき、その出力電圧が安定する。これによ
り、第２遅延回路ＤＥＬＡＹ２の出力である生成クロッ
クＣＬＫ’の時間軸上での揺らぎを防止し、ジッタを小
さく抑えられる。同時に、前記生成クロックＣＬＫ’に
よりリタイミング回路ＲＥＴＩＭＩＮＧにおいてデータ
ＤＡＴＡの位相制御を行うことで、再生データＲＥ・Ｄ
ＡＴＡのジッタを小さく抑えることができる。さらに、
生成クロックＣＬＫ’のジッタを抑制することで、位相
同期のループにおける位相ロック状態の維持が可能とな
り、かつ、初期状態では早く、ロックインすることがで
きる。なお、前記第１の実施形態では第１遅延回路ＤＥ
ＬＡＹ１をシフトレジスタータイプの回路構成にするこ
とよりカウンタＣＵＮＴとの一体化が可能となり、回路
の縮小化となる。As described above, when there is no level transition of the data DATA continuously for a predetermined bit or more, the input data DATA is switched to the delayed data N1 as the data N2 to be input to the phase comparator PD. Using the level transition of the delayed data N1, the phase comparison in the phase comparator PD becomes possible. As a result, the number of phase comparisons in the phase comparator PD can be increased,
The phenomenon that the charge stored in the low-pass filter LPF escapes can be prevented, and the output voltage is stabilized. As a result, the fluctuation of the generated clock CLK ′, which is the output of the second delay circuit DELAY2, on the time axis is prevented, and the jitter can be reduced. At the same time, by controlling the phase of the data DATA in the retiming circuit RETIMING by the generated clock CLK ', the reproduced data RE · D
ATA jitter can be reduced. further,
By suppressing the jitter of the generated clock CLK ′, it is possible to maintain the phase locked state in the phase locked loop, and to lock in early in the initial state. In the first embodiment, the first delay circuit DE
By making the LAY1 a shift register type circuit configuration, integration with the counter CNT becomes possible, and the circuit size is reduced.

【００１８】なお、前記第１の実施形態においては、デ
ータＤＡＴＡの連続“Ｈ”あるいは“Ｌ”が８ビットの
ときを検出するようにして説明したが、この連続する
“Ｈ”“Ｌ”のビット数に制限はない。第１遅延回路Ｄ
ＥＬＡＹ１を拡張することで、連続何ビット同じデータ
が続いたら第１遅延回路ＤＥＬＡＹ１のデータを取り込
むかは自由に設定できる。また、前記実施形態では、第
１遅延回路ＤＥＬＡＹ１では連続するデータの１ビット
前のデータを出力しているが、遅延を長くすることで、
連続するデータの数ビット前のデータから取り入れるこ
とができる。例えば、図７では、フリップフロップＦ／
Ｆ１〜Ｆ／Ｆ１０をシリーズに接続し、連続するデータ
の３ビット前のデータをデータＮ１として出力してい
る。この場合のタイミングチャートは図８のようにな
り、位相比較器ＰＤでの位相比較の増加をより確実なも
のにできる。なお、ここでは３ビット前のデータから出
力する例を示したが、遅延させる段数によりかなり前の
データから出力することが可能である。In the first embodiment, the case where the continuous "H" or "L" of the data DATA is 8 bits has been described. However, the continuous "H" or "L" of the data DATA is detected. There is no limit on the number of bits. First delay circuit D
By expanding ELAY1, it is possible to freely set how many consecutive bits of the same data continue to take in the data of the first delay circuit DELAY1. In the above embodiment, the first delay circuit DELAY1 outputs data one bit before continuous data. However, by increasing the delay,
Data can be taken from data several bits before continuous data. For example, in FIG. 7, the flip-flop F /
F1 to F / F10 are connected in series, and data three bits before continuous data is output as data N1. The timing chart in this case is as shown in FIG. 8, and the increase of the phase comparison in the phase comparator PD can be made more reliable. Here, an example in which the data is output from the data three bits before is shown, but it is possible to output the data considerably before depending on the number of stages to be delayed.

【００１９】図９は本発明の第２の実施形態の回路図で
あり、図１と等価な部分には同一符号を付してある。こ
の実施形態では、データＮ２におけるレベル遷移をさら
に増やすことが可能となる。すなわち、図９において、
点線で囲んだデータ前処理回路２００は、データＤＡＴ
Ａが入力される第３遅延回路ＤＥＬＡＹ３と、前記デー
タＤＡＴＡと前記第３遅延回路ＤＥＬＡＹ３の遅延され
たデータＮ４が入力される排他的論理和ゲートＥＸＯＲ
で構成されている。そして、前記ＥＸＯＲの出力である
データＮ３が図１のデータＤＡＴＡとして位相比較回路
１００の第１遅延回路ＤＥＬＡＹ１とセレクタＳＥＬに
入力されている。ここで、前記第３遅延回路ＤＥＬＡＹ
３の遅延量は、データＤＡＴＡの半ビット分の時間であ
る。なお、その他の構成は図１と全く同様である。FIG. 9 is a circuit diagram of a second embodiment of the present invention, in which parts equivalent to those in FIG. 1 are denoted by the same reference numerals. In this embodiment, it is possible to further increase the level transition in the data N2. That is, in FIG.
The data pre-processing circuit 200 surrounded by a dotted line
A is input to a third delay circuit DELAY3, and an exclusive OR gate EXOR to which the data DATA and the delayed data N4 of the third delay circuit DELAY3 are input.
It is composed of The data N3 output from the EXOR is input to the first delay circuit DELAY1 and the selector SEL of the phase comparison circuit 100 as the data DATA of FIG. Here, the third delay circuit DELAY
The delay amount of 3 is a time corresponding to a half bit of the data DATA. The other configuration is completely the same as that of FIG.

【００２０】この実施形態では、図１０にタイミングチ
ャートを示すように、ＥＸＯＲからは、データＤＡＴＡ
と、このデータＤＡＴＡが半ビット分だけ遅延されたデ
ータＮ４との排他的論理和が出力されるため、その出力
であるデータＮ３ではデータの切り替わりが増えること
になる。このように、レベル遷移が増大されたデータＮ
３に対して図１の実施形態と同様な同期制御動作を行う
ことにより、図１の実施形態よりもさらに位相比較の回
数を増やすことができ、再生クロックＲＥ・ＣＬＫや再
生データＲＥ・ＤＡＴＡのジッタを抑制することが可能
となる。In this embodiment, as shown in the timing chart of FIG. 10, EXOR outputs data DATA.
Then, the exclusive OR of this data DATA and the data N4 delayed by half a bit is output, so that data switching increases in the output data N3. As described above, data N whose level transition is increased
1 by performing the same synchronization control operation as in the embodiment of FIG. 1, the number of phase comparisons can be further increased than in the embodiment of FIG. 1, and the reproduction clock RE · CLK and the reproduction data RE · DATA Jitter can be suppressed.

【００２１】図１１は本発明の第３の実施形態の回路図
である。この実施形態では、位相比較回路１００の構成
は図１の実施形態と同じであるが、データＤＡＴＡとの
位相比較を行うクロックとして外部クロックを使用して
おらず、ロウパスフィルタＬＰＦの出力を制御電圧とす
る電圧制御発振器ＶＣＯを設け、この電圧制御発振器Ｖ
ＣＯの出力を生成クロックＣＬＫ’として出力する。ま
た、前記生成クロックＣＬＫ’によって、データＤＡＴ
Ａをリタイミング回路ＲＥＴＩＭＩＮＧにおいて位相制
御して再生データＲＥ・ＤＡＴＡを出力することは前記
各実施形態と同じである。FIG. 11 is a circuit diagram of a third embodiment of the present invention. In this embodiment, the configuration of the phase comparison circuit 100 is the same as that of the embodiment of FIG. 1, but an external clock is not used as a clock for performing a phase comparison with data DATA, and the output of the low-pass filter LPF is controlled. A voltage-controlled oscillator VCO for providing a voltage is provided.
The output of CO is output as a generated clock CLK '. Also, the data DAT is generated by the generated clock CLK '.
The output of the reproduction data RE · DATA by controlling the phase of A in the retiming circuit RETIMING is the same as in the above embodiments.

【００２２】この実施形態では、位相比較器ＰＤでの位
相を比較する回数が多くなると、電圧制御発振器ＶＣＯ
の制御電圧が安定し、生成クロックＣＬＫ’でのジッタ
を抑えることができる。ここで、第１遅延回路ＤＥＬＡ
Ｙ１は生成クロックＣＬＫ’の周期に同期しているた
め、電圧制御発振器ＶＣＯの発振周波数が低くなると、
第１遅延回路ＤＥＬＡＹ１から出力されるデータは位相
が遅れることがあるが、この生成クロックＣＬＫ’用い
て位相比較器ＰＤで位相比較すれば、それ以上の位相ず
れを防止することが可能となる。また、ロウパスフィル
タＬＰＦの電荷が抜ける前に位相比較を行うように、第
１遅延回路ＤＥＬＡＹ１の遅延を数十ビットぐらいにし
ておくことが好ましい。In this embodiment, when the number of times of phase comparison in the phase comparator PD increases, the voltage-controlled oscillator VCO
Of the generated clock CLK ′ can be suppressed. Here, the first delay circuit DELA
Since Y1 is synchronized with the cycle of the generated clock CLK ', when the oscillation frequency of the voltage controlled oscillator VCO decreases,
The data output from the first delay circuit DELAY1 may be delayed in phase. However, if the phase is compared by the phase comparator PD using the generated clock CLK ', further phase shift can be prevented. Further, it is preferable that the delay of the first delay circuit DELAY1 is set to about several tens of bits so that the phase comparison is performed before the charge of the low-pass filter LPF is released.

【００２３】[0023]

【発明の効果】以上説明したように本発明は、入力され
るデータが所定ビット以上連続してレベル遷移が無いと
きには、位相比較器に入力するデータとして前記入力さ
れるデータを遅延したデータに切り替えることで、当該
遅延されたデータのレベル遷移を利用して位相比較器で
の位相比較が可能となる。これにより、位相比較器にお
ける位相比較の回数を増やすことができ、制御電圧を得
るためのロウパスフィルタに貯えられている電荷が抜け
る現象を防止でき、その出力電圧が安定する。これによ
り、第２遅延回路や電圧制御発振器の出力である生成ク
ロックの時間軸上での揺らぎを防止し、クロックのジッ
タを小さく抑えることができ、同時に前記生成クロック
によりデータのリタイミングを行うことで再生データの
ジッタを小さく抑えることができる。これにより、デー
タとクロックの位相を高精度に制御することが可能とな
る。As described above, the present invention switches the input data to delayed data as input data to the phase comparator when the input data does not have a level transition continuously for a predetermined bit or more. Thus, the phase comparison can be performed by the phase comparator using the level transition of the delayed data. As a result, the number of times of phase comparison in the phase comparator can be increased, the phenomenon that the charge stored in the low-pass filter for obtaining the control voltage is prevented from leaking, and the output voltage is stabilized. As a result, fluctuations on the time axis of the generated clock, which is the output of the second delay circuit or the voltage-controlled oscillator, can be prevented, and the jitter of the clock can be reduced. Thus, the jitter of the reproduction data can be reduced. This makes it possible to control the phases of data and clock with high accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態の回路図である。FIG. 1 is a circuit diagram according to a first embodiment of the present invention.

【図２】第１遅延回路とカウンタの回路図である。FIG. 2 is a circuit diagram of a first delay circuit and a counter.

【図３】第２遅延回路の回路図である。FIG. 3 is a circuit diagram of a second delay circuit.

【図４】リタイミング回路の回路図とその動作を説明す
るためのタイミングチャートである。FIG. 4 is a circuit diagram of a retiming circuit and a timing chart for explaining its operation.

【図５】図１の実施形態の動作を説明するためのタイミ
ングチャートである。FIG. 5 is a timing chart for explaining the operation of the embodiment of FIG. 1;

【図６】第１遅延回路とカウンタの動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining operations of a first delay circuit and a counter.

【図７】第１遅延回路とカウンタの変形例の回路図であ
る。FIG. 7 is a circuit diagram of a modification of the first delay circuit and the counter.

【図８】図７の回路の動作を説明するためのタイミング
チャートである。FIG. 8 is a timing chart for explaining the operation of the circuit of FIG. 7;

【図９】本発明の第２の実施形態の回路図である。FIG. 9 is a circuit diagram of a second embodiment of the present invention.

【図１０】図９の回路の動作を説明するためのタイミン
グチャートである。FIG. 10 is a timing chart for explaining the operation of the circuit of FIG. 9;

【図１１】本発明の第３の実施形態の回路図である。FIG. 11 is a circuit diagram of a third embodiment of the present invention.

【図１２】従来の回路図である。FIG. 12 is a conventional circuit diagram.

【符号の説明】[Explanation of symbols]

ＤＥＬＡＹ１ 第１遅延回路 ＤＥＬＡＹ２ 第２遅延回路 ＤＥＬＡＹ３ 第３遅延回路 ＳＥＬ セレクタ ＣＵＮＴ カウンタ ＰＤ 位相比較器 ＣＰ チャージポンプ ＬＰＦ ロウパスフィルタ ＲＥＴＩＭＩＮＧ リタイミング回路 ＶＣＯ 電圧制御発振器 Ｆ／Ｆ１〜Ｆ／Ｆ１０ フリップフロップ ＥＸＮＯＲ 非排他的論理和ゲート ＥＸＯＲ 排他的論理和ゲート ＤＡＴＡ データ（入力データ） Ｎ１ 遅延データ Ｎ２ 選択データ Ｎ３ 処理後データ Ｎ４ 遅延データ ＣＬＫ 外部クロック ＣＬＫ’ 生成クロック ＲＥ・ＣＬＫ 再生クロック ＲＥ・ＤＡＴＡ 再生クロック １００ 位相比較回路 ２００ データ前処理回路 DELAY1 First delay circuit DELAY2 Second delay circuit DELAY3 Third delay circuit SEL Selector CNT Counter PD Phase comparator CP Charge pump LPF Low-pass filter RETIMING Retiming circuit VCO Voltage controlled oscillator F / F1 to F / F10 Flip-flop EXNOR Non-exclusive Logical OR gate EXOR exclusive OR gate DATA data (input data) N1 delay data N2 selection data N3 processed data N4 delay data CLK external clock CLK 'generated clock RE • CLK reproduction clock RE • DATA reproduction clock 100 phase comparison circuit 200 Data preprocessing circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいて外部ク
ロックの位相を制御し、位相制御した前記生成クロック
を出力する第２遅延回路と、前記第２遅延回路からの前
記生成クロックにより前記データの位相を制御して再生
データを出力するリタイミング回路とを備えることを特
徴とするデータ・クロック同期回路。A first delay circuit for delaying input data; a selector for selecting the data and delay data from the first delay circuit; detecting a level transition in the data; A counter for switching the output of the selector to the delay data side when there is no predetermined number of bits, and a phase comparator for comparing the phase of the output data of the selector with the generated clock and outputting a phase difference signal. Means for outputting a control voltage corresponding to the phase difference signal, a second delay circuit for controlling a phase of an external clock based on the control voltage, and outputting the generated phase-controlled clock, and a second delay circuit A retiming circuit for controlling the phase of the data by the generated clock from the controller and outputting reproduced data. Lock synchronization circuit. 【請求項２】 前記第２遅延回路は、前記制御電圧に基
づいて遅延量が変化される１つ以上のインバータがシリ
ーズに接続されていることを特徴とする請求項１に記載
のデータ・クロック同期回路。2. The data clock according to claim 1, wherein the second delay circuit has one or more inverters whose delay amount is changed based on the control voltage, connected in series. Synchronous circuit. 【請求項３】 入力されるデータを遅延する第１遅延回
路と、前記データと前記第１遅延回路からの遅延データ
を選択するセレクタと、前記データにおけるレベル遷移
を検出し、当該レベル遷移が連続して所定ビット数だけ
存在しない状態のときに前記セレクタの出力を前記遅延
データ側に切り替えるカウンタと、前記セレクタの出力
データと生成クロックとの位相比較を行い位相差信号を
出力する位相比較器と、前記位相差信号に対応する制御
電圧を出力する手段と、前記制御電圧に基づいてクロッ
クを生成し、生成クロックとして出力する電圧制御発振
器と、前記電圧制御発振器からの前記生成クロックによ
り前記データの位相を制御して再生データを出力するリ
タイミング回路とを備えることを特徴とするデータ・ク
ロック同期回路。3. A first delay circuit for delaying input data, a selector for selecting the data and delay data from the first delay circuit, and detecting a level transition in the data, wherein the level transition is continuous. A counter for switching the output of the selector to the delay data side when there is no predetermined number of bits, and a phase comparator for comparing the phase of the output data of the selector with the generated clock and outputting a phase difference signal. Means for outputting a control voltage corresponding to the phase difference signal, a voltage-controlled oscillator that generates a clock based on the control voltage and outputs the generated clock as a generated clock, and the data generated by the generated clock from the voltage-controlled oscillator. And a retiming circuit for controlling the phase and outputting reproduced data. 【請求項４】 前記第１遅延回路は複数のフリップフロ
ップをシリーズに接続した回路であり、前記カウンタは
前記複数のフリップフロップの出力の一部と前記データ
との非排他的論理和をとる回路であることを特徴とする
請求項１ないし３のいずれかに記載のデータ・クロック
同期回路。4. The first delay circuit is a circuit in which a plurality of flip-flops are connected in series, and the counter takes a non-exclusive OR of a part of an output of the plurality of flip-flops and the data. 4. The data clock synchronization circuit according to claim 1, wherein: 【請求項５】 前記入力されるデータを半周期遅延する
第３遅延回路と、前記入力されるデータと前記第３遅延
回路で遅延された遅延データとの排他的論理和をとる排
他的論理和ゲートとで構成されるデータ整形回路を備
え、前記データ整形回路の出力を前記第１遅延回路と前
記セレクタに入力することを特徴とする請求項１ないし
４のいずれかに記載のデータ・クロック同期回路。5. A third delay circuit for delaying the input data by a half cycle, and an exclusive OR for obtaining an exclusive OR of the input data and the delay data delayed by the third delay circuit. 5. The data / clock synchronization according to claim 1, further comprising a data shaping circuit including a gate, wherein an output of the data shaping circuit is input to the first delay circuit and the selector. circuit.