JP3388518B2 - Program control unit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、プログラム制御装置に
係り、詳細には、ストアドプログラム方式の情報処理装
置において、データ駆動式の並列処理を効率良く行うた
めのプログラム制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a program control device, and more particularly to a program control device for efficiently performing data driven parallel processing in a stored program type information processing device.

【０００２】[0002]

【従来の技術】従来のストアドプログラム方式（ノイマ
ン型）の情報処理装置におけるプログラミングは、一部
の入出力装置による若干の割り込み処理を除いて、基本
的には１つの制御フローしか実行できないため、プログ
ラムで使用している各データ状態の変化によって複数の
処理（プロセス）を行わせようとした場合、図３及び図
４に示すように、まず、各プロセスＡ、Ｂ毎に扱うデー
タ及び処理のグループ（処理Ａ、Ｂ、Ｃ、Ｄ）を分割
し、さらに、各プロセスＡ、Ｂで個々のデータ内容（Ｆ
ＬＧ１、２）をチェックし、対応する処理Ａ、Ｂ、Ｃ、
Ｄに分岐するような手法が取られていた。2. Description of the Related Art In a conventional stored program method (Neumann type) information processing apparatus, basically only one control flow can be executed except for some interrupt processing by some input / output devices. When it is attempted to perform a plurality of processes (processes) by changing the state of each data used in the program, first, as shown in FIG. 3 and FIG. The groups (processes A, B, C, D) are divided, and the individual data contents (F
LG1, 2) is checked, and the corresponding processing A, B, C,
The technique of branching to D was taken.

【０００３】また、図５に示すように、各プロセスＡ、
Ｂ、…Ｘでは、タイマ割り込みとフラグセンスによるプ
ロセス制御ルーチンによりＣＰＵの実行時間が割り当て
られ、プロセス中の各処理では、フラグセンスのループ
による制御ルーチンによりＣＰＵの実行時間が割り当て
られている。Further, as shown in FIG. 5, each process A,
In B, ... X, the execution time of the CPU is assigned by the process control routine by the timer interrupt and the flag sense, and in each process in the process, the execution time of the CPU is assigned by the control routine by the loop of the flag sense.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな従来のストアドプログラム方式の情報処理装置にあ
っては、各プロセスでは、タイマ割り込みとフラグセン
スによるプロセス制御ルーチンによりＣＰＵの実行時間
が割り当てられ、プロセス中の各処理では、フラグセン
スのループによる制御ルーチンによりＣＰＵの実行時間
が割り当てられるようになっていたため、簡単なプログ
ラムであれば、これらの制御に要する時間及び制御フロ
ー作成の手間はそれほどでもないが、並列性の高いプロ
グラムを記述する場合、このような手法では実行が遅
く、例えば、人工知能的な処理を行わせようとする場
合、実用的なスピードは得られず、また、プログラム開
発の効率も悪いという問題点があった。However, in such a conventional stored program type information processing apparatus, the CPU execution time is assigned to each process by the process control routine based on the timer interrupt and the flag sense. In each process in the process, the execution time of the CPU is assigned by the control routine by the flag sense loop. Therefore, if it is a simple program, the time required for these controls and the labor for creating the control flow are not so much. However, when writing a program with high parallelism, such a method is slow in execution. For example, when trying to perform artificial intelligence processing, practical speed cannot be obtained, and program development is not possible. There was a problem that the efficiency of was not good.

【０００５】このため、マルチＣＰＵの制御のためのソ
フトの負担が大きい、前述のような人工知能的な処理を
行わせる場合には、高価な専用のハードウェア上で専用
のプログラミング言語を用いて行う必要があり、従来の
ストアドプログラム方式のパーソナルコンピュータやワ
ークステーションでは実現が大変困難であった。Therefore, in the case of performing the above-mentioned artificial intelligence processing in which the load of software for controlling multiple CPUs is large, a dedicated programming language is used on expensive dedicated hardware. It was necessary to do so, and it was very difficult to realize with a conventional stored program type personal computer or workstation.

【０００６】本発明の課題は、並列性の高いプログラム
を実行するためのハードウェアを安価に、しかも従来の
プログラムとの互換性を保ったまま実現するためのプロ
グラム制御装置を提供することである。An object of the present invention is to provide a program control device for realizing hardware for executing a program having a high parallelism at low cost while maintaining compatibility with a conventional program. .

【０００７】[0007]

【課題を解決するための手段】本発明の手段は次の通り
である。The means of the present invention are as follows.

【０００８】本発明は、各々のデータ処理手段が、所定
の読み込み対象データの内容を読み込み、その読み込み
対象データに関する所定のデータ処理を行い、そのデー
タ処理結果に基づいて所定の書き込み対象データの内容
の書き換えを行う複数のデータ処理手段と、複数のデー
タの各々に対し、各データを読み込み対象とする前記デ
ータ処理手段のいずれかとの対応関係を予め記憶する対
応関係記憶手段と、前記いずれかのデータ処理手段によ
って前記データの書き換えが行われたことを検出する検
出手段と、前記検出手段によって書き換えが検出された
データを読み込み対象とする前記データ処理手段を前記
対応関係記憶手段より検索し、その検索されたデータ処
理手段に対して各々のデータ処理の実行を指示する実行
制御手段と、を備えたことを特徴とする。According to the present invention, each data processing means reads the content of predetermined read target data, performs predetermined data processing on the read target data, and based on the data processing result, the predetermined write target data content. A plurality of data processing means for rewriting, and a correspondence relationship storage means for preliminarily storing a correspondence relationship between each of the plurality of data and any one of the data processing means whose data is to be read, A detection unit that detects that the data has been rewritten by the data processing unit and a data processing unit that reads the data whose rewriting has been detected by the detection unit are searched from the correspondence relationship storage unit, and Execution control means for instructing the retrieved data processing means to execute each data processing. Characterized in that was.

【０００９】[0009]

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【００１３】[0013]

【実施例】以下、図１、図２を参照して実施例を説明す
る。EXAMPLES Examples will be described below with reference to FIGS. 1 and 2.

【００１４】図１、図２は本発明に係るプログラム制御
装置を適用したコンピュータシステムの一実施例を示す
図である。1 and 2 are views showing an embodiment of a computer system to which the program control device according to the present invention is applied.

【００１５】まず、構成を説明する。図１は、コンピュ
ータシステム１のブロック構成図である。図１におい
て、コンピュータシステム１は、メインメモリ群２、Ｃ
ＰＵ群３、タグメモリ４、アドレスカウンタ５、６、タ
グ書込制御部７、走査制御回路８、対応指定メモリ９、
割込調停回路１０、アクセス調停回路１１、マルチＣＰ
Ｕ制御回路１２、アクセス制御部１３〜１５、アドレス
切換器１６、１７及びデータ切換器１８から構成され、
各部は、アドレスバス１９、データバス２０、制御信号
用バス２２に接続されている。First, the structure will be described. FIG. 1 is a block diagram of a computer system 1. In FIG. 1, a computer system 1 includes a main memory group 2 and C.
PU group 3, tag memory 4, address counters 5 and 6, tag writing control unit 7, scanning control circuit 8, correspondence designation memory 9,
Interrupt arbitration circuit 10, access arbitration circuit 11, multi-CP
The U control circuit 12, the access control units 13 to 15, the address switching units 16 and 17, and the data switching unit 18,
Each unit is connected to the address bus 19, the data bus 20, and the control signal bus 22.

【００１６】なお、図１において、タグメモリ４、アド
レスカウンタ５、６、タグ書込制御部７、走査制御回路
８、対応指定メモリ９、割込調停回路１０、アクセス調
停回路１１、マルチＣＰＵ制御回路１２、アクセス制御
部１３〜１５、アドレス切換器１６、１７及びデータ切
換器１８は、本発明のプログラム制御装置を構成する。In FIG. 1, the tag memory 4, the address counters 5 and 6, the tag writing control unit 7, the scanning control circuit 8, the correspondence designation memory 9, the interrupt arbitration circuit 10, the access arbitration circuit 11, the multi-CPU control. The circuit 12, the access control units 13 to 15, the address switching units 16 and 17, and the data switching unit 18 constitute the program control device of the present invention.

【００１７】メインメモリ群２は、複数のＲＯＭ（Read
Only Memory）等により構成され、その内部には、図２
に示すように、データを格納するデータ領域とコードを
格納するコード領域を形成し、アドレスバス１９を介し
てＣＰＵ群３からアドレス指定が入力されるとともに、
データバス２０を介してＣＰＵ群３との間でデータを授
受し、また、制御信号用バス２１を介してＣＰＵ群３か
らのアクセス要求がアクセス制御部１３によりアクセス
要求信号に変換されて入力される。The main memory group 2 includes a plurality of ROMs (Read
Only Memory), etc.
As shown in, a data area for storing data and a code area for storing a code are formed, and address designation is input from the CPU group 3 via the address bus 19, and
Data is transferred to and from the CPU group 3 via the data bus 20, and an access request from the CPU group 3 is converted into an access request signal by the access control unit 13 and input via the control signal bus 21. It

【００１８】ＣＰＵ群３は、複数のＣＰＵ（Central Pr
ocessing Unit)を接続したマルチＣＰＵ構成であり、メ
インメモリ群２のコード領域に格納されているコードを
読み出して各種情報処理（プロセス）を逐次実行すると
ともに、各種情報処理を実行する際に必要なデータを、
アドレスバス１９を介して出力するアドレス指定により
メインメモリ群２のデータ領域に格納されているデータ
を読み出して処理し、その処理結果によりデータ領域の
アドレスを指定して書き込み信号（ＷＲＩＴＥ）をメイ
ンメモリ群２に出力してデータ内容を書き換える。この
書き込み信号は、タグ書込制御部７にも出力される。The CPU group 3 includes a plurality of CPUs (Central Pr
It is a multi-CPU configuration in which various processing units are connected, and the code stored in the code area of the main memory group 2 is read and various information processing (processes) are sequentially executed, and necessary when executing various information processing. Data
The data stored in the data area of the main memory group 2 is read and processed by the address designation output via the address bus 19, and the write signal (WRITE) is issued to the main memory by designating the address of the data area according to the processing result. Output to group 2 and rewrite data contents. This write signal is also output to the tag write control unit 7.

【００１９】なお、本実施例では、図２に示すように、
２５６個のＣＰＵ１〜ＣＰＵ２５６が接続されており、
同一バス上に複数のＣＰＵを接続したマルチＣＰＵにも
対応できる構成となっている。In this embodiment, as shown in FIG.
256 CPU1 to CPU256 are connected,
The configuration is also compatible with multiple CPUs in which a plurality of CPUs are connected on the same bus.

【００２０】タグメモリ４は、ＲＡＭ（Random Accesss
Memory)等により構成され、メインメモリ群２内のデー
タ領域のアドレス単位で書き換えが行われたことを示す
フラグデータ（ＦＬＧ１、ＦＬＧ２、…）を複数記憶す
るため、図２に示すようにメモリエリアを形成し、タグ
書込制御部７から入力されるタグイン信号（ＴＡＧＩ
Ｎ）により、そのメモリエリア毎にフラグデータが設定
され、記憶されたフラグデータは、走査制御回路８の走
査によりタグアウト（ＴＡＧ ＯＵＴ）から読み出され
る。The tag memory 4 is a RAM (Random Accesses).
Memory) and the like, and stores a plurality of flag data (FLG1, FLG2, ...) Indicating that rewriting has been performed in the address unit of the data area in the main memory group 2. Therefore, as shown in FIG. And a tag-in signal (TAGI
N), flag data is set for each memory area, and the stored flag data is read from the tag out (TAG OUT) by the scanning of the scanning control circuit 8.

【００２１】アドレスカウンタ５は、走査制御回路８が
タグメモリ４内を走査する際にバウンダリアドレス毎に
カウントアップし、アドレスカウンタ６は、走査制御回
路８がタグメモリ４内を走査してフラグがセット状態に
あるとき、さらに走査制御回路８が、そのフラグに対応
する対応指定メモリ９内を走査するアドレス（対応１〜
対応８）をカウントアップする。The address counter 5 counts up for each boundary address when the scan control circuit 8 scans the inside of the tag memory 4, and the address counter 6 has a flag when the scan control circuit 8 scans the inside of the tag memory 4. When in the set state, the scan control circuit 8 further scans the address (corresponding to 1 to 1) in the correspondence designation memory 9 corresponding to the flag.
Count up 8).

【００２２】タグ書込制御部７は、ＣＰＵ群３から入力
される書き込み信号に応じてタグメモリ４にタグイン信
号を出力し、メインメモリ群２内の書き込みデータ領域
に対応するフラグデータをセットする。また、タグ書込
制御部７には、走査制御回路８から走査制御回路８は、
タグアウト（ＴＡＧ ＯＵＴ）を通してタグメモリ４内
を走査してフラグデータをチェックし、アドレスカウン
タ５のアドレスカウントにより対応指定メモリ９内の対
応１方向（図２の縦方向）を走査して、格納データをチ
ェックし、フラグデータがセットされていると、そのフ
ラグデータに対応する対応指定メモリ９内の対応１の対
応するデータ格納領域から対応２〜対応８方向（図２の
横方向）をアドレスカウンタ６のアドレスカウントによ
り走査して、格納データをチェックし、その格納データ
の記述内容に応じて割込調停回路１０に割込み有効信号
ＩＲＱを出力し、割込調停回路１０及びアクセス調停回
路１１に割込み要求信号を出力し、マルチＣＰＵ制御回
路１３にＣＰＵ指定データを出力するとともに、対応指
定メモリ９から読み出したアドレスデータを、データ切
換器１８により切り換えられるデータバス２０を介して
ＣＰＵ群２の指定ＣＰＵに出力する。また、走査制御回
路８は、タグメモリ４を走査する際に、アドレス切換要
求信号をアクセス制御部１４に出力し、対応指定メモリ
９を走査する際に、アドレス切換要求信号をアクセス制
御部１５に出力する。The tag write controller 7 outputs a tag-in signal to the tag memory 4 in response to the write signal input from the CPU group 3 and sets flag data corresponding to the write data area in the main memory group 2. . Further, in the tag writing control unit 7, the scanning control circuit 8 to the scanning control circuit 8 are
The tag memory 4 is scanned through the tag out (TAG OUT) to check the flag data, and the corresponding one direction (vertical direction in FIG. 2) in the corresponding designated memory 9 is scanned by the address count of the address counter 5 and stored. When the data is checked and the flag data is set, the correspondence 2 to correspondence 8 directions (horizontal direction in FIG. 2) are addressed from the corresponding data storage area of correspondence 1 in the correspondence designation memory 9 corresponding to the flag data. The stored data is checked by scanning with the address count of the counter 6, the interrupt valid signal IRQ is output to the interrupt arbitration circuit 10 according to the description content of the stored data, and the interrupt arbitration circuit 10 and the access arbitration circuit 11 are supplied. It outputs an interrupt request signal, outputs CPU designation data to the multi-CPU control circuit 13, and reads it from the corresponding designation memory 9. The output address data is output to the designated CPU of the CPU group 2 via the data bus 20 switched by the data switch 18. Further, the scanning control circuit 8 outputs an address switching request signal to the access control unit 14 when scanning the tag memory 4, and outputs an address switching request signal to the access control unit 15 when scanning the corresponding designated memory 9. Output.

【００２３】対応指定メモリ９は、ＲＡＭ等により構成
され、図２に示すように、対応１〜対応８のメモリエリ
アを形成し、各対応メモリエリアには、対応指定データ
が格納され、その対応指定データの内容は、割込みの有
効／無効を示すステータスデータ、ＣＰＵ指定データ及
び割込みアドレスデータが格納される。The correspondence designation memory 9 is composed of a RAM or the like, and as shown in FIG. 2, forms memory areas of correspondence 1 to correspondence 8, and the correspondence designation data is stored in each of the correspondence memory areas. The contents of the specified data are
Status data indicating effectiveness / invalidity , CPU designation data, and interrupt address data are stored.

【００２４】割込調停回路１０は、走査制御回路８から
入力される割込み有効信号ＩＲＱ及び割込み要求信号に
応じて割込み要求信号をＣＰＵ群２の指定ＣＰＵに出力
する。アクセス調停回路１１は、走査制御回路８から入
力される割込み要求信号に応じて走査制御回路８とＣＰ
Ｕ群２からのアクセスを調停する。The interrupt arbitration circuit 10 outputs an interrupt request signal to a designated CPU of the CPU group 2 in response to the interrupt valid signal IRQ and the interrupt request signal input from the scan control circuit 8. The access arbitration circuit 11 receives the scan control circuit 8 and the CP in response to the interrupt request signal input from the scan control circuit 8.
Arbitrate access from U group 2.

【００２５】マルチＣＰＵ制御回路１２は、走査制御回
路８から入力されるＣＰＵ指定データに応じてＣＰＵ群
２内の割込み処理を実行するＣＰＵを指定する。The multi-CPU control circuit 12 designates the CPU in the CPU group 2 for executing the interrupt processing according to the CPU designation data input from the scanning control circuit 8.

【００２６】アクセス制御部１３は、ＣＰＵ群３及び割
込調停回路１０から入力される割込み要求信号に応じて
メインメモリ群２にアクセスする。The access control unit 13 accesses the main memory group 2 according to the interrupt request signal input from the CPU group 3 and the interrupt arbitration circuit 10.

【００２７】アクセス制御部１４は、走査制御回路８が
タグメモリ４を走査する際に、アドレス切換器１６に切
換信号を出力し、タグメモリ４に接続するアドレスバス
１９をアドレスカウンタ５側に切換えるとともに、対応
指定メモリ９から割込みアドレスデータをデータバス２
０に出力する際に、データ切換器１８に切換信号を出力
し、データバス２０を対応指定メモリ９側に切り換え
る。When the scanning control circuit 8 scans the tag memory 4, the access control unit 14 outputs a switching signal to the address switching unit 16 and switches the address bus 19 connected to the tag memory 4 to the address counter 5 side. At the same time, the interrupt address data is sent from the correspondence designation memory 9 to the data bus 2
When outputting to 0, a switching signal is output to the data switching device 18, and the data bus 20 is switched to the corresponding designated memory 9 side.

【００２８】アクセス制御部１５は、走査制御回路８が
対応指定メモリ９を走査する際に、アドレス切換器１７
に切換信号を出力し、対応指定メモリ９に接続するアド
レスバス１９をアドレスカウンタ６側に切換える。The access control unit 15 is provided with an address switching unit 17 when the scan control circuit 8 scans the correspondence designation memory 9.
A switching signal is output to switch the address bus 19 connected to the corresponding designated memory 9 to the address counter 6 side.

【００２９】アドレス切換器１６は、アクセス制御部１
４から入力される切換信号により切り換え制御され、ア
ドレスバス１９をタグメモリ４側とアドレスカウンタ５
側に切り換える。アドレス切換器１７は、アクセス制御
部１５から入力される切換信号により切り換え制御さ
れ、アドレスバス１９を対応指定メモリ９側とアドレス
カウンタ６側に切り換える。The address switching unit 16 is the access control unit 1
Switching control is performed by a switching signal input from the address bus 4, and the address bus 19 is connected to the tag memory 4 side and the address counter 5.
Switch to the side. The address switching unit 17 is switching-controlled by a switching signal input from the access control unit 15, and switches the address bus 19 between the correspondence designation memory 9 side and the address counter 6 side.

【００３０】データ切換部１８は、アクセス制御部１５
から入力される切換信号により切り換え制御され、デー
タバス２０を走査制御回路８側と対応指定メモリ９側に
切り換える。The data switching section 18 includes an access control section 15
Switching is controlled by a switching signal input from the data bus 20, and the data bus 20 is switched between the scanning control circuit 8 side and the correspondence designation memory 9 side.

【００３１】以下、本実施例の動作を説明する。The operation of this embodiment will be described below.

【００３２】まず、本実施例のコンピュータシステム１
の動作を説明するため、コンピュータシステム１内で処
理される１つのプログラミング例として以下のような場
合を設定する。First, the computer system 1 of this embodiment
In order to explain the operation of, the following case is set as one programming example processed in the computer system 1.

【００３３】図２において、メインメモリ２内のデータ
領域に格納されたデータ１は、コード１によって処理さ
れ、いずれかのＣＰＵによりデータ１の書き換えが行わ
れたときには、ＣＰＵ１によって処理されるものとす
る。また、データ２は、コード２及びコード３によって
処理され、いずれかのＣＰＵによりデータ２の書き換え
が行われたときには、ＣＰＵ１によりコード２が処理さ
れ、ＣＰＵ３によりコード３が処理されるものとする。In FIG. 2, the data 1 stored in the data area in the main memory 2 is processed by the code 1 and is processed by the CPU 1 when any of the CPUs rewrites the data 1. To do. The data 2 is processed by the code 2 and the code 3, and when the data 2 is rewritten by any of the CPUs, the CPU 1 processes the code 2 and the CPU 3 processes the code 3.

【００３４】この動作を行わせるためには、ます、タグ
メモリ４の初期設定、及び、対応指定メモリ９の設定を
行う必要がある。In order to perform this operation, it is necessary to make initial setting of the tag memory 4 and setting of the correspondence designation memory 9.

【００３５】対応指定メモリ９の設定は、ＣＰＵ群２内
のある１つのＣＰＵによりアドレスバス１９、データバ
ス２０、制御信号用バス２１を介して行われ、このと
き、アドレス切換器１７及びデータ切換器１８は、アク
セス制御部１５によりＣＰＵからの対応指定メモリアク
セスが可能なように切り換えられる。The correspondence designation memory 9 is set by one of the CPUs in the CPU group 2 via the address bus 19, the data bus 20, and the control signal bus 21. At this time, the address switch 17 and the data switch. The device 18 is switched by the access control unit 15 so that the corresponding designated memory can be accessed from the CPU.

【００３６】設定の内容は、図２に示すように、例え
ば、対応１のメモリエリアの（１）で示す領域には“０
１０１９０５７”、同じく対応１のメモリエリアの
（２）で示す領域には“０１０１ＢＦ２Ｄ”、また、対
応２のメモリエリアの（３）に示す領域には“０１０３
Ｄ３０２”と設定し、格納するものとする。As shown in FIG. 2, the content of the setting is, for example, "0" in the area indicated by (1) in the memory area of the correspondence 1.
1019057 "," 0101BF2D "in the area indicated by (2) in the corresponding 1 memory area, and" 0103 "in the area indicated by (3) in the corresponding 2 memory area.
It shall be set as D302 ″ and stored.

【００３７】この時、図２に示すように、メインメモリ
２上のアドレス“００４５〜００４Ｃ”（“００４０〜
００４Ｆ”）のデータ１がアドレス“９０５７〜”のコ
ード１に、アドレス“３２７Ａ〜３２８９”（“３２７
０〜３２７Ｆ”）のデータ２がアドレス“ＢＦ２Ｄ〜”
のコード２、及び“Ｄ３０２〜”のコード３に対応づけ
られている。また、図２に示す例では、メインメモリ２
のデータ領域は、１６バイトバウンダリで分割されるた
め、対応指定メモリ９へのアクセスにはデータ識別用に
ＣＰＵのアドレスビットＡ１４〜Ａ４を、対応コードナ
ンバ識別用にＡ１５，Ａ３〜Ａ２を、対応指定データは
２バイトアドレス７、及び１バイトＣＰＵ指定データ
８、１バイトステータスレジスタ９、の４バイトを持つ
ため、この指定用にＡ１〜Ａ０を割り当てている。（な
お、ＣＰＵのアドレス空間はＡ１５〜Ａ０の２バイトで
あらわすものとする。）各対応指定データの内容を、
“０１０１９０５７”について説明すると、左端“０
１”の１バイトデータは、割込みの有効／無効を示すス
テータスデータを示し、次の“０１”の１バイトデータ
は、ＣＰＵ群３内のＣＰＵ番号を指定するＣＰＵ指定デ
ータを示し、次の“９０５７”の２バイトデータは、メ
インメモリ２内の割込みアドレスデータを示している。At this time, as shown in FIG. 2, addresses "0045 to 004C"("0040 to 004C" on the main memory 2 are stored.
Data 1 of 004F ”is assigned to Code 1 of address“ 9057 ”and addresses“ 327A to 3289 ”(“ 327
0-327F ") data 2 is address" BF2D- "
It is associated with the code 2 of No. 2 and the code 3 of "D302-". In the example shown in FIG. 2, the main memory 2
Since the data area of is divided by a 16-byte boundary, the address bits A14 to A4 of the CPU are used for data identification, and A15 and A3 to A2 are used for identification of the corresponding code number when accessing the corresponding designated memory 9. Since the designated data has 4 bytes of the 2-byte address 7, the 1-byte CPU designated data 8 and the 1-byte status register 9, A1 to A0 are assigned for this designation. (Note that the address space of the CPU is represented by 2 bytes A15 to A0.)
Explaining "01019057", the left end "0"
The 1-byte 1-byte data indicates status data indicating the validity / invalidity of the interrupt , the next 1-byte data “01” indicates the CPU-designating data that designates the CPU number in the CPU group 3, and the next “1-” The 2-byte data of 9057 ″ represents the interrupt address data in the main memory 2.

【００３８】ここで、ステータスデータは、“００”の
時には、この対応は無効であることを表し、“０１”の
ときは有効であることを表すとすると、上記図２に示す
対応指定データの格納領域（１）、（２）に格納されて
いるデータでは、ＣＰＵ１による割り込みが有効である
ことを表し、（３）では、ＣＰＵ３による割り込みが有
効であることを表している。以上が、対応指定メモリの
必要な設定内容であり、他の不要な部分についてはすべ
てステータスを“００”に設定しておく。When the status data is "00", this correspondence is invalid, and when the status data is "01", it is valid. The data stored in the storage areas (1) and (2) indicates that the interrupt by the CPU 1 is valid, and (3) indicates that the interrupt by the CPU 3 is valid. The above is the necessary setting contents of the correspondence designation memory, and the status is set to "00" for all other unnecessary portions.

【００３９】次いで、タグメモリ４の初期設定である
が、これは後述するように、自動的にヌルクリア（ゼロ
クリア“０”）される。Next, regarding the initial setting of the tag memory 4, this is automatically null-cleared (zero-clear "0") as described later.

【００４０】以下、この設定内容において、ＣＰＵ１が
データ２の書き換えを行ったときのコンピュータシステ
ム１内の動作を以下に説明する。The operation in the computer system 1 when the CPU 1 rewrites the data 2 in the setting contents will be described below.

【００４１】まず、図２において、ＣＰＵ群２内のＣＰ
Ｕ１が、メインメモリ２内のデータ領域“３２７Ａ”番
地のデータ１をライトすると、ＷＲＩＴＥ信号によりタ
グ書込制御部７がＴＡＧＩＮ信号として“１”をタグメ
モリ４内の対応する領域に出力することにより、図２に
示すタグメモリ４内のＦＬＧ２に“１”が設定される
（但し、タグメモリは１ビットデータ）。First, in FIG. 2, the CP in the CPU group 2
When U1 writes the data 1 in the data area "327A" in the main memory 2, the tag write controller 7 outputs "1" as the TAGIN signal to the corresponding area in the tag memory 4 by the WRITE signal. Thereby, "1" is set in the FLG 2 in the tag memory 4 shown in FIG. 2 (however, 1-bit data is stored in the tag memory).

【００４２】これと並行して走査制御回路８によりタグ
メモリ４が走査されており、アドレスカウンタ５により
データバウンダリがカウントアップされる。このカウン
トアップによりカウントが“３２７”となると、走査制
御回路８からアドレス切換要求信号がアクセス制御部１
４に出力され、アクセス制御部１４からアドレス切換器
１６に切換信号が出力され、アドレス切換器１６により
タグメモリ４に接続するアドレスバス１９がＣＰＵ３側
からアドレスカウンタ５側に切り換えられ、タグメモリ
４内のＦＬＧ２の内容がＴＡＧＯＵＴより読み出され
る。In parallel with this, the tag memory 4 is scanned by the scanning control circuit 8, and the data boundary is counted up by the address counter 5. When the count becomes "327" due to this count-up, the address switching request signal is sent from the scanning control circuit 8 to the access control unit 1.
4 and a switching signal is output from the access control unit 14 to the address switching unit 16, and the address switching unit 16 switches the address bus 19 connected to the tag memory 4 from the CPU 3 side to the address counter 5 side. The contents of FLG2 in the above are read out from TAGOUT.

【００４３】この時、ＦＬＧ２は“１”に設定されてい
るため、これを受けて走査制御回路８では、アドレス切
換要求信号がアクセス制御部１５に出力され、アクセス
制御部１５からアドレス切換器１７に切換信号が出力さ
れ、アドレス切換器１７により対応指定メモリ９に接続
するアドレスバス１９がＣＰＵ３側からアドレスカウン
タ６側に切り換えられ、アドレスカウンタ６がカウント
アップされ、図２に示す対応指定メモリ９内の対応１〜
８が走査される。At this time, since FLG2 is set to "1", in response to this, the scan control circuit 8 outputs an address switching request signal to the access control unit 15, and the access control unit 15 outputs the address switching unit 17. A switching signal is output to the address designation circuit 9 by the address switching unit 17, the address bus 19 connected to the correspondence designation memory 9 is switched from the CPU 3 side to the address counter 6 side, the address counter 6 is counted up, and the correspondence designation memory 9 shown in FIG. Correspondence 1 to
8 are scanned.

【００４４】まず、図２では、走査制御回路８により対
応１のメモリエリア（２）“０１０１ＢＦ２Ｄ”がチェ
ックされ、ステータス部“０１”のデータがデータバス
２０を介して走査制御回路８に送られると、割り込み有
効であるため、ＩＲＱが割込調停回路１０に、ＣＰＵ指
定データ“０１”（ＣＰＵ１を指定）がデータバス２０
を介してマルチＣＰＵ制御回路１２に出力される。First, in FIG. 2, the scan control circuit 8 checks the memory area (2) "0101BF2D" of the corresponding 1 and the data of the status portion "01" is sent to the scan control circuit 8 via the data bus 20. Since the interrupt is enabled, the IRQ is sent to the interrupt arbitration circuit 10 and the CPU-designated data “01” (designating the CPU 1) is sent to the data bus 20.
Is output to the multi-CPU control circuit 12 via.

【００４５】これにより指定したＣＰＵ１の割り込みが
許可されると、走査制御回路８からデータ切換器１８に
データ切換信号が出力され、データ切換器１８を介して
対応指定メモリ９からデータバス２０に割込みアドレス
データ“ＢＦ２Ｄ”が出力される。すると、ＣＰＵ１の
メインメモリ２の本割込みアドレス、すなわち、コード
領域のコード２への割込み処理が行われる。この時、Ｃ
ＰＵ１によりコード２への割込み処理が実行されている
間にも、走査制御回路８の走査が行われており、アドレ
スカウンタ６のカウントアップにより対応指定メモリ９
内の対応２が走査され、対応指定メモリ９内の対応２の
メモリエリア（３）“０１０３Ｄ３０２”がチェックさ
れ、このデータにより同様にＣＰＵ３に対して割り込み
アドレス“Ｄ３０２”への割り込み処理が要求され、Ｃ
ＰＵ３によりコード３への割込み処理が実行される。When the interrupt of the designated CPU 1 is permitted in this way, a data switching signal is output from the scanning control circuit 8 to the data switching unit 18, and the corresponding designated memory 9 interrupts the data bus 20 via the data switching unit 18. The address data "BF2D" is output. Then, the interrupt processing for the main interrupt address of the main memory 2 of the CPU 1, that is, the code 2 in the code area is performed. At this time, C
The scanning of the scanning control circuit 8 is performed even while the interrupt processing to the code 2 is executed by the PU 1, and the correspondence designation memory 9 is generated by the count up of the address counter 6.
Correspondence 2 in the correspondence designated memory 9 is scanned, and the memory area (3) “0103D302” of correspondence 2 in the designated correspondence memory 9 is checked, and this data similarly requests the CPU 3 to perform interrupt processing to the interrupt address “D302”. , C
The PU3 executes an interrupt process for the code 3.

【００４６】次いで、アドレスカウンタ６のカウントア
ップにより対応指定メモリ９内の対応３が走査され、メ
モリエリア（４）“０００６５０１０”がチェックされ
たとき、ステータスが“００”であるため、走査制御回
路８では、データ２（ＦＬＧ２）に対する走査が中止さ
れる。そして、タグ書込制御部７の出力ＴＡＧＩＮを
“０”とすることにより自動的にＦＬＧ２の内容が
“０”にクリアされる。この後は、再びアドレスカウン
タ５をカウントアップにより、同様の走査が繰返し実行
される。Next, when the address counter 6 counts up, the correspondence 3 in the correspondence designation memory 9 is scanned, and when the memory area (4) "00065010" is checked, the status is "00", so the scan control circuit. At 8, the scan for data 2 (FLG2) is stopped. Then, by setting the output TAGIN of the tag writing control unit 7 to "0", the contents of FLG2 are automatically cleared to "0". After that, the address counter 5 is counted up again to repeat the same scanning.

【００４７】また、上記実施例において、Ｉ／Ｏ装置を
メモリアドレス２上に対応させることにより指定したＩ
／Ｏより指定したデータが入力されたとき、あるいは指
定したＩ／Ｏへ指定したデータが出力されたときに対応
する処理を行わせることも可能であり、これは通常のＩ
／Ｏ割り込み制御よりも、より詳細な処理条件にすばや
く対処することが可能である。Further, in the above embodiment, the I / O device is designated by associating it with the memory address 2.
When the specified data is input from / O or when the specified data is output to the specified I / O, the corresponding process can be performed.
It is possible to quickly deal with more detailed processing conditions than the / O interrupt control.

【００４８】なお、上記実施例では、メインメモリ２内
のデータバウンダリを１６バイト、１つのデータに対応
可能なコード数を８個、マルチＣＰＵの可能な最大数を
２５６個、ＣＰＵのアドレス空間を６４Ｋバイトとした
が、これらの値を変えて回路を構成することによりコス
ト（必要メモリ数）優先か、性能（効率、スピード）優
先かの自由な選択が可能となる。In the above embodiment, the data boundary in the main memory 2 is 16 bytes, the number of codes corresponding to one data is 8, the maximum number of multi-CPUs is 256, and the address space of the CPU is Although 64 Kbytes is used, by configuring these circuits by changing these values, it is possible to freely select cost (required memory number) or performance (efficiency, speed).

【００４９】例えば、データバウンダリを大きくし、コ
ード領域をもバウンダリで分割し、マルチＣＰＵ数を減
らし、ＣＰＵ指定の“００”をステータスの割り込み無
効に割り当てることで、必要なタグメモリ及び対応指定
メモリの容量を少なくすることができ、その逆にする
と、より柔軟で効率の良いプログラミングを行うことが
できる。For example, by enlarging the data boundary, dividing the code area by the boundary, reducing the number of multiple CPUs, and assigning "00" of the CPU designation to the status interrupt disable, the necessary tag memory and corresponding designation memory are allocated. Can be reduced and vice versa for more flexible and efficient programming.

【００５０】したがって、本発明のプログラム制御装置
を従来のストアドプログラム方式のコンピュータシステ
ム等の情報処理装置に搭載することにより、１つのハー
ドウェア上で並列プログラミングと従来の逐次実行形式
プログラミングとを実行することができ、しかも、これ
らの中間的なプログラミングも実行可能であるため、将
来の主流になるであろう並列プログラミングとハードウ
ェアに移行ための中間段階の情報処理装置を低コストで
実現することができ、例えば、個人所有のパーソナルコ
ンピュータ上で並列プログラミングを実行させることと
も可能である。また、マルチＣＰＵにも対応できるた
め、従来、非常にプログラミングが難しく、ＣＰＵを増
しただけの効果が得られなかったような場合にも、簡単
に情報処理装置の処理効率を向上させることができる。Therefore, by mounting the program control apparatus of the present invention on an information processing apparatus such as a conventional stored program type computer system, parallel programming and conventional sequential execution format programming are executed on one piece of hardware. Moreover, since these intermediate programming can be executed, it is possible to realize at low cost an intermediate-stage information processing device for moving to parallel programming and hardware that will become mainstream in the future. It is also possible, for example, to execute parallel programming on a personal computer owned by the individual. Further, since it is compatible with multiple CPUs, it is possible to easily improve the processing efficiency of the information processing apparatus even when it is difficult to program conventionally and the effect of increasing the number of CPUs cannot be obtained. .

【００５１】[0051]

【発明の効果】本発明によれば、複数のデータと複数の
データ処理手段とが複雑な依存関係を持ちながら協調し
てデータ処理を行うような場合でも、任意のデータ処理
目的に応じた任意の対応関係を記憶させておき、この対
応関係に基づいて自動制御を行うことができ、各データ
処理手段自身が複数のデータの中から自分の処理に関連
するデータの書き換えがあったか否かを常にチェックし
ている必要がなくなり、必要な時に必要な処理だけを効
率良く実行させることができ、特に、並列プログラミン
グにおけるプログラミング効率やマルチプロセッサシス
テムにおけるデータ処理効率を大幅に向上させることが
できる。According to the present invention, even in the case where a plurality of data and a plurality of data processing means carry out cooperative data processing while having a complicated dependency relationship, any data processing purpose can be used. It is possible to memorize the correspondence relation of, and perform automatic control based on this correspondence relation, and each data processing means itself always checks whether or not the data related to its processing is rewritten from a plurality of data. It is not necessary to check, and it is possible to efficiently execute only necessary processing when necessary, and in particular, it is possible to significantly improve programming efficiency in parallel programming and data processing efficiency in a multiprocessor system.

【００５２】また、マルチＣＰＵにも対応できるため、
従来、非常にプログラミングが難しく、ＣＰＵを増した
だけの効果が得られなかったような場合にも、簡単に情
報処理装置の処理効率を向上させることができる。Also, since it can be applied to multiple CPUs,
Conventionally, it is possible to easily improve the processing efficiency of the information processing apparatus even when the programming is very difficult and the effect of increasing the number of CPUs cannot be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のプログラム制御装置を適用したコンピ
ュータシステムのブロック構成図。FIG. 1 is a block configuration diagram of a computer system to which a program control device of the present invention is applied.

【図２】図１のメインメモリ、タグメモリ、対応指定メ
モリ及びＣＰＵ群の構成を示す図。FIG. 2 is a diagram showing a configuration of a main memory, a tag memory, a correspondence designation memory, and a CPU group in FIG.

【図３】従来のストアドプログラミング方式の情報処理
装置で処理されるプロセスフローの一例を示す図。FIG. 3 is a diagram showing an example of a process flow processed by a conventional information processing apparatus of a stored programming system.

【図４】従来のストアドプログラミング方式の情報処理
装置で処理されるその他のプロセスフローの一例を示す
図。FIG. 4 is a diagram showing an example of another process flow processed by a conventional information processing apparatus of a stored programming system.

【図５】従来のストアドプログラミング方式の情報処理
装置で並列処理されるプロセスフローの一例を示す図。FIG. 5 is a diagram showing an example of a process flow in which parallel processing is performed by a conventional stored programming type information processing apparatus.

【符号の説明】[Explanation of symbols]

１ コンピュータシステム ２ メインメモリ群 ３ ＣＰＵ群 ４ タグメモリ ５ アドレスカウンタ ６ アドレスカウンタ ７ タグ書込制御部 ８ 走査制御回路 ９ 対応指定メモリ １０ 割込調停回路 １１ アクセス調停回路 １２ マルチＣＰＵ制御回路 １３、１４、１５ アクセス制御部 １６、１７ アドレス切換器 １８ データ切換器 １９ アドレスバス ２０ データバス ２１ 制御信号用バス 1 computer system 2 main memory group 3 CPU group 4 tag memory 5 address counter 6 address counter 7 Tag writing control unit 8 Scan control circuit 9 Corresponding designated memory 10 interrupt arbitration circuit 11 Access arbitration circuit 12 Multi CPU control circuit 13, 14, 15 Access control unit 16, 17 Address changer 18 Data switch 19 address bus 20 data buses 21 Control signal bus

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/46 - 9/54 G06F 15/16 - 15/177 G06F 15/82 G06F 13/38 - 13/42 G06F 13/24 - 13/34 Front page continuation (58) Fields surveyed (Int.Cl. ⁷ , DB name) G06F 9/46-9/54 G06F 15/16-15/177 G06F 15/82 G06F 13/38-13/42 G06F 13 / 24-13/34

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 各々のデータ処理手段が、所定の読み込
み対象データの格納領域から読み込み対象データを読み
込み、その読み込み対象データに関する所定のデータ処
理を行い、そのデータ処理結果に基づいて所定の書き込
み対象データの格納領域内にある書き込み対象データの
書き換えを行う複数のデータ処理手段と、 複数のデータの格納領域の各々に対し、各データを読み
込み対象とする前記データ処理手段のいずれかとの対応
関係を予め記憶する対応関係記憶手段と、 前記いずれかのデータ処理手段によって前記データの書
き換えが行われたことを検出する検出手段と、 前記検出手段によって書き換えが検出されたデータを読
み込み対象とする前記データ処理手段を前記対応関係記
憶手段より検索し、その検索されたデータ処理手段に対
して各々のデータ処理の実行を指示する実行制御手段
と、 を具備したことを特徴とするプログラム制御装置。1. Each data processing means reads read target data from a storage area of predetermined read target data, performs predetermined data processing on the read target data, and writes a predetermined write target based on the data processing result. Correspondence between a plurality of data processing means for rewriting write target data in the data storage area and one of the data processing means for reading each data for each of the plurality of data storage areas Correspondence storage means that is stored in advance, detection means that detects that the data has been rewritten by any of the data processing means, and the data that is the target of reading the data for which rewriting has been detected by the detection means The processing means is searched from the correspondence storage means, and the searched data processing means A program control device comprising: execution control means for instructing execution of each data process. 【請求項２】 前記実行制御手段は、前記各データ処理
手段の実行とは独立して前記対応関係記憶手段を検索し
て実行指示を行い、前記対応関係記憶手段に対応関係が
記憶されている複数のデータ処理手段に対して平行して
データ処理を行わせることを特徴とする請求項１記載の
プログラム制御装置。2. The execution control means searches the correspondence relation storage means and gives an execution instruction independently of the execution of each data processing means, and the correspondence relation is stored in the correspondence relation storage means. 2. The program control device according to claim 1, wherein a plurality of data processing means are caused to perform data processing in parallel. 【請求項３】 前記検出手段は、データの書き換えが行
われた複数のデータに対する書き換え情報を保持し、前
記各データ処理手段の実行とは独立してこの保持された
書き換え情報を検索することによって検出動作を行うこ
とを特徴とする請求項１または請求項２記載のプログラ
ム制御装置。3. The detection means holds rewriting information for a plurality of data for which data has been rewritten, and searches the held rewriting information independently of the execution of each data processing means. TURMERIC line the detection operation
The program control device according to claim 1 or 2, characterized in that . 【請求項４】 前記各データ処理手段は、所定の格納領
域に格納されたプログラムをＣＰＵが実行することによ
り所定のデータ処理を行い、 前記対応関係記憶手段は、各データ処理用のプログラム
が格納された格納領域とそのプログラムを実行させるＣ
ＰＵとを、各データの格納領域に対応させて記憶し、 前記実行制御手段は、データ処理用のプログラムが格納
された格納領域とそのプログラムを実行させるＣＰＵと
を検索し、その検索されたＣＰＵに対してその 検索され
た格納領域に格納されたプログラムの実行を指示するこ
とを特徴とする請求項１記載のプログラム制御装置。4. Each of the data processing means has a predetermined storage area.
By executing the program stored in the area
Predetermined data processing, and the correspondence storage means stores a program for each data processing.
Storage area where is stored and C that executes the program
A PU is stored in association with each data storage area, and the execution control means stores a data processing program.
Storage area and CPU for executing the program
Is searched, and the searched CPU is searched.
Instructs This <br/> a program control device according to claim 1, wherein the execution of the program stored in the storage area. 【請求項５】 前記各データ処理を実行可能なＣＰＵが
複数あり、 前記実行制御手段は、前記検索されたＣＰＵに対して割
り込み信号を発生させることにより、前記複数のＣＰＵ
のうちの検索されたＣＰＵに対して前記検索された格納
領域に格納されたプログラムの実行を指示することを特
徴とする請求項４記載のプログラム制御装置。 5. A CPU capable of executing each data processing
There are a plurality of the execution control means , and the execution control means divides the retrieved CPU.
By generating a load signal, the plurality of CPUs
Of the retrieved CPU for the retrieved CPU of
The program control device according to claim 4 , wherein the program control device instructs execution of a program stored in the area .