JP3382026B2 - クロック信号分配回路及びバッファ回路ならびにそれらの設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトにおいて、コンピュータを用いた処理によるク
ロック信号の分配方法に関する。

【０００２】

【従来の技術】デジタル論理集積回路においては、フリ
ップフロップに代表される順序回路が使用されており、
位相・周期の異なる複数のクロック信号と同期をとりな
がら回路全体が動作するようになっている。クロック信
号は、チップ内部で作られたり外部から供給されたりす
るが、通常幾段かのバッファセルを介して回路ブロック
に供給され、バッファセル間およびバッファセルとフリ
ップフロップ間は、一般的にＣＡＤ技術によって自動的
に結線される。

【０００３】フリップフロップに供給されるクロック信
号の伝搬遅延時間（以下ディレイ）は、各フリップフロ
ップ毎で異なるのがふつうであり、その位相差のことを
クロックスキュー（以下スキュー）と呼んでいる。デジ
タル論理集積回路の設計でよく問題になるのは、このス
キューが大きくなりすぎて所望のクロック周波数で回路
の同期動作をとることができなくなることである。従っ
て、チップ上のすべてのフリップフロップに対して、な
るべく同じタイミングでクロック信号が到着するよう
に、バッファセルの位置や配線径路を決めることが大切
である。また、チップ間のスキューを小さくするため
に、チップ内のクロックディレイを小さくすることも重
要である。

【０００４】こうした問題を解決するため、特開平５−
５４１００に代表されるクロック配線手法が使われるよ
うになってきた。この方法では、２分木型の配線構造に
おいて、各径路分岐点の位置をそれより下流側のディレ
イが釣り合うように決定しており、また、チップ内ディ
レイを最小化するようにバッファセルの最適位置を決定
している。

【０００５】さらに、特願平５−８９３２においては、
配線抵抗の増大に伴うディレイ増加を抑える目的で、デ
ィレイを最小化するように最適配線幅を決定する方法が
提案されている。この方法では、被駆動セル側から駆動
セルの出力端子側に向かうほど配線幅が太くなるような
径路が形成される。しかし、これらの方法では、駆動セ
ル内部のディレイまでは最適化されていなかったので、
多段バッファリングするときには、ディレイ減少効果が
半減してしまうという問題があった。

【０００６】一方、駆動セル内部の構造を含めてディレ
イを最小化する方法としては、文献「H.B.Bakoglu,“Ci
rcuits, Interconnections, and Packaging for VLS
I”，Chapter 5, Addison-Wesley Publishing Co, Read
ing, Mass.,1990」に代表される、駆動セルをカスケー
ド構造（直列接続されたトランジスタのサイズが等比級
数的大きくしてある構造）にしたときの最適化手法があ
る。すなわち、駆動セルは図５に示すように、いくつか
のＣＭＯＳインバータをつなげることにより実現する。
入力段のインバータのチャネル幅ω₀ 、出力段の負荷容
量値Ｃ_L が与えられた場合の遅延時間ｔ_delay は、各イ
ンバータのチャネル幅ω_i により次のように表すことが
できる。

【０００７】

【数４】 ただし、τはデバイスに依存した定数である。上の表式
を用いて遅延時間が最小となるように各インバータのチ
ャネル幅ω_i 及び段数Ｎ＋１を決定すると、

【数５】 という結果を得る。ただしｅは自然対数の底であり、ω
_N+1 はＣ_L に比例した定数である。以上がｅ倍ルールと
呼ばれる従来技術である。ｅ倍ルールに従うと全遅延時
間は次のようになる。

【０００８】 ｔ_delay ＝τ（Ｎ＋１）ｅ (4) もし、同じ段数でインバータのチャネル幅を全て同じ大
きさω₀ にしたとすると、全遅延時間ｔ_delay ´は ｔ_delay ´＝τ（Ｎ＋ｅ^N+1 ） (5) となり、確かにｔ_delay ≦ｔ_delay ´となっている。

【０００９】この方法では、駆動セル出力側にある配線
負荷が既知のときの、ディレイが最小となるカスケード
段数とカスケード比（後段トランジスタサイズの前段ト
ランジスタサイズに対する比）が求められる。しかし、
配線抵抗による配線ＲＣディレイは無視された計算方法
のため、配線抵抗が大きい場合にはディレイ最小になら
ないという問題があった。

【００１０】一方、充放電による全消費電力Ｐは

【数６】 と表される。ただし、ｃはデバイスに依存した定数であ
り、

【数７】 と定義されている。ｅ倍ルールに従うと

【数８】 となる。ところが同じ段数でインバータのチャネル幅を
全て同じ大きさω₀ にしたとすると、消費電力Ｐ´は

【数９】 となり、０以上のＮに対してＰ≧Ｐ´となっている。

【００１１】従って、遅延時間が最小化されたとしても
消費電力については必ずしもそうではない。バッファに
は大きなインバータが含まれるためにその消費電力が全
体に占める割合は必ずしも小さくはない。従ってバッフ
ァの消費電力を最小化する事には大きな意義がある。

【００１２】

【発明が解決しようとする課題】従来の方法では、チッ
プ内のスキュー最小化は既に高水準の域に到達している
が、チップ間のスキューを減らすためのチップ内ディレ
イ最小化についてはまだ不十分であった。特に、駆動セ
ルの内部ディレイとツリー配線部の配線形状の双方を同
時に最適化してディレイを最小化する方法は確立されて
いなかった。

【００１３】本発明の第１の目的は、ディレイを最小化
するような駆動セルの内部構造と配線ツリー部の配線幅
の最適化方法を含み、かつスキューを最小化するクロッ
ク信号分配方法を提供することである。

【００１４】ところが「従来の技術」で示したように、
ディレイの最小化と消費電力の最小化とは相反する場合
がある。また、ディレイがある許容範囲内にあれば回路
として満足できるものとなる。

【００１５】そこで、本発明の第２の目的は、負荷によ
る消費電力が遅延時間制約下で最小となるように各イン
バータの大きさを決定する方法を提供することにある。

【００１６】

【課題を解決するための手段】ここでは、スキューとデ
ィレイをともに最小化するため、特願平５−８９３２に
あるように、「配線幅を固定してスキュー最小となる径
路分岐点を決定する処理と、径路分岐点を固定してディ
レイ最小となる配線幅を決定する処理とを、交互に繰り
返し、ディレイが収束したときの径路をクロック配線径
路の最終解とする」という処理の枠組みをそのまま用い
る。

【００１７】その上で、上記の配線幅を決定する処理
は、配線幅がツリー上の深さに対して等比級数をなす近
似モデルを使って、カスケード型駆動セルのカスケード
段数・カスケード比および前記の配線幅の公比を決定す
る処理ステップ２Ａと、前記処理ステップ２Ａで決定し
たカスケード段数・カスケード比を固定し、前記処理ス
テップ２Ａで決定した配線幅を初期値として、必ずしも
等比級数でない最適な配線幅を決定する処理ステップ２
Ｂ、とから構成されるようにする。

【００１８】また、前記処理ステップ２Ａにおいては、
カスケード段数・カスケード比・配線幅公比をパラメー
タとして、駆動セルの入力端子から被駆動セルの入力端
子までのディレイをElmoreの式で表現し、次に、当該デ
ィレイの各パラメータに対する偏導関数を求め、それら
偏導関数の値がすべてゼロ、または少なくとも一つがゼ
ロ、となるように各パラメータの値を決定する。

【００１９】本発明の他の態様によれば、ＣＭＯＳイン
バータを直列接続したバッファの回路入力段のＣＭＯＳ
インバータのチャネル幅、出力段の負荷容量値を予め設
定し、その値に基づいて、各インバータの各チャネル幅
を決定し、前記バッファの遅延時間が、許される最大値
を超えないように、隣接するインバータのチャネル幅の
前段側に対する後段側の比率を、前記出力段に近づくに
従って増加させている。

【００２０】

【００２１】

【作用】上述の方法によれば、スキューを非常に小さく
した状態で、駆動セルの内部ディレイと配線ディレイの
双方を含めた全体ディレイを最小化することができる。

【００２２】また、各インバータの大きさを定めると遅
延時間制約下で消費電力が最小となるような出力バッフ
ァ回路が得られる。

【００２３】

【実施例】以下、本発明の実施例について説明する。

【００２４】本実施例においては、スキューとディレイ
をともに最小化する全体処理フローは、「配線幅を固定
してスキュー最小となる径路分岐点を決定する処理と、
径路分岐点を固定してディレイ最小となる配線幅を決定
する処理とを、交互に繰り返し、ディレイが収束したと
きの径路をクロック配線径路の最終解とする」となって
おり、これは特願平５−８９３２にあるものと同様であ
る。

【００２５】すなわち、図１は、この処理を示すフロー
チャートである。ただし、径路のトポロジー（ツリー構
造）は、予め別の方法により決定されているとする。

【００２６】先ず、ステップ１で配線幅に適当な初期値
を設定する。ステップ２で、この配線幅でのスキュー最
小となる径路分岐点を求める。ここでは、特開平３−１
３７８５１に記載されている従来の手法を用いる。ステ
ップ３では、収束判定を行うが、初回はすぐ次のステッ
プへ移行する。ステップ４では、径路分岐点をそのまま
固定して、配線幅を最適化する。その後、ステップ２へ
戻り、配線幅をステップ４で最適化された値に固定し
て、スキュー最小となる径路分岐点を求める。そして、
ステップ３で収束判定を行い、収束していれば終了し、
収束しなければ収束するまでステップ２〜４を繰り返
す。

【００２７】このうち本発明を特徴づけるものは、ステ
ップ４である。

【００２８】すなわち、図２に示すように、上記の配線
幅を決定する処理が、配線幅がツリー上の深さに対して
等比級数をなす近似モデルを使って、カスケード型駆動
セルのカスケード段数・カスケード比、および前記の配
線幅の公比を決定する処理ステップ２Ａと、前記処理ス
テップ２Ａで決定したカスケード段数・カスケード比を
固定し、前記処理ステップ２Ａで決定した配線幅を初期
値として、必ずしも等比級数でない最適な配線幅を決定
する処理ステップ２Ｂ、とから構成されるようにしてい
る点である。

【００２９】全体処理フローのなかのスキュー最小とな
る径路分岐点を決定する処理、および前記の処理ステッ
プ２Ｂについては、特願平５−８９３２にある手法をそ
のまま用いればよいので説明は省略する。

【００３０】以下では、前記の処理ステップ２Ａに関し
て、本発明によるカスケードドライバーセルのカスケー
ド段数・カスケード比、および出力側のツリー配線径路
の配線幅、の最適化方法について説明する。

【００３１】（１）クロック分配のモデル クロック信号は、図３のように、カスケード型駆動セル
を経由して、２分木型のツリー配線径路により被駆動セ
ルに供給されるとする。カスケードの各段を構成するド
ライバーセル１は、通常２つのインバータからなってい
る。駆動セルは、等比級数的にトランジスタサイズが大
きくなるようなカスケード構造とし、カスケード比を
ｂ、カスケード段数をｎ、とする。また、駆動セルの駆
動する配線ツリー部については、ツリーの深さ（ドライ
バーセルから被駆動セルへのパスにおいて経由するツリ
ーエッジの数）がｍ、配線幅が末端側から等比級数的に
太くなっており、その公比がａ、となっているとする。
実際、ディレイを最小化するように配線幅を決定すると
経験的に等比級数に近くなっているので、このモデルは
最適化の為のよい近似であると考えられる。

【００３２】このとき、カスケードドライバーセルの入
力端子から被駆動セルの入力端子までのディレイＴ、す
なわち駆動セルの内部ディレイと配線のディレイを合わ
せたものは、Elmoreの式を用いると、

【数１１】 と表される。

【００３３】ここに、 Ｃ(K) ：配線ツリー部のツリー深さｋのノードより下流
側の負荷容量 Ｌ_k ：配線ツリー部のツリー深さｋのノードそのその親
ノードとの配線距離 Ｒ_g ：最小サイズのトランジスタのオン抵抗 Ｃ_g ：最小サイズのトランジスタの入力端子容量 ｗ：最小配線幅（配線ツリー部においてはツリー深さｍ
の部分の配線幅） ζ：配線負荷容量の計算における配線幅の比例係数 ｆ：配線負荷容量の計算における配線幅に依存しない定
数（フリンジ効果分） ρ：配線のシート抵抗 とする。

【００３４】上式において右辺第１項は、カスケードド
ライバーの内部ディレイを表し、第２項は、カスケード
ドライバーの最終段のオン抵抗によって配線ツリー部を
充放電するためのディレイを表し、第３項は、配線ツリ
ー部のＲＣディレイを表している。なお、配線負荷容量
の計算においては、配線幅ωのときの単位長さ当たりの
配線負荷容量値を、ζ（ω＋ｆ）と近似している。

【００３５】（２）ディレイ最小となるｎ，ｂ，ａの求
め方 ディレイＴの最小値を求めるには、ｎ，ｂ，ａの各パラ
メータに対する偏導関数を求め、それら偏導関数の値が
すべてゼロになるように各パラメータの値を決定すれば
よい。すなわち、 ∂Ｔ／∂ｎ＝∂Ｔ／∂ｂ＝∂Ｔ／∂ａ＝０ となるように各変数の数値を決定すればよい。このう
ち、∂Ｔ／∂ｎ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ ・lnｂ が得られ、∂Ｔ／∂ｂ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ が得られる。よって、この二つの式から、 ｂ＝ｅ ｎ＝ln（Ｃ(0)/Ｃ_g ） が得られる。これは、ｅ倍則としてよく知られているも
のである。

【００３６】次に、この結果をＴの式に代入すると、 Ｔ＝ｅＲ_g Ｃ_g ・ln（Ｃ(0)/Ｃ_g ）＋Ｄ（ａ） となる。ここで、∂Ｔ／∂ａ＝０とすると、

【数１２】 となる。

【００３７】この方程式を満たすａを求めるには、ニュ
ートンラフソン法などを用いれば簡単である。なお、Ｃ
(k) は、ａの多項式でありその次数はｍ−ｋ−１次とな
っているので、∂Ｔ／∂ａは、ａについての有理関数に
なっている。

【００３８】さらに、この解ａを数式２に代入すること
で、ｂが求められ、以上から、ｎ，ｂ，ａの各パラメー
タが決定できる。

【００３９】（３）ｂやｎが固定の時のディレイ最小化 実際の設計においては、セル面積を小さくするために、
ｂやｎが予め決まっていることが多い。以下では、その
ような場合についてのディレイ最小化方法を説明する。

【００４０】最初に、ｂが固定になっているときの方法
を述べる。このときは、∂Ｔ／∂ｎ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ ・lnｂ より ｎ＝（lnＣ(0) −ln（Ｃ_g ・lnｂ))／lnｂ となる。これを数式１１に代入すると、

【数１３】Ｔ＝Ｒ_g Ｃ_g ｂ{(lnＣ(0) −ln（Ｃ_g ・ln
ｂ))／lnｂ＋lnｂ−１｝＋Ｄ（ａ） となる。

【００４１】さらに∂Ｔ／∂ａ＝０とすると、

【数１４】（ｂ／lnｂ）Ｒ_g Ｃ_g ・（∂Ｃ(0) ／∂ａ）
／Ｃ(0) ＋Ｄ’（ａ）＝０ となる。この式は、前節の式と比べると（ｂ／lnｂ）と
いう係数が、ｅの代わりに付いている点のみ異なる。な
お、Ｄ’（ａ）の定義は前節と同じである。従って、こ
の方程式の解も前節と同様にして求めることができる。

【００４２】次に、ｎが固定になっているときの方法を
述べる。このときは、∂Ｔ／∂ｂ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ より ｂ＝（Ｃ(0)/Ｃ_g ）^1/n となる。これを数式１に代入すると、 Ｔ＝ｎＲ_g Ｃ_g （Ｃ(0)/Ｃ_g ）^1/n ＋Ｄ（ａ） となる。さらに∂Ｔ／∂ａ＝０とすると、

【数１５】Ｒ_g Ｃ_g （Ｃ(0)/Ｃ_g ）^1/n ）∂Ｃ(0)/∂
ａ）／Ｃ(0) ＋Ｄ’（ａ）＝０ となる。この方程式の解もニュートンラフソン法などで
簡単に解くことができる。

【００４３】以上のように、ｎやｂが固定のときも、前
節の手法と同様にしてディレイ最小となるパラメータ決
定をすることができる。

【００４４】（４）パラメータｎ，ｂの上限値について 以下では、実用的な使用範囲において、パラメータｎ，
ｂの上限値の与え方について説明する。この上限値は、
実設計の目安として役立てるためのものである。

【００４５】上限値を計算するにあたって、配線ツリー
部の配線径路が完全対称なＨ字形状の繰り返しになって
いると近似し、ツリー深さｍは偶数であるとする。

【００４６】このとき、ツリー末端の被駆動セルの入力
端子容量を無視すると、

【数１６】Ｌ₁ ＝Ｌ₂ ，Ｌ₃ ＝Ｌ₄ ＝Ｌ₁ ／２，Ｌ₅ ＝
Ｌ₆ ＝Ｌ₁ ／２² ，…，Ｌ_2m-1＝Ｌ_2m＝Ｌ₁ ／２^m/2-1 より

【数１７】 となる。

【００４７】ここで、（ａ² ／２）^m/2 ≫１≫（１／
２）^m/2 と近似すると、

【数１８】Ｃ(0) ＝ζＬ₁ ｛ｗａ^m （ａ＋２）／（ａ²
／２−１）＋６ｆ２^m/2 となる。

【００４８】さて、ディレイを最小にするときのパラメ
ータａは、経験的に１≦ａ≦３であることがわかってい
る。よって、Ｃ(0) の上限値としては、ａ＝３のときの
数値、すなわち

【数１９】Ｃ(0) ≦Ｃ(0) _max ＝ζＬ₁ ｛ｗ(10/7)３^m
＋６ｆ２^m/2 ｝ と考えられる。

【００４９】一方、ディレイを最小にするパラメータｎ
は、∂Ｔ／∂ｎ＝０という条件、すなわち、 ｎ＝（lnＣ(0) −ln（Ｃ_g ・lnｂ))／lnｂ を満たす。従って、パラメータｎの上限値は、

【数２０】ｎ≦ｎ_max＝（１／lnｂ）ln[{ｗ(10/7)３^m
＋６ｆ２^m/2 ｝ζＬ₁ ／（Ｃ_g ・lnｂ)] で与えられる。特に、ｂ＝ｅのときは、

【数２１】ｎ_max ＝ln[{ｗ(10/7)３^m ＋６ｆ２^m/2 ｝ζ
Ｌ₁ ／Ｃ_g ］ である。

【００５０】同様にして、ディレイを最小にするパラメ
ータｂは、∂Ｔ／∂ｂ＝０という条件、すなわち ｂ＝（Ｃ(0)/Ｃ_g ）^1/n を満たすから、このパラメータｂの上限値は、

【数２２】ｂ≦ｂ_max ＝［ζＬ₁ ｛ｗ(10/7)３^m ＋６ｆ
２^m/2 ｝／Ｃ_g ］^1/n で与えられる。

【００５１】このように上記の式を用いれば、ｎ，ｂの
上限値を設定することができ、レイアウト設計上の目安
を得ることができる。

【００５２】なお、以上の実施例においては、配線ツリ
ーが１段の場合について説明したが、多段の配線ツリー
においても、各段ごとに上記処理を適用することで容易
に拡張利用することができる。

【００５３】以上の実施例では、遅延時間を最小にする
条件を求めた。即ち、カスケード比は常に一定であり、
理想的にはｅとなる。しかし、前述のように、消費電力
という観点からすれば、これは最も有利な設計とはなっ
ていない。もしも、遅延時間にゆとりがあるのであれ
ば、そのオーバースペックの分を消費電力の完全にまわ
すべきである。以下では、駆動セルに許される最大の遅
延時間Ｔを条件とし、消費電力を最低にする設計を考え
る。

【００５４】初段のインバータのチャネル幅ω₀ 、及び
出力段の負荷容量値Ｃ_L が与えられた図５のような出力
バッファ回路を考える。

【００５５】まず、この回路の遅延時間を求めよう。

【００５６】遅延時間に対するｉ番目のインバータから
の寄与ｔ_delay ⁱ は、

【数２３】 である。ただしＣ_i はｉ番目のインバータに対する負荷
容量、β_i はｉ番目のインバータのＭＯＳトランジスタ
の利得係数、Ｖ_DDは電源電圧、Ｖ_T はしきい値電圧であ
る。Ｃ_i 及びβ_i はｉ番目及びｉ＋１番目のインバータ
のチャネル幅ω_i，ω_i+1 により、次のように表すこと
が出来る。

【００５７】 Ｃ_i ＝ｃω_i+1 ，β_i ＝γω_i （ｉ＝０，…，Ｎ） (11) ここでは負荷容量Ｃ_i を次段のインバータのゲート容量
で近似してあり、ｃは単位面積当たりのゲート容量
Ｃ_ox、チャネル長Ｌにより、ｃ＝Ｃ_oxＬと表すことがで
きる。通常Ｌは全てのインバータに対して同じ値に設定
するので、ｃはインバータによらない定数となる。ま
た、γはプロセス利得係数Ｋ_P およびチャネル長Ｌによ
り、γ＝Ｋ_P ／Ｌと表すことができる。上の式でｉ＝Ｎ
のとき左辺はＣ_Lとなるので、ω_N+1 はω_N+1 ＝Ｃ_L ／
ｃによって定義されている定数である。以上から全遅延
時間ｔ_delay は次のように表すことが出来る。

【００５８】

【数２４】 ただし、

【数２５】 と定義した。

【００５９】一方、充放電による全消費電力Ｐは

【数２６】 となる。

【００６０】以上から、全遅延時間がＴであるという制
約条件のもとで、消費電力が最小となるための条件は、
ラグランジュの未定係数法により

【数２７】 を最小化することによって得られる。ここでλはラグラ
ンジュの未定係数であり、０以上の実数である。また

【数２８】 と定義した。Ｌが最小となるための条件はＬのω_i （ｉ
＝１，…，Ｎ）、λについての微分係数を０とおくこと
によって得られる。具体的には

【数２９】 となる。ここで注意したいことは、λ＝０の場合にはｅ
倍ルールに帰着するということである。また、２階微分
が正という極小値の条件からλ≧０なので不等式

【数３０】 が成り立つ。

【００６１】上式をより扱い易くするために次のような
定義を行う。

【００６２】

【数３１】 すると(16)は

【数３２】 となる。さらに

【数３３】 という関係が成り立つことにも注意しなければならな
い。ω₀ 、ω_N+1 は定義により定数である。以上の式に
より、ｘ₀ ，…，ｘ_N+1 が決定されたとすると、ω₁ ，
…，ω_N は次のように表すことが出来る。

【００６３】 ω_i ＝ω₀ ｘ₁ …ｘ_i （ｉ＝１，…，Ｎ） (22) これらの式を消費電力の式に代入して、消費電力をイン
バータの段数Ｎの関数として表すことが出来る。そのと
きに消費電力が最小となるようなＮが最適なインバータ
の段数である。一方、Ｎのとり得る値には(16)により制
限がつく。(16)の第２式の左辺の最小値をＮの関数とみ
てｆ（Ｎ）とおく。すると

【数３４】 となる。Ｎはｆ（Ｎ）≦Ｓを満たさねばならない。これ
を満たす最大の非負の整数ＮをＮ_max 、最小の非負の整
数ＮをＮ_min とする。また、ｆ（Ｎ）はＮ＝logＲ−１
において最小値ｅlog Ｒをとるので、解が存在するため
には ｅlog Ｒ≦Ｓ (24) が満たされていなければならない。

【００６４】さて、ｘ₀ ，…，ｘ_N+1 を求める方法を述
べよう。

【００６５】Ｎ＝０の場合には、(20)，(21)はＲ＝Ｓと
いう等式に帰着する。これが満たされていなければ、Ｎ
＝０という解はありえないことになる。また、このとき
の消費電力は

【数３５】 となる。

【００６６】Ｎ＝１の場合はｘ₁ ，ｘ₂ は２次方程式ｘ
² −Ｓｘ＋Ｒ＝０の２根になるが、ｘ₁ ≦ｘ₂ のとき消
費電力が最適化される。

【００６７】消費電力は

【数３６】 で与えられる。ただし、

【数３７】 である。この２つの解のうち、値の小さい方が消費電力
をより小さくするので、マイナス符号の方が解となる。

【００６８】Ｎ≧２の場合はもっと複雑になる。(19)に
よりｘ₂ ，…，ｘ_N+1 をｘ₀ ，ｘ₁で表すことが出来る
が、それらを(20)，(21)に代入すると、ｘ₀ ，ｘ₁ に関
する二つの方程式を得る。しかしその表式は複雑であ
り、任意のＮ≧２に対してその解を数式の形で求めるこ
とは不可能に近い。従って数値解法を用いるしかない。
その方法として２次元の場合のNewton-Raphson法を用い
る。２次元の場合のNewton-Raphson法を手短に述べよ
う。

【００６９】２つの方程式 ｆ₀ （ｘ₀ ，ｘ₁ ）＝０，ｆ₁ （ｘ₀ ，ｘ₁ ）＝０ (28) を満たす解を数値的に求めることを考える。まず適当に
数値ｘ₀ ，ｘ₁ を与える。次にδｘ₀ ，ｘ₁ を

【数３８】 を満たすように定め、ｘ₀ ＋δｘ₀ ，ｘ₁ ＋δｘ₁ をあ
らためてｘ₀ ，ｘ₁ とする。そしてあらかじめ設定され
たある値δ_max に対し、δｘ₀ ² ＋δｘ₁ ² ≦δ_max が
満たされるまで以上の手続きを繰り返す。そのときのｘ
₀ ，ｘ₁ が(28)の近似解となる。以上が２次元の場合の
Newton-Raphson法である。

【００７０】以上述べてきたことを実際に行うためには
図４に示すように次のアルゴリズムに従えばよい。

【００７１】１゜入力として初段のインバータのチャネ
ル幅ω₀ 、最終段に対する負荷容量値Ｃ_L 、許容される
遅延時間の最大値Ｔを与える（ステップ１）。 ２゜定数Ｓ，Ｒを以下の式によって定める（ステップ
２）。

【００７２】

【数３９】 ここで、ｃ，γ，Ｖ_DD，Ｖ_T については既に述べた。

【００７３】３゜（Ｎ＋１）Ｒ^1/N+1 ≦Ｓを満たす最小
の非負の整数Ｎ_min および最大の非負の整数Ｎ_max を求
める（ステップ３）。もしそのような整数Ｎ_min ，Ｎ
_max が存在しなければ中止する。 ４゜Ｎ＝Ｎ_min とおく（ステップ４）。 ５゜Ｎ≠０ならば８゜へ（ステップ５）。 ６゜Ｒ≠Ｓならばω₁ ＝∞とおいて１４゜へ（ステップ
６，７）。 ７゜Ｒ＝Ｓならばω₁ ＝Ｃ_L ／ｃとして１４゜へ（ステ
ップ６，８）。 ８゜適当な値ｘ₀ ，ｘ₁ を与える（ステップ９）。 ９゜漸化式

【数４０】 により

【数４１】 を求める。

【００７４】１０゜

【数４２】 およびそれらをｘ₀ ，ｘ₁ で偏微分した式に代入する。

【００７５】１１゜δｘ₀ ，δｘ₁ を

【数４３】 という式により定める（ステップ１０）。

【００７６】１２゜δｘ₀ ² ＋δｘ₁ ² ＞δ_max ならば
ｘ₀ ＋δｘ₀ ，ｘ₁ ＋δｘ₁ をあらためてｘ₀ ，ｘ₁ と
おいて９゜へ（ステップ１１）。

【００７７】１３゜漸化式 ω_i ＝ω₀ ｘ₁ …ｘ_i （ｉ＝１，…，Ｎ＋１） (37) によってω_i を求める（ステップ１２）。

【００７８】１４゜消費電力

【数４４】 を求める（ステップ１３）。

【００７９】１５゜Ｎ＋１をあらためてＮとおく（ステ
ップ１４）。 １６゜Ｎ≦Ｎ_max ならば８゜へ（ステップ１５）。 １７゜終了。

【００８０】以上のアルゴリズムにおいていくつかのＰ
（Ｎ）が得られるが、そのうち最小のものを採用する。
以上によって遅延時間制約下で充放電による消費電力最
小のバッファが得られる。図４に以上のアルゴリズムを
示すフローが記載されている。

【００８１】上の方法において、Newton-Raphson法が破
綻する場合がある。すなわち解が収束しない場合であ
る。そのようなときは初期値が悪いか、あるいは本当に
解が存在しないかのいずれかである。前者の場合につい
ては適当に初期値を取り直して、再びNewton-Raphson法
を適用することを繰り返せばよい。しかしそれを無限回
繰り返すわけにはいかないから、適当なところで切り上
げて後者の場合だと見なし、次のＮに対する試行を行う
ことが必要である。また、場合によっては負のｘ_i （ｉ
＝１，…，Ｎ）を解として得たりするような非現実的な
場合に陥ることもあるが、そのようなときにも同様の処
置が必要であろう。

【００８２】表１に、Ｖ_DD＝５（volt）、Ｖ_T ＝０．６
（volt）、Ｋ_P ＝３５．０（μＡ／Ｖ² ）、Ｌ＝４．０
（μｍ）、Ｃ_ox＝３．５×１０^-4（ｐＦ／μｍ² ）とい
う値において、ω₀ ＝２（μｍ）、Ｃ_L ＝０．２４９４
３（ｐＦ）、Ｔ＝０．００９４６５６（nsec）という入
力に対する遅延時間と消費電力をｅ倍ルールのものと比
較してある。

【００８３】以上の方法は入力段のチャネル幅と出力段
の負荷容量を与えて、各インバータのチャネル幅と段数
を決定する方法であるが、全く同様の方法で、出力段の
負荷容量およびインバータの段数を与えて、各インバー
タのチャネル幅と入力段のチャネル幅を決定する場合に
適用できる。あるいは入力段のチャネル幅およびインバ
ータの段数を与えて、各インバータのチャネル幅と出力
段の負荷容量を決定する場合にも適用できる。

【００８４】

【表１】 以上の方法は一般的な応用が可能である。例えば図６の
ように、最終段のインバータのＰＭＯＳとＮＭＯＳのゲ
ートに別々のインバータのチェイン３１，３２が入力と
してつながれている場合にも、それぞれのインバータ・
チェインに対して同様の方法が適用できる。この場合、
それぞれのインバータ・チェインに対するロード・キャ
パシタンスはつながれているＭＯＳトランジスタのゲー
ト容量で近似できる。

【００８５】

【発明の効果】以上詳述したように本発明によれば、ゼ
ロに近いスキュー値、および最小のディレイ値を持つよ
うな駆動セル構造およびクロック配線径路を得ることが
できる。特に、ディレイについては、配線幅だけを最適
化してディレイを最小化する場合に比べて、さらにディ
レイを小さくすることが可能となる。

【００８６】又、本発明に従って各インバータの大きさ
を定めると遅延時間制約下で消費電力が最小となるよう
な出力バッファ回路が得られる。

【図面の簡単な説明】

【図１】本発明の全体処理フローを示す図である。

【図２】本発明の特徴を表す処理フローを示す図であ
る。

【図３】クロック供給の構造を模式的に表した図であ
る。

【図４】省電力に適した本発明の特徴を表すフローを示
す図である。

【図５】ＣＭＯＳインバータの連鎖からなる出力回路で
ある。

【図６】２つのＣＭＯＳインバータの連鎖が最終段のＣ
ＭＯＳインバータにつながれている出力回路である。

【符号の説明】

１ カスケード型駆動セルを構成するトランジスタ ２ ツリー配線 ２１ 出力段のインバータに対する負荷容量 ３１ 最終段のＰＭＯＳのゲートにつながれているイン
バータのチェイン ３２ 最終段のＮＭＯＳのゲートにつながれているイン
バータのチェイン

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/04 H01L 21/822 H01L 27/08 H03K 19/00 G06F 17/50

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 直列接続されたトランジスタのサイズが
   等比級数的に大きくしてあるようなカスケード構造のセ
   ルを駆動セルとして用い、当該駆動セルを起点として２
   分木型のツリー配線径路によって複数の被駆動セルに信
   号供給するクロック信号分配回路において、前記駆動セ
   ルのトランジスタサイズの前段トランジスタサイズに対
   する比（カスケード比）をｂ、カスケード段数をｎ、前
   記駆動セルから被駆動セルへのパスにおいて経由するツ
   リーエッジの数をｍ、配線ツリー部のツリー深さ１の分
   岐ノードとその親ノードとの配線距離をＬ1 、最小サイ
   ズのトランジスタの入力端子容量をＣg 、前記ツリー配
   線径路の最小配線幅をｗ、とし、配線幅ωのときの単位
   長さ当たりの配線負荷容量値をζ（ω＋ｆ）と近似した
   ときの配線幅に対する比例係数をζ、フリンジ効果をあ
   らわす配線幅に依存しない定数をｆ、とした場合、前記
   ｂ，ｎ，ｍは ｎ≦（1/lnｂ）ln［｛ｗ（10/7）３^m ＋６ｆ２^m/2 ｝ζＬ₁ /(Ｃg ・lnｂ) ］ という不等式、または、 ｂ≦［ζＬ₁｛ｗ（10/7）３^m ＋６ｆ２^m/2 ｝Ｃg ］^1/n
   という不等式の、少なくとも一方を満足することを特徴
   とするクロック信号分配回路。
2. 【請求項２】 クロック信号がカスケード型駆動セルに
   よって駆動され、かつその出力側の配線形状が２分木型
   で、その径路のトポロジー構造を予め決定し、隣接する
   分岐点間の径路の各配線幅を固定して各分岐点から下流
   側のディレイが釣り合うように分岐点を決定する処理を
   ツリーの下位部から上位に向かって再帰的に繰り返すこ
   とでスキューを最小化する第１の処理と、各径路分岐点
   の位置を固定してディレイを最小化するように各配線幅
   を決定する第２の処理と、これらの処理を交互に繰り返
   しながら当該処理ステップ後のディレイ変化量が許容値
   以内に到達したかどうかを判定する第３の処理とからな
   り、この収束した状態の径路をクロック配線径路とする
   クロック信号分配回路の設計方法において、前記第２の
   処理は、配線幅がツリー上の深さに対して等比級数をな
   す近似モデルを使って、カスケード型駆動セルのカスケ
   ード段数・カスケード比および前記の配線幅の公比を決
   定する第１のステップと、前記第１のステップで決定し
   たカスケード段数・カスケード比を固定し前記第１のス
   テップで決定した配線幅を初期値として、前記等比級数
   による近似モデルを用いずに最適な配線幅を決定する第
   ２のステップ、とから構成され、前記第１のステップに
   おいては、カスケード段数・カスケード比・配線幅公比
   をパラメータとする、駆動セルの入力端子から被駆動セ
   ルの入力端子までのディレイ関数を求め、各パラメータ
   に対する偏導関数の値の少なくとも一つがゼロとなるよ
   うに各パラメータの値を決定することを特徴とするクロ
   ック信号分配回路の設計方法。
3. 【請求項３】 ＣＭＯＳインバータを直列接続したバッ
   ファの回路入力段のＣＭＯＳインバータのチャネル幅、
   出力段の負荷容量値を予め設定し、その値に基づいて、
   各インバータの各チャネル幅を決定するバッファ回路設
   計方法であって、前記バッファの遅延時間が、許される
   最大値を超えないように、隣接するインバータのチャネ
   ル幅の前段側に対する後段側の比率を、前記出力段に近
   づくに従って増加させることを特徴とする、バッファ回
   路設計方法。
4. 【請求項４】ＣＭＯＳインバータを直列接続してなるバ
   ッファ回路であって、隣接するインバータのチャネル幅
   の前段側に対する後段側の比率が、前記バッファ回路の
   出力段に近づくに従って増加していることを特徴とする
   バッファ回路。