JP3382026B2 - Clock signal distribution circuit, buffer circuit and design method thereof - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトにおいて、コンピュータを用いた処理によるク
ロック信号の分配方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of distributing a clock signal by a process using a computer in a layout of a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】デジタル論理集積回路においては、フリ
ップフロップに代表される順序回路が使用されており、
位相・周期の異なる複数のクロック信号と同期をとりな
がら回路全体が動作するようになっている。クロック信
号は、チップ内部で作られたり外部から供給されたりす
るが、通常幾段かのバッファセルを介して回路ブロック
に供給され、バッファセル間およびバッファセルとフリ
ップフロップ間は、一般的にＣＡＤ技術によって自動的
に結線される。2. Description of the Related Art In digital logic integrated circuits, sequential circuits represented by flip-flops are used.
The entire circuit operates while synchronizing with a plurality of clock signals having different phases and cycles. The clock signal is generated inside the chip or supplied from the outside, but is usually supplied to the circuit block via some stages of buffer cells, and CAD is generally provided between the buffer cells and between the buffer cells and the flip-flops. It is automatically connected by the technology.

【０００３】フリップフロップに供給されるクロック信
号の伝搬遅延時間（以下ディレイ）は、各フリップフロ
ップ毎で異なるのがふつうであり、その位相差のことを
クロックスキュー（以下スキュー）と呼んでいる。デジ
タル論理集積回路の設計でよく問題になるのは、このス
キューが大きくなりすぎて所望のクロック周波数で回路
の同期動作をとることができなくなることである。従っ
て、チップ上のすべてのフリップフロップに対して、な
るべく同じタイミングでクロック信号が到着するよう
に、バッファセルの位置や配線径路を決めることが大切
である。また、チップ間のスキューを小さくするため
に、チップ内のクロックディレイを小さくすることも重
要である。The propagation delay time (hereinafter referred to as delay) of the clock signal supplied to the flip-flops is usually different for each flip-flop, and the phase difference is called clock skew (hereinafter referred to as skew). A common problem in the design of digital logic integrated circuits is that this skew becomes too large to allow the circuit to operate synchronously at the desired clock frequency. Therefore, it is important to determine the positions of the buffer cells and the wiring paths so that the clock signals arrive at all the flip-flops on the chip at the same timing as possible. It is also important to reduce the clock delay within the chip in order to reduce the skew between chips.

【０００４】こうした問題を解決するため、特開平５−
５４１００に代表されるクロック配線手法が使われるよ
うになってきた。この方法では、２分木型の配線構造に
おいて、各径路分岐点の位置をそれより下流側のディレ
イが釣り合うように決定しており、また、チップ内ディ
レイを最小化するようにバッファセルの最適位置を決定
している。In order to solve these problems, Japanese Patent Laid-Open No.
A clock wiring method represented by 54100 has come to be used. In this method, in the binary tree type wiring structure, the position of each path branch point is determined so that the delay on the downstream side is balanced, and the buffer cell is optimized to minimize the on-chip delay. The position has been determined.

【０００５】さらに、特願平５−８９３２においては、
配線抵抗の増大に伴うディレイ増加を抑える目的で、デ
ィレイを最小化するように最適配線幅を決定する方法が
提案されている。この方法では、被駆動セル側から駆動
セルの出力端子側に向かうほど配線幅が太くなるような
径路が形成される。しかし、これらの方法では、駆動セ
ル内部のディレイまでは最適化されていなかったので、
多段バッファリングするときには、ディレイ減少効果が
半減してしまうという問題があった。Further, in Japanese Patent Application No. 5-8932,
For the purpose of suppressing an increase in delay due to an increase in wiring resistance, a method of determining an optimum wiring width so as to minimize the delay has been proposed. In this method, the path is formed such that the wiring width becomes thicker from the driven cell side toward the output terminal side of the driving cell. However, in these methods, the delay inside the driving cell was not optimized, so
When performing multi-stage buffering, there was a problem that the delay reduction effect was halved.

【０００６】一方、駆動セル内部の構造を含めてディレ
イを最小化する方法としては、文献「H.B.Bakoglu,“Ci
rcuits, Interconnections, and Packaging for VLS
I”，Chapter 5, Addison-Wesley Publishing Co, Read
ing, Mass.,1990」に代表される、駆動セルをカスケー
ド構造（直列接続されたトランジスタのサイズが等比級
数的大きくしてある構造）にしたときの最適化手法があ
る。すなわち、駆動セルは図５に示すように、いくつか
のＣＭＯＳインバータをつなげることにより実現する。
入力段のインバータのチャネル幅ω₀ 、出力段の負荷容
量値Ｃ_L が与えられた場合の遅延時間ｔ_delay は、各イ
ンバータのチャネル幅ω_i により次のように表すことが
できる。On the other hand, as a method for minimizing the delay including the internal structure of the driving cell, reference is made to "HBBakoglu," Ci.
rcuits, Interconnections, and Packaging for VLS
I ”, Chapter 5, Addison-Wesley Publishing Co, Read
ing, Mass., 1990 ”, there is an optimization method when the driving cell is made into a cascade structure (structure in which the size of transistors connected in series is made geometrically large). That is, the drive cell is realized by connecting several CMOS inverters as shown in FIG.
The delay time t _delay when the channel width ω ₀ of the input stage inverter and the load capacitance value C _L of the output stage are given can be expressed by the channel width ω _i of each inverter as follows.

【０００７】[0007]

【数４】 ただし、τはデバイスに依存した定数である。上の表式
を用いて遅延時間が最小となるように各インバータのチ
ャネル幅ω_i 及び段数Ｎ＋１を決定すると、[Equation 4] However, τ is a device-dependent constant. When the channel width ω _i and the number of stages N + 1 of each inverter are determined so as to minimize the delay time using the above expression,

【数５】 という結果を得る。ただしｅは自然対数の底であり、ω
_N+1 はＣ_L に比例した定数である。以上がｅ倍ルールと
呼ばれる従来技術である。ｅ倍ルールに従うと全遅延時
間は次のようになる。[Equation 5] I get the result. However, e is the base of natural logarithm, and ω
_{N + 1} is a constant proportional to the C _L. The above is the conventional technique called the e-times rule. According to the e-fold rule, the total delay time is as follows.

【０００８】 ｔ_delay ＝τ（Ｎ＋１）ｅ (4) もし、同じ段数でインバータのチャネル幅を全て同じ大
きさω₀ にしたとすると、全遅延時間ｔ_delay ´は ｔ_delay ´＝τ（Ｎ＋ｅ^N+1 ） (5) となり、確かにｔ_delay ≦ｔ_delay ´となっている。T _delay = τ (N + 1) e (4) If the channel widths of the inverters are all set to the same magnitude ω ₀ with the same number of stages, the total delay time t _delay ′ is t _delay ′ = τ (N + e ^{N +1} ) (5), and t _delay ≦ t _delay ′ is true.

【０００９】この方法では、駆動セル出力側にある配線
負荷が既知のときの、ディレイが最小となるカスケード
段数とカスケード比（後段トランジスタサイズの前段ト
ランジスタサイズに対する比）が求められる。しかし、
配線抵抗による配線ＲＣディレイは無視された計算方法
のため、配線抵抗が大きい場合にはディレイ最小になら
ないという問題があった。According to this method, when the wiring load on the output side of the driving cell is known, the number of cascade stages and the cascade ratio (ratio of the transistor size of the latter stage to the transistor size of the preceding stage) that minimizes the delay are obtained. But,
Since the wiring RC delay due to the wiring resistance is ignored in the calculation method, there is a problem that the delay is not minimized when the wiring resistance is large.

【００１０】一方、充放電による全消費電力ＰはOn the other hand, the total power consumption P due to charging and discharging is

【数６】 と表される。ただし、ｃはデバイスに依存した定数であ
り、[Equation 6] Is expressed as However, c is a device-dependent constant,

【数７】 と定義されている。ｅ倍ルールに従うと[Equation 7] Is defined as If you follow the e-fold rule

【数８】 となる。ところが同じ段数でインバータのチャネル幅を
全て同じ大きさω₀ にしたとすると、消費電力Ｐ´は[Equation 8] Becomes However, if all the inverters have the same channel width ω ₀ with the same number of stages, the power consumption P ′ is

【数９】 となり、０以上のＮに対してＰ≧Ｐ´となっている。[Equation 9] And P ≧ P ′ for N of 0 or more.

【００１１】従って、遅延時間が最小化されたとしても
消費電力については必ずしもそうではない。バッファに
は大きなインバータが含まれるためにその消費電力が全
体に占める割合は必ずしも小さくはない。従ってバッフ
ァの消費電力を最小化する事には大きな意義がある。Therefore, even if the delay time is minimized, the power consumption is not always so. Since the buffer includes a large inverter, its power consumption is not necessarily small. Therefore, it is of great significance to minimize the power consumption of the buffer.

【００１２】[0012]

【発明が解決しようとする課題】従来の方法では、チッ
プ内のスキュー最小化は既に高水準の域に到達している
が、チップ間のスキューを減らすためのチップ内ディレ
イ最小化についてはまだ不十分であった。特に、駆動セ
ルの内部ディレイとツリー配線部の配線形状の双方を同
時に最適化してディレイを最小化する方法は確立されて
いなかった。In the conventional method, the intra-chip skew minimization has already reached a high level, but the intra-chip delay minimization for reducing the inter-chip skew is still unsatisfactory. Was enough. In particular, a method of simultaneously optimizing both the internal delay of the drive cell and the wiring shape of the tree wiring portion to minimize the delay has not been established.

【００１３】本発明の第１の目的は、ディレイを最小化
するような駆動セルの内部構造と配線ツリー部の配線幅
の最適化方法を含み、かつスキューを最小化するクロッ
ク信号分配方法を提供することである。A first object of the present invention is to provide a clock signal distribution method including a method for optimizing an internal structure of a driving cell and a wiring width of a wiring tree portion so as to minimize a delay and minimizing a skew. It is to be.

【００１４】ところが「従来の技術」で示したように、
ディレイの最小化と消費電力の最小化とは相反する場合
がある。また、ディレイがある許容範囲内にあれば回路
として満足できるものとなる。However, as shown in "Prior Art",
Minimizing the delay and minimizing the power consumption may conflict with each other. If the delay is within a certain allowable range, the circuit will be satisfactory.

【００１５】そこで、本発明の第２の目的は、負荷によ
る消費電力が遅延時間制約下で最小となるように各イン
バータの大きさを決定する方法を提供することにある。Therefore, a second object of the present invention is to provide a method of determining the size of each inverter so that the power consumption by the load is minimized under the delay time constraint.

【００１６】[0016]

【課題を解決するための手段】ここでは、スキューとデ
ィレイをともに最小化するため、特願平５−８９３２に
あるように、「配線幅を固定してスキュー最小となる径
路分岐点を決定する処理と、径路分岐点を固定してディ
レイ最小となる配線幅を決定する処理とを、交互に繰り
返し、ディレイが収束したときの径路をクロック配線径
路の最終解とする」という処理の枠組みをそのまま用い
る。Here, in order to minimize both the skew and the delay, as described in Japanese Patent Application No. 5-8932, "the wiring width is fixed and the path branch point that minimizes the skew is determined. The process and the process of fixing the route branch point and determining the wiring width that minimizes the delay are alternately repeated, and the route when the delay converges is the final solution of the clock wiring route. To use.

【００１７】その上で、上記の配線幅を決定する処理
は、配線幅がツリー上の深さに対して等比級数をなす近
似モデルを使って、カスケード型駆動セルのカスケード
段数・カスケード比および前記の配線幅の公比を決定す
る処理ステップ２Ａと、前記処理ステップ２Ａで決定し
たカスケード段数・カスケード比を固定し、前記処理ス
テップ２Ａで決定した配線幅を初期値として、必ずしも
等比級数でない最適な配線幅を決定する処理ステップ２
Ｂ、とから構成されるようにする。Then, the above-mentioned process for determining the wiring width is performed by using an approximate model in which the wiring width is a geometric series with respect to the depth on the tree, and the cascade stage number / cascade ratio and The processing step 2A for determining the common ratio of the wiring width and the number of cascade stages / cascade ratios determined in the processing step 2A are fixed, and the wiring width determined in the processing step 2A is used as an initial value and is not necessarily a geometric progression. Process step 2 for determining the optimum wiring width
And B and.

【００１８】また、前記処理ステップ２Ａにおいては、
カスケード段数・カスケード比・配線幅公比をパラメー
タとして、駆動セルの入力端子から被駆動セルの入力端
子までのディレイをElmoreの式で表現し、次に、当該デ
ィレイの各パラメータに対する偏導関数を求め、それら
偏導関数の値がすべてゼロ、または少なくとも一つがゼ
ロ、となるように各パラメータの値を決定する。Further, in the processing step 2A,
The delay from the input terminal of the driving cell to the input terminal of the driven cell is expressed by the Elmore equation using the number of cascade stages, the cascade ratio, and the wiring width common ratio as parameters, and then the partial derivative for each parameter of the delay is expressed. Then, the value of each parameter is determined so that the values of the partial derivatives are all zero, or at least one of them is zero.

【００１９】本発明の他の態様によれば、ＣＭＯＳイン
バータを直列接続したバッファの回路入力段のＣＭＯＳ
インバータのチャネル幅、出力段の負荷容量値を予め設
定し、その値に基づいて、各インバータの各チャネル幅
を決定し、前記バッファの遅延時間が、許される最大値
を超えないように、隣接するインバータのチャネル幅の
前段側に対する後段側の比率を、前記出力段に近づくに
従って増加させている。According to another aspect of the present invention, the CMOS of the circuit input stage of a buffer in which CMOS inverters are connected in series is used.
The channel width of the inverter and the load capacitance value of the output stage are set in advance, and the channel width of each inverter is determined based on the values, and the delay time of the buffer is set so that it does not exceed the maximum allowable value. The ratio of the channel width of the inverter to the rear stage side to the front stage side is increased as the output stage is approached.

【００２０】[0020]

【００２１】[0021]

【作用】上述の方法によれば、スキューを非常に小さく
した状態で、駆動セルの内部ディレイと配線ディレイの
双方を含めた全体ディレイを最小化することができる。According to the above method, the overall delay including both the internal delay of the driving cell and the wiring delay can be minimized while the skew is extremely small.

【００２２】また、各インバータの大きさを定めると遅
延時間制約下で消費電力が最小となるような出力バッフ
ァ回路が得られる。Further, by determining the size of each inverter, it is possible to obtain an output buffer circuit which minimizes power consumption under the delay time constraint.

【００２３】[0023]

【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.

【００２４】本実施例においては、スキューとディレイ
をともに最小化する全体処理フローは、「配線幅を固定
してスキュー最小となる径路分岐点を決定する処理と、
径路分岐点を固定してディレイ最小となる配線幅を決定
する処理とを、交互に繰り返し、ディレイが収束したと
きの径路をクロック配線径路の最終解とする」となって
おり、これは特願平５−８９３２にあるものと同様であ
る。In the present embodiment, the overall processing flow for minimizing both skew and delay is as follows: "processing for fixing the wiring width and determining the path branch point where the skew is minimized;
The process of fixing the path branching point and determining the wiring width that minimizes the delay is alternately repeated, and the path when the delay converges is the final solution of the clock wiring path. " It is similar to the one in flat 5-8932.

【００２５】すなわち、図１は、この処理を示すフロー
チャートである。ただし、径路のトポロジー（ツリー構
造）は、予め別の方法により決定されているとする。That is, FIG. 1 is a flowchart showing this processing. However, it is assumed that the topology (tree structure) of the path is previously determined by another method.

【００２６】先ず、ステップ１で配線幅に適当な初期値
を設定する。ステップ２で、この配線幅でのスキュー最
小となる径路分岐点を求める。ここでは、特開平３−１
３７８５１に記載されている従来の手法を用いる。ステ
ップ３では、収束判定を行うが、初回はすぐ次のステッ
プへ移行する。ステップ４では、径路分岐点をそのまま
固定して、配線幅を最適化する。その後、ステップ２へ
戻り、配線幅をステップ４で最適化された値に固定し
て、スキュー最小となる径路分岐点を求める。そして、
ステップ３で収束判定を行い、収束していれば終了し、
収束しなければ収束するまでステップ２〜４を繰り返
す。First, in step 1, an appropriate initial value is set for the wiring width. In step 2, the path branch point that minimizes the skew in this wiring width is obtained. Here, Japanese Patent Laid-Open No. 3-1
The conventional technique described in 37851 is used. In step 3, the convergence determination is performed, but the first time, the process immediately shifts to the next step. In step 4, the path branch point is fixed as it is, and the wiring width is optimized. After that, the process returns to step 2 and the wiring width is fixed to the value optimized in step 4, and the route branch point that minimizes the skew is obtained. And
The convergence judgment is performed in step 3, and if it is converged, the process is ended.
If it does not converge, steps 2 to 4 are repeated until it converges.

【００２７】このうち本発明を特徴づけるものは、ステ
ップ４である。Of these, the step 4 characterizes the present invention.

【００２８】すなわち、図２に示すように、上記の配線
幅を決定する処理が、配線幅がツリー上の深さに対して
等比級数をなす近似モデルを使って、カスケード型駆動
セルのカスケード段数・カスケード比、および前記の配
線幅の公比を決定する処理ステップ２Ａと、前記処理ス
テップ２Ａで決定したカスケード段数・カスケード比を
固定し、前記処理ステップ２Ａで決定した配線幅を初期
値として、必ずしも等比級数でない最適な配線幅を決定
する処理ステップ２Ｂ、とから構成されるようにしてい
る点である。That is, as shown in FIG. 2, the above-described process for determining the wiring width is performed by using an approximation model in which the wiring width is a geometric series with respect to the depth on the tree. The processing step 2A for determining the number of stages / cascade ratio and the common ratio of the wiring width, and the number of cascade stages / cascade ratio determined in the processing step 2A are fixed, and the wiring width determined in the processing step 2A is used as an initial value. , Processing step 2B for determining an optimum wiring width which is not necessarily a geometric series.

【００２９】全体処理フローのなかのスキュー最小とな
る径路分岐点を決定する処理、および前記の処理ステッ
プ２Ｂについては、特願平５−８９３２にある手法をそ
のまま用いればよいので説明は省略する。As for the processing for determining the path branching point that minimizes the skew in the overall processing flow and the processing step 2B, the method described in Japanese Patent Application No. 5-8932 may be used as it is, and the description thereof will be omitted.

【００３０】以下では、前記の処理ステップ２Ａに関し
て、本発明によるカスケードドライバーセルのカスケー
ド段数・カスケード比、および出力側のツリー配線径路
の配線幅、の最適化方法について説明する。With respect to the processing step 2A, an optimization method of the number of cascade stages / cascade ratio of the cascade driver cell and the wiring width of the tree wiring path on the output side according to the present invention will be described below.

【００３１】（１）クロック分配のモデル クロック信号は、図３のように、カスケード型駆動セル
を経由して、２分木型のツリー配線径路により被駆動セ
ルに供給されるとする。カスケードの各段を構成するド
ライバーセル１は、通常２つのインバータからなってい
る。駆動セルは、等比級数的にトランジスタサイズが大
きくなるようなカスケード構造とし、カスケード比を
ｂ、カスケード段数をｎ、とする。また、駆動セルの駆
動する配線ツリー部については、ツリーの深さ（ドライ
バーセルから被駆動セルへのパスにおいて経由するツリ
ーエッジの数）がｍ、配線幅が末端側から等比級数的に
太くなっており、その公比がａ、となっているとする。
実際、ディレイを最小化するように配線幅を決定すると
経験的に等比級数に近くなっているので、このモデルは
最適化の為のよい近似であると考えられる。(1) Model clock signal for clock distribution As shown in FIG. 3, it is assumed that a clock signal is supplied to a driven cell through a cascade type driving cell through a binary tree type tree wiring path. The driver cell 1 forming each stage of the cascade is usually composed of two inverters. The drive cell has a cascade structure in which the transistor size increases in geometric progression, the cascade ratio is b, and the number of cascade stages is n. In the wiring tree part driven by the driving cell, the depth of the tree (the number of tree edges passing through in the path from the driver cell to the driven cell) is m, and the wiring width is geometrically thick from the end side. And the common ratio is a.
In fact, when the wiring width is determined so as to minimize the delay, the model is empirically close to a geometric series, so this model is considered to be a good approximation for optimization.

【００３２】このとき、カスケードドライバーセルの入
力端子から被駆動セルの入力端子までのディレイＴ、す
なわち駆動セルの内部ディレイと配線のディレイを合わ
せたものは、Elmoreの式を用いると、At this time, the delay T from the input terminal of the cascade driver cell to the input terminal of the driven cell, that is, the combination of the internal delay of the driving cell and the delay of the wiring is given by the formula of Elmore,

【数１１】 と表される。[Equation 11] Is expressed as

【００３３】ここに、 Ｃ(K) ：配線ツリー部のツリー深さｋのノードより下流
側の負荷容量 Ｌ_k ：配線ツリー部のツリー深さｋのノードそのその親
ノードとの配線距離 Ｒ_g ：最小サイズのトランジスタのオン抵抗 Ｃ_g ：最小サイズのトランジスタの入力端子容量 ｗ：最小配線幅（配線ツリー部においてはツリー深さｍ
の部分の配線幅） ζ：配線負荷容量の計算における配線幅の比例係数 ｆ：配線負荷容量の計算における配線幅に依存しない定
数（フリンジ効果分） ρ：配線のシート抵抗 とする。Here, C (K): load capacity on the downstream side of the node of the tree depth k in the wiring tree part L _k : node of the tree depth k in the wiring tree part and its wiring distance R _{g to} its parent node : ON resistance of the minimum size transistor C _g : Input terminal capacitance w of the minimum size transistor w: Minimum wiring width (tree depth m in the wiring tree portion)
Wiring width of the portion) ζ: Proportional coefficient of wiring width in calculation of wiring load capacitance f: Constant not depending on wiring width in calculation of wiring load capacitance (fringe effect) ρ: Sheet resistance of wiring

【００３４】上式において右辺第１項は、カスケードド
ライバーの内部ディレイを表し、第２項は、カスケード
ドライバーの最終段のオン抵抗によって配線ツリー部を
充放電するためのディレイを表し、第３項は、配線ツリ
ー部のＲＣディレイを表している。なお、配線負荷容量
の計算においては、配線幅ωのときの単位長さ当たりの
配線負荷容量値を、ζ（ω＋ｆ）と近似している。In the above equation, the first term on the right side represents the internal delay of the cascade driver, the second term represents the delay for charging and discharging the wiring tree portion by the on-resistance of the final stage of the cascade driver, and the third term. Represents the RC delay of the wiring tree portion. In the calculation of the wiring load capacitance, the wiring load capacitance value per unit length when the wiring width is ω is approximated to ζ (ω + f).

【００３５】（２）ディレイ最小となるｎ，ｂ，ａの求
め方 ディレイＴの最小値を求めるには、ｎ，ｂ，ａの各パラ
メータに対する偏導関数を求め、それら偏導関数の値が
すべてゼロになるように各パラメータの値を決定すれば
よい。すなわち、 ∂Ｔ／∂ｎ＝∂Ｔ／∂ｂ＝∂Ｔ／∂ａ＝０ となるように各変数の数値を決定すればよい。このう
ち、∂Ｔ／∂ｎ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ ・lnｂ が得られ、∂Ｔ／∂ｂ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ が得られる。よって、この二つの式から、 ｂ＝ｅ ｎ＝ln（Ｃ(0)/Ｃ_g ） が得られる。これは、ｅ倍則としてよく知られているも
のである。(2) Method of obtaining n, b, and a that minimizes the delay To obtain the minimum value of the delay T, partial derivatives for respective parameters of n, b, and a are obtained, and the values of the partial derivatives are calculated. The value of each parameter may be determined so that all are zero. That is, the numerical value of each variable may be determined so that ∂T / ∂n = ∂T / ∂b = ∂T / ∂a = 0. Among them, when ∂T / ∂n = 0 is solved, C (0) = C _g b ⁿ · lnb is obtained, and when ∂T / ∂b = 0 is solved, C (0) = C _g b ⁿ is obtained. can get. Therefore, b = en = ln (C (0) / _Cg ) is obtained from these two equations. This is a well known e-law.

【００３６】次に、この結果をＴの式に代入すると、 Ｔ＝ｅＲ_g Ｃ_g ・ln（Ｃ(0)/Ｃ_g ）＋Ｄ（ａ） となる。ここで、∂Ｔ／∂ａ＝０とすると、Next, substituting this result into the equation of T gives: T = eR _g C _g · ln (C (0) / C _g ) + D (a). Here, if ∂T / ∂a = 0,

【数１２】 となる。[Equation 12] Becomes

【００３７】この方程式を満たすａを求めるには、ニュ
ートンラフソン法などを用いれば簡単である。なお、Ｃ
(k) は、ａの多項式でありその次数はｍ−ｋ−１次とな
っているので、∂Ｔ／∂ａは、ａについての有理関数に
なっている。To obtain a that satisfies this equation, it is easy to use the Newton-Raphson method or the like. Note that C
Since (k) is a polynomial of a and its degree is m−k−1, ∂T / ∂a is a rational function with respect to a.

【００３８】さらに、この解ａを数式２に代入すること
で、ｂが求められ、以上から、ｎ，ｂ，ａの各パラメー
タが決定できる。Further, by substituting the solution a into the equation 2, b is obtained, and from the above, each parameter of n, b, and a can be determined.

【００３９】（３）ｂやｎが固定の時のディレイ最小化 実際の設計においては、セル面積を小さくするために、
ｂやｎが予め決まっていることが多い。以下では、その
ような場合についてのディレイ最小化方法を説明する。(3) Minimization of delay when b and n are fixed In an actual design, in order to reduce the cell area,
Often b and n are predetermined. The delay minimization method for such a case will be described below.

【００４０】最初に、ｂが固定になっているときの方法
を述べる。このときは、∂Ｔ／∂ｎ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ ・lnｂ より ｎ＝（lnＣ(0) −ln（Ｃ_g ・lnｂ))／lnｂ となる。これを数式１１に代入すると、First, the method when b is fixed will be described. In this case, when solving ∂T / ∂n = 0, C ( 0) = C g b n · lnb than n = (lnC (0) -ln (C g · lnb)) becomes / LNB. Substituting this into Equation 11,

【数１３】Ｔ＝Ｒ_g Ｃ_g ｂ{(lnＣ(0) −ln（Ｃ_g ・ln
ｂ))／lnｂ＋lnｂ−１｝＋Ｄ（ａ） となる。[Equation 13] T = R _g C _g b {(lnC (0) −ln (C _g · ln
b)) / lnb + lnb-1} + D (a).

【００４１】さらに∂Ｔ／∂ａ＝０とすると、Further, if ∂T / ∂a = 0, then

【数１４】（ｂ／lnｂ）Ｒ_g Ｃ_g ・（∂Ｃ(0) ／∂ａ）
／Ｃ(0) ＋Ｄ’（ａ）＝０ となる。この式は、前節の式と比べると（ｂ／lnｂ）と
いう係数が、ｅの代わりに付いている点のみ異なる。な
お、Ｄ’（ａ）の定義は前節と同じである。従って、こ
の方程式の解も前節と同様にして求めることができる。[Expression 14] (b / lnb) R _g C _g · (∂C (0) / ∂a)
/ C (0) + D '(a) = 0. This formula differs from the formula in the previous section only in that the coefficient (b / lnb) is attached instead of e. The definition of D '(a) is the same as in the previous section. Therefore, the solution of this equation can be obtained in the same way as in the previous section.

【００４２】次に、ｎが固定になっているときの方法を
述べる。このときは、∂Ｔ／∂ｂ＝０を解くと、 Ｃ(0) ＝Ｃ_g ｂⁿ より ｂ＝（Ｃ(0)/Ｃ_g ）^1/n となる。これを数式１に代入すると、 Ｔ＝ｎＲ_g Ｃ_g （Ｃ(0)/Ｃ_g ）^1/n ＋Ｄ（ａ） となる。さらに∂Ｔ／∂ａ＝０とすると、Next, a method when n is fixed will be described. In this case, when solving ∂T / ∂b = 0, a _{C (0) = C g b} n from b = (C (0) / C g) 1 / n. Substituting this into equation 1, the _{T = nR g C g (C} (0) / C g) 1 / n + D (a). Furthermore, if ∂T / ∂a = 0,

【数１５】Ｒ_g Ｃ_g （Ｃ(0)/Ｃ_g ）^1/n ）∂Ｃ(0)/∂
ａ）／Ｃ(0) ＋Ｄ’（ａ）＝０ となる。この方程式の解もニュートンラフソン法などで
簡単に解くことができる。[Equation 15] R _g C _g (C (0) / C _g ) ^{1 / n} ) ∂C (0) / ∂
a) / C (0) + D '(a) = 0. The solution of this equation can also be easily solved by the Newton-Raphson method.

【００４３】以上のように、ｎやｂが固定のときも、前
節の手法と同様にしてディレイ最小となるパラメータ決
定をすることができる。As described above, even when n and b are fixed, the parameter that minimizes the delay can be determined in the same manner as the method described in the previous section.

【００４４】（４）パラメータｎ，ｂの上限値について 以下では、実用的な使用範囲において、パラメータｎ，
ｂの上限値の与え方について説明する。この上限値は、
実設計の目安として役立てるためのものである。(4) Upper limit values of parameters n and b In the following, in the practical use range, parameters n and b
How to give the upper limit of b will be described. This upper limit is
This is to serve as a guideline for actual design.

【００４５】上限値を計算するにあたって、配線ツリー
部の配線径路が完全対称なＨ字形状の繰り返しになって
いると近似し、ツリー深さｍは偶数であるとする。In calculating the upper limit value, it is approximated that the wiring path of the wiring tree portion is a completely symmetrical H-shaped repetition, and the tree depth m is an even number.

【００４６】このとき、ツリー末端の被駆動セルの入力
端子容量を無視すると、At this time, ignoring the input terminal capacitance of the driven cell at the end of the tree,

【数１６】Ｌ₁ ＝Ｌ₂ ，Ｌ₃ ＝Ｌ₄ ＝Ｌ₁ ／２，Ｌ₅ ＝
Ｌ₆ ＝Ｌ₁ ／２² ，…，Ｌ_2m-1＝Ｌ_2m＝Ｌ₁ ／２^m/2-1 よりEquation 16] _{L 1 = L 2, L 3} = L 4 = L 1/2, L 5 =
^{_{L 6 = L 1/2 2}} , ..., from the _{L 2m-1 = L 2m =} L 1/2 m / 2-1

【数１７】 となる。[Equation 17] Becomes

【００４７】ここで、（ａ² ／２）^m/2 ≫１≫（１／
２）^m/2 と近似すると、[0047] ^{Here, (a 2/2) m} / 2 »1» (1 /
2) When approximated to ^{m / 2} ,

【数１８】Ｃ(0) ＝ζＬ₁ ｛ｗａ^m （ａ＋２）／（ａ²
／２−１）＋６ｆ２^m/2 となる。[Equation 18] C (0) = ζL ₁ {wa ^m (a + 2) / (a ²
/ 2-1) + 6f2 ^{m / 2} .

【００４８】さて、ディレイを最小にするときのパラメ
ータａは、経験的に１≦ａ≦３であることがわかってい
る。よって、Ｃ(0) の上限値としては、ａ＝３のときの
数値、すなわちIt is empirically known that the parameter a for minimizing the delay is 1≤a≤3. Therefore, the upper limit of C (0) is the numerical value when a = 3, that is,

【数１９】Ｃ(0) ≦Ｃ(0) _max ＝ζＬ₁ ｛ｗ(10/7)３^m
＋６ｆ２^m/2 ｝ と考えられる。[Equation 19] C (0) ≤ C (0) _max = ζL ₁ {w (10/7) 3 ^m
+ 6f2 ^{m / 2} }.

【００４９】一方、ディレイを最小にするパラメータｎ
は、∂Ｔ／∂ｎ＝０という条件、すなわち、 ｎ＝（lnＣ(0) −ln（Ｃ_g ・lnｂ))／lnｂ を満たす。従って、パラメータｎの上限値は、On the other hand, the parameter n for minimizing the delay
The condition that ∂T / ∂n = 0, i.e., n = (lnC (0) -ln (C g · lnb)) / satisfies the LNB. Therefore, the upper limit of the parameter n is

【数２０】ｎ≦ｎ_max＝（１／lnｂ）ln[{ｗ(10/7)３^m
＋６ｆ２^m/2 ｝ζＬ₁ ／（Ｃ_g ・lnｂ)] で与えられる。特に、ｂ＝ｅのときは、N ≦ n _max = (1 / lnb) ln [{w (10/7) 3 ^m
+ 6f2 ^{m / 2} } ζL ₁ / (C _g · lnb)]. Especially when b = e,

【数２１】ｎ_max ＝ln[{ｗ(10/7)３^m ＋６ｆ２^m/2 ｝ζ
Ｌ₁ ／Ｃ_g ］ である。N _max = ln [{w (10/7) 3 ^m + 6f2 ^{m / 2} } ζ
L ₁ / C _g ].

【００５０】同様にして、ディレイを最小にするパラメ
ータｂは、∂Ｔ／∂ｂ＝０という条件、すなわち ｂ＝（Ｃ(0)/Ｃ_g ）^1/n を満たすから、このパラメータｂの上限値は、Similarly, the parameter b that minimizes the delay satisfies the condition of ∂T / ∂b = 0, that is, b = (C (0) / C _g ) ^{1 / n, so} that the upper limit of this parameter b is satisfied. value is,

【数２２】ｂ≦ｂ_max ＝［ζＬ₁ ｛ｗ(10/7)３^m ＋６ｆ
２^m/2 ｝／Ｃ_g ］^1/n で与えられる。B ≦ b _max = [ζL ₁ {w (10/7) 3 ^m + 6f
2 ^{m / 2} } / C _g ] ^{1 / n} .

【００５１】このように上記の式を用いれば、ｎ，ｂの
上限値を設定することができ、レイアウト設計上の目安
を得ることができる。As described above, by using the above equations, the upper limits of n and b can be set, and a guideline for layout design can be obtained.

【００５２】なお、以上の実施例においては、配線ツリ
ーが１段の場合について説明したが、多段の配線ツリー
においても、各段ごとに上記処理を適用することで容易
に拡張利用することができる。In the above embodiments, the case where the wiring tree has one stage has been described. However, even in the case of a multi-stage wiring tree, it is possible to easily extend and apply it by applying the above processing to each stage. .

【００５３】以上の実施例では、遅延時間を最小にする
条件を求めた。即ち、カスケード比は常に一定であり、
理想的にはｅとなる。しかし、前述のように、消費電力
という観点からすれば、これは最も有利な設計とはなっ
ていない。もしも、遅延時間にゆとりがあるのであれ
ば、そのオーバースペックの分を消費電力の完全にまわ
すべきである。以下では、駆動セルに許される最大の遅
延時間Ｔを条件とし、消費電力を最低にする設計を考え
る。In the above embodiment, the conditions for minimizing the delay time were obtained. That is, the cascade ratio is always constant,
Ideally, it will be e. However, as mentioned above, this is not the most advantageous design in terms of power consumption. If there is a margin in the delay time, the power consumption should be completely turned over for the over-spec. In the following, a design that minimizes power consumption will be considered on the condition of the maximum delay time T allowed in the driving cell.

【００５４】初段のインバータのチャネル幅ω₀ 、及び
出力段の負荷容量値Ｃ_L が与えられた図５のような出力
バッファ回路を考える。Consider an output buffer circuit as shown in FIG. 5 in which the channel width ω ₀ of the first stage inverter and the load capacitance value C _L of the output stage are given.

【００５５】まず、この回路の遅延時間を求めよう。First, let's obtain the delay time of this circuit.

【００５６】遅延時間に対するｉ番目のインバータから
の寄与ｔ_delay ⁱ は、The contribution t _delay ⁱ from the i-th inverter to the delay time is

【数２３】 である。ただしＣ_i はｉ番目のインバータに対する負荷
容量、β_i はｉ番目のインバータのＭＯＳトランジスタ
の利得係数、Ｖ_DDは電源電圧、Ｖ_T はしきい値電圧であ
る。Ｃ_i 及びβ_i はｉ番目及びｉ＋１番目のインバータ
のチャネル幅ω_i，ω_i+1 により、次のように表すこと
が出来る。[Equation 23] Is. Where C _i is the load capacitance for the i-th inverter, β _i is the gain coefficient of the MOS transistor of the i-th inverter, V _DD is the power supply voltage, and V _T is the threshold voltage. C _i and β _i can be expressed as follows by the channel widths ω _i and ω _{i + 1} of the i-th and i + 1-th inverters.

【００５７】 Ｃ_i ＝ｃω_i+1 ，β_i ＝γω_i （ｉ＝０，…，Ｎ） (11) ここでは負荷容量Ｃ_i を次段のインバータのゲート容量
で近似してあり、ｃは単位面積当たりのゲート容量
Ｃ_ox、チャネル長Ｌにより、ｃ＝Ｃ_oxＬと表すことがで
きる。通常Ｌは全てのインバータに対して同じ値に設定
するので、ｃはインバータによらない定数となる。ま
た、γはプロセス利得係数Ｋ_P およびチャネル長Ｌによ
り、γ＝Ｋ_P ／Ｌと表すことができる。上の式でｉ＝Ｎ
のとき左辺はＣ_Lとなるので、ω_N+1 はω_N+1 ＝Ｃ_L ／
ｃによって定義されている定数である。以上から全遅延
時間ｔ_delay は次のように表すことが出来る。C _i = cω _{i + 1} , β _i = γω _i (i = 0, ..., N) (11) Here, the load capacitance C _i is approximated by the gate capacitance of the next-stage inverter, and c is The gate capacitance C _ox per unit area and the channel length L can be expressed as c = C _ox L. Normally, L is set to the same value for all inverters, so c is a constant independent of the inverter. Further, γ can be expressed as γ = K _P / L by the process gain coefficient K _P and the channel length L. I = N in the above formula
, The left side is C _L , so ω _{N + 1} is ω _{N + 1} = C _L /
It is a constant defined by c. From the above, the total delay time t _delay can be expressed as follows.

【００５８】[0058]

【数２４】 ただし、[Equation 24] However,

【数２５】 と定義した。[Equation 25] Was defined.

【００５９】一方、充放電による全消費電力ＰはOn the other hand, the total power consumption P due to charging and discharging is

【数２６】 となる。[Equation 26] Becomes

【００６０】以上から、全遅延時間がＴであるという制
約条件のもとで、消費電力が最小となるための条件は、
ラグランジュの未定係数法によりFrom the above, under the constraint condition that the total delay time is T, the condition for minimizing the power consumption is:
According to Lagrange's undetermined coefficient method

【数２７】 を最小化することによって得られる。ここでλはラグラ
ンジュの未定係数であり、０以上の実数である。また[Equation 27] Is obtained by minimizing Here, λ is a Lagrange's undetermined coefficient and is a real number of 0 or more. Also

【数２８】 と定義した。Ｌが最小となるための条件はＬのω_i （ｉ
＝１，…，Ｎ）、λについての微分係数を０とおくこと
によって得られる。具体的には[Equation 28] Was defined. The condition for minimizing L is ω _i (i
= 1, ..., N), and is obtained by setting the differential coefficient for λ to 0. In particular

【数２９】 となる。ここで注意したいことは、λ＝０の場合にはｅ
倍ルールに帰着するということである。また、２階微分
が正という極小値の条件からλ≧０なので不等式[Equation 29] Becomes It should be noted here that when λ = 0, e
It means that the rule is doubled. Moreover, since λ ≧ 0 from the condition of the minimum value that the second derivative is positive, the inequality

【数３０】 が成り立つ。[Equation 30] Holds.

【００６１】上式をより扱い易くするために次のような
定義を行う。In order to make the above equation easier to handle, the following definitions are made.

【００６２】[0062]

【数３１】 すると(16)は[Equation 31] Then (16)

【数３２】 となる。さらに[Equation 32] Becomes further

【数３３】 という関係が成り立つことにも注意しなければならな
い。ω₀ 、ω_N+1 は定義により定数である。以上の式に
より、ｘ₀ ，…，ｘ_N+1 が決定されたとすると、ω₁ ，
…，ω_N は次のように表すことが出来る。[Expression 33] It must also be noted that the relationship By definition, ω ₀ and ω _{N + 1} are constants. If x ₀ , ..., X _{N + 1} are determined by the above equations, ω ₁ ,
…, Ω _N can be expressed as follows.

【００６３】 ω_i ＝ω₀ ｘ₁ …ｘ_i （ｉ＝１，…，Ｎ） (22) これらの式を消費電力の式に代入して、消費電力をイン
バータの段数Ｎの関数として表すことが出来る。そのと
きに消費電力が最小となるようなＮが最適なインバータ
の段数である。一方、Ｎのとり得る値には(16)により制
限がつく。(16)の第２式の左辺の最小値をＮの関数とみ
てｆ（Ｎ）とおく。するとΩ _i = ω ₀ x ₁ ... X _i (i = 1, ..., N) (22) Substituting these equations into the equation of power consumption, the power consumption is expressed as a function of the number N of stages of the inverter. Can be done. N is the optimum number of inverter stages that minimizes power consumption at that time. On the other hand, the possible value of N is limited by (16). Let f (N) be the minimum value on the left-hand side of the second equation of (16) as a function of N. Then

【数３４】 となる。Ｎはｆ（Ｎ）≦Ｓを満たさねばならない。これ
を満たす最大の非負の整数ＮをＮ_max 、最小の非負の整
数ＮをＮ_min とする。また、ｆ（Ｎ）はＮ＝logＲ−１
において最小値ｅlog Ｒをとるので、解が存在するため
には ｅlog Ｒ≦Ｓ (24) が満たされていなければならない。[Equation 34] Becomes N must satisfy f (N) ≦ S. The maximum non-negative integer N that satisfies this is N _max , and the minimum non-negative integer N is N _min . Also, f (N) is N = logR-1
Since the minimum value elog R is taken at, elog R ≦ S (24) must be satisfied for the solution to exist.

【００６４】さて、ｘ₀ ，…，ｘ_N+1 を求める方法を述
べよう。Now, let us describe a method for obtaining x ₀ , ..., X _{N + 1} .

【００６５】Ｎ＝０の場合には、(20)，(21)はＲ＝Ｓと
いう等式に帰着する。これが満たされていなければ、Ｎ
＝０という解はありえないことになる。また、このとき
の消費電力はFor N = 0, (20) and (21) result in the equation R = S. If this is not the case, N
The solution of = 0 is impossible. Also, the power consumption at this time is

【数３５】 となる。[Equation 35] Becomes

【００６６】Ｎ＝１の場合はｘ₁ ，ｘ₂ は２次方程式ｘ
² −Ｓｘ＋Ｒ＝０の２根になるが、ｘ₁ ≦ｘ₂ のとき消
費電力が最適化される。When N = 1, x ₁ and x ₂ are quadratic equations x
Becomes a ² -Sx + 2 roots of R = 0, the power consumption when x ₁ ≦ x ₂ is optimized.

【００６７】消費電力はThe power consumption is

【数３６】 で与えられる。ただし、[Equation 36] Given in. However,

【数３７】 である。この２つの解のうち、値の小さい方が消費電力
をより小さくするので、マイナス符号の方が解となる。[Equation 37] Is. Of these two solutions, the one with the smaller value reduces the power consumption, so the minus sign is the solution.

【００６８】Ｎ≧２の場合はもっと複雑になる。(19)に
よりｘ₂ ，…，ｘ_N+1 をｘ₀ ，ｘ₁で表すことが出来る
が、それらを(20)，(21)に代入すると、ｘ₀ ，ｘ₁ に関
する二つの方程式を得る。しかしその表式は複雑であ
り、任意のＮ≧２に対してその解を数式の形で求めるこ
とは不可能に近い。従って数値解法を用いるしかない。
その方法として２次元の場合のNewton-Raphson法を用い
る。２次元の場合のNewton-Raphson法を手短に述べよ
う。When N ≧ 2, it becomes more complicated. By (19), x ₂ , ..., x _{N + 1} can be expressed as x ₀ , x ₁ , but by substituting them into (20), (21), we obtain two equations for x ₀ , x _1. . However, the expression is complicated and it is almost impossible to obtain the solution in the form of mathematical expression for arbitrary N ≧ 2. Therefore, there is no choice but to use the numerical solution.
As the method, the Newton-Raphson method in the case of two dimensions is used. Let us briefly describe the Newton-Raphson method for the two-dimensional case.

【００６９】２つの方程式 ｆ₀ （ｘ₀ ，ｘ₁ ）＝０，ｆ₁ （ｘ₀ ，ｘ₁ ）＝０ (28) を満たす解を数値的に求めることを考える。まず適当に
数値ｘ₀ ，ｘ₁ を与える。次にδｘ₀ ，ｘ₁ をConsider numerically obtaining a solution that satisfies the two equations f ₀ (x ₀ , x ₁ ) = 0 and f ₁ (x ₀ , x ₁ ) = 0 (28). First, numerical values x ₀ and x ₁ are given appropriately. Then δx ₀ , x ₁

【数３８】 を満たすように定め、ｘ₀ ＋δｘ₀ ，ｘ₁ ＋δｘ₁ をあ
らためてｘ₀ ，ｘ₁ とする。そしてあらかじめ設定され
たある値δ_max に対し、δｘ₀ ² ＋δｘ₁ ² ≦δ_max が
満たされるまで以上の手続きを繰り返す。そのときのｘ
₀ ，ｘ₁ が(28)の近似解となる。以上が２次元の場合の
Newton-Raphson法である。[Equation 38] Then, x ₀ + δx ₀ , x ₁ + δx ₁ are newly defined as x ₀ and x ₁ . The above procedure is repeated until δx ₀ ² + δx ₁ ² ≤δ _max is satisfied for a preset value δ _max . X at that time
₀ and x ₁ are approximate solutions of (28). If the above is two-dimensional
Newton-Raphson method.

【００７０】以上述べてきたことを実際に行うためには
図４に示すように次のアルゴリズムに従えばよい。In order to actually carry out what has been described above, the following algorithm may be followed as shown in FIG.

【００７１】１゜入力として初段のインバータのチャネ
ル幅ω₀ 、最終段に対する負荷容量値Ｃ_L 、許容される
遅延時間の最大値Ｔを与える（ステップ１）。 ２゜定数Ｓ，Ｒを以下の式によって定める（ステップ
２）。As the 1 ° input, the channel width ω ₀ of the first stage inverter, the load capacitance value C _L for the last stage, and the maximum value T of the allowable delay time are given (step 1). The 2 ° constants S and R are determined by the following formula (step 2).

【００７２】[0072]

【数３９】 ここで、ｃ，γ，Ｖ_DD，Ｖ_T については既に述べた。[Formula 39] Here, c, γ, V _DD and V _T have already been described.

【００７３】３゜（Ｎ＋１）Ｒ^1/N+1 ≦Ｓを満たす最小
の非負の整数Ｎ_min および最大の非負の整数Ｎ_max を求
める（ステップ３）。もしそのような整数Ｎ_min ，Ｎ
_max が存在しなければ中止する。 ４゜Ｎ＝Ｎ_min とおく（ステップ４）。 ５゜Ｎ≠０ならば８゜へ（ステップ５）。 ６゜Ｒ≠Ｓならばω₁ ＝∞とおいて１４゜へ（ステップ
６，７）。 ７゜Ｒ＝Ｓならばω₁ ＝Ｃ_L ／ｃとして１４゜へ（ステ
ップ６，８）。 ８゜適当な値ｘ₀ ，ｘ₁ を与える（ステップ９）。 ９゜漸化式The minimum non-negative integer N _min and the maximum non-negative integer N _max satisfying 3 ° (N + 1) R ^{1 / N + 1} ≦ S are obtained (step 3). If such an integer N _min , N
_{If max} does not exist, stop. Set 4 ° N = N _min (step 4). If 5 ° N ≠ 0, go to 8 ° (step 5). If 6 ° R ≠ S, set ω ₁ = ∞ and proceed to 14 ° (steps 6 and 7). If 7 ° R = S, then ω ₁ = C _L / c is set to 14 ° (steps 6 and 8). 8 ° Appropriate values x ₀ and x ₁ are given (step 9). 9 ° recurrence formula

【数４０】 により[Formula 40] By

【数４１】 を求める。[Formula 41] Ask for.

【００７４】１０゜10 °

【数４２】 およびそれらをｘ₀ ，ｘ₁ で偏微分した式に代入する。[Equation 42] And substituting them into an expression that is partially differentiated with respect to x ₀ and x ₁ .

【００７５】１１゜δｘ₀ ，δｘ₁ を11 ° δx ₀ , δx ₁

【数４３】 という式により定める（ステップ１０）。[Equation 43] (Step 10).

【００７６】１２゜δｘ₀ ² ＋δｘ₁ ² ＞δ_max ならば
ｘ₀ ＋δｘ₀ ，ｘ₁ ＋δｘ₁ をあらためてｘ₀ ，ｘ₁ と
おいて９゜へ（ステップ１１）。If 12 ° δx ₀ ² + δx ₁ ² > δ _max , x ₀ + δx ₀ , x ₁ + δx ₁ are newly set as x ₀ and x ₁ to 9 ° (step 11).

【００７７】１３゜漸化式 ω_i ＝ω₀ ｘ₁ …ｘ_i （ｉ＝１，…，Ｎ＋１） (37) によってω_i を求める（ステップ１２）。[0077] 13 [deg recurrence formula _{ω i = ω 0 x 1 ...} x i (i = 1, ..., N + 1) obtaining the omega _i by (37) (step 12).

【００７８】１４゜消費電力14 ° power consumption

【数４４】 を求める（ステップ１３）。[Equation 44] Is calculated (step 13).

【００７９】１５゜Ｎ＋１をあらためてＮとおく（ステ
ップ１４）。 １６゜Ｎ≦Ｎ_max ならば８゜へ（ステップ１５）。 １７゜終了。15 ° N + 1 is newly set as N (step 14). If 16 ° N ≦ N _max , go to 8 ° (step 15). 17 ° finish.

【００８０】以上のアルゴリズムにおいていくつかのＰ
（Ｎ）が得られるが、そのうち最小のものを採用する。
以上によって遅延時間制約下で充放電による消費電力最
小のバッファが得られる。図４に以上のアルゴリズムを
示すフローが記載されている。In the above algorithm, some P
(N) is obtained, but the smallest one is adopted.
As described above, the buffer with the minimum power consumption due to charge and discharge is obtained under the delay time constraint. FIG. 4 shows a flow showing the above algorithm.

【００８１】上の方法において、Newton-Raphson法が破
綻する場合がある。すなわち解が収束しない場合であ
る。そのようなときは初期値が悪いか、あるいは本当に
解が存在しないかのいずれかである。前者の場合につい
ては適当に初期値を取り直して、再びNewton-Raphson法
を適用することを繰り返せばよい。しかしそれを無限回
繰り返すわけにはいかないから、適当なところで切り上
げて後者の場合だと見なし、次のＮに対する試行を行う
ことが必要である。また、場合によっては負のｘ_i （ｉ
＝１，…，Ｎ）を解として得たりするような非現実的な
場合に陥ることもあるが、そのようなときにも同様の処
置が必要であろう。In the above method, the Newton-Raphson method may fail. That is, the solution does not converge. In such a case, either the initial value is bad or there is really no solution. In the former case, the initial value may be appropriately retaken and the Newton-Raphson method may be applied again. However, since it cannot be repeated infinitely, it is necessary to round up at an appropriate point and regard it as the latter case, and perform the trial for the next N. In some cases, a negative x _i (i
= 1, ..., N) may be obtained as an unrealistic case such as obtaining a solution, but in such a case, the same treatment may be necessary.

【００８２】表１に、Ｖ_DD＝５（volt）、Ｖ_T ＝０．６
（volt）、Ｋ_P ＝３５．０（μＡ／Ｖ² ）、Ｌ＝４．０
（μｍ）、Ｃ_ox＝３．５×１０^-4（ｐＦ／μｍ² ）とい
う値において、ω₀ ＝２（μｍ）、Ｃ_L ＝０．２４９４
３（ｐＦ）、Ｔ＝０．００９４６５６（nsec）という入
力に対する遅延時間と消費電力をｅ倍ルールのものと比
較してある。In Table 1, V _DD = 5 (volt), V _T = 0.6
(Volt), K _P = 35.0 (μA / V ² ), L = 4.0
(Μm) and C _ox = 3.5 × 10 ⁻⁴ (pF / μm ² ), ω ₀ = 2 (μm) and C _L = 0.2494
3 (pF), T = 0.0094656 (nsec), and the delay time and power consumption for the input are compared with those of the e-fold rule.

【００８３】以上の方法は入力段のチャネル幅と出力段
の負荷容量を与えて、各インバータのチャネル幅と段数
を決定する方法であるが、全く同様の方法で、出力段の
負荷容量およびインバータの段数を与えて、各インバー
タのチャネル幅と入力段のチャネル幅を決定する場合に
適用できる。あるいは入力段のチャネル幅およびインバ
ータの段数を与えて、各インバータのチャネル幅と出力
段の負荷容量を決定する場合にも適用できる。Although the above method is a method of determining the channel width and the number of stages of each inverter by giving the channel width of the input stage and the load capacitance of the output stage, the load capacitance of the output stage and the inverter are determined in exactly the same manner. Can be applied when the channel width of each inverter and the channel width of the input stage are determined by giving the number of stages of. Alternatively, it can be applied to a case where the channel width of each inverter and the load capacity of the output stage are determined by giving the channel width of the input stage and the number of stages of the inverter.

【００８４】[0084]

【表１】 以上の方法は一般的な応用が可能である。例えば図６の
ように、最終段のインバータのＰＭＯＳとＮＭＯＳのゲ
ートに別々のインバータのチェイン３１，３２が入力と
してつながれている場合にも、それぞれのインバータ・
チェインに対して同様の方法が適用できる。この場合、
それぞれのインバータ・チェインに対するロード・キャ
パシタンスはつながれているＭＯＳトランジスタのゲー
ト容量で近似できる。[Table 1] The above method has general applications. For example, as shown in FIG. 6, even when the chains 31 and 32 of separate inverters are connected as inputs to the gates of the PMOS and NMOS of the final stage inverter,
A similar method can be applied to chains. in this case,
The load capacitance for each inverter chain can be approximated by the gate capacitance of the connected MOS transistors.

【００８５】[0085]

【発明の効果】以上詳述したように本発明によれば、ゼ
ロに近いスキュー値、および最小のディレイ値を持つよ
うな駆動セル構造およびクロック配線径路を得ることが
できる。特に、ディレイについては、配線幅だけを最適
化してディレイを最小化する場合に比べて、さらにディ
レイを小さくすることが可能となる。As described in detail above, according to the present invention, it is possible to obtain a drive cell structure and a clock wiring path having a skew value close to zero and a minimum delay value. In particular, with respect to the delay, it is possible to further reduce the delay as compared with the case where only the wiring width is optimized and the delay is minimized.

【００８６】又、本発明に従って各インバータの大きさ
を定めると遅延時間制約下で消費電力が最小となるよう
な出力バッファ回路が得られる。Further, when the size of each inverter is determined according to the present invention, an output buffer circuit can be obtained in which the power consumption is minimized under the delay time constraint.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の全体処理フローを示す図である。FIG. 1 is a diagram showing an overall processing flow of the present invention.

【図２】本発明の特徴を表す処理フローを示す図であ
る。FIG. 2 is a diagram showing a processing flow representing a feature of the present invention.

【図３】クロック供給の構造を模式的に表した図であ
る。FIG. 3 is a diagram schematically showing a structure of clock supply.

【図４】省電力に適した本発明の特徴を表すフローを示
す図である。FIG. 4 is a flowchart showing a feature of the present invention suitable for power saving.

【図５】ＣＭＯＳインバータの連鎖からなる出力回路で
ある。FIG. 5 is an output circuit composed of a chain of CMOS inverters.

【図６】２つのＣＭＯＳインバータの連鎖が最終段のＣ
ＭＯＳインバータにつながれている出力回路である。FIG. 6 is a final stage C in which a chain of two CMOS inverters is provided.
It is an output circuit connected to a MOS inverter.

【符号の説明】[Explanation of symbols]

１ カスケード型駆動セルを構成するトランジスタ ２ ツリー配線 ２１ 出力段のインバータに対する負荷容量 ３１ 最終段のＰＭＯＳのゲートにつながれているイン
バータのチェイン ３２ 最終段のＮＭＯＳのゲートにつながれているイン
バータのチェイン1 Transistor constituting a cascade type drive cell 2 Tree wiring 21 Load capacity for inverter at output stage 31 Inverter chain connected to PMOS gate at final stage 32 Inverter chain connected to NMOS gate at final stage

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/04 H01L 21/822 H01L 27/08 H03K 19/00 G06F 17/50 Front page continuation (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 21/82 H01L 27/04 H01L 21/822 H01L 27/08 H03K 19/00 G06F 17/50

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 直列接続されたトランジスタのサイズが
等比級数的に大きくしてあるようなカスケード構造のセ
ルを駆動セルとして用い、当該駆動セルを起点として２
分木型のツリー配線径路によって複数の被駆動セルに信
号供給するクロック信号分配回路において、前記駆動セ
ルのトランジスタサイズの前段トランジスタサイズに対
する比（カスケード比）をｂ、カスケード段数をｎ、前
記駆動セルから被駆動セルへのパスにおいて経由するツ
リーエッジの数をｍ、配線ツリー部のツリー深さ１の分
岐ノードとその親ノードとの配線距離をＬ1 、最小サイ
ズのトランジスタの入力端子容量をＣg 、前記ツリー配
線径路の最小配線幅をｗ、とし、配線幅ωのときの単位
長さ当たりの配線負荷容量値をζ（ω＋ｆ）と近似した
ときの配線幅に対する比例係数をζ、フリンジ効果をあ
らわす配線幅に依存しない定数をｆ、とした場合、前記
ｂ，ｎ，ｍは ｎ≦（1/lnｂ）ln［｛ｗ（10/7）３^m ＋６ｆ２^m/2 ｝ζＬ₁ /(Ｃg ・lnｂ) ］ という不等式、または、 ｂ≦［ζＬ₁｛ｗ（10/7）３^m ＋６ｆ２^m/2 ｝Ｃg ］^1/n
という不等式の、少なくとも一方を満足することを特徴
とするクロック信号分配回路。1. A cell having a cascade structure in which the size of transistors connected in series is enlarged in a geometric progression is used as a drive cell, and the drive cell is used as a starting point.
In a clock signal distribution circuit for supplying a signal to a plurality of driven cells by a branch tree type tree wiring path, the ratio (cascade ratio) of the transistor size of the driving cell to the preceding transistor size is b, the number of cascade stages is n, and the driving cell is , M is the number of tree edges passing through the path from the driven cell to the driven cell, L1 is the wiring distance between the branch node having a tree depth of 1 in the wiring tree part and its parent node, and Cg is the input terminal capacitance of the minimum size transistor. Let w be the minimum wiring width of the tree wiring path, and let ζ be a proportional coefficient to the wiring width when the wiring load capacitance value per unit length when the wiring width is ω is approximated to ζ, and express the fringe effect. If a constant that does not depend on the wiring width is f, and the b, n, m are n ≦ (1 / lnb) ln [{w (10/7) 3 m + 6f2 m / 2} ζL 1 / (Cg · ln )] Of inequality _{or,, b ≦ [ζL 1 {} w (10/7) 3 m + 6f2 m / 2} Cg] 1 / n
The clock signal distribution circuit is characterized by satisfying at least one of the inequalities. 【請求項２】 クロック信号がカスケード型駆動セルに
よって駆動され、かつその出力側の配線形状が２分木型
で、その径路のトポロジー構造を予め決定し、隣接する
分岐点間の径路の各配線幅を固定して各分岐点から下流
側のディレイが釣り合うように分岐点を決定する処理を
ツリーの下位部から上位に向かって再帰的に繰り返すこ
とでスキューを最小化する第１の処理と、各径路分岐点
の位置を固定してディレイを最小化するように各配線幅
を決定する第２の処理と、これらの処理を交互に繰り返
しながら当該処理ステップ後のディレイ変化量が許容値
以内に到達したかどうかを判定する第３の処理とからな
り、この収束した状態の径路をクロック配線径路とする
クロック信号分配回路の設計方法において、前記第２の
処理は、配線幅がツリー上の深さに対して等比級数をな
す近似モデルを使って、カスケード型駆動セルのカスケ
ード段数・カスケード比および前記の配線幅の公比を決
定する第１のステップと、前記第１のステップで決定し
たカスケード段数・カスケード比を固定し前記第１のス
テップで決定した配線幅を初期値として、前記等比級数
による近似モデルを用いずに最適な配線幅を決定する第
２のステップ、とから構成され、前記第１のステップに
おいては、カスケード段数・カスケード比・配線幅公比
をパラメータとする、駆動セルの入力端子から被駆動セ
ルの入力端子までのディレイ関数を求め、各パラメータ
に対する偏導関数の値の少なくとも一つがゼロとなるよ
うに各パラメータの値を決定することを特徴とするクロ
ック信号分配回路の設計方法。2. A clock signal is driven by a cascade type drive cell, and the wiring shape on the output side is a binary tree type, and the topology structure of the path is determined in advance, and each wiring of the path between adjacent branch points. A first process for minimizing the skew by recursively repeating the process of fixing the width and determining the branch points so that the delays on the downstream side from the respective branch points are balanced from the lower part of the tree to the upper part; The second process of fixing the position of each path branch point and determining each wiring width so as to minimize the delay, and the process of repeating these processes alternately, the delay change amount after the process step is within the allowable value. In the method of designing the clock signal distribution circuit, which comprises a third process for determining whether or not the line width has reached, the second process has a wiring width A first step of determining the number of cascade stages / cascade ratio of the cascade-type drive cell and the common ratio of the wiring width using an approximate model that forms a geometric series with respect to the depth on the Lee; A second step of fixing the number of cascade stages and the cascade ratio determined in the step and using the wiring width determined in the first step as an initial value, and determining an optimal wiring width without using the approximation model based on the geometric series. In the first step, the delay function from the input terminal of the driving cell to the input terminal of the driven cell is obtained with the number of cascade stages, the cascade ratio, and the wiring width common ratio as parameters, and for each parameter A method for designing a clock signal distribution circuit, characterized in that the value of each parameter is determined so that at least one of the partial derivative values becomes zero. 【請求項３】 ＣＭＯＳインバータを直列接続したバッ
ファの回路入力段のＣＭＯＳインバータのチャネル幅、
出力段の負荷容量値を予め設定し、その値に基づいて、
各インバータの各チャネル幅を決定するバッファ回路設
計方法であって、前記バッファの遅延時間が、許される
最大値を超えないように、隣接するインバータのチャネ
ル幅の前段側に対する後段側の比率を、前記出力段に近
づくに従って増加させることを特徴とする、バッファ回
路設計方法。3. A channel width of a CMOS inverter in a circuit input stage of a buffer in which CMOS inverters are connected in series,
Set the load capacitance value of the output stage in advance, and based on that value,
A method of designing a buffer circuit for determining each channel width of each inverter, wherein the delay time of the buffer does not exceed the maximum allowable value, and the ratio of the channel width of the adjacent inverter to the latter stage side of the former stage side, A method of designing a buffer circuit, comprising increasing the number as it approaches the output stage. 【請求項４】ＣＭＯＳインバータを直列接続してなるバ
ッファ回路であって、隣接するインバータのチャネル幅
の前段側に対する後段側の比率が、前記バッファ回路の
出力段に近づくに従って増加していることを特徴とする
バッファ回路。4. A buffer circuit in which CMOS inverters are connected in series, wherein a ratio of a channel width of an adjacent inverter to a rear stage side to a front stage side increases as it approaches an output stage of the buffer circuit. A buffer circuit characterized in that.