JP3381693B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＬＤＤ構造（ＬｉｈｇｔｌｙＤｏｐ
ｅｄ Ｄｒａｉｎ）のＭＯＳトランジスタのしきい値電
圧制御に用いて好適な半導体装置の製造方法に関する。
方法に関し、特に、ＬＤＤ構造（ＬｉｈｇｔｌｙＤｏｐ
ｅｄ Ｄｒａｉｎ）のＭＯＳトランジスタのしきい値電
圧制御に用いて好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタにおけるし
きい値電圧（以降ＶＴと称す）のばらつきを防止するに
は、各種製造装置のばらつきを最小限にするための管理
と、熱処理温度の低下及び熱処理時間の短縮等による不
純物プロファイルのばらつきを最小限にするなどの方法
により行っていた。
きい値電圧（以降ＶＴと称す）のばらつきを防止するに
は、各種製造装置のばらつきを最小限にするための管理
と、熱処理温度の低下及び熱処理時間の短縮等による不
純物プロファイルのばらつきを最小限にするなどの方法
により行っていた。
【０００３】さらに、近年の素子の微細化に伴い、トラ
ンジスタのゲ−ト長に対するＶＴの感度が高いことか
ら、ゲ−ト長のばらつきに対応してイオン打ち込み量や
熱処理時間を調整するなどの対応を行っている。
ンジスタのゲ−ト長に対するＶＴの感度が高いことか
ら、ゲ−ト長のばらつきに対応してイオン打ち込み量や
熱処理時間を調整するなどの対応を行っている。
【０００４】また、ＢＩＰ集積回路やＧａＡｓ集積回路
の場合には、活性層の電気的特性を測定し、測定結果よ
りアニ−ル時間を変えて、活性層の電気的特性を制御す
る技術が用いられている。
の場合には、活性層の電気的特性を測定し、測定結果よ
りアニ−ル時間を変えて、活性層の電気的特性を制御す
る技術が用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＶＴのばらつき防止方法は、各種製造装置のば
らつきや熱処理対策を採用しても所望のＶＴに対して±
１０％程度のばらつきが生じてしまう。
た従来のＶＴのばらつき防止方法は、各種製造装置のば
らつきや熱処理対策を採用しても所望のＶＴに対して±
１０％程度のばらつきが生じてしまう。
【０００６】また、ゲ−ト長のばらつきに対応したイオ
ン打ち込み量や熱処理時間等を調整する方法の場合で
も、ＶＴのばらつきがゲ−ト長のみに依存するというわ
けではないため、確実にＶＴを制御することはできな
い。
ン打ち込み量や熱処理時間等を調整する方法の場合で
も、ＶＴのばらつきがゲ−ト長のみに依存するというわ
けではないため、確実にＶＴを制御することはできな
い。
【０００７】更に、ＢＩＰ集積回路やＧａＡｓ集積回路
で行っているように、活性層の電気的特性測定後、アニ
−ルを行い、活性層の電気的特性を制御する方法に関し
ては以下に示す理由により、ＣＭＯＳ回路に適用するこ
とはできない。
で行っているように、活性層の電気的特性測定後、アニ
−ルを行い、活性層の電気的特性を制御する方法に関し
ては以下に示す理由により、ＣＭＯＳ回路に適用するこ
とはできない。
【０００８】すなわち、ＢＩＰ集積回路やＧａＡｓ集積
回路に関しては、ＣＭＯＳ回路と異なり主にコンプリメ
ンタリ動作を要求されないため、ＢＩＰ集積回路ではＮ
ＰＮトランジスタ、ＧａＡｓ集積回路ではＮチャネルト
ランジスタがばらつき無く制御することができれば、Ｐ
ＮＰトランジスタ及びＰチャネルトランジスタに多少の
ばらつきがあっても回路特性上問題にならない。
回路に関しては、ＣＭＯＳ回路と異なり主にコンプリメ
ンタリ動作を要求されないため、ＢＩＰ集積回路ではＮ
ＰＮトランジスタ、ＧａＡｓ集積回路ではＮチャネルト
ランジスタがばらつき無く制御することができれば、Ｐ
ＮＰトランジスタ及びＰチャネルトランジスタに多少の
ばらつきがあっても回路特性上問題にならない。
【０００９】しかし、ＣＭＯＳ回路では、Ｎチャネルト
ランジスタ（以降ＮＭＯＳトランジスタと称す）とＰチ
ャネルトランジスタ（以降ＰＭＯＳトランジスタと称
す）の両方が、回路動作に大きな役割を果たしている
為、ＢＩＰ集積回路のＮＰＮトランジスタ、ＧａＡｓ集
積回路のＮチャネルトランジスタのように、どちらか片
側のみのトランジスタ制御では、動作不良または、回路
特性を満足することができないからである。
ランジスタ（以降ＮＭＯＳトランジスタと称す）とＰチ
ャネルトランジスタ（以降ＰＭＯＳトランジスタと称
す）の両方が、回路動作に大きな役割を果たしている
為、ＢＩＰ集積回路のＮＰＮトランジスタ、ＧａＡｓ集
積回路のＮチャネルトランジスタのように、どちらか片
側のみのトランジスタ制御では、動作不良または、回路
特性を満足することができないからである。
【００１０】また、プロセスに関しては、図３のＬＤＤ
構造のトランジスタの断面図に示すように、ドレイン電
界緩和のため低濃度層６をドレイン電極（構造上ソース
電極にも）に設けているが、ＢＩＰ集積回路やＧａＡｓ
集積回路のようにｈＦＥ若しくはＶＴを制御するための
不純物をイオン打ち込みしアニ−ルする方法では、ＣＭ
ＯＳトランジスタの場合、ＮＭＯＳトランジスタのドレ
イン近傍で起こる電界が一番高くなる場所（シリコン表
面から０．１μｍ程度）の濃度が変化し、従来保証され
ていたホットエレクトロンに対する信頼性が変化してし
まうという問題が生じる。
構造のトランジスタの断面図に示すように、ドレイン電
界緩和のため低濃度層６をドレイン電極（構造上ソース
電極にも）に設けているが、ＢＩＰ集積回路やＧａＡｓ
集積回路のようにｈＦＥ若しくはＶＴを制御するための
不純物をイオン打ち込みしアニ−ルする方法では、ＣＭ
ＯＳトランジスタの場合、ＮＭＯＳトランジスタのドレ
イン近傍で起こる電界が一番高くなる場所（シリコン表
面から０．１μｍ程度）の濃度が変化し、従来保証され
ていたホットエレクトロンに対する信頼性が変化してし
まうという問題が生じる。
【００１１】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ホットエレクトロンに
対する信頼性を損なうことなく、しきい値電圧を制御す
ることができる半導体装置の製造方法を提供することに
ある。
のであって、その主たる目的は、ホットエレクトロンに
対する信頼性を損なうことなく、しきい値電圧を制御す
ることができる半導体装置の製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、ウェハに形成され
たＣＭＯＳトランジスタのゲート直下に、しきい値を制
御するための不純物を注入後、ソ−ス及びドレイン領域
を活性化するためのアニ−ルを行う半導体装置の製造方
法において、（ａ）前記活性化アニ−ル後、前記ウェハ
表面から所定の深さにおいて不純物濃度がピークになる
ように、所定の量の第１導電型不純物を注入する工程
と、（ｂ）前記第１導電型不純物注入後、前記ウェハ表
面から前記所定の深さにおいて不純物濃度がピークにな
るように、前記第１導電型不純物と等しい量の第２導電
型の不純物を注入する工程と、（ｃ）前記ウェハの前記
しきい値電圧を測定する工程と、（ｄ）前記しきい値電
圧の測定結果に基づき、前記しきい値電圧の調整が必要
な場合には、前記注入した第１導電型不純物及び第２導
電型不純物を活性化させるためのアニ−ルを行う工程
と、を少なくとも有し、前記第１導電型不純物としてボ
ロンを用い、前記第２導電型不純物としてリンを用いる
ものである。
に、本発明は、第１の視点において、ウェハに形成され
たＣＭＯＳトランジスタのゲート直下に、しきい値を制
御するための不純物を注入後、ソ−ス及びドレイン領域
を活性化するためのアニ−ルを行う半導体装置の製造方
法において、（ａ）前記活性化アニ−ル後、前記ウェハ
表面から所定の深さにおいて不純物濃度がピークになる
ように、所定の量の第１導電型不純物を注入する工程
と、（ｂ）前記第１導電型不純物注入後、前記ウェハ表
面から前記所定の深さにおいて不純物濃度がピークにな
るように、前記第１導電型不純物と等しい量の第２導電
型の不純物を注入する工程と、（ｃ）前記ウェハの前記
しきい値電圧を測定する工程と、（ｄ）前記しきい値電
圧の測定結果に基づき、前記しきい値電圧の調整が必要
な場合には、前記注入した第１導電型不純物及び第２導
電型不純物を活性化させるためのアニ−ルを行う工程
と、を少なくとも有し、前記第１導電型不純物としてボ
ロンを用い、前記第２導電型不純物としてリンを用いる
ものである。
【００１３】本発明は、第２の視点において、ウェハに
形成されたＣＭＯＳトランジスタのゲート直下に、しき
い値を制御するための不純物を注入後、ソ−ス及びドレ
イン領域を活性化するためのアニ−ルを行う半導体装置
の製造方法において、（ａ）前記活性化アニ−ル後、前
記ウェハの前記しきい値電圧を測定する工程と、（ｂ）
前記しきい値電圧の測定結果に基づき、前記しきい値電
圧の調整が必要な場合には、前記ウェハ表面から所定の
深さにおいて不純物濃度がピークになるように、所定の
量の第１導電型不純物を注入する工程と、（ｃ）前記第
１導電型不純物注入後、前記ウェハ表面から前記所定の
深さにおいて不純物濃度がピークになるように、前記第
１導電型不純物と等しい量の第２導電型の不純物を注入
する工程と、（ｄ）前記注入した第１導電型不純物及び
第２導電型不純物を活性化させるためのアニ−ルを行う
工程と、を少なくとも有し、前記第１導電型不純物とし
てボロンを用い、前記第２導電型不純物としてリンを用
いるものである。
形成されたＣＭＯＳトランジスタのゲート直下に、しき
い値を制御するための不純物を注入後、ソ−ス及びドレ
イン領域を活性化するためのアニ−ルを行う半導体装置
の製造方法において、（ａ）前記活性化アニ−ル後、前
記ウェハの前記しきい値電圧を測定する工程と、（ｂ）
前記しきい値電圧の測定結果に基づき、前記しきい値電
圧の調整が必要な場合には、前記ウェハ表面から所定の
深さにおいて不純物濃度がピークになるように、所定の
量の第１導電型不純物を注入する工程と、（ｃ）前記第
１導電型不純物注入後、前記ウェハ表面から前記所定の
深さにおいて不純物濃度がピークになるように、前記第
１導電型不純物と等しい量の第２導電型の不純物を注入
する工程と、（ｄ）前記注入した第１導電型不純物及び
第２導電型不純物を活性化させるためのアニ−ルを行う
工程と、を少なくとも有し、前記第１導電型不純物とし
てボロンを用い、前記第２導電型不純物としてリンを用
いるものである。
【００１４】本発明においては、前記ウェハ表面から前
記所定の深さの領域では前記第１導電型不純物と前記第
２導電型不純物とが打ち消しあって不純物濃度の変化が
抑制され、前記ウェハ表面では不純物濃度の変化によっ
て前記しきい値電圧が変化することが好ましい。
記所定の深さの領域では前記第１導電型不純物と前記第
２導電型不純物とが打ち消しあって不純物濃度の変化が
抑制され、前記ウェハ表面では不純物濃度の変化によっ
て前記しきい値電圧が変化することが好ましい。
【００１５】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、その好ましい一実施の形態において、複数のウェ
ハに形成されたＣＭＯＳトランジスタのゲート直下に、
しきい値を制御するための不純物注入と、ソ−ス及びド
レイン領域を活性化するためのアニ−ルとを行った後、
ウェハ表面から所定の深さの領域で不純物濃度がピーク
になるようにボロンを注入し、同じ領域で不純物濃度が
ピークになるように、ボロンと等しい量のリンを注入し
て、ウェハのしきい値電圧を測定し、その測定結果に基
づいてしきい値電圧の調整が必要なウェハにアニールを
行ってボロンとリンを活性化させるものであり、ウェハ
表面から所定の深さの領域では不純物濃度の変化を抑制
してホットエレクトロンに対する信頼性を維持すると共
に、ウェハ表面においては、アニールによる不純物濃度
の変化によりしきい値を任意に調整する。
法は、その好ましい一実施の形態において、複数のウェ
ハに形成されたＣＭＯＳトランジスタのゲート直下に、
しきい値を制御するための不純物注入と、ソ−ス及びド
レイン領域を活性化するためのアニ−ルとを行った後、
ウェハ表面から所定の深さの領域で不純物濃度がピーク
になるようにボロンを注入し、同じ領域で不純物濃度が
ピークになるように、ボロンと等しい量のリンを注入し
て、ウェハのしきい値電圧を測定し、その測定結果に基
づいてしきい値電圧の調整が必要なウェハにアニールを
行ってボロンとリンを活性化させるものであり、ウェハ
表面から所定の深さの領域では不純物濃度の変化を抑制
してホットエレクトロンに対する信頼性を維持すると共
に、ウェハ表面においては、アニールによる不純物濃度
の変化によりしきい値を任意に調整する。
【００１６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の一実施例について図１乃至
図１５を参照して以下に説明する。図１及び図２は、本
発明の一実施例に係る半導体装置の製造方法を説明する
ための工程フロー図であり、図中の点線で囲んだ部分が
本実施例の特徴部分である。また、図３はトランジスタ
のＬＤＤ断面構造を示す断面図、図４は、ＮＭＯＳトラ
ンジスタのＶＴ（以降ＶＴＮと称す）とＰＭＯＳトラン
ジスタのＶＴ（以降ＶＴＰと称す）の分布図であり、図
５は、ＮＭＯＳ／ＰＭＯＳトランジスタの断面構造を示
す断面図である。
詳細に説明すべく、本発明の一実施例について図１乃至
図１５を参照して以下に説明する。図１及び図２は、本
発明の一実施例に係る半導体装置の製造方法を説明する
ための工程フロー図であり、図中の点線で囲んだ部分が
本実施例の特徴部分である。また、図３はトランジスタ
のＬＤＤ断面構造を示す断面図、図４は、ＮＭＯＳトラ
ンジスタのＶＴ（以降ＶＴＮと称す）とＰＭＯＳトラン
ジスタのＶＴ（以降ＶＴＰと称す）の分布図であり、図
５は、ＮＭＯＳ／ＰＭＯＳトランジスタの断面構造を示
す断面図である。
【００１７】図６乃至図８は、本発明の一実施例に係る
ＮＭＯＳゲート直下の不純物プロファイルであり、図６
はイオン注入前、図７はイオン注入後、図８はアニール
後の状態をそれぞれ示している。また、図９乃至図１１
は、ＰＭＯＳゲート直下の不純物プロファイルであり、
同様に、図９はイオン注入前、図１０はイオン注入後、
図１１はアニール後の状態を示している。
ＮＭＯＳゲート直下の不純物プロファイルであり、図６
はイオン注入前、図７はイオン注入後、図８はアニール
後の状態をそれぞれ示している。また、図９乃至図１１
は、ＰＭＯＳゲート直下の不純物プロファイルであり、
同様に、図９はイオン注入前、図１０はイオン注入後、
図１１はアニール後の状態を示している。
【００１８】図１２及び図１３は、本発明の一実施例に
係るＮＭＯＳの基板バイアス特性であり、図１２はアニ
ール前、図１３はアニール後の状態をそれぞれ示してい
る。また、図１４及び図１５は、ＰＭＯＳの基板バイア
ス特性であり、同様に、図１４はアニール前、図１５は
アニール後の状態を示している。
係るＮＭＯＳの基板バイアス特性であり、図１２はアニ
ール前、図１３はアニール後の状態をそれぞれ示してい
る。また、図１４及び図１５は、ＰＭＯＳの基板バイア
ス特性であり、同様に、図１４はアニール前、図１５は
アニール後の状態を示している。
【００１９】図４の斜線部に示すように、ＶＴＮが高い
方に、更に、ＶＴＰが絶対値で低い方にばらついた場合
に、所望の回路特性を満足しない半導体装置に関して、
ＮＭＯＳトランジスタのホットエレクトロンに対する信
頼性を低下させず、更に、製造工程内でマスクを増やす
ことなく、わずか３つの工程を追加するだけでＶＴを制
御することができる方法について、図１を参照して以下
に説明する。
方に、更に、ＶＴＰが絶対値で低い方にばらついた場合
に、所望の回路特性を満足しない半導体装置に関して、
ＮＭＯＳトランジスタのホットエレクトロンに対する信
頼性を低下させず、更に、製造工程内でマスクを増やす
ことなく、わずか３つの工程を追加するだけでＶＴを制
御することができる方法について、図１を参照して以下
に説明する。
【００２０】まず、図３及び図５に示すように、通常の
ＣＭＯＳトランジスタは、シリコン基板９上に、ＮＭＯ
ＳトランジスタはＰウエル１１上に、ＰＭＯＳトランジ
スタはＮウエル１２上に設け、それぞれのトランジスタ
にゲ−ト電極、ソ−ス電極及びドレイン電極が設けられ
ている。
ＣＭＯＳトランジスタは、シリコン基板９上に、ＮＭＯ
ＳトランジスタはＰウエル１１上に、ＰＭＯＳトランジ
スタはＮウエル１２上に設け、それぞれのトランジスタ
にゲ−ト電極、ソ−ス電極及びドレイン電極が設けられ
ている。
【００２１】この状態は、ＮＭＯＳ及びＰＭＯＳトラン
ジスタのゲ−ト１直下に、それぞれのＶＴを制御するた
めのゲ−トボロン注入が行われており、ソ−ス５及びド
レイン４領域構成のためのアニ−ルにより不純物プロフ
ァイルは安定している（Ｓ１０１）。このときのＮＭＯ
Ｓトランジスタにおけるゲ−ト１直下の不純物プロファ
イルを図６に、ＰＭＯＳトランジスタの不純物プロファ
イルを図９に示す。
ジスタのゲ−ト１直下に、それぞれのＶＴを制御するた
めのゲ−トボロン注入が行われており、ソ−ス５及びド
レイン４領域構成のためのアニ−ルにより不純物プロフ
ァイルは安定している（Ｓ１０１）。このときのＮＭＯ
Ｓトランジスタにおけるゲ−ト１直下の不純物プロファ
イルを図６に、ＰＭＯＳトランジスタの不純物プロファ
イルを図９に示す。
【００２２】この状態において、マスク無しでウエハ全
面にＶＴ制御用のイオン打ち込みを行うが（Ｓ１０
２）、従来例で示したＢＩＰ集積回路やＧａＡｓ集積回
路と同様に、不純物がドナー不純物もしくはアクセプタ
不純物だけでもＶＴは十分に制御することができるが、
図３のトランジスタの低濃度層６にもドナー不純物もし
くはアクセプタ不純物が注入される。
面にＶＴ制御用のイオン打ち込みを行うが（Ｓ１０
２）、従来例で示したＢＩＰ集積回路やＧａＡｓ集積回
路と同様に、不純物がドナー不純物もしくはアクセプタ
不純物だけでもＶＴは十分に制御することができるが、
図３のトランジスタの低濃度層６にもドナー不純物もし
くはアクセプタ不純物が注入される。
【００２３】この低濃度層６は、ＮＭＯＳトランジスタ
動作時の高電界を緩和する目的で設けられているため、
不純物濃度を変化させることは、従来保証されていたホ
ットエレクトロンに対する信頼性が変化させてしまうこ
とになる。
動作時の高電界を緩和する目的で設けられているため、
不純物濃度を変化させることは、従来保証されていたホ
ットエレクトロンに対する信頼性が変化させてしまうこ
とになる。
【００２４】そこで、本実施例では、ＶＴ制御用のドナ
ー不純物もしくはアクセプタ不純物（本実施例では、リ
ン）が、ホットエレクトロンによる信頼性に悪影響を起
こさないようにボロンを添加し、濃度を打ち消す構成に
している。つまり、基板深さ方向の不純物のピ−クが、
シリコン表面から０．１μｍ付近になる様に各不純物
（リン、ボロン）の加速エネルギ−を調整し、各トラン
ジスタのＶＴがイオン打ち込み前後で変化しないよう
に、互いの不純物（リン、ボロン）が打ち消し合うド−
ズ量に調整してイオン打ち込みを行う。
ー不純物もしくはアクセプタ不純物（本実施例では、リ
ン）が、ホットエレクトロンによる信頼性に悪影響を起
こさないようにボロンを添加し、濃度を打ち消す構成に
している。つまり、基板深さ方向の不純物のピ−クが、
シリコン表面から０．１μｍ付近になる様に各不純物
（リン、ボロン）の加速エネルギ−を調整し、各トラン
ジスタのＶＴがイオン打ち込み前後で変化しないよう
に、互いの不純物（リン、ボロン）が打ち消し合うド−
ズ量に調整してイオン打ち込みを行う。
【００２５】ここで、イオン打ち込みの深さは、衝突電
離緩に一番効果が高いシリコン表面から０．１μｍ程度
をピ−クとしている。前記シリコン表面から０．１μｍ
の深さとは、チャネルドープにより基板濃度が他の部分
より少し濃くなっている為、電界が一番強くなる領域で
ある。
離緩に一番効果が高いシリコン表面から０．１μｍ程度
をピ−クとしている。前記シリコン表面から０．１μｍ
の深さとは、チャネルドープにより基板濃度が他の部分
より少し濃くなっている為、電界が一番強くなる領域で
ある。
【００２６】また、本実施例では、ボロンのイオン打ち
込みに関しては、加速エネルギ−１００（ＫｅＶ）、ド
−ズ量１Ｅ１２（ａ／ｃｍ2）で行い、リンのイオン打
ち込みに関しては、加速エネルギ−２５０（ＫｅＶ）、
ド−ズ量５Ｅ１２（ａ／ｃｍ 2）で行った。このときの
ＮＭＯＳトランジスタにおけるゲ−ト直下の不純物プロ
ファイルを図７に、ＰＭＯＳトランジスタにおけるゲ−
ト直下の不純物プロファイルを図８に示す。
込みに関しては、加速エネルギ−１００（ＫｅＶ）、ド
−ズ量１Ｅ１２（ａ／ｃｍ2）で行い、リンのイオン打
ち込みに関しては、加速エネルギ−２５０（ＫｅＶ）、
ド−ズ量５Ｅ１２（ａ／ｃｍ 2）で行った。このときの
ＮＭＯＳトランジスタにおけるゲ−ト直下の不純物プロ
ファイルを図７に、ＰＭＯＳトランジスタにおけるゲ−
ト直下の不純物プロファイルを図８に示す。
【００２７】次に、各トランジスタのＶＴを測定し（Ｓ
１０３）、ＶＴが図４の網掛け領域の動作不良領域８に
入っているウエハのみを選択し（Ｓ１０４）、アニ−ル
を行う（Ｓ１０６）。本実施例では、Ｓ１０６のステッ
プとして、７００℃、１５分のアニ−ルを施した。
１０３）、ＶＴが図４の網掛け領域の動作不良領域８に
入っているウエハのみを選択し（Ｓ１０４）、アニ−ル
を行う（Ｓ１０６）。本実施例では、Ｓ１０６のステッ
プとして、７００℃、１５分のアニ−ルを施した。
【００２８】ここで、シリコン基板表面の状態と、衝突
電離が起きるシリコン表面から０．１μｍ程度の深さの
不純物状態について説明する。まず、シリコン基板表面
は、Ｎ型を強くするためのリンはアニ−ルによりシリコ
ン基板表面にパイルアップし、同時にイオン打ち込みを
行ったボロンは、リンに対して拡散係数が小さいことか
らリンより動きが鈍い上、シリコン基板表面においては
ゲ−ト酸化膜中に拡散しＰ型は逆に弱まる状態になって
いる。この表面の濃度変化がＶＴ制御に大きく関与する
ことは言うまでもない。
電離が起きるシリコン表面から０．１μｍ程度の深さの
不純物状態について説明する。まず、シリコン基板表面
は、Ｎ型を強くするためのリンはアニ−ルによりシリコ
ン基板表面にパイルアップし、同時にイオン打ち込みを
行ったボロンは、リンに対して拡散係数が小さいことか
らリンより動きが鈍い上、シリコン基板表面においては
ゲ−ト酸化膜中に拡散しＰ型は逆に弱まる状態になって
いる。この表面の濃度変化がＶＴ制御に大きく関与する
ことは言うまでもない。
【００２９】また、ドレイン近傍の衝突電離が発生する
シリコン表面から０．１μｍ程度の深さにおいては、リ
ンとボロンが打ち消し合うようにイオン打ち込みされて
いるため、表面ほどの動きが無く、打ち込み前後で変化
がない。つまり、ホットエレクトロンによる信頼性低下
に対する影響は無い。アニール後のＮＭＯＳトランジス
タにおけるゲ−ト直下の不純物プロファイルを図８に、
ＰＭＯＳトランジスタにおけるゲ−ト直下の不純物プロ
ファイルを図１１に示す。
シリコン表面から０．１μｍ程度の深さにおいては、リ
ンとボロンが打ち消し合うようにイオン打ち込みされて
いるため、表面ほどの動きが無く、打ち込み前後で変化
がない。つまり、ホットエレクトロンによる信頼性低下
に対する影響は無い。アニール後のＮＭＯＳトランジス
タにおけるゲ−ト直下の不純物プロファイルを図８に、
ＰＭＯＳトランジスタにおけるゲ−ト直下の不純物プロ
ファイルを図１１に示す。
【００３０】このように、ＮＭＯＳトランジスタの不純
物濃度を示す図６乃至図８に着目すると、シリコン表面
から０．１μｍ程度の深さの濃度を変化させずに表面濃
度のみが変化していることが分かる。
物濃度を示す図６乃至図８に着目すると、シリコン表面
から０．１μｍ程度の深さの濃度を変化させずに表面濃
度のみが変化していることが分かる。
【００３１】更に、この表面の濃度変化がＶＴ制御に大
きく関与するが、そのときのＶＴを基板バイアス特性と
してプロットしたものを図１２乃至図１５に示す。図１
２はＶＴＮのアニール前の基板バイアス特性、図１３は
ＶＴＮのアニール後（７００℃ １５分）の基板バイア
ス特性を示し、同様に、図１４はＶＴＰのアニール前の
基板バイアス特性、図１５はＶＴＰのアニール後（７０
０℃ １５分）の基板バイアス特性をそれぞれ示してお
り、ＶＴＮのアニール（７００℃ １５分）前後の変化
が図１２と図１３の比較より、ＶＴＰのアニール（７０
０℃ １５分）前後の変化が図１４と図１５の比較より
解る。
きく関与するが、そのときのＶＴを基板バイアス特性と
してプロットしたものを図１２乃至図１５に示す。図１
２はＶＴＮのアニール前の基板バイアス特性、図１３は
ＶＴＮのアニール後（７００℃ １５分）の基板バイア
ス特性を示し、同様に、図１４はＶＴＰのアニール前の
基板バイアス特性、図１５はＶＴＰのアニール後（７０
０℃ １５分）の基板バイアス特性をそれぞれ示してお
り、ＶＴＮのアニール（７００℃ １５分）前後の変化
が図１２と図１３の比較より、ＶＴＰのアニール（７０
０℃ １５分）前後の変化が図１４と図１５の比較より
解る。
【００３２】その後、Ｓ１０５のステップで、層間絶縁
膜を堆積し、コンタクトホ−ル及びアルミ配線工程等を
経て、ウエハ製造工程は完了する。
膜を堆積し、コンタクトホ−ル及びアルミ配線工程等を
経て、ウエハ製造工程は完了する。
【００３３】以上説明したように、ＣＭＯＳトランジス
タのソ−ス及びドレイン領域のアニ−ルが完了した後、
リンとボロンの不純物をイオン打ち込みし、アニ−ルす
ることにより、シリコン基板表面においてはＮ型を強く
してＶＴを変化させ、衝突電離が発生するシリコン表面
から０．１μｍ程度の深さではＶＴ制御用のイオン注入
前後、若しくは、ＶＴ制御用のアニ−ル前後での濃度変
化を最小限に抑え、ホットエレクトロンによる信頼性を
変化させないようにすることができる。
タのソ−ス及びドレイン領域のアニ−ルが完了した後、
リンとボロンの不純物をイオン打ち込みし、アニ−ルす
ることにより、シリコン基板表面においてはＮ型を強く
してＶＴを変化させ、衝突電離が発生するシリコン表面
から０．１μｍ程度の深さではＶＴ制御用のイオン注入
前後、若しくは、ＶＴ制御用のアニ−ル前後での濃度変
化を最小限に抑え、ホットエレクトロンによる信頼性を
変化させないようにすることができる。
【００３４】なお、本実施例においては、ソース及びド
レインのアニール後に（Ｓ１０１）、ＶＴ制御用のイオ
ン打ち込みを行い（Ｓ１０２）、ＶＴの測定を実施した
後に（Ｓ１０３）、測定したＶＴの値によってアニール
を施す（Ｓ１０６）場合について説明したが、本発明は
上記実施例に限定されるものではなく、図２に示すよう
に、ソース及びドレインのアニール後（Ｓ２０１）、Ｖ
Ｔの測定を行い（Ｓ２０２）、ＶＴ制御が必要なウェハ
ー及びその補正分に対応したイオン打ち込み量をドーピ
ングし（Ｓ２０５）、アニールする（Ｓ２０６）構成と
することも可能である。
レインのアニール後に（Ｓ１０１）、ＶＴ制御用のイオ
ン打ち込みを行い（Ｓ１０２）、ＶＴの測定を実施した
後に（Ｓ１０３）、測定したＶＴの値によってアニール
を施す（Ｓ１０６）場合について説明したが、本発明は
上記実施例に限定されるものではなく、図２に示すよう
に、ソース及びドレインのアニール後（Ｓ２０１）、Ｖ
Ｔの測定を行い（Ｓ２０２）、ＶＴ制御が必要なウェハ
ー及びその補正分に対応したイオン打ち込み量をドーピ
ングし（Ｓ２０５）、アニールする（Ｓ２０６）構成と
することも可能である。
【００３５】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ＣＭＯＳトランジスタのソ−ス
及びドレイン領域のアニ−ルが完了した後に、リンとボ
ロンをイオン打ち込みし、アニ−ルすることにより、マ
スクの追加を必要とせず、製造時間及びコストに対する
影響を殆ど与えないで、わずか３工程の追加のみでＶＴ
を制御することができるという効果を奏する。
置の製造方法によれば、ＣＭＯＳトランジスタのソ−ス
及びドレイン領域のアニ−ルが完了した後に、リンとボ
ロンをイオン打ち込みし、アニ−ルすることにより、マ
スクの追加を必要とせず、製造時間及びコストに対する
影響を殆ど与えないで、わずか３工程の追加のみでＶＴ
を制御することができるという効果を奏する。
【００３６】また、本発明によれば、ＶＴ制御を行って
もホットエレクトロンによる信頼性を低下させることが
なく、回路的にＶＴの感度が高い装置の製造マ−ジンを
上げることができるという効果を奏する。
もホットエレクトロンによる信頼性を低下させることが
なく、回路的にＶＴの感度が高い装置の製造マ−ジンを
上げることができるという効果を奏する。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明するための工程フロー図である。
を説明するための工程フロー図である。
【図２】本発明の一実施例に係る半導体装置の他の製造
方法を説明するための工程フロー図である。
方法を説明するための工程フロー図である。
【図３】本発明の一実施例に係るトランジスタのＬＤＤ
断面構造を示す断面図である。
断面構造を示す断面図である。
【図４】本発明の一実施例に係る半導体装置のＶＴＮ−
ＶＴＰの分布図である。
ＶＴＰの分布図である。
【図５】本発明の一実施例に係る半導体装置のＮＭＯＳ
／ＰＭＯＳトランジスタの断面構造を示す断面図であ
る。
／ＰＭＯＳトランジスタの断面構造を示す断面図であ
る。
【図６】本発明の一実施例に係るＮＭＯＳゲート直下の
イオン注入前の不純物プロファイルである。
イオン注入前の不純物プロファイルである。
【図７】本発明の一実施例に係るＮＭＯＳゲート直下の
イオン注入後の不純物プロファイルである。
イオン注入後の不純物プロファイルである。
【図８】本発明の一実施例に係るＮＭＯＳゲート直下の
アニール後の不純物プロファイルである。
アニール後の不純物プロファイルである。
【図９】本発明の一実施例に係るＰＭＯＳゲート直下の
イオン注入前の不純物プロファイルである。
イオン注入前の不純物プロファイルである。
【図１０】本発明の一実施例に係るＰＭＯＳゲート直下
のイオン注入後の不純物プロファイルである。
のイオン注入後の不純物プロファイルである。
【図１１】本発明の一実施例に係るＰＭＯＳゲート直下
のアニール後の不純物プロファイルである。
のアニール後の不純物プロファイルである。
【図１２】本発明の一実施例に係るＮＭＯＳのアニール
前の基板バイアス特性である。
前の基板バイアス特性である。
【図１３】本発明の一実施例に係るＮＭＯＳのアニール
後の基板バイアス特性である。
後の基板バイアス特性である。
【図１４】本発明の一実施例に係るＰＭＯＳのアニール
前の基板バイアス特性である。
前の基板バイアス特性である。
【図１５】本発明の一実施例に係るＰＭＯＳのアニール
後の基板バイアス特性である。
後の基板バイアス特性である。
１ ゲート
２ サイドウォール
３ ゲート酸化膜
４ ドレイン拡散層
５ ソース拡散層
６ 低濃度層
７ 動作可能領域
８ 動作不良領域
９ シリコン基板
１０ ロコス酸化膜
１１ Ｐウェル
１２ Ｎウェル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 29/78
H01L 21/336
H01L 21/265
Claims (6)
- 【請求項１】ウェハに形成されたＣＭＯＳトランジスタ
のゲート直下に、しきい値を制御するための不純物を注
入後、ソ−ス及びドレイン領域を活性化するためのアニ
−ルを行う半導体装置の製造方法において、 （ａ）前記活性化アニ−ル後、前記ウェハ表面から所定
の深さにおいて不純物濃度がピークになるように、所定
の量の第１導電型不純物を注入する工程と、 （ｂ）前記第１導電型不純物注入後、前記ウェハ表面か
ら前記所定の深さにおいて不純物濃度がピークになるよ
うに、前記第１導電型不純物と等しい量の第２導電型の
不純物を注入する工程と、 （ｃ）前記ウェハの前記しきい値電圧を測定する工程
と、 （ｄ）前記しきい値電圧の測定結果に基づき、前記しき
い値電圧の調整が必要な場合には、前記注入した第１導
電型不純物及び第２導電型不純物を活性化させるための
アニ−ルを行う工程と、を少なくとも有し、 前記第１導電型不純物としてボロンを用い、前記第２導
電型不純物としてリンを用いる、 ことを特徴とする半導
体装置の製造方法。 - 【請求項２】ウェハに形成されたＣＭＯＳトランジスタ
のゲート直下に、しきい値を制御するための不純物を注
入後、ソ−ス及びドレイン領域を活性化するためのアニ
−ルを行う半導体装置の製造方法において、 （ａ）前記活性化アニ−ル後、前記ウェハの前記しきい
値電圧を測定する工程と、 （ｂ）前記しきい値電圧の測定結果に基づき、前記しき
い値電圧の調整が必要な場合には、前記ウェハ表面から
所定の深さにおいて不純物濃度がピークになるように、
所定の量の第１導電型不純物を注入する工程と、 （ｃ）前記第１導電型不純物注入後、前記ウェハ表面か
ら前記所定の深さにおいて不純物濃度がピークになるよ
うに、前記第１導電型不純物と等しい量の第２導電型の
不純物を注入する工程と、 （ｄ）前記注入した第１導電型不純物及び第２導電型不
純物を活性化させるためのアニ−ルを行う工程と、を少
なくとも有し、 前記第１導電型不純物としてボロンを用い、前記第２導
電型不純物としてリンを用いる、 ことを特徴とする半導
体装置の製造方法。 - 【請求項３】前記ウェハ表面から前記所定の深さの領域
では前記第１導電型不純物と前記第２導電型不純物とが
打ち消しあって不純物濃度の変化が抑制され、前記ウェ
ハ表面では不純物濃度の変化によって前記しきい値電圧
が変化する、ことを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項４】前記第１導電型不純物及び前記第２導電型
不純物とが打ち消しあって不純物濃度の変化が抑制され
る、前記ウェハ表面からの深さが、０．１μｍに設定さ
れている、ことを特徴とする請求項３記載の半導体装置
の製造方法。 - 【請求項５】前記第１導電型不純物及び前記第２導電型
不純物を、前記ウエハ−全面に注入することを特徴とす
る請求項１乃至４のいずれか一に記載の半導体装置の製
造方法。 - 【請求項６】前記第１導電型不純物及び前記第２導電型
不純物を活性化させるためのアニ−ルを、前記しきい値
電圧の測定結果に基づいて、前記しきい値電圧の調整が
必要なウエハのみに行うことを特徴とする請求項１乃至
５のいずれか一に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35970399A JP3381693B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35970399A JP3381693B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001176986A JP2001176986A (ja) | 2001-06-29 |
| JP3381693B2 true JP3381693B2 (ja) | 2003-03-04 |
Family
ID=18465874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35970399A Expired - Fee Related JP3381693B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381693B2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| JP2003318124A (ja) | 2002-04-23 | 2003-11-07 | Nec Electronics Corp | トランジスタ特性の補正方法およびトランジスタの製造方法 |
| JP4880889B2 (ja) * | 2003-09-09 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP4880888B2 (ja) * | 2003-09-09 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP4732726B2 (ja) * | 2003-09-09 | 2011-07-27 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP4880890B2 (ja) * | 2003-09-09 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| WO2007108494A1 (ja) * | 2006-03-22 | 2007-09-27 | Nec Corporation | 半導体装置の製造方法 |
-
1999
- 1999-12-17 JP JP35970399A patent/JP3381693B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001176986A (ja) | 2001-06-29 |
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