JP3380907B2 - 速度変換回路 - Google Patents
速度変換回路Info
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Description
し、特にSDHディジタル信号伝送装置に用いられる速
度変換回路に関する。
送装置は、国際標準ITU−T勧告の同期ディジタル多
重化構造(SDH:Synchronous Digital Hierarchy )
の無線伝送システムに使用される装置でっあって、その
主な機能としてSTM−1(Synchronous Transport Mo
dule-1)信号の伝送、オーバー・ヘッド(OH:Overhe
ad)ビットの挿入・終端及び、信号切替、補助信号の伝
送、変復調等を行う。
H)処理においては、シリアルデータで受けたOH信号
を各バイト毎のデータにパラレル変換する速度変換回路
が必要となる。
の速度変換回路は、高速ビット幅TH でフレーム周期T
F の高速データDH 、高速クロックCH 、およびフレー
ムパルスPF を入力し、低速ビット幅TL1=TH ×M
(Mは2以上の整数)の低速データDL と低速クロック
CL とを出力する回路であり、データ抽出回路10´
と、速度変換後の低速クロックを作るための、ビット幅
TS の高速クロックCH をM分周するM分周回路20´
とで構成されている。
データ抽出回路10´はタイミング回路11´と、2段
のフリップフロップ回路(F/F)12´および13´
とから構成されている。タイミング回路11´は高速ク
ロックCH とフレームパルスPF とからタイミング信号
ST を生成する。初段のフリップフロップ回路12´は
タイミング信号ST に同期して高速エデータDH'を保持
する。次段のフリップフロップ回路13´は3分周回路
20´から供給される低速クロックCL'に同期して初段
のフリップフロップ回路12´の出力を保持する。
作を説明するためのタイムチャートを示す。高速データ
DH として、図12の3行目に示すように、1シリアル
フレーム周期TF 間に9ビットのデータA1,B1,C
1,A2,B2,C2,A3,B3,C3が供給されて
いるとする。速度変換回路は、1シリアルフレームTF
のデータから3ビットA1,A2,A3を抽出して、低
速ビット幅TL1=TH×3の信号に変換する回路であ
る。
速データDH はデータ抽出回路10´に入力され、タイ
ミング回路回路11´により生成されるタイミング信号
STにより、初段のフリップフロップ回路12´に書き
込まれる。この初段のフリップフロップ回路12´の内
容は、高速ビット幅TH の高速クロックCH を3分周し
た低速ビット幅TL1=TH ×3の低速クロックCL'で次
段のフロップフロップ回路13´に読み出され、低速デ
ータDL'を出力する。
れている。例えば、特開平5−336170号公報に
は、N系列のデータをそれぞれN個の速度変換回路にて
速度変換し、それぞれのデータの遅延量が一定である
「並列速度変換回路」が開示されている。また、特開平
5−336088号公報には、2次クロック信号の再生
を行う場合の回路構成を簡素化し、装置規模を縮小して
コストを低減させた「速度変換ビット分離装置」が開示
されている。さらに、特開平5−327782号公報に
は、PLL回路のクロックに発生するジッタに対して位
相マージンを大きくした「速度変換回路」が開示されい
る。
技術と同様に、高速クロック(入力クロック)を分周す
ることで低速クロック(出力クロック)を得ている。
換回路では、その出力が、必ず高速ビット幅TH と低速
ビット幅TL1との間でTL1=TH ×M(Mは2以上の整
数)の条件を満たさなければ、低速クロックCL'を得る
ことができない。
L1を、TL1=TH ×4.5の様な、高速データDH の高
速ビット幅TH の整数倍でない低速データに変換したい
場合、高速クロックCH を分周するだけでは、低速デー
タ用の低速クロックを得ることはできない。
幅が高速データの高速ビット幅の整数倍でなくても、低
速データの低速クロックを得ることができる速度変換回
路を提供することにある。
路は、高速ビット幅を規定する高速クロック、フレーム
周期を規定するフレームパルス、および高速ビット幅で
フレーム周期TF の高速データを入力し、高速ビット幅
よりも広い低速ビット幅を規定する低速クロックと低速
ビット幅の低速データとを出力する速度変換回路であっ
て、フレームパルスに基づいて、低速ビット幅TL2がT
L2=TF /N(Nは2以上の整数)で表される低速クロ
ックを生成する低速クロック生成手段と、高速クロッ
ク、フレームパルス、および低速クロックに基づいて、
高速データから所定のデータを抽出し、その抽出したデ
ータを低速データとして低速クロックと共に出力するデ
ータ抽出回路とを備えていることを特徴とする。
実施形態を詳細に説明する。
回路を示すブロック図である。図示の速度変換回路は、
フレーム周期TF を規定するフレームパルスPF 、高速
ビット幅TH を規定する高速クロックCH 、および高速
ビット幅TH でフレーム周期TF の高速データDH を入
力し、低速ビット幅TL2=TF /N(Nは2以上の整
数)を規定する低速クロックCL と低速ビット幅TL2の
低速データDL とを出力する回路であり、データ抽出回
路10と、速度変換後の低速クロックCL を作るための
PLL回路20とで構成されている。PLL回路20は
フレームパルスPF をN逓倍した低速クロックCL を生
成する。
低速ビット幅TL2がTL2=TF /N(Nは2以上の整
数)の条件を満たすものであれば、つまりフレームパル
ス周期TF が低速データDL の低速ビット幅TL2の整数
倍であれば、クロック周期がTL2のクロックを出力する
電圧制御発振器(VCO)(後述する)を備えたPLL
回路を用いて容易に低速ビット幅TL2の低速クロックC
L を作り出すことができる。
20は位相比較回路21と、ローパスフィルタ(LP
F)22と、電圧制御発振器(VCO)23と、N分周
回路24とから構成されている。PLL回路20は、フ
レーム周期TF のフレームパルスPF とクロック周期T
L2の低速クロックCL をN分周回路24でN分周したN
分周クロックCL /Nとを位相比較回路20で位相比較
し、その位相比較結果をLPF22を通してVCO23
を制御することにより、低速ビット幅TL2の低速クロッ
クCL を作る。
回路を示す。図示の速度変換回路において、データ抽出
回路10は、タイミング回路11と、一対の初段のフリ
ップフロップ回路(F/F)12−1および12−2
と、一対の次段のフリップフロップ回路13−1および
13−2と、セレクタ回路14と、最終段のフリップフ
ロップ回路15とから構成されており、PLL回路20
Aは、位相比較回路21と、LPF22と、VCO23
と、2分周回路24Aと、位相調整回路25とで構成さ
れている。
フレームパルスPF とに基づいて第1および第2のタイ
ミング信号ST1およびST2を生成する。一対の初段のフ
リップフロップ回路12−1および12−2は、ぞれぞ
れ、第1および第2のタイミング信号ST1およびST2に
応答して高速データDH を保持して、第1および第2の
パラレルデータDP1およびDP2を出力する。一対の次段
のフリップフロップ回路13−1および13−2は、P
LL回路20から供給される2分周クロックCL /2
(低速クロックCL を2分周したクロック)に同期し
て、それぞれ、第1および第2のパラレルデータDP1お
よびDP2を保持して、第1および第2のリタンミングし
たデータを出力する。セレクタ回路14は、上記2分周
クロックCL/2に応答して、第1および第2のリタン
ミングしたデータの一方を選択して、選択したデータD
S を出力する。最終段のフリップフロップ回路15は、
低速クロックCL に応答して選択したデータDS を保持
し、低速データDL を出力する。
=TF /2の低速クロックCL を出力するVCO23を
備え、位相比較器21でフレームパルスPF と2分周回
路24Aから供給される2分周クロックCL /2とを位
相比較して、VCO23の発振周波数と位相を制御して
いる。これにより、フレームパルスPF と2分周クロッ
クCL /2とは常に一定の位相関係を保つことがでい
る。なお、図3に示す例では、データ抽出回路10に
て、VCO23の出力でセレクタ回路16の出力データ
をリタイミングするため、リタイミングマージンとな
る、2分周クロックCL /2と低速クロックCL との位
相差(低速クロック半分ビット分)を作るのに位相調整
回路25が入っている。
示すタイムチャートである。速度変換回路は、フレーム
周期TF を持つ高速ビット幅TH の高速データDH か
ら、A1,A2のデータを抽出して、低速ビット幅TL2
=TF /2の低速データDL に変換する回路である。
力されて、フレームパルスPF と高速クロックCH とを
使ってタイミング回路11で生成される第1および第2
のタイミング信号ST1およびST2で一対の初段のフリッ
プフロップ回路12−1および12−2に読み出され、
高速データDH 中のビットA1,A2のみで構成される
ビット幅TF の第1および第2のパラレルデータDP1お
よびDP2が出力される。これらパラレルデータDP1およ
びDP2は2分周クロックCL /2により一対の次段のフ
リップフロップ回路13−1および13−1でリタイミ
ングされ、かつセレクタ回路14で2列−1列変換さ
れ、選択したデータDS となる。その後、VCO23の
出力クロック(低速クロック)CL で最終段のフロップ
フロップ回路15でリタイミングされて低速データDL
となる。
データDL に変換する場合についても、第1および第2
のタイミング信号ST1およびST2の位相をずらすだけで
対応可能である。
/2の場合について述べた為、セレクタ回路16のセレ
クタ信号が2分周回路24の出力と一致しているが、そ
のほかの場合でも、低速クロックCL と分周出力を使っ
てセレクタ信号の位相を制御すれば、対応可能である。
可能であった、TL2≠TH ×Mのような低速データへの
速度変換が、本発明の回路では可能となる。
M−1信号のOH処理の中の速度変換回路を挙げる。
ps)を示す。STM−1信号のOH信号は、RSOH
(Regenerator Section Overhead Bit)とMSOH(Mu
ltiplexer Section Overhead Bit)の2種類があり、フ
レーム同期ビットであるA1,A2バイト,BIP−8
の結果でるB1,およびBIP−24の結果であるB2
のほか、64Kbpsの伝送容量をもつE1,F1,E2,
Z1,Z2,192Kbpsの伝送容量をもつD1〜D3,
576Kbpsの伝送容量をもつD4〜D12とそのほかの
未定義バイトから構成され、各々STM−1信号1フレ
ームに1バイト単位で多重されている。
H処理部は、OH信号挿入/分離パネル30と、OH処
理パネル40と、複数のOHインターフェースパネル5
0とで構成されている。OH信号挿入/分離パネル30
は、主信号STM−1信号からOH信号を分離、もしく
はSTM−1信号にOH信号を挿入する機能をもつ。O
H信号挿入/分離パネル30は、各バイトについてパラ
レルに入出力するのではなく、図7に示す、OH信号の
みで構成されるビットレート6.48Mbps,1フレーム
8kHz のシリアルデータとしてOH処理パネル40と受
け渡しを行っている。OH処理パネル40では、速度変
換回路において6.48Mbpsのシリアルデータから各バ
イト毎の伝送容量に合わせたパラレルデータに速度変換
を行い、各信号のOHインターフェースパネル50と送
受信する。
4kHz、192kHzなどシリアルデータ6.48M
Hzのクロックを分周して得られるものではない。そこ
で、PLL回路を用いてパラレルデータのクロックをV
COにより発生させ、VCO出力クロック64kHzを
8分周して8kHzのクロックを作り、フレームパルス
と位相比較を行ってVCOを制御する。
換回路を示す。図示の速度変換回路において、データ抽
出回路10Aは、タイミング回路11Aと、8個のフリ
ップフロップ回路(F/F)12−1乃至12−8から
なる初段のフリップフロップ回路群と、8個のフリップ
フロップ回路13−1乃至13−8からなる次段のフリ
ップフロップ回路群と、セレクタ回路14Aと、最終段
のフリップフロップ回路15と、遅延回路16とから構
成されており、PLL回路20Bは、位相比較回路21
と、LPF22と、VCO23と、8分周回路24B
と、位相調整回路25とで構成されている。
とフレームパルスPF とに基づいて第1乃至第8のタイ
ミング信号ST1〜ST8を生成する。初段のフリップフロ
ップ回路群12−1〜12−8は、ぞれぞれ、第1乃至
第2のタイミング信号ST1〜ST8に応答して高速データ
DH を保持して、第1乃至第8のパラレルデータDP1〜
DP8を出力する。次段のフリップフロップ回路群13−
1〜13−8は、PLL回路20から供給される8分周
クロックCL /8(低速クロックCL を8分周したクロ
ック)に同期して、それぞれ、第1乃至第8のパラレル
データDP1〜DP8を保持して、第1乃至第8のリタンミ
ングしたデータを出力する。セレクタ回路14Aは、後
述するセレクタ信号に応答して、第1乃至第8のリタン
ミングしたデータの一つを選択して、選択したデータD
S を出力する。最終段のフリップフロップ回路15は、
低速クロックCL に応答して選択したデータDS を保持
し、低速データDL を出力する。遅延回路16は、8分
周クロックCL /8と低速クロックCL とから上記セレ
クタ信号を生成する。
=TF /8の低速クロックCL を出力するVCO23を
備え、位相比較器21でフレームパルスPF と8分周回
路24Bから供給される8分周クロックCL /8とを位
相比較して、VCO23の発振周波数と位相を制御して
いる。これにより、フレームパルスPF と8分周クロッ
クCL /8とは常に一定の位相関係を保つことがでい
る。また、データ抽出回路10Aの最終段のフリップフ
ロップ回路15でのリタイミングマージンを得るため
に、VCO23と8分周回路24Bとの間に位相調整回
路25が入っている。
示すタイムチャートである。速度変換回路は、OH信号
であるフレーム周期TF を持つ高速ビット幅TH の高速
データDH から、ビットレート64kbpsのE1信号
である低速ビット幅TL2=TF /8の低速データDL に
速度変換する回路である。
入力されて、初段のフリップフロップ回路群を構成する
8個のフリップフロップ回路12−1〜12−8に書き
込まれる。このときの書き込みクロックはタイミング回
路11Aで作られた、E1バイトの1ビット〜8ビット
(図9中ではE1−1〜E1−8と表示)のビット位置
にあった第1乃至第8のタイミング信号ST1〜ST8を使
用する。
力である64kHzの低速クロックCL を8分周回路2
4Bで8分周して、その8kHzの8分周クロックCL
/8とフレームパルスPF とを位相比較器21で位相比
較して、その位相比較結果でVCO23の出力周波数と
位相を制御している。これにより、8kHzの8分周ク
ロックCL /8とフレームパルスPF との位相関係は常
に一定となる。
−8で書き込まれたE1の1〜8ビット8列の信号であ
る第1乃至第8のパラレルデータDP1〜DP8は、8分周
クロックCL /8をクロックとして次段のフリップフロ
ップ群13−1〜13−8でリタイミングされ、8列−
1列変換のためにセレクタ回路14Aに入力される。セ
レクタ回路14Aは、遅延回路16から供給されるセレ
クタ信号に基づいて列変換を行い、選択したデータDS
を出力する。選択したデータDS は、最終段のフロップ
フロップ回路15でリタイミングされて、低速データD
L として出力される。
について述べているが、Nが2以上のそれ以外の場合に
も同様に適用できるのは勿論である。
タから任意のデータを取り出して低速データに変換する
データ抽出回路用の低速クロックとして、フレーム周期
の(1/N)倍の低速ビット幅のものを使用しているの
で、低速データ幅が高速データ幅の整数倍でなくても、
所望の低速データを得ることができる。
ブロック図である。
回路を示すブロック図である。
すブロック図である。
のタイムチャートである。
すブロック図である。
のタイムチャートである。
る。
ブロック図である。
ためのタイムチャートである。
Claims (7)
- 【請求項1】 高速ビット幅(TH )を規定する高速ク
ロック(CH )、フレーム周期(TF )を規定するフレ
ームパルス(PF )、および前記高速ビット幅(TH )
で前記フレーム周期(TF )の高速データ(DH )を入
力し、前記高速ビット幅(TH )よりも広い低速ビット
幅(TL2)を規定する低速クロック(CL )と前記低速
ビット幅(TL2)の低速データ(DL )とを出力する速
度変換回路において、 前記フレームパルス(PF )に基づいて、前記低速ビッ
ト幅(TL2)がTL2=TF /N(Nは2以上の整数)で
表される前記低速クロック(CL )を生成する低速クロ
ック生成手段(20,20A,20B)と、 前記高速クロック(CH )、前記フレームパルス(PF
)、および前記低速クロック(CL )に基づいて、前
記高速データ(DH )から所定のデータを抽出し、その
抽出したデータを前記低速データ(DL )として前記低
速クロック(CL)と共に出力するデータ抽出回路(1
0,10A)とを備えていること、を特徴とする速度変
換回路。 - 【請求項2】 前記低速クロック生成手段(20,20
A,20B)はPLL回路であること、を特徴とする請
求項1に記載の速度変換回路。 - 【請求項3】 前記PLL回路(20,20A,20
B)は、 前記フレームパルス(PF )と分周クロック(CL /
N)とを位相比較して、位相比較結果を出力する位相比
較器(21)と、 前記位相比較結果の高周波成分を除去して、制御電圧を
生成するローパスフィルタ(22)と、 前記制御電圧に応答して前記低速クロック(CL )を発
振する電圧制御発振器(23)と、 前記低速クロック(CL )をN分周して前記分周クロッ
ク(CL /N)を出力するN分周回路(24,24A,
24B)とを有すること、を特徴とする請求項2に記載
の速度変換回路。 - 【請求項4】 前記PLL回路(20A,20B)は、
前記電圧制御発振器(23)と前記N分周回路(24
A,24B)との間に挿入された位相調整回路(25)
を更に含むこと、を特徴とする請求項3に記載の速度変
換回路。 - 【請求項5】 前記データ抽出回路(10,10A)
は、 前記高速クロック(CH )と前記フレームパルス(PF
)とに基づいて、N個のタイミング信号(ST1〜ST
N)を生成するタイミング回路(11,11A)と、 前記N個のタイミング信号(ST1〜STN)に応答して前
記高速データ(DH )の中からN個のデータを保持する
N個のフリップフロップ回路からなり、N個のパラレル
データ(DP1〜DPN)を出力する初段のフリップフロッ
プ回路群(12−1〜12−N)と、 前記分周クロック(CL /N)に応答して前記N個のパ
ラレルデータ(DP1〜DPN)を保持するN個のフリップ
フロップ回路からなり、N個のリタンミングしたデータ
を出力する次段のフリップフロップ回路群(13−1〜
13−N)と、 前記N個のリタンミングしたデータのうちの1つを選択
して、選択したデータを出力するセレクタ回路(14,
14A)と、 前記低速クロック(CL )に応答して前記選択したデー
タを保持して前記低速データ(DL )を出力する最終段
のフリップフロップ(15)とを有すること、を特徴と
する請求項3又は4に記載の速度変換回路。 - 【請求項6】 前記Nが2に等しいとき、前記セレクタ
回路(14)は分周クロック(CL /2)をそのままセ
レクタ信号として入力すること、を特徴とする請求項5
に記載の速度変換回路。 - 【請求項7】 前記Nが3以上のとき、前記データ抽出
回路(10A)は、前記分周クロック(CL /N)と前
記低速クロック(CL )とに基づいてセレクタ信号を生
成するセレクタ信号生成手段(16)を更に含み、該セ
レクタ信号を前記セレクタ回路(14A)に供給するこ
と、を特徴とする請求項5に記載の速度変換回路。
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JP10751096A JP3380907B2 (ja) | 1996-04-26 | 1996-04-26 | 速度変換回路 |
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JP10751096A JP3380907B2 (ja) | 1996-04-26 | 1996-04-26 | 速度変換回路 |
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JPH09294116A JPH09294116A (ja) | 1997-11-11 |
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- 1996-04-26 JP JP10751096A patent/JP3380907B2/ja not_active Expired - Fee Related
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