JP3378693B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、アルミニウム（Ａｌ）
等の導電性物質を主材料とする配線構造を有する半導体
装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to aluminum (Al).
Having a wiring structure mainly composed of a conductive substance such as
The present invention relates to a method of manufacturing a device .

【０００２】[0002]

【従来の技術】多層配線形成技術においては、下層Ａｌ
配線と上層配線とを接続するために、下層Ａｌ配線を覆
う層間絶縁膜に、前記下層Ａｌ配線に通じるコンタクト
ホール（ビアホールともいう）が形成される。2. Description of the Related Art In a multilayer wiring forming technique, a lower layer Al is used.
In order to connect the wiring and the upper wiring, a contact hole (also referred to as a via hole) communicating with the lower Al wiring is formed in the interlayer insulating film covering the lower Al wiring.

【０００３】前記層間絶縁膜には、酸化シリコン系、窒
化シリコン系の膜がしばしば用いられ、このような絶縁
膜にコンタクトホールを形成するには、例えばフロロカ
ーボン系（ＣＦ系）ガスを用いた反応性イオンエッチン
グ（ＲＩＥ：Reactive Ion Echting）が用いられる。A silicon oxide-based film or a silicon nitride-based film is often used as the interlayer insulating film. To form a contact hole in such an insulating film, for example, a reaction using a fluorocarbon-based (CF-based) gas is performed. Reactive ion etching (RIE) is used.

【０００４】ところが、このようなＣＦ系ガスを用いた
場合、コンタクトホールをエッチングするには適してい
るが、コンタクトホールの形成が終了し、下層Ａｌ配線
の表面が露出すると、この表面がプラズマに晒されて、
ＡｌとＣＦガスが反応して反応生成物が発生する。この
ような反応生成物は、下層Ａｌ配線の特性を劣化させて
上層Ａｌ配線とのコンタクト抵抗を増大させることにな
る。また、それを防止するために、反応生成物を除去す
る工程が必要となる。However, when such a CF type gas is used, it is suitable for etching the contact hole, but when the formation of the contact hole is completed and the surface of the lower layer Al wiring is exposed, this surface becomes plasma. Exposed
Al and CF gas react to generate a reaction product. Such reaction products deteriorate the characteristics of the lower Al wiring and increase the contact resistance with the upper Al wiring. Moreover, in order to prevent this, a step of removing the reaction product is required.

【０００５】このような問題を解決する方法として、下
層Ａｌ配線の表面に窒化チタン（ＴｉＮ）／チタン（Ｔ
ｉ）積層構造の金属薄膜を形成しておき、コンタクトホ
ール形成のためのエッチングを、ＴｉＮが露出した時点
で終える技術が、特開平６−２７５６１８号公報（Ｈ０
１Ｌ２１／３２０５）に開示されている。As a method of solving such a problem, titanium nitride (TiN) / titanium (T) is formed on the surface of the lower Al wiring.
i) A technique in which a metal thin film having a laminated structure is formed and etching for forming a contact hole is finished when TiN is exposed is disclosed in Japanese Patent Laid-Open No. 6-275618 (H0).
1L21 / 3205).

【０００６】[0006]

【発明が解決しようとする課題】半導体基板上にコンタ
クトホールを形成するには、各コンタクトホールを個々
に形成するのではなく、一つのエッチング工程で多数の
コンタクトホールを形成するが、各コンタクトホールの
中には、図１５のように、下地配線層の凹凸に応じて、
その深さが異なるものが存在する。To form contact holes on a semiconductor substrate, a large number of contact holes are formed by one etching process instead of forming each contact hole individually. Depending on the unevenness of the underlying wiring layer, as shown in FIG.
There are different depths.

【０００７】このように、深さの異なるコンタクトホー
ルを同時に形成する場合、深いコンタクトホールの形成
が終了するまで、浅いコンタクトホールの形成がオーバ
ーエッチング気味になる。As described above, when simultaneously forming contact holes having different depths, the formation of shallow contact holes tends to be over-etched until the formation of deep contact holes is completed.

【０００８】従って、従来例のように、ＴｉＮでエッチ
ングを終了させようとしても、ＴｉＮは、ＣＦ系ガスに
対するエッチング選択比が比較的低いから、オ−バーエ
ッチングされた浅いコンタクトホールは、ＴｉＮまでも
がエッチングされて、その下のＴｉ又はＡｌ配線が露出
してしまうことになる。Therefore, even if the etching is terminated with TiN as in the conventional example, TiN has a relatively low etching selectivity with respect to the CF-based gas, so that the shallow contact hole which is over-etched reaches TiN. The thigh is etched and the Ti or Al wiring thereunder is exposed.

【０００９】Ａｌ配線が露出すると、前述したようにＣ
Ｆ系ガスとの反応生成物が生じる。When the Al wiring is exposed, as described above, C
A reaction product with the F-based gas is produced.

【００１０】また、Ｔｉが露出していた場合、ＣＦ系ポ
リマーやＴｉ−Ｏ、Ｔｉ−Ｃ、Ｔｉ−Ｆなどの化合物か
らなる変質層が形成される。Further, when Ti is exposed, an altered layer made of a CF polymer or a compound such as Ti-O, Ti-C or Ti-F is formed.

【００１１】また、コンタクトホールを形成した後に
は、マスクとなったレジストを酸素を用いたアッシング
（灰化）処理（例えばＯ₂プラズマを照射するアッシン
グ処理）を行うことが一般的であるが、エッチングによ
りＴｉが露出していた場合、このアッシング処理によっ
て、Ｔｉの表面に形成されていたＣＦ系ポリマーやＴｉ
−Ｃなどの前記変質層が酸化されて反応生成物が発生
し、コンタクト抵抗が更に増大する。After the contact holes are formed, it is common to perform ashing (ashing) treatment using oxygen on the resist used as a mask (for example, ashing treatment of irradiating O ₂ plasma). If Ti is exposed by etching, the CF polymer or Ti formed on the surface of Ti by this ashing treatment
The altered layer such as -C is oxidized to generate a reaction product, which further increases the contact resistance.

【００１２】図８は基板上に形成したＴｉ薄膜をＣＦ₄
を用いたＲＩＥにより少しエッチングした後にＯ₂プラ
ズマを照射した後の基板及びＴｉ膜の断面をＳＥＭ（走
査型電子顕微鏡：Scanning Electron Microscope）で観
察した写真、図９は図８のＴｉをＴｉＮに代えて、同じ
ように処理した後の基板及びＴｉＮ薄膜の断面をＳＥＭ
で観察した写真である。FIG. 8 shows a Ti thin film formed on a substrate with CF ₄
9 is a photograph of the cross section of the substrate and the Ti film after being irradiated with O ₂ plasma after being slightly etched by RIE using SEM (scanning electron microscope), and FIG. Instead, the SEM of the cross section of the substrate and the TiN thin film after the same treatment is performed.
It is a photograph observed in.

【００１３】両図から、ＲＩＥとＯ₂プラズマ照射とに
よって、Ｔｉ薄膜の表面がプラズマに晒され、Ｔｉ薄膜
の表面には反応生成物（表面付近に白線状に移っている
薄膜部）が発生するが、ＴｉＮの表面には反応生成物が
発生していないことが分かる。From both figures, the surface of the Ti thin film is exposed to the plasma by RIE and O ₂ plasma irradiation, and reaction products (a thin film portion moving in a white line near the surface) are generated on the surface of the Ti thin film. However, it can be seen that no reaction product is generated on the surface of TiN.

【００１４】図１０はＴｉ膜の表面に発生する反応生成
物の膜厚を、それぞれの処理条件において測定した結果
を示すグラフであり、ＲＩＥやＯ₂プラズマ照射のみの
処理によっても反応生成物が発生するが、ＲＩＥとＯ₂
プラズマとの相乗効果により、ＲＩＥ後の反応生成物が
Ｏ₂プラズマ照射により大きく成長することが分かる。FIG. 10 is a graph showing the results of measuring the film thickness of the reaction product generated on the surface of the Ti film under the respective processing conditions. The reaction product is generated even by the processing only by RIE or O ₂ plasma irradiation. Occurs, but RIE and O ₂
It can be seen that the synergistic effect with the plasma causes the reaction product after RIE to grow significantly by the O ₂ plasma irradiation.

【００１５】図１１はＲＩＥによってＴｉ表面に形成さ
れた反応生成物をＸＰＳ（Ｘ線光電子分光法：X-ray Ph
otoelectron Spectroscopy）で分析した結果を示し、Ｔ
ｉ−Ｃ、Ｔｉ−Ｏ、Ｔｉ−Ｆに起因するＣやＯやＦスペ
クトルが見られることから、この反応生成物は、これら
の化合物からなる膜であることが分かる。FIG. 11 shows the reaction product formed on the Ti surface by RIE using XPS (X-ray photoelectron spectroscopy: X-ray Ph
The results of analysis by otoelectron Spectroscopy)
Since C, O, and F spectra derived from i-C, Ti-O, and Ti-F can be seen, it can be seen that this reaction product is a film formed of these compounds.

【００１６】図１２はＲＩＥ後のＯ₂プラズマ照射によ
ってＴｉ表面に形成された反応生成物をＸＰＳで分析し
た結果を示し、Ｔｉ−Ｏ、Ｔｉ−Ｆに起因するＯやＦス
ペクトルが見られることから、この反応生成物は、これ
らの化合物からなる膜であることが分かる。FIG. 12 shows the result of XPS analysis of the reaction product formed on the Ti surface by the irradiation of O ₂ plasma after RIE, and O and F spectra due to Ti—O and Ti—F can be seen. From this, it is understood that this reaction product is a film composed of these compounds.

【００１７】尚、図１２では図１１に比べて、Ｔｉ−Ｃ
によるＣスペクトルが見られないが、これはＯ₂プラズ
マ照射によって、Ｔｉ−Ｃが酸化されてＴｉ−Ｏに変質
したものと考えられる。Incidentally, in FIG. 12, compared with FIG. 11, Ti--C
However, it is considered that Ti—C was oxidized by the O ₂ plasma irradiation and changed into Ti—O.

【００１８】図１３はＲＩＥ＋Ｏ₂プラズマ照射後にＴ
ｉ及びＴｉＮの表面をそれぞれアルゴンガスを用いてス
パッタエッチングした結果を示している。このスパッタ
エッチングによってＴｉ表面の反応生成物が除去され、
コンタクト抵抗も改善されることが分かる。FIG. 13 shows T after irradiation with RIE + O ₂ plasma.
The results of sputter etching the surfaces of i and TiN using argon gas are shown. By this sputter etching, reaction products on the Ti surface are removed,
It can be seen that the contact resistance is also improved.

【００１９】図１４はコンタクトホール（接続孔）の面
積が異なる条件で、ＲＩＥ＋Ｏ₂プラズマ照射をＴｉ薄
膜に行った場合と、ＴｉＮ薄膜に行った場合のコンタク
ト抵抗を比較したものである。FIG. 14 shows a comparison of the contact resistances when the RIE + O ₂ plasma irradiation is applied to the Ti thin film and when the TiN thin film is applied under the condition that the areas of the contact holes (connection holes) are different.

【００２０】この図からも、ＴｉＮ薄膜の方が、総じて
コンタクト抵抗が低いことが分かる。From this figure, it can be seen that the TiN thin film has a lower contact resistance as a whole.

【００２１】以上のように、エッチングのプラズマにＴ
ｉＮが晒されるか、Ｔｉが晒されるかでは、コンタクト
抵抗に大きな差が生じる。As described above, T
There is a large difference in contact resistance depending on whether iN or Ti is exposed.

【００２２】従って、従来例において、オーバーエッチ
ングによってもＴｉが露出しないようにするには、Ｔｉ
Ｎの膜厚を十分に厚くしておく必要があり、これでは、
下層配線としての総膜厚が大きくなって、下地段差が激
しくなり、層間絶縁膜の平坦化作業が困難になる上に、
上層配線の形成にも支障をきたす危惧がある。Therefore, in the conventional example, in order to prevent Ti from being exposed even by overetching, Ti
It is necessary to make the film thickness of N sufficiently thick.
In addition to increasing the total film thickness as the lower layer wiring, the step difference in the underlying layer becomes severe, making it difficult to flatten the interlayer insulating film.
There is a risk that it will also hinder the formation of upper layer wiring.

【００２３】本発明は、斯かる問題点に鑑み、コンタク
ト抵抗の低いコンタクトホールの形成が容易に行えるよ
うな半導体装置の製造方法を提供するものである。In view of the above problems, the present invention provides a method of manufacturing a semiconductor device in which a contact hole having a low contact resistance can be easily formed.

【００２４】[0024]

【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、第１配線の上に、この第１配線より
も反射率の低い第２配線を有し、且つ、前記第２配線が
異なる２種以上の導電物質による積層体である配線構造
を基板上に形成する工程と、この配線構造を絶縁膜で覆
う工程と、リソグラフィー技術及び第１のエッチング技
術を用いて、前記絶縁膜をエッチングし、前記積層体の
うちの最下層を除く層に達するコンタクトホールを形成
する工程と、前記第１のエッチング技術とは異なる第２
のエッチング技術を用いて、前記積層体の表面をエッチ
ングし、前記積層体のうちの最下層を除く層よりも下層
の導電物質を露出させる工程と、を含むことをその要旨
とする。 A semiconductor according to claim 1, wherein:
The method of manufacturing the device is that the first wiring is
Also has a second wiring having a low reflectance, and the second wiring is
Wiring structure that is a laminate of two or more different conductive materials
And the wiring structure with an insulating film.
Process, lithography technology and first etching technology
By using a technique to etch the insulating film,
Form a contact hole reaching all layers except the bottom layer
And a second etching process different from the first etching technique.
Etch the surface of the laminate using
And a layer lower than the layer excluding the lowermost layer of the laminate.
And exposing the conductive material of
And

【００２５】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の発明において、前記第１のエッチ
ング技術を用いた工程と、第２のエッチング技術を用い
た工程との間に、リソグラフィーで用いたレジストを酸
素系のガスを用いてアッシングする工程を設けたことを
その要旨とする。 A method of manufacturing a semiconductor device according to claim 2
Is the first etch according to the invention of claim 1.
Process using the etching technology and the second etching technology
The resist used in lithography was
That a process for ashing with an elementary gas is provided
The summary will be given.

【００２６】請求項３に記載の半導体装置の製造方法
は、請求項１又は２に記載の発明において、前記第１の
エッチング技術としてドライエッチング技術を用い、前
記第２のエッチング技術としてスパッタエッチング技術
を用いることをその要旨とする。 A method of manufacturing a semiconductor device according to claim 3
In the invention according to claim 1 or 2,
Using dry etching technology as the etching technology,
Sputter etching technology as the second etching technology
It is the gist to use.

【００２７】請求項４に記載の半導体装置の製造方法
は、請求項３に記載の発明において、前記ドライエッチ
ングの際に、ＣＦ系のガスをエッチャントとして用いた
ことをその要旨とする。 A method of manufacturing a semiconductor device according to claim 4
In the invention according to claim 3, the dry etching is performed.
CF-based gas was used as an etchant during etching
This is the gist.

【００２８】[0028]

【００２９】[0029]

【００３０】[0030]

【００３１】[0031]

【００３２】[0032]

【００３３】[0033]

【００３４】[0034]

【００３５】[0035]

【００３６】[0036]

【００３７】[0037]

【００３８】[0038]

【００３９】[0039]

【００４０】[0040]

【００４１】[0041]

【００４２】[0042]

【００４３】[0043]

【作用】請求項１の発明にあっては、２種類のエッチン
グ技術を使い分けることによって、エッチングを積層体
のうちの最下層を除く層よりも下層の導電物質で止める
制御が行いやすい。 According to the invention of claim 1, two kinds of etch
Layering by using different
Stop with a conductive material in a layer lower than the layer excluding the lowermost layer
Easy to control.

【００４４】[0044]

【００４５】[0045]

【００４６】[0046]

【００４７】[0047]

【００４８】[0048]

【００４９】請求項３及び４に記載の発明にあっては、
ドライエッチング時や酸素を用いたレジストアッシング
時のプラズマ照射の影響で、コンタクトホールの底部に
ダメージ層が形成されても、その後のスパッタエッチン
グによりこのダメージ層を除去することができる。In the invention described in claims 3 and 4 ,
Even if a damaged layer is formed at the bottom of the contact hole due to plasma irradiation during dry etching or resist ashing using oxygen, this damaged layer can be removed by subsequent sputter etching.

【００５０】[0050]

【００５１】[0051]

【実施例】以下、本発明を２層配線に具体化した実施例
を図面に基づいて説明する。 （第１実施例）図１乃至図７は第１の実施例における半
導体装置の製造プロセスを示した断面図であり、以下順
を追って説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is embodied in a two-layer wiring will be described below with reference to the drawings. (First Embodiment) FIGS. 1 to 7 are sectional views showing a manufacturing process of a semiconductor device according to the first embodiment, which will be described below in order.

【００５２】工程１（図１）：単結晶シリコン基板１の
上に、フィールド酸化膜２を介してシリコン酸化膜３を
形成し、そのシリコン酸化膜３の上にメタル配線層４を
形成する。メタル配線層４は、例えば厚さ６００ｎｍの
アルミ合金（Ａｌ−Ｓｉ（１％）−Ｃｕ（０．５％））
からなり、その形成は、マグネトロンスパッタ法を用
い、条件（例）として、基板温度：２００℃、ＤＣパワ
ー：９ｋｗ、圧力：２ｍＴｏｒｒに設定している。Step 1 (FIG. 1): A silicon oxide film 3 is formed on a single crystal silicon substrate 1 with a field oxide film 2 in between, and a metal wiring layer 4 is formed on the silicon oxide film 3. The metal wiring layer 4 is, for example, an aluminum alloy (Al-Si (1%)-Cu (0.5%)) having a thickness of 600 nm.
The formation is performed by using a magnetron sputtering method, and the conditions (example) are set to substrate temperature: 200 ° C., DC power: 9 kw, and pressure: 2 mTorr.

【００５３】更に、前記メタル配線層４の上に、チタン
（Ｔｉ）薄膜５、窒化チタン（ＴｉＮ）薄膜６及びＴｉ
薄膜７を順次積層形成する。その形成は、マグネトロン
スパッタ法を用い、条件（例）として、基板温度：３０
０℃、ＤＣパワー：９ｋｗ、圧力：２ｍＴｏｒｒに設定
し、堆積膜厚は、それぞれＴｉ／ＴｉＮ／Ｔｉ＝２０ｎ
ｍ／５０ｎｍ／２０ｎｍである。Further, on the metal wiring layer 4, a titanium (Ti) thin film 5, a titanium nitride (TiN) thin film 6 and Ti are formed.
The thin films 7 are sequentially laminated. The formation is performed by using a magnetron sputtering method, and the conditions (example) are: substrate temperature: 30
0 ° C., DC power: 9 kw, pressure: 2 mTorr, and deposited film thicknesses are Ti / TiN / Ti = 20 n, respectively.
m / 50 nm / 20 nm.

【００５４】前記Ｔｉ薄膜７及びＴｉＮ薄膜６はリソグ
ラフィ工程で光がＡｌに反射することを防止し、反射光
がレジストに影響しないようにする所謂キャップメタル
として機能する。The Ti thin film 7 and the TiN thin film 6 function as so-called cap metals that prevent light from being reflected by Al in the lithography process and prevent reflected light from affecting the resist.

【００５５】尚、本実施例とは逆にＴｉＮ薄膜６／Ｔｉ
薄膜７という構造でも反射光の防止効果はあるが、Ｔｉ
／ＴｉＮ構造に比べてはるかに劣る。Contrary to the present embodiment, the TiN thin film 6 / Ti
The structure of the thin film 7 also has an effect of preventing reflected light, but Ti
It is much inferior to the / TiN structure.

【００５６】工程２（図２）：通常のリソグラフィ技
術、ドライエッチング技術（ＲＩＥ法等）により、前記
メタル配線層４、Ｔｉ薄膜５、ＴｉＮ薄膜６及びＴｉ薄
膜７を所定形状にパターニングし、メタル配線材からな
る第１配線８とＴｉ／ＴｉＮ／Ｔｉからなる第２配線９
との積層配線１０・・を形成する。Step 2 (FIG. 2): The metal wiring layer 4, the Ti thin film 5, the TiN thin film 6 and the Ti thin film 7 are patterned into a predetermined shape by a usual lithography technique and a dry etching technique (RIE method, etc.) to form a metal. First wiring 8 made of wiring material and second wiring 9 made of Ti / TiN / Ti
And the laminated wiring 10 ...

【００５７】工程３（図３）：前記露出したシリコン酸
化膜３及び積層配線１０・・の上に、ＴＥＯＳ(Tetraet
hyloxysilane又はTetraethylorthosilicate：Ｓｉ（Ｏ
Ｃ₂Ｈ₅）₄）を用いるプラズマＣＶＤ法により、均一な
膜厚（２００ｎｍ）の層間絶縁膜１１を堆積する。層間
絶縁膜１１の堆積条件（例）は、圧力：９Ｔｏｒｒ、Ｔ
ＥＯＳ／Ｏ₂流量：４５０／５００ｓｃｃｍ、基板温
度：３７０℃、ＲＦパワー：２．５Ｗ／ｃｍ²であり、
堆積速度：約８５０ｎｍ／ｍｉｎである。Step 3 (FIG. 3): TEOS (Tetraet) is formed on the exposed silicon oxide film 3 and laminated wiring 10.
hyloxysilane or Tetraethylorthosilicate: Si (O
An interlayer insulating film 11 having a uniform film thickness (200 nm) is deposited by the plasma CVD method using C ₂ H ₅ ) ₄ ). The deposition condition (example) of the interlayer insulating film 11 is pressure: 9 Torr, T
EOS / O ₂ flow rate: 450/500 sccm, substrate temperature: 370 ° C., RF power: 2.5 W / cm ² ,
Deposition rate: about 850 nm / min.

【００５８】前記層間絶縁膜１１の上に、ＳＯＧ（Spin
On Glass）を用いるスピンコート法により、層間絶縁
膜１２を形成する。On the interlayer insulating film 11, SOG (Spin
The interlayer insulating film 12 is formed by a spin coating method using On Glass).

【００５９】前記層間絶縁膜１２の上に、ＴＥＯＳを用
いるプラズマＣＶＤ法により、均一な膜厚（２００ｎ
ｍ）の層間絶縁膜１３を堆積する。層間絶縁膜１３の堆
積条件及び堆積速度は、層間絶縁膜１１と同じである。A uniform film thickness (200 n) is formed on the interlayer insulating film 12 by the plasma CVD method using TEOS.
The interlayer insulating film 13 of m) is deposited. The deposition condition and deposition rate of the interlayer insulating film 13 are the same as those of the interlayer insulating film 11.

【００６０】前記層間絶縁膜１２は、段差被覆性及び平
坦性に優れたものであり、層間絶縁膜１３の表面はほぼ
平坦なものになる。The interlayer insulating film 12 has excellent step coverage and flatness, and the surface of the interlayer insulating film 13 is substantially flat.

【００６１】また、前記層間絶縁膜１１、１３は層間絶
縁膜（ＳＯＧ）１２に含まれる水分が他のデバイスに影
響を与えることを阻止する役目も果たしている。The interlayer insulating films 11 and 13 also have a function of preventing moisture contained in the interlayer insulating film (SOG) 12 from affecting other devices.

【００６２】工程４（図４）：前記各層間絶縁膜１１〜
１３にコンタクトホール（ビアホール）を形成するため
に、前記層間絶縁膜１３の上にレジストパターン１４を
形成する。Step 4 (FIG. 4): Each of the interlayer insulating films 11 to 11
A resist pattern 14 is formed on the interlayer insulating film 13 to form a contact hole (via hole) in the interlayer insulating film 13.

【００６３】工程５（図５）：レジストパターン１４を
エッチングマスクとして、通常のＲＩＥ法により、コン
タクトホール１５、１６、１７を形成する。エッチング
条件（例）としては、圧力：２００ｍＴｏｒｒ、ガス流
量：ＣＨＦ₃／ＣＦ₄／Ａｒ＝３０／３０／２００ｓｃｃ
ｍ、ＲＦパワー：３．９Ｗ／ｃｍ²に設定した。Step 5 (FIG. 5): Using the resist pattern 14 as an etching mask, contact holes 15, 16 and 17 are formed by a normal RIE method. As etching conditions (example), pressure: 200 mTorr, gas flow rate: CHF ₃ / CF ₄ / Ar = 30/30/200 scc
m, RF power: 3.9 W / cm ² .

【００６４】このとき、前述したように、前記各層間絶
縁膜１１〜１３は、フィールド酸化膜２などの存在によ
って生じる前記積層配線１０・・間の段差を解消するよ
うに被覆段差性及び平坦性に優れた材質が用いられてい
るので、各コンタクトホール１５〜１７の深さは、積層
配線１０・・の段差に応じて異なることになる。At this time, as described above, each of the interlayer insulating films 11 to 13 has a covering step property and a flatness so as to eliminate the step difference between the laminated wirings 10 ... Which is caused by the presence of the field oxide film 2 or the like. Since the excellent material is used, the depths of the contact holes 15 to 17 differ depending on the level difference of the laminated wiring 10.

【００６５】すなわち、フィールド酸化膜２の上にある
ような積層配線１０に対応するコンタクトホール１５、
１７の深さは、比較的下方に位置する積層配線１０に対
応するコンタクトホール１６よりも浅くなる。そのた
め、層間絶縁膜１１〜１３をドライエッチングして各コ
ンタクトホール１５〜１７を形成する際には、コンタク
トホール１５、１７の方が、コンタクトホール１６より
も早く完成される。That is, the contact hole 15 corresponding to the laminated wiring 10 on the field oxide film 2,
The depth of 17 is shallower than the contact hole 16 corresponding to the laminated wiring 10 located relatively below. Therefore, when the interlayer insulating films 11 to 13 are dry-etched to form the contact holes 15 to 17, the contact holes 15 and 17 are completed earlier than the contact hole 16.

【００６６】つまり、コンタクトホール１５、１７が完
成すると、高い位置の積層配線１０は露出するが、その
時点において、コンタクトホール１６はまだ完成されて
いない。従って、コンタクトホール１５、１７が完成し
てコンタクトホール１６が完成するまでの間、高い位置
の積層配線１０はエッチングガスのプラズマ中に晒され
てオーバーエッチングが施される。That is, when the contact holes 15 and 17 are completed, the laminated wiring 10 at a high position is exposed, but at that time, the contact hole 16 is not completed yet. Therefore, until the contact holes 15 and 17 are completed and the contact hole 16 is completed, the laminated wiring 10 at a high position is exposed to the plasma of the etching gas and overetched.

【００６７】具体的な数値をもって、以下に説明する。The specific values will be described below.

【００６８】前記コンタクトホール１５、１７の深さは
４００ｎｍ、コンタクトホール１６の深さは１１００ｎ
ｍで、７００ｎｍの差が生じている。The contact holes 15 and 17 have a depth of 400 nm, and the contact hole 16 has a depth of 1100 n.
At m, there is a difference of 700 nm.

【００６９】コンタクトホール１５、１７が完成したと
き、プラズマに晒される金属はＴｉ薄膜７であり、ＴＥ
ＯＳやＳＯＧに対するエッチング選択比は約２５であ
る。このＴｉ薄膜７の膜厚が２０ｎｍであることから、
オーバーエッチング中にＴｉ薄膜７がエッチングされる
までに、コンタクトホール１６のエッチングは５００ｎ
ｍ進行する。When the contact holes 15 and 17 are completed, the metal exposed to plasma is the Ti thin film 7.
The etching selection ratio with respect to OS and SOG is about 25. Since the thickness of this Ti thin film 7 is 20 nm,
By the time the Ti thin film 7 is etched during the over-etching, the contact hole 16 is etched by 500 n.
Proceed m.

【００７０】ＴｉＮ薄膜６のＴＥＯＳやＳＯＧに対する
エッチング選択比は約１０であるから、コンタクトホー
ル１６のエッチングを更に２００ｎｍ進行させて、その
形成が完了したときには、コンタクトホール１５、１７
の底部は、前記ＴｉＮ薄膜６を３０ｎｍ残した個所に位
置する。Since the etching selection ratio of the TiN thin film 6 to TEOS and SOG is about 10, the contact hole 16 is further etched by 200 nm, and when the formation is completed, the contact holes 15 and 17 are formed.
Is located at a position where the TiN thin film 6 is left by 30 nm.

【００７１】工程６（図６）：マスクとして用いたレジ
ストパターン１４を、Ｏ₂プラズマアッシング処理によ
り除去する。この際、コンタクトホール１６の底部に露
出するＴｉ薄膜７の表面には、プラズマ照射に起因する
反応生成物が発生する。Step 6 (FIG. 6): The resist pattern 14 used as the mask is removed by O ₂ plasma ashing. At this time, a reaction product due to plasma irradiation is generated on the surface of the Ti thin film 7 exposed at the bottom of the contact hole 16.

【００７２】工程７（図７）：深いコンタクトホール１
６の底面に露出するＴｉ薄膜７を除去するために、アル
ゴン（Ａｒ）を用いたスパッタエッチングにより、各コ
ンタクトホール１５〜１７を更に２５ｎｍエッチングす
る。Ａｒスパッタリングは材質に対する選択性はあまり
なく、深いコンタクトホール１６の形成は、ＴｉＮ薄膜
６を５ｎｍ削った個所で終了し、浅いコンタクトホール
１５、１７の形成は、ＴｉＮ薄膜６を５ｎｍ残した個所
で終了する。Step 7 (FIG. 7): Deep contact hole 1
In order to remove the Ti thin film 7 exposed on the bottom surface of 6, the contact holes 15 to 17 are further etched by 25 nm by sputter etching using argon (Ar). Ar sputtering is not very selective with respect to the material, and the formation of the deep contact hole 16 ends at the location where the TiN thin film 6 is cut by 5 nm, and the formation of the shallow contact holes 15 and 17 occurs at the location where the TiN thin film 6 remains at 5 nm. finish.

【００７３】このようにＡｒスパッタリングを用いるこ
とで、工程６でＴｉ薄膜表面に発生した反応生成物も除
去され、図１３に示したようにコンタクト抵抗も改善さ
れる。 By using Ar sputtering as described above, the reaction product generated on the surface of the Ti thin film in step 6 is also removed, and the contact resistance is improved as shown in FIG .

【００７４】[0074]

【００７５】[0075]

【００７６】[0076]

【００７７】[0077]

【００７８】[0078]

【００７９】[0079]

【００８０】[0080]

【００８１】[0081]

【００８２】[0082]

【００８３】[0083]

【００８４】[0084]

【００８５】[0085]

【００８６】[0086]

【００８７】[0087]

【００８８】[0088]

【００８９】[0089]

【００９０】尚、本発明は以上の実施例に限定されるも
のではなく、以下のように実施してもよい。The present invention is not limited to the above embodiment, but may be carried out as follows.

【００９１】スパッタリングの方法として、マグネト
ロンスパッタリング以外に、ダイオードスパッタリン
グ、高周波スパッタリング、四極スパッタリング等のよ
うなものであってもよい。As the sputtering method, other than magnetron sputtering, diode sputtering, high frequency sputtering, quadrupole sputtering or the like may be used.

【００９２】スパッタエッチングの方法として、Ａｒ
以外にもＨｅ、Ｎｅ、Ｘｅなどの不活性ガスを用いても
よく、また、これらの不活性ガスを用いる以外にも、反
応性ガス（例えばＣＣｌ₄、ＳＦ₆）を用いた反応性イオ
ンビームエッチング（ＲＩＢＥ、反応性イオンミリング
とも呼ばれる）を用いてもよい。As a method of sputter etching, Ar is used.
Besides, an inert gas such as He, Ne, or Xe may be used, and a reactive ion beam using a reactive gas (for example, CCl ₄ , SF ₆ ) in addition to the use of these inert gases. Etching (RIBE, also called reactive ion milling) may be used.

【００９３】層間絶縁膜はＣＶＤ法以外の方法（スパ
ッタ法や蒸着法等のＰＶＤ法、酸化法）によって形成し
てもよい。The interlayer insulating film may be formed by a method other than the CVD method (PVD method such as sputtering method or vapor deposition method, oxidation method).

【００９４】層間絶縁膜を他の絶縁膜（各種シリケー
トガラス、アルミナ、シリコン窒化膜、チタン酸化膜
等）に置き換えてもよい。The interlayer insulating film may be replaced with another insulating film (various silicate glass, alumina, silicon nitride film, titanium oxide film, etc.).

【００９５】第２配線としてＴｉ／ＴｉＮ／Ｔｉの積
層構造を用いたが、例えばＴｉ／（ＴｉＮ／Ｔｉ）
ⁿ（ｎ＝整数）のようにＴｉＮ／Ｔｉを繰り返す構造で
あってもよい。A laminated structure of Ti / TiN / Ti was used as the second wiring. For example, Ti / (TiN / Ti)
^It may have a structure in which TiN / Ti is repeated like ⁿ (n = integer).

【００９６】[0096]

【００９７】ＴＥＯＳやＳＯＧに対する選択比が高い
膜としてＴｉを採用したが、モリブデン（Ｍｏ）、タン
グステン（Ｗ）、窒化タングステン（ＴｉＷ）、ドープ
された非晶質シリコン（ａ−Ｓｉ）などであってもよ
い。Although Ti is used as a film having a high selection ratio with respect to TEOS and SOG, molybdenum (Mo), tungsten (W), tungsten nitride (TiW), and doped amorphous silicon (a-Si) are used. May be.

【００９８】[0098]

【００９９】[0099]

【０１００】[0100]

【発明の効果】請求項１に記載の発明にあっては、エッ
チング制御が容易となり、製造コストの低減、歩留りの
向上を実現できる。 According to the invention described in claim 1,
It is easy to control the cutting, reduce the manufacturing cost and increase the yield.
Improvement can be realized.

【０１０１】[0101]

【０１０２】[0102]

【０１０３】[0103]

【０１０４】[0104]

【０１０５】[0105]

【０１０６】請求項３及び４に記載の発明にあっては、
コンタクトホールの底部にダメージ層が形成されても、
その後のスパッタエッチングによりこのダメージ層を除
去することができるので、このダメージ層によるコンタ
クト抵抗の悪化を阻止できる。According to the inventions of claims 3 and 4 ,
Even if a damage layer is formed on the bottom of the contact hole,
Since the damaged layer can be removed by the subsequent sputter etching, deterioration of contact resistance due to the damaged layer can be prevented.

【０１０７】[0107]

【０１０８】[0108]

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 1 is a vertical cross-sectional view showing a manufacturing process of a semiconductor device of an embodiment in which a wiring structure according to an embodiment of the present invention is embodied.

【図２】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 2 is a vertical cross-sectional view showing a manufacturing process of a semiconductor device of an embodiment in which a wiring structure according to an embodiment of the present invention is embodied.

【図３】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 3 is a vertical cross-sectional view showing a manufacturing process of a semiconductor device of an embodiment in which a wiring structure according to an embodiment of the present invention is embodied.

【図４】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 4 is a vertical cross-sectional view showing the manufacturing process of the semiconductor device of one embodiment in which the wiring structure in the embodiment of the present invention is embodied.

【図５】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 5 is a vertical cross-sectional view showing the manufacturing process of the semiconductor device of one embodiment in which the wiring structure of the embodiment of the invention is embodied.

【図６】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 6 is a vertical cross-sectional view showing the manufacturing process of the semiconductor device of one embodiment in which the wiring structure of the embodiment of the invention is embodied.

【図７】本発明の実施例における配線構造を具体化した
一実施例の半導体装置の製造プロセスを示す縦断面図で
ある。FIG. 7 is a vertical cross-sectional view showing the manufacturing process of the semiconductor device of one embodiment in which the wiring structure of the embodiment of the invention is embodied.

【図８】基板上に形成されたＴｉ薄膜の表面をＲＩＥに
よりエッチングし、更に、Ｏ₂プラズマ照射した後の断
面を撮影したＳＥＭ写真である。FIG. 8 is an SEM photograph showing a cross section of the surface of a Ti thin film formed on a substrate, which was etched by RIE and further irradiated with O ₂ plasma.

【図９】基板上に形成されたＴｉＮ薄膜の表面をＲＩＥ
によりエッチングし、更に、Ｏ₂プラズマ照射した後の
断面を撮影したＳＥＭ写真である。FIG. 9: RIE is performed on the surface of the TiN thin film formed on the substrate.
₂ is an SEM photograph of a cross section taken after etching by the method of FIG.

【図１０】種々の処理条件において、Ｔｉ膜の表面に発
生する反応生成物の膜厚を測定した結果を示す図であ
る。FIG. 10 is a diagram showing the results of measuring the film thickness of a reaction product generated on the surface of a Ti film under various processing conditions.

【図１１】ＲＩＥによってＴｉ薄膜表面に形成された反
応生成物をＸＰＳで分析した結果を示す図である。FIG. 11 is a diagram showing a result of XPS analysis of a reaction product formed on a Ti thin film surface by RIE.

【図１２】ＲＩＥ＋Ｏ₂プラズマ照射によってＴｉ薄膜
表面に形成された反応生成物をＸＰＳで分析した結果を
示す図である。FIG. 12 is a diagram showing a result of XPS analysis of a reaction product formed on a surface of a Ti thin film by RIE + O ₂ plasma irradiation.

【図１３】ＲＩＥ＋Ｏ₂プラズマ照射後にＴｉＮ及びＴ
ｉの表面をそれぞれアルゴンガスを用いてスパッタエッ
チングしたときの、スパッタ量とコンタクト抵抗との関
係を示す図である。FIG. 13: TiN and T after RIE + O ₂ plasma irradiation
It is a figure which shows the relationship between a sputtering amount and contact resistance when the surface of i is sputter-etched using argon gas, respectively.

【図１４】ＲＩＥ＋Ｏ₂プラズマ照射をＴｉ薄膜に行っ
た場合と、ＴｉＮ薄膜に行った場合とにおけるコンタク
ト抵抗とコンタクトホールサイズとの関係を示した図で
ある。FIG. 14 is a diagram showing the relationship between contact resistance and contact hole size when a Ti thin film is irradiated with RIE + O ₂ plasma and when it is irradiated with a TiN thin film.

【図１５】従来例における半導体装置の縦断面図であ
る。FIG. 15 is a vertical cross-sectional view of a semiconductor device in a conventional example.

【符号の説明】[Explanation of symbols]

５ Ｔｉ薄膜 ６ ＴｉＮ薄膜（下層の導電層） ７ Ｔｉ薄膜（上層の導電層）（第３配線材） ８ 第１配線 ９ 第２配線 １０ 積層配線（配線構造） １１〜１３ 層間絶縁膜 １４ レジストパターン １５〜１７ コンタクトホール 5 Ti thin film 6 TiN thin film (lower conductive layer) 7 Ti thin film (upper conductive layer) (third wiring material) 8 First wiring 9 Second wiring 10 Laminated wiring (wiring structure) 11-13 Interlayer insulation film 14 Resist pattern 15 to 17 contact holes

フロントページの続き (56)参考文献 特開 平７−74171（ＪＰ，Ａ) 特開 平６−268075（ＪＰ，Ａ) 特開 平５−190551（ＪＰ，Ａ) 特開 平２−12859（ＪＰ，Ａ) 特開 平６−275618（ＪＰ，Ａ) 特開 平７−135250（ＪＰ，Ａ) 特開 平７−297281（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3213 C23F 1/12 H01L 21/28 H01L 21/302 H01L 21/3205 Continuation of front page (56) Reference JP-A-7-74171 (JP, A) JP-A-6-268075 (JP, A) JP-A-5-190551 (JP, A) JP-A-2-12859 (JP , A) JP-A-6-275618 (JP, A) JP-A-7-135250 (JP, A) JP-A-7-297281 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB) Name) H01L 21/3213 C23F 1/12 H01L 21/28 H01L 21/302 H01L 21/3205

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１配線の上に、この第１配線よりも反
射率の低い第２配線を有し、且つ、前記第２配線が異な
る２種以上の導電物質による積層体である配線構造を基
板上に形成する工程と、 この配線構造を絶縁膜で覆う工程と、 リソグラフィー技術及び第１のエッチング技術を用い
て、前記絶縁膜をエッチングし、前記積層体のうちの最
下層を除く層に達するコンタクトホールを形成する工程
と、前記第１のエッチング技術とは異なる 第２のエッチング
技術を用いて、前記積層体の表面をエッチングし、前記
積層体のうちの最下層を除く層よりも下層の導電物質を
露出させる工程と、を含むことを特徴とした半導体装置
の製造方法。 1. An upper surface of the first wiring, which is opposite to the first wiring.
It has a second wiring with a low emissivity, and the second wiring is different.
Forming a wiring structure, which is a laminate of two or more kinds of conductive materials, on the substrate; covering the wiring structure with an insulating film; and using a lithography technique and a first etching technique to form the insulating film. Etch the top of the stack
Forming a contact hole reaching the layers except the underlayer, and the first etching techniques using different second etching techniques to etch the surface of the laminate, the
And a step of exposing a conductive material in a layer lower than a layer other than the lowermost layer of the stacked body, the method for manufacturing a semiconductor device. 【請求項２】 前記第１のエッチング技術を用いた工程
と、第２のエッチング技術を用いた工程との間に、リソ
グラフィーで用いたレジストを酸素系のガスを用いてア
ッシングする工程を設けたことを特徴とする請求項１に
記載の半導体装置の製造方法。2. A step of ashing a resist used in lithography with an oxygen-based gas is provided between the step using the first etching technique and the step using the second etching technique. The method for manufacturing a semiconductor device according to claim 1 , wherein: 【請求項３】 前記第１のエッチング技術としてドライ
エッチング技術を用い、前記第２のエッチング技術とし
てスパッタエッチング技術を用いることを特徴とした請
求項１又は２に記載の半導体装置の製造方法。3. A contract characterized in that a dry etching technique is used as the first etching technique and a sputter etching technique is used as the second etching technique.
The method for manufacturing a semiconductor device according to claim 1 or 2 . 【請求項４】 前記ドライエッチングの際に、ＣＦ系の
ガスをエッチャントとして用いたことを特徴とした請求
項３に記載の半導体装置の製造方法。During wherein said dry etching was characterized by using the CF-based gas as an etchant according
Item 4. A method of manufacturing a semiconductor device according to item 3 .