JP3370062B2 - 対称差分位相偏移キーイング（ｓｄｐｓｋ）変調フォーマットに対するマルチチップ・データ検出器 - Google Patents
対称差分位相偏移キーイング（ｓｄｐｓｋ）変調フォーマットに対するマルチチップ・データ検出器Info
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- JP3370062B2 JP3370062B2 JP2000192535A JP2000192535A JP3370062B2 JP 3370062 B2 JP3370062 B2 JP 3370062B2 JP 2000192535 A JP2000192535 A JP 2000192535A JP 2000192535 A JP2000192535 A JP 2000192535A JP 3370062 B2 JP3370062 B2 JP 3370062B2
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- Japan
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- vector
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- chip
- bits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】本発明は、政府の援護により米合衆国空軍
宇宙ミサイル・システム・センターにより許与された契
約第Ｆ０４７０１−９７−Ｃ−００２５号の下になされ
た。政府は、本発明における幾つかの権利を有する。
宇宙ミサイル・システム・センターにより許与された契
約第Ｆ０４７０１−９７−Ｃ−００２５号の下になされ
た。政府は、本発明における幾つかの権利を有する。
【０００２】
【発明の属する技術分野】本発明は、対称差分位相偏移
キーイング（SＤＰＳK）または対称差分四位相偏移キー
イング（ＳＤＱＰSK）データを復号する効率的なマルチ
チップ・データ検出技術に関し、特に、性能を改善する
ためマルチチップ観察間隔を用いる対称差分位相偏移キ
ーイング（ＳＤＰＳK）または対称微分四位相偏移キー
イング（ＳＤＱＰＳK）変調フォーマットに対するマル
チチップ・データ検出器設計に関する。
キーイング（SＤＰＳK）または対称差分四位相偏移キー
イング（ＳＤＱＰSK）データを復号する効率的なマルチ
チップ・データ検出技術に関し、特に、性能を改善する
ためマルチチップ観察間隔を用いる対称差分位相偏移キ
ーイング（ＳＤＰＳK）または対称微分四位相偏移キー
イング（ＳＤＱＰＳK）変調フォーマットに対するマル
チチップ・データ検出器設計に関する。
【０００３】
【従来の技術】一般に、モバイル・チャネル上のデータ
を検出するための幾つかのデータ検出手法が知られる。
一般的な技術は、最良のシステム性能のためのコヒーレ
ント検出として知られる。システムの簡潔および構成の
堅牢さが最良のシステム性能の達成にまして優先する用
途のためのコヒーレント検出に対する代替策は、差分デ
ータ検出手法である。差分データ検出手法は、多重経路
フェージング・チャネルにおける著しい性能損失を低減
する。
を検出するための幾つかのデータ検出手法が知られる。
一般的な技術は、最良のシステム性能のためのコヒーレ
ント検出として知られる。システムの簡潔および構成の
堅牢さが最良のシステム性能の達成にまして優先する用
途のためのコヒーレント検出に対する代替策は、差分デ
ータ検出手法である。差分データ検出手法は、多重経路
フェージング・チャネルにおける著しい性能損失を低減
する。
【０００４】過去において、差分位相偏移キーイング変
調フォーマットのデータの従来の差分検出は、２つの連
続的なシンボル間隔の受取られた位相を比較し２つの位
相間の差に基いて多重レベルの決定を行うことによって
達成されてきた。しかし、従来のシンボル間の差分検出
は、理想的なコヒーレント検出に比して、同様に性能の
ペナルティ（所与のビット・エラー・レートにおいて更
に要求される信号／雑音比ＳＮＲ）を免れない。この性
能のペナルティ量は、位相数に比例し、かつ位相数が実
質的に大きいときに著しくなる。
調フォーマットのデータの従来の差分検出は、２つの連
続的なシンボル間隔の受取られた位相を比較し２つの位
相間の差に基いて多重レベルの決定を行うことによって
達成されてきた。しかし、従来のシンボル間の差分検出
は、理想的なコヒーレント検出に比して、同様に性能の
ペナルティ（所与のビット・エラー・レートにおいて更
に要求される信号／雑音比ＳＮＲ）を免れない。この性
能のペナルティ量は、位相数に比例し、かつ位相数が実
質的に大きいときに著しくなる。
【０００５】簡単かつ堅牢な差分検出の実現を維持しな
がら従来のシンボル間の差分検出手法の性能を強化する
１つの方法は、シンボル間の検出とは対照的に幾つかの
シンボルについて統合決定を同時に行うと同時に、２つ
のシンボル間隔より長い多くのシンボル観察間隔を用い
ることである。多シンボル（マルチチップ）差分検出の
一般的概念および性能は、参考のため本文に援用される
Ｄ．ＤｉｖｓａｌａｒおよびＭ．K．Ｓｉｍｏｎの「Ｍ
ＰＳKの多シンボル差分検出（Ｍｕｌｔｉｐｌｅ−Ｓｙ
ｍｂｏｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｅｔｅｃｔｉ
ｏｎ Ｏｆ ＭＰＳK）」（ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、１
９９０年３月）に開示される。基本的には、マルチチッ
プ差分検出手法は、比較的長い間隔にわたりシンボルを
観察して比較的低い誤り率で著しい性能利得を生じる。
「多数決ルール」処理による２チップの差分検出、３チ
ップの差分検出および４チップの差分検出のような対称
差分位相偏移キーイング（ＳＤＰＳK）変調フォーマッ
トに対する種々のマルチチップの差分検出方式について
は、参考のため本文に援用されるＤ．Ｓａｍｍｏｎｓの
「ＳＤＰＳK復調のための多シンボル検出方式（Ｍｕｌ
ｔｉ−Ｓｙｍｂｏｌ Ｄｅｔｅｃｔｉｏｎ Ｓｃｈｅｍ
ｅｓ ｆｏｒ ＳＤＰＳK Ｄｅｍｏｄｕｌａｔｉｏ
ｎ）」（ＩＯＣ，ＭＤＲ−０２−Ｍ１００１−１１８、
１９９２年１１月）において記述される。４チップの差
分検出は、ハードウエアの複雑さにほとんど影響なく最
も著しい性能利得を提供する。しかし、観察間隔が更に
増大されると、差分検出の性能は改善するがハードウエ
アの複雑さが劇的に大きくなるおそれがある。
がら従来のシンボル間の差分検出手法の性能を強化する
１つの方法は、シンボル間の検出とは対照的に幾つかの
シンボルについて統合決定を同時に行うと同時に、２つ
のシンボル間隔より長い多くのシンボル観察間隔を用い
ることである。多シンボル（マルチチップ）差分検出の
一般的概念および性能は、参考のため本文に援用される
Ｄ．ＤｉｖｓａｌａｒおよびＭ．K．Ｓｉｍｏｎの「Ｍ
ＰＳKの多シンボル差分検出（Ｍｕｌｔｉｐｌｅ−Ｓｙ
ｍｂｏｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｅｔｅｃｔｉ
ｏｎ Ｏｆ ＭＰＳK）」（ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、１
９９０年３月）に開示される。基本的には、マルチチッ
プ差分検出手法は、比較的長い間隔にわたりシンボルを
観察して比較的低い誤り率で著しい性能利得を生じる。
「多数決ルール」処理による２チップの差分検出、３チ
ップの差分検出および４チップの差分検出のような対称
差分位相偏移キーイング（ＳＤＰＳK）変調フォーマッ
トに対する種々のマルチチップの差分検出方式について
は、参考のため本文に援用されるＤ．Ｓａｍｍｏｎｓの
「ＳＤＰＳK復調のための多シンボル検出方式（Ｍｕｌ
ｔｉ−Ｓｙｍｂｏｌ Ｄｅｔｅｃｔｉｏｎ Ｓｃｈｅｍ
ｅｓ ｆｏｒ ＳＤＰＳK Ｄｅｍｏｄｕｌａｔｉｏ
ｎ）」（ＩＯＣ，ＭＤＲ−０２−Ｍ１００１−１１８、
１９９２年１１月）において記述される。４チップの差
分検出は、ハードウエアの複雑さにほとんど影響なく最
も著しい性能利得を提供する。しかし、観察間隔が更に
増大されると、差分検出の性能は改善するがハードウエ
アの複雑さが劇的に大きくなるおそれがある。
【０００６】
【発明が解決しようとする課題】マルチチップの差分検
出を行うためには、受取られた位相ストリングが１組の
格納された理想的パターンと比較され、どのシンボル・
セットが受取られたかについて決定が行われる。現在、
マルチチップ差分検出のため利用可能な方法は２つあ
る。第１の方法は、格納された１組のシンボル・セット
に指標を与えるテーブル索引手法に関する。受取られた
ベクトルのデータ・ビットとパリティ・ビットとをデー
タ検出のため理想的なベクトルに関してマッピングする
ために、読出し専用メモリ（ＲＯＭ）が用いられる。第
２の方法は、受取られた位相を理想的パターンと比較し
最大の確度に基いて検出するため１つずつ比較する手法
に関する。しかし、これらの手法はそれぞれ、ハードウ
エア集約的であると共に電力集約的である。
出を行うためには、受取られた位相ストリングが１組の
格納された理想的パターンと比較され、どのシンボル・
セットが受取られたかについて決定が行われる。現在、
マルチチップ差分検出のため利用可能な方法は２つあ
る。第１の方法は、格納された１組のシンボル・セット
に指標を与えるテーブル索引手法に関する。受取られた
ベクトルのデータ・ビットとパリティ・ビットとをデー
タ検出のため理想的なベクトルに関してマッピングする
ために、読出し専用メモリ（ＲＯＭ）が用いられる。第
２の方法は、受取られた位相を理想的パターンと比較し
最大の確度に基いて検出するため１つずつ比較する手法
に関する。しかし、これらの手法はそれぞれ、ハードウ
エア集約的であると共に電力集約的である。
【０００７】従って、本発明の種々の実施の形態は、改
善された更に効率的なマルチチップ差分検出手法と、著
しい性能利得と、ゲート・カウント、電力消費および処
理速度に関して効率的なハードウエア構成とを有する対
称差分位相偏移キーイング（ＳＤＰＳK）変調フォーマ
ットのデータを復号するマルチチップ・データ検出器フ
ォーマットとに関するものである。
善された更に効率的なマルチチップ差分検出手法と、著
しい性能利得と、ゲート・カウント、電力消費および処
理速度に関して効率的なハードウエア構成とを有する対
称差分位相偏移キーイング（ＳＤＰＳK）変調フォーマ
ットのデータを復号するマルチチップ・データ検出器フ
ォーマットとに関するものである。
【０００８】
【課題を解決するための手段】本発明の種々の実施の形
態によれば、対称差分位相偏移キーイング（ＳＤＰＳ
K）フォーマットかあるいは対称差分四位相偏移キーイ
ング（ＳＤＱＰＳK）フォーマットのいずれかにおいて
変調される到来データを検出する改善されたデータ検出
器が提供される。当該データ検出器は、予め定めた数の
データ・ビットとパリティ・ビットの受取られたベクト
ルを生じるためにマルチチップの観察間隔において到来
する変調データの少なくとも４つの連続する入力位相の
位相角をコード化するよう構成された位相角エンコーダ
と、１組の理想的ベクトルで受取られたベクトルをマッ
ピングすることにより多重ビット決定を生じるために受
取られたベクトルを復号するように構成されたデコーダ
と、マルチチップの観察間隔において到来する変調デー
タから最終的な検出シンボルを生じるために多数決ルー
ルにより多重ビット決定からビットの見積もりを選択す
るように構成された多数決ボータ（ｖｏｔｅｒ）とを含
んでいる。
態によれば、対称差分位相偏移キーイング（ＳＤＰＳ
K）フォーマットかあるいは対称差分四位相偏移キーイ
ング（ＳＤＱＰＳK）フォーマットのいずれかにおいて
変調される到来データを検出する改善されたデータ検出
器が提供される。当該データ検出器は、予め定めた数の
データ・ビットとパリティ・ビットの受取られたベクト
ルを生じるためにマルチチップの観察間隔において到来
する変調データの少なくとも４つの連続する入力位相の
位相角をコード化するよう構成された位相角エンコーダ
と、１組の理想的ベクトルで受取られたベクトルをマッ
ピングすることにより多重ビット決定を生じるために受
取られたベクトルを復号するように構成されたデコーダ
と、マルチチップの観察間隔において到来する変調デー
タから最終的な検出シンボルを生じるために多数決ルー
ルにより多重ビット決定からビットの見積もりを選択す
るように構成された多数決ボータ（ｖｏｔｅｒ）とを含
んでいる。
【０００９】到来データが送信機からの対称差分位相偏
移キーイング（ＳＤＰＳK）フォーマットにおいて変調
されるならば、予め定めた数の受取られたベクトルは、
３つのデータ・ビットと３つのパリティ・ビットとに対
応する。マルチチップの観察間隔は、各シンボルが１ビ
ットを含む４チップの観察間隔に対応し、理想的ベクト
ルのセットは４チップの観察間隔にわたる８つの位相遷
移の確率に対応する。
移キーイング（ＳＤＰＳK）フォーマットにおいて変調
されるならば、予め定めた数の受取られたベクトルは、
３つのデータ・ビットと３つのパリティ・ビットとに対
応する。マルチチップの観察間隔は、各シンボルが１ビ
ットを含む４チップの観察間隔に対応し、理想的ベクト
ルのセットは４チップの観察間隔にわたる８つの位相遷
移の確率に対応する。
【００１０】ＳＤＰＳKデータ検出器の位相角エンコー
ダ・ブロックは、４チップの観察間隔において１チッ
プ、２チップおよび４チップだけ遅れた到来変調データ
の入力位相の位相角（位相角）を決定し、６ビットの受
取られたベクトルを生じる位相角をコード化するように
構成された複数の減算器およびＸＯＲゲートを含む。
ダ・ブロックは、４チップの観察間隔において１チッ
プ、２チップおよび４チップだけ遅れた到来変調データ
の入力位相の位相角（位相角）を決定し、６ビットの受
取られたベクトルを生じる位相角をコード化するように
構成された複数の減算器およびＸＯＲゲートを含む。
【００１１】ＳＤＰＳKデータ検出器のデコーダ・ブロ
ックは、復号動作のため位相角エンコーダ・ブロックか
らの受取られたベクトルを提供するように構成されたベ
クトル・ユニットと、受取られたベクトルのデータ・ビ
ットを受取るように構成された第１の選択ユニットと、
同じデータ・ビットを持つ理想ベクトルのパリティ・ビ
ットを提供するように構成された第１のＲＯＭルックア
ップ・テーブルと、受取られたベクトルのパリティ・ビ
ットと共にルックアップ出力間の不一致数をカウントす
るように構成された第１の不一致カウンタと、受取られ
たベクトルのパリティ・ビットを受取るように構成され
た第２の選択ユニットと、同じパリティ・ビットを持つ
理想ベクトルのデータ・ビットを提供するように構成さ
れた第２のＲＯＭと、受取られたベクトルのデータ・ビ
ットと共に同じルックアップ出力間の不一致数をカウン
トするように構成された第２の不一致カウンタと、並列
の多重ビット決定を生じるように受取られたベクトルに
最も近い理想ベクトルを拾うように構成されたコンパレ
ータとを含む。
ックは、復号動作のため位相角エンコーダ・ブロックか
らの受取られたベクトルを提供するように構成されたベ
クトル・ユニットと、受取られたベクトルのデータ・ビ
ットを受取るように構成された第１の選択ユニットと、
同じデータ・ビットを持つ理想ベクトルのパリティ・ビ
ットを提供するように構成された第１のＲＯＭルックア
ップ・テーブルと、受取られたベクトルのパリティ・ビ
ットと共にルックアップ出力間の不一致数をカウントす
るように構成された第１の不一致カウンタと、受取られ
たベクトルのパリティ・ビットを受取るように構成され
た第２の選択ユニットと、同じパリティ・ビットを持つ
理想ベクトルのデータ・ビットを提供するように構成さ
れた第２のＲＯＭと、受取られたベクトルのデータ・ビ
ットと共に同じルックアップ出力間の不一致数をカウン
トするように構成された第２の不一致カウンタと、並列
の多重ビット決定を生じるように受取られたベクトルに
最も近い理想ベクトルを拾うように構成されたコンパレ
ータとを含む。
【００１２】ＳＤＰＳKデータ検出器の多数決ボータ・
ブロックを用いて、同じシンボルの３つの決定について
投票する。多数決ボータ・ブロックは、３つのＡＮＤゲ
ートと１つのＯＲゲートとを必要とする。
ブロックを用いて、同じシンボルの３つの決定について
投票する。多数決ボータ・ブロックは、３つのＡＮＤゲ
ートと１つのＯＲゲートとを必要とする。
【００１３】到来データが対称差分四位相偏移キーイン
グ（ＳＤＱＰＳK）フォーマットで変調されるならば、
予め定めた数の受取られたベクトルは６つのデータ・ビ
ットと６つのパリティ・ビットとの１２ビットに対応す
る。マルチチップ観察間隔は，各シンボルが２ビットを
含む４チップ観察間隔に対応し、１組の理想ベクトルは
４チップ観察間隔における６４の位相遷移可能性に対応
する。
グ（ＳＤＱＰＳK）フォーマットで変調されるならば、
予め定めた数の受取られたベクトルは６つのデータ・ビ
ットと６つのパリティ・ビットとの１２ビットに対応す
る。マルチチップ観察間隔は，各シンボルが２ビットを
含む４チップ観察間隔に対応し、１組の理想ベクトルは
４チップ観察間隔における６４の位相遷移可能性に対応
する。
【００１４】ＳＤＱＰＳKデータ検出器の位相角エンコ
ーダ・ブロックは、４チップの観察間隔の間に１チッ
プ、２チップおよび３チップだけ遅れた到来変調データ
の入力位相の位相角を決定し、受取られたベクトルを生
じるため位相角をコード化するように構成された複数の
減算器とＸＯＲゲートとを含む。
ーダ・ブロックは、４チップの観察間隔の間に１チッ
プ、２チップおよび３チップだけ遅れた到来変調データ
の入力位相の位相角を決定し、受取られたベクトルを生
じるため位相角をコード化するように構成された複数の
減算器とＸＯＲゲートとを含む。
【００１５】ＳＤＱＰＳKデータ検出器のデコーダ・ブ
ロックは、復号動作のため位相角エンコーダ・ブロック
からの１２ビットの受取られたベクトルを提供するよう
に構成されたベクトル・ユニットと、受取られたベクト
ルの上位６ビット（データ・ビット）と受取られたベク
トルの上位６ビットの連続補数とを受取るように構成さ
れた第１の複数の選択ユニットと、同じデータ・ビット
を持つ理想ベクトルのパリティ・ビットを提供するよう
に構成された第１の複数のＲＯＭルックアップ・テーブ
ルと、受取られたベクトルのパリティ・ビットと共にル
ックアップ出力間の不一致数をカウントするように構成
された第１の複数の不一致カウンタと、受取られたベク
トルの下位の６ビット（パリティ・ビット）と受取られ
たベクトルの下位の６ビットの連続補数とを受取るよう
に構成された第２の複数の選択ユニットと、同じパリテ
ィ・ビットを持つ理想ベクトルのデータ・ビットを提供
するように構成された第２の複数のＲＯＭルックアップ
・テーブルと、受取られたベクトルのデータ・ビットと
共にルックアップ出力間の不一致数をカウントするよう
に構成された第２の複数の不一致カウンタと、到来変調
データからの並列な検出シンボルを生じるように１２ビ
ットの受取られたベクトルに最も近い理想ベクトルを拾
うように構成されたコンパレータとを含んでいる。
ロックは、復号動作のため位相角エンコーダ・ブロック
からの１２ビットの受取られたベクトルを提供するよう
に構成されたベクトル・ユニットと、受取られたベクト
ルの上位６ビット（データ・ビット）と受取られたベク
トルの上位６ビットの連続補数とを受取るように構成さ
れた第１の複数の選択ユニットと、同じデータ・ビット
を持つ理想ベクトルのパリティ・ビットを提供するよう
に構成された第１の複数のＲＯＭルックアップ・テーブ
ルと、受取られたベクトルのパリティ・ビットと共にル
ックアップ出力間の不一致数をカウントするように構成
された第１の複数の不一致カウンタと、受取られたベク
トルの下位の６ビット（パリティ・ビット）と受取られ
たベクトルの下位の６ビットの連続補数とを受取るよう
に構成された第２の複数の選択ユニットと、同じパリテ
ィ・ビットを持つ理想ベクトルのデータ・ビットを提供
するように構成された第２の複数のＲＯＭルックアップ
・テーブルと、受取られたベクトルのデータ・ビットと
共にルックアップ出力間の不一致数をカウントするよう
に構成された第２の複数の不一致カウンタと、到来変調
データからの並列な検出シンボルを生じるように１２ビ
ットの受取られたベクトルに最も近い理想ベクトルを拾
うように構成されたコンパレータとを含んでいる。
【００１６】
【発明の実施の形態】本発明およびそれに伴う多くの利
点の更に完全な理解は、同様な記号が同じかあるいは類
似の構成要素を示す添付図面に関して考察すれば以降の
詳細な記述により容易になろう。
点の更に完全な理解は、同様な記号が同じかあるいは類
似の構成要素を示す添付図面に関して考察すれば以降の
詳細な記述により容易になろう。
【００１７】本発明は、全ての形式の位相偏移キーイン
グ（ＰＳK）変調フォーマットおよびマルチチップ（Ｎ
−チップ）検出間隔における使用に適用できる。しか
し、簡潔さを目的として、本発明の範囲および構成が限
定されるものではないが、論議は主として対称差分位相
偏移キーイング（ＳＤＰＳK）および対称差分四位相偏
移キーイング（ＳＤＱＰＳK）変調フォーマットおよび
４チップ検出間隔の例示的な使用に向けられる。
グ（ＰＳK）変調フォーマットおよびマルチチップ（Ｎ
−チップ）検出間隔における使用に適用できる。しか
し、簡潔さを目的として、本発明の範囲および構成が限
定されるものではないが、論議は主として対称差分位相
偏移キーイング（ＳＤＰＳK）および対称差分四位相偏
移キーイング（ＳＤＱＰＳK）変調フォーマットおよび
４チップ検出間隔の例示的な使用に向けられる。
【００１８】まず、本発明の原理による対称差分位相偏
移キーイング（ＳＤＰＳK）変調フォーマットのマルチ
チップ検出の位相遷移を示す図面、特に図１を参照す
る。データ情報は、位相角において格納される。例え
ば、データ・シンボル「０」がチャネルに送られるなら
ば、通信トランスミッタのＳＤＰＳK変調器が送信位相
を９０°だけ増加させる。データ・シンボル「１」がチ
ャネルに送られるならば、ＳＤＰＳK変調器は送信位相
を９０°だけ減少させる。通信レシーバは、位相遷移が
生じるならば、送られるシンボルを検出するために用い
られる。
移キーイング（ＳＤＰＳK）変調フォーマットのマルチ
チップ検出の位相遷移を示す図面、特に図１を参照す
る。データ情報は、位相角において格納される。例え
ば、データ・シンボル「０」がチャネルに送られるなら
ば、通信トランスミッタのＳＤＰＳK変調器が送信位相
を９０°だけ増加させる。データ・シンボル「１」がチ
ャネルに送られるならば、ＳＤＰＳK変調器は送信位相
を９０°だけ減少させる。通信レシーバは、位相遷移が
生じるならば、送られるシンボルを検出するために用い
られる。
【００１９】例えば、４チップ検出においては、観察間
隔は４となる。各クロック・サイクルごとに、受取られ
る情報の４つの連続位相が捕捉され、通信トランスミッ
タにより送られべき３つのシンボルとして出力するよう
に通信レシーバにおいて処理される。４つの受取られる
位相間の関係が図１に示される。ここのチップ遅延ユニ
ットを用いて、１チップだけ入力位相φKを遅延する。
その結果、各クロック・サイクルに対する受取られた位
相情報が入力位相φKとして、１サイクル早く受取られ
た入力位相φK-1、２サイクル早く受取られた入力位相
φK-2、および３サイクル早く受取られた入力位相φK-3
として表わされる。
隔は４となる。各クロック・サイクルごとに、受取られ
る情報の４つの連続位相が捕捉され、通信トランスミッ
タにより送られべき３つのシンボルとして出力するよう
に通信レシーバにおいて処理される。４つの受取られる
位相間の関係が図１に示される。ここのチップ遅延ユニ
ットを用いて、１チップだけ入力位相φKを遅延する。
その結果、各クロック・サイクルに対する受取られた位
相情報が入力位相φKとして、１サイクル早く受取られ
た入力位相φK-1、２サイクル早く受取られた入力位相
φK-2、および３サイクル早く受取られた入力位相φK-3
として表わされる。
【００２０】図１に示されるように、４つの受取られた
位相間に合計６つの位相角があり、即ち、３つのシング
ル相遷移、２つのダブル相遷移および１つのトリプル相
遷移があり得る。３つのシングル相遷移は、入力位相が
φKからφK-1へ、φK-1からφK-2へ、およびφK-2から
φK-3へ遷移するときに生じる。同様に、２つのダブル
相遷移は、φKからφK-2へ、およびφK-1からφK-3へ遷
移するときに生じる。最後に、１つのトリプル相遷移
は、入力位相がφKからφK-3へ直接遷移するときに生じ
る。
位相間に合計６つの位相角があり、即ち、３つのシング
ル相遷移、２つのダブル相遷移および１つのトリプル相
遷移があり得る。３つのシングル相遷移は、入力位相が
φKからφK-1へ、φK-1からφK-2へ、およびφK-2から
φK-3へ遷移するときに生じる。同様に、２つのダブル
相遷移は、φKからφK-2へ、およびφK-1からφK-3へ遷
移するときに生じる。最後に、１つのトリプル相遷移
は、入力位相がφKからφK-3へ直接遷移するときに生じ
る。
【００２１】各位相角は、下記のルールに従って１ビッ
トでコード化される。
トでコード化される。
【００２２】●シングル相遷移：［０°，１８０°）→
「０」；［１８０°，３６０°）→「１」 ●ダブル相遷移：［０°，９０°）または［２７０°，
３６０°）→［０］；［９０°，２７０°）→「１」 ●トリプル相遷移：［０°，１８０°）→［０］；［１
８０°，３６０°）→「１」 便宜上、全ての負の位相角が３６０°を加えることによ
り正へ変換されている。コード化された６ビットの結果
は、ｒ（太字；以下同じ）により表わされる受取られた
ベクトルと呼ばれる。受取られたベクトルｒの最初の３
ビットはデータ・ビットであり、受取られたベクトルの
最後の３ビットはパリティ・ビットである。
「０」；［１８０°，３６０°）→「１」 ●ダブル相遷移：［０°，９０°）または［２７０°，
３６０°）→［０］；［９０°，２７０°）→「１」 ●トリプル相遷移：［０°，１８０°）→［０］；［１
８０°，３６０°）→「１」 便宜上、全ての負の位相角が３６０°を加えることによ
り正へ変換されている。コード化された６ビットの結果
は、ｒ（太字；以下同じ）により表わされる受取られた
ベクトルと呼ばれる。受取られたベクトルｒの最初の３
ビットはデータ・ビットであり、受取られたベクトルの
最後の３ビットはパリティ・ビットである。
【００２３】一例として、到来位相がφK-3＝０°、φ
K-2＝９０°、φK-1＝１８０°およびφK＝９０°であ
るならば、位相角は下記のように与えられる。
K-2＝９０°、φK-1＝１８０°およびφK＝９０°であ
るならば、位相角は下記のように与えられる。
【００２４】φK-2−φK-3＝［９０°−０°＝９０
°］、これは（「０」）としてコード化され、φK-1−
φK-2＝［１８０°−９０°＝９０°］、これは
（「０」）としてコード化され、φK−φK-1＝［９０°
−１８０°＝２７０°］、これは（「１」）としてコー
ド化され、φK−φK-2＝［９０°−９０°＝０°］、こ
れは（「０」）としてコード化され、φK-1−φK-3＝
［１８０°−０°＝１８０°］、これは（「１」）とし
てコード化され、φK−φK-3＝［９０°−０°＝９０
°］、これは（「０」）としてコード化される。
°］、これは（「０」）としてコード化され、φK-1−
φK-2＝［１８０°−９０°＝９０°］、これは
（「０」）としてコード化され、φK−φK-1＝［９０°
−１８０°＝２７０°］、これは（「１」）としてコー
ド化され、φK−φK-2＝［９０°−９０°＝０°］、こ
れは（「０」）としてコード化され、φK-1−φK-3＝
［１８０°−０°＝１８０°］、これは（「１」）とし
てコード化され、φK−φK-3＝［９０°−０°＝９０
°］、これは（「０」）としてコード化される。
【００２５】従って、当例で述べるように、４つの受取
られた位相φK、φK-1、φK-2およびφK-3間の６つの入
力位相角に基いて受取られたベクトルｒは、（０，０，
１，０，１，０）として特徴付けられる。
られた位相φK、φK-1、φK-2およびφK-3間の６つの入
力位相角に基いて受取られたベクトルｒは、（０，０，
１，０，１，０）として特徴付けられる。
【００２６】次に、本発明の原理により構成された対称
差分位相偏移キーイング（ＳＤＰＳK）変調フォーマッ
トのデータを復号するデータ検出器のブロック・レベル
図を示す図２に転じる。図２に示されるように、ＳＤＰ
ＳKデータ検出器は、複数のチップ遅延ユニット２〜６
と、位相角エンコーダ・ブロック１０と、デコーダ・ブ
ロック２０と、ＭＪ多数決ボータ・ブロック３０とを含
んでいる。図１に示される個々の１チップ遅延ユニット
２、４、６は、４つの結果位相φK、φK-1、φ K-2、φ
K-3を含む各クロック・サイクルに対する受取られた位
相情報が位相角エンコーダ・ブロック１０へ入力される
ことを保証するため、１チップ、２チップおよび３チッ
プだけ入力位相φKを遅延させるために用いられる。位
相角エンコーダ・ブロック１０は、コード化された６ビ
ットの受取られたｒで表わされるベクトルを取得するた
めに、４つの受取られた位相φK、φK-1、φK-2および
φK-3間の６つの位相角を決定し、図１に関して述べた
ように位相遷移に基く各位相角をコード化するように構
成される。デコーダ・ブロック２０は、到来する受取ら
れたベクトルｒをｖ（太字；以下同様）で表わされる１
組の理想ベクトルでマッピングすることにより、コード
化された６ビットの受取られたベクトルから通信トラン
スミッタにより送られる３つの結果的なシンボルを検出
するよう構成される。
差分位相偏移キーイング（ＳＤＰＳK）変調フォーマッ
トのデータを復号するデータ検出器のブロック・レベル
図を示す図２に転じる。図２に示されるように、ＳＤＰ
ＳKデータ検出器は、複数のチップ遅延ユニット２〜６
と、位相角エンコーダ・ブロック１０と、デコーダ・ブ
ロック２０と、ＭＪ多数決ボータ・ブロック３０とを含
んでいる。図１に示される個々の１チップ遅延ユニット
２、４、６は、４つの結果位相φK、φK-1、φ K-2、φ
K-3を含む各クロック・サイクルに対する受取られた位
相情報が位相角エンコーダ・ブロック１０へ入力される
ことを保証するため、１チップ、２チップおよび３チッ
プだけ入力位相φKを遅延させるために用いられる。位
相角エンコーダ・ブロック１０は、コード化された６ビ
ットの受取られたｒで表わされるベクトルを取得するた
めに、４つの受取られた位相φK、φK-1、φK-2および
φK-3間の６つの位相角を決定し、図１に関して述べた
ように位相遷移に基く各位相角をコード化するように構
成される。デコーダ・ブロック２０は、到来する受取ら
れたベクトルｒをｖ（太字；以下同様）で表わされる１
組の理想ベクトルでマッピングすることにより、コード
化された６ビットの受取られたベクトルから通信トラン
スミッタにより送られる３つの結果的なシンボルを検出
するよう構成される。
【００２７】３つのシンボルの期間、８つの理想ベクト
ルに対応する８つの理想位相遷移パターンがあり得る。
換言すれば、３つのシンボル（３ビット）がＳＤＰＳK
変調フォーマットで復号されるから、合計２3、即ち８
つの理想ベクトルがあり得、ｖは３ビットの決定
ｂK-2、ｂK-1、ｂKを生じるための変数である。デコー
ダ・ブロック２０は、到来するベクトルｒを、３ビット
の決定ｂK-2、ｂK-1、ｂKを生じるために少なくとも距
離ｒを持つ対応する理想ベクトルｖへマップする。並列
の３ビット決定ｂK-2、ｂK-1、ｂKは、３チップだけ保
持され、次いで、第１のチップの間ｂKを、第２のチッ
プの間ｂK-1を、第３のチップの間はｂK-2を逐次出力す
る。チップ遅延ユニット３および５は、同じシンボルの
３つ全ての決定が多数決ボータ・ブロック３０に対して
同時に入力されることを保証するために用いられる。多
数決ボータ・ブロック３０は、「多数決ルール」により
チップ間隔の間最後のビット決定として、最大で３つの
シンボルから２倍生じるビット見積もりを選択するため
に用いられる。
ルに対応する８つの理想位相遷移パターンがあり得る。
換言すれば、３つのシンボル（３ビット）がＳＤＰＳK
変調フォーマットで復号されるから、合計２3、即ち８
つの理想ベクトルがあり得、ｖは３ビットの決定
ｂK-2、ｂK-1、ｂKを生じるための変数である。デコー
ダ・ブロック２０は、到来するベクトルｒを、３ビット
の決定ｂK-2、ｂK-1、ｂKを生じるために少なくとも距
離ｒを持つ対応する理想ベクトルｖへマップする。並列
の３ビット決定ｂK-2、ｂK-1、ｂKは、３チップだけ保
持され、次いで、第１のチップの間ｂKを、第２のチッ
プの間ｂK-1を、第３のチップの間はｂK-2を逐次出力す
る。チップ遅延ユニット３および５は、同じシンボルの
３つ全ての決定が多数決ボータ・ブロック３０に対して
同時に入力されることを保証するために用いられる。多
数決ボータ・ブロック３０は、「多数決ルール」により
チップ間隔の間最後のビット決定として、最大で３つの
シンボルから２倍生じるビット見積もりを選択するため
に用いられる。
【００２８】本発明の原理による対称差分位相偏移キー
イング（ＳＤＰＳK）変調フォーマットのデータを復号
するためのデータ検出器の構成例が，図３に示される。
図３に示されるように、位相角エンコーダ・ブロック１
０は、ｒで表わされた到来する受取られたベクトルを生
じるため用いられる、複数の加算器（減算器）１２ａ、
１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、およびＸＯ
Ｒゲート１４、１６を含んでいる。デコーダ・ブロック
２０は、簡単な６４×３読出し専用メモリ（ＲＯＭ）を
用いて実現された４チップ・デコーダである。多数決ボ
ータ・ブロック３０は、結果のビット決定を生じるため
「多数決ルール」を用いて最終決定を行うための３対１
出力論理回路を含む。例えば、入力３ビット決定（１，
０，１）は、「１」の最終ビット決定を結果として得
る。
イング（ＳＤＰＳK）変調フォーマットのデータを復号
するためのデータ検出器の構成例が，図３に示される。
図３に示されるように、位相角エンコーダ・ブロック１
０は、ｒで表わされた到来する受取られたベクトルを生
じるため用いられる、複数の加算器（減算器）１２ａ、
１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、およびＸＯ
Ｒゲート１４、１６を含んでいる。デコーダ・ブロック
２０は、簡単な６４×３読出し専用メモリ（ＲＯＭ）を
用いて実現された４チップ・デコーダである。多数決ボ
ータ・ブロック３０は、結果のビット決定を生じるため
「多数決ルール」を用いて最終決定を行うための３対１
出力論理回路を含む。例えば、入力３ビット決定（１，
０，１）は、「１」の最終ビット決定を結果として得
る。
【００２９】特に、位相角エンコーダ・ブロック１０の
第１の加算器１２ａは、２チップだけ遅れた入力位相と
３チップだけ遅れた入力位相との位相角φK-2―φK-3を
決定するために用いられる。位相角φK-2−φK-3に対応
するコード化ビットが、その最上位ビット「ＭＳＢ」に
照らして４チップ・デコーダ２０へ与えられる。同様
に、第２の加算器１２ｂは、１チップだけ遅れた入力位
相と２チップだけ遅れた入力位相との位相角φK-1−φ
K-2を決定するために用いられる。位相角φK-1−φK-2
に対応するコード化ビットは、その最上位ビット「ＭＳ
Ｂ」に照らして４チップ・デコーダ２０へ与えられる。
第３の加算器１２ｃは、ある入力位相と１チップだけ遅
れた入力位相との位相角φK−φK-1を決定するために用
いられる。位相角φK−φK-1に対応するコード化ビット
は、その最上位ビット「ＭＳＢ」に照らして４チップ・
デコーダ２０へ与えられる。第４の加算器１２ｄは、１
つの入力位相と、２チップだけ遅れた入力位相との位相
角φK−φK-2を決定するために用いられる。第１のＸＯ
Ｒゲート１４は、最上位ビット「ＭＳＢ」と第２の最上
位ビット「第２のＭＳＢ」とを組合わせて位相角φK−
φK-2に対応するコード化ビットを４チップ・デコーダ
２０へ与えるために用いられる。第５の加算器１２ｅ
は、１チップだけ遅れた入力位相と２チップだけ遅れた
入力位相との位相角φK-1−φK-3を決定するために用い
られる。第２のＸＯＲゲート１６は、第１の最上位ビッ
ト「ＭＳＢ」と第２の最上位ビット「第２のＭＳＢ」と
を組合わせて位相角φK-1−φK-3に対応するコード化ビ
ットを４チップ・デコーダ２０へ与えるために用いられ
る。第６の加算器１２ｆは、１つの入力位相と２チップ
だけ遅れた入力位相との位相角φK−φK-3を決定するた
めに用いられる。位相角φK−φK-3に対応するコード化
ビットが４チップ・デコーダ２０へ与えられる。４チッ
プ・デコーダ２０へ与えられる全てのコード化ビット
は、コード化されたｒにより表わされる６ビットの受取
られたベクトルｒ（ｒ0、ｒ1、ｒ2、ｒ3、ｒ4、ｒ5）と
して特徴付けられる。
第１の加算器１２ａは、２チップだけ遅れた入力位相と
３チップだけ遅れた入力位相との位相角φK-2―φK-3を
決定するために用いられる。位相角φK-2−φK-3に対応
するコード化ビットが、その最上位ビット「ＭＳＢ」に
照らして４チップ・デコーダ２０へ与えられる。同様
に、第２の加算器１２ｂは、１チップだけ遅れた入力位
相と２チップだけ遅れた入力位相との位相角φK-1−φ
K-2を決定するために用いられる。位相角φK-1−φK-2
に対応するコード化ビットは、その最上位ビット「ＭＳ
Ｂ」に照らして４チップ・デコーダ２０へ与えられる。
第３の加算器１２ｃは、ある入力位相と１チップだけ遅
れた入力位相との位相角φK−φK-1を決定するために用
いられる。位相角φK−φK-1に対応するコード化ビット
は、その最上位ビット「ＭＳＢ」に照らして４チップ・
デコーダ２０へ与えられる。第４の加算器１２ｄは、１
つの入力位相と、２チップだけ遅れた入力位相との位相
角φK−φK-2を決定するために用いられる。第１のＸＯ
Ｒゲート１４は、最上位ビット「ＭＳＢ」と第２の最上
位ビット「第２のＭＳＢ」とを組合わせて位相角φK−
φK-2に対応するコード化ビットを４チップ・デコーダ
２０へ与えるために用いられる。第５の加算器１２ｅ
は、１チップだけ遅れた入力位相と２チップだけ遅れた
入力位相との位相角φK-1−φK-3を決定するために用い
られる。第２のＸＯＲゲート１６は、第１の最上位ビッ
ト「ＭＳＢ」と第２の最上位ビット「第２のＭＳＢ」と
を組合わせて位相角φK-1−φK-3に対応するコード化ビ
ットを４チップ・デコーダ２０へ与えるために用いられ
る。第６の加算器１２ｆは、１つの入力位相と２チップ
だけ遅れた入力位相との位相角φK−φK-3を決定するた
めに用いられる。位相角φK−φK-3に対応するコード化
ビットが４チップ・デコーダ２０へ与えられる。４チッ
プ・デコーダ２０へ与えられる全てのコード化ビット
は、コード化されたｒにより表わされる６ビットの受取
られたベクトルｒ（ｒ0、ｒ1、ｒ2、ｒ3、ｒ4、ｒ5）と
して特徴付けられる。
【００３０】４チップ・デコーダ２０は、１組の理想ベ
クトルｒを含む。理想ベクトルｖは、無雑音環境におけ
る４チップの検出間隔にわたる全位相の遷移確率を含
む。４チップ・デコーダ２０には、下記のように、理想
ベクトルのマッピング指令および３ビットの決定
ｂK-2、ｂK-1、ｂKもまた含まれる。
クトルｒを含む。理想ベクトルｖは、無雑音環境におけ
る４チップの検出間隔にわたる全位相の遷移確率を含
む。４チップ・デコーダ２０には、下記のように、理想
ベクトルのマッピング指令および３ビットの決定
ｂK-2、ｂK-1、ｂKもまた含まれる。
【００３１】
【表１】
【００３２】３つの結果的シンボルの期間中、８つの理
想ベクトルが存在する。これら８つの理想ベクトルは、
図４に示される。到来するベクトルｒが雑音を含むなら
ば、４チップ・デコーダ２０は、到来ベクトルｒをこの
ｒと最小距離の対応する理想ベクトルｖへマップする。
理想ベクトルｖが見出されると、４チップ・デコーダ２
０は、理想ベクトルからの１対１のマッピング指令に従
って３ビットの決定ｂ K-2、ｂK-1、ｂKを並列に出力す
る。例えば、対応する理想ベクトル「０，０，１，０，
１，０」が図４に示されるように見出されるならば、
「０，０，１」の並列３ビット決定ｂK-2、ｂK-1、ｂK
が生成される。同様に、対応する理想ベクトル「１，
０，１，０，０，１」が見出されるならば、「１，０，
１」の並列３ビット決定ｂK-2、ｂK-1、ｂKが生成され
る。
想ベクトルが存在する。これら８つの理想ベクトルは、
図４に示される。到来するベクトルｒが雑音を含むなら
ば、４チップ・デコーダ２０は、到来ベクトルｒをこの
ｒと最小距離の対応する理想ベクトルｖへマップする。
理想ベクトルｖが見出されると、４チップ・デコーダ２
０は、理想ベクトルからの１対１のマッピング指令に従
って３ビットの決定ｂ K-2、ｂK-1、ｂKを並列に出力す
る。例えば、対応する理想ベクトル「０，０，１，０，
１，０」が図４に示されるように見出されるならば、
「０，０，１」の並列３ビット決定ｂK-2、ｂK-1、ｂK
が生成される。同様に、対応する理想ベクトル「１，
０，１，０，０，１」が見出されるならば、「１，０，
１」の並列３ビット決定ｂK-2、ｂK-1、ｂKが生成され
る。
【００３３】各シンボルｂK-2、ｂK-1、ｂKは、３回検
出される。従って、多数決ボータ・ブロック３０を用い
て最終の検出を行う。多数決ボータ・ブロック３０は、
その入力に少なくとも２回現われたビットを出力する。
例えば、入力３ビットの決定「１，０，１」は、「１」
の最終検出を結果として生じる。多数決ボータの光ポン
ピング光方式は、有利なことに、ハードウエアの複雑さ
にほとんど影響を及ぼさずに著しい性能利得を提供す
る。結果として、多数決ボータ処理方式は、多数決ボー
タのない４チップ検出手法の性能と比較して７チップの
検出性能として示される。各シンボルｂK-2、ｂK-1、ｂ
Kが多数決ボータ・ブロック３０により３回検出される
ので、７チップの検出性能が示される。
出される。従って、多数決ボータ・ブロック３０を用い
て最終の検出を行う。多数決ボータ・ブロック３０は、
その入力に少なくとも２回現われたビットを出力する。
例えば、入力３ビットの決定「１，０，１」は、「１」
の最終検出を結果として生じる。多数決ボータの光ポン
ピング光方式は、有利なことに、ハードウエアの複雑さ
にほとんど影響を及ぼさずに著しい性能利得を提供す
る。結果として、多数決ボータ処理方式は、多数決ボー
タのない４チップ検出手法の性能と比較して７チップの
検出性能として示される。各シンボルｂK-2、ｂK-1、ｂ
Kが多数決ボータ・ブロック３０により３回検出される
ので、７チップの検出性能が示される。
【００３４】先に述べた判定アルゴリズムの完全例は、
下記のように表２に示されるように要約することができ
る。
下記のように表２に示されるように要約することができ
る。
【００３５】
【表２】
【００３６】最初の３列は、トランスミッタのデータを
表わし、即ち、ｓ、Δθおよびθが送信されたシンボ
ル、送信された位相角および送信された位相をそれぞれ
示している。列の残りは、検出器データを含み、即ち、
φ、Δφ、ｒ、ｖ、ｂおよびＳ d（ｒ、ｖ、ｂおよびＳd
は太字）が受取られた位相、受取られた位相角、受取ら
れたベクトル、理想ベクトル、デコーダ出力および検出
されたシンボル出力をそれぞれ示している。
表わし、即ち、ｓ、Δθおよびθが送信されたシンボ
ル、送信された位相角および送信された位相をそれぞれ
示している。列の残りは、検出器データを含み、即ち、
φ、Δφ、ｒ、ｖ、ｂおよびＳ d（ｒ、ｖ、ｂおよびＳd
は太字）が受取られた位相、受取られた位相角、受取ら
れたベクトル、理想ベクトル、デコーダ出力および検出
されたシンボル出力をそれぞれ示している。
【００３７】受取られた位相φが雑音が多く、第３の受
取られたベクトルｒ「０，１，１，１，０，０」は理想
ベクトルの組には対応せず、マッピング理想ベクトルｖ
が「０，１，１，１，０，１」であることが判る。１つ
の重要な事実は、最初の２つのシンボルと最後の２つの
シンボルの検出が３回より少なく、多数決ボータ・ブロ
ック３０は必要とされないことである。しかし、多数決
ボータ・ブロック３０が使用されると、第２および第３
のシンボルがそれぞれ１チップ遅延ユニット３および２
チップ遅延ユニット５を通過するが、第１のデコーダ出
力ビットは多数決ボータ・ブロック３０へ直進する。ｔ
＝２において、第３のシンボルは３回検出され（ｔ＝２
列において３つのゼロを参照）、そのため多数決ボータ
・ブロック３０は「０」を出力する。従って、Ｓd列の
３番目のエントリは「０」となる。図３に示されるよう
なＳＤＰＳＫデータ検出器に対する入力位相が無効にな
ったときでも、本発明によるＳＤＰＳＫデータ検出器に
より出力されたシンボルが通信トランスミッタにより送
られるべきシンボルと同じであることも判る。
取られたベクトルｒ「０，１，１，１，０，０」は理想
ベクトルの組には対応せず、マッピング理想ベクトルｖ
が「０，１，１，１，０，１」であることが判る。１つ
の重要な事実は、最初の２つのシンボルと最後の２つの
シンボルの検出が３回より少なく、多数決ボータ・ブロ
ック３０は必要とされないことである。しかし、多数決
ボータ・ブロック３０が使用されると、第２および第３
のシンボルがそれぞれ１チップ遅延ユニット３および２
チップ遅延ユニット５を通過するが、第１のデコーダ出
力ビットは多数決ボータ・ブロック３０へ直進する。ｔ
＝２において、第３のシンボルは３回検出され（ｔ＝２
列において３つのゼロを参照）、そのため多数決ボータ
・ブロック３０は「０」を出力する。従って、Ｓd列の
３番目のエントリは「０」となる。図３に示されるよう
なＳＤＰＳＫデータ検出器に対する入力位相が無効にな
ったときでも、本発明によるＳＤＰＳＫデータ検出器に
より出力されたシンボルが通信トランスミッタにより送
られるべきシンボルと同じであることも判る。
【００３８】図５は、本発明の原理による新たに生成さ
れたアルゴリズムを用いてＳＤＰＳＫデータ検出器のデ
コーダ・ブロック２０の構成例を示している。ＳＤＰＳ
Ｋデータ検出器のデコーダ・ブロック２０は、ベクトル
・ユニット２１、選択ユニット２３ａ、２３ｂ、読出し
専用メモリ（ＲＯＭ）ルックアップ・テーブル２５ａ、
２５ｂ、不一致カウンタ２７ａ、２７ｂ、およびコンパ
レータ２９を含んでいる。ベクトル・ユニット２１は、
復号動作のため位相角エンコーダ・ブロック１０から到
来ベクトルｒ＝［ｒ5、ｒ4、ｒ3、ｒ2、ｒ1、ｒ0］を受
取る。第１の選択ユニット２３ａは、ＲＯＭ２５ａが同
じデータ・ビット（ｖ2、ｖ1、ｖ0）を持つ理想ベクト
ルのパリティ・ビットを提供し不一致カウンタ２７ａが
ＲＯＭ出力と受取られたベクトルのパリティ・ビットと
の間の不一致数を決定即ちカウントするように、受取ら
れたベクトル（ｒ5、ｒ4、ｒ3）のデータ・ビットを受
取る。同様に、第２の選択ユニット２３ｂは、ＲＯＭ２
５ｂが同じパリティ・ビット（ｖ5、ｖ4、ｖ3）を持つ
理想ベクトルのデータ・ビットを提供し、不一致カウン
タ２７ｂがＲＯＭ出力と受取られたベクトルのデータ・
ビットとの間の不一致数を決定するように、受取られた
ベクトル（ｒ2、ｒ1、ｒ0）のパリティ・ビットを受取
る。コンパレータ２９は、並列３ビット決定ｂK-2、ｂ
K-1、ｂKを生じるため、受取られたベクトルｒに最も近
い理想ベクトルｖを拾うために用いられる。
れたアルゴリズムを用いてＳＤＰＳＫデータ検出器のデ
コーダ・ブロック２０の構成例を示している。ＳＤＰＳ
Ｋデータ検出器のデコーダ・ブロック２０は、ベクトル
・ユニット２１、選択ユニット２３ａ、２３ｂ、読出し
専用メモリ（ＲＯＭ）ルックアップ・テーブル２５ａ、
２５ｂ、不一致カウンタ２７ａ、２７ｂ、およびコンパ
レータ２９を含んでいる。ベクトル・ユニット２１は、
復号動作のため位相角エンコーダ・ブロック１０から到
来ベクトルｒ＝［ｒ5、ｒ4、ｒ3、ｒ2、ｒ1、ｒ0］を受
取る。第１の選択ユニット２３ａは、ＲＯＭ２５ａが同
じデータ・ビット（ｖ2、ｖ1、ｖ0）を持つ理想ベクト
ルのパリティ・ビットを提供し不一致カウンタ２７ａが
ＲＯＭ出力と受取られたベクトルのパリティ・ビットと
の間の不一致数を決定即ちカウントするように、受取ら
れたベクトル（ｒ5、ｒ4、ｒ3）のデータ・ビットを受
取る。同様に、第２の選択ユニット２３ｂは、ＲＯＭ２
５ｂが同じパリティ・ビット（ｖ5、ｖ4、ｖ3）を持つ
理想ベクトルのデータ・ビットを提供し、不一致カウン
タ２７ｂがＲＯＭ出力と受取られたベクトルのデータ・
ビットとの間の不一致数を決定するように、受取られた
ベクトル（ｒ2、ｒ1、ｒ0）のパリティ・ビットを受取
る。コンパレータ２９は、並列３ビット決定ｂK-2、ｂ
K-1、ｂKを生じるため、受取られたベクトルｒに最も近
い理想ベクトルｖを拾うために用いられる。
【００３９】図６は、本発明の原理によるＳＤＰＳＫデ
ータ検出器の多数決ボータ・ブロック３０の構成例を示
している。多数決ボータ・ブロック３０は、ｘ0、ｘ1、
ｘ2に関して表わされる並列３ビット決定ｂK-2、
ｂK-1、ｂK間に「多数決投票」を行うための複数のＡＮ
Ｄゲート３２ａ、３２ｂ、３２ｃと、ＯＲゲート３４と
から構成される。多数決ボータ・ブロック３０の最終的
な決定出力は、「ｙ」に関して表わされる。従って
「ｙ」は下記の論理式を用いて決定される。
ータ検出器の多数決ボータ・ブロック３０の構成例を示
している。多数決ボータ・ブロック３０は、ｘ0、ｘ1、
ｘ2に関して表わされる並列３ビット決定ｂK-2、
ｂK-1、ｂK間に「多数決投票」を行うための複数のＡＮ
Ｄゲート３２ａ、３２ｂ、３２ｃと、ＯＲゲート３４と
から構成される。多数決ボータ・ブロック３０の最終的
な決定出力は、「ｙ」に関して表わされる。従って
「ｙ」は下記の論理式を用いて決定される。
【００４０】ｙ＝ｘ2ｘ1＋ｘ2ｘ0＋ｘ1ｘ0
次に図７において、本発明の原理により構成された対称
差分四位相偏移キーイング（ＳＤＱＰＳＫ）変調フォー
マットのデータを復号するためのデータ検出器のブロッ
ク・レベル図が示される。４チップの対称差分四位相偏
移キーイング（ＳＤＱＰＳＫ）検出は、対称差分位相偏
移キーイング（ＳＤＰＳＫ）検出として類似のアルゴリ
ズムを用いる。しかし、対称差分四位相偏移キーイング
変調フォーマットは、送られるシンボル当たりのビット
数に関してＳＤＰＳＫ変調フォーマットとは異なる。Ｓ
ＤＱＰＳＫ￥変調フォーマットにおいては、ＳＤＰＳＫ
変調フォーマットの１ビット／シンボルとは対照的に、
送られるシンボル当たり２ビットが存在する。例えば、
データ・シンボル「００」がチャネル上に送られるなら
ば、通信トランスミッタのＳＤＱＰＳＫ変調器は４５°
だけ送信位相を増大する。データ・シンボル「０１」が
チャネル上に送信されるならば、ＳＤＱＰＳＫ変調器は
４５°だけ送信位相を減少する。データ・シンボル「１
０」がチャネル上に送信されるならば、ＳＤＱＰＳＫ変
調器は、１３５°だけ送信位相を増大する。同様に、デ
ータ・シンボル「１１」がチャネル上に送信されるなら
ば、ＳＤＱＰＳＫ変調器は、１３５°だけ送信位相を減
少する。通信レシーバは、位相遷移が生じると送られる
シンボルを検出するために用いられる。
差分四位相偏移キーイング（ＳＤＱＰＳＫ）変調フォー
マットのデータを復号するためのデータ検出器のブロッ
ク・レベル図が示される。４チップの対称差分四位相偏
移キーイング（ＳＤＱＰＳＫ）検出は、対称差分位相偏
移キーイング（ＳＤＰＳＫ）検出として類似のアルゴリ
ズムを用いる。しかし、対称差分四位相偏移キーイング
変調フォーマットは、送られるシンボル当たりのビット
数に関してＳＤＰＳＫ変調フォーマットとは異なる。Ｓ
ＤＱＰＳＫ￥変調フォーマットにおいては、ＳＤＰＳＫ
変調フォーマットの１ビット／シンボルとは対照的に、
送られるシンボル当たり２ビットが存在する。例えば、
データ・シンボル「００」がチャネル上に送られるなら
ば、通信トランスミッタのＳＤＱＰＳＫ変調器は４５°
だけ送信位相を増大する。データ・シンボル「０１」が
チャネル上に送信されるならば、ＳＤＱＰＳＫ変調器は
４５°だけ送信位相を減少する。データ・シンボル「１
０」がチャネル上に送信されるならば、ＳＤＱＰＳＫ変
調器は、１３５°だけ送信位相を増大する。同様に、デ
ータ・シンボル「１１」がチャネル上に送信されるなら
ば、ＳＤＱＰＳＫ変調器は、１３５°だけ送信位相を減
少する。通信レシーバは、位相遷移が生じると送られる
シンボルを検出するために用いられる。
【００４１】例えば、４チップ検出においては、受取ら
れた情報の４つの連続位相が捕捉され、通信トランスミ
ッタにより送られるべき３つのシンボルとして出力のた
め通信レシーバにおいて処理される。更に、４つの受取
られた位相間の関係は図１に示されるものと類似する。
入力位相φKを１チップだけ遅延させるために個々のチ
ップ遅延ユニットが用いられる。その結果、各クロック
・サイクルに対する受取られた位相情報は、入力位相φ
Kとして、１チップだけ遅れた入力位相φK-2、２チップ
だけ遅れた入力位相φK-2、および３チップだけ遅れた
入力位相φK-3として表わされる。
れた情報の４つの連続位相が捕捉され、通信トランスミ
ッタにより送られるべき３つのシンボルとして出力のた
め通信レシーバにおいて処理される。更に、４つの受取
られた位相間の関係は図１に示されるものと類似する。
入力位相φKを１チップだけ遅延させるために個々のチ
ップ遅延ユニットが用いられる。その結果、各クロック
・サイクルに対する受取られた位相情報は、入力位相φ
Kとして、１チップだけ遅れた入力位相φK-2、２チップ
だけ遅れた入力位相φK-2、および３チップだけ遅れた
入力位相φK-3として表わされる。
【００４２】同様に、４つの受取られた位相間に合計６
つの位相角、即ち、３つのシングル位相遷移、２つのダ
ブル位相遷移および１つのトリプル位相遷移が存在す
る。３つのシングル位相遷移は、φKからφK-1、φK-1
からφK-2、およびφK-2からφK -3へ入力位相が遷移す
るときに生じる。２つのダブル位相遷移は、入力位相が
φ KからφK-2へとφK-1からφK-3へ遷移するときに生じ
る。最後に、１つのトリプル位相遷移は、入力位相がφ
KからφK-3へ直接遷移するときに生じる。
つの位相角、即ち、３つのシングル位相遷移、２つのダ
ブル位相遷移および１つのトリプル位相遷移が存在す
る。３つのシングル位相遷移は、φKからφK-1、φK-1
からφK-2、およびφK-2からφK -3へ入力位相が遷移す
るときに生じる。２つのダブル位相遷移は、入力位相が
φ KからφK-2へとφK-1からφK-3へ遷移するときに生じ
る。最後に、１つのトリプル位相遷移は、入力位相がφ
KからφK-3へ直接遷移するときに生じる。
【００４３】受取られたベクトルｒは、各位相角が２ビ
ットで表わされるので、１２ビット・ベクトルであり得
る。従って、各位相角は、下記のルールに従ってビット
によりコード化される。
ットで表わされるので、１２ビット・ベクトルであり得
る。従って、各位相角は、下記のルールに従ってビット
によりコード化される。
【００４４】●シングル位相遷移：［０°，９０°）→
「００」；［９０°，１８０°）→「１０」 ［１８０°，２７０°）→「１１」；［２７０°，３６
０°）→「０１」 ●ダブル位相遷移：［０°，４５°）または［３１５
°，３６０°）→「００」；［４５°，１３５°）→
「１０」 ［１３５°，２２５°）→「１１」；［２２５°，３１
５°）→「０１」 ●トリプル位相遷移：［０°，９０°）→「００」；
［９０°，１８０°）→「０１」 ［１８０°，２７０°］→「１１」；［２７０°，３６
０°）→「０１」 受取られたベクトルの６つの最下位ビット（ＬＳＢ）は
パリティ・ビットを構成するが、受取られたベクトルｒ
の６つの最上位ビット（ＭＳＢ）はデータ・ビットを構
成する。ＳＤＱＰＳＫ変調フォーマットで復号される３
つのシンボル（６ビット）があるので、ＳＤＰＳＫ変調
フォーマットに対して要求される８つの理想ベクトルと
は対照的に、合計２6即ち６４の理想ベクトルがある。
「００」；［９０°，１８０°）→「１０」 ［１８０°，２７０°）→「１１」；［２７０°，３６
０°）→「０１」 ●ダブル位相遷移：［０°，４５°）または［３１５
°，３６０°）→「００」；［４５°，１３５°）→
「１０」 ［１３５°，２２５°）→「１１」；［２２５°，３１
５°）→「０１」 ●トリプル位相遷移：［０°，９０°）→「００」；
［９０°，１８０°）→「０１」 ［１８０°，２７０°］→「１１」；［２７０°，３６
０°）→「０１」 受取られたベクトルの６つの最下位ビット（ＬＳＢ）は
パリティ・ビットを構成するが、受取られたベクトルｒ
の６つの最上位ビット（ＭＳＢ）はデータ・ビットを構
成する。ＳＤＱＰＳＫ変調フォーマットで復号される３
つのシンボル（６ビット）があるので、ＳＤＰＳＫ変調
フォーマットに対して要求される８つの理想ベクトルと
は対照的に、合計２6即ち６４の理想ベクトルがある。
【００４５】図７に示されるように、ＳＤＱＰＳＫデー
タ検出器は、複数のチップ遅延ユニット２〜６と、位相
角エンコーダ・ブロック１００と、デコーダ・ブロック
２００と、多数決ボータ・ブロック３００とを含んでい
る。４つの連続位相φK、φK -1、φK-2およびφK-3を含
む各クロック・サイクルごとに受取られたした位相情報
が位相角エンコーダ・ブロック１００へ入力されること
を保証するため、個々の１チップの遅延ユニット２、
４、６は、入力位相φKを１チップ、２チップおよび３
チップだ遅延させるため用いられる。位相角エンコーダ
・ブロック１０は、６つの位相角を決定し受取られたベ
クトルｒをコード化するように構成される。最も近い理
想ベクトルｖは、所与の受取られたベクトルｒを６４の
理想ベクトルの各々に比較し、次いで最小の不一致を有
する受取られたベクトルを選択することによって見出さ
れる。デコーダ・ブロック２００は、到来ベクトルｒを
６４の理想ベクトルｖの各々にマップして、最小不一致
を有する受取られたベクトルを選択する。同数の不一致
が存在するならば、下記の関係破壊ルールが用いられ、
最初に、受取られたベクトルｒとの最小のデータ・ビッ
トの不一致を有する理想ベクトルｖを拾う。次に、異な
る検出選択間に同数のデータ・ビット不一致が存在する
ならば、受取られたベクトルｒに関して最上位ビット
（ＭＳＢ）に比較的近い不一致を有する理想ベクトルを
拾う。
タ検出器は、複数のチップ遅延ユニット２〜６と、位相
角エンコーダ・ブロック１００と、デコーダ・ブロック
２００と、多数決ボータ・ブロック３００とを含んでい
る。４つの連続位相φK、φK -1、φK-2およびφK-3を含
む各クロック・サイクルごとに受取られたした位相情報
が位相角エンコーダ・ブロック１００へ入力されること
を保証するため、個々の１チップの遅延ユニット２、
４、６は、入力位相φKを１チップ、２チップおよび３
チップだ遅延させるため用いられる。位相角エンコーダ
・ブロック１０は、６つの位相角を決定し受取られたベ
クトルｒをコード化するように構成される。最も近い理
想ベクトルｖは、所与の受取られたベクトルｒを６４の
理想ベクトルの各々に比較し、次いで最小の不一致を有
する受取られたベクトルを選択することによって見出さ
れる。デコーダ・ブロック２００は、到来ベクトルｒを
６４の理想ベクトルｖの各々にマップして、最小不一致
を有する受取られたベクトルを選択する。同数の不一致
が存在するならば、下記の関係破壊ルールが用いられ、
最初に、受取られたベクトルｒとの最小のデータ・ビッ
トの不一致を有する理想ベクトルｖを拾う。次に、異な
る検出選択間に同数のデータ・ビット不一致が存在する
ならば、受取られたベクトルｒに関して最上位ビット
（ＭＳＢ）に比較的近い不一致を有する理想ベクトルを
拾う。
【００４６】例えば、受取られたベクトルｒが「００，
００，００，００，１１，０１」であるならば、最も近
い理想ベクトルが距離３にあり、検出選択は下記の通り
である。
００，００，００，１１，０１」であるならば、最も近
い理想ベクトルが距離３にあり、検出選択は下記の通り
である。
【００４７】
ｖ0＝「１０００００１０１１１１」 および
ｖ1＝「０００００１００１０００」（ｖ0とｖ1は太
字） 当例においては、両方の理想ベクトルが同数のデータ・
ビット不一致を有するので、第１のルールは適用しな
い。第２のルールによれば、ｖ1は６番目のＭＳＢにお
いて不一致を有するがｖ0は第１のＭＳＢにおいて不一
致を有するので、ｖ0が検出されたベクトルとして選択
される。理想ベクトルが見出されると、理想ベクトルの
最初の６つのＭＳＢがデコーダ出力となる。ＳＤＰＳＫ
検出と同様に、（最初と最後の２つのシンボルを除い
て）各シンボルが３回検出される。多数決ボータ・ブロ
ック３００は、チップ間隔の間に３つの検出されたシン
ボル選択のＭＳＢとＬＳＢの双方に投票するため用いら
れる。雑音のない環境における４シンボルのＳＤＱＰＳ
Ｋ検出間隔に勝る全ての位相遷移の確率を含む１組の６
４の理想ベクトルｖが下記のとおり提供される。
字） 当例においては、両方の理想ベクトルが同数のデータ・
ビット不一致を有するので、第１のルールは適用しな
い。第２のルールによれば、ｖ1は６番目のＭＳＢにお
いて不一致を有するがｖ0は第１のＭＳＢにおいて不一
致を有するので、ｖ0が検出されたベクトルとして選択
される。理想ベクトルが見出されると、理想ベクトルの
最初の６つのＭＳＢがデコーダ出力となる。ＳＤＰＳＫ
検出と同様に、（最初と最後の２つのシンボルを除い
て）各シンボルが３回検出される。多数決ボータ・ブロ
ック３００は、チップ間隔の間に３つの検出されたシン
ボル選択のＭＳＢとＬＳＢの双方に投票するため用いら
れる。雑音のない環境における４シンボルのＳＤＱＰＳ
Ｋ検出間隔に勝る全ての位相遷移の確率を含む１組の６
４の理想ベクトルｖが下記のとおり提供される。
【００４８】
【表３】
【００４９】デコーダ・ブロック２００は、受取られた
ベクトルｒの特性と、理想ベクトルｖと、両者間の関係
とが与えられれば、有効なハードウエア・アーキテクチ
ャで実現される。データ・ビットまたはパリティ・ビッ
トが理想ベクトルを識別するので、データ・ビットから
パリティ・ビットへの独特なマッピングが常に存在す
る。次に、６４の理想ベクトルを１つずつ比較すること
により、２つの理想ベクトル間の最短距離と最長距離と
が見出される。例えば、任意の２つの理想ベクトル間の
最短距離は３であり、最長距離は８である。
ベクトルｒの特性と、理想ベクトルｖと、両者間の関係
とが与えられれば、有効なハードウエア・アーキテクチ
ャで実現される。データ・ビットまたはパリティ・ビッ
トが理想ベクトルを識別するので、データ・ビットから
パリティ・ビットへの独特なマッピングが常に存在す
る。次に、６４の理想ベクトルを１つずつ比較すること
により、２つの理想ベクトル間の最短距離と最長距離と
が見出される。例えば、任意の２つの理想ベクトル間の
最短距離は３であり、最長距離は８である。
【００５０】
３≦ｄ（ｖi，ｖj）≦８，ｉ，ｊ＝０，．．．６３
但し、ｄ（ｖi，ｖj）（ｖi，ｖjは太字）は２つのベク
トル間の距離、あるいはこれらベクトルが異なる位置の
数を指す。検出が正しく行われるならば、デコーダ・ブ
ロック２００が１つのエラーから４つまでのエラーへ補
正することが判る。更に悪い場合は、図８に示されるよ
うに、受取られたベクトルが距離が８である２つの理想
ベクトルの中間点にあるときである。
トル間の距離、あるいはこれらベクトルが異なる位置の
数を指す。検出が正しく行われるならば、デコーダ・ブ
ロック２００が１つのエラーから４つまでのエラーへ補
正することが判る。更に悪い場合は、図８に示されるよ
うに、受取られたベクトルが距離が８である２つの理想
ベクトルの中間点にあるときである。
【００５１】このように、ランダムな受取られたベクト
ルｒが受取られるならば、更に ｄ（ｒK，ｖi；）≦４ 但し、ｖiはｒK（ｖi 、ｒKは太字）に最も近い理想ベ
クトルである。
ルｒが受取られるならば、更に ｄ（ｒK，ｖi；）≦４ 但し、ｖiはｒK（ｖi 、ｒKは太字）に最も近い理想ベ
クトルである。
【００５２】第一に、入力データがひどく壊された場
合、ｄ（ｒK，ｖi）＝４の場合を調べよう。この場合、
ｒKは１回以上の検出選択を有し、ここで全ては受取ら
れたベクトルからの距離４を有する。先に述べた関係破
壊ルールによれば、正確に同じデータ・ビットが受取ら
れたベクトルに比較された理想ベクトルが選択される。
従って、受取られたベクトルが４つのエラーを持つなら
ば、受取られたベクトルが０のデータ・ビット・エラー
と４つのパリティ・ビット・エラーを持つように検出が
行われる。
合、ｄ（ｒK，ｖi）＝４の場合を調べよう。この場合、
ｒKは１回以上の検出選択を有し、ここで全ては受取ら
れたベクトルからの距離４を有する。先に述べた関係破
壊ルールによれば、正確に同じデータ・ビットが受取ら
れたベクトルに比較された理想ベクトルが選択される。
従って、受取られたベクトルが４つのエラーを持つなら
ば、受取られたベクトルが０のデータ・ビット・エラー
と４つのパリティ・ビット・エラーを持つように検出が
行われる。
【００５３】一例として、ｒ＝０００００００１０１１
０ならば、下記のように示される６４の理想ベクトルか
ら検出選択が得られる。
０ならば、下記のように示される６４の理想ベクトルか
ら検出選択が得られる。
【００５４】000000101010 （ｒは０のデータ・エラー
と４つのパリティ・エラーを持つ） 001000111111 （ｒは１つのデータ・エラーと３つのパ
リティ・エラーを持つ） 100001001110 （ｒは２つのデータ・エラーと２つのパ
リティ・エラーを持つ） 101010010100 （ｒは３つのデータ・エラーと１つのパ
リティ・エラーを持つ） 110011010110 （ｒは４つのデータ・エラーと０のパリ
ティ・エラーを持つ） 第１の理想ベクトル「００００００１０１０１０」は、
他にさきがけて選択される。
と４つのパリティ・エラーを持つ） 001000111111 （ｒは１つのデータ・エラーと３つのパ
リティ・エラーを持つ） 100001001110 （ｒは２つのデータ・エラーと２つのパ
リティ・エラーを持つ） 101010010100 （ｒは３つのデータ・エラーと１つのパ
リティ・エラーを持つ） 110011010110 （ｒは４つのデータ・エラーと０のパリ
ティ・エラーを持つ） 第１の理想ベクトル「００００００１０１０１０」は、
他にさきがけて選択される。
【００５５】ｄ（ｒK，ｖj）≦３（データのビット・エ
ラーとパリティのビット・エラーの数）の場合は、受取
られたベクトルは下記のように表示される。
ラーとパリティのビット・エラーの数）の場合は、受取
られたベクトルは下記のように表示される。
【００５６】
ｄ（ｒK，ｖi）＝３：
データ・ビット・エラー パリティ・ビット・エラー
３ ０
２ １
１ ２
０ ３
ｄ（ｒK，ｖi）＝２：
データ・ビット・エラー パリティ・ビット・エラー
２ ０
１ １
０ ２
ｄ（ｒK，ｖi）＝１：
データ・ビット・エラー パリティ・ビット・エラー
１ ０
０ １
ｄ（ｒK，ｖi）＝０：
データ・ビット・エラー パリティ・ビット・エラー
０ ０
かつ、下記の場合を完全に再検討しよう。
【００５７】
ｄ（ｒK，ｖi）＝４：
データ・ビット・エラー パリティ・ビット・エラー
０ ４
まず、Ｄ（Ｄは太字）をｒKとｖi間の差のｖであるもの
と定義しよう。
と定義しよう。
【００５８】Ｄ＝ｒK−ｖi
但し、「−」はビット単位の２を法とする減算を示し、
このｖiがｒKに最も近い理想ベクトルとなる。ｒKとｖi
との間の差のベクトルＤは更に下記のように定義され
る。
このｖiがｒKに最も近い理想ベクトルとなる。ｒKとｖi
との間の差のベクトルＤは更に下記のように定義され
る。
【００５９】Ｄ＝［ａｂ］
但し、ａおよびｂ（ａ、ｂは太字）はともに６ビット・
ベクトルである。この場合、ａはデータ・ビット・エラ
ー・ベクトルを表わし、ｂはパリティ・ビット・エラー
・ベクトルを表わす。重み付け演算子ｗ（ ）は引数ベ
クトルにおける１の数を表わし、ｗ（ａ）即ちａの重み
付けはデータ・ビット・エラーｒKの数が持つことを示
す。同様に、ｗ（ｂ）はパリティ・ビット・エラーの数
を示す。先の５つの表に示された結果を想起し、ＳＤＱ
ＰＳＫ変調フォーマットに対する最も重要な特性が下記
のように得られる。
ベクトルである。この場合、ａはデータ・ビット・エラ
ー・ベクトルを表わし、ｂはパリティ・ビット・エラー
・ベクトルを表わす。重み付け演算子ｗ（ ）は引数ベ
クトルにおける１の数を表わし、ｗ（ａ）即ちａの重み
付けはデータ・ビット・エラーｒKの数が持つことを示
す。同様に、ｗ（ｂ）はパリティ・ビット・エラーの数
を示す。先の５つの表に示された結果を想起し、ＳＤＱ
ＰＳＫ変調フォーマットに対する最も重要な特性が下記
のように得られる。
【００６０】ｒKがｖiおよびｒK−ｖi＝［ａｂ］に対し
て検出されるならば、 ｍｉｎ｛ｗ（ａ），ｗ（ｂ）｝−｛０，１｝ この特性は、ランダムなｒKが与えられると、検出され
たベクトルは同じデータ・ビットを持つか、あるいは同
じパリティ・ビットを持つこと、あるいは受取られたベ
クトルに比して、データ・ビットにおいて１ビットだけ
オフされるだけか、あるいはパリティ・ビットにおいて
１ビットだけオフされるだけかを示す。この特性を更に
明瞭にするには、受取られたベクトルｒ＝［ｒ11ｒ10ｒ
9ｒ8ｒ7ｒ6ｒ5ｒ4ｒ3ｒ1ｒ0］であるものとし、この特
性によれば、ほとんど１４の検出選択が存在する。即
ち、
て検出されるならば、 ｍｉｎ｛ｗ（ａ），ｗ（ｂ）｝−｛０，１｝ この特性は、ランダムなｒKが与えられると、検出され
たベクトルは同じデータ・ビットを持つか、あるいは同
じパリティ・ビットを持つこと、あるいは受取られたベ
クトルに比して、データ・ビットにおいて１ビットだけ
オフされるだけか、あるいはパリティ・ビットにおいて
１ビットだけオフされるだけかを示す。この特性を更に
明瞭にするには、受取られたベクトルｒ＝［ｒ11ｒ10ｒ
9ｒ8ｒ7ｒ6ｒ5ｒ4ｒ3ｒ1ｒ0］であるものとし、この特
性によれば、ほとんど１４の検出選択が存在する。即
ち、
【００６１】
【表４】
【００６２】但し、ｒ11′はｒ11の補数を示し、ｖ0,5
はｖ0の５番目の補数を示す。
はｖ0の５番目の補数を示す。
【００６３】例えば、ｖ0はｒと同じデータ・ビットを
持ち、ここでｖ9は、第４の構成要素を除いてｒと同じ
パリティ・ビットを持つ。理想ベクトルのデータ・ビッ
トおよびパリティ・ビットが常に１対１のマッピングを
生じるので、一方を知ることで他方を見出すことができ
ることに注意されたい。これは、読出し専用メモリ（Ｒ
ＯＭ）のようなルックアップ・テーブルを用いることに
よって行うことができる。一例として、データ・ビット
が知られると理想ベクトルｖ0のパリティ・ビットが見
出される。理想ベクトルｖ0のパリティ・ビットは、受
取られたベクトルｒのパリティ・ビットと比較される。
１４の理想ベクトルｖから、受取られたベクトルｒまで
の最短距離を持つベクトルが方向選択となり、タイブレ
ーク・ルールは使用できるときは常に用いられ得る。
持ち、ここでｖ9は、第４の構成要素を除いてｒと同じ
パリティ・ビットを持つ。理想ベクトルのデータ・ビッ
トおよびパリティ・ビットが常に１対１のマッピングを
生じるので、一方を知ることで他方を見出すことができ
ることに注意されたい。これは、読出し専用メモリ（Ｒ
ＯＭ）のようなルックアップ・テーブルを用いることに
よって行うことができる。一例として、データ・ビット
が知られると理想ベクトルｖ0のパリティ・ビットが見
出される。理想ベクトルｖ0のパリティ・ビットは、受
取られたベクトルｒのパリティ・ビットと比較される。
１４の理想ベクトルｖから、受取られたベクトルｒまで
の最短距離を持つベクトルが方向選択となり、タイブレ
ーク・ルールは使用できるときは常に用いられ得る。
【００６４】図９は、本発明の原理により新たに開発さ
れたアルゴリズムを用いるＳＤＱＰＳKデータ検出器の
デコーダ・ブロック２００の構成例を示している。デコ
ーダ・ブロック２００は、ベクトル・ユニット２１０
と、複数の選択ユニット２３０ａ〜２３０ｎと、複数の
ルックアップ・テーブル２５０ａ〜２５０ｎと、複数の
不一致カウンタ２７０ａ〜２７０ｎと、コンパレータ２
９０とを含んでいる。ベクトル・ユニット２１０は、復
号動作のため到来するベクトルｒ［ｒ11ｒ10ｒ9ｒ8ｒ7
ｒ6ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］を位相角エンコーダ１００か
ら受取る。先に述べたように最大で１４の理想ベクトル
が検出選択を行うため使用されるので、デコーダ・ブロ
ック２００に対して必要とされる１４の選択ユニット
と、１４のＲＯＭルックアップ・テーブルと、１４の不
一致カウンタと、１つのコンパレータと、１つの１４対
１マルチプレクサとがある。上位の７つのＲＯＭルック
アップ・テーブルが同じであり、ここで理想ベクトルの
パリティ・ビットが見出される。同様に、下位の７つの
ＲＯＭルックアップ・テーブルが同じであり、ここでデ
ータ・ビットが見出される。
れたアルゴリズムを用いるＳＤＱＰＳKデータ検出器の
デコーダ・ブロック２００の構成例を示している。デコ
ーダ・ブロック２００は、ベクトル・ユニット２１０
と、複数の選択ユニット２３０ａ〜２３０ｎと、複数の
ルックアップ・テーブル２５０ａ〜２５０ｎと、複数の
不一致カウンタ２７０ａ〜２７０ｎと、コンパレータ２
９０とを含んでいる。ベクトル・ユニット２１０は、復
号動作のため到来するベクトルｒ［ｒ11ｒ10ｒ9ｒ8ｒ7
ｒ6ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］を位相角エンコーダ１００か
ら受取る。先に述べたように最大で１４の理想ベクトル
が検出選択を行うため使用されるので、デコーダ・ブロ
ック２００に対して必要とされる１４の選択ユニット
と、１４のＲＯＭルックアップ・テーブルと、１４の不
一致カウンタと、１つのコンパレータと、１つの１４対
１マルチプレクサとがある。上位の７つのＲＯＭルック
アップ・テーブルが同じであり、ここで理想ベクトルの
パリティ・ビットが見出される。同様に、下位の７つの
ＲＯＭルックアップ・テーブルが同じであり、ここでデ
ータ・ビットが見出される。
【００６５】図９に示されるように、受取られたベクト
ルｒ［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］の上位６ビット（データ
・ビット）を受取るために第１の選択ユニット２３０ａ
が用いられる。不一致カウンタ２７０ａが受信ベクトル
ｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の下位の６ビットとの不一致
数を決定またはカウントするように、同じデータ・ビッ
ト［ｖ0,5ｖ0,4ｖ0,3ｖ0,2ｖ0,1ｖ0,0］を持つ理想ベク
トルのパリティ・ビットを与えるため第１のＲＯＭルッ
クアップ・テーブル２５０ａが用いられる。同様に、ｒ
11反転［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］を持つ受信ベクトルの
データ・ビットを受取るため第２の選択ユニット２３０
ｂが用いられる。不一致カウンタ２７０ｂが受取られた
ベクトルｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の下位の６ビットと
の不一致数を決定またはカウントするように、対応する
理想ベクトル［ｖ1,5ｖ1,4ｖ1,3ｖ1,2ｖ1,1ｖ1,0］のパ
リティ・ビットを提供するため第２のＲＯＭルックアッ
プ・テーブル２５０ｂが用いられる。同様に、適切なビ
ット反転［ｒ11ｒ10'ｒ9ｒ8ｒ7ｒ6］、［ｒ11ｒ10ｒ9'
ｒ8ｒ7ｒ6］．．．［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6'］を持つ受
取られたベクトルのデータ・ビットを受取るために第３
から第７の選択ユニット２３０ｃ〜２３０ｇが用いられ
る。不一致カウンタ２７０ｃ〜２７０ｇが受取られたベ
クトルｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の同じ下位の６ビット
との不一致数を決定するように、対応する理想ベクトル
［ｖ2,5ｖ2,4ｖ2,2ｖ2,1ｖ2,0］．．．［ｖ7,11ｖ7,10
ｖ7,9ｖ7,8ｖ7,7ｖ7,6］のパリティ・ビットを提供する
ため第３から第７のＲＯＭルックアップ・テーブル２５
０ｃ〜２５０ｇが用いられる。
ルｒ［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］の上位６ビット（データ
・ビット）を受取るために第１の選択ユニット２３０ａ
が用いられる。不一致カウンタ２７０ａが受信ベクトル
ｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の下位の６ビットとの不一致
数を決定またはカウントするように、同じデータ・ビッ
ト［ｖ0,5ｖ0,4ｖ0,3ｖ0,2ｖ0,1ｖ0,0］を持つ理想ベク
トルのパリティ・ビットを与えるため第１のＲＯＭルッ
クアップ・テーブル２５０ａが用いられる。同様に、ｒ
11反転［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］を持つ受信ベクトルの
データ・ビットを受取るため第２の選択ユニット２３０
ｂが用いられる。不一致カウンタ２７０ｂが受取られた
ベクトルｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の下位の６ビットと
の不一致数を決定またはカウントするように、対応する
理想ベクトル［ｖ1,5ｖ1,4ｖ1,3ｖ1,2ｖ1,1ｖ1,0］のパ
リティ・ビットを提供するため第２のＲＯＭルックアッ
プ・テーブル２５０ｂが用いられる。同様に、適切なビ
ット反転［ｒ11ｒ10'ｒ9ｒ8ｒ7ｒ6］、［ｒ11ｒ10ｒ9'
ｒ8ｒ7ｒ6］．．．［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6'］を持つ受
取られたベクトルのデータ・ビットを受取るために第３
から第７の選択ユニット２３０ｃ〜２３０ｇが用いられ
る。不一致カウンタ２７０ｃ〜２７０ｇが受取られたベ
クトルｒ［ｒ5ｒ4ｒ3ｒ2ｒ1ｒ0］の同じ下位の６ビット
との不一致数を決定するように、対応する理想ベクトル
［ｖ2,5ｖ2,4ｖ2,2ｖ2,1ｖ2,0］．．．［ｖ7,11ｖ7,10
ｖ7,9ｖ7,8ｖ7,7ｖ7,6］のパリティ・ビットを提供する
ため第３から第７のＲＯＭルックアップ・テーブル２５
０ｃ〜２５０ｇが用いられる。
【００６６】同様に、受取られたベクトルｒ［ｒ5ｒ4ｒ
3ｒ2ｒ1ｒ0］の下位の６ビット（パリティ・ビット）を
受取るため８つの選択ユニット２３０ｈが用いられる。
不一致カウンタ２７０ｈが受取られたベクトルｒ［ｒ11
ｒ10ｒ9ｒ8ｒ7ｒ6］の上位の６ビットとの不一致数を決
定またはカウントするように、同じパリティ・ビットｖ
7,11ｖ7,10ｖ7,9ｖ7,8ｖ7,7ｖ7,6］を持つ理想ベクトル
のデータ・ビットを提供するため８番目のＲＯＭルック
アップ・テーブル２５０ｈが用いられる。ｒ5反転［ｒ5'
ｒ4ｒ3ｒ2ｒ1ｒ0］により受取られたベクトルのパリテ
ィ・ビットを受取るため９番目の選択ユニット２３０ｉ
が用いられる。ＲＯＭルックアップ・テーブル２５０ｉ
は、不一致カウンタ２７０ｉが受取られたベクトルｒ
［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］の上位の６ビットとの不一致
数を決定またはカウントするように、対応する理想ベク
トル［ｖ8,11ｖ8,10ｖ8,9ｖ8,8ｖ8,7ｖ8,6］のデータ・
ビットを提供するため用いられる。同様に、適切なビッ
ト反転［ｒ5ｒ4'ｒ3ｒ2ｒ1］ないし［ｒ5ｒ4ｒ3ｒ2ｒ1
ｒ0'］により受取られたベクトルのパリティ・ビットを
受取るために１０番目ないし１４番目の選択ユニット２
３０ｊ〜２３０ｎが用いられる。不一致カウンタ２７０
ｊ〜２７０ｎが受取られたベクトルｒ［ｒ11ｒ 10ｒ9ｒ8
ｒ7ｒ6］の同じ上位の６ビットとの不一致数を決定する
ように、対応する理想ベクトル［ｖ10,11ｖ10,10ｖ10,9
ｖ10,8ｖ10,7ｖ10,6］．．．［ｖ13,11ｖ13,10ｖ13,9ｖ
13,8ｖ13,7ｖ13,6］のデータ・ビットを提供するため１
０番目ないし１４番目のＲＯＭルックアップ・テーブル
２５０ｊ〜２５０ｎが用いられる。
3ｒ2ｒ1ｒ0］の下位の６ビット（パリティ・ビット）を
受取るため８つの選択ユニット２３０ｈが用いられる。
不一致カウンタ２７０ｈが受取られたベクトルｒ［ｒ11
ｒ10ｒ9ｒ8ｒ7ｒ6］の上位の６ビットとの不一致数を決
定またはカウントするように、同じパリティ・ビットｖ
7,11ｖ7,10ｖ7,9ｖ7,8ｖ7,7ｖ7,6］を持つ理想ベクトル
のデータ・ビットを提供するため８番目のＲＯＭルック
アップ・テーブル２５０ｈが用いられる。ｒ5反転［ｒ5'
ｒ4ｒ3ｒ2ｒ1ｒ0］により受取られたベクトルのパリテ
ィ・ビットを受取るため９番目の選択ユニット２３０ｉ
が用いられる。ＲＯＭルックアップ・テーブル２５０ｉ
は、不一致カウンタ２７０ｉが受取られたベクトルｒ
［ｒ11ｒ10ｒ9ｒ8ｒ7ｒ6］の上位の６ビットとの不一致
数を決定またはカウントするように、対応する理想ベク
トル［ｖ8,11ｖ8,10ｖ8,9ｖ8,8ｖ8,7ｖ8,6］のデータ・
ビットを提供するため用いられる。同様に、適切なビッ
ト反転［ｒ5ｒ4'ｒ3ｒ2ｒ1］ないし［ｒ5ｒ4ｒ3ｒ2ｒ1
ｒ0'］により受取られたベクトルのパリティ・ビットを
受取るために１０番目ないし１４番目の選択ユニット２
３０ｊ〜２３０ｎが用いられる。不一致カウンタ２７０
ｊ〜２７０ｎが受取られたベクトルｒ［ｒ11ｒ 10ｒ9ｒ8
ｒ7ｒ6］の同じ上位の６ビットとの不一致数を決定する
ように、対応する理想ベクトル［ｖ10,11ｖ10,10ｖ10,9
ｖ10,8ｖ10,7ｖ10,6］．．．［ｖ13,11ｖ13,10ｖ13,9ｖ
13,8ｖ13,7ｖ13,6］のデータ・ビットを提供するため１
０番目ないし１４番目のＲＯＭルックアップ・テーブル
２５０ｊ〜２５０ｎが用いられる。
【００６７】コンパレータ２９０は、並列の検出シンボ
ルを生じるため受取られたベクトルｒに最も近い理想ベ
クトルｖを拾うため用いられる。
ルを生じるため受取られたベクトルｒに最も近い理想ベ
クトルｖを拾うため用いられる。
【００６８】図７に示されるようにＳＤＱＰＳKデータ
検出器の多数決ボータ・ブロック３００が、図２および
図３にに示されるようにＳＤＰＳKデータ検出器の類似
の論理ゲートにより実現される。
検出器の多数決ボータ・ブロック３００が、図２および
図３にに示されるようにＳＤＰＳKデータ検出器の類似
の論理ゲートにより実現される。
【００６９】これまでに述べたように、本発明の原理に
より構成されたような対称差分位相偏移キーイング（Ｓ
ＤＰＳK）変調フォーマットか対称差分四位相偏移キー
イング（ＳＤＱＰＳK）変調フォーマットのいずれかの
データのマルチシンボル差分検出器が、従来の凶暴な力
の索引および凶暴な力の比較手法から９０％までの著し
い検出器設計ゲート節減を実現しながら、著しい性能利
得をもたらすことが望ましい。最小限のハードウエアを
用いてマルチチップ差分検出器設計を実現できることが
望ましい。最後に、好都合なことに、新規なＳＤＰＳK
またはＳＤＱＰＳKデータ検出器設計がモジュラー形態
でパッケージすることができる。
より構成されたような対称差分位相偏移キーイング（Ｓ
ＤＰＳK）変調フォーマットか対称差分四位相偏移キー
イング（ＳＤＱＰＳK）変調フォーマットのいずれかの
データのマルチシンボル差分検出器が、従来の凶暴な力
の索引および凶暴な力の比較手法から９０％までの著し
い検出器設計ゲート節減を実現しながら、著しい性能利
得をもたらすことが望ましい。最小限のハードウエアを
用いてマルチチップ差分検出器設計を実現できることが
望ましい。最後に、好都合なことに、新規なＳＤＰＳK
またはＳＤＱＰＳKデータ検出器設計がモジュラー形態
でパッケージすることができる。
【００７０】本発明の望ましい実施の形態と思われるも
のについて図示され記述されたが、種々の変更および修
正が可能であり、本発明の範囲から逸脱することなく相
等技術をその要素と置換可能であることが疑いもなく当
業者によって理解されよう。例えば、改善されたデータ
検出器をＳＤＰＳKまたはＳＤＱＰＳKのデータ変調に対
して記述したが、本発明はこれに限定されるものではな
い。更に、位相角エンコーダ・ブロック、デコーダ・ブ
ロックおよび多数決ボータ・ブロックの他の構成がこれ
らの意図された機能の実施のため利用可能である。更
に、特定の状況を本発明の教示に適用するため、本発明
の中枢範囲から逸脱することなく多くの修正が可能であ
る。従って、本発明が本発明の実施のため考えられる最
善のモードとして開示された特定の実施の形態に限定さ
れないこと、本発明が頭書の特許請求の範囲に該当する
全ての実施の形態を含むことが意図される。
のについて図示され記述されたが、種々の変更および修
正が可能であり、本発明の範囲から逸脱することなく相
等技術をその要素と置換可能であることが疑いもなく当
業者によって理解されよう。例えば、改善されたデータ
検出器をＳＤＰＳKまたはＳＤＱＰＳKのデータ変調に対
して記述したが、本発明はこれに限定されるものではな
い。更に、位相角エンコーダ・ブロック、デコーダ・ブ
ロックおよび多数決ボータ・ブロックの他の構成がこれ
らの意図された機能の実施のため利用可能である。更
に、特定の状況を本発明の教示に適用するため、本発明
の中枢範囲から逸脱することなく多くの修正が可能であ
る。従って、本発明が本発明の実施のため考えられる最
善のモードとして開示された特定の実施の形態に限定さ
れないこと、本発明が頭書の特許請求の範囲に該当する
全ての実施の形態を含むことが意図される。
【図１】本発明の原理による４チップ検出の位相遷移を
示す図である。
示す図である。
【図２】本発明の原理により構成された対称差分位相偏
移キーイング（ＳＤＰＳK）データ検出器を示すブロッ
ク図である。
移キーイング（ＳＤＰＳK）データ検出器を示すブロッ
ク図である。
【図３】本発明の原理による対称差分位相偏移キーイン
グ（ＳＤＰＳK）データ検出器の位相角エンコーダ・ブ
ロックの構成例を示す図である。
グ（ＳＤＰＳK）データ検出器の位相角エンコーダ・ブ
ロックの構成例を示す図である。
【図４】本発明の原理による対称差分位相偏移キーイン
グ（ＳＤＰＳK）データ検出器の理想ベクトルのマッピ
ング指令および対応する３ビット決定を示す図である。
グ（ＳＤＰＳK）データ検出器の理想ベクトルのマッピ
ング指令および対応する３ビット決定を示す図である。
【図５】本発明の原理による対称差分位相偏移キーイン
グ（ＳＤＰＳK）データ検出器のデコーダ・ブロックの
構成例を示す図である。
グ（ＳＤＰＳK）データ検出器のデコーダ・ブロックの
構成例を示す図である。
【図６】本発明の原理による対称差分位相偏移キーイン
グ（ＳＤＰＳK）データ検出器の多数決ボータ・ブロッ
クの構成例を示す図である。
グ（ＳＤＰＳK）データ検出器の多数決ボータ・ブロッ
クの構成例を示す図である。
【図７】本発明の原理により構成された対称差分四位相
偏移キーイング（ＳＤＱＰＳK）データ検出器を示すブ
ロック図である。
偏移キーイング（ＳＤＱＰＳK）データ検出器を示すブ
ロック図である。
【図８】本発明の原理による対称差分四位相偏移キーイ
ング（ＳＤＱＰＳK）データ検出器の受取られたベクト
ルと最も近い理想ベクトルとの間の位置的関係を示す図
である。
ング（ＳＤＱＰＳK）データ検出器の受取られたベクト
ルと最も近い理想ベクトルとの間の位置的関係を示す図
である。
【図９】本発明の原理による対称差分四位相偏移キーイ
ング（ＳＤＱＰＳK）データ検出器のデコーダ・ブロッ
クの構成例を示す図である。
ング（ＳＤＱＰＳK）データ検出器のデコーダ・ブロッ
クの構成例を示す図である。
２〜６ チップ遅延ユニット
１０ 位相角エンコーダ・ブロック
１４ 第１のＸＯＲゲート
１６ 第２のＸＯＲゲート
２０ ４チップ・デコーダ・ブロック
２１ ベクトル・ユニット
２３ａ 第１の選択ユニット
２３ｂ 第２の選択ユニット
２５ａ、２５ｂ 読出し専用メモリ（ＲＯＭ）ルックア
ップ・テーブル ２７ａ、２７ｂ 不一致数カウンタ ２９ コンパレータ ３０ 多数決ボータ・ブロック １００ 位相角エンコーダ・ブロック ２００ デコーダ・ブロック ３００ 多数決ボータ・ブロック ２３０ 選択ユニット ２５０ ルックアップ・テーブル ２７０ 不一致数カウンタ
ップ・テーブル ２７ａ、２７ｂ 不一致数カウンタ ２９ コンパレータ ３０ 多数決ボータ・ブロック １００ 位相角エンコーダ・ブロック ２００ デコーダ・ブロック ３００ 多数決ボータ・ブロック ２３０ 選択ユニット ２５０ ルックアップ・テーブル ２７０ 不一致数カウンタ
フロントページの続き
(56)参考文献 特開2001−7880（ＪＰ，Ａ)
特開2000−92144（ＪＰ，Ａ)
米国特許6393599（ＵＳ，Ａ)
米国特許4942591（ＵＳ，Ａ)
ＤＩＶＳＡＬＡＲ Ｄ．ｅｔ ａ
ｌ．，ＭＵＬＴＩ−ＳＹＭＢＯＬ ＤＩ
ＦＦＥＲＥＮＴＩＡＬ ＤＥＴＥＣＴＩ
ＯＮ ＯＦ ＭＰＳＫ，ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＭＵ
ＮＩＣＡＴＩＯＮＳ，1990年 ３月，Ｖ
ＯＬ．38，ＮＯ．３，ＰＰ．300−308
Ｃｈｉｔ−Ｓａｎｇ Ｔｓａｎｇ，Ｓ
ｙｍｍｅｔｒｉｃ ＤＰＳＫ Ｐｅｒｆ
ｏｒｍａｎｃｅ ｉｎ ｔｈｅ Ｐｒｅ
ｓｅｎｃｅ ｏｆ Ｔｉｍｉｎｇ Ｊｉ
ｔｔｅｒ ａｎｄ Ｐａｒｔｉａｌ Ｂ
ａｎｄ Ｊａｍｍｉｎｇ，ＩＥＥＥ Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｎ Ａｅｒｏ
ｓｐａｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ
Ｃｏｎｆｅｒｅｎｃｅ 1995 ｐａｒ
ｔ ２，1995年，Ｖｏｌ．２，ｐｐ.
305−315
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00 - 27/38
Claims (12)
- 【請求項１】 到来変調データを復号するデータ検出器
であって、 所定の数のデータ・ビットとパリティ・ビットの受取ら
れたベクトルを生成するためマルチチップ観察間隔にお
いて前記到来変調データの少なくとも４つの連続入力位
相の位相角をコード化するように構成された位相角エン
コーダと、 １組の理想ベクトルにより受取りベクトルをマッピング
することにより多重ビット決定を生じるように構成され
たデコーダと、 前記マルチチップ観察間隔において前記到来変調データ
から最終検出シンボルを生成するように多数決ルールに
より多重ビット決定からビット評価を選択するように構
成された多数決ボータと、を備えるデータ検出器。 - 【請求項２】 前記到来変調データの少なくとも４つの
連続位相の前記マルチチップ観察間隔において、前記位
相角エンコーダに対する前記到来変調データの入力位相
を１チップ、２チップおよび３チップだけ遅らせるよう
に構成された複数のチップ遅延ユニットを更に備える請
求項１記載のデータ検出器。 - 【請求項３】 前記到来変調データは対称差分位相偏移
キーイング（ＳＤＰＳＫ）フォーマットにおいて変調さ
れたデータに対応し、前記受取られたベクトルの所定の
数は３データ・ビットと３パリティ・ビットに対応し、 前記マルチチップ観察間隔が１ビットを含む各シンボル
を持つ４チップ観察間隔に対応し、前記組の理想ベクト
ルが前記４チップ観察間隔にわたり全ての位相遷移の可
能性の数に対応する請求項２記載のデータ検出器。 - 【請求項４】 前記位相角エンコーダは、少なくとも４
つの連続位相の前記マルチチップ観察間隔において１チ
ップ、２チップおよび３チップだけ遅れた前記到来変調
データの入力位相の位相角を決定するように、かつ前記
受取られたベクトルを生成するように位相角をコード化
するように構成された複数の減算器とＸＯＲゲートとを
含む請求項３記載のデータ検出器。 - 【請求項５】 前記多数決ボータが、前記マルチチップ
観察間隔において前記到来変調データから前記最終ビッ
ト・シンボルを生成するため複数のＡＮＤゲートとＯＲ
ゲートとを含む請求項３記載のデータ検出器。 - 【請求項６】 前記デコーダが、 復号動作のため前記位相角エンコーダからの受取りデー
タを提供するように構成されたベクトル・ユニットと、 受取りベクトルのデータ・ビットを受取るように構成さ
れた第１の選択ユニットと、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第１のＲＯＭルックアップ・テーブル
と、 ルックアップ出力と受取りベクトルのパリティ・ビット
との間の不一致数をカウントするように構成された１組
の不一致カウンタと、 受取りベクトルのパリティ・ビットを受取るように構成
された第２の選択ユニットと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第２のＲＯＭルックアップ・テーブルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第２の
不一致カウンタと、 並列の多重ビット決定を生じるため受取りベクトルに最
も近い理想ベクトルを拾うように構成されたコンパレー
タと、を含む請求項３記載のデータ検出器。 - 【請求項７】 対称差分位相偏移キーイング（ＳＤＰＳ
K）フォーマットで変調された到来データを復号するデ
ータ検出器であって、 前記到来データの少なくとも４つの連続位相のマルチチ
ップ観察間隔において前記対称差分位相偏移キーイング
（ＳＤＰＳK）フォーマットで変調された前記到来デー
タの入力位相を遅らせるように構成されたチップ遅延ユ
ニットと、 ３つのデータ・ビットと３つのパリティ・ビットとを含
む６ビットの受取りベクトルを生成するため前記到来デ
ータの４つの連続位相の位相角をコード化するように構
成された位相角エンコーダと、 １組の理想ベクトルにより受取りベクトルをマッピング
することにより並列の３ビット決定を生成するため受取
りベクトルを復号するように構成されるデコーダと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決投票により並列
の３ビット決定からビット評価を選択するように構成さ
れた多数決ボータと、を備えるデータ検出器。 - 【請求項８】 前記多数決ボータが、前記マルチチップ
観察間隔において前記到来データから前記最終ビット・
シンボルを生成するため複数のＡＮＤゲートとＯＲゲー
トとを含む請求項７記載のデータ検出器。 - 【請求項９】 前記デコーダが、 復号動作のため前記位相角エンコーダから受取りベクト
ルを提供するように構成されたベクトル・ユニットと、 受取りベクトルのデータ・ビットを受取るように構成さ
れた第１の選択ユニットと、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第１のＲＯＭルックアップ・テーブル
と、 ルックアップ出力と受取りベクトルのパリティ・ビット
との間の不一致数をカウントするように構成された第１
の不一致カウンタと、 受取りベクトルのパリティ・ビットを受取るように構成
された第２の選択ユニットと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第２のＲＯＭルックアップ・テーブルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第２の
不一致カウンタと、 並列の３ビット決定を生成するため受取りベクトルに最
も近い理想ベクトルを拾うように構成されたコンパレー
タと、を含む請求項７記載のデータ検出器。 - 【請求項１０】 対称差分四位相偏移キーイング（ＳＤ
ＱＰＳK）フォーマットで変調された到来データを復号
するデータ検出器であって、 前記到来データの少なくとも４つの連続位相のマルチチ
ップ観察間隔において、前記対称差分四位相偏移キーイ
ング（ＳＤＱＰＳK）フォーマットで変調された前記到
来データの入力位相を１チップ、２チップおよび３チッ
プだけ遅らせるように構成されたチップ遅延ユニット
と、 ６つのデータ・ビットと６つのパリティ・ビットとを含
む１２ビットの受取りベクトルを生成するため前記到来
データの４つの連続位相の位相角をコード化するように
構成された位相角エンコーダと、 １組の理想ベクトルにより受取りベクトルをマッピング
することにより並列の６ビット決定を生成するため受取
りベクトルを復号するように構成されたデコーダと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決投票により並列
の６ビット決定からビット評価を選択するように構成さ
れた多数決ボータと、を備えるデータ検出器。 - 【請求項１１】 前記デコーダが、 復号動作のため前記位相角エンコーダから１２ビットの
受取りベクトルを提供するように構成されたベクトル・
ユニットと、 適切な反転ビットを持つ受取りベクトルのデータ・ビッ
トを受取るように構成された第１の複数の選択ユニット
と、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第１の複数のＲＯＭルックアップ・テー
ブルと、 受取りベクトルのルックアップ出力とパリティ・ビット
との間の不一致数をカウントするように構成された第１
の複数の不一致カウンタと、 適切な反転ビットを持つ受取りベクトルのパリティ・ビ
ットを受取るように構成された第２の複数の選択ユニッ
トと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第２の複数のＲＯＭルックアップ・テーブ
ルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第２の
複数の不一致カウンタと、 並列の検出シンボルを生成するため１２ビットの受取り
ベクトルに最も近い理想ベクトルを拾うように構成され
たコンパレータと、 を含む請求項１０記載のデータ検出器。 - 【請求項１２】 トランスミッタからの変調された到来
データを復号するプロセスであって、 前記到来データの少なくとも４つの連続位相のマルチチ
ップ観察間隔において１チップ、２チップおよび３チッ
プだけ前記到来データの入力位相を遅らせるステップ
と、 予め定めた数のデータ・ビットとパリティ・ビットとの
受取りベクトルを生成するため、前記マルチチップ観察
間隔において前記到来データの少なくとも４つの連続入
力位相の位相角をコード化するステップと、 １組の理想ベクトルにより受取りベクトルをマッピング
することにより多重ビット決定を生成するため受取りベ
クトルを復号するステップと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決ルールにより多
重ビット決定からビット評価を決定するステップと、を
含むプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/347,873 US6393599B1 (en) | 1999-07-06 | 1999-07-06 | Multi-chip data detector implementation for symmetric differential phase shift keying modulation formats |
| US09/347873 | 1999-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3370062B2 true JP3370062B2 (ja) | 2003-01-27 |
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ID=23365649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000192535A Expired - Fee Related JP3370062B2 (ja) | 1999-07-06 | 2000-06-27 | 対称差分位相偏移キーイング（ｓｄｐｓｋ）変調フォーマットに対するマルチチップ・データ検出器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6393599B1 (ja) |
| EP (1) | EP1067742A3 (ja) |
| JP (1) | JP3370062B2 (ja) |
| CA (1) | CA2311021C (ja) |
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|---|---|---|---|---|
| US6983029B2 (en) * | 2000-12-15 | 2006-01-03 | Maxim Integrated Products, Inc. | Blind channel estimation and data detection for PSK OFDM-based receivers |
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| US7191385B2 (en) * | 2003-04-24 | 2007-03-13 | Locus Location Systems, Llc | Error correction in a locating method and system |
| WO2006129349A1 (ja) * | 2005-05-31 | 2006-12-07 | Fujitsu Limited | データ受信装置 |
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