JP3370062B2 - 対称差分位相偏移キーイング(sdpsk)変調フォーマットに対するマルチチップ・データ検出器 - Google Patents
対称差分位相偏移キーイング(sdpsk)変調フォーマットに対するマルチチップ・データ検出器Info
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- JP3370062B2 JP3370062B2 JP2000192535A JP2000192535A JP3370062B2 JP 3370062 B2 JP3370062 B2 JP 3370062B2 JP 2000192535 A JP2000192535 A JP 2000192535A JP 2000192535 A JP2000192535 A JP 2000192535A JP 3370062 B2 JP3370062 B2 JP 3370062B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【0001】本発明は、政府の援護により米合衆国空軍
宇宙ミサイル・システム・センターにより許与された契
約第F04701−97−C−0025号の下になされ
た。政府は、本発明における幾つかの権利を有する。
宇宙ミサイル・システム・センターにより許与された契
約第F04701−97−C−0025号の下になされ
た。政府は、本発明における幾つかの権利を有する。
【0002】
【発明の属する技術分野】本発明は、対称差分位相偏移
キーイング(SDPSK)または対称差分四位相偏移キー
イング(SDQPSK)データを復号する効率的なマルチ
チップ・データ検出技術に関し、特に、性能を改善する
ためマルチチップ観察間隔を用いる対称差分位相偏移キ
ーイング(SDPSK)または対称微分四位相偏移キー
イング(SDQPSK)変調フォーマットに対するマル
チチップ・データ検出器設計に関する。
キーイング(SDPSK)または対称差分四位相偏移キー
イング(SDQPSK)データを復号する効率的なマルチ
チップ・データ検出技術に関し、特に、性能を改善する
ためマルチチップ観察間隔を用いる対称差分位相偏移キ
ーイング(SDPSK)または対称微分四位相偏移キー
イング(SDQPSK)変調フォーマットに対するマル
チチップ・データ検出器設計に関する。
【0003】
【従来の技術】一般に、モバイル・チャネル上のデータ
を検出するための幾つかのデータ検出手法が知られる。
一般的な技術は、最良のシステム性能のためのコヒーレ
ント検出として知られる。システムの簡潔および構成の
堅牢さが最良のシステム性能の達成にまして優先する用
途のためのコヒーレント検出に対する代替策は、差分デ
ータ検出手法である。差分データ検出手法は、多重経路
フェージング・チャネルにおける著しい性能損失を低減
する。
を検出するための幾つかのデータ検出手法が知られる。
一般的な技術は、最良のシステム性能のためのコヒーレ
ント検出として知られる。システムの簡潔および構成の
堅牢さが最良のシステム性能の達成にまして優先する用
途のためのコヒーレント検出に対する代替策は、差分デ
ータ検出手法である。差分データ検出手法は、多重経路
フェージング・チャネルにおける著しい性能損失を低減
する。
【0004】過去において、差分位相偏移キーイング変
調フォーマットのデータの従来の差分検出は、2つの連
続的なシンボル間隔の受取られた位相を比較し2つの位
相間の差に基いて多重レベルの決定を行うことによって
達成されてきた。しかし、従来のシンボル間の差分検出
は、理想的なコヒーレント検出に比して、同様に性能の
ペナルティ(所与のビット・エラー・レートにおいて更
に要求される信号/雑音比SNR)を免れない。この性
能のペナルティ量は、位相数に比例し、かつ位相数が実
質的に大きいときに著しくなる。
調フォーマットのデータの従来の差分検出は、2つの連
続的なシンボル間隔の受取られた位相を比較し2つの位
相間の差に基いて多重レベルの決定を行うことによって
達成されてきた。しかし、従来のシンボル間の差分検出
は、理想的なコヒーレント検出に比して、同様に性能の
ペナルティ(所与のビット・エラー・レートにおいて更
に要求される信号/雑音比SNR)を免れない。この性
能のペナルティ量は、位相数に比例し、かつ位相数が実
質的に大きいときに著しくなる。
【0005】簡単かつ堅牢な差分検出の実現を維持しな
がら従来のシンボル間の差分検出手法の性能を強化する
1つの方法は、シンボル間の検出とは対照的に幾つかの
シンボルについて統合決定を同時に行うと同時に、2つ
のシンボル間隔より長い多くのシンボル観察間隔を用い
ることである。多シンボル(マルチチップ)差分検出の
一般的概念および性能は、参考のため本文に援用される
D.DivsalarおよびM.K.Simonの「M
PSKの多シンボル差分検出(Multiple−Sy
mbol Differential Detecti
on Of MPSK)」(IEEE Transac
tions on Communications、1
990年3月)に開示される。基本的には、マルチチッ
プ差分検出手法は、比較的長い間隔にわたりシンボルを
観察して比較的低い誤り率で著しい性能利得を生じる。
「多数決ルール」処理による2チップの差分検出、3チ
ップの差分検出および4チップの差分検出のような対称
差分位相偏移キーイング(SDPSK)変調フォーマッ
トに対する種々のマルチチップの差分検出方式について
は、参考のため本文に援用されるD.Sammonsの
「SDPSK復調のための多シンボル検出方式(Mul
ti−Symbol Detection Schem
es for SDPSK Demodulatio
n)」(IOC,MDR−02−M1001−118、
1992年11月)において記述される。4チップの差
分検出は、ハードウエアの複雑さにほとんど影響なく最
も著しい性能利得を提供する。しかし、観察間隔が更に
増大されると、差分検出の性能は改善するがハードウエ
アの複雑さが劇的に大きくなるおそれがある。
がら従来のシンボル間の差分検出手法の性能を強化する
1つの方法は、シンボル間の検出とは対照的に幾つかの
シンボルについて統合決定を同時に行うと同時に、2つ
のシンボル間隔より長い多くのシンボル観察間隔を用い
ることである。多シンボル(マルチチップ)差分検出の
一般的概念および性能は、参考のため本文に援用される
D.DivsalarおよびM.K.Simonの「M
PSKの多シンボル差分検出(Multiple−Sy
mbol Differential Detecti
on Of MPSK)」(IEEE Transac
tions on Communications、1
990年3月)に開示される。基本的には、マルチチッ
プ差分検出手法は、比較的長い間隔にわたりシンボルを
観察して比較的低い誤り率で著しい性能利得を生じる。
「多数決ルール」処理による2チップの差分検出、3チ
ップの差分検出および4チップの差分検出のような対称
差分位相偏移キーイング(SDPSK)変調フォーマッ
トに対する種々のマルチチップの差分検出方式について
は、参考のため本文に援用されるD.Sammonsの
「SDPSK復調のための多シンボル検出方式(Mul
ti−Symbol Detection Schem
es for SDPSK Demodulatio
n)」(IOC,MDR−02−M1001−118、
1992年11月)において記述される。4チップの差
分検出は、ハードウエアの複雑さにほとんど影響なく最
も著しい性能利得を提供する。しかし、観察間隔が更に
増大されると、差分検出の性能は改善するがハードウエ
アの複雑さが劇的に大きくなるおそれがある。
【0006】
【発明が解決しようとする課題】マルチチップの差分検
出を行うためには、受取られた位相ストリングが1組の
格納された理想的パターンと比較され、どのシンボル・
セットが受取られたかについて決定が行われる。現在、
マルチチップ差分検出のため利用可能な方法は2つあ
る。第1の方法は、格納された1組のシンボル・セット
に指標を与えるテーブル索引手法に関する。受取られた
ベクトルのデータ・ビットとパリティ・ビットとをデー
タ検出のため理想的なベクトルに関してマッピングする
ために、読出し専用メモリ(ROM)が用いられる。第
2の方法は、受取られた位相を理想的パターンと比較し
最大の確度に基いて検出するため1つずつ比較する手法
に関する。しかし、これらの手法はそれぞれ、ハードウ
エア集約的であると共に電力集約的である。
出を行うためには、受取られた位相ストリングが1組の
格納された理想的パターンと比較され、どのシンボル・
セットが受取られたかについて決定が行われる。現在、
マルチチップ差分検出のため利用可能な方法は2つあ
る。第1の方法は、格納された1組のシンボル・セット
に指標を与えるテーブル索引手法に関する。受取られた
ベクトルのデータ・ビットとパリティ・ビットとをデー
タ検出のため理想的なベクトルに関してマッピングする
ために、読出し専用メモリ(ROM)が用いられる。第
2の方法は、受取られた位相を理想的パターンと比較し
最大の確度に基いて検出するため1つずつ比較する手法
に関する。しかし、これらの手法はそれぞれ、ハードウ
エア集約的であると共に電力集約的である。
【0007】従って、本発明の種々の実施の形態は、改
善された更に効率的なマルチチップ差分検出手法と、著
しい性能利得と、ゲート・カウント、電力消費および処
理速度に関して効率的なハードウエア構成とを有する対
称差分位相偏移キーイング(SDPSK)変調フォーマ
ットのデータを復号するマルチチップ・データ検出器フ
ォーマットとに関するものである。
善された更に効率的なマルチチップ差分検出手法と、著
しい性能利得と、ゲート・カウント、電力消費および処
理速度に関して効率的なハードウエア構成とを有する対
称差分位相偏移キーイング(SDPSK)変調フォーマ
ットのデータを復号するマルチチップ・データ検出器フ
ォーマットとに関するものである。
【0008】
【課題を解決するための手段】本発明の種々の実施の形
態によれば、対称差分位相偏移キーイング(SDPS
K)フォーマットかあるいは対称差分四位相偏移キーイ
ング(SDQPSK)フォーマットのいずれかにおいて
変調される到来データを検出する改善されたデータ検出
器が提供される。当該データ検出器は、予め定めた数の
データ・ビットとパリティ・ビットの受取られたベクト
ルを生じるためにマルチチップの観察間隔において到来
する変調データの少なくとも4つの連続する入力位相の
位相角をコード化するよう構成された位相角エンコーダ
と、1組の理想的ベクトルで受取られたベクトルをマッ
ピングすることにより多重ビット決定を生じるために受
取られたベクトルを復号するように構成されたデコーダ
と、マルチチップの観察間隔において到来する変調デー
タから最終的な検出シンボルを生じるために多数決ルー
ルにより多重ビット決定からビットの見積もりを選択す
るように構成された多数決ボータ(voter)とを含
んでいる。
態によれば、対称差分位相偏移キーイング(SDPS
K)フォーマットかあるいは対称差分四位相偏移キーイ
ング(SDQPSK)フォーマットのいずれかにおいて
変調される到来データを検出する改善されたデータ検出
器が提供される。当該データ検出器は、予め定めた数の
データ・ビットとパリティ・ビットの受取られたベクト
ルを生じるためにマルチチップの観察間隔において到来
する変調データの少なくとも4つの連続する入力位相の
位相角をコード化するよう構成された位相角エンコーダ
と、1組の理想的ベクトルで受取られたベクトルをマッ
ピングすることにより多重ビット決定を生じるために受
取られたベクトルを復号するように構成されたデコーダ
と、マルチチップの観察間隔において到来する変調デー
タから最終的な検出シンボルを生じるために多数決ルー
ルにより多重ビット決定からビットの見積もりを選択す
るように構成された多数決ボータ(voter)とを含
んでいる。
【0009】到来データが送信機からの対称差分位相偏
移キーイング(SDPSK)フォーマットにおいて変調
されるならば、予め定めた数の受取られたベクトルは、
3つのデータ・ビットと3つのパリティ・ビットとに対
応する。マルチチップの観察間隔は、各シンボルが1ビ
ットを含む4チップの観察間隔に対応し、理想的ベクト
ルのセットは4チップの観察間隔にわたる8つの位相遷
移の確率に対応する。
移キーイング(SDPSK)フォーマットにおいて変調
されるならば、予め定めた数の受取られたベクトルは、
3つのデータ・ビットと3つのパリティ・ビットとに対
応する。マルチチップの観察間隔は、各シンボルが1ビ
ットを含む4チップの観察間隔に対応し、理想的ベクト
ルのセットは4チップの観察間隔にわたる8つの位相遷
移の確率に対応する。
【0010】SDPSKデータ検出器の位相角エンコー
ダ・ブロックは、4チップの観察間隔において1チッ
プ、2チップおよび4チップだけ遅れた到来変調データ
の入力位相の位相角(位相角)を決定し、6ビットの受
取られたベクトルを生じる位相角をコード化するように
構成された複数の減算器およびXORゲートを含む。
ダ・ブロックは、4チップの観察間隔において1チッ
プ、2チップおよび4チップだけ遅れた到来変調データ
の入力位相の位相角(位相角)を決定し、6ビットの受
取られたベクトルを生じる位相角をコード化するように
構成された複数の減算器およびXORゲートを含む。
【0011】SDPSKデータ検出器のデコーダ・ブロ
ックは、復号動作のため位相角エンコーダ・ブロックか
らの受取られたベクトルを提供するように構成されたベ
クトル・ユニットと、受取られたベクトルのデータ・ビ
ットを受取るように構成された第1の選択ユニットと、
同じデータ・ビットを持つ理想ベクトルのパリティ・ビ
ットを提供するように構成された第1のROMルックア
ップ・テーブルと、受取られたベクトルのパリティ・ビ
ットと共にルックアップ出力間の不一致数をカウントす
るように構成された第1の不一致カウンタと、受取られ
たベクトルのパリティ・ビットを受取るように構成され
た第2の選択ユニットと、同じパリティ・ビットを持つ
理想ベクトルのデータ・ビットを提供するように構成さ
れた第2のROMと、受取られたベクトルのデータ・ビ
ットと共に同じルックアップ出力間の不一致数をカウン
トするように構成された第2の不一致カウンタと、並列
の多重ビット決定を生じるように受取られたベクトルに
最も近い理想ベクトルを拾うように構成されたコンパレ
ータとを含む。
ックは、復号動作のため位相角エンコーダ・ブロックか
らの受取られたベクトルを提供するように構成されたベ
クトル・ユニットと、受取られたベクトルのデータ・ビ
ットを受取るように構成された第1の選択ユニットと、
同じデータ・ビットを持つ理想ベクトルのパリティ・ビ
ットを提供するように構成された第1のROMルックア
ップ・テーブルと、受取られたベクトルのパリティ・ビ
ットと共にルックアップ出力間の不一致数をカウントす
るように構成された第1の不一致カウンタと、受取られ
たベクトルのパリティ・ビットを受取るように構成され
た第2の選択ユニットと、同じパリティ・ビットを持つ
理想ベクトルのデータ・ビットを提供するように構成さ
れた第2のROMと、受取られたベクトルのデータ・ビ
ットと共に同じルックアップ出力間の不一致数をカウン
トするように構成された第2の不一致カウンタと、並列
の多重ビット決定を生じるように受取られたベクトルに
最も近い理想ベクトルを拾うように構成されたコンパレ
ータとを含む。
【0012】SDPSKデータ検出器の多数決ボータ・
ブロックを用いて、同じシンボルの3つの決定について
投票する。多数決ボータ・ブロックは、3つのANDゲ
ートと1つのORゲートとを必要とする。
ブロックを用いて、同じシンボルの3つの決定について
投票する。多数決ボータ・ブロックは、3つのANDゲ
ートと1つのORゲートとを必要とする。
【0013】到来データが対称差分四位相偏移キーイン
グ(SDQPSK)フォーマットで変調されるならば、
予め定めた数の受取られたベクトルは6つのデータ・ビ
ットと6つのパリティ・ビットとの12ビットに対応す
る。マルチチップ観察間隔は,各シンボルが2ビットを
含む4チップ観察間隔に対応し、1組の理想ベクトルは
4チップ観察間隔における64の位相遷移可能性に対応
する。
グ(SDQPSK)フォーマットで変調されるならば、
予め定めた数の受取られたベクトルは6つのデータ・ビ
ットと6つのパリティ・ビットとの12ビットに対応す
る。マルチチップ観察間隔は,各シンボルが2ビットを
含む4チップ観察間隔に対応し、1組の理想ベクトルは
4チップ観察間隔における64の位相遷移可能性に対応
する。
【0014】SDQPSKデータ検出器の位相角エンコ
ーダ・ブロックは、4チップの観察間隔の間に1チッ
プ、2チップおよび3チップだけ遅れた到来変調データ
の入力位相の位相角を決定し、受取られたベクトルを生
じるため位相角をコード化するように構成された複数の
減算器とXORゲートとを含む。
ーダ・ブロックは、4チップの観察間隔の間に1チッ
プ、2チップおよび3チップだけ遅れた到来変調データ
の入力位相の位相角を決定し、受取られたベクトルを生
じるため位相角をコード化するように構成された複数の
減算器とXORゲートとを含む。
【0015】SDQPSKデータ検出器のデコーダ・ブ
ロックは、復号動作のため位相角エンコーダ・ブロック
からの12ビットの受取られたベクトルを提供するよう
に構成されたベクトル・ユニットと、受取られたベクト
ルの上位6ビット(データ・ビット)と受取られたベク
トルの上位6ビットの連続補数とを受取るように構成さ
れた第1の複数の選択ユニットと、同じデータ・ビット
を持つ理想ベクトルのパリティ・ビットを提供するよう
に構成された第1の複数のROMルックアップ・テーブ
ルと、受取られたベクトルのパリティ・ビットと共にル
ックアップ出力間の不一致数をカウントするように構成
された第1の複数の不一致カウンタと、受取られたベク
トルの下位の6ビット(パリティ・ビット)と受取られ
たベクトルの下位の6ビットの連続補数とを受取るよう
に構成された第2の複数の選択ユニットと、同じパリテ
ィ・ビットを持つ理想ベクトルのデータ・ビットを提供
するように構成された第2の複数のROMルックアップ
・テーブルと、受取られたベクトルのデータ・ビットと
共にルックアップ出力間の不一致数をカウントするよう
に構成された第2の複数の不一致カウンタと、到来変調
データからの並列な検出シンボルを生じるように12ビ
ットの受取られたベクトルに最も近い理想ベクトルを拾
うように構成されたコンパレータとを含んでいる。
ロックは、復号動作のため位相角エンコーダ・ブロック
からの12ビットの受取られたベクトルを提供するよう
に構成されたベクトル・ユニットと、受取られたベクト
ルの上位6ビット(データ・ビット)と受取られたベク
トルの上位6ビットの連続補数とを受取るように構成さ
れた第1の複数の選択ユニットと、同じデータ・ビット
を持つ理想ベクトルのパリティ・ビットを提供するよう
に構成された第1の複数のROMルックアップ・テーブ
ルと、受取られたベクトルのパリティ・ビットと共にル
ックアップ出力間の不一致数をカウントするように構成
された第1の複数の不一致カウンタと、受取られたベク
トルの下位の6ビット(パリティ・ビット)と受取られ
たベクトルの下位の6ビットの連続補数とを受取るよう
に構成された第2の複数の選択ユニットと、同じパリテ
ィ・ビットを持つ理想ベクトルのデータ・ビットを提供
するように構成された第2の複数のROMルックアップ
・テーブルと、受取られたベクトルのデータ・ビットと
共にルックアップ出力間の不一致数をカウントするよう
に構成された第2の複数の不一致カウンタと、到来変調
データからの並列な検出シンボルを生じるように12ビ
ットの受取られたベクトルに最も近い理想ベクトルを拾
うように構成されたコンパレータとを含んでいる。
【0016】
【発明の実施の形態】本発明およびそれに伴う多くの利
点の更に完全な理解は、同様な記号が同じかあるいは類
似の構成要素を示す添付図面に関して考察すれば以降の
詳細な記述により容易になろう。
点の更に完全な理解は、同様な記号が同じかあるいは類
似の構成要素を示す添付図面に関して考察すれば以降の
詳細な記述により容易になろう。
【0017】本発明は、全ての形式の位相偏移キーイン
グ(PSK)変調フォーマットおよびマルチチップ(N
−チップ)検出間隔における使用に適用できる。しか
し、簡潔さを目的として、本発明の範囲および構成が限
定されるものではないが、論議は主として対称差分位相
偏移キーイング(SDPSK)および対称差分四位相偏
移キーイング(SDQPSK)変調フォーマットおよび
4チップ検出間隔の例示的な使用に向けられる。
グ(PSK)変調フォーマットおよびマルチチップ(N
−チップ)検出間隔における使用に適用できる。しか
し、簡潔さを目的として、本発明の範囲および構成が限
定されるものではないが、論議は主として対称差分位相
偏移キーイング(SDPSK)および対称差分四位相偏
移キーイング(SDQPSK)変調フォーマットおよび
4チップ検出間隔の例示的な使用に向けられる。
【0018】まず、本発明の原理による対称差分位相偏
移キーイング(SDPSK)変調フォーマットのマルチ
チップ検出の位相遷移を示す図面、特に図1を参照す
る。データ情報は、位相角において格納される。例え
ば、データ・シンボル「0」がチャネルに送られるなら
ば、通信トランスミッタのSDPSK変調器が送信位相
を90°だけ増加させる。データ・シンボル「1」がチ
ャネルに送られるならば、SDPSK変調器は送信位相
を90°だけ減少させる。通信レシーバは、位相遷移が
生じるならば、送られるシンボルを検出するために用い
られる。
移キーイング(SDPSK)変調フォーマットのマルチ
チップ検出の位相遷移を示す図面、特に図1を参照す
る。データ情報は、位相角において格納される。例え
ば、データ・シンボル「0」がチャネルに送られるなら
ば、通信トランスミッタのSDPSK変調器が送信位相
を90°だけ増加させる。データ・シンボル「1」がチ
ャネルに送られるならば、SDPSK変調器は送信位相
を90°だけ減少させる。通信レシーバは、位相遷移が
生じるならば、送られるシンボルを検出するために用い
られる。
【0019】例えば、4チップ検出においては、観察間
隔は4となる。各クロック・サイクルごとに、受取られ
る情報の4つの連続位相が捕捉され、通信トランスミッ
タにより送られべき3つのシンボルとして出力するよう
に通信レシーバにおいて処理される。4つの受取られる
位相間の関係が図1に示される。ここのチップ遅延ユニ
ットを用いて、1チップだけ入力位相φKを遅延する。
その結果、各クロック・サイクルに対する受取られた位
相情報が入力位相φKとして、1サイクル早く受取られ
た入力位相φK-1、2サイクル早く受取られた入力位相
φK-2、および3サイクル早く受取られた入力位相φK-3
として表わされる。
隔は4となる。各クロック・サイクルごとに、受取られ
る情報の4つの連続位相が捕捉され、通信トランスミッ
タにより送られべき3つのシンボルとして出力するよう
に通信レシーバにおいて処理される。4つの受取られる
位相間の関係が図1に示される。ここのチップ遅延ユニ
ットを用いて、1チップだけ入力位相φKを遅延する。
その結果、各クロック・サイクルに対する受取られた位
相情報が入力位相φKとして、1サイクル早く受取られ
た入力位相φK-1、2サイクル早く受取られた入力位相
φK-2、および3サイクル早く受取られた入力位相φK-3
として表わされる。
【0020】図1に示されるように、4つの受取られた
位相間に合計6つの位相角があり、即ち、3つのシング
ル相遷移、2つのダブル相遷移および1つのトリプル相
遷移があり得る。3つのシングル相遷移は、入力位相が
φKからφK-1へ、φK-1からφK-2へ、およびφK-2から
φK-3へ遷移するときに生じる。同様に、2つのダブル
相遷移は、φKからφK-2へ、およびφK-1からφK-3へ遷
移するときに生じる。最後に、1つのトリプル相遷移
は、入力位相がφKからφK-3へ直接遷移するときに生じ
る。
位相間に合計6つの位相角があり、即ち、3つのシング
ル相遷移、2つのダブル相遷移および1つのトリプル相
遷移があり得る。3つのシングル相遷移は、入力位相が
φKからφK-1へ、φK-1からφK-2へ、およびφK-2から
φK-3へ遷移するときに生じる。同様に、2つのダブル
相遷移は、φKからφK-2へ、およびφK-1からφK-3へ遷
移するときに生じる。最後に、1つのトリプル相遷移
は、入力位相がφKからφK-3へ直接遷移するときに生じ
る。
【0021】各位相角は、下記のルールに従って1ビッ
トでコード化される。
トでコード化される。
【0022】●シングル相遷移:[0°,180°)→
「0」;[180°,360°)→「1」 ●ダブル相遷移:[0°,90°)または[270°,
360°)→[0];[90°,270°)→「1」 ●トリプル相遷移:[0°,180°)→[0];[1
80°,360°)→「1」 便宜上、全ての負の位相角が360°を加えることによ
り正へ変換されている。コード化された6ビットの結果
は、r(太字;以下同じ)により表わされる受取られた
ベクトルと呼ばれる。受取られたベクトルrの最初の3
ビットはデータ・ビットであり、受取られたベクトルの
最後の3ビットはパリティ・ビットである。
「0」;[180°,360°)→「1」 ●ダブル相遷移:[0°,90°)または[270°,
360°)→[0];[90°,270°)→「1」 ●トリプル相遷移:[0°,180°)→[0];[1
80°,360°)→「1」 便宜上、全ての負の位相角が360°を加えることによ
り正へ変換されている。コード化された6ビットの結果
は、r(太字;以下同じ)により表わされる受取られた
ベクトルと呼ばれる。受取られたベクトルrの最初の3
ビットはデータ・ビットであり、受取られたベクトルの
最後の3ビットはパリティ・ビットである。
【0023】一例として、到来位相がφK-3=0°、φ
K-2=90°、φK-1=180°およびφK=90°であ
るならば、位相角は下記のように与えられる。
K-2=90°、φK-1=180°およびφK=90°であ
るならば、位相角は下記のように与えられる。
【0024】φK-2−φK-3=[90°−0°=90
°]、これは(「0」)としてコード化され、φK-1−
φK-2=[180°−90°=90°]、これは
(「0」)としてコード化され、φK−φK-1=[90°
−180°=270°]、これは(「1」)としてコー
ド化され、φK−φK-2=[90°−90°=0°]、こ
れは(「0」)としてコード化され、φK-1−φK-3=
[180°−0°=180°]、これは(「1」)とし
てコード化され、φK−φK-3=[90°−0°=90
°]、これは(「0」)としてコード化される。
°]、これは(「0」)としてコード化され、φK-1−
φK-2=[180°−90°=90°]、これは
(「0」)としてコード化され、φK−φK-1=[90°
−180°=270°]、これは(「1」)としてコー
ド化され、φK−φK-2=[90°−90°=0°]、こ
れは(「0」)としてコード化され、φK-1−φK-3=
[180°−0°=180°]、これは(「1」)とし
てコード化され、φK−φK-3=[90°−0°=90
°]、これは(「0」)としてコード化される。
【0025】従って、当例で述べるように、4つの受取
られた位相φK、φK-1、φK-2およびφK-3間の6つの入
力位相角に基いて受取られたベクトルrは、(0,0,
1,0,1,0)として特徴付けられる。
られた位相φK、φK-1、φK-2およびφK-3間の6つの入
力位相角に基いて受取られたベクトルrは、(0,0,
1,0,1,0)として特徴付けられる。
【0026】次に、本発明の原理により構成された対称
差分位相偏移キーイング(SDPSK)変調フォーマッ
トのデータを復号するデータ検出器のブロック・レベル
図を示す図2に転じる。図2に示されるように、SDP
SKデータ検出器は、複数のチップ遅延ユニット2〜6
と、位相角エンコーダ・ブロック10と、デコーダ・ブ
ロック20と、MJ多数決ボータ・ブロック30とを含
んでいる。図1に示される個々の1チップ遅延ユニット
2、4、6は、4つの結果位相φK、φK-1、φ K-2、φ
K-3を含む各クロック・サイクルに対する受取られた位
相情報が位相角エンコーダ・ブロック10へ入力される
ことを保証するため、1チップ、2チップおよび3チッ
プだけ入力位相φKを遅延させるために用いられる。位
相角エンコーダ・ブロック10は、コード化された6ビ
ットの受取られたrで表わされるベクトルを取得するた
めに、4つの受取られた位相φK、φK-1、φK-2および
φK-3間の6つの位相角を決定し、図1に関して述べた
ように位相遷移に基く各位相角をコード化するように構
成される。デコーダ・ブロック20は、到来する受取ら
れたベクトルrをv(太字;以下同様)で表わされる1
組の理想ベクトルでマッピングすることにより、コード
化された6ビットの受取られたベクトルから通信トラン
スミッタにより送られる3つの結果的なシンボルを検出
するよう構成される。
差分位相偏移キーイング(SDPSK)変調フォーマッ
トのデータを復号するデータ検出器のブロック・レベル
図を示す図2に転じる。図2に示されるように、SDP
SKデータ検出器は、複数のチップ遅延ユニット2〜6
と、位相角エンコーダ・ブロック10と、デコーダ・ブ
ロック20と、MJ多数決ボータ・ブロック30とを含
んでいる。図1に示される個々の1チップ遅延ユニット
2、4、6は、4つの結果位相φK、φK-1、φ K-2、φ
K-3を含む各クロック・サイクルに対する受取られた位
相情報が位相角エンコーダ・ブロック10へ入力される
ことを保証するため、1チップ、2チップおよび3チッ
プだけ入力位相φKを遅延させるために用いられる。位
相角エンコーダ・ブロック10は、コード化された6ビ
ットの受取られたrで表わされるベクトルを取得するた
めに、4つの受取られた位相φK、φK-1、φK-2および
φK-3間の6つの位相角を決定し、図1に関して述べた
ように位相遷移に基く各位相角をコード化するように構
成される。デコーダ・ブロック20は、到来する受取ら
れたベクトルrをv(太字;以下同様)で表わされる1
組の理想ベクトルでマッピングすることにより、コード
化された6ビットの受取られたベクトルから通信トラン
スミッタにより送られる3つの結果的なシンボルを検出
するよう構成される。
【0027】3つのシンボルの期間、8つの理想ベクト
ルに対応する8つの理想位相遷移パターンがあり得る。
換言すれば、3つのシンボル(3ビット)がSDPSK
変調フォーマットで復号されるから、合計23、即ち8
つの理想ベクトルがあり得、vは3ビットの決定
bK-2、bK-1、bKを生じるための変数である。デコー
ダ・ブロック20は、到来するベクトルrを、3ビット
の決定bK-2、bK-1、bKを生じるために少なくとも距
離rを持つ対応する理想ベクトルvへマップする。並列
の3ビット決定bK-2、bK-1、bKは、3チップだけ保
持され、次いで、第1のチップの間bKを、第2のチッ
プの間bK-1を、第3のチップの間はbK-2を逐次出力す
る。チップ遅延ユニット3および5は、同じシンボルの
3つ全ての決定が多数決ボータ・ブロック30に対して
同時に入力されることを保証するために用いられる。多
数決ボータ・ブロック30は、「多数決ルール」により
チップ間隔の間最後のビット決定として、最大で3つの
シンボルから2倍生じるビット見積もりを選択するため
に用いられる。
ルに対応する8つの理想位相遷移パターンがあり得る。
換言すれば、3つのシンボル(3ビット)がSDPSK
変調フォーマットで復号されるから、合計23、即ち8
つの理想ベクトルがあり得、vは3ビットの決定
bK-2、bK-1、bKを生じるための変数である。デコー
ダ・ブロック20は、到来するベクトルrを、3ビット
の決定bK-2、bK-1、bKを生じるために少なくとも距
離rを持つ対応する理想ベクトルvへマップする。並列
の3ビット決定bK-2、bK-1、bKは、3チップだけ保
持され、次いで、第1のチップの間bKを、第2のチッ
プの間bK-1を、第3のチップの間はbK-2を逐次出力す
る。チップ遅延ユニット3および5は、同じシンボルの
3つ全ての決定が多数決ボータ・ブロック30に対して
同時に入力されることを保証するために用いられる。多
数決ボータ・ブロック30は、「多数決ルール」により
チップ間隔の間最後のビット決定として、最大で3つの
シンボルから2倍生じるビット見積もりを選択するため
に用いられる。
【0028】本発明の原理による対称差分位相偏移キー
イング(SDPSK)変調フォーマットのデータを復号
するためのデータ検出器の構成例が,図3に示される。
図3に示されるように、位相角エンコーダ・ブロック1
0は、rで表わされた到来する受取られたベクトルを生
じるため用いられる、複数の加算器(減算器)12a、
12b、12c、12d、12e、12f、およびXO
Rゲート14、16を含んでいる。デコーダ・ブロック
20は、簡単な64×3読出し専用メモリ(ROM)を
用いて実現された4チップ・デコーダである。多数決ボ
ータ・ブロック30は、結果のビット決定を生じるため
「多数決ルール」を用いて最終決定を行うための3対1
出力論理回路を含む。例えば、入力3ビット決定(1,
0,1)は、「1」の最終ビット決定を結果として得
る。
イング(SDPSK)変調フォーマットのデータを復号
するためのデータ検出器の構成例が,図3に示される。
図3に示されるように、位相角エンコーダ・ブロック1
0は、rで表わされた到来する受取られたベクトルを生
じるため用いられる、複数の加算器(減算器)12a、
12b、12c、12d、12e、12f、およびXO
Rゲート14、16を含んでいる。デコーダ・ブロック
20は、簡単な64×3読出し専用メモリ(ROM)を
用いて実現された4チップ・デコーダである。多数決ボ
ータ・ブロック30は、結果のビット決定を生じるため
「多数決ルール」を用いて最終決定を行うための3対1
出力論理回路を含む。例えば、入力3ビット決定(1,
0,1)は、「1」の最終ビット決定を結果として得
る。
【0029】特に、位相角エンコーダ・ブロック10の
第1の加算器12aは、2チップだけ遅れた入力位相と
3チップだけ遅れた入力位相との位相角φK-2―φK-3を
決定するために用いられる。位相角φK-2−φK-3に対応
するコード化ビットが、その最上位ビット「MSB」に
照らして4チップ・デコーダ20へ与えられる。同様
に、第2の加算器12bは、1チップだけ遅れた入力位
相と2チップだけ遅れた入力位相との位相角φK-1−φ
K-2を決定するために用いられる。位相角φK-1−φK-2
に対応するコード化ビットは、その最上位ビット「MS
B」に照らして4チップ・デコーダ20へ与えられる。
第3の加算器12cは、ある入力位相と1チップだけ遅
れた入力位相との位相角φK−φK-1を決定するために用
いられる。位相角φK−φK-1に対応するコード化ビット
は、その最上位ビット「MSB」に照らして4チップ・
デコーダ20へ与えられる。第4の加算器12dは、1
つの入力位相と、2チップだけ遅れた入力位相との位相
角φK−φK-2を決定するために用いられる。第1のXO
Rゲート14は、最上位ビット「MSB」と第2の最上
位ビット「第2のMSB」とを組合わせて位相角φK−
φK-2に対応するコード化ビットを4チップ・デコーダ
20へ与えるために用いられる。第5の加算器12e
は、1チップだけ遅れた入力位相と2チップだけ遅れた
入力位相との位相角φK-1−φK-3を決定するために用い
られる。第2のXORゲート16は、第1の最上位ビッ
ト「MSB」と第2の最上位ビット「第2のMSB」と
を組合わせて位相角φK-1−φK-3に対応するコード化ビ
ットを4チップ・デコーダ20へ与えるために用いられ
る。第6の加算器12fは、1つの入力位相と2チップ
だけ遅れた入力位相との位相角φK−φK-3を決定するた
めに用いられる。位相角φK−φK-3に対応するコード化
ビットが4チップ・デコーダ20へ与えられる。4チッ
プ・デコーダ20へ与えられる全てのコード化ビット
は、コード化されたrにより表わされる6ビットの受取
られたベクトルr(r0、r1、r2、r3、r4、r5)と
して特徴付けられる。
第1の加算器12aは、2チップだけ遅れた入力位相と
3チップだけ遅れた入力位相との位相角φK-2―φK-3を
決定するために用いられる。位相角φK-2−φK-3に対応
するコード化ビットが、その最上位ビット「MSB」に
照らして4チップ・デコーダ20へ与えられる。同様
に、第2の加算器12bは、1チップだけ遅れた入力位
相と2チップだけ遅れた入力位相との位相角φK-1−φ
K-2を決定するために用いられる。位相角φK-1−φK-2
に対応するコード化ビットは、その最上位ビット「MS
B」に照らして4チップ・デコーダ20へ与えられる。
第3の加算器12cは、ある入力位相と1チップだけ遅
れた入力位相との位相角φK−φK-1を決定するために用
いられる。位相角φK−φK-1に対応するコード化ビット
は、その最上位ビット「MSB」に照らして4チップ・
デコーダ20へ与えられる。第4の加算器12dは、1
つの入力位相と、2チップだけ遅れた入力位相との位相
角φK−φK-2を決定するために用いられる。第1のXO
Rゲート14は、最上位ビット「MSB」と第2の最上
位ビット「第2のMSB」とを組合わせて位相角φK−
φK-2に対応するコード化ビットを4チップ・デコーダ
20へ与えるために用いられる。第5の加算器12e
は、1チップだけ遅れた入力位相と2チップだけ遅れた
入力位相との位相角φK-1−φK-3を決定するために用い
られる。第2のXORゲート16は、第1の最上位ビッ
ト「MSB」と第2の最上位ビット「第2のMSB」と
を組合わせて位相角φK-1−φK-3に対応するコード化ビ
ットを4チップ・デコーダ20へ与えるために用いられ
る。第6の加算器12fは、1つの入力位相と2チップ
だけ遅れた入力位相との位相角φK−φK-3を決定するた
めに用いられる。位相角φK−φK-3に対応するコード化
ビットが4チップ・デコーダ20へ与えられる。4チッ
プ・デコーダ20へ与えられる全てのコード化ビット
は、コード化されたrにより表わされる6ビットの受取
られたベクトルr(r0、r1、r2、r3、r4、r5)と
して特徴付けられる。
【0030】4チップ・デコーダ20は、1組の理想ベ
クトルrを含む。理想ベクトルvは、無雑音環境におけ
る4チップの検出間隔にわたる全位相の遷移確率を含
む。4チップ・デコーダ20には、下記のように、理想
ベクトルのマッピング指令および3ビットの決定
bK-2、bK-1、bKもまた含まれる。
クトルrを含む。理想ベクトルvは、無雑音環境におけ
る4チップの検出間隔にわたる全位相の遷移確率を含
む。4チップ・デコーダ20には、下記のように、理想
ベクトルのマッピング指令および3ビットの決定
bK-2、bK-1、bKもまた含まれる。
【0031】
【表1】
【0032】3つの結果的シンボルの期間中、8つの理
想ベクトルが存在する。これら8つの理想ベクトルは、
図4に示される。到来するベクトルrが雑音を含むなら
ば、4チップ・デコーダ20は、到来ベクトルrをこの
rと最小距離の対応する理想ベクトルvへマップする。
理想ベクトルvが見出されると、4チップ・デコーダ2
0は、理想ベクトルからの1対1のマッピング指令に従
って3ビットの決定b K-2、bK-1、bKを並列に出力す
る。例えば、対応する理想ベクトル「0,0,1,0,
1,0」が図4に示されるように見出されるならば、
「0,0,1」の並列3ビット決定bK-2、bK-1、bK
が生成される。同様に、対応する理想ベクトル「1,
0,1,0,0,1」が見出されるならば、「1,0,
1」の並列3ビット決定bK-2、bK-1、bKが生成され
る。
想ベクトルが存在する。これら8つの理想ベクトルは、
図4に示される。到来するベクトルrが雑音を含むなら
ば、4チップ・デコーダ20は、到来ベクトルrをこの
rと最小距離の対応する理想ベクトルvへマップする。
理想ベクトルvが見出されると、4チップ・デコーダ2
0は、理想ベクトルからの1対1のマッピング指令に従
って3ビットの決定b K-2、bK-1、bKを並列に出力す
る。例えば、対応する理想ベクトル「0,0,1,0,
1,0」が図4に示されるように見出されるならば、
「0,0,1」の並列3ビット決定bK-2、bK-1、bK
が生成される。同様に、対応する理想ベクトル「1,
0,1,0,0,1」が見出されるならば、「1,0,
1」の並列3ビット決定bK-2、bK-1、bKが生成され
る。
【0033】各シンボルbK-2、bK-1、bKは、3回検
出される。従って、多数決ボータ・ブロック30を用い
て最終の検出を行う。多数決ボータ・ブロック30は、
その入力に少なくとも2回現われたビットを出力する。
例えば、入力3ビットの決定「1,0,1」は、「1」
の最終検出を結果として生じる。多数決ボータの光ポン
ピング光方式は、有利なことに、ハードウエアの複雑さ
にほとんど影響を及ぼさずに著しい性能利得を提供す
る。結果として、多数決ボータ処理方式は、多数決ボー
タのない4チップ検出手法の性能と比較して7チップの
検出性能として示される。各シンボルbK-2、bK-1、b
Kが多数決ボータ・ブロック30により3回検出される
ので、7チップの検出性能が示される。
出される。従って、多数決ボータ・ブロック30を用い
て最終の検出を行う。多数決ボータ・ブロック30は、
その入力に少なくとも2回現われたビットを出力する。
例えば、入力3ビットの決定「1,0,1」は、「1」
の最終検出を結果として生じる。多数決ボータの光ポン
ピング光方式は、有利なことに、ハードウエアの複雑さ
にほとんど影響を及ぼさずに著しい性能利得を提供す
る。結果として、多数決ボータ処理方式は、多数決ボー
タのない4チップ検出手法の性能と比較して7チップの
検出性能として示される。各シンボルbK-2、bK-1、b
Kが多数決ボータ・ブロック30により3回検出される
ので、7チップの検出性能が示される。
【0034】先に述べた判定アルゴリズムの完全例は、
下記のように表2に示されるように要約することができ
る。
下記のように表2に示されるように要約することができ
る。
【0035】
【表2】
【0036】最初の3列は、トランスミッタのデータを
表わし、即ち、s、Δθおよびθが送信されたシンボ
ル、送信された位相角および送信された位相をそれぞれ
示している。列の残りは、検出器データを含み、即ち、
φ、Δφ、r、v、bおよびS d(r、v、bおよびSd
は太字)が受取られた位相、受取られた位相角、受取ら
れたベクトル、理想ベクトル、デコーダ出力および検出
されたシンボル出力をそれぞれ示している。
表わし、即ち、s、Δθおよびθが送信されたシンボ
ル、送信された位相角および送信された位相をそれぞれ
示している。列の残りは、検出器データを含み、即ち、
φ、Δφ、r、v、bおよびS d(r、v、bおよびSd
は太字)が受取られた位相、受取られた位相角、受取ら
れたベクトル、理想ベクトル、デコーダ出力および検出
されたシンボル出力をそれぞれ示している。
【0037】受取られた位相φが雑音が多く、第3の受
取られたベクトルr「0,1,1,1,0,0」は理想
ベクトルの組には対応せず、マッピング理想ベクトルv
が「0,1,1,1,0,1」であることが判る。1つ
の重要な事実は、最初の2つのシンボルと最後の2つの
シンボルの検出が3回より少なく、多数決ボータ・ブロ
ック30は必要とされないことである。しかし、多数決
ボータ・ブロック30が使用されると、第2および第3
のシンボルがそれぞれ1チップ遅延ユニット3および2
チップ遅延ユニット5を通過するが、第1のデコーダ出
力ビットは多数決ボータ・ブロック30へ直進する。t
=2において、第3のシンボルは3回検出され(t=2
列において3つのゼロを参照)、そのため多数決ボータ
・ブロック30は「0」を出力する。従って、Sd列の
3番目のエントリは「0」となる。図3に示されるよう
なSDPSKデータ検出器に対する入力位相が無効にな
ったときでも、本発明によるSDPSKデータ検出器に
より出力されたシンボルが通信トランスミッタにより送
られるべきシンボルと同じであることも判る。
取られたベクトルr「0,1,1,1,0,0」は理想
ベクトルの組には対応せず、マッピング理想ベクトルv
が「0,1,1,1,0,1」であることが判る。1つ
の重要な事実は、最初の2つのシンボルと最後の2つの
シンボルの検出が3回より少なく、多数決ボータ・ブロ
ック30は必要とされないことである。しかし、多数決
ボータ・ブロック30が使用されると、第2および第3
のシンボルがそれぞれ1チップ遅延ユニット3および2
チップ遅延ユニット5を通過するが、第1のデコーダ出
力ビットは多数決ボータ・ブロック30へ直進する。t
=2において、第3のシンボルは3回検出され(t=2
列において3つのゼロを参照)、そのため多数決ボータ
・ブロック30は「0」を出力する。従って、Sd列の
3番目のエントリは「0」となる。図3に示されるよう
なSDPSKデータ検出器に対する入力位相が無効にな
ったときでも、本発明によるSDPSKデータ検出器に
より出力されたシンボルが通信トランスミッタにより送
られるべきシンボルと同じであることも判る。
【0038】図5は、本発明の原理による新たに生成さ
れたアルゴリズムを用いてSDPSKデータ検出器のデ
コーダ・ブロック20の構成例を示している。SDPS
Kデータ検出器のデコーダ・ブロック20は、ベクトル
・ユニット21、選択ユニット23a、23b、読出し
専用メモリ(ROM)ルックアップ・テーブル25a、
25b、不一致カウンタ27a、27b、およびコンパ
レータ29を含んでいる。ベクトル・ユニット21は、
復号動作のため位相角エンコーダ・ブロック10から到
来ベクトルr=[r5、r4、r3、r2、r1、r0]を受
取る。第1の選択ユニット23aは、ROM25aが同
じデータ・ビット(v2、v1、v0)を持つ理想ベクト
ルのパリティ・ビットを提供し不一致カウンタ27aが
ROM出力と受取られたベクトルのパリティ・ビットと
の間の不一致数を決定即ちカウントするように、受取ら
れたベクトル(r5、r4、r3)のデータ・ビットを受
取る。同様に、第2の選択ユニット23bは、ROM2
5bが同じパリティ・ビット(v5、v4、v3)を持つ
理想ベクトルのデータ・ビットを提供し、不一致カウン
タ27bがROM出力と受取られたベクトルのデータ・
ビットとの間の不一致数を決定するように、受取られた
ベクトル(r2、r1、r0)のパリティ・ビットを受取
る。コンパレータ29は、並列3ビット決定bK-2、b
K-1、bKを生じるため、受取られたベクトルrに最も近
い理想ベクトルvを拾うために用いられる。
れたアルゴリズムを用いてSDPSKデータ検出器のデ
コーダ・ブロック20の構成例を示している。SDPS
Kデータ検出器のデコーダ・ブロック20は、ベクトル
・ユニット21、選択ユニット23a、23b、読出し
専用メモリ(ROM)ルックアップ・テーブル25a、
25b、不一致カウンタ27a、27b、およびコンパ
レータ29を含んでいる。ベクトル・ユニット21は、
復号動作のため位相角エンコーダ・ブロック10から到
来ベクトルr=[r5、r4、r3、r2、r1、r0]を受
取る。第1の選択ユニット23aは、ROM25aが同
じデータ・ビット(v2、v1、v0)を持つ理想ベクト
ルのパリティ・ビットを提供し不一致カウンタ27aが
ROM出力と受取られたベクトルのパリティ・ビットと
の間の不一致数を決定即ちカウントするように、受取ら
れたベクトル(r5、r4、r3)のデータ・ビットを受
取る。同様に、第2の選択ユニット23bは、ROM2
5bが同じパリティ・ビット(v5、v4、v3)を持つ
理想ベクトルのデータ・ビットを提供し、不一致カウン
タ27bがROM出力と受取られたベクトルのデータ・
ビットとの間の不一致数を決定するように、受取られた
ベクトル(r2、r1、r0)のパリティ・ビットを受取
る。コンパレータ29は、並列3ビット決定bK-2、b
K-1、bKを生じるため、受取られたベクトルrに最も近
い理想ベクトルvを拾うために用いられる。
【0039】図6は、本発明の原理によるSDPSKデ
ータ検出器の多数決ボータ・ブロック30の構成例を示
している。多数決ボータ・ブロック30は、x0、x1、
x2に関して表わされる並列3ビット決定bK-2、
bK-1、bK間に「多数決投票」を行うための複数のAN
Dゲート32a、32b、32cと、ORゲート34と
から構成される。多数決ボータ・ブロック30の最終的
な決定出力は、「y」に関して表わされる。従って
「y」は下記の論理式を用いて決定される。
ータ検出器の多数決ボータ・ブロック30の構成例を示
している。多数決ボータ・ブロック30は、x0、x1、
x2に関して表わされる並列3ビット決定bK-2、
bK-1、bK間に「多数決投票」を行うための複数のAN
Dゲート32a、32b、32cと、ORゲート34と
から構成される。多数決ボータ・ブロック30の最終的
な決定出力は、「y」に関して表わされる。従って
「y」は下記の論理式を用いて決定される。
【0040】y=x2x1+x2x0+x1x0
次に図7において、本発明の原理により構成された対称
差分四位相偏移キーイング(SDQPSK)変調フォー
マットのデータを復号するためのデータ検出器のブロッ
ク・レベル図が示される。4チップの対称差分四位相偏
移キーイング(SDQPSK)検出は、対称差分位相偏
移キーイング(SDPSK)検出として類似のアルゴリ
ズムを用いる。しかし、対称差分四位相偏移キーイング
変調フォーマットは、送られるシンボル当たりのビット
数に関してSDPSK変調フォーマットとは異なる。S
DQPSK¥変調フォーマットにおいては、SDPSK
変調フォーマットの1ビット/シンボルとは対照的に、
送られるシンボル当たり2ビットが存在する。例えば、
データ・シンボル「00」がチャネル上に送られるなら
ば、通信トランスミッタのSDQPSK変調器は45°
だけ送信位相を増大する。データ・シンボル「01」が
チャネル上に送信されるならば、SDQPSK変調器は
45°だけ送信位相を減少する。データ・シンボル「1
0」がチャネル上に送信されるならば、SDQPSK変
調器は、135°だけ送信位相を増大する。同様に、デ
ータ・シンボル「11」がチャネル上に送信されるなら
ば、SDQPSK変調器は、135°だけ送信位相を減
少する。通信レシーバは、位相遷移が生じると送られる
シンボルを検出するために用いられる。
差分四位相偏移キーイング(SDQPSK)変調フォー
マットのデータを復号するためのデータ検出器のブロッ
ク・レベル図が示される。4チップの対称差分四位相偏
移キーイング(SDQPSK)検出は、対称差分位相偏
移キーイング(SDPSK)検出として類似のアルゴリ
ズムを用いる。しかし、対称差分四位相偏移キーイング
変調フォーマットは、送られるシンボル当たりのビット
数に関してSDPSK変調フォーマットとは異なる。S
DQPSK¥変調フォーマットにおいては、SDPSK
変調フォーマットの1ビット/シンボルとは対照的に、
送られるシンボル当たり2ビットが存在する。例えば、
データ・シンボル「00」がチャネル上に送られるなら
ば、通信トランスミッタのSDQPSK変調器は45°
だけ送信位相を増大する。データ・シンボル「01」が
チャネル上に送信されるならば、SDQPSK変調器は
45°だけ送信位相を減少する。データ・シンボル「1
0」がチャネル上に送信されるならば、SDQPSK変
調器は、135°だけ送信位相を増大する。同様に、デ
ータ・シンボル「11」がチャネル上に送信されるなら
ば、SDQPSK変調器は、135°だけ送信位相を減
少する。通信レシーバは、位相遷移が生じると送られる
シンボルを検出するために用いられる。
【0041】例えば、4チップ検出においては、受取ら
れた情報の4つの連続位相が捕捉され、通信トランスミ
ッタにより送られるべき3つのシンボルとして出力のた
め通信レシーバにおいて処理される。更に、4つの受取
られた位相間の関係は図1に示されるものと類似する。
入力位相φKを1チップだけ遅延させるために個々のチ
ップ遅延ユニットが用いられる。その結果、各クロック
・サイクルに対する受取られた位相情報は、入力位相φ
Kとして、1チップだけ遅れた入力位相φK-2、2チップ
だけ遅れた入力位相φK-2、および3チップだけ遅れた
入力位相φK-3として表わされる。
れた情報の4つの連続位相が捕捉され、通信トランスミ
ッタにより送られるべき3つのシンボルとして出力のた
め通信レシーバにおいて処理される。更に、4つの受取
られた位相間の関係は図1に示されるものと類似する。
入力位相φKを1チップだけ遅延させるために個々のチ
ップ遅延ユニットが用いられる。その結果、各クロック
・サイクルに対する受取られた位相情報は、入力位相φ
Kとして、1チップだけ遅れた入力位相φK-2、2チップ
だけ遅れた入力位相φK-2、および3チップだけ遅れた
入力位相φK-3として表わされる。
【0042】同様に、4つの受取られた位相間に合計6
つの位相角、即ち、3つのシングル位相遷移、2つのダ
ブル位相遷移および1つのトリプル位相遷移が存在す
る。3つのシングル位相遷移は、φKからφK-1、φK-1
からφK-2、およびφK-2からφK -3へ入力位相が遷移す
るときに生じる。2つのダブル位相遷移は、入力位相が
φ KからφK-2へとφK-1からφK-3へ遷移するときに生じ
る。最後に、1つのトリプル位相遷移は、入力位相がφ
KからφK-3へ直接遷移するときに生じる。
つの位相角、即ち、3つのシングル位相遷移、2つのダ
ブル位相遷移および1つのトリプル位相遷移が存在す
る。3つのシングル位相遷移は、φKからφK-1、φK-1
からφK-2、およびφK-2からφK -3へ入力位相が遷移す
るときに生じる。2つのダブル位相遷移は、入力位相が
φ KからφK-2へとφK-1からφK-3へ遷移するときに生じ
る。最後に、1つのトリプル位相遷移は、入力位相がφ
KからφK-3へ直接遷移するときに生じる。
【0043】受取られたベクトルrは、各位相角が2ビ
ットで表わされるので、12ビット・ベクトルであり得
る。従って、各位相角は、下記のルールに従ってビット
によりコード化される。
ットで表わされるので、12ビット・ベクトルであり得
る。従って、各位相角は、下記のルールに従ってビット
によりコード化される。
【0044】●シングル位相遷移:[0°,90°)→
「00」;[90°,180°)→「10」 [180°,270°)→「11」;[270°,36
0°)→「01」 ●ダブル位相遷移:[0°,45°)または[315
°,360°)→「00」;[45°,135°)→
「10」 [135°,225°)→「11」;[225°,31
5°)→「01」 ●トリプル位相遷移:[0°,90°)→「00」;
[90°,180°)→「01」 [180°,270°]→「11」;[270°,36
0°)→「01」 受取られたベクトルの6つの最下位ビット(LSB)は
パリティ・ビットを構成するが、受取られたベクトルr
の6つの最上位ビット(MSB)はデータ・ビットを構
成する。SDQPSK変調フォーマットで復号される3
つのシンボル(6ビット)があるので、SDPSK変調
フォーマットに対して要求される8つの理想ベクトルと
は対照的に、合計26即ち64の理想ベクトルがある。
「00」;[90°,180°)→「10」 [180°,270°)→「11」;[270°,36
0°)→「01」 ●ダブル位相遷移:[0°,45°)または[315
°,360°)→「00」;[45°,135°)→
「10」 [135°,225°)→「11」;[225°,31
5°)→「01」 ●トリプル位相遷移:[0°,90°)→「00」;
[90°,180°)→「01」 [180°,270°]→「11」;[270°,36
0°)→「01」 受取られたベクトルの6つの最下位ビット(LSB)は
パリティ・ビットを構成するが、受取られたベクトルr
の6つの最上位ビット(MSB)はデータ・ビットを構
成する。SDQPSK変調フォーマットで復号される3
つのシンボル(6ビット)があるので、SDPSK変調
フォーマットに対して要求される8つの理想ベクトルと
は対照的に、合計26即ち64の理想ベクトルがある。
【0045】図7に示されるように、SDQPSKデー
タ検出器は、複数のチップ遅延ユニット2〜6と、位相
角エンコーダ・ブロック100と、デコーダ・ブロック
200と、多数決ボータ・ブロック300とを含んでい
る。4つの連続位相φK、φK -1、φK-2およびφK-3を含
む各クロック・サイクルごとに受取られたした位相情報
が位相角エンコーダ・ブロック100へ入力されること
を保証するため、個々の1チップの遅延ユニット2、
4、6は、入力位相φKを1チップ、2チップおよび3
チップだ遅延させるため用いられる。位相角エンコーダ
・ブロック10は、6つの位相角を決定し受取られたベ
クトルrをコード化するように構成される。最も近い理
想ベクトルvは、所与の受取られたベクトルrを64の
理想ベクトルの各々に比較し、次いで最小の不一致を有
する受取られたベクトルを選択することによって見出さ
れる。デコーダ・ブロック200は、到来ベクトルrを
64の理想ベクトルvの各々にマップして、最小不一致
を有する受取られたベクトルを選択する。同数の不一致
が存在するならば、下記の関係破壊ルールが用いられ、
最初に、受取られたベクトルrとの最小のデータ・ビッ
トの不一致を有する理想ベクトルvを拾う。次に、異な
る検出選択間に同数のデータ・ビット不一致が存在する
ならば、受取られたベクトルrに関して最上位ビット
(MSB)に比較的近い不一致を有する理想ベクトルを
拾う。
タ検出器は、複数のチップ遅延ユニット2〜6と、位相
角エンコーダ・ブロック100と、デコーダ・ブロック
200と、多数決ボータ・ブロック300とを含んでい
る。4つの連続位相φK、φK -1、φK-2およびφK-3を含
む各クロック・サイクルごとに受取られたした位相情報
が位相角エンコーダ・ブロック100へ入力されること
を保証するため、個々の1チップの遅延ユニット2、
4、6は、入力位相φKを1チップ、2チップおよび3
チップだ遅延させるため用いられる。位相角エンコーダ
・ブロック10は、6つの位相角を決定し受取られたベ
クトルrをコード化するように構成される。最も近い理
想ベクトルvは、所与の受取られたベクトルrを64の
理想ベクトルの各々に比較し、次いで最小の不一致を有
する受取られたベクトルを選択することによって見出さ
れる。デコーダ・ブロック200は、到来ベクトルrを
64の理想ベクトルvの各々にマップして、最小不一致
を有する受取られたベクトルを選択する。同数の不一致
が存在するならば、下記の関係破壊ルールが用いられ、
最初に、受取られたベクトルrとの最小のデータ・ビッ
トの不一致を有する理想ベクトルvを拾う。次に、異な
る検出選択間に同数のデータ・ビット不一致が存在する
ならば、受取られたベクトルrに関して最上位ビット
(MSB)に比較的近い不一致を有する理想ベクトルを
拾う。
【0046】例えば、受取られたベクトルrが「00,
00,00,00,11,01」であるならば、最も近
い理想ベクトルが距離3にあり、検出選択は下記の通り
である。
00,00,00,11,01」であるならば、最も近
い理想ベクトルが距離3にあり、検出選択は下記の通り
である。
【0047】
v0=「100000101111」 および
v1=「000001001000」(v0とv1は太
字) 当例においては、両方の理想ベクトルが同数のデータ・
ビット不一致を有するので、第1のルールは適用しな
い。第2のルールによれば、v1は6番目のMSBにお
いて不一致を有するがv0は第1のMSBにおいて不一
致を有するので、v0が検出されたベクトルとして選択
される。理想ベクトルが見出されると、理想ベクトルの
最初の6つのMSBがデコーダ出力となる。SDPSK
検出と同様に、(最初と最後の2つのシンボルを除い
て)各シンボルが3回検出される。多数決ボータ・ブロ
ック300は、チップ間隔の間に3つの検出されたシン
ボル選択のMSBとLSBの双方に投票するため用いら
れる。雑音のない環境における4シンボルのSDQPS
K検出間隔に勝る全ての位相遷移の確率を含む1組の6
4の理想ベクトルvが下記のとおり提供される。
字) 当例においては、両方の理想ベクトルが同数のデータ・
ビット不一致を有するので、第1のルールは適用しな
い。第2のルールによれば、v1は6番目のMSBにお
いて不一致を有するがv0は第1のMSBにおいて不一
致を有するので、v0が検出されたベクトルとして選択
される。理想ベクトルが見出されると、理想ベクトルの
最初の6つのMSBがデコーダ出力となる。SDPSK
検出と同様に、(最初と最後の2つのシンボルを除い
て)各シンボルが3回検出される。多数決ボータ・ブロ
ック300は、チップ間隔の間に3つの検出されたシン
ボル選択のMSBとLSBの双方に投票するため用いら
れる。雑音のない環境における4シンボルのSDQPS
K検出間隔に勝る全ての位相遷移の確率を含む1組の6
4の理想ベクトルvが下記のとおり提供される。
【0048】
【表3】
【0049】デコーダ・ブロック200は、受取られた
ベクトルrの特性と、理想ベクトルvと、両者間の関係
とが与えられれば、有効なハードウエア・アーキテクチ
ャで実現される。データ・ビットまたはパリティ・ビッ
トが理想ベクトルを識別するので、データ・ビットから
パリティ・ビットへの独特なマッピングが常に存在す
る。次に、64の理想ベクトルを1つずつ比較すること
により、2つの理想ベクトル間の最短距離と最長距離と
が見出される。例えば、任意の2つの理想ベクトル間の
最短距離は3であり、最長距離は8である。
ベクトルrの特性と、理想ベクトルvと、両者間の関係
とが与えられれば、有効なハードウエア・アーキテクチ
ャで実現される。データ・ビットまたはパリティ・ビッ
トが理想ベクトルを識別するので、データ・ビットから
パリティ・ビットへの独特なマッピングが常に存在す
る。次に、64の理想ベクトルを1つずつ比較すること
により、2つの理想ベクトル間の最短距離と最長距離と
が見出される。例えば、任意の2つの理想ベクトル間の
最短距離は3であり、最長距離は8である。
【0050】
3≦d(vi,vj)≦8,i,j=0,...63
但し、d(vi,vj)(vi,vjは太字)は2つのベク
トル間の距離、あるいはこれらベクトルが異なる位置の
数を指す。検出が正しく行われるならば、デコーダ・ブ
ロック200が1つのエラーから4つまでのエラーへ補
正することが判る。更に悪い場合は、図8に示されるよ
うに、受取られたベクトルが距離が8である2つの理想
ベクトルの中間点にあるときである。
トル間の距離、あるいはこれらベクトルが異なる位置の
数を指す。検出が正しく行われるならば、デコーダ・ブ
ロック200が1つのエラーから4つまでのエラーへ補
正することが判る。更に悪い場合は、図8に示されるよ
うに、受取られたベクトルが距離が8である2つの理想
ベクトルの中間点にあるときである。
【0051】このように、ランダムな受取られたベクト
ルrが受取られるならば、更に d(rK,vi;)≦4 但し、viはrK(vi 、rKは太字)に最も近い理想ベ
クトルである。
ルrが受取られるならば、更に d(rK,vi;)≦4 但し、viはrK(vi 、rKは太字)に最も近い理想ベ
クトルである。
【0052】第一に、入力データがひどく壊された場
合、d(rK,vi)=4の場合を調べよう。この場合、
rKは1回以上の検出選択を有し、ここで全ては受取ら
れたベクトルからの距離4を有する。先に述べた関係破
壊ルールによれば、正確に同じデータ・ビットが受取ら
れたベクトルに比較された理想ベクトルが選択される。
従って、受取られたベクトルが4つのエラーを持つなら
ば、受取られたベクトルが0のデータ・ビット・エラー
と4つのパリティ・ビット・エラーを持つように検出が
行われる。
合、d(rK,vi)=4の場合を調べよう。この場合、
rKは1回以上の検出選択を有し、ここで全ては受取ら
れたベクトルからの距離4を有する。先に述べた関係破
壊ルールによれば、正確に同じデータ・ビットが受取ら
れたベクトルに比較された理想ベクトルが選択される。
従って、受取られたベクトルが4つのエラーを持つなら
ば、受取られたベクトルが0のデータ・ビット・エラー
と4つのパリティ・ビット・エラーを持つように検出が
行われる。
【0053】一例として、r=00000001011
0ならば、下記のように示される64の理想ベクトルか
ら検出選択が得られる。
0ならば、下記のように示される64の理想ベクトルか
ら検出選択が得られる。
【0054】000000101010 (rは0のデータ・エラー
と4つのパリティ・エラーを持つ) 001000111111 (rは1つのデータ・エラーと3つのパ
リティ・エラーを持つ) 100001001110 (rは2つのデータ・エラーと2つのパ
リティ・エラーを持つ) 101010010100 (rは3つのデータ・エラーと1つのパ
リティ・エラーを持つ) 110011010110 (rは4つのデータ・エラーと0のパリ
ティ・エラーを持つ) 第1の理想ベクトル「000000101010」は、
他にさきがけて選択される。
と4つのパリティ・エラーを持つ) 001000111111 (rは1つのデータ・エラーと3つのパ
リティ・エラーを持つ) 100001001110 (rは2つのデータ・エラーと2つのパ
リティ・エラーを持つ) 101010010100 (rは3つのデータ・エラーと1つのパ
リティ・エラーを持つ) 110011010110 (rは4つのデータ・エラーと0のパリ
ティ・エラーを持つ) 第1の理想ベクトル「000000101010」は、
他にさきがけて選択される。
【0055】d(rK,vj)≦3(データのビット・エ
ラーとパリティのビット・エラーの数)の場合は、受取
られたベクトルは下記のように表示される。
ラーとパリティのビット・エラーの数)の場合は、受取
られたベクトルは下記のように表示される。
【0056】
d(rK,vi)=3:
データ・ビット・エラー パリティ・ビット・エラー
3 0
2 1
1 2
0 3
d(rK,vi)=2:
データ・ビット・エラー パリティ・ビット・エラー
2 0
1 1
0 2
d(rK,vi)=1:
データ・ビット・エラー パリティ・ビット・エラー
1 0
0 1
d(rK,vi)=0:
データ・ビット・エラー パリティ・ビット・エラー
0 0
かつ、下記の場合を完全に再検討しよう。
【0057】
d(rK,vi)=4:
データ・ビット・エラー パリティ・ビット・エラー
0 4
まず、D(Dは太字)をrKとvi間の差のvであるもの
と定義しよう。
と定義しよう。
【0058】D=rK−vi
但し、「−」はビット単位の2を法とする減算を示し、
このviがrKに最も近い理想ベクトルとなる。rKとvi
との間の差のベクトルDは更に下記のように定義され
る。
このviがrKに最も近い理想ベクトルとなる。rKとvi
との間の差のベクトルDは更に下記のように定義され
る。
【0059】D=[ab]
但し、aおよびb(a、bは太字)はともに6ビット・
ベクトルである。この場合、aはデータ・ビット・エラ
ー・ベクトルを表わし、bはパリティ・ビット・エラー
・ベクトルを表わす。重み付け演算子w( )は引数ベ
クトルにおける1の数を表わし、w(a)即ちaの重み
付けはデータ・ビット・エラーrKの数が持つことを示
す。同様に、w(b)はパリティ・ビット・エラーの数
を示す。先の5つの表に示された結果を想起し、SDQ
PSK変調フォーマットに対する最も重要な特性が下記
のように得られる。
ベクトルである。この場合、aはデータ・ビット・エラ
ー・ベクトルを表わし、bはパリティ・ビット・エラー
・ベクトルを表わす。重み付け演算子w( )は引数ベ
クトルにおける1の数を表わし、w(a)即ちaの重み
付けはデータ・ビット・エラーrKの数が持つことを示
す。同様に、w(b)はパリティ・ビット・エラーの数
を示す。先の5つの表に示された結果を想起し、SDQ
PSK変調フォーマットに対する最も重要な特性が下記
のように得られる。
【0060】rKがviおよびrK−vi=[ab]に対し
て検出されるならば、 min{w(a),w(b)}−{0,1} この特性は、ランダムなrKが与えられると、検出され
たベクトルは同じデータ・ビットを持つか、あるいは同
じパリティ・ビットを持つこと、あるいは受取られたベ
クトルに比して、データ・ビットにおいて1ビットだけ
オフされるだけか、あるいはパリティ・ビットにおいて
1ビットだけオフされるだけかを示す。この特性を更に
明瞭にするには、受取られたベクトルr=[r11r10r
9r8r7r6r5r4r3r1r0]であるものとし、この特
性によれば、ほとんど14の検出選択が存在する。即
ち、
て検出されるならば、 min{w(a),w(b)}−{0,1} この特性は、ランダムなrKが与えられると、検出され
たベクトルは同じデータ・ビットを持つか、あるいは同
じパリティ・ビットを持つこと、あるいは受取られたベ
クトルに比して、データ・ビットにおいて1ビットだけ
オフされるだけか、あるいはパリティ・ビットにおいて
1ビットだけオフされるだけかを示す。この特性を更に
明瞭にするには、受取られたベクトルr=[r11r10r
9r8r7r6r5r4r3r1r0]であるものとし、この特
性によれば、ほとんど14の検出選択が存在する。即
ち、
【0061】
【表4】
【0062】但し、r11′はr11の補数を示し、v0,5
はv0の5番目の補数を示す。
はv0の5番目の補数を示す。
【0063】例えば、v0はrと同じデータ・ビットを
持ち、ここでv9は、第4の構成要素を除いてrと同じ
パリティ・ビットを持つ。理想ベクトルのデータ・ビッ
トおよびパリティ・ビットが常に1対1のマッピングを
生じるので、一方を知ることで他方を見出すことができ
ることに注意されたい。これは、読出し専用メモリ(R
OM)のようなルックアップ・テーブルを用いることに
よって行うことができる。一例として、データ・ビット
が知られると理想ベクトルv0のパリティ・ビットが見
出される。理想ベクトルv0のパリティ・ビットは、受
取られたベクトルrのパリティ・ビットと比較される。
14の理想ベクトルvから、受取られたベクトルrまで
の最短距離を持つベクトルが方向選択となり、タイブレ
ーク・ルールは使用できるときは常に用いられ得る。
持ち、ここでv9は、第4の構成要素を除いてrと同じ
パリティ・ビットを持つ。理想ベクトルのデータ・ビッ
トおよびパリティ・ビットが常に1対1のマッピングを
生じるので、一方を知ることで他方を見出すことができ
ることに注意されたい。これは、読出し専用メモリ(R
OM)のようなルックアップ・テーブルを用いることに
よって行うことができる。一例として、データ・ビット
が知られると理想ベクトルv0のパリティ・ビットが見
出される。理想ベクトルv0のパリティ・ビットは、受
取られたベクトルrのパリティ・ビットと比較される。
14の理想ベクトルvから、受取られたベクトルrまで
の最短距離を持つベクトルが方向選択となり、タイブレ
ーク・ルールは使用できるときは常に用いられ得る。
【0064】図9は、本発明の原理により新たに開発さ
れたアルゴリズムを用いるSDQPSKデータ検出器の
デコーダ・ブロック200の構成例を示している。デコ
ーダ・ブロック200は、ベクトル・ユニット210
と、複数の選択ユニット230a〜230nと、複数の
ルックアップ・テーブル250a〜250nと、複数の
不一致カウンタ270a〜270nと、コンパレータ2
90とを含んでいる。ベクトル・ユニット210は、復
号動作のため到来するベクトルr[r11r10r9r8r7
r6r5r4r3r2r1r0]を位相角エンコーダ100か
ら受取る。先に述べたように最大で14の理想ベクトル
が検出選択を行うため使用されるので、デコーダ・ブロ
ック200に対して必要とされる14の選択ユニット
と、14のROMルックアップ・テーブルと、14の不
一致カウンタと、1つのコンパレータと、1つの14対
1マルチプレクサとがある。上位の7つのROMルック
アップ・テーブルが同じであり、ここで理想ベクトルの
パリティ・ビットが見出される。同様に、下位の7つの
ROMルックアップ・テーブルが同じであり、ここでデ
ータ・ビットが見出される。
れたアルゴリズムを用いるSDQPSKデータ検出器の
デコーダ・ブロック200の構成例を示している。デコ
ーダ・ブロック200は、ベクトル・ユニット210
と、複数の選択ユニット230a〜230nと、複数の
ルックアップ・テーブル250a〜250nと、複数の
不一致カウンタ270a〜270nと、コンパレータ2
90とを含んでいる。ベクトル・ユニット210は、復
号動作のため到来するベクトルr[r11r10r9r8r7
r6r5r4r3r2r1r0]を位相角エンコーダ100か
ら受取る。先に述べたように最大で14の理想ベクトル
が検出選択を行うため使用されるので、デコーダ・ブロ
ック200に対して必要とされる14の選択ユニット
と、14のROMルックアップ・テーブルと、14の不
一致カウンタと、1つのコンパレータと、1つの14対
1マルチプレクサとがある。上位の7つのROMルック
アップ・テーブルが同じであり、ここで理想ベクトルの
パリティ・ビットが見出される。同様に、下位の7つの
ROMルックアップ・テーブルが同じであり、ここでデ
ータ・ビットが見出される。
【0065】図9に示されるように、受取られたベクト
ルr[r11r10r9r8r7r6]の上位6ビット(データ
・ビット)を受取るために第1の選択ユニット230a
が用いられる。不一致カウンタ270aが受信ベクトル
r[r5r4r3r2r1r0]の下位の6ビットとの不一致
数を決定またはカウントするように、同じデータ・ビッ
ト[v0,5v0,4v0,3v0,2v0,1v0,0]を持つ理想ベク
トルのパリティ・ビットを与えるため第1のROMルッ
クアップ・テーブル250aが用いられる。同様に、r
11反転[r11r10r9r8r7r6]を持つ受信ベクトルの
データ・ビットを受取るため第2の選択ユニット230
bが用いられる。不一致カウンタ270bが受取られた
ベクトルr[r5r4r3r2r1r0]の下位の6ビットと
の不一致数を決定またはカウントするように、対応する
理想ベクトル[v1,5v1,4v1,3v1,2v1,1v1,0]のパ
リティ・ビットを提供するため第2のROMルックアッ
プ・テーブル250bが用いられる。同様に、適切なビ
ット反転[r11r10'r9r8r7r6]、[r11r10r9'
r8r7r6]...[r11r10r9r8r7r6']を持つ受
取られたベクトルのデータ・ビットを受取るために第3
から第7の選択ユニット230c〜230gが用いられ
る。不一致カウンタ270c〜270gが受取られたベ
クトルr[r5r4r3r2r1r0]の同じ下位の6ビット
との不一致数を決定するように、対応する理想ベクトル
[v2,5v2,4v2,2v2,1v2,0]...[v7,11v7,10
v7,9v7,8v7,7v7,6]のパリティ・ビットを提供する
ため第3から第7のROMルックアップ・テーブル25
0c〜250gが用いられる。
ルr[r11r10r9r8r7r6]の上位6ビット(データ
・ビット)を受取るために第1の選択ユニット230a
が用いられる。不一致カウンタ270aが受信ベクトル
r[r5r4r3r2r1r0]の下位の6ビットとの不一致
数を決定またはカウントするように、同じデータ・ビッ
ト[v0,5v0,4v0,3v0,2v0,1v0,0]を持つ理想ベク
トルのパリティ・ビットを与えるため第1のROMルッ
クアップ・テーブル250aが用いられる。同様に、r
11反転[r11r10r9r8r7r6]を持つ受信ベクトルの
データ・ビットを受取るため第2の選択ユニット230
bが用いられる。不一致カウンタ270bが受取られた
ベクトルr[r5r4r3r2r1r0]の下位の6ビットと
の不一致数を決定またはカウントするように、対応する
理想ベクトル[v1,5v1,4v1,3v1,2v1,1v1,0]のパ
リティ・ビットを提供するため第2のROMルックアッ
プ・テーブル250bが用いられる。同様に、適切なビ
ット反転[r11r10'r9r8r7r6]、[r11r10r9'
r8r7r6]...[r11r10r9r8r7r6']を持つ受
取られたベクトルのデータ・ビットを受取るために第3
から第7の選択ユニット230c〜230gが用いられ
る。不一致カウンタ270c〜270gが受取られたベ
クトルr[r5r4r3r2r1r0]の同じ下位の6ビット
との不一致数を決定するように、対応する理想ベクトル
[v2,5v2,4v2,2v2,1v2,0]...[v7,11v7,10
v7,9v7,8v7,7v7,6]のパリティ・ビットを提供する
ため第3から第7のROMルックアップ・テーブル25
0c〜250gが用いられる。
【0066】同様に、受取られたベクトルr[r5r4r
3r2r1r0]の下位の6ビット(パリティ・ビット)を
受取るため8つの選択ユニット230hが用いられる。
不一致カウンタ270hが受取られたベクトルr[r11
r10r9r8r7r6]の上位の6ビットとの不一致数を決
定またはカウントするように、同じパリティ・ビットv
7,11v7,10v7,9v7,8v7,7v7,6]を持つ理想ベクトル
のデータ・ビットを提供するため8番目のROMルック
アップ・テーブル250hが用いられる。r5反転[r5'
r4r3r2r1r0]により受取られたベクトルのパリテ
ィ・ビットを受取るため9番目の選択ユニット230i
が用いられる。ROMルックアップ・テーブル250i
は、不一致カウンタ270iが受取られたベクトルr
[r11r10r9r8r7r6]の上位の6ビットとの不一致
数を決定またはカウントするように、対応する理想ベク
トル[v8,11v8,10v8,9v8,8v8,7v8,6]のデータ・
ビットを提供するため用いられる。同様に、適切なビッ
ト反転[r5r4'r3r2r1]ないし[r5r4r3r2r1
r0']により受取られたベクトルのパリティ・ビットを
受取るために10番目ないし14番目の選択ユニット2
30j〜230nが用いられる。不一致カウンタ270
j〜270nが受取られたベクトルr[r11r 10r9r8
r7r6]の同じ上位の6ビットとの不一致数を決定する
ように、対応する理想ベクトル[v10,11v10,10v10,9
v10,8v10,7v10,6]...[v13,11v13,10v13,9v
13,8v13,7v13,6]のデータ・ビットを提供するため1
0番目ないし14番目のROMルックアップ・テーブル
250j〜250nが用いられる。
3r2r1r0]の下位の6ビット(パリティ・ビット)を
受取るため8つの選択ユニット230hが用いられる。
不一致カウンタ270hが受取られたベクトルr[r11
r10r9r8r7r6]の上位の6ビットとの不一致数を決
定またはカウントするように、同じパリティ・ビットv
7,11v7,10v7,9v7,8v7,7v7,6]を持つ理想ベクトル
のデータ・ビットを提供するため8番目のROMルック
アップ・テーブル250hが用いられる。r5反転[r5'
r4r3r2r1r0]により受取られたベクトルのパリテ
ィ・ビットを受取るため9番目の選択ユニット230i
が用いられる。ROMルックアップ・テーブル250i
は、不一致カウンタ270iが受取られたベクトルr
[r11r10r9r8r7r6]の上位の6ビットとの不一致
数を決定またはカウントするように、対応する理想ベク
トル[v8,11v8,10v8,9v8,8v8,7v8,6]のデータ・
ビットを提供するため用いられる。同様に、適切なビッ
ト反転[r5r4'r3r2r1]ないし[r5r4r3r2r1
r0']により受取られたベクトルのパリティ・ビットを
受取るために10番目ないし14番目の選択ユニット2
30j〜230nが用いられる。不一致カウンタ270
j〜270nが受取られたベクトルr[r11r 10r9r8
r7r6]の同じ上位の6ビットとの不一致数を決定する
ように、対応する理想ベクトル[v10,11v10,10v10,9
v10,8v10,7v10,6]...[v13,11v13,10v13,9v
13,8v13,7v13,6]のデータ・ビットを提供するため1
0番目ないし14番目のROMルックアップ・テーブル
250j〜250nが用いられる。
【0067】コンパレータ290は、並列の検出シンボ
ルを生じるため受取られたベクトルrに最も近い理想ベ
クトルvを拾うため用いられる。
ルを生じるため受取られたベクトルrに最も近い理想ベ
クトルvを拾うため用いられる。
【0068】図7に示されるようにSDQPSKデータ
検出器の多数決ボータ・ブロック300が、図2および
図3にに示されるようにSDPSKデータ検出器の類似
の論理ゲートにより実現される。
検出器の多数決ボータ・ブロック300が、図2および
図3にに示されるようにSDPSKデータ検出器の類似
の論理ゲートにより実現される。
【0069】これまでに述べたように、本発明の原理に
より構成されたような対称差分位相偏移キーイング(S
DPSK)変調フォーマットか対称差分四位相偏移キー
イング(SDQPSK)変調フォーマットのいずれかの
データのマルチシンボル差分検出器が、従来の凶暴な力
の索引および凶暴な力の比較手法から90%までの著し
い検出器設計ゲート節減を実現しながら、著しい性能利
得をもたらすことが望ましい。最小限のハードウエアを
用いてマルチチップ差分検出器設計を実現できることが
望ましい。最後に、好都合なことに、新規なSDPSK
またはSDQPSKデータ検出器設計がモジュラー形態
でパッケージすることができる。
より構成されたような対称差分位相偏移キーイング(S
DPSK)変調フォーマットか対称差分四位相偏移キー
イング(SDQPSK)変調フォーマットのいずれかの
データのマルチシンボル差分検出器が、従来の凶暴な力
の索引および凶暴な力の比較手法から90%までの著し
い検出器設計ゲート節減を実現しながら、著しい性能利
得をもたらすことが望ましい。最小限のハードウエアを
用いてマルチチップ差分検出器設計を実現できることが
望ましい。最後に、好都合なことに、新規なSDPSK
またはSDQPSKデータ検出器設計がモジュラー形態
でパッケージすることができる。
【0070】本発明の望ましい実施の形態と思われるも
のについて図示され記述されたが、種々の変更および修
正が可能であり、本発明の範囲から逸脱することなく相
等技術をその要素と置換可能であることが疑いもなく当
業者によって理解されよう。例えば、改善されたデータ
検出器をSDPSKまたはSDQPSKのデータ変調に対
して記述したが、本発明はこれに限定されるものではな
い。更に、位相角エンコーダ・ブロック、デコーダ・ブ
ロックおよび多数決ボータ・ブロックの他の構成がこれ
らの意図された機能の実施のため利用可能である。更
に、特定の状況を本発明の教示に適用するため、本発明
の中枢範囲から逸脱することなく多くの修正が可能であ
る。従って、本発明が本発明の実施のため考えられる最
善のモードとして開示された特定の実施の形態に限定さ
れないこと、本発明が頭書の特許請求の範囲に該当する
全ての実施の形態を含むことが意図される。
のについて図示され記述されたが、種々の変更および修
正が可能であり、本発明の範囲から逸脱することなく相
等技術をその要素と置換可能であることが疑いもなく当
業者によって理解されよう。例えば、改善されたデータ
検出器をSDPSKまたはSDQPSKのデータ変調に対
して記述したが、本発明はこれに限定されるものではな
い。更に、位相角エンコーダ・ブロック、デコーダ・ブ
ロックおよび多数決ボータ・ブロックの他の構成がこれ
らの意図された機能の実施のため利用可能である。更
に、特定の状況を本発明の教示に適用するため、本発明
の中枢範囲から逸脱することなく多くの修正が可能であ
る。従って、本発明が本発明の実施のため考えられる最
善のモードとして開示された特定の実施の形態に限定さ
れないこと、本発明が頭書の特許請求の範囲に該当する
全ての実施の形態を含むことが意図される。
【図1】本発明の原理による4チップ検出の位相遷移を
示す図である。
示す図である。
【図2】本発明の原理により構成された対称差分位相偏
移キーイング(SDPSK)データ検出器を示すブロッ
ク図である。
移キーイング(SDPSK)データ検出器を示すブロッ
ク図である。
【図3】本発明の原理による対称差分位相偏移キーイン
グ(SDPSK)データ検出器の位相角エンコーダ・ブ
ロックの構成例を示す図である。
グ(SDPSK)データ検出器の位相角エンコーダ・ブ
ロックの構成例を示す図である。
【図4】本発明の原理による対称差分位相偏移キーイン
グ(SDPSK)データ検出器の理想ベクトルのマッピ
ング指令および対応する3ビット決定を示す図である。
グ(SDPSK)データ検出器の理想ベクトルのマッピ
ング指令および対応する3ビット決定を示す図である。
【図5】本発明の原理による対称差分位相偏移キーイン
グ(SDPSK)データ検出器のデコーダ・ブロックの
構成例を示す図である。
グ(SDPSK)データ検出器のデコーダ・ブロックの
構成例を示す図である。
【図6】本発明の原理による対称差分位相偏移キーイン
グ(SDPSK)データ検出器の多数決ボータ・ブロッ
クの構成例を示す図である。
グ(SDPSK)データ検出器の多数決ボータ・ブロッ
クの構成例を示す図である。
【図7】本発明の原理により構成された対称差分四位相
偏移キーイング(SDQPSK)データ検出器を示すブ
ロック図である。
偏移キーイング(SDQPSK)データ検出器を示すブ
ロック図である。
【図8】本発明の原理による対称差分四位相偏移キーイ
ング(SDQPSK)データ検出器の受取られたベクト
ルと最も近い理想ベクトルとの間の位置的関係を示す図
である。
ング(SDQPSK)データ検出器の受取られたベクト
ルと最も近い理想ベクトルとの間の位置的関係を示す図
である。
【図9】本発明の原理による対称差分四位相偏移キーイ
ング(SDQPSK)データ検出器のデコーダ・ブロッ
クの構成例を示す図である。
ング(SDQPSK)データ検出器のデコーダ・ブロッ
クの構成例を示す図である。
2〜6 チップ遅延ユニット
10 位相角エンコーダ・ブロック
14 第1のXORゲート
16 第2のXORゲート
20 4チップ・デコーダ・ブロック
21 ベクトル・ユニット
23a 第1の選択ユニット
23b 第2の選択ユニット
25a、25b 読出し専用メモリ(ROM)ルックア
ップ・テーブル 27a、27b 不一致数カウンタ 29 コンパレータ 30 多数決ボータ・ブロック 100 位相角エンコーダ・ブロック 200 デコーダ・ブロック 300 多数決ボータ・ブロック 230 選択ユニット 250 ルックアップ・テーブル 270 不一致数カウンタ
ップ・テーブル 27a、27b 不一致数カウンタ 29 コンパレータ 30 多数決ボータ・ブロック 100 位相角エンコーダ・ブロック 200 デコーダ・ブロック 300 多数決ボータ・ブロック 230 選択ユニット 250 ルックアップ・テーブル 270 不一致数カウンタ
フロントページの続き
(56)参考文献 特開2001−7880(JP,A)
特開2000−92144(JP,A)
米国特許6393599(US,A)
米国特許4942591(US,A)
DIVSALAR D.et a
l.,MULTI−SYMBOL DI
FFERENTIAL DETECTI
ON OF MPSK,IEEE TR
ANSACTION ON COMMU
NICATIONS,1990年 3月,V
OL.38,NO.3,PP.300−308
Chit−Sang Tsang,S
ymmetric DPSK Perf
ormance in the Pre
sence of Timing Ji
tter and Partial B
and Jamming,IEEE P
roceedings on Aero
space Applications
Conference 1995 par
t 2,1995年,Vol.2,pp.
305−315
(58)調査した分野(Int.Cl.7,DB名)
H04L 27/00 - 27/38
Claims (12)
- 【請求項1】 到来変調データを復号するデータ検出器
であって、 所定の数のデータ・ビットとパリティ・ビットの受取ら
れたベクトルを生成するためマルチチップ観察間隔にお
いて前記到来変調データの少なくとも4つの連続入力位
相の位相角をコード化するように構成された位相角エン
コーダと、 1組の理想ベクトルにより受取りベクトルをマッピング
することにより多重ビット決定を生じるように構成され
たデコーダと、 前記マルチチップ観察間隔において前記到来変調データ
から最終検出シンボルを生成するように多数決ルールに
より多重ビット決定からビット評価を選択するように構
成された多数決ボータと、を備えるデータ検出器。 - 【請求項2】 前記到来変調データの少なくとも4つの
連続位相の前記マルチチップ観察間隔において、前記位
相角エンコーダに対する前記到来変調データの入力位相
を1チップ、2チップおよび3チップだけ遅らせるよう
に構成された複数のチップ遅延ユニットを更に備える請
求項1記載のデータ検出器。 - 【請求項3】 前記到来変調データは対称差分位相偏移
キーイング(SDPSK)フォーマットにおいて変調さ
れたデータに対応し、前記受取られたベクトルの所定の
数は3データ・ビットと3パリティ・ビットに対応し、 前記マルチチップ観察間隔が1ビットを含む各シンボル
を持つ4チップ観察間隔に対応し、前記組の理想ベクト
ルが前記4チップ観察間隔にわたり全ての位相遷移の可
能性の数に対応する請求項2記載のデータ検出器。 - 【請求項4】 前記位相角エンコーダは、少なくとも4
つの連続位相の前記マルチチップ観察間隔において1チ
ップ、2チップおよび3チップだけ遅れた前記到来変調
データの入力位相の位相角を決定するように、かつ前記
受取られたベクトルを生成するように位相角をコード化
するように構成された複数の減算器とXORゲートとを
含む請求項3記載のデータ検出器。 - 【請求項5】 前記多数決ボータが、前記マルチチップ
観察間隔において前記到来変調データから前記最終ビッ
ト・シンボルを生成するため複数のANDゲートとOR
ゲートとを含む請求項3記載のデータ検出器。 - 【請求項6】 前記デコーダが、 復号動作のため前記位相角エンコーダからの受取りデー
タを提供するように構成されたベクトル・ユニットと、 受取りベクトルのデータ・ビットを受取るように構成さ
れた第1の選択ユニットと、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第1のROMルックアップ・テーブル
と、 ルックアップ出力と受取りベクトルのパリティ・ビット
との間の不一致数をカウントするように構成された1組
の不一致カウンタと、 受取りベクトルのパリティ・ビットを受取るように構成
された第2の選択ユニットと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第2のROMルックアップ・テーブルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第2の
不一致カウンタと、 並列の多重ビット決定を生じるため受取りベクトルに最
も近い理想ベクトルを拾うように構成されたコンパレー
タと、を含む請求項3記載のデータ検出器。 - 【請求項7】 対称差分位相偏移キーイング(SDPS
K)フォーマットで変調された到来データを復号するデ
ータ検出器であって、 前記到来データの少なくとも4つの連続位相のマルチチ
ップ観察間隔において前記対称差分位相偏移キーイング
(SDPSK)フォーマットで変調された前記到来デー
タの入力位相を遅らせるように構成されたチップ遅延ユ
ニットと、 3つのデータ・ビットと3つのパリティ・ビットとを含
む6ビットの受取りベクトルを生成するため前記到来デ
ータの4つの連続位相の位相角をコード化するように構
成された位相角エンコーダと、 1組の理想ベクトルにより受取りベクトルをマッピング
することにより並列の3ビット決定を生成するため受取
りベクトルを復号するように構成されるデコーダと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決投票により並列
の3ビット決定からビット評価を選択するように構成さ
れた多数決ボータと、を備えるデータ検出器。 - 【請求項8】 前記多数決ボータが、前記マルチチップ
観察間隔において前記到来データから前記最終ビット・
シンボルを生成するため複数のANDゲートとORゲー
トとを含む請求項7記載のデータ検出器。 - 【請求項9】 前記デコーダが、 復号動作のため前記位相角エンコーダから受取りベクト
ルを提供するように構成されたベクトル・ユニットと、 受取りベクトルのデータ・ビットを受取るように構成さ
れた第1の選択ユニットと、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第1のROMルックアップ・テーブル
と、 ルックアップ出力と受取りベクトルのパリティ・ビット
との間の不一致数をカウントするように構成された第1
の不一致カウンタと、 受取りベクトルのパリティ・ビットを受取るように構成
された第2の選択ユニットと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第2のROMルックアップ・テーブルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第2の
不一致カウンタと、 並列の3ビット決定を生成するため受取りベクトルに最
も近い理想ベクトルを拾うように構成されたコンパレー
タと、を含む請求項7記載のデータ検出器。 - 【請求項10】 対称差分四位相偏移キーイング(SD
QPSK)フォーマットで変調された到来データを復号
するデータ検出器であって、 前記到来データの少なくとも4つの連続位相のマルチチ
ップ観察間隔において、前記対称差分四位相偏移キーイ
ング(SDQPSK)フォーマットで変調された前記到
来データの入力位相を1チップ、2チップおよび3チッ
プだけ遅らせるように構成されたチップ遅延ユニット
と、 6つのデータ・ビットと6つのパリティ・ビットとを含
む12ビットの受取りベクトルを生成するため前記到来
データの4つの連続位相の位相角をコード化するように
構成された位相角エンコーダと、 1組の理想ベクトルにより受取りベクトルをマッピング
することにより並列の6ビット決定を生成するため受取
りベクトルを復号するように構成されたデコーダと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決投票により並列
の6ビット決定からビット評価を選択するように構成さ
れた多数決ボータと、を備えるデータ検出器。 - 【請求項11】 前記デコーダが、 復号動作のため前記位相角エンコーダから12ビットの
受取りベクトルを提供するように構成されたベクトル・
ユニットと、 適切な反転ビットを持つ受取りベクトルのデータ・ビッ
トを受取るように構成された第1の複数の選択ユニット
と、 対応する理想ベクトルのパリティ・ビットを提供するよ
うに構成された第1の複数のROMルックアップ・テー
ブルと、 受取りベクトルのルックアップ出力とパリティ・ビット
との間の不一致数をカウントするように構成された第1
の複数の不一致カウンタと、 適切な反転ビットを持つ受取りベクトルのパリティ・ビ
ットを受取るように構成された第2の複数の選択ユニッ
トと、 対応する理想ベクトルのデータ・ビットを提供するよう
に構成された第2の複数のROMルックアップ・テーブ
ルと、 ルックアップ出力と受取りベクトルのデータ・ビットと
の間の不一致数をカウントするように構成された第2の
複数の不一致カウンタと、 並列の検出シンボルを生成するため12ビットの受取り
ベクトルに最も近い理想ベクトルを拾うように構成され
たコンパレータと、 を含む請求項10記載のデータ検出器。 - 【請求項12】 トランスミッタからの変調された到来
データを復号するプロセスであって、 前記到来データの少なくとも4つの連続位相のマルチチ
ップ観察間隔において1チップ、2チップおよび3チッ
プだけ前記到来データの入力位相を遅らせるステップ
と、 予め定めた数のデータ・ビットとパリティ・ビットとの
受取りベクトルを生成するため、前記マルチチップ観察
間隔において前記到来データの少なくとも4つの連続入
力位相の位相角をコード化するステップと、 1組の理想ベクトルにより受取りベクトルをマッピング
することにより多重ビット決定を生成するため受取りベ
クトルを復号するステップと、 前記マルチチップ観察間隔において前記到来データから
最終検出シンボルを生成するため多数決ルールにより多
重ビット決定からビット評価を決定するステップと、を
含むプロセス。
Applications Claiming Priority (2)
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---|---|---|---|
US09/347,873 US6393599B1 (en) | 1999-07-06 | 1999-07-06 | Multi-chip data detector implementation for symmetric differential phase shift keying modulation formats |
US09/347873 | 1999-07-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000192535A Expired - Fee Related JP3370062B2 (ja) | 1999-07-06 | 2000-06-27 | 対称差分位相偏移キーイング(sdpsk)変調フォーマットに対するマルチチップ・データ検出器 |
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---|---|
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WO2006129349A1 (ja) * | 2005-05-31 | 2006-12-07 | Fujitsu Limited | データ受信装置 |
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US11031939B1 (en) * | 2020-03-19 | 2021-06-08 | Mellanox Technologies, Ltd. | Phase detector command propagation between lanes in MCM USR serdes |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5017883A (en) * | 1990-07-31 | 1991-05-21 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Multiple symbol differential detection |
US5786725A (en) * | 1996-12-27 | 1998-07-28 | Lucent Technologies Inc. | Reduced complexity maximum likelihood multiple symbol differential detector |
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1999
- 1999-07-06 US US09/347,873 patent/US6393599B1/en not_active Expired - Lifetime
-
2000
- 2000-06-08 CA CA002311021A patent/CA2311021C/en not_active Expired - Fee Related
- 2000-06-27 JP JP2000192535A patent/JP3370062B2/ja not_active Expired - Fee Related
- 2000-07-04 EP EP00114024A patent/EP1067742A3/en not_active Withdrawn
Non-Patent Citations (2)
Title |
---|
Chit−Sang Tsang,Symmetric DPSK Performance in the Presence of Timing Jitter and Partial Band Jamming,IEEE Proceedings on Aerospace Applications Conference 1995 part 2,1995年,Vol.2,pp.305−315 |
DIVSALAR D.et al.,MULTI−SYMBOL DIFFERENTIAL DETECTION OF MPSK,IEEE TRANSACTION ON COMMUNICATIONS,1990年 3月,VOL.38,NO.3,PP.300−308 |
Also Published As
Publication number | Publication date |
---|---|
EP1067742A2 (en) | 2001-01-10 |
CA2311021A1 (en) | 2001-01-06 |
JP2001053816A (ja) | 2001-02-23 |
EP1067742A3 (en) | 2003-12-10 |
CA2311021C (en) | 2003-12-23 |
US6393599B1 (en) | 2002-05-21 |
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