JP3356277B2

JP3356277B2 - チャージポンプ回路及びｐｌｌ回路

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Publication number: JP3356277B2
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Authority: JP
Inventors: 利幸田中
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Filing date: 1999-09-14
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージポンプ回
路及びＰＬＬ回路に関し、より詳細には、チャージポン
プ回路のデッドバンド対策、及び、これに伴うＰＬＬ回
路のＣ／Ｎ向上対策に関するものである。

【０００２】

【従来の技術】ＰＬＬ周波数シンセサイザ（以下、ＰＬ
Ｌ回路と呼ぶ）は、分周器を外部から希望する分周比に
設定することで、唯一の基準周波数に基づいて任意の出
力周波数を発振する発振器であり、様々な回路に応用さ
れている。ＰＬＬ回路には、発振周波数（Ｃａｒｒｉｅ
ｒ）とノイズ（Ｎｏｉｓｅ）との比であるＣ／Ｎが良好
である特性を有することが、発振器として必要になる。

【０００３】図７は、一般的なＰＬＬ回路のブロック図
である。ＰＬＬ回路は、基準発振器１から基準周波数
ｆｒを受信し、基準周波数ｆｒと分周周波数ｆｓとの位
相差を比較する位相比較器２、位相比較器２の比較結果
に基づいてチャージポンプ電流Ｉoutを出力するチャー
ジポンプ回路３、チャージポンプ電流Ｉoutの交流成分
を除去するローパスフィルタ（ＬＰＦ）４、入力する直
流電圧に基づいて出力周波数ｆoutを発振する電圧制御
発振器（ＶＣＯ）５、及び、出力周波数ｆoutを１／Ｎ
分周して分周周波数ｆｓを出力するＮ分周器６で構成さ
れる。位相比較器２は、基準入力に基準周波数ｆｒを入
力し、比較入力に分周周波数ｆｓを入力する。ＰＬＬ回
路は、外部から設定されたＮ分周器６の分周比Ｎに応じ
て、フィードバック制御されるＶＣＯ５の出力に出力周
波数ｆoutを出力する。

【０００４】位相比較器２は、２系統の比較結果の信号
を出力する。つまり、基準周波数ｆｒに対する分周周波
数ｆｓの位相差を比較し、遅れであれば位相比較信号Ｅ
upを出力し、進みであれば位相比較信号Ｅdownを出力す
る。チャージポンプ回路は、この２系統の比較信号に基
づいてＬＰＦの入力にチャージを供給し、又は、これか
らチャージを引き抜いて昇圧又は降圧回路として機能す
る。このチャージポンプ回路に関する技術がいくつか提
案されており（例えば、特開平１０−１３２２１号公
報）、特にデッドバンド対策を施したＰＬＬ回路に対応
するチャージポンプ回路も提案されている。

【０００５】図３は、デッドバンド対策を施したＰＬＬ
回路に対応する従来のチャージポンプ回路の回路図であ
る。ＰＬＬ回路は、デッドバンド対策のために、同位相
時に位相比較信号Ｅup及びＥdownを双方ともハイレベル
にする期間（以下、デッドバンド対策期間と呼ぶ）があ
る。チャージポンプ回路３Ａは、位相比較信号Ｅupに応
答してノードＮＡを第１の参照電位にする第１参照側電
流路２５と、第１の参照電位に基づいてチャージアップ
電流Ｉupを導通する第１出力側電流路２３とで構成され
る第１のカレントミラー回路、及び、位相比較信号Ｅdo
wnに応答してノードＮＢを第３の参照電位にする第２参
照側電流路２６と、第３の参照電位に基づいてチャージ
ダウン電流Ｉdownを導通する第２出力側電流路２４とで
構成される第２のカレントミラー回路を有する。

【０００６】位相比較信号Ｅupがローレベルの期間、第
１参照側電流路２５は、ノードＮＡを所定の高電位にす
るので、ｐ型トランジスタＭ２のソース・ドレイン路を
完全な遮断状態にして、チャージアップ電流Ｉupを零に
する。位相比較信号Ｅupがハイレベルの期間、第１参照
側電流路２５は、ノードＮＡを第１の参照電位にするの
で、ｐ型トランジスタＭ２のソース・ドレイン路を完全
な遮断状態から６ｍＡのドレイン電流が流れる状態にし
て、チャージアップ電流Ｉupを６ｍＡにする。

【０００７】位相比較信号Ｅdownがローレベルの期間、
第２参照側電流路２６は、ノードＮＢを所定の低電位に
するので、ｎ型トランジスタＭ５のソース・ドレイン路
を完全な遮断状態にして、チャージダウン電流Ｉdownを
零にする。位相比較信号Ｅdownがハイレベルの期間、第
２参照側電流路２６は、ノードＮＢを第３の参照電位に
するので、ｎ型トランジスタＭ５のソース・ドレイン路
は、完全な遮断状態から６ｍＡのドレイン電流が流れる
状態にして、チャージダウン電流Ｉdownを６ｍＡにす
る。

【０００８】図４は、図３のチャージポンプ回路のＳＰ
ＩＣＥによるシミュレーション結果である。位相比較器
は、基準周波数信号と分周周波数信号との位相差がほと
んど零となる時（以下、同位相時）に、位相比較器は、
位相比較信号Ｅup及びＥdownを双方とも出力する。図４
（ａ）は、位相比較信号Ｅup及びＥdownのタイミング図
であり、デッドバンド対策期間として、時間１０ｎＳ〜
３０ｎＳが設定される。同図（ｂ）は、チャージダウン
電流Ｉdown及びチャージアップ電流Ｉupのタイミング図
である。同図（ｃ）は、チャージポンプ電流Ｉoutのタ
イミング図であり、チャージアップ電流Ｉupとチャージ
ダウン電流Ｉdownとの差をモニタする。

【０００９】チャージポンプ電流Ｉoutは、チャージア
ップ電流Ｉup及びチャージダウン電流Ｉdownが夫々零か
ら６ｍＡになるまでのチャージポンプ電流の立上り時間
が２０．９ｎＳとなり、電流変化の直後に時間１ｎＳ以
下のスイッチングに伴うノイズ電流が発生する。デッド
バンド対策期間は、このチャージポンプ電流の立上り時
間に応じて大きくする必要がある。

【００１０】

【発明が解決しようとする課題】上記従来の技術では、
デッドバンドを防止するために設定されたデッドバンド
対策期間が長いので、これに伴うノイズが増えてＰＬＬ
回路のＣ／Ｎが劣化する問題があった。

【００１１】本発明は、上記したような従来技術が有す
る問題点を解決するためになされたものであり、チャー
ジポンプ電流の立上り時間の速いチャージポンプ回路、
及び、これに伴うＣ／Ｎ向上対策がなされたＰＬＬ回路
を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のチャージポンプ回路は、第１の比較信号に
応答して第１の参照電位を発生し、前記第１の比較信号
の反転信号に応答して、前記第１の参照電位と同極性の
第２の参照電位を発生する第１の参照側トランジスタ
と、前記第１の参照電位に基づいてチャージアップ電流
を導通し、前記第２の参照電位に基づいてオフとなる第
１の出力側トランジスタとを有する第１のカレントミラ
ー回路と、第２の比較信号に基づいて第３の参照電位を
発生し、前記第２の比較信号の反転信号に基づいて、前
記第３の参照電位と同極性の第４の参照電位を発生する
第２の参照側トランジスタと、前記第３の参照電位に基
づいてチャージダウン電流を導通し、前記第４の参照電
位でオフとなる第２の出力側トランジスタとを有する第
２のカレントミラー回路とを備え、前記チャージアップ
電流とチャージダウン電流の差の電流をチャージポンプ
信号として出力することを特徴とする。

【００１３】本発明のチャージポンプ回路は、第１のカ
レントミラー回路が第１の比較信号の反転信号に基づい
て第１の出力側トランジスタを予め第２の参照電位に設
定しておくため、第１の比較信号がローレベルからハイ
レベルに移行した際に、第１の出力側トランジスタがこ
の第２の参照電位から直ちに第１の参照電位に移行でき
るので、チャージアップ電流の立上り時間が速くなり、
また、同様にチャージダウン電流の立上り時間も速くな
る。このため、チャージポンプ電流の立上り時間が短縮
される。

【００１４】本発明のチャージポンプ回路では、前記第
１の出力側トランジスタと直列に接続され、前記第１の
比較信号の反転信号に応答してオフとなる第１のカット
オフトランジスタと、前記第２の出力側トランジスタと
直列に接続され、前記第２の比較信号の反転信号に応答
してオフとなる第２のカットオフトランジスタとを更に
備えることが好ましい。この場合、出力側トランジスタ
が電流を制御し、且つ、カットオフトランジスタが電流
を開閉するので夫々のトランジスタにおいて機能分担が
行われるので、夫々のトランジスタの設計の自由度が広
がる。

【００１５】本発明のＰＬＬ回路は、請求項１又は２に
記載のチャージポンプ回路を備えることを特徴とする。
この場合、前記チャージポンプ回路の採用に伴ってＰＬ
Ｌ回路のＣ／Ｎが向上する。

【００１６】

【発明の実施の形態】まず、デッドバンドの発生理由、
Ｃ／Ｎ劣化の原因、およびその対策について説明する。
図５は、ＰＬＬ回路におけるチャージポンプ回路の動作
を示すタイミング図である。位相比較器は、基準周波数
ｆｒに対する分周周波数ｆｓの位相差を比較し、遅れで
ある時刻ｔ１、ｔ２に位相比較信号Ｅupを出力し、進み
である時刻ｔ４、ｔ５に位相比較信号Ｅdownを出力す
る。デッドバンド対策期間が適正に設けられていない場
合には、同位相時の時刻ｔ３に小さい位相差を検出でき
ず、正常な位相比較信号Ｅup又はＥdownを出力しないデ
ッドバンドが発生する。デッドバンドある場合には、位
相差がｆｒとｆｓの位相がほぼ同じになるＰＬＬのロッ
ク時にｆｒとｆｓのごく僅かな位相差が検出できないた
めにに、ＶＣＯに対して制御量であるチャージポンプ電
流Ｉoutが供給されない状態が続き、ＬＰＦに対して充
電動作や放電動作が行われず、ＶＣＯに入力される直流
電圧はそのまま維持される。この状態ではＰＬＬ回路に
フィードバック作用による制御量の調整機能が働かない
ために発振状態が不安定となり、出力のＣ／Ｎが劣化す
る。

【００１７】デッドバンドが発生しないように時刻ｔ３
の状態でＩｕｐとＩｄｏｗｎが同時に流れる期間を設け
た場合においても、チャージポンプ回路は、時刻ｔ３直
後に、構成素子であるｐ型又はｎ型のトランジスタの特
性差等による回路のアンバランスが原因で、チャージポ
ンプ電流Ｉoutの立上り及び立下り変化時にパルス状の
スイッチイングノイズが発生する。スイッチイングノイ
ズ電流のピーク値又は平均値は、位相比較が行われる度
にわずかに変動し不安定であり、ＬＰＦで減衰できない
低い周波数成分のノイズが発生し、これがＶＣＯを変調
し、出力周波数のＣ／Ｎが悪化する。

【００１８】図６は、ＰＬＬ回路の伝達関数を示すブロ
ック線図である。ＰＬＬ回路は、ゲインＫｃｐのチャー
ジポンプ要素、伝達関数Ｆ（ｓ）のＬＰＦ要素、ゲイン
Ｋｖｃｏ／ｓのＶＣＯ要素、及び、ゲイン１／Ｎのドラ
イバ要素で構成され、チャージポンプ回路で発生するノ
イズであるＩｎ（ｓ）、及び、リファレンス位相である
θｒ（ｓ）の入力を有し、出力位相であるθｏ（ｓ）の
出力を有する。θｒ（ｓ）とディバイダ位相であるθｓ
（ｓ）との差信号θｄ（ｓ）は、チャージポンプ要素を
伝達し、Ｉｎ（ｓ）が加算された和信号Ｉｃｐになる。
和信号Ｉｃｐは、ＬＰＦ要素及びＶＣＯ要素を伝達し、
θｏ（ｓ）として出力され、その一部がドライバ要素を
伝達しθｓ（ｓ）として入力側にフィードバックされ
る。

【００１９】ＰＬＬ回路の出力成分がノイズに対してど
の程度影響力があるかを示す伝達関数Ｋｎ（ｓ）は、Ｉ
ｎ（ｓ）を入力とし、θｏ（ｓ）を出力として（式１）
のようになる。Ｋｎ（ｓ）＝θｏ（ｓ）／Ｉｎ（ｓ）＝｛Ｆ（ｓ）×Ｋｖｃｏ／ｓ｝／〔１＋｛Ｋｃｐ×Ｋｖｃｏ×Ｆ（ｓ）｝／｛ｓ ×Ｎ｝〕・・・・・（式１）また、チャージポンプ要素のゲインＫｃｐは、（式２）
のようになる。Ｋｃｐ＝Ｉｃｐ／（２π）〔Ａ／ｒａｄ〕・・・・・（式２）Ｉｎ（ｓ）は、同位相時に発生するスイッチイングノイ
ズであり、ＬＰＦに対してほとんど作用しないので、Ｆ
（ｓ）≒１になり、通常では（Ｋｃｐ×Ｋｖｃｏ／Ｎ）
≫１が成り立つ。（式２）とこれらの条件とを考慮する
と、（式１）は（式３）のように近似できる。Ｋｎ（ｓ）≒Ｎ／Ｋｃｐ＝２π×Ｎ／Ｉｃｐ・・・・・（式３）

【００２０】ＰＬＬ回路のノイズに対する影響力を示す
伝達関数Ｋｎ（ｓ）は、（式３）よりＩｃｐに反比例す
ることが分かるので、Ｉｃｐを大きくすれば、その影響
力を小さくできる。しかし、伝達関数Ｋｎ（ｓ）のＩｃ
ｐを大きくすることは、チャージポンプ回路のチャージ
アップ電流Ｉup及びチャージダウン電流Ｉdownの電流値
を大きくすることであり、この電流増加のためにスイッ
チングノイズが増加する。更に、カットオフトランジス
タＭ３及びＭ６は、チャネルを制御するゲート幅Ｗ３及
びＷ６を大きくする必要があるので、ゲート幅増加に伴
うゲート容量の増加があり、チャージポンプ電流の立上
り時間が遅くなる。

【００２１】ＰＬＬ回路は、チャージポンプ電流の立上
り時間が遅くなると、デットバンド対策期間が長く設定
されるので、低周波数ノイズ等のノイズ成分が増える。
このため、ＰＬＬ回路は、ノイズ成分に対する影響力を
小さくしようとすると、スイッチングノイズ及び低周波
数ノイズが増える結果となってＣ／Ｎが劣化する。

【００２２】以下、本発明の一実施形態例のチャージポ
ンプ回路について図面を参照して説明する。図１の回路
図は、本発明の一実施形態例のチャージポンプ回路であ
る。チャージポンプ回路３は、位相比較信号Ｅupが入力
される第１信号入力端子Ｃpin1、位相比較信号Ｅdownが
入力される第２信号入力端子Ｃpin2、及び、チャージポ
ンプ電流Ｉoutが出力される信号出力端子Ｃpoutを有
し、カレントミラー回路の参照側となる第１参照側電流
路２１と第２参照側電流路２２、カレントミラー回路の
出力側となる相互に直列に接続された第１出力側電流路
２３と第２出力側電流路２４、位相比較信号Ｅupを入力
しその反転信号を出力するＩＮＶ１、及び、位相比較信
号Ｅdownを入力しその反転信号を出力するＩＮＶ２で構
成される。

【００２３】第１参照側電流路２１は、ノードＮＡにお
いてゲートがドレインに接続されソースが電源電圧ＶＤ
Ｄに接続される参照側トランジスタであるｐ型トランジ
スタＭ１と、位相比較信号Ｅupに応答して導通するスイ
ッチＳＷ１、及び、チャージアップ電流Ｉupに基づいて
電流値が設定される定電流源１１が直列に接続される第
１のブランチと、位相比較信号Ｅupの反転信号に基づい
て導通するスイッチＳＷ３、及び、ノードＮＡを第３の
参照電位にする電流値が設定される定電流源１３が直列
に接続される第２のブランチとで構成される。第１及び
第２のブランチは、ノードＮＡとグランド間に並列に接
続される。

【００２４】第２参照側電流路２２は、ノードＮＢにお
いてゲートがドレインに接続されソースがグランドに接
続される参照側トランジスタであるｎ型トランジスタＭ
４と、チャージダウン電流Ｉdownに基づいて電流値が設
定される定電流源１２、及び、位相比較信号Ｅdownに応
答して導通するスイッチＳＷ２が直列に接続される第３
のブランチと、ノードＮＢを第４の参照電位にする電流
値が設定される定電流源１４、及び、位相比較信号Ｅdo
wnの反転信号に基づいて導通するスイッチＳＷ４が直列
に接続される第４のブランチとで構成される。第３及び
第４のブランチは、電源電圧ＶＤＤとノードＮＢとの間
に並列に接続される。

【００２５】第１出力側電流路２３は、ゲートがｐ型ト
ランジスタＭ１のゲートに接続される出力側トランジス
タであるｐ型トランジスタＭ２、及び、ゲートに位相比
較信号Ｅupの反転信号を入力するカットオフトランジス
タであるｐ型トランジスタＭ３で構成され、電源電圧Ｖ
ＤＤと信号出力端子Ｃpoutとの間に直列に且つこの順に
接続される。第２出力側電流路２４は、ゲートに位相比
較信号Ｅdownを入力するカットオフトランジスタである
ｎ型トランジスタＭ６、及び、ゲートがｎ型トランジス
タＭ４のゲートに接続される出力側トランジスタである
ｎ型トランジスタＭ５で構成され、信号出力端子Ｃpout
とグランドとの間に直列に且つこの順に接続される。チ
ャージアップ電流Ｉupとチャージダウン電流Ｉdownとの
差であるチャージポンプ電流Ｉoutは、信号出力端子Ｃp
outから出力される。

【００２６】第１参照側電流路２１及び第２の参照側電
流路２２と、第１出力側電流路２３及び第２出力側電流
路２４とは、夫々、例えば電流比１対１０のカレントミ
ラー回路として動作する。第１参照側電流路２１及び第
２の参照側電流路２２の各電流路に０．６ｍＡの定電流
を流すため、定電流源１１及び１２の電流値は、０．６
ｍＡに設定される。

【００２７】ＭＯＳトランジスタの特性は、チャネル幅
Ｗとチャネル長Ｌとの比（以下、チャネル定数Ｗ／Ｌと
呼ぶ）によって決定され、定数をＫ、ゲート・ソース間
電圧をＶｇｓ、しきい値電圧をＶｔとすると、飽和領域
でのドレイン電流Ｉｄｓは次式のように表わすことがで
きる。Ｉｄｓ＝Ｋ×Ｗ／Ｌ×（Ｖｇｓ−Ｖｔ）２・・・・・（式４）このように、ＭＯＳトランジスタは、ゲート電圧を同一
にした場合、ドレイン電流Ｉｄｓは、チャネル定数Ｗ／
Ｌに比例する。ここで、ＭＯＳトランジスタは、ＩＣ化
する際、占有するサイズが小さいことが好まれるため、
小さなチャネル幅Ｗ又は長Ｌが小さい方が好ましい。

【００２８】一例を挙げると、参照側トランジスタＭ１
及びＭ４と、出力側トランジスタＭ２及びＭ５とは、ソ
ース・ドレイン路に流れる電流値を制御するために、チ
ャネル長Ｌ１、Ｌ２、Ｌ４、及び、Ｌ５は、電流の制御
性の観点から所定の長さの１．５μｍに設定した。カッ
トオフトランジスタＭ３及びＭ６は、ソース・ドレイン
路に流れる電流を開閉するために、サイズ小型化の観点
から、チャネル長Ｌ３、及び、Ｌ６は、半導体プロセス
で許される最小値の長さの０．２８μｍに設定した。

【００２９】参照側トランジスタＭ１及びＭ４は、ソー
ス・ドレイン路に流れる０．６ｍＡの電流値を制御する
ために、チャネル幅Ｗ１及びＷ４が２１０μｍに設定し
た。出力側トランジスタＭ２及びＭ５は、ソース・ドレ
イン路に流れる６ｍＡの電流を制御するために、チャネ
ル幅Ｗ２及びＷ５が参照側に対して１０倍の２１００μ
ｍに設定した。

【００３０】カットオフトランジスタＭ３及びＭ６は、
ソース・ドレイン路に流れる６ｍＡの電流を開閉するた
めに、チャネル幅Ｗ３及びＷ６が１００μｍに設定し
た。設計値は、電源電圧ＶＤＤを２．７Ｖとし、チャー
ジポンプ出力端子の電圧を２．４Ｖとし、ＭＯＳトラン
ジスタのしきい値電圧Ｖｔを最大値（ワースト）とする
条件の基で、ｐ型トランジスタＭ３のオン抵抗が影響を
与えないチャネル幅Ｗ３がシュミレーションにより求め
られ、チャネル幅Ｗ６はこの設計値を準用した。

【００３１】位相比較信号Ｅupがローレベルの期間、第
１参照側電流路２１は、スイッチＳＷ３がオンし０．３
ｍＡの電流が流れるので、ノードＮＡを第２の参照電位
にする。ｐ型トランジスタＭ２のソース・ドレイン路
は、第２の参照電位に従って、オンする直前の遮断状態
になる。ｐ型トランジスタＭ３のソース・ドレイン路
は、ゲートに入力するハイレベルの電位に従って、遮断
状態になる。第１出力側電流路２３は、信号出力端子Ｃ
poutとグランドとの間に流れるチャージアップ電流Ｉup
を零にする。

【００３２】位相比較信号Ｅupがハイレベルの期間、第
１参照側電流路２１は、スイッチＳＷ１がオンし０．６
ｍＡの電流が流れるので、ノードＮＡを第１の参照電位
にする。ｐ型トランジスタＭ２のソース・ドレイン路
は、第１の参照電位に従って、直前の遮断状態から６ｍ
Ａのドレイン電流が流れる状態になる。ｐ型トランジス
タＭ３のソース・ドレイン路は、ゲートに入力するロー
レベルの電位に従って導通する。第１出力側電流路２３
は、信号出力端子Ｃpoutとグランドとの間に流れるチャ
ージアップ電流Ｉupを６ｍＡにする。チャージアップ電
流Ｉupは、Ｅupがローレベルの間に、ｐ型トランジスタ
Ｍ２のソース・ドレイン路が予めオンする直前の遮断状
態にあるため、Ｅupがハイレベルになると直ちに立ち上
がるため、チャージポンプ電流の立上り時間が速くな
る。

【００３３】位相比較信号Ｅdownがローレベルの期間、
第２参照側電流路２２は、スイッチＳＷ４がオンし０．
３ｍＡの電流が流れるので、ノードＮＢを第４の参照電
位にする。ｎ型トランジスタＭ５のソース・ドレイン路
は、第４の参照電位に従って、オンする直前の遮断状態
になる。ｎ型トランジスタＭ６のソース・ドレイン路
は、ゲートに入力するローレベルの電位に従って、遮断
状態になる。第２出力側電流路２４は、信号出力端子Ｃ
poutとグランドとの間に流れるチャージダウン電流Ｉdo
wnを零にする。

【００３４】位相比較信号Ｅdownがハイレベルの期間、
第２参照側電流路２２は、スイッチＳＷ２がオンし０．
６ｍＡの電流が流れるので、ノードＮＢを第３の参照電
位にする。ｎ型トランジスタＭ５のソース・ドレイン路
は、第３の参照電位に従って、直前の遮断状態から６ｍ
Ａのドレイン電流が流れる状態になる。ｎ型トランジス
タＭ６のソース・ドレイン路は、ゲートに入力するハイ
レベルの電位に従って導通する。第２出力側電流路２４
は、信号出力端子Ｃpoutとグランドとの間に流れるチャ
ージダウン電流Ｉdownを６ｍＡにする。流入出電流Ｉdo
wnは、Ｅdownがローレベルの間に、ｎ型トランジスタＭ
５のソース・ドレイン路が予めオンする直前の遮断状態
にあるため、Ｅdownがハイレベルになると速く立ち上が
る。このため、チャージポンプ電流の立上り時間が速く
なる。

【００３５】図２は、図１のチャージポンプ回路のＳＰ
ＩＣＥによるシミュレーション結果である。ＳＰＩＣＥ
（ＳｉｍｕｌａｔｉｏｎＰｒｏｇｒａｍｗｉｔｈＩ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＥｍｐｈａｓｉ
ｓ）は、標準的回路解析プログラムで、直流解析、交流
解析、過渡解析、又は、フーリエ解析等を行う回路シミ
ュレータである。同図（ａ）に示すように、位相比較信
号Ｅup及びＥdownは、デッドバンド対策期間として、時
間１０ｎＳ〜１５ｎＳが設定される。同図（ｂ）に示す
ように、チャージダウン電流Ｉdown及びチャージアップ
電流Ｉupは、図４（ｂ）に比べて立上り時間が速い。チ
ャージダウン電流Ｉdownは、ｎ型トランジスタＭ６のド
レイン電流をモニタし、チャージアップ電流Ｉupは、ｐ
型トランジスタＭ３のドレイン電流をモニタして、双方
の電流は、トランジスタのドレインに入力する電流方向
を正にしている。同図（ｃ）に示すように、チャージポ
ンプ電流Ｉoutは、チャージポンプ電流の立上り時間が
５．８ｎＳとなり、図４（ｃ）と比べると約１／４に短
縮されている。ここで、Ｉoutは、ドレイン信号出力端
子Ｃpoutから出力する電流方向を正にしている。

【００３６】上記実施形態例によれば、チャージポンプ
電流の立上り時間が速くなり、デッドバンド対策期間を
短くできるので、スイッチイングノイズ及び低周波数ノ
イズ等のノイズ成分が小さくなる。

【００３７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のチャージポンプ回路及びＰ
ＬＬ回路は、上記実施形態例の構成にのみ限定されるも
のでなく、上記実施形態例の構成から種々の修正及び変
更を施したチャージポンプ回路及びＰＬＬ回路も、本発
明の範囲に含まれる。

【００３８】

【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路では、チャージポンプ電流の立上り時間が速
くなり、デッドバンド対策期間を短くできるので、低周
波数ノイズやスイッチイングノイズが小さくなり、ＰＬ
Ｌ回路のＣ／Ｎが向上する。

【図面の簡単な説明】

【図１】本発明の一実施形態例のチャージポンプ回路の
回路図である。

【図２】図１のチャージポンプ回路のＳＰＩＣＥによる
シミュレーション結果である。

【図３】デッドバンド対策を施したＰＬＬ回路に対応す
る従来のチャージポンプ回路の回路図である。

【図４】図３のチャージポンプ回路のＳＰＩＣＥによる
シミュレーション結果である。

【図５】デッドバンド対策期間のないＰＬＬ回路におけ
るチャージポンプ回路の動作を示すタイミング図であ
る。

【図６】ＰＬＬ回路の伝達関数を示すブロック線図であ
る。

【図７】一般的なＰＬＬ回路のブロック図である。

【符号の説明】

１基準発振器２位相比較器３チャージポンプ回路４ＬＰＦ５ＶＣＯ６Ｎ分周器１１，１２，１３，１４定電流源２１，２５第１参照側電流路２２，２６第２参照側電流路２３第１出力側電流路２４第２出力側電流路Ｅup，Ｅdown 位相比較信号Ｉup チャージアップ電流Ｉdown チャージダウン電流Ｉout チャージポンプ電流ＳＷ１〜ＳＷ４スイッチＭ１〜Ｍ６トランジスタＩＮＶ１，ＩＮＶ２インバータＮＡ，ＮＢノードｆｒ基準周波数ｆｓ分周周波数ｆout 出力周波数

Claims

(57)【特許請求の範囲】

【請求項１】第１の比較信号に応答して第１の参照電
位を発生し、前記第１の比較信号の反転信号に応答し
て、前記第１の参照電位と同極性の第２の参照電位を発
生する第１の参照側トランジスタと、前記第１の参照電
位に基づいて第１の電源から出力端子に向けてチャージ
アップ電流を導通し、前記第２の参照電位に基づいてオ
フとなる第１の出力側トランジスタとを有する第１のカ
レントミラー回路、及び、前記第１の出力側トランジス
タと前記出力端子との間に直列に接続され、前記第１の
比較信号の反転信号に応答してオフとなる第１のカット
オフトランジスタを備えるチャージアップ回路と、第２の比較信号に応答して第３の参照電位を発生し、前
記第２の比較信号の反転信号に基づいて、前記第３の参
照電位と同極性の第４の参照電位を発生する第２の参照
側トランジスタと、前記第３の参照電位に基づいて前記
出力端子から第２の電源に向けてチャージダウン電流を
導通し、前記第４の参照電位に基づいてオフとなる第２
の出力側トランジスタとを有する第２のカレントミラー
回路、及び、前記第２の出力側トランジスタと前記出力
端子との間に直列に接続され、前記第２の比較信号に応
答してオフとなる第２のカットオフトランジスタを備え
るチャージダウン回路とを備え、前記第１及び第２のカットオフトランジスタのチャネル
長が、前記第１及び第２の参照側トランジスタ、並び
に、前記第１及び第２の出力側トランジスタのチャネル
長よりも短く設定され、かつ、前記第１及び第２のカッ
トオフトランジスタのチャネル幅とチャネル長の比であ
るチャネル定数が、前記第１及び第２の参照側トランジ
スタのチャネル定数よりも大きく、前記第１及び第２の
出力側トランジスタのチャネル定数よりも小さく設定さ
れており、前記チャージアップ電流とチャージダウン電流の差の電
流をチャージポンプ信号として出力することを特徴とす
るチャージポンプ回路。
【請求項２】請求項１に記載のチャージポンプ回路を
備えることを特徴とするＰＬＬ回路。