JP3356147B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3356147B2 JP3356147B2 JP36810099A JP36810099A JP3356147B2 JP 3356147 B2 JP3356147 B2 JP 3356147B2 JP 36810099 A JP36810099 A JP 36810099A JP 36810099 A JP36810099 A JP 36810099A JP 3356147 B2 JP3356147 B2 JP 3356147B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路装置の高速化に対
する要求は、ＬＳＩの高集積化に伴うシステム・オン・
シリコン時代の到来が間近になるにつれ、益々強くなっ
ている。半導体集積回路の高速化手段としては、基本的
にＭＯＳトランジスタの高駆動能力化と各種寄生容量・
抵抗の低減にあることは周知の通りである。
する要求は、ＬＳＩの高集積化に伴うシステム・オン・
シリコン時代の到来が間近になるにつれ、益々強くなっ
ている。半導体集積回路の高速化手段としては、基本的
にＭＯＳトランジスタの高駆動能力化と各種寄生容量・
抵抗の低減にあることは周知の通りである。
【０００３】ところで、従来ゲートアレイ等のセミカス
タムＬＳＩでは、回路設計を顧客側で行い、かつ、設計
した半導体チップの製造工期を短縮するため、トランジ
スタを配列して形成した基本セルを用意し、これをチッ
プ内に敷き詰めたマスター・チップをあらかじめ形成し
ておき、これを顧客の設計にしたがって、配線接続を行
う方法が採られている。
タムＬＳＩでは、回路設計を顧客側で行い、かつ、設計
した半導体チップの製造工期を短縮するため、トランジ
スタを配列して形成した基本セルを用意し、これをチッ
プ内に敷き詰めたマスター・チップをあらかじめ形成し
ておき、これを顧客の設計にしたがって、配線接続を行
う方法が採られている。
【０００４】図４（ａ）は従来の半導体集積回路装置の
第１の例を示す半導チップの部分平面図、図４（ｂ）は
図４（ａ）のＣ−Ｃ′線断面図である。
第１の例を示す半導チップの部分平面図、図４（ｂ）は
図４（ａ）のＣ−Ｃ′線断面図である。
【０００５】図４（ａ），（ｂ）に示すように、ｐ型シ
リコン基板１の表面に形成して素子形成領域を区画する
フィールド酸化膜２と、素子形成領域の表面に形成した
ゲート酸化膜３の上に選択的に形成し、且つ互いに平行
に配列した複数のゲート電極４と、ゲート電極４および
フィールド酸化膜２に自己整合してシリコン基板１の表
面に形成したｎ- 型拡散層１５並びにゲート電極４の側
面に形成したサイドウォールスペーサ７に自己整合して
形成したｎ+ 型拡散層１６からなるソース・ドレイン拡
散層６と、ゲート電極４を含む表面に形成した層間絶縁
膜８と、層間絶縁膜８に形成したコンタクトホール１２
を介してソース・ドレイン拡散層６に接続し層間絶縁膜
８の上に延在したバリアメタル膜１３および金属膜１３
ａの積層からなる配線１４とを含んで構成される。
リコン基板１の表面に形成して素子形成領域を区画する
フィールド酸化膜２と、素子形成領域の表面に形成した
ゲート酸化膜３の上に選択的に形成し、且つ互いに平行
に配列した複数のゲート電極４と、ゲート電極４および
フィールド酸化膜２に自己整合してシリコン基板１の表
面に形成したｎ- 型拡散層１５並びにゲート電極４の側
面に形成したサイドウォールスペーサ７に自己整合して
形成したｎ+ 型拡散層１６からなるソース・ドレイン拡
散層６と、ゲート電極４を含む表面に形成した層間絶縁
膜８と、層間絶縁膜８に形成したコンタクトホール１２
を介してソース・ドレイン拡散層６に接続し層間絶縁膜
８の上に延在したバリアメタル膜１３および金属膜１３
ａの積層からなる配線１４とを含んで構成される。
【０００６】図５は従来の半導体集積回路装置の第２の
例を示す半導体チップの部分平面図である。
例を示す半導体チップの部分平面図である。
【０００７】図５に示すように、専用設計のＬＳＩで
は、ゲート電極４を折り曲げて配置し、ソース・ドレイ
ン拡散層６のコンタクトホール１２を介して配線１４と
接続するコンタクト領域以外の領域で隣のゲート電極４
との間隔を部分的に狭くすることで基本セルの配置密度
の増大とソース・ドレイン拡散層の寄生容量を低減して
いる。
は、ゲート電極４を折り曲げて配置し、ソース・ドレイ
ン拡散層６のコンタクトホール１２を介して配線１４と
接続するコンタクト領域以外の領域で隣のゲート電極４
との間隔を部分的に狭くすることで基本セルの配置密度
の増大とソース・ドレイン拡散層の寄生容量を低減して
いる。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路装置の第１の例では各基本セルを接続する配線のレ
イアウトが顧客によって異なるため、コンタクトホール
を形成する位置が、あらかじめ定まっていない。このた
め、例えば基本セルのゲート幅方向に配置できる配線の
数（配線チャネル数）をあらかじめ確保しておく必要が
あり、配線チャネル数に相当する幅のソース・ドレイン
領域を形成して実際には使用しない不要部分の面積を含
む拡散層を備えておかなくてはならなかった。このこと
は、ＭＯＳトランジスタのソース・ドレインに余分な拡
散層容量が付加されることになり、ＬＳＩの動作速度の
高速化を制限する要因となっている。
回路装置の第１の例では各基本セルを接続する配線のレ
イアウトが顧客によって異なるため、コンタクトホール
を形成する位置が、あらかじめ定まっていない。このた
め、例えば基本セルのゲート幅方向に配置できる配線の
数（配線チャネル数）をあらかじめ確保しておく必要が
あり、配線チャネル数に相当する幅のソース・ドレイン
領域を形成して実際には使用しない不要部分の面積を含
む拡散層を備えておかなくてはならなかった。このこと
は、ＭＯＳトランジスタのソース・ドレインに余分な拡
散層容量が付加されることになり、ＬＳＩの動作速度の
高速化を制限する要因となっている。
【０００９】また、従来の半導体集積回路装置の第２の
例では、ゲート電極４およびソース・ドレイン拡散層６
の形状を工夫して、ソース・ドレイン拡散層６の面積を
減らし、寄生容量を低減することが可能であるが、素子
の微細化に伴って拡散層の接合深さも浅くなることか
ら、拡散層の層抵抗は数十〜数百Ω／□と高抵抗化して
いる。このため、ソース・ドレイン拡散層の幅を狭くす
るとコンタクトホールからゲート幅方向に沿った拡散層
の寄生抵抗が無視できなくなり、ＭＯＳトランジスタの
駆動能力が低下するという問題がある。
例では、ゲート電極４およびソース・ドレイン拡散層６
の形状を工夫して、ソース・ドレイン拡散層６の面積を
減らし、寄生容量を低減することが可能であるが、素子
の微細化に伴って拡散層の接合深さも浅くなることか
ら、拡散層の層抵抗は数十〜数百Ω／□と高抵抗化して
いる。このため、ソース・ドレイン拡散層の幅を狭くす
るとコンタクトホールからゲート幅方向に沿った拡散層
の寄生抵抗が無視できなくなり、ＭＯＳトランジスタの
駆動能力が低下するという問題がある。
【００１０】本発明の目的は、配線チャネル数を減らす
ことなくソース・ドレイン拡散層の寄生容量を低減して
高速動作を向上させた半導体集積回路装置を提供するこ
とにある。
ことなくソース・ドレイン拡散層の寄生容量を低減して
高速動作を向上させた半導体集積回路装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、
装置は、
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）は本発明の第１の実施例を示す
半導体チップの部分平面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ′線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ′
線断面図である。
半導体チップの部分平面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ′線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ′
線断面図である。
【００１４】図１（ａ）〜（ｃ）に示すように、ｐ型シ
リコン基板１の表面に選択的に素子分離用の厚いフィー
ルド酸化膜２を形成して素子形成領域を区画した後、素
子形成領域の表面に形成したゲート酸化膜３の上に互い
に平行に配列した複数のゲート電極４を選択的に形成す
る。ここで、ゲート電極４は、高融点金属シリサイド膜
と多結晶シリコン膜の積層膜（ポリサイド膜）や多結晶
シリコン膜あるいは高融点金属膜等を用いて形成する。
その後、図示しないが、ゲート電極４およびフィールド
酸化膜２をマスクとしてＬＤＤ構造を形成するためにリ
ンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入
してｎ- 型拡散層を形成してもよい。次に、ゲート電極
４を含む表面に酸化シリコン膜等の絶縁膜を堆積して、
この絶縁膜を異方性エッチングによりエッチバックして
ゲート電極４の側面にサイドウォールスペーサ７を形成
する。次に、サイドウォールスペーサ７を含むゲート電
極４をマスクとしてヒ素イオンを約１×１０15ｃｍ-2の
ドーズ量でイオン注入してコンタクトするために必要な
最小限の面積を有するコンタクト領域以外の領域ではゲ
―ト長方向の幅をこのコンタクト領域よりも狭くしたｎ
+ 型ソース・ドレイン拡散層６を形成する。次に、ソー
ス・ドレイン拡散層６のシリコン表面が露出した状態で
基板上にチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル
（Ｔａ）等の高融点金属膜を堆積し、続いて、これに熱
処理を加えて、この露出したシリコン表面と高融点金属
膜との反応により、ソース・ドレイン拡散層６の表面に
高融点金属シリサイド層５を形成して拡散層のシート抵
抗を２〜５Ω／□とした後、未反応の高融点金属膜を除
去する。
リコン基板１の表面に選択的に素子分離用の厚いフィー
ルド酸化膜２を形成して素子形成領域を区画した後、素
子形成領域の表面に形成したゲート酸化膜３の上に互い
に平行に配列した複数のゲート電極４を選択的に形成す
る。ここで、ゲート電極４は、高融点金属シリサイド膜
と多結晶シリコン膜の積層膜（ポリサイド膜）や多結晶
シリコン膜あるいは高融点金属膜等を用いて形成する。
その後、図示しないが、ゲート電極４およびフィールド
酸化膜２をマスクとしてＬＤＤ構造を形成するためにリ
ンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入
してｎ- 型拡散層を形成してもよい。次に、ゲート電極
４を含む表面に酸化シリコン膜等の絶縁膜を堆積して、
この絶縁膜を異方性エッチングによりエッチバックして
ゲート電極４の側面にサイドウォールスペーサ７を形成
する。次に、サイドウォールスペーサ７を含むゲート電
極４をマスクとしてヒ素イオンを約１×１０15ｃｍ-2の
ドーズ量でイオン注入してコンタクトするために必要な
最小限の面積を有するコンタクト領域以外の領域ではゲ
―ト長方向の幅をこのコンタクト領域よりも狭くしたｎ
+ 型ソース・ドレイン拡散層６を形成する。次に、ソー
ス・ドレイン拡散層６のシリコン表面が露出した状態で
基板上にチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル
（Ｔａ）等の高融点金属膜を堆積し、続いて、これに熱
処理を加えて、この露出したシリコン表面と高融点金属
膜との反応により、ソース・ドレイン拡散層６の表面に
高融点金属シリサイド層５を形成して拡散層のシート抵
抗を２〜５Ω／□とした後、未反応の高融点金属膜を除
去する。
【００１５】次に、これらのゲート電極４および高融点
金属シリサイド層５を含む表面に第１の層間絶縁膜８を
形成し、フォトリソグラフィ技術を用いてソース・ドレ
イン拡散層のコンタクト領域上の層間絶縁膜８にコンタ
クトホール９を形成し、続いてコンタクトホール９を含
む表面にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜
あるいはチタン・タングステン（ＴｉＷ）膜等からなる
バリアメタル膜１０と、気相成長法によるタングステン
（Ｗ）膜、アルミニウム（Ａｌ）膜あるいは銅（Ｃｕ）
膜、ないしはスパッタ・リフロー法によるアルミニウム
膜から成る金属膜１０ａとを順次堆積して積層する。次
に、この積層された膜をフォトリソグラフィ技術および
エッチングを用いてパターニングし、層間絶縁膜８上に
金属パッド１１を形成する。ここで、金属パッド１１
は、コンタクトホール９を配置するのに必要な最小の間
隔を隔てて平行に並べられたゲート電極４の間に、ゲー
ト幅方向に沿ってソース・ドレイン拡散層よりも広くレ
イアウトする。
金属シリサイド層５を含む表面に第１の層間絶縁膜８を
形成し、フォトリソグラフィ技術を用いてソース・ドレ
イン拡散層のコンタクト領域上の層間絶縁膜８にコンタ
クトホール９を形成し、続いてコンタクトホール９を含
む表面にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜
あるいはチタン・タングステン（ＴｉＷ）膜等からなる
バリアメタル膜１０と、気相成長法によるタングステン
（Ｗ）膜、アルミニウム（Ａｌ）膜あるいは銅（Ｃｕ）
膜、ないしはスパッタ・リフロー法によるアルミニウム
膜から成る金属膜１０ａとを順次堆積して積層する。次
に、この積層された膜をフォトリソグラフィ技術および
エッチングを用いてパターニングし、層間絶縁膜８上に
金属パッド１１を形成する。ここで、金属パッド１１
は、コンタクトホール９を配置するのに必要な最小の間
隔を隔てて平行に並べられたゲート電極４の間に、ゲー
ト幅方向に沿ってソース・ドレイン拡散層よりも広くレ
イアウトする。
【００１６】なお、ゲート電極４に沿って形成するソー
ス・ドレイン拡散層６のゲート電極４のゲート長方向の
幅は、拡散層抵抗との兼ね合いで最適化が必要である。
すなわち、この拡散層幅は、寄生容量低減の見地からは
狭い方がよいが、拡散層幅が狭くなるに従って、金属シ
リサイド層を適用しても拡散層抵抗の増大が無視できな
くなる。例えば、ゲート長が０．２５μｍ、ゲート幅が
１０μｍのトランジスタの場合、ゲート電極４のゲート
長方向の拡散層幅を０．５０μｍとすると、ソース・ド
レイン拡散層６の抵抗は２０〜１００Ωとなる。このク
ラスのＭＯＳトランジスタのオン抵抗はゲート幅１０μ
ｍ当たり４００〜６００Ωとなることから、寄生抵抗を
１０％程度におさえるためには、拡散層幅はゲート長の
２倍未満の値にするのが妥当である。また、拡散層幅を
さらに狭くする場合は、ゲート電極４のゲート幅方向の
拡散層長さを短くする必要があり、これには、金属パッ
ド１１と接続するコンタクトホール９の数を増やしてコ
ンタクトホール９相互間のソース・ドレイン拡散層６の
層抵抗を許容される値以下になるように設定することで
対応すればよい。
ス・ドレイン拡散層６のゲート電極４のゲート長方向の
幅は、拡散層抵抗との兼ね合いで最適化が必要である。
すなわち、この拡散層幅は、寄生容量低減の見地からは
狭い方がよいが、拡散層幅が狭くなるに従って、金属シ
リサイド層を適用しても拡散層抵抗の増大が無視できな
くなる。例えば、ゲート長が０．２５μｍ、ゲート幅が
１０μｍのトランジスタの場合、ゲート電極４のゲート
長方向の拡散層幅を０．５０μｍとすると、ソース・ド
レイン拡散層６の抵抗は２０〜１００Ωとなる。このク
ラスのＭＯＳトランジスタのオン抵抗はゲート幅１０μ
ｍ当たり４００〜６００Ωとなることから、寄生抵抗を
１０％程度におさえるためには、拡散層幅はゲート長の
２倍未満の値にするのが妥当である。また、拡散層幅を
さらに狭くする場合は、ゲート電極４のゲート幅方向の
拡散層長さを短くする必要があり、これには、金属パッ
ド１１と接続するコンタクトホール９の数を増やしてコ
ンタクトホール９相互間のソース・ドレイン拡散層６の
層抵抗を許容される値以下になるように設定することで
対応すればよい。
【００１７】次に、金属パッド１１を含む表面に第２の
層間絶縁膜１５を形成し、フォトリソグラフィ技術およ
びエッチングによりゲート電極４、ソース・ドレイン拡
散層６等への電気的接続を行うためのコンタクトホール
１２を形成する。次に、このコンタクトホール１２を含
む表面にアルミニウム等の金属膜を堆積してパターニン
グし、ソース・ドレイン拡散層６と電気的に接続された
金属パッド１１とコンタクトホール１２を介して接続さ
れた配線１４を形成する。
層間絶縁膜１５を形成し、フォトリソグラフィ技術およ
びエッチングによりゲート電極４、ソース・ドレイン拡
散層６等への電気的接続を行うためのコンタクトホール
１２を形成する。次に、このコンタクトホール１２を含
む表面にアルミニウム等の金属膜を堆積してパターニン
グし、ソース・ドレイン拡散層６と電気的に接続された
金属パッド１１とコンタクトホール１２を介して接続さ
れた配線１４を形成する。
【００１８】これにより、従来、コンタクトホールを配
置するために広い面積を確保する必要のあった拡散層の
ゲート長方向の幅を、できるだけ小さくしてソース・ド
レイン拡散層の寄生容量を低減すると同時に、金属パッ
ド１１で配線１４と接続する領域をを広く形成できるた
め、所望の配線チャネル数を確保できる。
置するために広い面積を確保する必要のあった拡散層の
ゲート長方向の幅を、できるだけ小さくしてソース・ド
レイン拡散層の寄生容量を低減すると同時に、金属パッ
ド１１で配線１４と接続する領域をを広く形成できるた
め、所望の配線チャネル数を確保できる。
【００１９】図２は本発明の第２の実施例を示す半導体
チップの部分平面図である。
チップの部分平面図である。
【００２０】図２に示すように、金属パッド１１に接続
するためのソース・ドレイン拡散層６のコンタクトホー
ル９をゲート幅方向の両端に配置している以外は第１の
実施例と同様の構成を有している。この実施例では、ソ
―ス・ドレイン拡散層６に寄生する拡散層容量は、第１
の実施例より増加するが、コンタクトホール９からゲー
ト幅方向への拡散層抵抗は低減できる利点があり、この
ため、ゲート幅の広いトランジスタで有効となる。ま
た、コンタクトホール９とソース・ドレイン拡散層６と
の間隔ｄ1を、図４（ａ）に示す従来例の間隔ｄ2に比べ
て狭くしている。このためには、コンタクトホール９を
形成後、コンタクトホール９内にソース・ドレイン拡散
層６と同一導電型の不純物をイオン注入等により導入す
る方法が、一般的に用いられている。ところが、ゲート
アレイ等では、配線工程の工期短縮化が重視されるた
め、この方法を取りにくいという問題があったが、本構
成を用いることにより、ソース・ドレイン拡散層６自体
との接続をあらかじめ形成した金属パッド１１を介して
行なえるので、工期を延ばすことなく、セル・サイズを
縮小することができる。
するためのソース・ドレイン拡散層６のコンタクトホー
ル９をゲート幅方向の両端に配置している以外は第１の
実施例と同様の構成を有している。この実施例では、ソ
―ス・ドレイン拡散層６に寄生する拡散層容量は、第１
の実施例より増加するが、コンタクトホール９からゲー
ト幅方向への拡散層抵抗は低減できる利点があり、この
ため、ゲート幅の広いトランジスタで有効となる。ま
た、コンタクトホール９とソース・ドレイン拡散層６と
の間隔ｄ1を、図４（ａ）に示す従来例の間隔ｄ2に比べ
て狭くしている。このためには、コンタクトホール９を
形成後、コンタクトホール９内にソース・ドレイン拡散
層６と同一導電型の不純物をイオン注入等により導入す
る方法が、一般的に用いられている。ところが、ゲート
アレイ等では、配線工程の工期短縮化が重視されるた
め、この方法を取りにくいという問題があったが、本構
成を用いることにより、ソース・ドレイン拡散層６自体
との接続をあらかじめ形成した金属パッド１１を介して
行なえるので、工期を延ばすことなく、セル・サイズを
縮小することができる。
【００２１】図３は本発明の第３の実施例を示す半導体
チップの部分平面図である。
チップの部分平面図である。
【００２２】図３に示すように、この実施例では、ソー
ス・ドレイン拡散層６のコンタクト領域以外の領域のゲ
―ト長方向の幅を狭くするようにゲート電極４を折り曲
げて配置し、ソース・ドレイン拡散層６にコンタクトホ
―ル９を介して接続した短冊状の金属パッド１１を層間
絶縁膜（図示せず）を介してゲート電極４の一部の上に
重ねて形成した構成を有しており、基本セルの配置密度
を向上させ、かつ金属パッドを介して接続できる配線チ
ャネル数も確保できるという利点がある。
ス・ドレイン拡散層６のコンタクト領域以外の領域のゲ
―ト長方向の幅を狭くするようにゲート電極４を折り曲
げて配置し、ソース・ドレイン拡散層６にコンタクトホ
―ル９を介して接続した短冊状の金属パッド１１を層間
絶縁膜（図示せず）を介してゲート電極４の一部の上に
重ねて形成した構成を有しており、基本セルの配置密度
を向上させ、かつ金属パッドを介して接続できる配線チ
ャネル数も確保できるという利点がある。
【００２３】また、これらの実施例に共通して、金属パ
ッド１１を延在させることで近距離の配線としても使用
できるため、配線密度の向上に役立てることも可能であ
る。
ッド１１を延在させることで近距離の配線としても使用
できるため、配線密度の向上に役立てることも可能であ
る。
【００２４】
【発明の効果】以上説明したように本発明は、ソース・
ドレイン拡散層の面積を大幅に減らすことにより、ＭＯ
Ｓトランジスタの駆動能力を低下させることなく拡散層
の寄生容量を低減して、高速な半導体集積回路装置を実
現できるという効果を有する。
ドレイン拡散層の面積を大幅に減らすことにより、ＭＯ
Ｓトランジスタの駆動能力を低下させることなく拡散層
の寄生容量を低減して、高速な半導体集積回路装置を実
現できるという効果を有する。
【００２５】また、拡散層とコンタクトトする金属パッ
ドを、配線形成に先立って、あらかじめ形成しておくと
ことにより、高集積化されたゲートアレイ等のセミカス
タムＬＳＩの納期を短縮できるという効果を有する。
ドを、配線形成に先立って、あらかじめ形成しておくと
ことにより、高集積化されたゲートアレイ等のセミカス
タムＬＳＩの納期を短縮できるという効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの部
分平面図およびＡ−Ａ′線断面図並びにＢ−Ｂ′線断面
図。
分平面図およびＡ−Ａ′線断面図並びにＢ−Ｂ′線断面
図。
【図２】本発明の第２の実施例を示す半導体チップの部
分平面図。
分平面図。
【図３】本発明の第３の実施例を示す半導体チップの部
分平面図。
分平面図。
【図４】従来の半導体集積回路装置の第１の例を示す半
導体チップの部分平面図およびＣ−Ｃ′線断面図。
導体チップの部分平面図およびＣ−Ｃ′線断面図。
【図５】従来の半導体集積回路装置の第２の例を示す半
導体チップの部分平面図。
導体チップの部分平面図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 高融点金属シリサイド層 ６ ソース・ドレイン拡散層 ７ サイドウォールスペーサ ８，１５ 層間絶縁膜 ９，１２ コンタクトホール １０，１３ バリアメタル膜 １０ａ，１３ａ 金属膜 １１ 金属パッド １４ 配線 １５ ｎ- 型拡散層 １６ ｎ+ 型拡散層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−37280（ＪＰ，Ａ) 特開 平４−84439（ＪＰ，Ａ) 特開 昭54−91971（ＪＰ，Ａ) 特開 平４−282854（ＪＰ，Ａ) 特開 平３−222457（ＪＰ，Ａ) 特開 昭61−74351（ＪＰ，Ａ) 特開 平５−267596（ＪＰ，Ａ) 特開 平２−16772（ＪＰ，Ａ) 特開 平５−67615（ＪＰ，Ａ) 実開 平４−72652（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/118 H01L 27/108 H01L 21/8242 H01L 29/78 H01L 21/768
Claims (4)
- 【請求項１】半導体基板上に形成されたゲート電極と、
ソース・ドレイン拡散層と、第１の層間絶縁膜と、前記
第１の層間絶縁膜に形成した第１のコンタクトホールを
介して前記ソース・ドレイン拡散層に接続した短冊状の
金属パッドと、前記金属パッドを含む表面に形成した第
２の層間絶縁膜に形成した第２のコンタクトホールを介
して前記金属パッドに接続し且つ前記第２の層間絶縁膜
上に延在して形成した配線とを有し、前記ソース・ドレ
イン拡散層のゲート長方向の幅が前記第１のコンタクト
ホールの領域以外の領域では前記第１のコンタクトホー
ルの領域よりも小さくなっていることを特徴とする半導
体集積回路装置。 - 【請求項２】コンタクト領域以外の領域に形成したソ―
ス・ドレイン拡散層のゲート長方向の幅を狭くするよう
にゲート電極が折曲げて配置され、且つ前記ソース・ド
レイン拡散層に電気的に接続された金属パッドが第１の
層間絶縁膜を介して前記ゲート電極上を含む領域上に延
在して形成された請求項１記載の半導体集積回路装置。 - 【請求項３】半導体基板上に形成されたゲート電極と、
ソース・ドレイン拡散層と、第１の層間絶縁膜と、前記
第１の層間絶縁膜に形成した第１のコンタクトホールを
介して前記ソース・ドレイン拡散層に接続した短冊状の
金属パッドと、前記金属パッドを含む表面に形成した第
２の層間絶縁膜に形成した第２のコンタクトホールを介
して前記金属パッドに接続し且つ前記第２の層間絶縁膜
上に延在して形成した配線とを有し、前記ソース・ドレ
イン拡散層のコンタクト領域以外の領域のゲート長方向
の幅が前記ゲート長の２倍未満であることを特徴とする
半導体集積回路。 - 【請求項４】半導体基板上に形成されたゲート電極と、
ソース・ドレイン拡散層と、第１の層間絶縁膜と、前記
第１の層間絶縁膜に形成した第１のコンタクトホールを
介して前記ソース・ドレイン拡散層に接続した短冊状の
金属パッドと、前記金属パッ ドを含む表面に形成した第
２の層間絶縁膜に形成した第２のコンタクトホールを介
して前記金属パッドに接続し且つ前記第２の層間絶縁膜
上に延在して形成した配線とを有し、前記ソース・ドレ
イン拡散層と金属パッドとを接続するコンタクト領域の
数が前記コンタクト領域以外の前記ソース・ドレイン拡
散層の抵抗をＭＯＳトランジスタのオン（チャネル）抵
抗の１０％以下になるように設定したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36810099A JP3356147B2 (ja) | 1994-02-28 | 1999-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030676A JP3048823B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路装置 |
| JP36810099A JP3356147B2 (ja) | 1994-02-28 | 1999-12-24 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030676A Division JP3048823B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156468A JP2000156468A (ja) | 2000-06-06 |
| JP3356147B2 true JP3356147B2 (ja) | 2002-12-09 |
Family
ID=26369074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36810099A Expired - Fee Related JP3356147B2 (ja) | 1994-02-28 | 1999-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3356147B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9306558B2 (en) | 2012-11-09 | 2016-04-05 | Sharp Kabushiki Kaisha | Field-effect transistor |
-
1999
- 1999-12-24 JP JP36810099A patent/JP3356147B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000156468A (ja) | 2000-06-06 |
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