JP3355666B2

JP3355666B2 - 変調回路

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Publication number: JP3355666B2
Application number: JP28431992A
Authority: JP
Inventors: 和年清水目; 忍中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-22
Filing date: 1992-10-22
Publication date: 2002-12-09
Anticipated expiration: 2017-12-09
Also published as: JPH06139708A; DE69313581D1; EP0594413A1; KR100263691B1; DE69313581T2; EP0594413B1; KR940010046A; US5486827A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル音声信号
等を記録する記録系の変調回路に関し、例えば、コンパ
クトディスク（以下、ＣＤという）方式準拠の追記型
（以下、ＷＯという）や書換型（以下、ＭＯという）の
ＣＤ記録再生装置の変調回路において、チャネルコーデ
ィングのディジタルサムヴァリエーション（以下、ＤＳ
Ｖという）の制御に適用される。

【０００２】

【従来の技術】ディジタル音声信号等の記録において、
ディジタル信号は、誤り検出訂正符号が付加された後、
変調回路に供給され記録再生系の特性に適した符号に変
換（チャネルコーディング）される。

【０００３】図１５（Ａ）は、ＣＤ方式の信号フォーマ
ットの概要を示す図であり、変調方式としては８−１４
変換（以下、ＥＦＭという）が用いられる。

【０００４】ＥＦＭは、入力する８ビット符号（以下、
シンボルという）を１４チャネルビットの符号に変換
し、２４チャネルビットの同期信号と１４チャネルビッ
トのサブコードを付加した後、これらの符号間を３チャ
ネルビットのマージンビットで連結し、ＮＲＺＩ記録す
る変調方式である。

【０００５】図１５（Ｂ）はＣＤ方式のフレーム構成を
示す図である。

【０００６】図示のように、１シンクフレーム（６標本
値区間、ＬおよびＲチャネル各６サンプル、１サンプル
は１６ビットデータ）期間にＣＩＲＣ（クロスインター
リーブリードソロモンコード）エンコーダから変調回路
に入力する２４シンボルのデータ（音楽信号）と８シン
ボルのパリティは、それぞれ１４チャネルビットに変換
され、３チャネルビットのマージンビットで連結されて
図示のように、フレーム当り５８８チャネルビットとさ
れ、４．３２１８ＭｂｐｓのチャネルビットレートでＣ
Ｄ上にＮＲＺＩ記録される。

【０００７】変調回路に入力する各シンボルは、例え
ば、ルックアップテーブルＲＯＭを参照して、“１”と
“１”間の“０”の個数が２個以上かつ１０個以下のチ
ャネルビットパターンにそれぞれ変換される。フレーム
同期信号Ｓｆのチャネルビットパターンは“１００００
００００００１００００００００００１０”であり、マ
ージンビットパターンは“０００”、“００１”、“０
１０”および“１００”のうちの一つが選択される。１
サブコーディングフレームは９８フレームで構成され、
第０および第１フレームのサブコードとしてサブコード
シンク信号Ｓ₀（＝“００１００００００００００
１”）、Ｓ₁（＝“０００００００００１００１０”）
が付加される（図１５（Ｃ）参照）。

【０００８】図１６は、サンプル値の１例について、Ｅ
ＦＭ後のチャネルビットパターンとＤＳＶ（ディジタル
サムバリエーション）を示す図である。

【０００９】１６ビットの１サンプルは、上位８ビット
と下位８ビットに分割され、ＣＩＲＣエンコーダを介し
て変調回路に入力し、８−１４変換されてインフォメー
ションビットとされる。インフォメーションビットの
“１”と“１”の間には前述のように２個以上かつ１０
個以下の“０”が介在する。マージンビットとして“０
００”，“００１”，“０１０”および“１００”のう
ちの１種が選ばれ、インフォメーションビット同士の連
結箇所についてもこの規則が常に成立するようにされ、
１７チャネルビット（但し、フレーム同期信号Ｓｆの場
合は２７チャネルビット）を単位とするＥＦＭ信号が変
調回路から４．３２１８Ｍｂｐｓで出力される。

【００１０】このように任意のチャネルビット“１”と
次のチャネルビット“１”の間には２個以上１０個以下
のチャネルビット“０”が介在するので、ＮＲＺＩ記録
波形のハイレベルまたはローレベルの継続期間（記録波
長）は必ず３Ｔ以上１１Ｔ以下となる（図１６参照）。

【００１１】この場合、最短記録波長は３Ｔ、最長記録
波長は１１Ｔである。Ｔはチャネルクロック４．３２１
８ＭＨｚの１周期であり、以下、これをＥＭＦ３Ｔ〜１
１Ｔルールという。

【００１２】ＮＲＺＩ記録波形のＤＣバランスの指標と
してＤＳＶを考える。ＤＳＶは記録波形の時間積分とし
て与えられる。即ち、記録波形のハイレベルが単位時間
Ｔだけ継続したときのＤＳＶの変化分を＋１とし、ロー
レベルが単位時間Ｔだけ継続したときのＤＳＶの変化分
を−１とする。

【００１３】時刻ｔ₀におけるＤＳＶの初期値を零と仮
定した場合のＤＳＶの時間に関する変化を図１６の最下
段に示す。ここで、期間ｔ₁〜ｔ₂における変調信号は１
７チャネルビットパターン“０１０００００１００００
０１００１”によって一義的に定まるものではなく、時
刻ｔ₁における変調信号レベル、つまり、期間ｔ₀〜ｔ ₁
における変調信号波形の最終レベル（以下，ＣＷＬＬと
いう）に依存する。

【００１４】従って、図示の変調信号波形は時刻ｔ₀に
おいてＣＷＬＬがローレベル（ＣＷＬＬ＝“０”）の場
合であり、時刻ｔ₀においてＣＷＬＬ＝“１”（ハイレ
ベル）の場合の変調信号波形はハイレベルとローレベル
とを置き換えた逆パターンになる。

【００１５】同様に、ＤＳＶの増減もＣＷＬＬに依存
し、時刻ｔ₀においてＣＷＬＬ＝“０”の場合、インフ
ォメーションビットパターン“０１０００１００１００
０１０”によるＤＳＶの変化分（以下、１４ＮＷＤとい
う）、つまり期間ｔ₀〜ｔ₀₊₁₄におけるＤＳＶの変化分
は図示のように＋２である。図とは逆に、時刻ｔ₀にお
いてＣＷＬＬ＝“１”なら１４ＮＷＤ＝−２となる。ま
た、期間ｔ₀₊₁₄〜ｔ₁₊₁₄におけるＤＳＶの変化分を１７
ＮＷＤという。

【００１６】期間ｔ₀₊₁₄〜ｔ₁に挿入されるマージンビ
ットについて説明する。４種類のマージンビット“００
０”，“００１”，“０１０”および“１００”のう
ち、ＥＦＭ３Ｔ〜１１Ｔルールにより“００１”と“１
００”は挿入できず、“０１０”または“０００”が挿
入可能である。即ち、マージンビットの前に出力される
前回のインフォメーションビットパターンの終端の
“０”の個数をＢとし、後に出力される今回のインフォ
メーションビットパターンの先端の“０”の個数をＡと
すれば、Ｂ＝１かつＡ＝１であるためマージンビットの
先端は“０”かつ終端は“０”でなければならず、挿入
可能なマージンビットパターンは“０Ｘ０”となる。

【００１７】マージンビットとして“０１０”を挿入し
たときのＤＳＶを実線で、また“０００”を挿入したと
きのＤＳＶを点線で図１６に示す。

【００１８】図１７はマージンビット発生回路を搭載し
た変調回路の従来例を示す。入力端子１０には、図示し
ないデータ発生回路から前述のように１シンクフレーム
当たり３２シンボルのデータが入力する。８ビットの各
シンボルはＥＦＭＲＯＭ１１によりそれぞれ１４ビット
データに８−１４変換される。

【００１９】サブコーディングフレームを構成する９８
シンクフレームの第０および第１シンクフレームには、
前述のように１４ビットのサブコードシンク信号Ｓ0お
よびＳ1が付加される。このサブコードシンク信号Ｓ0、
Ｓ1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路１２によっ
て行われる。

【００２０】疑似フレームシンク付加回路１３は、図示
しないフレームシンクタイミング信号に基づき、１４ビ
ットの疑似フレームシンク信号Ｓ′ｆ（＝“１ＸＸＸＸ
ＸＸＸＸＸＸＸ１０”）を各シンクフレームの先頭に付
加する。疑似フレームシンク信号Ｓ′ｆの先端１ビット
および終端２ビットのビットパターンは正規の２４ビッ
トフレームシンク信号Ｓｆ（＝“１０００００００００
０１００００００００００１０”）のそれと同一である
ので、マージンビットを選択する場合、他の１４ビット
データと全く同一の処理が可能となる。

【００２１】サブコードシンク信号Ｓ0、Ｓ1および疑似
フレームシンク信号Ｓ′ｆを含む１４ビットデータＤｐ
は、順次レジスタ１４に供給されてラッチされると共
に、その上位１２ビットは禁止マージンビット判別回路
２０に供給される。これと同時に、レジスタ１４にそれ
までラッチされていた前の１４ビットデータＤｂはフレ
ームシンク変換回路１５と禁止マージンビット判別回路
２０に出力されると共に、この１４ビットデータＤｂの
下位２ビットはレジスタ３１に格納される。前回格納し
た下位２ビット、つまり前々回の１４ビットデータＤｂ
ｂの下位２ビットは、レジスタ３１から禁止マージンビ
ット判別回路２０に供給される。

【００２２】後述するマージンビット発生回路４０から
供給される今回のマージンビットＭｐはレジスタ３２に
格納される。前回格納した３ビットデータ、つまり前回
のマージンビットＭｂはレジスタ３２から禁止マージン
ビット判別回路２０に供給される。

【００２３】禁止マージンビット判別回路２０は、今回
の１４ビットデータＤｐの上位１２ビット、前回の１４
ビットデータＤｂ、前回のマージンビットＭｂおよび前
々回の１４ビットデータＤｂｂの下位２ビットに基づい
て、ＥＦＭ３Ｔ〜１１Ｔルールと例外的禁止ルールとに
抵触するマージンビットを判別し、禁止信号Ｓinhとし
てマージンビット発生回路４０に出力する。

【００２４】禁止信号Ｓinhは４ビットからなり、各ビ
ットは４種類のマージンビット“１００”，“０１
０”，“００１”，“０００”にそれぞれ対応する。例
えば、ＥＦＭ３Ｔ〜１１Ｔルールと例外的禁止ルールに
より第１および第３マージンビット“１００”，“００
１”が禁止される場合、４ビットの禁止信号Ｓinhは
“１０１０”とされる。

【００２５】疑似フレームシンク付加回路１３、レジス
タ１４，３１，３２並びに禁止マージンビット判別回路
２０は、判別回路３０を構成する。

【００２６】判別回路３０は、サブコードシンク付加回
路１２から供給される１４ビットデータＤｐと、マージ
ンビット発生回路４０から供給されるマージンビットＭ
ｐとを入力信号とし、前回の１４ビットデータＤｂをフ
レームシンク変換回路１５に出力すると共に、前回の１
４ビットデータＤｂと今回の１４ビットデータＤｐとの
連結に用いてはならないマージンビットを示す４ビット
の禁止信号を図１８に示すマージンビット発生回路４０
に出力する。

【００２７】図１９は、禁止マージンビット判別のアル
ゴリズムを示す図である。禁止マージンビット判別回路
２０は、入力信号Ｄｐ，Ｄｂ，ＭｂおよびＤｂｂのう
ち、図１９中にハッチングで示されるビットのテストを
行い、その結果に応じて前回の１４ビットデータＤｂと
今回の１４ビットデータＤｐとの連結に用いてはならな
いマージンビットＭinhを判別し、４ビットの禁止信号
Ｓinhをマージンビット発生回路４０に供給する。

【００２８】図１９において、ＥＦＭ３Ｔ〜１１Ｔルー
ルによる禁止マージンビットＭinhの判別アルゴリズム
は次の通りである。

【００２９】（１）今回の１４ビットデータＤｐの前端
の“０”の個数Ａと、前回の１４ビットデータＤｂの終
端の“０”の個数Ｂとの合計が８個以上（Ａ＋Ｂ≧８）
の場合：この場合にはマージンビット“０００”が禁止
される（Ｍinh＝“０００”）。

【００３０】（２）今回の１４ビットデータＤｐの最上
位ビットＣ１が“１”（Ａ＝０）または次位ビットＣ２
が“１”（Ａ＝１）、若しくは前回の１４ビットデータ
Ｄｂの終端の“０”の個数Ｂが９個（Ｂ＝９）の場合：
マージンビット“００１”が禁止される（Ｍinh＝“０
０１”）。

【００３１】（３）今回の１４ビットデータＤｐの最上
位ビットＣ１が“１”（Ａ＝０）、または前回の１４ビ
ットデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝
０）の場合：マージンビット“０１０”が禁止される
（Ｍinh＝“０１０”）。

【００３２】（４）今回の１４ビットデータＤｐの終端
の“０”の個数が９個（Ａ＝９）、若しくは前回の１４
ビットデータＤｂの最下位ビットＣ１４が“１”（Ｂ＝
０）または次位ビットＣ１３が“１”（Ｂ＝１）の場
合：マージンビット“１００”が禁止される（Ｍinh＝
“１００”）。

【００３３】図２０において、ＥＦＭ３Ｔ〜１１Ｔルー
ルには抵触しないが、フレームシンク信号の誤発生を防
止するために禁止されるマージンビット、即ち例外的禁
止ルールによる禁止マージンビットの判定は次の通りで
ある。

【００３４】ケース（１）：前回の１４ビットデータＤ
ｂの終端の“０”の個数Ｂが７個、かつ今回のタイミン
グでフレームシンク信号が発生する場合。

【００３５】ケース（２）：前回にフレームシンク信号
が発生しており、今回の１４ビットデータのＣ１〜Ｃ６
が０（Ａ＝６）の場合。

【００３６】ケース（３）：「Ｂ＝７、かつＤｐの上位
１１ビット＝“１００００００００００”」の場合。

【００３７】ケース（４）：「Ｄｂの下位１３ビット＝
“００００００００００１００”、かつＡ＝５」の場
合。

【００３８】ケース（５）：「Ｂ＝６、かつＤｐの上位
１２ビット＝“０１００００００００００”」の場合。

【００３９】ケース（６）：「Ｄｂの下位１２ビット＝
“００００００００００１０”、かつＡ＝６」の場合。

【００４０】ケース（７）：「Ｄｂの下位１１ビット＝
“００００００００００１”、かつＡ＝７」の場合。

【００４１】ケース（８）：「前回のマージンビットＭ
ｂ＝“０００”、かつＤｂ＝“０００００００１０００
０００”、かつＡ＝１」の場合。

【００４２】ケース（９）：「前々回の１４ビットデー
タＤｂｂの最下位ビットＣ１４＝“０”、かつＭｂ＝
“０００”、かつＤｂ＝“００００００１００００００
０”」の場合。

【００４３】ケース（１０）：「Ｍｂ＝“Ｘ００”、か
つＤｂ＝“００００００００１０００００”、かつＡ＝
２」の場合。

【００４４】以上、ケース（１）〜（１０）の場合、マ
ージンビット“０００”が禁止される（Ｍinh＝“００
０”）。

【００４５】ケース（１１）：「Ｄｂｂの終端＝“０
０”、かつＭｂ＝“０００”、かつＤｂ＝“０００００
１００００００００”」の場合、マージンビット“００
１”が禁止される（Ｍinh＝“００１”）。

【００４６】図１７において、フレームシンク変換回路
１５は、図示しないフレームシンクタイミングに基づい
て、順次入力する１４ビットデータのうち疑似フレーム
シンク信号Ｓ′ｆを正規の２４ビットフレームシンク信
号Ｓｆに変換した後、また他の１４ビットデータはその
ままＰ／Ｓレジスタ１６に供給される。

【００４７】２４ビットのパラレルイン／シリアルアウ
ト（Ｐ／Ｓ）レジスタ１６は、４．３２１８ＭHzのチャ
ネルビットクロックに基づいて、１４ビットデータ（フ
レームシンク信号Ｓｆの場合のみ２４ビットデータ）
と、３ビットデータ（マージンビット）とを交互にシリ
アル出力する。

【００４８】４．３２１８Ｍｂｐｓの速度で出力される
シリアル信号は、ＮＲＺＩ回路１７によるＮＲＺＩ変調
後、ＥＦＭ信号として、例えばロータリトランス、記録
アンプを介して記録ヘッド、或いはレーザーダイオード
（共に図示せず）に供給され、ＣＤ上にディジタル記録
される。

【００４９】ＥＦＭ信号が供給されるＤＳＶ積分回路６
０は、ＥＦＭ信号のＤＣ成分を１７チャネルビットを単
位として積分し、この累積ＤＳＶに基づいて３ビットの
制御信号をマージンビット発生回路４０に出力する。例
えば、累積ＤＳＶが正極性の場合には、累積ＤＳＶの減
少“−”を命令する“００１”、累積ＤＳＶが零の場合
には累積ＤＳＶの平衡“０”を命令する“０１０”、ま
た累積ＤＳＶが負極性の場合には累積ＤＳＶの増加
“＋”を命令する“１００”が、制御信号として出力さ
れる。

【００５０】再び図１８に戻ってマージンビット発生回
路４０について説明する。マージンビット発生回路４０
は、４種類のマージンビット“１００”，“０１０”，
“００１”，“０００”のうち最適なマージンビットを
出力する。最適なマージンビットとは、２つの１４ビッ
トデータＤｂとＤｐ間をこのマージンビットで連結する
ことにより、連結箇所においてもＥＦＭ３Ｔ〜１１Ｔル
ールが成立し、かつフレームシンク信号の誤発生を防止
すると共に、ＥＦＭ信号の累積ＤＳＶを極力零に近づけ
るように選択されたマージンビットである。

【００５１】このマージンビット発生回路４０は、４種
類のマージンビットを個々にテストしてその結果から最
適マージンビットを決定し出力するのではなく、２つの
１４ビットデータのビットパターンや累積ＤＳＶ等の状
況に対応して一義的に最適マージンビットを出力するよ
うに構成されており、その入力信号は次の通りである。

【００５２】第１に、禁止マージンビット判別回路２０
から４ビットの禁止信号Ｓinhが入力する。ＥＦＭ３Ｔ
〜１１Ｔルールに抵触するとき、あるいはフレームシン
ク信号を誤って発生するため二つの１４ビットデータＤ
ｂとＤｐ間に挿入できないマージンビットがあるときに
は、禁止信号のうちマージンビットに対応するビットを
“１”にして使用禁止を示す。

【００５３】例えば、４種のマージンビット“１０
０”，“０１０”，“００１”，“０００”のうち第１
および第３マージンビットが使用禁止の場合、この４ビ
ットの禁止信号は“１０１０”となる。

【００５４】第２に、ＤＳＶ積分回路６０から累積ＤＳ
Ｖに対応して３ビットの制御信号が入力する。３ビット
の制御信号は、上位ビットから順に累積ＤＳＶの望まし
い制御方向が増加“＋”、平衡“０”および減少“−”
であることを示すものである。従って、累積ＤＳＶ＞０
の場合、この制御信号を“００１”として累積ＤＳＶの
減少を命令し、累積ＤＳＶ＜０の場合、この制御信号を
“１００”として累積ＤＳＶの増加を命令し、また累積
ＤＳＶ＝０の場合、この制御信号を“０１０”として累
積ＤＳＶをなるべく増減させないように命令する。

【００５５】第３および第４の入力信号として、５ビッ
トの１４ＮＷＤ信号および１ビットのＣＷＬＬ信号が入
力する。

【００５６】図２１は、マージンビットによって結合さ
れる２つの１４ビットデータＤｂ、ＤｐのＮＲＺＩ波形
例を示す図である。

【００５７】前の１４ビットデータＤｂにマージンビッ
トを付加した場合の累積ＤＳＶの変化分、つまりマージ
ンビットのＤＣ成分（以下、マージンビットのＤＳＶと
いう）は、マージンビットの開始時におけるＮＲＺＩ波
形の信号レベル（以下、ＣＷＬＬという）がローレベル
（＝“０”）の場合を基準として表される。

【００５８】即ち、図２１（Ａ）〜（Ｄ）に示すよう
に、第１マージンビット“１００”のＤＳＶは＋３、第
２マージンビット“０１０”のＤＳＶは＋１、第３マー
ジンビット“００１”のＤＳＶは−１、また第４マージ
ンビット“０００”のＤＳＶは−３である。ＣＷＬＬ＝
“１”（ハイレベル）の場合、これらマージンビットの
ＤＳＶの値は逆符号となる。

【００５９】同様に、１４ビットデータＤｐ付加時の累
積ＤＳＶの変化分、つまり１４ビットデータＤｐのＤＣ
成分（以下、１４ＮＷＤという）は、１４ビットデータ
Ｄｐの開始時におけるＮＲＺＩ波形の信号レベルがロー
レベルの場合を基準として表される。即ち、図２１に示
す１４ビットデータＤｐ（＝“００１００１０００００
１００”）の１４ＮＷＤは−２である。

【００６０】１４ビットデータＤｂに３ビットのマージ
ンビットを用いて次の１４ビットデータＤｐを連結した
場合の累積ＤＳＶの変化分（以下、１７ＮＷＤという）
は、第１〜第３マージンビットの場合、マージンビット
のＤＳＶから１４ＮＷＤを減算したものとなり、第４マ
ージンビット“０００”の場合にはマージンビットのＤ
ＳＶに１４ＮＷＤを加算したものとなる。

【００６１】図２２はＣＷＬＬ＝“０”（ローレベル）
の場合に１４ＮＷＤから１７ＮＷＤを求めるモノグラ
フ、図６はＣＷＬＬ＝“１”の場合に１４ＮＷＤから１
７ＮＷＤを求めるモノグラフである。

【００６２】図２２中の（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）は、１４ビットデータＤｐが１４ＮＷＤ＝−２の
場合（図２１）について、挿入する４種のマージンビッ
ト“１００”、“０１０”、“００１”、“０００”に
対する１７ＮＷＤをそれぞれ示している。

【００６３】図２２（ＣＷＬＬ＝０）において、例え
ば、次の１４ビットデータＤｐの１４ＮＷＤが３以上の
場合について考える。

【００６４】まず、現在までの累積ＤＳＶが零または負
なら、次の１７ＮＷＤを零または正として、累積ＤＳＶ
を増加させ、累積ＤＳＶを零に近づけたい。１４ＮＷＤ
≧３のケースで、１７ＮＷＤ≧０を可能とするマージン
ビットは“０００”のみであり、これを第１優先とす
る。

【００６５】ＥＦＭ３Ｔ〜１１Ｔルール、または例外的
禁止ルールのため、第１優先のマージンビット“００
０”の挿入ができない場合、次善のマージンビット“１
００”を第２優先、マージンビット“０１０”を第３優
先、マージンビット“００１”を第４優先とすれば、Ｃ
ＷＬＬ＝０の場合で１４ＮＷＤ≧３のケースにおける最
適マージンビットは、一義的に決定できる。これによっ
て４種のマージンビットを個々にテストする必要はな
い。

【００６６】同じく、１４ＮＷＤ≧３の場合で、現在ま
での累積ＤＳＶが正なら、次の１７ＮＷＤを負として、
累積ＤＳＶを減少させたい。この場合、マージンビット
の優先順位を“０１０”、“００１”、“１００”、
“０００”の順に定めれば、最適マージンビットは一義
的に決定できる。

【００６７】同様に、１４ＮＷＤ＝２、１４ＮＷＤ＝
１、１４ＮＷＤ＝０および１４ＮＷＤ≦−１の各ケース
について、論理的に４種のマージンビットの優先順位を
定める。

【００６８】図２３に示すＣＷＬＬ＝“１”（ハイレベ
ル）の場合についても同様に、次の１４ビットデータＤ
ｐの１４ＮＷＤが＋３以上、＋２、＋１、０および−１
以下の５つのケースについて、それぞれマージンビット
の優先順位を定める。但し、ＣＷＬＬ＝“０”の場合を
示す図２２と、ＣＷＬＬ＝“１”の場合を示す図２３と
を比較すれば明らかなように、両フラグはｘ軸（１４Ｎ
ＷＤを示す軸）対称であるから、図２３のｙ軸（１７Ｎ
ＷＤを示す軸）の符号を逆にすれば、図２３のグラフは
図２２と同一になる。即ち、ＣＷＬＬ＝“１”の場合、
３ビットの制御信号を、“１００”（＝累積ＤＳＶの増
加命令）なら“００１”（＝減少指令）に、また“００
１”なら“１００”に変換することにより、ＣＷＬＬ＝
“０”の場合の最適マージンビット決定アルゴリズムを
ＣＷＬＬ＝“１”の場合にもそのまま適用することがで
きる。

【００６９】図１８に示すマージンビット発生回路４０
において４１は、ＣＷＬＬ＝“０”の場合のマージンビ
ット決定アルゴリズムがＣＷＬＬ＝“１”の場合にも共
用できるように、３ビットの制御信号をＣＷＬＬ信号を
ゲート信号として変換するデコーダであり、その真理値
表を図２４（Ａ）に示す。

【００７０】４２は５ビットの２の補数で表される１４
ＮＷＤを、上述した５つのケースを示す４ビット信号に
変換するデコーダであり、その真理値表を図２４（Ｂ）
に示す。

【００７１】４３は、禁止マージンビット判別回路２０
から供給される４ビットの禁止信号とデコーダ４１から
供給される３ビットの制御信号とデコーダ４２から供給
される４ビット信号とを入力とし、最適マージンビット
４４を出力するように予めプログラムされたＰＬＡ（プ
ログラマブルロジックアレイ）である。ＰＬＡ４３にプ
ログラムされた真理値表のうちＣＷＬＬ＝“０”の場合
の５２タームの真理値表を図２５，図２６に示す。

【００７２】図２５および図２６において、“１”は成
立（フラグ）を、“０”は不成立を示す。また、“Ｘ”
は成立または不成立どちらでもかまわない。例えば、図
２５における真理値表の最上段に示した４行（ターム）
の意味は次の通りである。

【００７３】ＣＷＬＬ＝０かつ制御信号＝“ＸＸ０”
（少なくとも減少命令ではない）の場合、１４ＮＷＤ≧
３のケースなら、マージンビットの優先順位は高い方か
ら順に“０００”、“１００”、“０１０”、“００
１”である。即ち、第１優先のマージンビット“００
０”が禁止されていなければ（禁止信号＝“ＸＸＸ
０”）、これを最適マージンビットとして出力する。第
１優先のマージンビット“０００”が禁止され、かつ第
２優先のマージンビット“１００”が禁止されていなけ
れば（禁止信号＝“ＸＸ０１”）、第２優先のマージン
ビット“１００”をこの場合の最適マージンビットとし
て出力する。

【００７４】第１および第２優先のマージンビットが共
に禁止され、かつ第３優先のマージンビットが禁止され
ていなければ（禁止信号＝“Ｘ０１１”）、第３優先の
マージンビット“０１０”をこの場合の最適マージンビ
ットとして出力する。第１〜第３優先のマージンビット
が全て禁止されている場合（禁止信号＝“０１１
１”）、第４優先のマージンビット“００１”を出力す
る。

【００７５】このようにして、個々のマージンビットを
実際にテストすることなく、ＰＬＡ４３によって論理的
に決定された最適マージンビット４４が出力される。

【００７６】

【発明が解決しようとする課題】従来の変調回路はＤＳ
Ｖの絶対値をモニターせずに、単にＤＳＶの極性のみで
一定ゲインによりマージンビットをコントロールしてい
た。このため、ＤＳＶの絶対値が大きいときは収束性が
悪く、ＤＳＶの絶対値が小さいときは余計なゲインが加
わりＤＳＶが不安定になるという欠点があった。

【００７７】一方ミニディスクシステムのディスクから
読み出す信号の振幅は、ＣＤと比べて約１／３０と微小
信号であり、ＤＳＶの適切なコントロールが必要不可欠
であったため、上述のような欠点は大きな障害となって
いた。

【００７８】そこでこの発明は、累積ＤＳＶが零から大
きくずれてしまった場合等においても、ＤＳＶの収束性
などを改善できるようにした変調回路を提供することを
目的とする。

【００７９】

【課題を解決するための手段】上述した課題は、各々が
ｎビットからなる複数のデータをマージンビットにより
連結したデータ符号列を生成するデータ符号列生成手段
と、データ符号列をＮＲＺＩ変調するＮＲＺＩ変調手段
とを含む変調回路であって、マージンビットを入力して
所定の規格に抵触する否かを判別し、連結に用いるべき
ではないマージンビットである場合には禁止信号を発生
する判別手段と、ＮＲＺＩ変調後に得られる信号の直流
成分を積分し、当該積分により得られる累積ディジタル
サムバリエーションに応じた制御信号を出力する積分手
段と、予めプログラムされたマージンビットの中から禁
止信号及び制御信号に応じて累積ディジタルサムバリエ
ーションを零に近づけるために最適なマージンビットを
選択するマージビット発生手段と、積分手段から出力さ
れた累積ディジタルサムバリエーションが零になった時
点からの経過時間を計測し、所定時間が過ぎたときには
マージビット発生手段により選択されたマージンビット
を強制的に他のマージンビットに置換してデータ符号列
生成手段へ供給する置換手段とを備えることを特徴とす
る第１の変調回路によって解決される。また、本発明に
係る第２の変調回路は、各々がｎビットからなる複数の
データをマージンビットにより連結したデータ符号列を
生成するデータ符号列生成手段と、データ符号列をＮＲ
ＺＩ変調するＮＲＺＩ変調手段とを含む変調回路であっ
て、マージンビットを入力して所定の規格に抵触する否
かを判別し、連結に用いるべきではないマージンビット
である場合には禁止信号を発生する判別手段と、ＮＲＺ
Ｉ変調後に得られる信号の直流成分を積分し、当該積分
により得られる累積ディジタルサムバリエーションに応
じた制御信号を出力すると共に、累積ディジタルサムバ
リエーションが所定の値に達したか否かを検出し、当該
累積ディジタルサムバリエーションが正の所定値に達し
た場合には、正の値を積分する動作が禁止され、当該累
積ディジタルサムバリエーションが負の所定値に達した
場合には、負の値を積分する動作が禁止される積分手段
と、予めプログラムされたマージンビットの中から禁止
信号及び制御信号に応じて累積ディジタルサムバリエー
ションを零に近づけるために最適なマージンビットを選
択してデータ符号列生成手段へ供給するマージビット発
生手段とを備えることを特徴とするものである。

【００８０】

【作用】本発明に係る第１の変調回路によれば、各々が
ｎビットからなる複数のデータをマージンビットにより
連結したデータ符号列をデータ符号列生成手段の一例と
なる、図１に示すようなＰ／Ｓレジスタ１６によって生
成し、このデータ符号列をＮＲＺＩ変調手段の一例とな
るＮＲＺＩ変調回路１７によってＮＲＺＩ変調する場合
に、判別手段の一例となる判別回路３０ではマージンビ
ットＭｐを入力して所定の規格（以下でＥＦＭ３Ｔ〜１
１Ｔルール、又は例外的禁止ルールともいう）に抵触す
る否かが判別され、この判別結果で連結に用いるべきで
はないマージンビットＭｐである場合には禁止信号Ｓｉ
ｎｈを発生してマージビット発生手段の一例となるマー
ジビット発生回路４０へ出力される。また、積分手段の
一例となるＤＳＶ積分回路６０ではＮＲＺＩ変調後に得
られた信号（以下でＥＦＭ信号という）の直流成分が積
分され、当該積分により得られた累積ディジタルサムバ
リエーション（以下で累積ＤＳＶという）に応じた、例
えば、３ビットの制御信号がマージビット発生回路４０
に出力される。マージビット発生回路４０では予めプロ
グラムされたマージンビットの中から禁止信号Ｓｉｎｈ
及び制御信号に応じて累積ＤＳＶを零に近づけるための
最適なマージンビットを選択するようになされる。更
に、置換手段の一例となるマージンビット置換回路８０
ではＤＳＶ積分回路６０から出力された累積ＤＳＶが零
になった時点からの経過時間を計測し、所定時間が過ぎ
たときにはマージビット発生回路４０により選択された
マージンビットを強制的に他のマージンビットに置換し
てＰ／Ｓレジスタ１６へ供給するようになされる。従っ
て、累積ＤＳＶが零から大きくずれてしまった場合等に
おいても、累積ＤＳＶを強制的に収束する方向にＤＳＶ
積分回路６０等を作用（動作）させることができる。つ
まり、図１に示すマージンビット発生回路４０に入力す
る信号は次の４種類である。（１）４種類のマージンビット“１００”，“０１
０”，“００１”，“０００”のうちＥＦＭ３Ｔ〜１１
Ｔの変調規格に抵触するマージンビット、及びデータに
マージンビットを付加することによってフレームシンク
パターンを発生させてしまうようなマージンビットに禁
止フラグ“１”を立てて表す４ビットの禁止信号が禁止
マージンビット判別回路２０から入力する。（２）ＤＳＶ積分回路６０から以下に示す３ビットの制
御信号が入力する。この制御信号は、累積ＤＳＶがプラ
スの極性であることを示す１ビットの信号（ＤＳＶ
Ｐ）、最大ゲイン及び最小ゲイン（力の強弱）を指示す
る１ビットの信号（ＡＢＳＭ）、として累積ＤＳＶがマ
イナスの極性であることを示す１ビットの信号（ＤＳＶ
Ｍ）で構成される。従って、その信号の組合せは次のも
のが考えられる。

【００８１】制御信号０００：ＤＳＶをゼロにしろ制御信号００１：ＤＳＶを最小ゲインでマイナスに方向
付けせよ制御信号０１１：ＤＳＶを最大ゲインでマイナスに方向
付けせよ制御信号１００：ＤＳＶを最小ゲインでプラスに方向付
けせよ制御信号１１０：ＤＳＶを最大ゲインでプラスに方向付
けせよ（３）マージンビットに前置される１４ビットデータＤ
ｂのＮＲＺＩ波形の最終信号レベルを示す１ビットの信
号が供給される。ＣＷＬＬがローレベルのとき、
“０”，ハイレベルのとき“１”である。

【００８２】（４）マージンビットに後置される１４ビ
ットデータＤｐのＤＳＶを２の補数で表す５ビットの信
号が供給される。

【００８３】４ビットの禁止信号の各ビットは、例えば
上位ビットから順に各マージンビット“００１”，“０
１０”，“１００”および“０００”に対応し、ＥＦＭ
３Ｔ〜１１Ｔルールによって禁止されるマージンビット
およびフレームシンクが誤って発生するマージンビット
に対応するビットには、フラグ“１”が立てられる。

【００８４】例えばマージンビットの前に置かれる１４
ビットデータＤｂの終端の“０”の個数Ｂが４、後に置
かれる１４ビットデータＤｐの先端の“０”の個数Ａが
５の場合、ＥＦＭ３Ｔ〜１１Ｔルールによりマージンビ
ット“０００”の使用は禁止され、４ビットの禁止信号
“０００１”が禁止マージンビット判別回路２０からプ
ログラマブルロジックアレイ（ＰＬＡ）４３に出力され
る。

【００８５】ＤＳＶ積分回路６０から入力する上述した
３ビットの制御信号は、ＣＷＬＬ信号をゲート信号とす
るデコーダ４１を介してＰＬＡ４３に供給される。

【００８６】デコーダ４１はＣＷＬＬの極性と累積ＤＳ
Ｖの極性により、ＰＬＡ４３が最適マージンビット４４
を出力し得るように変換した３ビット制御信号をＰＬＡ
４３に出力する。

【００８７】即ち、ＣＷＬＬ＝“１”の場合で、入力す
る制御信号は累積ＤＳＶがプラスのとき“１Ｘ０”（Ｘ
＝１のとき最大ゲインを、Ｘ＝０のとき最小ゲインを指
示）ならば、そのまま“１Ｘ０”が変換されずに出力さ
れ、累積ＤＳＶがマイナスのとき“０Ｘ１”（Ｘ＝１の
とき最大ゲインを、Ｘ＝０のとき最小ゲインを指示）な
らばそのまま“０Ｘ１”が出力される。

【００８８】１４ビットデータＤｐのＤＳＶ、即ちマー
ジンビットの後に１４ビットデータＤｐを付加した場合
の累積ＤＳＶの変化分（１４ＮＷＤ）は、５ビットの２
の補数で表され、１４ＮＷＤ信号としてデコーダ４２に
入力し、次の４つのケースにデコードされる。

【００８９】（１）１４ＮＷＤ≧４の場合、３ビット信
号“１００”がデコーダ４２からＰＬＡ４３に出力され
る。

【００９０】（２）１４ＮＷＤ＝２の場合、３ビット信
号“０１０”がデコーダ４２からＰＬＡ４３に出力され
る。

【００９１】（３）１４ＮＷＤ＝０の場合、３ビット信
号“００１”がデコーダ４２からＰＬＡ４３に出力され
る。

【００９２】（４）１４ＮＷＤ＜０の場合、３ビット信
号“０００”がデコーダ４２からＰＬＡ４３に出力され
る。

【００９３】ＰＬＡ４３は、これらトータル１０ビット
の入力信号（禁止マージンビットを示す４ビット信号、
累積ＤＳＶの制御方向とそのゲインを命令する３ビット
の制御信号および１４ＮＷＤの４つのケースを示す３ビ
ット信号）の組み合せに対応して最適なマージンビット
４４を一義的に出力する。また、本発明に係る第２の変
調回路によれば、ＤＳＶ積分回路６０において、累積Ｄ
ＳＶに応じた制御信号を出力する機能に加えて、累積Ｄ
ＳＶが所定の値に達したか否かを図７に示すオーバーフ
ローリミッター６３により検出する機能を付加したもの
である。当該ＤＳＶ積分回路６０では累積ＤＳＶが正の
所定値に達した場合には、正の値を積分する動作が禁止
され、当該累積ディジタルサムバリエーションが負の所
定値に達した場合には、負の値を積分する動作が禁止さ
れる。従って、ＤＳＶ積分回路６０において積分動作の
オーバーフローを防止できる。

【００９４】

【実施例】続いて、この発明の実施例について、図面を
参照して詳細に説明する。

【００９５】図１に示すこの発明に係る変調回路の基本
的な構成は従来例と同じであるのでその説明を省略す
る。

【００９６】この発明においては、ＤＳＶ積分回路６０
の動作が従来例と相違すると共に、新たにＤＳＶ積分値
のゼロクロス点の判別回路７０とマージンビット置換回
路８０が設けられている。

【００９７】図１において、４．３２１８Ｍｂｐｓの速
度で出力されるシリアル信号は、ＮＲＺＩ回路１７によ
るＮＲＺＩ変調後、ＥＦＭ信号として、例えばロータリ
トランス、記録アンプを介して記録ヘッド、あるいはレ
ーザーダイオード（共に図示せず）に供給され、ＣＤ上
にディジタル記録される。

【００９８】ＥＦＭ信号が供給されるＤＳＶ積分回路６
０は、ＥＦＭ信号のＤＣ成分を１７チャネルビットを単
位として積分する。本発明においては、この累積ＤＳＶ
が、（１）正極性でかつその絶対値が大きい場合（具体
的には＋４≦ＤＳＶ）には、累積ＤＳＶの最大ゲインに
よる減少“−”を命令する“０１１”なる制御信号が、
（２）累積ＤＳＶが正極性でかつその絶対値が小さい場
合（具体的には０＜ＤＳＶ＜４）には、累積ＤＳＶの最
小ゲインによる減少“−”を命令する“００１”なる制
御信号が、（３）累積ＤＳＶが零の場合には、累積ＤＳ
Ｖがなるべく変化しないような命令“０００”なる制御
信号が、（４）累積ＤＳＶが負極性でかつその絶対値が
大きい場合（具体的にはＤＳＶ≦−５）には、累積ＤＳ
Ｖの最大ゲインによる増加“＋”を命令する“１１０”
なる制御信号が、（５）累積ＤＳＶが負極性でかつその
絶対値が小さい場合（具体的には０＞ＤＳＶ＞−５）に
は、累積ＤＳＶの最小ゲインによる増加“＋”を命令す
る“１００”なる制御信号が、それぞれ出力される。

【００９９】ところで、禁止マージンビット等の理由に
より累積ＤＳＶが望みの方向付けをすることができなか
ったとする。仮に累積ＤＳＶが今プラスであったとする
と、マイナス方向へ作用するようなマージンビットを選
べないことから、累積ＤＳＶの絶対値はますます大きく
なり、結局はＤＳＶ積分器はオーバーフローしてしまう
（実際には図７に示すオーバーフローリミッター６３が
作動）。

【０１００】このような状況が生ずる前に、禁止マージ
ンビットの許す範囲内（ＥＦＭ３Ｔ〜１１Ｔのルール
内）で、ＰＬＡ４３から出力された最適マージンビット
４４を変換するための回路がマージンビット置換回路８
０である。

【０１０１】最適マージンビット４４を他のマージンビ
ットに置換することで、累積ＤＳＶがどのように変化す
るか以下に例を挙げて説明するが、説明の便宜上固定パ
ターン入力時を想定して行う。

【０１０２】図１の端子１０にデータ「９３」（＝“１
００１００１１”）なるパターンが連続して入力された
とする。このデータはＥＦＭＲＯＭ１１で“００１００
０００１００００１”の１４ビットパターンに変換され
る。今このパターンが連続してきたとすると、禁止マー
ジンビットはＥＦＭ３Ｔ〜１１Ｔルールにより、図２に
示すような、マージンビット“００１”又は“０００”
が選択される。

【０１０３】仮に累積ＤＳＶがマイナス（その絶対値の
大小に関わらず）でＣＷＬＬがＬだったとすると、この
データの１４ＮＷＤは±０であるから、ＰＬＡ４３によ
り最適マージンビット４４は“００１”を出力する。従
って、この場合には図３のようになり、１７ＮＷＤは−
１となる。

【０１０４】累積ＤＳＶはマイナスであるため、この固
定パターンが続く限り望みの方向付けはできないことに
なる（図４参照）。

【０１０５】このとき、マージンビット置換回路８０で
は累積ＤＳＶが最後にゼロクロスしてから、どれくらい
時間が経ったかを計測し、ある一定以上の時間が過ぎる
と（実際には３２シンボル分：約１３６μｓ）、ＰＬＡ
４３から出力された最適マージンビット４４の内容がＥ
ＦＭ３Ｔ〜１１Ｔルールの許す範囲内で強制的に置換す
る。

【０１０６】このときには最適マージンビット４４を単
に変換するのではなく、“１”を含むマージンビット
“１００”，“０１０”，“００１”のときは“００
０”へ変換し、“０００”のときは“１００”，“０１
０”，“００１”へ禁止マージンビットの許す範囲内で
変換する。これにより図５に示す現象が生ずる。

【０１０７】つまりマージンビット置換回路８０が働い
たときの１７ＮＷＤは−３となってしまうが、次のシン
ボルからのＣＷＬＬはＨとなり、これによって１７ＮＷ
Ｄも＋１になることで、累積ＤＳＶを強制的に収束する
方向に作用させることができる。

【０１０８】次に、図６に示すマージンビット発生回路
４０について説明する。マージンビット発生回路４０
は、上述したように４種類のマージンビット“１０
０”，“０１０”，“００１”，“０００”のうち最適
なマージンビットを出力する。

【０１０９】マージンビット発生回路４０は、累積ＤＳ
Ｖの極性のみでマージンビットをコントロールする従来
例とは異なり、累積ＤＳＶの絶対値の大きさをモニター
することで、適切なゲインを持ったマージンビットを出
力するように構成される入力信号から説明する。

【０１１０】第１に、禁止マージンビット判別回路２０
から４ビットの禁止信号が入力する。禁止信号は、ＥＦ
Ｍ３Ｔ〜１１Ｔルールに抵触するため、あるいはフレー
ムシンク信号を誤って発生するため、２つの１４ビット
データＤｂとＤｐ間に挿入できないマージンビットがあ
る場合に、そのマージンビットに対応するビットを
“１”にして使用禁止を示すような信号である。

【０１１１】例えば、４種のマージンビット“１０
０”，“０１０”，“００１”，“０００”のうち第１
および第３マージンビットが使用禁止の場合、この４ビ
ットの禁止信号は“１０１０”となる。

【０１１２】第２に、ＤＳＶ積分回路６０から累積ＤＳ
Ｖに対応して３ビットの制御信号が入力する。３ビット
の制御信号は、上位ビットは累積ＤＳＶの望ましい制御
方向が増加“＋”であることを示すビットであり、中位
ビットはそのときのゲインを最大ゲインとするか、最小
ゲインとするかを示すビットであり、下位ビットは累積
ＤＳＶの望ましい制御方向が減少“−”であることを示
すビットである。

【０１１３】従って、累積ＤＳＶがＤＳＶ≦−５の場
合、この制御信号を“１１０”として最大のゲインによ
り累積ＤＳＶの増加を命令し、−５＜ＤＳＶ＜０の場
合、この制御信号を“１００”として最小のゲインによ
り累積ＤＳＶの増加を命令し、ＤＳＶ＝０の場合、この
制御信号を“０００”として累積ＤＳＶをなるべく増減
させないように命令し、０＜ＤＳＶ＜４の場合、この制
御信号を“００１”として最小のゲインにより累積ＤＳ
Ｖの減少を命令し、４≦ＤＳＶの場合、この制御信号を
“０１１”として最大のゲインにより累積ＤＳＶの減少
を命令する。これらはいずれもＣＷＬＬ＝“０”のとき
である。１４ＮＷＤから１７ＮＷＤを求めるモノグラフ
は従来と同じである。

【０１１４】図７はＤＳＶ積分回路６０の具体例であ
る。

【０１１５】ＤＳＶ積分器６５はＥＦＭ信号が１Ｔ分が
“Ｈ”レベルの場合＋１，１Ｔ分が“Ｌ”レベルの場合
−１をチャネルクロック（４．３２１８ＭＨｚ）により
常時計測していく。積分器６５は８ビットで構成されて
おり、扱う信号が２の補数：２′S complementであるこ
とから±１２８まで表現可能である。最上位ビットは積
分値の正負を表すサインビットであり、このビットが
“０”の場合プラス、“１”の場合マイナスを表してい
る。

【０１１６】図７に示すデコーダ６２で上述の判定を行
っている。積分器６５の最上位ビットがＤＳＶＭという
信号すなわち符号ビットになっており、この信号が
“１”のとき累積ＤＳＶはマイナスであることを示す。
積分値が±０を検出しているのがデコーダ６２内の８入
力ノア回路６２ａで、この出力とＤＳＶＭノア出力によ
りＤＳＶＰを判定する。つまり累積ＤＳＶがマイナスで
もなく、０でもなければプラスであるとう考え方であ
る。

【０１１７】デコーダ６１は累積ＤＳＶの絶対値の大小
を判別する回路である。８ビットの積分器６５の上位６
ビットが全て０か１ならば（−４≦ＤＳＶ≦＋３）、Ａ
ＢＳＭを“０”としてマージンビット発生用ＰＬＡ４０
に最小ゲイン命令を下す。

【０１１８】その逆に８ビットの積分器６５の上位６ビ
ットが０と１ランダムに存在していた場合（＋４≦ＤＳ
Ｖまたは−５≧ＤＳＶ）には、ＰＬＡ４０に最大ゲイン
命令を下す。つまり積分器６５の上位６ビットがオール
“０”もしくはオール“１”というのは、図８のように
ＡＢＳＭ＝０領域内にあることである。

【０１１９】デコーダ６３は積分器６５のオーバーフロ
ーリミッターで累積ＤＳＶが＋１２７の時のプラス禁
止、−１２８の時マイナス禁止命令を出力するデコーダ
である。この禁止命令で積分器のイネーブルをコントロ
ールすることでオーバーフローを防止する。

【０１２０】再び図６のマージンビット発生回路４０を
説明する。図６において４１は、ＣＷＬＬ＝“０”の場
合のマージンビット決定アルゴリズムがＣＷＬＬ＝
“１”の場合にも共用できるように、ＣＷＬＬ信号をゲ
ート信号として３ビット制御信号を変換するデコーダで
あり、その真理値表を図９に示す。

【０１２１】４２は５ビットの２の補数で表される１４
ＮＷＤを、上述した５つのケースを示す４ビット信号に
変換するデコーダであり、その真理値表を図１０に示
す。

【０１２２】４３は、禁止マージンビット判別回路２０
から供給される４ビットの禁止信号と、デコーダ４１か
ら供給される３ビットの制御信号と、デコーダ４２から
供給される４ビット信号とをそれぞれ入力とし、最適マ
ージンビット４４を出力するように予めプログラムされ
たＰＬＡである。

【０１２３】ＰＬＡ４３にプログラムされた真理値表を
図１１に示す。ここで、図１１はＣＷＬＬ＝“０”の場
合の５５タームの真理値表である。

【０１２４】ＣＷＬＬ＝“０”の場合とＣＷＬＬ＝
“１”の場合とは、デコーダ４１を用いた変換により同
一の真理値表が共用できるので、ＰＬＡ４３に実際にプ
ログラムされるのは５５タームの真理値表のみである。

【０１２５】図１１において、“１”は成立（フラグ）
を、“０”は不成立を示す。また、“Ｘ”は成立または
不成立どちらでもかまわない。例えば、図１１に示す真
理値表の最上段に示した４行（ターム）のもつ意味は次
の通りである。

【０１２６】ＣＷＬＬ＝０かつ制御信号＝“ＸＸ０”
（少なくとも減少命令ではない）の場合、１４ＮＷＤ≧
４のケースなら、マージンビットの優先順位は高い方か
ら順に“０００”，“１００”，“０１０”，“００
１”である。即ち、第１優先のマージンビット“００
０”が禁止されていなければ（禁止信号＝“ＸＸＸ
０”）、これを最適マージンビットとして出力する。

【０１２７】第１優先のマージンビット“０００”が禁
止され、かつ第２優先のマージンビット“１００”が禁
止されていなければ（禁止信号＝“ＸＸ０１”）、第２
優先のマージンビット“１００”をこの場合の最適マー
ジンビットとして出力する。第１および第２優先のマー
ジンビットが共に禁止され、かつ第３優先のマージンビ
ットが禁止されていなければ（禁止信号＝“Ｘ０１
１”）、第３優先のマージンビット“０１０”をこの場
合の最適マージンビットとして出力する。第１〜第３優
先のマージンビットが全て禁止されている場合（禁止信
号＝“０１１１”）、第４優先のマージンビット“００
１”を出力する。

【０１２８】このようにして、個々のマージンビットを
実際にテストすることなく、ＰＬＡ４３によって論理的
に決定された最適マージンビット４４が出力される。

【０１２９】さて、図１２のように今あるデータ“Ａ”
にマージンビットを付加すると仮定する。このとき必要
な情報は前述の通り、１．禁止マージンビット２．ＣＷＬＬ３．データ“Ｚ”までのＤＳＶ、及びその絶対値の大き
さに関する信号（ＡＢＳＭ）４．データ“Ａ”の１４ＮＷＤである。仮にデータ“Ｚ”までのＤＳＶが禁止マージン
ビット等の要因により＋３０存在していたと仮定する。
このときデータ“Ａ”とこれに付加するマージンビット
との和である１７ビットが持つＤＣ成分を負のしかも大
きな値を取ることで、ＤＳＶを０に収束させようとする
のが、最も望ましい訳であるが、このとき以下の条件で
あったとする。

【０１３０】１．禁止マージンビット・・・・・・・・無し２．ＣＷＬＬ・・・・・・・・・・・・・Ｌレベル３．データ“Ｚ”までのＤＳＶ、及びその絶対値の大き
さに関する信号（ＡＢＳＭ）・・・・・・・・・・・・
・・・・・＋３０（ＡＢＳＭ＝Ｈ）４．データ“Ａ”の１４ＮＷＤ・・・＋２ＤＳＶが＋３０と大きい値であるためにＤＳＶ＝０への
収束性を高めるには、データ“Ａ”に付加したマージン
ビットとデータ“Ａ”が持つＤＣ成分の和（１７ＮＷ
Ｄ）は負のしかも大きな値を取ることが望ましい。ここ
で各マージンビットを選んだ場合のＤＳＶの値について
考察する。

【０１３１】（１）マージンビット“１００”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋３）＝＋１・・・ＤＳＶ＝＋３０→＋３１（２）マージンビット“０１０”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋１）＝＋３・・・ＤＳＶ＝＋３０→＋３３（３）マージンビット“００１”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ−１）＝−３・・・ＤＳＶ＝＋３０→＋２７（４）マージンビット“０００”を選択したとき１７ＮＷＤ＝±（１４ＮＷＤ−３）＝−１・・・ＤＳＶ＝＋３０→＋２９ＣＷＬＬ＝Ｌ→＋ＣＷＬＬ＝Ｈ→− 上記の各マージンビットを選んだ場合のＤＳＶの変移を
みると、マージンビット“００１”もしくは“０００”
を選んだときのみＤＳＶを収束する方向（ＤＳＶが０と
なる方向）に作用する。逆に言うならばＤＳＶを収束方
向へ作用させるマージンビットは“００１”，“００
０”の２つあるということになる。ＤＳＶの絶対値は大
きいために、理想的には１７ＮＷＤがマイナスでかつ大
きな値を取ることが望ましい。従って、この条件ではマ
ージンビット“００１”が選択される。

【０１３２】因みに、ＤＳＶの極性のみでマージンビッ
トを決定する従来の制御方法であると同様の条件でマー
ジンビット“０００”を選択することになるから、この
シンボルではＤＳＶを＋３０から＋２９にするだけにと
どまってしまう。

【０１３３】次に図１２に示すデータ“Ｂ”がきて、こ
のときの条件を１．禁止マージンビット・・・・・・・・無し２．ＣＷＬＬ・・・・・・・・・・・・・Ｌレベル３．データ“Ｚ”までのＤＳＶ、及びその絶対値の大き
さに関する信号（ＡＢＳＭ）・・・・・・・・・・・・
・・・・・＋２７（ＡＢＳＭ＝Ｈ）４．データ“Ａ”の１４ＮＷＤ・・・＋４とする。先程と同様に各マージンビットを選んだ場合の
ＤＳＶの変移を考えてみる。

【０１３４】（１）マージンビット“１００”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋３）＝−１・・・ＤＳＶ＝＋２７→＋２６（２）マージンビット“０１０”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋１）＝−３・・・ＤＳＶ＝＋２７→＋２４（３）マージンビット“００１”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ−１）＝−５・・・ＤＳＶ＝＋２７→＋２２（４）マージンビット“０００”を選択したとき１７ＮＷＤ＝±（１４ＮＷＤ−３）＝＋１・・・ＤＳＶ＝＋２７→＋２８１７ＮＷＤを負にすることができるマージンビットは３
つ存在する。ここでＤＳＶはプラスでかつ絶対値が大き
いことから１７ＮＷＤは負でその絶対値が大きいもの
が、ＤＳＶの収束には有利である。従ってこの条件では
マージンビット“００１”が選択される。

【０１３５】因みに、従来の方式ではこの条件でマージ
ンビット“０１０”を選択するため、ＤＳＶの大きさは
＋２９から＋２６へ変化するのみである。

【０１３６】以上のＤＳＶの変移とその後任意のデータ
によるＤＳＶの軌跡を図１３に示す。曲線９５が従来方
式を、曲線９６が本発明方式を示す。ＤＳＶが禁止マー
ジンビット等の要因により０から大きくずれてしまった
場合、その収束性の遅速の相違がわかる。

【０１３７】図１３は全てのデータのＣＷＬＬがＬで、
禁止マージンビットが存在しないと仮定した場合であ
る。

【０１３８】次にＤＳＶが０近傍に存在しているときの
安定性の違いを図１４を参照して説明する。今データ
“Ｚ”までのＤＳＶが−４であったとする。この後くる
データの１４ＮＷＤは説明の便宜上全て±０であったと
仮定する。このときの条件をまとめると、１．禁止マージンビット・・・・・・・・無し２．ＣＷＬＬ・・・・・・・・・・・・・Ｌレベル３．データ“Ｚ”までのＤＳＶ、及びその絶対値の大き
さに関する信号（ＡＢＳＭ）・・・・・・・・・・・・
・・・・・−４（ＡＢＳＭ＝Ｌ）４．データ“Ａ”の１４ＮＷＤ・・・±０このとき各マージンビットを選んだ場合のＤＳＶの変移
を考察すると（１）マージンビット“１００”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋３）＝＋３・・・ＤＳＶ＝−４→−１（２）マージンビット“０１０”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ＋１）＝＋１・・・ＤＳＶ＝−４→−３（３）マージンビット“００１”を選択したとき１７ＮＷＤ＝±（−１４ＮＷＤ−１）＝−１・・・ＤＳＶ＝−４→−５（４）マージンビット“０００”を選択したとき１７ＮＷＤ＝±（１４ＮＷＤ−３）＝−３・・・ＤＳＶ＝−４→−７従って、ＤＳＶを収束方向へ作用させているマージンビ
ットは“１００”と“０１０”であることがわかる。こ
こで注意しなければならないのはどちらのマージンビッ
トを選んだ方が良いかであるが、データ“Ｚ”までのＤ
ＳＶは−４であるからこの１シンボルでのみ判断するな
らば、当然マージンビット“１００”の方が０への収束
性は優れている。

【０１３９】しかし今ここで仮にマージンビット“１０
０”を選んだとすると、次のデータ“Ｂ”の１４ＮＷＤ
も±０と仮定しているため、禁止マージンビットが無
く、ＣＷＬＬもＬであったならば、次のデータ“Ｂ”に
付加するマージンビットも“１００”を選ぶことにな
る。つまり図１４の従来の制御方式のＤＳＶの軌跡に相
当する。この場合０への収束性は優れているもののＤＳ
Ｖのゼロクロスが激しく、その軌跡は不安定であること
がわかる。

【０１４０】一方データ“Ａ”に付加するマージンビッ
トを“１００”ではなく、“０１０”を選んだと仮定す
るとデータ“Ａ”の単一シンボルで見るとＤＳＶを−４
から−３にしか引き戻していないが同様の条件が連続し
た場合ＤＳＶの軌跡は−４→−３→−２→−１→±０と
細かく０への収束を働きかける。

【０１４１】従って、本発明により得られるＤＳＶは余
計なＤＳＶのゼロクロスがなくなると同時にＤＳＶの値
も図１４に示されるように従来型より安定していること
がわかる。

【０１４２】以上のようにＤＳＶの絶対値をモニターす
ることで、ＤＳＶを０へ引き戻す力のコントロール（ゲ
イン MAX／MIN）を行っているため、１．ＤＳＶの絶対値が大きい場合最大限の力（最大ゲイ
ン制御）により０へ引き戻すため、ＤＳＶの収束性が優
れている。

【０１４３】２．ＤＳＶの絶対値が小さい場合最小限の
力（最小ゲイン制御）により０へ引き戻すため、余計な
ゼロクロスがなくなり、更にＤＳＶの軌跡は安定する。

【０１４４】本発明の内容を要約するならば、マージン
ビットはまずインフォメーションビットパターン同士の
連結点でＥＦＭ３Ｔ〜１１Ｔのルールを満足するように
選択され、次にＤＳＶの絶対値をモニターすることで適
切なゲインによりＤＳＶが０に近づくようなマージンビ
ットを選択することになる。

【０１４５】なお、ＣＤ方式準拠の変調回路について上
述したが、この発明の技術思想は、入力するｍビット符
号をｎ（但し、ｎ＞ｍ）チャネルビットパターンに変換
し、このｎチャネルビットパターン間を複数種類のマー
ジンビットのうちの１つで結合して、最長および最短記
録波長を制限すると共に、記録波形の低域成分を抑圧す
る変調回路一般に適用できることは明かである。

【０１４６】

【発明の効果】上述のように、この発明に係る第１の変
調回路によれば、累積ディジタルサムバリエーション
（ＤＳＶ）が零になった時点からの経過時間を計測し、
所定時間が過ぎたときにはマージビット発生手段により
選択されたマージンビットを強制的に他のマージンビッ
トに置換してデータ符号列生成手段へ供給する置換手段
を備えるものである。この構成によって、累積ＤＳＶが
零から大きくずれてしまった場合等においても、累積Ｄ
ＳＶを強制的に収束する方向に積分手段等を作用させる
ことができる。これと共に、従来のように累積ＤＳＶの
極性のみでマージンビットを選ぶことなく、累積ＤＳＶ
の絶対値の大きさをモニターし適切なゲインにより、予
めプログラムされた中から最適なマージンビットを選択
できるので、累積ＤＳＶの収束性を高めることができ
る。しかも、収束制御したときの不安定性を除去でき
る。また、本発明に係る第２の変調回路によれば、第１
の変調回路の積分手段の機能に加えて、累積ＤＳＶが所
定の値に達したか否かを検出する機能を付加したもので
ある。この構成によって、当該積分手段では累積ＤＳＶ
が正の所定値に達した場合には、正の値を積分する動作
が禁止され、当該累積ＤＳＶが負の所定値に達した場合
には、負の値を積分する動作が禁止される。従って、積
分動作のオーバーフローを防止できる。この発明は扱う
信号が微小レベルであるミニディスクシステムなどに適
用して極めて好適である。

【図面の簡単な説明】

【図１】この発明に係る変調回路の一例を示すブロック
図である。

【図２】マージンビットを決定するために用いられる説
明図である。

【図３】マージンビットを決定するために用いられる説
明図である。

【図４】マージンビット置換動作の説明図である。

【図５】マージンビットを決定するために用いられる説
明図である。

【図６】変調回路に適用できるマージンビット発生回路
の一例を示すブロック図である。

【図７】ＤＳＶ積分回路の一例を示すブロック図であ
る。

【図８】図７の動作説明図である。

【図９】デコーダ４１の真理値表である。

【図１０】デコーダ４２の真理値表である。

【図１１】ＰＬＡ４３の真理値表である。

【図１２】ＤＳＶ収束動作を説明するための図である。

【図１３】ＤＳＶ軌跡の一例を示す図である。

【図１４】ＤＳＶ軌跡の一例を示す図である。

【図１５】ＣＤ方式の信号フォーマットを示す図であ
る。

【図１６】サンプル値とＥＦＭ信号の説明図である。

【図１７】従来の変調回路を示すブロック図である。

【図１８】従来のマージンビット発生回路のブロック図
である。

【図１９】マージンビット禁止動作の説明に供する図で
ある。

【図２０】例外的禁止ルールの判別例を示す図である。

【図２１】ＥＦＭ信号波形図である。

【図２２】ＣＷＬＬが“０”のときの１４ＮＷＤから１
７ＮＷＤを求めるモノグラフである。

【図２３】ＣＷＬＬが“１”のときの１４ＮＷＤから１
７ＮＷＤを求めるモノグラフである。

【図２４】従来のデコーダ４１，４２の真理値表を示す
図である。

【図２５】従来のＰＬＡ４３の真理値表を示す図であ
る。

【図２６】従来のＰＬＡ４３の真理値表を示す図であ
る。

【符号の説明】

１１ＥＦＭＲＯＭ１２サブコードシンク付加回路１３疑似フレームシンク付加回路１４レジスタ１５フレームシンク変換回路１６パラレルイン／シリアルアウト（Ｐ／Ｓ）レジス
タ１７ＮＲＺＩ変調回路１８ＥＦＭ信号２０禁止マージンビット判別回路４０マージンビット発生回路４１，４２デコーダ４３プログラマブルロジックアレイ（ＰＬＡ）４４最適マージンビット６０ディジタルサムヴァリエーション（ＤＳＶ）積分
回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/10 H03M 7/00 H04L 25/00

Claims

(57)【特許請求の範囲】

【請求項１】各々がｎビットからなる複数のデータを
マージンビットにより連結したデータ符号列を生成する
データ符号列生成手段と、前記データ符号列をＮＲＺＩ
変調するＮＲＺＩ変調手段とを含む変調回路であって、前記マージンビットを入力して所定の規格に抵触する否
かを判別し、前記連結に用いるべきではないマージンビ
ットである場合には禁止信号を発生する判別手段と、前記ＮＲＺＩ変調後に得られる信号の直流成分を積分
し、当該積分により得られる累積ディジタルサムバリエ
ーションに応じた制御信号を出力する積分手段と、予めプログラムされた前記マージンビットの中から前記
禁止信号及び前記制御信号に応じて前記累積ディジタル
サムバリエーションを零に近づけるための最適なマージ
ンビットを選択するマージビット発生手段と、前記積分手段から出力された前記累積ディジタルサムバ
リエーションが零になった時点からの経過時間を計測
し、所定時間が過ぎたときには前記マージビット発生手
段により選択された前記マージンビットを強制的に他の
マージンビットに置換して前記データ符号列生成手段へ
供給する置換手段とを備えることを特徴とする変調回
路。
【請求項２】各々がｎビットからなる複数のデータを
マージンビットにより連結したデータ符号列を生成する
データ符号列生成手段と、前記データ符号列をＮＲＺＩ
変調するＮＲＺＩ変調手段とを含む変調回路であって、前記マージンビットを入力して所定の規格に抵触する否
かを判別し、前記連結に用いるべきではないマージンビ
ットである場合には禁止信号を発生する判別手段と、前記ＮＲＺＩ変調後に得られる信号の直流成分を積分
し、当該積分により得られる累積ディジタルサムバリエ
ーションに応じた制御信号を出力すると共に、前記累積
ディジタルサムバリエーションが所定の値に達したか否
かを検出し、当該累積ディジタルサムバリエーションが
正の所定値に達した場合には、正の値を積分する動作が
禁止され、当該累積ディジタルサムバリエーションが負
の所定値に達した場合には、負の値を積分する動作が禁
止される積分手段と、予めプログラムされた前記マージンビットの中から前記
禁止信号及び前記制御信号に応じて前記累積ディジタル
サムバリエーションを零に近づけるための最適なマージ
ンビットを選択して前記データ符号列生成手段へ供給す
るマージビット発生手段とを備えることを特徴とする変
調回路。
【請求項３】前記積分手段は、得られた前記累積ディジタルサムバリエーションが正極
性の場合には、当該累積ディジタルサムバリエーション
を減少させるマージンビットを選択させるための制御信
号を前記マージビット発生手段へ出力し、前記累積ディジタルサムバリエーションが負極性の場合
には、当該累積ディジタルサムバリエーションを増加さ
せるマージンビットを選択させるための制御信号を前記
マージビット発生手段へ出力することを特徴とする請求
項１に記載の変調回路。