JP3347217B2 - Thin film transistor and method of manufacturing the same - Google Patents
Thin film transistor and method of manufacturing the sameInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は、液晶表示装置及びイ
メージセンサ、サーマルヘッド、メモリ等のLSIなど
のスイッチングに用いる薄膜トランジスタの構造及びそ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a liquid crystal display device and a thin film transistor used for switching of an LSI such as an image sensor, a thermal head, and a memory, and a method of manufacturing the same.
【0002】[0002]
【従来の技術】図10(a)は、例えば特開平4−56
234号公報に示された液晶表示装置に用いられる従来
の薄膜トランジスタの平面図で、図10(b)に図10
(a)のA−A断面図を示す。図において1はガラスか
ら成る基板、2はゲート電極、3はゲート絶縁層、4は
活性層領域である。5はチャネル保護層領域で後述の両
電極7、8のエッチングの際上記活性層領域4を保護す
るものである。6はオーミック層領域である。7はソー
ス電極、8はドレイン電極である。2. Description of the Related Art FIG.
FIG. 10B is a plan view of a conventional thin film transistor used in the liquid crystal display device disclosed in Japanese Patent Application Publication No.
(A) shows an AA cross-sectional view. In the figure, 1 is a substrate made of glass, 2 is a gate electrode, 3 is a gate insulating layer, and 4 is an active layer region. Reference numeral 5 denotes a channel protective layer region which protects the active layer region 4 when the electrodes 7 and 8 described later are etched. Reference numeral 6 denotes an ohmic layer region. 7 is a source electrode and 8 is a drain electrode.
【0003】従来の薄膜トランジスタの製造方法は、基
板1上にスパッタ法によりCrを0.3μm成膜後、フ
ォトレジストマスクを用いてパターニングしてゲート電
極2及びゲート配線を形成する。次にCVD法でSiN
膜を0.2μm成膜し、ゲート絶縁層3を形成する。次
にCVD法によりi型アモルファスシリコン層を0.1
μm成膜し活性層を形成する。その上にCVD法により
SiN膜にて成るチャネル保護層領域5を0.2μm成
膜後パターニングしチャネル保護層領域5を形成する。In a conventional method of manufacturing a thin film transistor, a 0.3 μm thick Cr film is formed on a substrate 1 by a sputtering method, and then patterned using a photoresist mask to form a gate electrode 2 and a gate wiring. Next, SiN is formed by CVD.
A gate insulating layer 3 is formed by forming a film having a thickness of 0.2 μm. Next, the i-type amorphous silicon layer is
An active layer is formed by forming a film having a thickness of μm. A channel protection layer region 5 made of a SiN film is formed thereon by a CVD method to a thickness of 0.2 μm and then patterned to form the channel protection layer region 5.
【0004】次にCVD法でn型アモルファスシリコン
層を0.05μm成膜しオーミック層6を形成する。こ
れをパターニングし、オーミック層領域6及び活性層領
域4を形成する。Then, an n-type amorphous silicon layer is formed to a thickness of 0.05 μm by a CVD method to form an ohmic layer 6. This is patterned to form an ohmic layer region 6 and an active layer region 4.
【0005】次にスパッタ法によりCr等金属層を0.
1μm成膜し、これをパターニングしてソース電極7及
びドレイン電極8を形成する。次にこのソース電極7及
びドレイン電極8をマスクとしてオーミック層領域6の
うちソース電極7とドレイン電極8間の部分をエッチン
グ除去する。Next, a metal layer such as Cr is formed to a thickness of 0.1 mm by a sputtering method.
A 1 μm-thick film is formed and patterned to form a source electrode 7 and a drain electrode 8. Next, a portion between the source electrode 7 and the drain electrode 8 in the ohmic layer region 6 is removed by etching using the source electrode 7 and the drain electrode 8 as a mask.
【0006】次に動作について説明する。図10(a)
及び図10(b)において、ソース電極7からオーミッ
ク層領域6を経て活性層領域4に注入された電流は、ゲ
ート電極2に閾値電圧より高い電圧が印加されると、電
流は活性層領域4を横切り、活性層領域4のゲート電極
2側に形成されたチャネル12(後述図14)を通っ
て、活性層領域4を再び横切りオーミック層領域6を経
てドレイン電極8に到達する。ゲート電極2の電圧が閾
値以下であるときは、活性層領域4の抵抗が高く、電流
はほとんど流れない。Next, the operation will be described. FIG. 10 (a)
10B, the current injected from the source electrode 7 through the ohmic layer region 6 into the active layer region 4 is such that when a voltage higher than the threshold voltage is applied to the gate electrode 2, the current is Crosses the active layer region 4 again and reaches the drain electrode 8 via the ohmic layer region 6 through a channel 12 (FIG. 14 described later) formed on the gate electrode 2 side of the active layer region 4. When the voltage of the gate electrode 2 is lower than the threshold, the resistance of the active layer region 4 is high, and almost no current flows.
【0007】図11は液晶表示装置の薄膜トランジスタ
基板の等価回路である。図において9は薄膜トランジス
タ、10は液晶表示素子、7はソース電極、2はゲート
電極、8はドレイン電極、11は共通電極である。FIG. 11 is an equivalent circuit of a thin film transistor substrate of a liquid crystal display device. In the figure, 9 is a thin film transistor, 10 is a liquid crystal display element, 7 is a source electrode, 2 is a gate electrode, 8 is a drain electrode, and 11 is a common electrode.
【0008】図12は液晶表示装置に用いられる薄膜ト
ランジスタの動作を示す電圧波形図である。図12
(a)は図11のゲート電極2に印加されるゲート電圧
VG、図12(b)は図11のソース電極7に印加され
るソース電圧VS、図12(c)は図11のドレイン電
極8におけるドレイン電圧VDである。図12(d)は
図11の共通電極11に印加される共通電極電圧V
COMである。FIG. 12 is a voltage waveform diagram showing the operation of a thin film transistor used in a liquid crystal display device. FIG.
11A shows the gate voltage V G applied to the gate electrode 2 in FIG. 11, FIG. 12B shows the source voltage V S applied to the source electrode 7 in FIG. 11, and FIG. 12C shows the drain voltage in FIG. the drain voltage V D at the electrode 8. FIG. 12D shows a common electrode voltage V applied to the common electrode 11 of FIG.
COM .
【0009】ここで液晶表示装置の動作について説明す
る。液晶表示素子10は素子両端の電圧、即ちドレイン
電圧VDと共通電極電圧VCOMの電位差により液晶分
子が偏向されその透過率が変わることにより表示され
る。通常はドレイン電圧VDは信号に応じて変化し、共
通電極電圧VCOMは固定のDC電圧が印加されてい
る。The operation of the liquid crystal display will now be described. The liquid crystal display device 10 is displayed by the liquid crystal molecules are deflected the transmittance varies due to the potential difference of the common electrode voltage V COM voltage of the device across, i.e. the drain voltage V D. Typically the drain voltage V D varies in response to the signal, the common electrode voltage V COM D C voltage fixed is applied.
【0010】画像信号電圧はソース電極7で与えられ
る。画像表示期間である第1フィールドにおいてソース
電圧VSが印加されゲート電圧VGがVGONとなる
と、共通電極電圧VCOMに対するドレイン電圧VDと
して液晶素子に信号電圧が印加され表示される。液晶表
示素子10は等価的に液晶容量Clcであり、上記第1
フィールドの間信号電圧は、この容量に保持されてい
る。このようにして画面全体の素子にそれぞれ信号電圧
が充電されると画像としての表示が可能となる。[0010] The image signal voltage is provided by a source electrode 7. When the gate voltage V G is applied the source voltage V S is the first field is an image display period is V G ON, the signal voltage is displayed is applied to the liquid crystal element as the drain voltage V D with respect to the common electrode voltage V COM. The liquid crystal display element 10 is equivalently a liquid crystal capacitance Clc.
During the field, the signal voltage is held in this capacitance. In this manner, when the elements on the entire screen are charged with the signal voltages, display as an image becomes possible.
【0011】第2のフィールドにおいて、ソース電極7
に逆極性の電圧が印加されて、各画素のゲート電圧VG
がVGONとなると液晶容量Clcから電荷がソース電
極7に抜き取られ表示が終了する。In the second field, the source electrode 7
Are applied to each other, and the gate voltage V G of each pixel is applied.
There charge from the liquid crystal capacitance Clc is drawn to the source electrode 7 display is ended when the V G ON.
【0012】図13に薄膜トランジスタの等価回路を、
又図14に図10で示した従来の薄膜トランジスタの構
造が液晶表示装置の動作に与える影響を説明するための
図である。図13においてCgdはゲート電極2とドレ
イン電極8との重なり部分による容量で図14(b)の
8aと2bのクロスハッチ部分による容量である。Cd
sはドレイン電極8とソース電極7の対向した部分7
a、8aによる容量である。Cgsはゲート電極2とソ
ース電極7との重なり部分で、図14(b)の7aと2
a間の容量を示す。FIG. 13 shows an equivalent circuit of a thin film transistor.
FIG. 14 is a diagram for explaining the effect of the structure of the conventional thin film transistor shown in FIG. 10 on the operation of the liquid crystal display device. In FIG. 13, Cgd is the capacitance due to the overlapping portion between the gate electrode 2 and the drain electrode 8, and is the capacitance due to the cross hatched portion 8a and 2b in FIG. 14B. Cd
s is a portion 7 where the drain electrode 8 and the source electrode 7 are opposed
a, 8a. Cgs is an overlapping portion of the gate electrode 2 and the source electrode 7, and is denoted by 7a and 2a in FIG.
Shows the capacity between a.
【0013】Clcは液晶表示素子の液晶容量、11は
共通電極である。Rscはソース電極7からオーミック
層領域6を通り活性層領域4中を横切ってチャネル12
に到達するまでの抵抗値、同様にRDCはドレイン電極
8とチャネル12間の抵抗値である。ここでチャネルは
図14(b)の12で示され、ゲート電圧VGのVGO
Nの時、活性層領域4に形成される電流路である。Clc is a liquid crystal capacitance of the liquid crystal display element, and 11 is a common electrode. Rsc extends from the source electrode 7 through the ohmic layer region 6 and across the active layer region 4 to the channel 12.
, And similarly, R DC is a resistance value between the drain electrode 8 and the channel 12. Here the channel is shown at 12 in FIG. 14 (b), the gate voltage V G V G O
When N, the current path is formed in the active layer region 4.
【0014】ゲート電極2とドレイン電極8間に重なり
容量Cgdがあると、ゲート電圧VGがドレイン電圧V
DとCgdを通じて結合し、ゲート電圧の変化△VGが
ドレイン電圧VDを△Vgdだけ変化させるように作用
する。ここで△VG=VGOFF−VGONで常に負で
ある。又△Vgdは(数1)で与えられる。[0014] If there is capacity Cgd overlap between the gate electrode 2 and the drain electrode 8, the gate voltage V G is the drain voltage V
Bonded through D and Cgd, change in the gate voltage △ V G acts to vary the drain voltage V D △ Vgd only. Here is always negative in △ V G = V G OFF- V G ON. ΔVgd is given by (Equation 1).
【0015】[0015]
【数1】 (Equation 1)
【0016】信号電圧であるソース電圧VSは通常フィ
ールドごとに極性を反転させて用いるが図16(c)に
示すように信号電圧の正負にかかわらずドレイン電圧V
Dは上記(数1)で示される△Vgdだけ下げられるこ
とになり、液晶表示素子に印加されるドレイン電圧VD
はソース電圧VSにより△Vgdだけ低い。即ち、交流
信号電圧の中心電圧が△Vgdだけ下方にシフトされた
ように作用する。The source voltage is a signal voltage V S is the drain voltage V is used inverted so the polarity usually every field whether positive or negative signal voltage as shown in FIG. 16 (c)
D is reduced by ΔVgd shown in the above (Equation 1), and the drain voltage V D applied to the liquid crystal display element is reduced.
Low only △ Vgd by the source voltage V S is. That is, it acts as if the center voltage of the AC signal voltage was shifted downward by ΔVgd.
【0017】△Vgdは(数1)で示したようにゲート
電極2とドレイン電極8間に重なり容量Cgdに依存し
ている。Cgdは電圧依存性があるので、信号ごとにド
レイン電圧が上下する。ΔVgd depends on the capacitance Cgd which overlaps between the gate electrode 2 and the drain electrode 8 as shown in (Equation 1). Since Cgd has voltage dependency, the drain voltage rises and falls for each signal.
【0018】また、図13及び図14に示したように、
ソース電極7とチャネル12間の抵抗値RSC及びドレ
イン電極8とチャネル12間の抵抗値RDCがあると、
印加されたソース電圧VSはドレイン電極8に到達する
までに電圧降下を生ずる。従って図12(a)に示すよ
うにゲート電圧VGがVGONとなってから図12
(c)に示すドレイン電圧の立ち上がり波形G(1)は
遅れを生ずる。従って立ち上がり時において十分な濃度
の表示が得られない。As shown in FIGS. 13 and 14,
If there is a resistance value R SC between the source electrode 7 and the channel 12 and a resistance value R DC between the drain electrode 8 and the channel 12,
Applied source voltage V S results in a voltage drop before reaching the drain electrode 8. Thus Figure 12 since the gate voltage V G as shown in FIG. 12 (a) becomes V G ON
The rising waveform G (1) of the drain voltage shown in FIG. Therefore, a display of a sufficient density cannot be obtained at the time of rising.
【0019】[0019]
【発明が解決しようとする課題】従来の薄膜トランジス
タは、以上のように構成されているので、ゲート、ドレ
イン電極間の重なり容量Cgdによりドレイン電圧が信
号電圧に依存して電圧△Vgdだけ下方にシフトされ
る。Since the conventional thin film transistor is constructed as described above, the drain voltage shifts downward by the voltage .DELTA.Vgd depending on the signal voltage due to the overlap capacitance Cgd between the gate and drain electrodes. Is done.
【0020】また活性層領域であるi型アモルファスシ
リコン層内のゲート電極又ソース電極とチャネル12間
の抵抗RSC及びRDCによりドレイン電圧の立ち上が
りが遅れ所定の電圧に到達するのに時間がかかり、画面
のちらつき、画像の濃淡を生ずるという問題があった。The rise of the drain voltage is delayed by the resistances R SC and R DC between the gate electrode or the source electrode and the channel 12 in the i-type amorphous silicon layer which is the active layer region, and it takes time to reach a predetermined voltage. However, there is a problem that the screen flickers and the image becomes dark and light.
【0021】この発明は上記のような問題点を解消する
ためになされたもので、ゲート電圧とドレイン電圧との
結合によるドレイン電圧の変動を小さくすると共に、ド
レイン電圧の立ち上がり特性を向上させる薄膜トランジ
スタの構造とその製造方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a thin film transistor which can reduce the fluctuation of the drain voltage due to the combination of the gate voltage and the drain voltage and improve the rising characteristics of the drain voltage. It is an object to provide a structure and a manufacturing method thereof.
【0022】[0022]
【課題を解決するための手段】第1の発明に係る薄膜ト
ランジスタは、基板上に形成されたゲート電極と、この
上に形成されたゲート絶縁層と、このゲート絶縁層上に
設けられたゲート電極幅と同じ幅のシリコン層にて成る
活性層領域と、この活性層領域の両外側壁に接続して設
けられた第1及び第2のオーミック層領域と、この第1
及び第2のオーミック層領域の両外側壁にそれぞれ接続
して設けられた高融点金属シリサイド層にて成るソー
ス、ドレイン電極部とを備え、第1のオーミック層領域
と第2のオーミック層領域との間隔をゲート電極幅と同
じ長さにて構成としたものである。Means for Solving the Problems The thin film transistor according to the first invention, a gate electrode formed on the base plate, a gate insulating layer formed on the gate provided on the gate insulating layer An active layer region formed of a silicon layer having the same width as the electrode width; first and second ohmic layer regions provided to be connected to both outer side walls of the active layer region;
And a source and drain electrode portion made of a refractory metal silicide layer provided to be connected to both outer walls of the second ohmic layer region, respectively, wherein the first ohmic layer region, the second ohmic layer region, Are set to have the same length as the gate electrode width.
【0023】第2発明による薄膜トランジスタは、基板
上に形成されたゲート電極と、この上に形成されたゲー
ト絶縁層と、この上に形成された活性層領域と、この活
性層領域上の上記ゲート電極幅の両外側にゲート電極幅
と同じ長さで互いに離れて形成された第1及び第2のオ
ーミック層領域とが形成されている。A thin film transistor according to a second aspect of the present invention is a thin film transistor, comprising: a gate electrode formed on a substrate; a gate insulating layer formed thereon; an active layer region formed thereon; On both outer sides of the electrode width, first and second ohmic layer regions which are the same length as the gate electrode width and are formed apart from each other are formed.
【0024】さらに、上記ゲート絶縁層上で上記ゲート
電極から離れて形成されたソース電極配線及びドレイン
電極接続部と、上記第1のオーミック層領域から上記ソ
ース電極配線まで延在するソース電極と、上記第2のオ
ーミック層領域からドレイン電極接続部まで延在するド
レイン電極とを備えた構成としたものである。A source electrode wiring and a drain electrode connecting portion formed on the gate insulating layer apart from the gate electrode; a source electrode extending from the first ohmic layer region to the source electrode wiring; And a drain electrode extending from the second ohmic layer region to the drain electrode connection portion.
【0025】第3の発明による製造方法は、透明な基板
上に不透明なゲート電極を形成しこの上にゲート絶縁層
を形成する。次にこのゲート絶縁層上にシリコン層で成
る活性層及びオーミック層を連続して成膜後パターニン
グして活性層領域及びオーミック層領域を形成する。In the manufacturing method according to the third invention, an opaque gate electrode is formed on a transparent substrate, and a gate insulating layer is formed thereon. Next, an active layer and an ohmic layer made of a silicon layer are successively formed on the gate insulating layer and then patterned to form an active layer region and an ohmic layer region.
【0026】さらにゲート絶縁層上でゲート電極から離
れてその両側に不透明な金属層によるソース電極配線及
びドレイン電極接続部を形成する。次に全面に透明導電
層を形成し、この上にネガレジスト層を形成し、透明な
基板の裏面から光を照射して上記ゲート電極及び上記ソ
ース電極配線及びドレイン電極接続部をマスクとしてネ
ガレジスト層を現像しネガレジストパターンを形成す
る。このネガレジストパターンをマスクとして上記透明
導電層をエッチングしてソース電極及びドレイン電極を
形成するようにしたものである。Further, on the gate insulating layer, a source electrode wiring and a drain electrode connecting portion are formed by an opaque metal layer on both sides apart from the gate electrode. Next, a transparent conductive layer is formed on the entire surface, a negative resist layer is formed thereon, and light is irradiated from the back surface of the transparent substrate to form a negative resist using the gate electrode, the source electrode wiring, and the drain electrode connection portion as a mask. The layer is developed to form a negative resist pattern. Using the negative resist pattern as a mask, the transparent conductive layer is etched to form a source electrode and a drain electrode.
【0027】第4の発明による薄膜トランジスタは、基
板上に形成されたゲート電極と、この上に形成されたゲ
ート絶縁層と、この上に形成された活性層領域と、この
活性層領域上に形成された上記ゲート電極幅と同じ幅の
チャネル保護層領域とが形成されている。A thin film transistor according to a fourth aspect of the present invention provides a gate electrode formed on a substrate, a gate insulating layer formed thereon, an active layer region formed thereon, and a gate electrode formed on the active layer region. A channel protection layer region having the same width as the gate electrode width is formed.
【0028】さらに、活性層領域上でチャネル保護領域
の端部を覆ってその両外側に形成された第1及び第2の
オーミック層領域と、上記ゲート絶縁層上で上記ゲート
電極から離れて形成されたソース電極配線及びドレイン
電極接続部と、上記第1のオーミック層領域から上記ソ
ース電極配線まで延在するソース電極と、上記第2のオ
ーミック層領域から上記ドレイン電極接続部まで延在す
るドレイン電極とを備えた構成としたものである。A first and a second ohmic layer regions formed on both sides of the active layer region so as to cover an end of the channel protection region, and formed on the gate insulating layer at a distance from the gate electrode. Source and drain electrode connections, a source electrode extending from the first ohmic layer region to the source electrode wiring, and a drain extending from the second ohmic layer region to the drain electrode connection And an electrode.
【0029】[0029]
【作用】第1の発明のように構成された薄膜トランジス
タによれば、活性層領域の膜厚部分に接続してソース、
ドレイン電極部が設けられているので、RSC、RDC
を小さくすることができる。更に、活性層領域と高融点
金属シリサイド層にて成るソース、ドレイン電極部の間
に第1及び第2のオーミック層が設けられているので、
活性層領域との接続部の抵抗を下げる方向に働く。SUMMARY OF] According to the thus constructed thin-film transistor as in the first invention, the source connected to the thickness portion of the active layer area,
Since the drain electrode portion is provided, R SC , R DC
Can be reduced. Further, since the first and second ohmic layers are provided between the active layer region and the source and drain electrode portions made of the refractory metal silicide layer,
It works in the direction of lowering the resistance at the connection with the active layer region.
【0030】第2の発明による薄膜トランジスタによれ
ばゲート電極上のゲート電極幅外側部分に透明導電層に
よるソース、ドレイン電極が形成されるようにしたの
で、ゲート電極と、ソース、ドレイン電極との重なりを
なくしCgdを小さくすることができる。In the thin film transistor according to the second aspect of the present invention, the source and drain electrodes made of the transparent conductive layer are formed on the gate electrode outside the gate electrode width, so that the gate electrode overlaps the source and drain electrodes. And Cgd can be reduced.
【0031】第3の発明の製造方法によれば、透明な基
板上に形成された不透明なゲート電極及びソース電極配
線、ドレイン電極接続部をマスクとして、オーミック層
上に形成された透明導電膜をネガレジストを背面露光し
てパターニングしソース、ドレイン電極がゲート電極幅
の外側に形成されるようにしたので、ゲート電極と、ソ
ース、ドレイン電極との重なりをなくすように作用す
る。According to the manufacturing method of the third invention, the transparent conductive film formed on the ohmic layer is formed by using the opaque gate electrode, source electrode wiring, and drain electrode connection portions formed on the transparent substrate as a mask. The source and drain electrodes are formed outside the width of the gate electrode by patterning by exposing the negative resist to the back surface, so that the gate electrode and the source and drain electrodes are prevented from overlapping.
【0032】第4の発明による薄膜トランジスタの構成
によれば、ゲート電極上のゲート電極幅外側部分に透明
導電層によるソース、ドレイン電極が形成されるように
したので、ゲート電極と、ソース、ドレイン電極間の重
なりをなくしCgdを小さくすることができる。According to the structure of the thin film transistor according to the fourth aspect of the present invention, the source and drain electrodes made of the transparent conductive layer are formed on the gate electrode outside the gate electrode width, so that the gate electrode and the source and drain electrodes are formed. Cgd can be reduced by eliminating the overlap between them.
【0033】[0033]
【実施例】実施例1. 図1に第1の発明の薄膜トランジスタの構造の一実施例
を示す。図1(a)はその平面図、図1(b)は図1
(a)のA−A断面図である。図において1、2、3、
7、8は従来装置と同じであるので説明を省く。なおこ
こでいう基板1とはガラス基板等の透明基板及びシリコ
ン等の不透明基板を含むものとする。13は活性層領域
で、ゲート絶縁層3上でゲート電極2上に、ゲート電極
2と同じ幅で形成されている。活性層領域はアモルファ
スシリコン、ポリシリコン、結晶シリコン等のシリコン
層である。[Embodiment 1] FIG. 1 shows an embodiment of the structure of the thin film transistor of the first invention. FIG. 1A is a plan view thereof, and FIG.
It is an AA sectional view of (a). In the figure, 1, 2, 3,
7 and 8 are the same as those of the conventional apparatus, and thus the description thereof is omitted. Here, the substrate 1 includes a transparent substrate such as a glass substrate and an opaque substrate such as silicon. An active layer region 13 is formed on the gate insulating layer 3 and on the gate electrode 2 with the same width as the gate electrode 2. The active layer region is a silicon layer of amorphous silicon, polysilicon, crystalline silicon, or the like.
【0034】14はチャネル保護層領域で、活性層領域
13上のゲート電極幅内側に形成され、ゲート電極2の
幅と同じ幅である。15、16はソース及びドレイン電
極部で、活性層領域13の膜厚部分の両外側壁と接続さ
れている。このソース、ドレイン電極部は例えばCr、
W、Ti、Ta等の高融点金属等の金属シリサイドで形
成されている。これは更に例えばAl、Al合金、Al
Siドープドポリシリコン等の低抵抗の両電極7、8と
接続され、ソース、ドレイン電極7、8となる。Numeral 14 denotes a channel protective layer region which is formed inside the gate electrode width on the active layer region 13 and has the same width as the gate electrode 2. Reference numerals 15 and 16 denote source and drain electrode portions, which are connected to both outer walls of the film thickness portion of the active layer region 13. The source and drain electrode portions are, for example, Cr,
It is formed of a metal silicide such as a high melting point metal such as W, Ti, and Ta. This further includes, for example, Al, Al alloys, Al
It is connected to both electrodes 7 and 8 of low resistance such as Si-doped polysilicon and becomes source and drain electrodes 7 and 8.
【0035】次にこの薄膜トランジスタの動作を説明す
る。ソース電極7とドレイン電極8の間に電圧が印加さ
れておりゲート電圧VGがVGONとなると、ゲート電
極2側の活性層領域13内にチャネルが形成されこのト
ランジスタが導通する。Next, the operation of the thin film transistor will be described. When the gate voltage V G a voltage is applied between the source electrode 7 and the drain electrode 8 becomes V G ON, a channel is formed on the gate electrode 2 side of the active layer region 13 this transistor becomes conductive.
【0036】この発明の構造を採用することで、ソース
電極部15とドレイン電極部16との間隔をゲート電極
2幅と同じ長さにし、ソース、ドレイン電極部15、1
6がゲート電極2上でゲート電極幅のちょうどその外側
に形成されているのでゲート電極2と、ソース電極部1
5、ドレイン電極部16との間の重なりがなく、従って
Cgdが小さくなるように構成されている。By employing the structure of the present invention, the distance between the source electrode portion 15 and the drain electrode portion 16 is made equal to the width of the gate electrode 2, and the source and drain electrode portions 15, 1
6 is formed on the gate electrode 2 just outside the gate electrode width, so that the gate electrode 2 and the source electrode 1
5, there is no overlap with the drain electrode portion 16, and thus Cgd is reduced.
【0037】さらに、ソース電極部15及びドレイン電
極部16が活性層領域13の厚さ方向側壁に接続して形
成されているので、ソース、ドレイン電極部とチャネル
12間の距離が最短となりRSC、RDCが小さくなる
ように構成されている。Further, since the source electrode portion 15 and the drain electrode portion 16 are formed so as to be connected to the side walls in the thickness direction of the active layer region 13, the distance between the source and drain electrode portions and the channel 12 becomes the shortest, and R SC , R DC are reduced.
【0038】ここで図2により発明の効果を示す。図2
は図12(c)で示した液晶表示装置のドレイン電圧波
形の1フレーム分を示したものである。前述のごとくゲ
ート電極2とドレイン電極部16間の重なりをなくしC
gdを小さくしたので、(数1)により図12(c)に
示す従来装置のドレイン電圧のシフト△Vgdは、図2
の△Vgd(2)となり、ほとんどシフトのない安定し
たドレイン電圧VDが得られる。さらにこの構造を採用
したことによりソース電極部15、ドレイン電極部16
とチャネル間抵抗RSC、RDCを小さくしたので図1
2(c)で示した遅いドレイン電圧VDの立ち上がり特
性G(1)は図2のG(2)のようになり速い立ち上が
り特性が得られる。FIG. 2 shows the effect of the present invention. FIG.
12 shows one frame of the drain voltage waveform of the liquid crystal display device shown in FIG. As described above, the overlap between the gate electrode 2 and the drain electrode portion 16 is eliminated and C
Since gd is reduced, the shift ΔVgd of the drain voltage of the conventional device shown in FIG.
Bruno △ Vgd (2), and the most shift without a stable drain voltage V D is obtained. Further, by adopting this structure, the source electrode portion 15 and the drain electrode portion 16 are formed.
FIG. 1 shows that the resistances R SC and R DC between the channels have been reduced.
2 rising characteristics of slow drain voltage V D shown in (c) G (1) fast rise characteristics are as G (2) of FIG. 2 is obtained.
【0039】実施例2. 次に図3及び図4により第1の発明の構造を得るために
なされた第2の発明による薄膜トランジスタの製造方法
の一実施例を説明する。図3において、ガラス基板等の
透明な基板1上にスパッタ法によりCrを0.3μm成
膜し、次にフォトレジストマスクを用いてパターニング
しゲート電極2及びゲート配線を形成する。Embodiment 2 FIG. Next, one embodiment of a method of manufacturing a thin film transistor according to the second invention, which is performed to obtain the structure of the first invention, will be described with reference to FIGS. In FIG. 3, a 0.3 μm-thick Cr film is formed on a transparent substrate 1 such as a glass substrate by a sputtering method, and then patterned using a photoresist mask to form a gate electrode 2 and a gate wiring.
【0040】次に図3(b)において、CVD法により
SiN膜或いはSi3N4膜を0.2μm成膜しゲート
絶縁層3を形成する。続いて図3(c)に示すようにC
VD法によりi型アモルファスシリコン層にて成る活性
層17を0.1μmを成膜する。更に図2(d)に示す
ようにCVD法によりSiN膜にて成るチャネル保護層
18を0.2μm成膜する。Next, in FIG. 3B, a gate insulating layer 3 is formed by depositing a 0.2 μm SiN film or a Si 3 N 4 film by the CVD method. Subsequently, as shown in FIG.
An active layer 17 made of an i-type amorphous silicon layer is formed to a thickness of 0.1 μm by the VD method. Further, as shown in FIG. 2D, a channel protection layer 18 made of a SiN film is formed to a thickness of 0.2 μm by the CVD method.
【0041】次に図3(e)に示すように全面にポジレ
ジスト層19を塗布し、ガラス基板1の裏面からゲート
電極2をマスクとして5〜10mj/cm2の光を照射
してポジレジスト層19を現像しポジレジストパターン
20を形成する。Next, as shown in FIG. 3E, a positive resist layer 19 is applied to the entire surface, and 5 to 10 mj / cm 2 light is irradiated from the back surface of the glass substrate 1 using the gate electrode 2 as a mask. The layer 19 is developed to form a positive resist pattern 20.
【0042】次に図4(a)に示すように、このレジス
トパターン20をマスクとしてチャネル保護層18であ
るSiN膜をSF6或いはCF4プラズマでエッチング
し、図4(b)に示すようなチャネル保護層領域14を
形成する。Next, as shown in FIG. 4A, using the resist pattern 20 as a mask, the SiN film serving as the channel protective layer 18 is etched by SF 6 or CF 4 plasma, and as shown in FIG. The channel protection layer region 14 is formed.
【0043】次に図4(c)に示すように、スパッタ法
により基板温度200℃〜300℃において全面にCr
等の高融点金属層21を成膜し、同時に活性層17であ
るi型アモルファスシリコン層と反応させて高融点金属
シリサイド層にて成るソース電極部、ドレイン電極部1
5、16を形成する。次にチャネル保護層領域14上等
のシリサイドが形成されない部分の高融点金属層21の
未反応部分をエッチング除去する。このようにして形成
された活性層領域13の両側の高融点金属シリサイド層
にて成るソース電極部15及びドレイン電極部16を形
成する。その後ソース、ドレイン電極7、8を形成し
(図4(e))、薄膜トランジスタとなる。Next, as shown in FIG. 4C, the entire surface of the substrate was formed by sputtering at a substrate temperature of 200.degree.
And a high melting point metal layer 21 made of a high melting point metal silicide layer.
5 and 16 are formed. Next, the unreacted portions of the refractory metal layer 21 at portions where silicide is not formed, such as on the channel protective layer region 14, are removed by etching. A source electrode portion 15 and a drain electrode portion 16 made of the refractory metal silicide layer on both sides of the active layer region 13 thus formed are formed. Thereafter, source and drain electrodes 7 and 8 are formed (FIG. 4E), and a thin film transistor is obtained.
【0044】この実施例においては、チャネル保護層領
域14としてSiN等の絶縁層を用いたがITO(イン
ジウム・ティン・オキサイド)等のシリサイドを形成し
ない透明な導電層を用いてもよい。In this embodiment, an insulating layer such as SiN is used as the channel protective layer region 14. However, a transparent conductive layer such as ITO (indium tin oxide) which does not form a silicide may be used.
【0045】この発明による薄膜トランジスタの製造方
法によれば、透明基板1上のゲート電極2をマスクに背
面露光してチャネル保護層領域14を形成したので、ゲ
ート電極幅と同じ幅のチャネル保護層領域14を形成す
ることができる。According to the method of manufacturing a thin film transistor according to the present invention, since the channel protection layer region 14 is formed by back exposure using the gate electrode 2 on the transparent substrate 1 as a mask, the channel protection layer region has the same width as the gate electrode width. 14 can be formed.
【0046】さらにこのチャネル保護層領域14をマス
クとして活性層17であるシリコン層に高融点金属シリ
サイド層によるソース電極部15及びドレイン電極部1
6を形成するようにしたので、活性層領域13のゲート
電極幅外側に高融点金属シリサイド層にて成るソース電
極部15及びドレイン電極部16を形成することができ
る。Using the channel protective layer region 14 as a mask, a source electrode portion 15 and a drain electrode portion 1 made of a refractory metal silicide layer are formed on the silicon layer as the active layer 17.
6, the source electrode portion 15 and the drain electrode portion 16 made of the refractory metal silicide layer can be formed outside the gate electrode width of the active layer region 13.
【0047】その結果ゲート電極21上で、ソース電極
部15とドレイン電極部16との間隔をゲート電極幅と
同じ長さにて形成し、ゲート電極幅の両側にソース、ド
レイン電極部15、16が形成されるのでゲート電極2
とソース、ドレイン電極部15、16間の重なりがな
く、Cgdを小さくすることができ、図2(b)で示し
た△Vgd(2)を小さくする効果がある。As a result, on the gate electrode 21, the distance between the source electrode portion 15 and the drain electrode portion 16 is formed to have the same length as the gate electrode width, and the source and drain electrode portions 15, 16 are formed on both sides of the gate electrode width. Is formed, so that the gate electrode 2
Cgd can be reduced, and there is an effect of reducing ΔVgd (2) shown in FIG. 2B.
【0048】実施例3. 図5に第3の発明による薄膜トランジスタの一実施例に
よる構造断面図を示す。この平面図は図1(a)と同じ
である。基板1上に形成されたゲート電極2と、ゲート
電極2上に形成されたゲート絶縁層3と、この上に形成
されたゲート電極幅と同じ幅の活性層領域13と、この
活性層領域13の両外側壁にそれぞれ接続して形成され
た第1および第2のオーミック層22a、22bと、こ
れら第1および第2のオーミック層22a、22bにそ
れぞれ接続してソース電極部15及びドレイン電極部1
6を備えた構造となっている。この構造は、第1および
第2のオーミック層22a、22bを追加した点を除
き、第1の発明の装置と同じである。第1および第2の
オーミック層22a、22bは上記活性層領域13と同
じ材料のi型アモルファスシリコン層にリン又はボロン
を注入して形成されたもので幅0.1〜数μm程度で十
分である。Embodiment 3 FIG. FIG. 5 is a sectional view showing the structure of an embodiment of the thin film transistor according to the third invention. This plan view is the same as FIG. A gate electrode 2 formed on a substrate 1, a gate insulating layer 3 formed on the gate electrode 2, an active layer region 13 having the same width as the gate electrode formed thereon; First and second ohmic layers 22a, 22b formed respectively on both outer side walls of the source electrode portion 15 and drain electrode portion connected to the first and second ohmic layers 22a, 22b, respectively. 1
6 is provided. This structure is the same as the device of the first invention except that first and second ohmic layers 22a and 22b are added. The first and second ohmic layers 22a and 22b are formed by implanting phosphorus or boron into an i-type amorphous silicon layer of the same material as the active layer region 13, and have a width of about 0.1 to several μm. is there.
【0049】この発明の構造を取ることで基本的には第
1の発明と同じく、Cgdを小さく及びRSC、RDC
を小さくでき図2(b)で示した効果がある。さらに活
性層領域13とソース電極部15、活性層領域13とド
レイン電極部16との間に第1及び第2のオーミック層
22a、22bをそれぞれ設けたことにより、さらにソ
ース、ドレイン間の抵抗値を下げることができる。By adopting the structure of the present invention, basically, as in the first invention, Cgd is reduced, and R SC and R DC are reduced.
Can be reduced, and the effect shown in FIG. Further, by providing the first and second ohmic layers 22a and 22b between the active layer region 13 and the source electrode portion 15 and between the active layer region 13 and the drain electrode portion 16, respectively, the resistance between the source and the drain is further increased. Can be lowered.
【0050】実施例4. 図6に 第4の発明による薄膜トランジスタの一実施例
の構造を示す。基板1上に形成されたゲート電極2と、
この上に形成されたゲート絶縁層3と、この上に形成さ
れた活性層領域4と、この活性層領域4上の上記ゲート
電極幅の両外側にゲート電極幅と同じ長さで互いに離れ
て形成された第1及び第2のオーミック層領域60a、
60bとが形成されている。Embodiment 4 FIG. FIG. 6 shows the structure of one embodiment of the thin film transistor according to the fourth invention. A gate electrode 2 formed on a substrate 1;
The gate insulating layer 3 formed thereon, the active layer region 4 formed thereon, and the outside of the gate electrode width on the active layer region 4 are separated from each other by the same length as the gate electrode width. The formed first and second ohmic layer regions 60a,
60b are formed.
【0051】さらに、上記ゲート絶縁層3上で上記ゲー
ト電極2から離れて形成されたソース電極配線70及び
ドレイン電極接続部36と、上記第1のオーミック層領
域60aから上記ソース電極配線70まで延在するソー
ス電極37と、上記第2のオーミック層領域60bから
ドレイン電極接続部36まで延在するドレイン電極38
とを備えた構成となっている。Further, the source electrode wiring 70 and the drain electrode connecting portion 36 formed on the gate insulating layer 3 so as to be separated from the gate electrode 2, and extend from the first ohmic layer region 60 a to the source electrode wiring 70. And a drain electrode 38 extending from the second ohmic layer region 60b to the drain electrode connection portion 36.
And a configuration including
【0052】この構造の特徴は、ゲート電極2の電極幅
真上の活性層領域4上にゲート電極幅と同じ幅で互いに
離れて第1及び第2のオーミック層領域60a、60b
が形成されており、この第1のオーミック層領域60a
からソース電極配線70まで延在してソース電極37及
び第2のオーミック層領域60bからドレイン電極接続
部36に延在してドレイン電極38が形成されているこ
とである。The feature of this structure is that the first and second ohmic layer regions 60a, 60b are separated from each other by the same width as the gate electrode width on the active layer region 4 just above the electrode width of the gate electrode 2.
Is formed, and the first ohmic layer region 60a is formed.
, The drain electrode 38 extending from the source electrode 37 and the second ohmic layer region 60b to the drain electrode connecting portion 36.
【0053】この発明の構成によればゲート電極2とソ
ース、ドレイン電極37、38とは重なりがなくCdg
を小さくすることができる。According to the structure of the present invention, the gate electrode 2 and the source / drain electrodes 37 and 38 do not overlap and Cdg
Can be reduced.
【0054】実施例5. 図7及び図8により第5の発明の構造を得るための第6
の発明による薄膜トランジスタの製造方法の一実施例を
説明する。図7(a)に示すように、ガラスの基板1上
にスパッタ法によりCr等の金属層を成膜しパターニン
グしてゲート電極2を形成する。次にCVD法によりS
iN膜を成膜し、ゲート絶縁膜3を形成する。次にCV
D法によりi型アモルファスシリコン層にて成る活性層
17を成膜し、続いてn型のアモルファスシリコン層に
て成るオーミック層34を成膜する。Embodiment 5 FIG. FIGS. 7 and 8 show a sixth embodiment for obtaining the structure of the fifth invention.
An embodiment of a method for manufacturing a thin film transistor according to the present invention will be described. As shown in FIG. 7A, a metal layer such as Cr is formed on a glass substrate 1 by sputtering and patterned to form a gate electrode 2. Next, S
An iN film is formed, and a gate insulating film 3 is formed. Then CV
The active layer 17 made of an i-type amorphous silicon layer is formed by the method D, and then the ohmic layer 34 made of an n-type amorphous silicon layer is formed.
【0055】次に図7(b)に示すように上記i型アモ
ルファスシリコン層にて成る活性層17及びオーミック
層34をパターニングしてオーミック層領域6及び活性
層領域4を形成する。次に図7(c)に示すようにスパ
ッタ法により例えばCrにて成る高融点金属膜21を全
面に成膜し、図7(d)に示すようにこれをパターニン
グしてゲート電極2から離れた位置にソース電極配線7
0及びドレイン電極接続部36を形成する。Next, as shown in FIG. 7B, the active layer 17 and the ohmic layer 34 made of the i-type amorphous silicon layer are patterned to form the ohmic layer region 6 and the active layer region 4. Next, as shown in FIG. 7C, a high melting point metal film 21 made of, for example, Cr is formed on the entire surface by sputtering, and is patterned and separated from the gate electrode 2 as shown in FIG. Source wiring 7
0 and the drain electrode connecting portion 36 are formed.
【0056】次に図8(a)に示すように、この上に透
明導電層41であるITO(インジウム・ティン・オキ
サイド)を成膜する。更に図8(b)示すように、その
上にネガレジトタ層42を塗布する。次に下から背面露
光し、不透明なゲート電極2、ソース電極配線70及び
ドレイン電極接続部36をマスクとしてネガレジスト層
42を現像し、図8(c)に示すようなネガレジストパ
ターン43及び44を形成する。次に図8(d)に示す
ように、このネガレジストパターン43及び44をマス
クとして透明導電層41をエッチングし、ソース電極3
7及びドレイン電極38を形成する。更に図8(d)に
図示してないが、このソース、ドレイン電極をマスクと
してソース、ドレイン電極間のオーミック層領域6をエ
ッチング除去して第1及び第2のオーミック層領域60
a、60bを形成し、薄膜トランジスタを完了する。Next, as shown in FIG. 8A, a transparent conductive layer 41 of ITO (indium tin oxide) is formed thereon. Further, as shown in FIG. 8B, a negative resist layer 42 is applied thereon. Next, back exposure is performed from below, and the negative resist layer 42 is developed using the opaque gate electrode 2, the source electrode wiring 70 and the drain electrode connecting part 36 as a mask, and the negative resist patterns 43 and 44 as shown in FIG. To form Next, as shown in FIG. 8D, the transparent conductive layer 41 is etched using the negative resist patterns 43 and 44 as a mask, and the source electrode 3 is etched.
7 and a drain electrode 38 are formed. Although not shown in FIG. 8D, the ohmic layer region 6 between the source and drain electrodes is removed by etching using the source and drain electrodes as a mask to form the first and second ohmic layer regions 60.
a, 60b are formed, and the thin film transistor is completed.
【0057】この発明の製造方法によれば、透明な基板
1上に形成された不透明なゲート電極2及びソース電極
配線70、ドレイン電極接続部36をマスクとして、オ
ーミック層領域上に形成された透明導電膜41の表面に
塗布されたネガレジスト層を背面露光してパターニング
しソース、ドレイン電極を形成したので、ソース、ドレ
イン電極はゲート電極幅の外側に形成されることになり
ゲート電極2と、ソース37、ドレイン電極38の重な
りのない構造とすることが出来る。According to the manufacturing method of the present invention, the transparent electrode formed on the ohmic layer region is formed by using the opaque gate electrode 2, the source electrode wiring 70, and the drain electrode connecting portion 36 formed on the transparent substrate 1 as a mask. Since the negative resist layer applied to the surface of the conductive film 41 was back-exposed and patterned to form source and drain electrodes, the source and drain electrodes were formed outside the gate electrode width, and the gate electrode 2 and A structure in which the source 37 and the drain electrode 38 do not overlap can be obtained.
【0058】実施例6. 図9に第6の発明による薄膜トランジスタの一実施例の
構造を示す。図9(a)は平面図、図9(b)は図9
(a)のA−A断面図である。図において5はチャネル
保護層領域である。その他の構成に関しては図6で示し
た構造と全く同じであるので説明を省略する。Embodiment 6 FIG. FIG. 9 shows the structure of an embodiment of the thin film transistor according to the sixth invention. FIG. 9A is a plan view, and FIG.
It is an AA sectional view of (a). In the figure, reference numeral 5 denotes a channel protective layer region. The rest of the configuration is exactly the same as the structure shown in FIG.
【0059】この薄膜トランジスタの構造は、透明な基
板1上に形成されたゲート電極2と、この上に形成され
たゲート絶縁層3と、この上に形成された活性層領域4
と、この活性層領域上の上記ゲート電極幅の内側に形成
された上記ゲート電極幅と同じ幅のチャネル保護層領域
5とが形成されている。The structure of the thin film transistor is such that a gate electrode 2 formed on a transparent substrate 1, a gate insulating layer 3 formed thereon, and an active layer region 4 formed thereon.
And a channel protection layer region 5 having the same width as the gate electrode formed on the active layer region inside the gate electrode width.
【0060】さらに、活性層領域4上でチャネル保護領
域の端部を覆ってその両外側に形成された第1及び第2
のオーミック層領域60a、60bと、ゲート絶縁層3
上でゲート電極2から離れて形成された不透明なソース
電極配線70及びドレイン電極接続部36と、第1のオ
ーミック層領域60aからソース電極配線70まで延在
するソース電極37と、上記第2のオーミック層領域6
0bから上記ドレイン電極接続部36まで延在するドレ
イン電極38とで構成されている。Further, the first and second portions formed on both sides of the active layer region 4 so as to cover the ends of the channel protection region.
Ohmic layer regions 60a and 60b and gate insulating layer 3
An opaque source electrode wiring 70 and a drain electrode connecting portion 36 formed above and separated from the gate electrode 2; a source electrode 37 extending from the first ohmic layer region 60a to the source electrode wiring 70; Ohmic layer area 6
0b to the drain electrode connecting portion 36.
【0061】この発明の構成によれば、ゲート電極2垂
直上方のゲート電極幅外側部分にソース、ドレイン電極
37、38が形成されているので、ゲート電極と、ソー
ス、ドレイン電極間の重なりがなくCgdを小さくする
ことができ、ゲート電圧の変動がドレイン電圧に影響し
ないようにすることができる。According to the structure of the present invention, since the source and drain electrodes 37 and 38 are formed in the outer portion of the gate electrode vertically above the gate electrode 2, there is no overlap between the gate electrode and the source and drain electrodes. Cgd can be reduced, and the fluctuation of the gate voltage can be prevented from affecting the drain voltage.
【0062】[0062]
【発明の効果】この発明は、以上説明したように構成さ
れているので以下に示すような効果を奏する。第1の発
明に係る効果は、Cgdを小さくし、RSC、RDCを
小さくすることができる。更に活性層領域13とソー
ス、ドレイン電極部15、16間に第1および第2のオ
ーミック層22a、22bをそれぞれ設けたのでソー
ス、ドレイン電極部15、16とチャネル間の接続抵抗
を下げ、立ち上がりの速いトランジスタを形成すること
ができた。The present invention has the following effects because it is configured as described above. The effect according to the first invention is that C gd can be reduced, and R SC and R DC can be reduced. Further, since the first and second ohmic layers 22a and 22b are provided between the active layer region 13 and the source and drain electrode portions 15 and 16, respectively, the connection resistance between the source and drain electrode portions 15 and 16 and the channel is reduced, and A transistor having a high speed can be formed.
【0063】第2の発明による効果は、ゲート電極2の
電極幅真上の活性層領域4上にゲート電極幅と同じ長さ
で離れて第1及び第2のオーミック層領域60a、60
bが形成されており、この第1のオーミック層領域60
a及び第2のオーミック層領域60bからそれぞれソー
ス電極37及びドレイン電極38を形成するようにした
のでゲート電極2とソース、ドレイン電極37、38と
は重なりがなくCdgを小さくすることができる。The effect of the second invention is that the first and second ohmic layer regions 60a, 60 are separated from the active layer region 4 just above the electrode width of the gate electrode 2 by the same length as the gate electrode width.
b is formed, and the first ohmic layer region 60
Since the source electrode 37 and the drain electrode 38 are formed from the a and the second ohmic layer region 60b, respectively, the gate electrode 2 does not overlap the source and drain electrodes 37 and 38, and Cdg can be reduced.
【0064】第3の発明に係る効果は透明基板1上に形
成された不透明なゲート電極2及びソース電極配線7
0、ドレイン電極接続部36をマスクとして、オーミッ
ク層領域上に形成された透明導電層41の表面に塗布さ
れたネガレジスト層を背面露光してパターニングしソー
ス、ドレイン電極37、38を形成したので、ゲート電
極2と、重なりのないソース、ドレイン電極37、38
を形成することが出来る。The effect according to the third invention is that the opaque gate electrode 2 and the source electrode wiring 7 formed on the transparent substrate 1
0, using the drain electrode connection portion 36 as a mask, the negative resist layer applied to the surface of the transparent conductive layer 41 formed on the ohmic layer region was back-exposed and patterned to form the source and drain electrodes 37 and 38. Source and drain electrodes 37 and 38 which do not overlap with the gate electrode 2
Can be formed.
【0065】第4の発明に係る効果は、ゲート電極2垂
直上方のゲート電極幅外側部分にソース、ドレイン電極
37、38が形成されるようにしたので、ゲート電極2
と、ソース、ドレイン電極37、38間の重なりがなく
Cgdを小さくすることができ、ゲート電圧の変動がド
レイン電圧に影響しないようにすることができる。The effect according to the fourth invention is that the source and drain electrodes 37 and 38 are formed in the outer portion of the gate electrode vertically above the gate electrode 2, so that the gate electrode 2
Thus, Cgd can be reduced without overlapping between the source and drain electrodes 37 and 38, and fluctuation of the gate voltage does not affect the drain voltage.
【図1】 本願の第1の発明の一実施例による薄膜トラ
ンジスタの構造を示す図である。FIG. 1 is a diagram showing a structure of a thin film transistor according to an embodiment of the first invention of the present application.
【図2】 本願第1の発明の効果を説明する図である。FIG. 2 is a diagram illustrating an effect of the first invention of the present application.
【図3】 本願の第2の発明の一実施例による薄膜トラ
ンジスタの製造工程を示す図である。(その1)FIG. 3 is a diagram showing a manufacturing process of a thin film transistor according to an embodiment of the second invention of the present application. (Part 1)
【図4】 本願の第2の発明の一実施例による薄膜トラ
ンジスタの製造工程を示す図である。(その2)FIG. 4 is a diagram showing a manufacturing process of a thin film transistor according to an embodiment of the second invention of the present application. (Part 2)
【図5】 本願の第3の発明の一実施例による薄膜トラ
ンジスタの構造を示す図である。FIG. 5 is a diagram showing a structure of a thin film transistor according to an embodiment of the third invention of the present application.
【図6】 本願の第4の発明の一実施例による薄膜トラ
ンジスタの構造を示す図である。FIG. 6 is a diagram showing a structure of a thin film transistor according to an embodiment of the fourth invention of the present application.
【図7】 本願の第5の発明の一実施例による薄膜トラ
ンジスタの製造工程を示す図である。(その1)FIG. 7 is a diagram showing a manufacturing process of a thin film transistor according to an embodiment of the fifth invention of the present application. (Part 1)
【図8】 本願の第5の発明の一実施例による薄膜トラ
ンジスタの製造工程を示す図である。(その2)FIG. 8 is a diagram showing a manufacturing process of a thin film transistor according to an embodiment of the fifth invention of the present application. (Part 2)
【図9】 本願の第6の発明の一実施例による薄膜トラ
ンジスタの構造を示す図である。FIG. 9 is a view showing a structure of a thin film transistor according to an embodiment of the sixth invention of the present application.
【図10】 従来の薄膜トランジスタの構造を示す図で
ある。FIG. 10 is a diagram showing a structure of a conventional thin film transistor.
【図11】 薄膜トランジスタが用いられる液晶表示装
置の回路構成を示す図である。FIG. 11 is a diagram illustrating a circuit configuration of a liquid crystal display device using a thin film transistor.
【図12】 液晶表示装置に用いられる薄膜トランジス
タの動作波形を示す図である。FIG. 12 is a diagram showing operation waveforms of a thin film transistor used in a liquid crystal display device.
【図13】 薄膜トランジスタの等価回路を示す図であ
る。FIG. 13 is a diagram illustrating an equivalent circuit of a thin film transistor.
【図14】 従来の薄膜トランジスタの課題を説明する
ための図である。FIG. 14 is a diagram for explaining a problem of a conventional thin film transistor.
1 基板、2 ゲート電極、3 ゲート絶縁層、4 活
性層領域、5 チャネル保護層領域、6 オーミック層
領域、7 ソース電極、13 活性層領域、14 チャ
ネル保護層領域、15 ソース電極部、16 ドレイン
電極部、17 活性層(シリコン層)、18 チャネル
保護層、19 ポジレジスト層、20 ポジレジストパ
ターン、21 高融点金属層、22a 第1のオーミッ
ク層、22b 第2のオーミック層、36 ドレイン電
極接続部、37 ソース電極、38 ドレイン電極、4
1 透明導電層、42 ネガレジスト層、43,44
ネガレジストパターン、60a 第1のオーミック層、
60b 第2のオーミック層、70 ソース電極配線。Reference Signs List 1 substrate, 2 gate electrode, 3 gate insulating layer, 4 active layer region, 5 channel protective layer region, 6 ohmic layer region, 7 source electrode, 13 active layer region, 14 channel protective layer region, 15 source electrode section, 16 drain Electrode part, 17 active layer (silicon layer), 18 channel protective layer, 19 positive resist layer, 20 positive resist pattern, 21 high melting point metal layer, 22a first ohmic layer, 22b second ohmic layer, 36 drain electrode connection Part, 37 source electrode, 38 drain electrode, 4
1 transparent conductive layer, 42 negative resist layer, 43, 44
Negative resist pattern, 60a first ohmic layer,
60b Second ohmic layer, 70 Source electrode wiring.
フロントページの続き (72)発明者 中川 直紀 熊本県菊池郡西合志町御代志997番地 株式会社アドバンスト・ディスプレイ内 (72)発明者 遠藤 厚志 熊本県菊池郡西合志町御代志997番地 株式会社アドバンスト・ディスプレイ内 (72)発明者 中山 達也 熊本県菊池郡西合志町御代志997番地 株式会社アドバンスト・ディスプレイ内 (56)参考文献 特開 昭62−32652(JP,A) 特開 昭64−27271(JP,A) 特開 平4−94133(JP,A) 特開 平5−211166(JP,A) 特開 昭61−278163(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336 G02F 1/1368 Continued on the front page (72) Inventor, Naoki Nakagawa 997, Miyoshi, Nishigoshi-cho, Kikuchi-gun, Kumamoto Prefecture, Japan Inside Advanced Display Co., Ltd. ) Inventor Tatsuya Nakayama 997 Miyoshi, Nishi-Koshi-cho, Kikuchi-gun, Kumamoto Prefecture, Japan Advanced Display Co., Ltd. 4-94133 (JP, A) JP-A-5-211166 (JP, A) JP-A-61-278163 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (4)
電極と、上記ゲート電極上に形成されたゲート絶縁層
と、上記ゲート絶縁層上に設けられ上記ゲート電極幅と
同じ幅のシリコン層にて成る活性層領域と、上記活性層
領域の両外側壁に接続して設けられた第1および第2の
オーミック層領域と、上記第1および第2のオーミック
層領域の両外側壁にそれぞれ接続して設けられた高融点
金属シリサイド層にて成るソース電極部及びドレイン電
極部とを備え、上記第1のオーミック層領域と上記第2
のオーミック層領域との間隔を上記ゲート電極幅と同じ
長さにて形成したことを特徴とする薄膜トランジスタ。1. A substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and a silicon layer provided on the gate insulating layer and having the same width as the gate electrode. an active layer region comprising at a first and second ohmic layer region arranged in connection with both outer walls of the active layer region, respectively to the first and second outer sides walls of the ohmic layer region A source electrode portion and a drain electrode portion formed of a refractory metal silicide layer provided in a connected manner, wherein the first ohmic layer region and the second
A thin film transistor, wherein the distance from the ohmic layer region is equal to the width of the gate electrode.
電極と、上記ゲート電極上に形成されたゲート絶縁層
と、上記ゲート絶縁層上に形成された活性層領域と、上
記活性層領域上の上記ゲート電極幅の両外側に上記ゲー
ト電極幅と同じ長さで互いに離れて形成された第1及び
第2のオーミック層領域と、上記ゲート絶縁層上で上記
ゲート電極から離れて形成されたソース電極配線及びド
レイン電極接続部と、上記第1のオーミック層領域から
上記ソース電極配線まで延在するソース電極と、上記第
2のオーミック層領域から上記ドレイン電極接続部まで
延在するドレイン電極とを備えたことを特徴とする薄膜
トランジスタ。2. A substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, an active layer region formed on the gate insulating layer, and the active layer region First and second ohmic layer regions formed on both outer sides of the upper gate electrode width at the same length as the gate electrode width and separated from each other; and formed on the gate insulating layer at a distance from the gate electrode. A source electrode wiring and a drain electrode connection, a source electrode extending from the first ohmic layer region to the source electrode wiring, and a drain electrode extending from the second ohmic layer region to the drain electrode connection. And a thin film transistor.
成する第1の工程と、上記ゲート電極上にゲート絶縁層
を形成する第2の工程と、上記ゲート絶縁層上にシリコ
ン層で成る活性層及びオーミック層を連続して成膜後パ
ターニングして活性層領域及びオーミック層領域を形成
する第3の工程と、上記ゲート絶縁層上で上記ゲート電
極から離れてその外側に不透明な金属層によるソース電
極配線及びドレイン電極接続部を形成する第4の工程
と、全面に透明導電層を形成する第5の工程と、上記透
明導電層上にネガレジスト層を形成する第6の工程と、
上記透明な基板の裏面から光を照射して上記ゲート電極
及び上記ソース電極配線及びドレイン電極接続部をマス
クとして上記ネガレジスト層を現像しネガレジストパタ
ーンを形成する第7の工程と、上記ネガレジストパター
ンをマスクとして上記透明導電層をエッチングしてソー
ス電極及びドレイン電極を形成する第8の工程とを備え
たことを特徴とする薄膜トランジスタの製造方法。3. A first step of forming an opaque gate electrode on a transparent substrate, a second step of forming a gate insulating layer on the gate electrode, and a silicon layer on the gate insulating layer. A third step of forming an active layer region and an ohmic layer region by successively forming and patterning an active layer and an ohmic layer, and forming an opaque metal layer on the gate insulating layer away from the gate electrode and outside the gate electrode A fourth step of forming a source electrode wiring and a drain electrode connection part according to the above, a fifth step of forming a transparent conductive layer on the entire surface, and a sixth step of forming a negative resist layer on the transparent conductive layer,
A seventh step of irradiating light from the back surface of the transparent substrate to develop the negative resist layer using the gate electrode and the source electrode wiring and the drain electrode connection as a mask to form a negative resist pattern; Forming a source electrode and a drain electrode by etching the transparent conductive layer using the pattern as a mask to form a source electrode and a drain electrode.
電極と、上記ゲート電極上に形成されたゲート絶縁層
と、上記ゲート絶縁層上に形成された活性層領域と、上
記活性層領域上に形成された上記ゲート電極幅と同じ幅
のチャネル保護層領域と、上記活性層領域上で上記チャ
ネル保護領域の端部を覆ってその両外側に形成された第
1及び第2のオーミック層領域と、上記ゲート絶縁層上
で上記ゲート電極から互いに離れて形成されたソース電
極配線及びドレイン電極接続部と、上記第1のオーミッ
ク層領域から上記ソース電極配線まで延在するソース電
極と、上記第2のオーミック層領域から上記ドレイン電
極接続部まで延在するドレイン電極とを備えたことを特
徴とする薄膜トランジスタ。4. A substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, an active layer region formed on the gate insulating layer, and the active layer region A channel protection layer region having the same width as the gate electrode formed thereon, and first and second ohmic layers formed on both sides of the active layer region so as to cover the ends of the channel protection region. A region, a source electrode wiring and a drain electrode connecting portion formed apart from the gate electrode on the gate insulating layer, a source electrode extending from the first ohmic layer region to the source electrode wiring, A drain electrode extending from the second ohmic layer region to the drain electrode connection.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8471594A JP3347217B2 (en) | 1994-04-22 | 1994-04-22 | Thin film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH07297405A JPH07297405A (en) | 1995-11-10 |
JP3347217B2 true JP3347217B2 (en) | 2002-11-20 |
Family
ID=13838377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8471594A Expired - Lifetime JP3347217B2 (en) | 1994-04-22 | 1994-04-22 | Thin film transistor and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3347217B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
JP2009141145A (en) * | 2007-12-06 | 2009-06-25 | Sharp Corp | Semiconductor device and method of manufacturing the same, and display device |
JP5615605B2 (en) * | 2010-07-05 | 2014-10-29 | 三菱電機株式会社 | FFS mode liquid crystal device |
JP2012053372A (en) * | 2010-09-03 | 2012-03-15 | Hitachi Displays Ltd | Liquid crystal display device |
KR102166898B1 (en) * | 2014-01-10 | 2020-10-19 | 삼성디스플레이 주식회사 | Thin film transistor array panel and method for manufacturing the same |
-
1994
- 1994-04-22 JP JP8471594A patent/JP3347217B2/en not_active Expired - Lifetime
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---|---|
JPH07297405A (en) | 1995-11-10 |
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