JP3346079B2 - マルチｃｐｕシステムのデータ入出力処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、エンジン制御などに
用いられる複数の電子制御装置（ＣＰＵ）間でのデータ
の入出力を処理するマルチＣＰＵシステムのデータ入出
力処理装置に関し、特にＡ／Ｄ（アナログ／ディジタ
ル）変換器や入出力バッファ等をそれら複数の電子制御
装置にて共有するのに好適な処理装置構成の具現に関す
る。

【０００２】

【従来の技術】近年のエンジン制御をとりまく法規制
（排気ガス規制等）の強化や燃費の低減化、診断処理の
複雑化等に伴い、その電子制御装置としても１つの電子
制御装置にて全ての制御や処理を統括的に行う方向か
ら、複数の電子制御装置にてそれら制御や処理を分散し
て、すなわち機能分担して行う方向に移行しつつある。

【０００３】因みに、エンジン制御をこのような複数の
電子制御装置にて機能分担して行う場合、エンジン各部
に配設されたセンサによって検出される冷却水温情報や
空気流量情報、回転数情報、等々を各電子制御装置に取
り込むとともに、それら情報に応じた燃料噴射量や点火
時期等に関する演算、並びに対応するアクチュエータの
駆動制御等をそれら電子制御装置にて各別に実行するこ
ととなる。

【０００４】ただし、上記複数の電子制御装置の各々に
それら必要とされる情報を各別に取り込んだのでは入力
ポート数が増大して、入力回路の複雑化を招く。また、
それら電子制御装置で共通に必要とされる情報について
は１つの電子制御装置に代表して取り込み、これを適宜
の通信手段によって他の電子制御装置に転送することも
考えられるが、これでは転送による遅れが生じ、こうし
たいわばマルチＣＰＵシステムとしての制御性能が低下
する。

【０００５】そこで従来は、例えば特開平５−３３７１
８号公報記載の装置にみられるように、アナログ入力信
号（センサ信号）のＡ／Ｄ変換処理に関して、 ・その対象となるアナログ信号を低速処理信号と高速処
理信号とに分類する。 ・低速処理信号に関しては、マスタ装置となる電子制御
装置内のＡ／Ｄ変換器に代表して取り込み、そのＡ／Ｄ
変換された信号を、必要に応じてスレーブ装置となる電
子制御装置に通信手段を介して送信する。 ・高速処理信号に関しては、それらマスタ装置となる電
子制御装置及びスレーブ装置となる電子制御装置のＡ／
Ｄ変換器に各別に取り込む。といった構成を採用する装
置が提案されるに至っている。

【０００６】

【発明が解決しようとする課題】このように、アナログ
信号を低速処理信号と高速処理信号とに分類し、それら
信号の処理速度に応じてＡ／Ｄ変換器を使い分けるよう
にすれば、確かに、その入力回路を比較的簡素化した上
で、該マルチＣＰＵシステムとしての制御性能を維持す
ることができるようにはなる。

【０００７】しかし、上記従来の装置にあっては、少な
くとも高速処理信号に関して、それらマスタ及びスレー
ブの電子制御装置で各別のＡ／Ｄ変換器が必要となる。
すなわち、同従来の装置も、装置部品の削減化、或いは
基板面積の低減化が望まれる昨今の技術的要求に鑑みる
と、尚問題を残すものとなっている。

【０００８】なお従来は、例えば実開平４−２７６３４
号公報等にみられるように、複数のＣＰＵで１つのＡ／
Ｄ変換器を時分割的に共有することによって、こうした
装置部品の削減、或いは基板面積の低減を図ろうとする
装置もある。

【０００９】ただし、こうした時分割処理では、予め決
められた時間若しくは態様でしか同Ａ／Ｄ変換器を使用
することができず、例えば上述したエンジン制御に用い
られる電子制御装置のように、事象が発生される毎に非
同期的にＡ／Ｄ変換要求等が発せられるシステムへの適
用は難しい。

【００１０】ところで、以上では便宜上、Ａ／Ｄ変換器
を複数の電子制御装置（ＣＰＵ）で共有する場合につい
て述べたが、それら共有の対象となる入出力装置として
は他に、入力バッファ回路や出力バッファ回路などもあ
る。

【００１１】また、エンジン制御用の電子制御装置に限
らず、複数の電子制御装置（ＣＰＵ）で非同期的に入出
力装置の共有を図ろうとするマルチＣＰＵシステムにあ
っては、上記実情も概ね共通する。

【００１２】この発明は、こうした実情に鑑みてなされ
たものであり、マルチＣＰＵシステムとしての制御性能
を損なうことなく、事象に応じた効率的な入出力装置の
共有を図ることのできるマルチＣＰＵシステムのデータ
入出力処理装置を提供することを目的とする。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【課題を解決するための手段】 こうした目的を達成する
た め、請求項１記載の発明では、マルチＣＰＵシステム
のデータ入出力処理装置として、任意の第１のＣＰＵに
バス接続されて、入力アナログ信号をディジタル信号に
変換するＡ／Ｄ変換手段と、該第１のＣＰＵとは別の第
２のＣＰＵと前記Ａ／Ｄ変換手段との間に介在して、同
第２のＣＰＵによるＡ／Ｄ変換要求並びに前記Ａ／Ｄ変
換手段による変換データを送受信する通信手段と、該通
信手段と前記第１のＣＰＵとの間に介在して、前記Ａ／
Ｄ変換手段に対する前記第１のＣＰＵによるＡ／Ｄ変換
要求と前記第２のＣＰＵによるＡ／Ｄ変換要求とが重な
らないようにこれを調停する通信調停手段とを具える構
成とする。

【００１９】また、前記通信調停手段を、前記第１のＣ
ＰＵが前記Ａ／Ｄ変換手段に対してアクセス状態にない
ことを条件に、同Ａ／Ｄ変換手段に対し前記通信手段に
受信されている前記第２のＣＰＵによるＡ／Ｄ変換要求
に応じたアクセスを代行し、その変換されたデータを前
記通信手段を通じて前記第２のＣＰＵに送信せしめるも
のとして構成する。

【００２０】また、請求項２記載の発明では、この請求
項１記載の発明の構成において、前記通信調停手段を、
前記第１のＣＰＵと同通信調停手段とで、前記Ａ／Ｄ変
換手段に接続されるバスを選択的に切り換えるバス切り
換え手段を具えるものとして構成する。

【００２１】また、請求項３記載の発明では、これら請
求項１又は２に記載の発明の構成において、前記通信手
段を、シリアルデータによるハンドシェイク通信にて前
記Ａ／Ｄ変換要求及びその変換データの送受信を実行す
るものとして構成する。

【００２２】

【作用】例えばアナログ信号を低速処理信号と高速処理
信号とに分類し、それら信号の処理速度に応じてＡ／Ｄ
変換器を使い分ける構成にあっては、入力回路が簡素化
され、またマルチＣＰＵシステムとしての制御性能も維
持されるものの、少なくとも高速処理信号に関しては各
別のＡ／Ｄ変換器が必要となり、装置部品の削減化、或
いは基板面積の低減化に寄与できないことは前述した通
りである。

【００２３】また、複数のＣＰＵで例えば１つのＡ／Ｄ
変換器を時分割的に共有する構成にあっては、装置部品
の削減化、或いは基板面積の低減化は実現できても、事
象が発生される毎に非同期的にＡ／Ｄ変換要求等が発せ
られるシステムへの適用が難しいことも前述した。

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】ところで、入力アナログ信号から高精度な
ディジタル信号を得ようとすると、前記Ａ／Ｄ変換器自
身の分解能を高めざるをえない。すなわち、同Ａ／Ｄ変
換器１個のコストが非常に高いものとなる。

【００３２】この点、請求項１又は請求項３記載の発明
によるように、 （ａ）任意の第１のＣＰＵにバス接続されて、入力アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換手段。 （ｂ）該第１のＣＰＵとは別の第２のＣＰＵと前記Ａ／
Ｄ変換手段との間に介在して、同第２のＣＰＵによるＡ
／Ｄ変換要求並びに前記Ａ／Ｄ変換手段による変換デー
タを送受信する通信手段。 （ｃ）該通信手段と前記第１のＣＰＵとの間に介在し
て、前記Ａ／Ｄ変換手段に対する前記第１のＣＰＵによ
るＡ／Ｄ変換要求と前記第２のＣＰＵによるＡ／Ｄ変換
要求とが重ならないようにこれを調停する通信調停手
段。をそれぞれ具える構成とすれば、上記通信調停手段
を通じて、一方のＣＰＵによるアクセス中は他方のＣＰ
Ｕによるアクセスが待たされるようにはなるものの、高
価なＡ／Ｄ変換手段は、それら複数のＣＰＵによって有
効に共有されるようになる。この共有に関して、 ・上記低速処理信号であれ高速処理信号であれ、第２の
ＣＰＵは第１のＣＰＵを介すことなく上記Ａ／Ｄ変換手
段に直接アクセスすることができること。 ・第２のＣＰＵによるＡ／Ｄ変換手段の利用に際して、
第１のＣＰＵの処理負担が増すこともないこと。等々
は、上述した通りである。そしてこの場合も、前述した
装置部品の削減化、及び基板面積の低減化が好適に図ら
れるようになるとともに、エンジン制御装置等、非同期
的にＡ／Ｄ変換要求が発せられるシステムへの適用も容
易となる。

【００３３】また、請求項１記載の発明によるように、
前記通信調停手段を、 ・前記第１のＣＰＵが前記Ａ／Ｄ変換手段に対してアク
セス状態にないことを条件に、同Ａ／Ｄ変換手段に対し
前記通信手段に受信されている前記第２のＣＰＵによる
Ａ／Ｄ変換要求に応じたアクセスを代行し、その変換さ
れたデータを前記通信手段を通じて前記第２のＣＰＵに
送信せしめるもの。として構成すれば、上記第２のＣＰ
Ｕによる例えば任意のチャネルを指定してのＡ／Ｄ変換
要求、並びに該要求に基づきＡ／Ｄ変換されたデータの
読み込みが、同通信調停手段を通じて確実且つ迅速に実
現されるようになる。

【００３４】また、請求項２記載の発明によるように、
この請求項１記載の発明の構成において、前記通信調停
手段を、 ・前記第１のＣＰＵと同通信調停手段とで、前記Ａ／Ｄ
変換手段に接続されるバスを選択的に切り換えるバス切
り換え手段を具えるもの。として構成すれば、これら第
１のＣＰＵと通信調停手段とでバスの共有が可能とな
る。すなわち、バスの配設スペースを節約することがで
き、ひいては基板面積を更に低減することができるよう
になる。

【００３５】また、請求項３記載の発明によるように、
前記通信手段を、 ・シリアルデータによるハンドシェイク通信にて前記Ａ
／Ｄ変換要求及びその変換データの送受信を実行するも
の。として構成すれば、この場合も、上記第２のＣＰＵ
とＡ／Ｄ変換手段との間でのより少ない配線（通信線）
に基づく高速なデータ通信が実現されるようになる。そ
して、基板面積の低減化が更に促進されるようになる。

【００３６】

【実施例】図１に、この発明にかかるマルチＣＰＵシス
テムのデータ入出力処理装置についてその一実施例を示
す。

【００３７】この実施例のデータ入出力処理装置は、前
述したマルチＣＰＵシステムとして車載用エンジンの電
子制御装置を例にとり、同電子制御装置の一部として、
例えばエンジンのノック処理や同処理にかかる演算等を
第１及び第２の電子制御装置にそれぞれ配設される各別
のＣＰＵにて機能分担して実行する装置として構成され
ている。

【００３８】はじめに、図１を参照して、この実施例の
装置の構成について説明する。同図１に示されるよう
に、この実施例の装置では、例えば高速ディジタル入力
や各種アナログ入力、低速ディジタル入力等の各入力信
号は全て、第１電子制御装置１００に対して取り込まれ
るようになっている。

【００３９】因みに、高速ディジタル入力としては「エ
ンジン回転」等があり、アナログ入力としては「ノック
信号」、「空気流量」、「冷却水温」等々があり、また
低速ディジタル入力としては、「Ａ／Ｃ（エアコンディ
ショナ）スイッチ」の状態、「ニュートラルスイッチ」
の状態等に関する情報がある。なおここでは、信号の処
理速度について、ｍｓｅｃ（ミリ秒）オーダーを低速、
μｓｅｃ（マイクロ秒）オーダーを高速として分類して
いる。

【００４０】またこの実施例の装置では、電子制御装置
としての出力、例えば「Ｏ2 センサヒータ」に対するオ
ン／オフ指令や「ウォーニングランプ」に対するオン／
オフ指令等の低速ディジタル出力も、第１電子制御装置
１００から出力されるようになっている。

【００４１】すなわち同実施例の装置においては、第１
電子制御装置１００は主に、データの入出力に関する処
理に携わり、第２電子制御装置２００は主に、それらデ
ータに基づく各種演算の実行に携わるものとして、それ
ら電子制御装置の機能分担が設定されている。

【００４２】以下に、これら第１及び第２の電子制御装
置１００及び２００の構成について詳述する。まず、デ
ータの入出力にかかわる処理を主に司る第１電子制御装
置１００は、その中央演算処理装置であるＣＰＵ１０
１、プログラムメモリとして用いられるＲＯＭ（リード
オンリーメモリ）１０２、データメモリとして用いられ
るＲＡＭ（ランダムアクセスメモリ）１０３をはじめ、
波形整形回路１０４、タイマＩ／Ｏ１０５、Ａ／Ｄ変換
器１０６、入力バッファ１０７、出力バッファ１０８、
通信調停回路１０９、及びシリアル通信回路１１０をそ
れぞれ具えるシングルチップマイクロコンピュータとし
て構成されている。

【００４３】ここで、波形整形回路１０４は、上記「エ
ンジン回転」等の高速ディジタル入力ＨＤＩを入力して
これを２値化整形する回路であり、タイマＩ／Ｏ１０５
は、該２値化整形された信号の例えば立上りエッジ周期
時間を計時する回路である。この計時される周期時間に
基づいて、その都度のエンジン回転数が求まるようにな
る。

【００４４】また、Ａ／Ｄ変換器１０６は、「ノック信
号」、「空気流量」、「冷却水温」等のアナログ入力Ａ
Ｉを取り込んでこれをディジタル信号に変換する周知の
回路である。因みに、これらアナログ入力のうち、「ノ
ック信号」及び「空気流量」は高速処理信号に属し、
「冷却水温」は低速処理信号に属するものであるが、同
実施例の装置ではこのように、その種類に拘わることな
く一括して１つのＡ／Ｄ変換器１０６に取り込むように
している。なお、便宜上図示は割愛したが、これら各ア
ナログ信号はアナログマルチプレクサ等の選択回路に一
旦取り込まれる。そして、上記ＣＰＵ１０１、或いは後
述する通信調停回路１０９によってＡ／Ｄ変換チャネル
として指定されたチャネルに対応する信号だけが該選択
回路により選択されて、Ａ／Ｄ変換器１０６によりアナ
ログ／ディジタル変換される。

【００４５】また、入力バッファ１０７は、上記「Ａ／
Ｃスイッチ」の状態や「ニュートラルスイッチ」の状態
等を示す低速ディジタル入力を一時格納する緩衝回路
（メモリ）であり、出力バッファ１０８は、上記「Ｏ2
センサヒータ」に対するオン／オフ指令や「ウォーニン
グランプ」に対するオン／オフ指令等の低速ディジタル
出力を一時格納する緩衝回路（メモリ）である。

【００４６】また、通信調停回路１０９及びシリアル通
信回路１１０は、上記ＲＡＭ１０３、Ａ／Ｄ変換器１０
６、入力バッファ１０７、及び出力バッファ１０８が、
以下に説明する第２電子制御装置２００からも直接アク
セスすることができるように、それらアクセスに関して
ＣＰＵ１０１との調停を図りつつ、第２電子制御装置２
００からのアクセス要求やその要求データをシリアル通
信する回路である。その具体的な構成、並びに処理態様
については、後に図２〜図５を併せ参照して詳述する。

【００４７】なお、同第１電子制御装置１００におい
て、上述した各要素のうち、ＣＰＵ１０１、ＲＯＭ１０
２、ＲＡＭ１０３、タイマＩ／Ｏ１０５、Ａ／Ｄ変換器
１０６、入力バッファ１０７、出力バッファ１０８、及
び通信調停回路１０９は、バスライン１１１に共通接続
されており、該バスライン１１１を介して、それら各要
素間でのデータ授受が行われるようになっている。

【００４８】他方、演算処理を主に司る第２電子制御装
置２００は、その中央演算処理装置であるＣＰＵ２０
１、プログラムメモリとして用いられるＲＯＭ２０２、
データメモリとして用いられるＲＡＭ２０３をはじめ、
タイマＩ／Ｏ２０５、ＤＭＡ（ダイナミックメモリアク
セス）回路２０９、及びシリアル通信回路２１０をそれ
ぞれ具えるシングルチップマイクロコンピュータとして
構成されている。

【００４９】ここで、タイマＩ／Ｏ２０５は、上述した
第１電子制御装置１００のタイマＩ／Ｏ１０５と同様、
同第１電子制御装置１００の波形整形回路１０４によっ
て２値化整形された信号の例えば立上りエッジ周期時間
を計時する回路である。この第２電子制御装置２００に
おいても、この計時される周期時間に基づいて、その都
度のエンジン回転数を求めるようになる。

【００５０】また、ＤＭＡ回路２０９及びシリアル通信
回路２１０は、同第２電子制御装置２００が、上記第１
電子制御装置１００のＲＡＭ１０３、Ａ／Ｄ変換器１０
６、入力バッファ１０７、及び出力バッファ１０８に直
接アクセスすることができるように、該第１電子制御装
置１００の上記通信調停回路１０９及びシリアル通信回
路１１０と協動して、そのアクセス要求や要求結果デー
タをシリアル通信する回路である。その具体的な構成、
並びに処理態様についても、後に図２〜図５を参照して
詳述する。

【００５１】なお、同第２電子制御装置２００において
も、上述した各要素のうち、ＣＰＵ２０１、ＲＯＭ２０
２、ＲＡＭ２０３、及びタイマＩ／Ｏ２０５は、バスラ
イン２１１に共通接続されており、該バスライン２１１
を介して、それら各要素間でのデータ授受が行われる。

【００５２】次に、図２〜図５を併せ参照して、同実施
例の装置による、マルチＣＰＵシステムとしてのデータ
入出力処理メカニズムを詳述する。図２は、上記通信調
停回路１０９、シリアル通信回路１１０及び２１０の具
体構成を示すとともに、上記各種入出力装置をアクセス
する上でのこれら通信調停回路１０９、シリアル通信回
路１１０及び２１０を中心としたＣＰＵ１０１とＣＰＵ
２０１とのかかわりについて示したものである。

【００５３】まず、この図２を参照して、それら各回路
の構成、並びに機能について説明する。この図２に示さ
れるように、シリアル通信回路１１０及び２１０は、そ
れぞれ１６ステージからなるシフトレジスタ１１０１及
び２１０１を具えて構成されている。

【００５４】これらシフトレジスタ１１０１及び２１０
１は、同図に示される態様でループ状に接続されてお
り、シリアル通信回路２１０側のシフトクロック発生回
路２１０２から出力されるシフトクロックＳＣＬＫに基
づいて互いのデータが交換されるようになる。

【００５５】すなわちこれらシフトレジスタ１１０１及
び２１０１では、該シフトクロックＳＣＬＫの１クロッ
ク毎に、 ・シフトレジスタ２１０１の先頭ビットがシフトレジス
タ１１０１の最終ビットに転送される。 ・シフトレジスタ１１０１の先頭ビットがシフトレジス
タ２１０１の最終ビットに転送される。といったシフト
動作が同時に実行されるものであり、ここでの例の場
合、シフトクロックＳＣＬＫが１６クロック出力される
ことで、それら各シフトレジスタ１１０１及び２１０１
にセットされている１６ビット分のデータが全て交換さ
れるようになる。

【００５６】なお、上記シフトレジスタ２１０１には、
ＣＰＵ２０１から発せられてＲＡＭ２０３に一時格納さ
れる上記各種入出力装置（ＲＡＭ１０３、Ａ／Ｄ変換器
１０６、入力バッファ１０７、出力バッファ１０８）へ
のアクセス要求がＤＭＡ回路２０９を通じて直接セット
される。同実施例の装置では、第１電子制御装置１００
側からみて、以下、このシフトレジスタ２１０１にセッ
トされてシフトレジスタ１１０１に転送される１６ビッ
ト長のデータ（アクセス要求）をシリアル受信メッセー
ジＳＲＸＤという。このシリアル受信メッセージＳＲＸ
Ｄのデータフォーマット例を図３に示す。

【００５７】すなわちこのシリアル受信メッセージＳＲ
ＸＤは、同図３に示されるように、その上位３ビット
（ｂ１５、ｂ１４、ｂ１３）が要求コマンドを構成し、
次の５ビット（ｂ１２、ｂ１１、ｂ１０、ｂ０９、ｂ０
８）がアドレス若しくはＡ／Ｄ変換チャネル情報を構成
する。残りの下位８ビット（ｂ０７〜ｂ００）は、上記
ＲＡＭ１０３や出力バッファ１０８への書き込み要求時
に、その書き込みデータがセットされる領域として用い
られ、データの読み出し要求やＡ／Ｄ変換要求等にあっ
て、該当するデータがない場合には、適宜のヌルデータ
やダミーデータがセットされる。

【００５８】また、上記シフトレジスタ１１０１には、
以下に説明する通信調停回路１０９を通じて、最初は適
宜のダミーデータがセットされ、上記シリアル受信メッ
セージＳＲＸＤが受信されて以降は、そのメッセージに
あるアクセス要求に応じて、各々該当する返信データが
セットされる。同実施例の装置では、これも第１電子制
御装置１００側からみて、以下、このシフトレジスタ１
１０１にセットされてシフトレジスタ２１０１に転送さ
れる１６ビット長のデータをシリアル送信データＳＴＸ
Ｄという。このシリアル送信データＳＴＸＤのデータフ
ォーマット例を図４に示す。

【００５９】すなわちこのシリアル送信データＳＴＸＤ
は、同図４に示されるように、その上位８ビット（ｂ１
５〜ｂ０８）若しくは１０ビット（ｂ１５〜ｂ０６）が
上記アクセス要求に応じた返信データ（アクセス結果デ
ータ）を構成し、次の第１１ビット（ｂ０５）が、当該
データが正常なデータであるか否かを示す判別ビットを
構成する。同実施例の装置では、上記返信データとし
て、Ａ／Ｄ変換要求に応じたアクセス結果データ、すな
わちＡ／Ｄ変換値のみに１０ビットのデータ長をを割り
当て、他のＲＡＭ１０３或いは入力バッファ１０７の読
み出し要求に応じたアクセス結果データについては８ビ
ットのデータ長を割り当てている。この８ビット長のデ
ータを返信する場合には、残り２ビットに適宜のヌルデ
ータやダミーデータがセットされる。また、下位５ビッ
ト（ｂ０４〜ｂ００）には、対応するシリアル受信メッ
セージＳＲＸＤにおいて指定されている上記アドレス若
しくはＡ／Ｄ変換チャネル情報が確認のために添付され
る。これは、同シリアル受信メッセージＳＲＸＤの上記
ビットｂ１２〜ｂ０８からなる５ビットのコピーが用い
られる。

【００６０】一方、通信調停回路１０９は、図２に示さ
れるように、シリアルＩ／Ｏコントローラ１０９１とア
ドレスセレクタ１０９２とを具えて構成されている。こ
こで、シリアルＩ／Ｏコントローラ１０９１は、上記シ
リアル通信回路１１０及び２１０とＣＰＵ１０１との間
に介在して、大きくは （イ）各種入出力装置に対するＣＰＵ１０１によるアク
セスと上記シリアル通信回路１１０及び２１０を介して
のＣＰＵ２０１によるアクセスとが重ならないようにこ
れを調停する。 （ロ）シフトレジスタ１１０１に受信されたシリアル受
信メッセージＳＲＸＤを解読してその要求コマンドに応
じた各種入出力装置（ＲＡＭ１０３、Ａ／Ｄ変換器１０
６、入力バッファ１０７、出力バッファ１０８）に対す
るアクセスを代行し、その結果をシリアル送信データＳ
ＴＸＤとして同シフトレジスタ１１０１にセットする。
といった処理を実行する回路である。

【００６１】同シリアルＩ／Ｏコントローラ１０９１に
よるこれら（イ）及び（ロ）の処理を更に詳述すると次
のようである。まず、上記（イ）の調停処理としては、
具体的に、 （イ−１）シフトレジスタ１１０１にシリアル受信メッ
セージＳＲＸＤが受信されると、その旨を検知してＣＰ
Ｕ１０１にホールド（支配）要求信号ＨＬＤＲを出力す
る（同要求信号ＨＬＤＲの論理レベルを「Ｈ（ハイ）」
レベルとする）。なお、少なくともこの時点では、上記
各種入出力装置はＣＰＵ１０１の支配下にあり、同ＣＰ
Ｕ１０１によるそれら入出力装置へのアクセスが優先さ
れる状態にある。 （イ−２）以後、ＣＰＵ１０１からホールド解除信号Ｈ
ＬＤＡが出力された（同解除信号ＨＬＤＡの論理レベル
が「Ｈ」レベルとされた）か否かを監視する。因みにＣ
ＰＵ１０１では、上記ホールド要求信号ＨＬＤＲが入力
されと、上記各種入出力装置に対する自らのアクセスを
終えた時点で、同要求に応えるべく、このホールド解除
信号ＨＬＤＡを出力する。また、ＣＰＵ１０１では、こ
のホールド解除信号ＨＬＤＡを出力した後、再度同入出
力装置に対する自らのアクセス要求が生じても、上記ホ
ールド要求信号ＨＬＤＲが入力されている（論理「Ｈ」
レベルとなっている）間は、該アクセスを控えて待機す
る。 （イ−３）ＣＰＵ１０１からこのホールド解除信号ＨＬ
ＤＡが出力されることにより、上記（ロ）のアクセス代
行処理に移行する。 （イ−４）上記シリアル受信メッセージＳＲＸＤとし
て、当該通信の終了を示す「終了コマンド（ＳＴＰ：図
３）」が受信されることにより、上記ホールド要求信号
ＨＬＤＲをオフにする（同要求信号ＨＬＤＲの論理レベ
ルを「Ｌ（ロー）」レベルにする）。といった処理が実
行される。

【００６２】また、上記（ロ）のアクセス代行処理とし
ては、具体的に、 （ロ−１）シフトレジスタ１１０１に対し、予めダミー
データＤＵＭＹをセットする。 （ロ−２）シフトレジスタ１１０１へのシリアル送信デ
ータＳＴＸＤ書き込み中等、自らが処理中にあるとき
は、上記ＤＭＡ回路２０９及びシリアル通信回路２１０
に対してビジー信号ＢＵＳＹを出力する（同信号ＢＵＳ
Ｙの論理レベルを「Ｈ」レベルとする）。 （ロ−３）シフトレジスタ１１０１に受信されたシリア
ル受信メッセージＳＲＸＤの要求コマンドをそれらコー
ドのディジタル比較等により解読し、該解読したコマン
ドに応じて、同時に指定されている読み出しアドレス、
書き込みアドレス、或いはＡ／Ｄ変換チャネルＣＨをア
クセスする。 （ロ−４）上記解読した要求コマンドがＲＡＭ１０３や
出力バッファ１０８への書き込み要求であれば、それら
該当するデータの書き込み後、シフトレジスタ１１０１
にダミーデータＤＵＭＹをセットし、それ以外であれ
ば、上記アクセスに基づき読み出した、若しくはＡ／Ｄ
変換されたデータを同シフトレジスタ１１０１にシリア
ル送信データＳＴＸＤとしてセットする。といった処理
が実行される。

【００６３】シリアルＩ／Ｏコントローラ１０９１のこ
うした機能により、ＣＰＵ１０１とＣＰＵ２０１とで、
その一方のＣＰＵによるアクセス中は他方のＣＰＵによ
るアクセスが待たされるようにはなるものの、上記各種
入出力装置は、それら２つのＣＰＵによって有効に共有
されるようになる。すなわちこの共有に関して、上記低
速処理信号であれ高速処理信号であれ、ＣＰＵ２０１
は、ＣＰＵ１０１を介すことなく、各種入出力装置に直
接アクセスすることができるようになる。

【００６４】なお、同実施例の装置では、上記ビジー信
号ＢＵＳＹを通信のタイミング信号として利用してい
る。すなわち、上記ＤＭＡ回路２０９は、外部エッジ入
力によって動作するＤＭＡ機能を有しており、この外部
エッジ入力として同ビジー信号ＢＵＳＹが割り付けられ
ることにより、このビジー信号ＢＵＳＹの立下りエッジ
のタイミング毎に、ＣＰＵ２０１からＲＡＭ２０３に書
き出される各種入出力装置に対するアクセス要求が同Ｄ
ＭＡ回路２０９を通じてシフトレジスタ２１０１にセッ
トされ、シフトレジスタ１１０１に転送されるようにな
る。ビジー信号ＢＵＳＹは、シリアルＩ／Ｏコントロー
ラ１０９１によるシフトレジスタ１１０１へのデータ書
き込み（セット）が終了される都度、論理「Ｌ」レベル
に立下げられる。

【００６５】また、同通信調停回路１０９を構成するア
ドレスセレクタ１０９２は、上記バスライン１１１のう
ち、特にアドレス及びコントロールバス１１１Ａに関し
てこれを、（ｉ）ＣＰＵ１０１から各種入出力装置（Ｒ
ＡＭ１０３、Ａ／Ｄ変換器１０６、入力バッファ１０
７、出力バッファ１０８）に至るバスラインと（ｉｉ）
シリアルＩ／Ｏコントローラ１０９１から同各種入出力
装置に至るバスラインとで切り換える回路である。

【００６６】このアドレス及びコントロールバス１１１
Ａの切り換えは、ＣＰＵ１０１から発せられる上記ホー
ルド解除信号ＨＬＤＡに基づいて行われるものであり、
該信号ＨＬＤＡが論理「Ｌ」レベルにあるときには上記
（ｉ）のバスラインが選択され、同信号ＨＬＤＡが論理
「Ｈ」レベルにあるときには上記（ｉｉ）のバスライン
が選択される。すなわち、上記各種入出力装置がＣＰＵ
１０１によって支配されているときにはＣＰＵ１０１側
のバスラインが選択され、シリアルＩ／Ｏコントローラ
１０９１（ＣＰＵ２０１）によって支配されているとき
にはシリアルＩ／Ｏコントローラ１０９１側のバスライ
ンが選択される。

【００６７】アドレスセレクタ１０９２を通じてこうし
たバスラインの切り換えが行われることにより、これら
ＣＰＵ１０１と通信調停回路１０９とでアドレス及びコ
ントロールバス１１１Ａの共有が可能となり、その配設
スペースを節約することができるようになる。なお、同
バスライン１１１のうち、データバス１１１Ｄはそのま
ま共有される。

【００６８】図５は、こうした実施例の装置の動作につ
いてその一例を示したものであり、次に、この図５を併
せ参照して、同実施例の装置によるデータ入出力処理動
作を更に詳述する。

【００６９】なお、同図５において、図５（ａ）〜
（ｃ）は、シリアル通信回路１１０及び２１０の状態で
あって、図５（ａ）は、シフトクロックＳＣＬＫの発生
態様を、図５（ｂ）は、シリアル受信メッセージＳＲＸ
Ｄの転送態様を、図５（ｃ）は、シリアル送信データＳ
ＴＸＤの転送態様をそれぞれ示している。また、図５
（ｄ）は、通信調停回路１０９から発せられるビジー信
号ＢＵＳＹの発生態様を、図５（ｅ）は、同通信調停回
路１０９の処理例をそれぞれ示している。また、図５
（ｆ）〜（ｈ）は、通信調停回路１０９とＣＰＵ１０１
とのかかわりについて示すものであり、図５（ｆ）及び
（ｇ）は、それぞれホールド要求信号ＨＬＤＲ及びホー
ルド解除信号ＨＬＤＡの論理レベル状態を、図５（ｈ）
は、アドレスセレクタ１０９２によって選択されるアド
レス及びコントロールバス１１１Ａの選択態様を示して
いる。

【００７０】さていま、時刻ｔ１において、ＣＰＵ２０
１からＲＡＭ２０３に書き出された「Ａ／Ｄ変換要求
（ＣＭＤ１）」がＤＭＡ回路２０９を通じてシフトレジ
スタ２１０１にセットされたとすると、シフトクロック
発生回路２１０２から図５（ａ）に示される態様でシフ
トクロックＳＣＬＫが発生され、上記シリアル通信回路
１１０及び２１０間でのシリアル通信（データ交換）が
開始される。なお、この通信の開始に先立って、シフト
レジスタ１１０１には、図５（ｃ）に示されるようなダ
ミーデータＤＵＭＹが予めシリアルＩ／Ｏコントローラ
１０９１によってセットされること、また同通信の開始
に伴って、シリアルＩ／Ｏコントローラ１０９１から
は、ＤＭＡ回路２０９及びシリアル通信回路２１０に対
してビジー信号ＢＵＳＹが出力されることは上述した。

【００７１】時刻ｔ２に、こうした通信（データ交換）
が完了すると、シリアルＩ／Ｏコントローラ１０９１に
よって、シフトレジスタ１１０１に受信されたメッセー
ジＳＲＸＤが読み込まれる。そして、ＣＰＵ２０１から
のアクセス要求があった旨を検知した同シリアルＩ／Ｏ
コントローラ１０９１からは、図５（ｆ）に示されるよ
うに、同時刻ｔ２をもって、ＣＰＵ１０１に対しホール
ド要求信号ＨＬＤＲが出力される。ただしこの時点で
は、ＣＰＵ１０１が上記各種入出力装置をアクセス中で
あるため、同要求がすぐには達せられず、そのアクセス
が終了するまで、シリアルＩ／Ｏコントローラ１０９１
は待機状態におかれる。

【００７２】その後、時刻ｔ３に、ＣＰＵ１０１による
上記アクセスが終了し、図５（ｇ）に示される態様で、
同ＣＰＵ１０１からホールド解除信号ＨＬＤＡが出力さ
れたとすると、アドレスセレクタ１０９２により、図５
（ｈ）に示される態様で上記アドレス及びコントロール
バスの切り換えが行われる。また併せて、シリアルＩ／
Ｏコントローラ１０９１では、上記解読したシリアル受
信メッセージＳＲＸＤに基づき、Ａ／Ｄ変換器１０６に
対するアクセスを開始する。なお、このアクセスに際し
ては、上述した如く、同受信メッセージＳＲＸＤに書き
込まれているＡ／Ｄ変換チャネル（ＣＨ）が指定され
る。また、同シリアルＩ／Ｏコントローラ１０９１で
は、その変換データであるＡ／Ｄ変換値が得られると、
これをシリアル送信データＳＴＸＤ（ＡＮＳ１）とし
て、図４に例示した態様で、シフトレジスタ１１０１に
書き込む。

【００７３】時刻ｔ４において、この書き込みが終了す
ると、シリアルＩ／Ｏコントローラ１０９１から出力さ
れている上記ビジー信号ＢＵＳＹは、図５（ｄ）に示さ
れるように一旦オフ（論理「Ｌ」レベル）となる。この
とき、ＤＭＡ回路２０９では上述したように、その立下
りエッジに基づいて、ＣＰＵ２０１の次のアクセス要求
である「ＲＡＭ値読み込み要求（ＣＭＤ２）」をシフト
レジスタ２１０１にセットする。

【００７４】こうしてアクセス要求がセットされること
により、シフトクロック発生回路２１０２では、時刻ｔ
５に、再び図５（ａ）に示される態様でシフトクロック
ＳＣＬＫを発生し、シリアル通信回路１１０及び２１０
間での上述したデータ交換を再開する。なおこのデータ
交換では、図５（ｂ）及び（ｃ）に示されるように、上
記「ＲＡＭ値読み込み要求（ＣＭＤ２）」と先のアクセ
ス結果である「Ａ／Ｄ変換値（ＡＮＳ１）」とが互いに
交換されるようになる。

【００７５】以後、シリアルＩ／Ｏコントローラ１０９
１では、 （１）ビジー信号ＢＵＳＹを論理「Ｈ」レベルに立上げ
る。 （２）受信された「ＲＡＭ値読み込み要求（ＣＭＤ
２）」を解読して、ＲＡＭ１０３についての指定された
アドレスをアクセスし、その読み出したＲＡＭ値を、シ
リアル送信データＳＴＸＤ（ＡＮＳ２）としてシフトレ
ジスタ１１０１に書き込む（セットする）。 （３）この書き込みの終了に伴って、ビジー信号ＢＵＳ
Ｙを論理「Ｌ」レベルに立下げる。といった処理を実行
し、またＤＭＡ回路２０９では、 （１）先のアクセス結果である「Ａ／Ｄ変換値（ＡＮＳ
１）」をＲＡＭ２０３に格納する。 （２）上記ビジー信号ＢＵＳＹの論理「Ｌ」レベルへの
立下りタイミングに基づいてＲＡＭ２０３に書き出され
ている次のアクセス要求「入力バッファデータ読み込み
（ＣＭＤ３）」をシフトレジスタ２１０１にセットす
る。 といった処理を実行する。なお、この新たなアクセス要
求「入力バッファデータ読み込み（ＣＭＤ３）」につい
ても、上記シリアル通信回路１１０及び２１０を通じて
上記アクセス結果である「ＲＡＭ値（ＡＮＳ２）」とデ
ータ交換された後は、これらシリアルＩ／Ｏコントロー
ラ１０９１及びＤＭＡ回路２０９による同処理に準じた
処理が実行される。

【００７６】そして最後に、要求コマンドとして「終了
コマンド（ＳＴＰ）」がシフトレジスタ１１０１に受信
され、時刻ｔ６をもってこれがシリアルＩ／Ｏコントロ
ーラ１０９１により解読されると、シリアルＩ／Ｏコン
トローラ１０９１では、図５（ｆ）に示される態様で、
ＣＰＵ１０１に対し出力している上記ホールド要求信号
ＨＬＤＲをオフ（論理「Ｌ」レベル）とし、このホール
ド要求信号ＨＬＤＲのオフに伴い、ＣＰＵ１０１でも、
図５（ｇ）に示されるように、ホールド解除信号ＨＬＤ
Ａをオフとする。また、こうしてホールド解除信号ＨＬ
ＤＡがオフとされることにより、アドレスセレクタ１０
９２により、図５（ｈ）に示される態様で上記アドレス
及びコントロールバスの切り換えが行われ、上記各種入
出力装置は、再びＣＰＵ１０１によって支配されるよう
になる。他方、シリアルＩ／Ｏコントローラ１０９１
は、上記シリアル通信回路１１０に再びアクセス要求が
受信されるまで待機状態におかれる。

【００７７】以上のように、該実施例のデータ入出力処
理装置によれば、通信調停回路１０９を通じて上記各種
入出力装置に対するアクセスが好適に調停されるように
なるため、ＣＰＵ１０１であれ、またＣＰＵ２０１であ
れ、基本的にはそれぞれ任意のタイミングで、同入出力
装置に直接アクセスすることができるようになる。

【００７８】すなわち、非同期的にこれら入出力装置へ
のアクセス要求が発せられるマルチＣＰＵシステムにあ
って、その限られた入出力装置を有効に共有することが
できるようになり、同マルチＣＰＵシステムとしての前
述した装置部品の削減化、及び基板面積の低減化が好適
に図られるようになる。

【００７９】しかも同実施例の装置によれば、ＣＰＵ２
０１による各種入出力装置の利用に際しては、通信調停
回路１０９がその全てのアクセスを代行するようになる
ことから、ＣＰＵ１０１の処理負担が増すこともない。

【００８０】なお、同実施例の装置にあっては、第１電
子制御装置１００と第２電子制御装置２００との２つの
電子制御装置によってエンジン制御にかかる任意処理を
機能分担する場合について示したが、例えば図６〜図８
に示す態様でその通信処理系統を拡張すれば、同マルチ
ＣＰＵシステムとして、更に多くの電子制御装置にてそ
れら機能分担を図ることができるようになる。

【００８１】以下参考までに、これら図６〜図８に例示
する構成について、その概要を簡単に説明する。まず、
図６に例示するシステムでは、先の通信調停回路１０９
に準じた構成を有する通信調停回路１０９’にて、電子
制御装置２００及び電子制御装置３００といった２つの
電子制御装置による上記各種入出力装置（図６では図示
を割愛）へのアクセス要求を代行する。

【００８２】すなわち、通信調停回路１０９’では、電
子制御装置２００及び電子制御装置３００に対する各別
のビジー信号ＢＵＳＹ１及びＢＵＳＹ２によってそれら
電子制御装置とのシリアル通信（データ交換）を許可若
しくは制限することとなる。なおこの場合、上記電子制
御装置２００及び電子制御装置３００の識別は、 ・シリアル受信メッセージＳＲＸＤにそれら電子制御装
置２００及び電子制御装置３００のＩＤ（識別）コード
を付加する。 ・通信調停回路１０９’とそれら電子制御装置２００及
び電子制御装置３００との間に別途に信号線を配設し、
同電子制御装置２００及び電子制御装置３００から通信
調停回路１０９’に対して各別に通信要求信号を送出す
る。等々によって行われるものとする。これら何れの場
合であれ、通信調停回路１０９’では、その識別に応じ
て、上記ビジー信号ＢＵＳＹ１及びＢＵＳＹ２の出力態
様をアレンジするようになる。なお同図６では、前者の
ＩＤ（識別）コードを付加するシステムを想定して図示
している。

【００８３】こうしたシステムを採用することにより、
第１〜第３の電子制御装置１００〜３００（正確にはそ
れら電子制御装置に搭載される図示しないＣＰＵ）で、
その限られた入出力装置を有効に共有することができる
ようになる。

【００８４】また、図７に例示するシステムでも、同等
の通信調停回路１０９’にて、電子制御装置２００及び
電子制御装置３００といった２つの電子制御装置による
上記各種入出力装置（図７では図示を割愛）へのアクセ
ス要求を代行する。

【００８５】ただしここでは、第１電子制御装置１００
に対してそれら２つの電子制御装置に各々対応する各別
のシリアル通信回路１１０Ａ及び１１０Ｂを用意し、デ
ータ交換自体は、シリアル通信回路１１０Ａとシリアル
通信回路２１０、或いはシリアル通信回路１１０Ｂとシ
リアル通信回路３１０とで各別に行われるようにしてい
る。

【００８６】こうした構成によっても、図６に例示した
システムと同様、第１〜第３の電子制御装置１００〜３
００（正確にはそれら電子制御装置に搭載される図示し
ないＣＰＵ）で、その限られた入出力装置を有効に共有
することができる。

【００８７】なお、電子制御装置２００と電子制御装置
３００とは適宜に識別がなされること、また通信調停回
路１０９’では、その識別に応じてビジー信号ＢＵＳＹ
１及びＢＵＳＹ２の出力態様をアレンジするようになる
ことも、図６に例示したシステムと同様である。

【００８８】一方、図８に例示するシステムでは、第１
〜第３の電子制御装置１００〜３００をいわば直列に接
続し、第１電子制御装置１００に設けられている各種入
出力装置（図示せず）に対する第３電子制御装置３００
からのアクセス要求並びに同第３電子制御装置３００に
対するアクセス結果についてはこれを、第２電子制御装
置２００が中継するようにしている。

【００８９】すなわちこの場合、第２電子制御装置２０
０のＤＭＡ回路２０９’は、 ・自らの装置からアクセス要求が発せられているときに
は、第３電子制御装置３００のＤＭＡ回路３０９に対し
そのビジー信号ＢＵＳＹ’を論理「Ｈ」レベルとした状
態で、前述したＤＭＡ回路２０９としての各種処理を実
行する。 ・自らの装置にはアクセス要求がなく、第３電子制御装
置３００側にアクセス要求がある場合には、シリアル通
信回路２１０を該第３電子制御装置３００のシリアル通
信回路３１０と第１電子制御装置１００のシリアル通信
回路１１０との間の通信中継回路として解放する。そし
て、ＤＭＡ回路２０９’自身は、通信調停回路１０９か
ら出力されるビジー信号ＢＵＳＹをそのまま第３電子制
御装置３００のＤＭＡ回路３０９に対するビジー信号Ｂ
ＵＳＹ’として中継する。といった機能を持つ回路とし
て構成されている。

【００９０】こうした構成によっても、図６或いは図７
に例示したシステムと同様、第１〜第３の電子制御装置
１００〜３００（正確にはそれら電子制御装置に搭載さ
れる図示しないＣＰＵ）で、その限られた入出力装置を
有効に共有することができるようになる。

【００９１】しかも同図８に例示するシステムによれ
ば、第１電子制御装置１００及び第３電子制御装置３０
０としては、データフォーマットも含め、上記実施例の
装置で採用した第１電子制御装置１００及び第２電子制
御装置２００と同様のものを使用することができるよう
にもなる。すなわち、通信調停回路１０９自身は、第２
電子制御装置２００からのアクセス要求であれ、第３電
子制御装置３００からのアクセス要求であれ、それらを
区別（識別）する必要はない。

【００９２】ところで、上記実施例の装置も含め、以上
例示したシステムでは何れも、そのデータ通信（データ
交換）方式としてシリアルデータによるハンドシェイク
通信を採用した。このため、より少ない配線（通信線）
に基づく高速なデータ通信が実現されるようになる。た
だし、同データ通信方式として、必ずしもこのような通
信方式だけが有効であるとは限らない。他に例えば、デ
ータを一旦受け取ってから送信データを返すいわゆる全
２重通信インターフェースを利用したシリアル通信回路
なども適宜採用することができる。

【００９３】また、上記実施例では、第１電子制御装置
１００内において、ＣＰＵ１０１と通信調停回路１０９
（シリアルＩ／Ｏコントローラ１０９１）とでバスライ
ンを共有する構成としたが、基板面積に余裕がある場合
には、それらバスを各別に設ける構成とすることもでき
る。そしてこの場合には、アドレスセレクタ１０９２を
設けずに通信調停回路１０９を構成することができるよ
うにもなる。

【００９４】また同実施例では、マルチＣＰＵシステム
として、車載用エンジンの電子制御装置を例にとった
が、この発明にかかるデータ入出力処理装置がこのよう
なエンジン制御システムに限定されるものでないことは
勿論である。すなわち、複数のＣＰＵにて入出力装置を
非同期的に共有しつつ、その分担された処理を実行する
システムであれば、他の如何なるシステムについても、
この発明にかかるデータ入出力処理装置を適用すること
はできる。

【００９５】また前述したように、入力アナログ信号か
ら高精度なディジタル信号を得ようとすると、Ａ／Ｄ変
換器自身の分解能を高めざるをえない。すなわち、同Ａ
／Ｄ変換器１個のコストが非常に高いものとなる。その
意味で、この発明にかかるデータ入出力処理装置として
の上記構成は、複数のＣＰＵにてこのＡ／Ｄ変換器を共
有するときに特に意義有る構成となる。

【００９６】

【発明の効果】以上説明したように、この発明によれ
ば、Ａ／Ｄ変換器等のデータ入出力装置に対し非同期的
にアクセス要求が発せられるシステムにあっても、それ
らデータ入出力装置を複数のＣＰＵによって有効且つ効
率的に共有して、装置部品の削減化、及び基板面積の低
減化を図ることができるようになる。

【図面の簡単な説明】

【図１】この発明のデータ入出力処理装置の一実施例を
示すブロック図。

【図２】同装置の通信調停回路及びその周辺回路を詳細
に示すブロック図。

【図３】同装置に用いられる受信メッセージのフォーマ
ットを示す略図。

【図４】同装置に用いられる送信データのフォーマット
を示す略図。

【図５】同装置によるデータ入出力処理動作の一例を示
すタイムチャート。

【図６】同装置のシステム拡張例を示すブロック図。

【図７】同装置のシステム拡張例を示すブロック図。

【図８】同装置のシステム拡張例を示すブロック図。

【符号の説明】

１００、２００、３００…電子制御装置、１０１、２０
１…ＣＰＵ、１０２、２０２…ＲＯＭ、１０３、２０３
…ＲＡＭ、１０４…波形整形回路、１０５、２０５…タ
イマＩ／Ｏ、１０６…Ａ／Ｄ変換器、１０７…入力バッ
ファ、１０８…出力バッファ、１０９、１０９’…通信
調停回路、１１０、２１０、１１０Ａ、１１０Ｂ、３１
０…シリアル通信回路、１１１、２１１…バスライン、
２０９、２０９’３０９…ＤＭＡ回路、１０９１…シリ
アルＩ／Ｏコントローラ、１０９２…アドレスセレク
タ、１１０１、２１０１…シフトレジスタ、２１０２…
シフトクロック発生回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−173985（ＪＰ，Ａ) 特開 平５−33718（ＪＰ，Ａ) 特開 平６−209322（ＪＰ，Ａ) 特開 昭62−237561（ＪＰ，Ａ) 実開 平４−27634（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 19/04 - 19/05

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データの入出力や演算にかかる処理を複
   数のＣＰＵにて機能分担して実行するマルチＣＰＵシス
   テムにあって、 任意の第１のＣＰＵにバス接続されて、入力アナログ信
   号をディジタル信号に変換するＡ／Ｄ変換手段と、 該第１のＣＰＵとは別の第２のＣＰＵと前記Ａ／Ｄ変換
   手段との間に介在して、同第２のＣＰＵによるＡ／Ｄ変
   換要求並びに前記Ａ／Ｄ変換手段による変換データを送
   受信する通信手段と、 該通信手段と前記第１のＣＰＵとの間に介在して、前記
   Ａ／Ｄ変換手段に対する前記第１のＣＰＵによるＡ／Ｄ
   変換要求と前記第２のＣＰＵによるＡ／Ｄ変換要求とが
   重ならないようにこれを調停する通信調停手段とを具
   え、 前記通信調停手段は、前記第１のＣＰＵが前記Ａ／Ｄ変
   換手段に対してアクセス状態にないことを条件に、同Ａ
   ／Ｄ変換手段に対し前記通信手段に受信されている前記
   第２のＣＰＵによるＡ／Ｄ変換要求に応じたアクセスを
   代行し、その変換されたデータを前記通信手段を通じて
   前記第２のＣＰＵに送信せしめることを特徴とするマル
   チＣＰＵシステムのデータ入出力処理装置。
2. 【請求項２】 前記通信調停手段は、前記第１のＣＰＵ
   と同通信調停手段とで、前記Ａ／Ｄ変換手段に接続され
   るバスを選択的に切り換えるバス切り換え手段を具えて
   構成される請求項１記載のマルチＣＰＵシステムのデー
   タ入出力処理装置。
3. 【請求項３】 前記通信手段は、シリアルデータによる
   ハンドシェイク通信にて前記Ａ／Ｄ変換要求及びその変
   換データの送受信を実行するものである請求項１又は２
   記載のマルチＣＰＵシステムのデータ入出力処理装置。