JP3335530B2 - 既知パタン検出装置 - Google Patents
既知パタン検出装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多値変調方式を用い
た通信装置の既知パタン検出装置に関し、特に既知パタ
ン長が長くなったとしても加算器数やＤ−ＦＦ数を増大
させないように工夫した既知パタン検出装置に関する。
た通信装置の既知パタン検出装置に関し、特に既知パタ
ン長が長くなったとしても加算器数やＤ−ＦＦ数を増大
させないように工夫した既知パタン検出装置に関する。
【０００２】
【従来の技術】従来の既知パタン検出装置について図を
用いて説明する。図９は、従来の既知パタン検出装置の
構成を示すブロック図である。また図１０は、従来の既
知パタン検出装置の動作を説明するためのフレームフォ
ーマットである。
用いて説明する。図９は、従来の既知パタン検出装置の
構成を示すブロック図である。また図１０は、従来の既
知パタン検出装置の動作を説明するためのフレームフォ
ーマットである。
【０００３】図１０に示されるように従来の既知パタン
検出装置では、受信信号の中から既知のシンボルパタン
（通常、同期ワードまたはユニークワードと呼ばれる。
以降、UWパタン：ユニークワードパタンと記す）を検出
し、 ・フレーム／スロット同期 ・受信信号の先頭シンボル検出 ・受信信号の信頼性判定 等に用いている。
検出装置では、受信信号の中から既知のシンボルパタン
（通常、同期ワードまたはユニークワードと呼ばれる。
以降、UWパタン：ユニークワードパタンと記す）を検出
し、 ・フレーム／スロット同期 ・受信信号の先頭シンボル検出 ・受信信号の信頼性判定 等に用いている。
【０００４】図９に示される従来の既知パタン検出装置
の動作について図１１を用いて説明する。x(kT)は受信
信号である。
の動作について図１１を用いて説明する。x(kT)は受信
信号である。
【０００５】・時刻0T 入力信号x(0T)に対して、係数a0、a1、a2、a3、a4との
乗算が行なわれる。出力y(0T)はD-FF623の初期値が0で
あるから、y(0T)＝a4×x(0T)となる。この時点では入力
データが既知パタン分揃っていないのでUWパタン検出判
定を行なわない。
乗算が行なわれる。出力y(0T)はD-FF623の初期値が0で
あるから、y(0T)＝a4×x(0T)となる。この時点では入力
データが既知パタン分揃っていないのでUWパタン検出判
定を行なわない。
【０００６】・時刻1T １段前のD-FFの初期値が0であるから入力信号x(0T)と係
数a0、a1、a2、a3、a4との乗算結果がそれぞれD-FFに格
納される。入力信号x(1T)に対して、係数a0、a1、a2、a
3、a4との乗算が行なわれる。出力y(0T)はD-FF623の値
が a3×x(0T) であるから、 y(1T)＝a3×x(0T)+a4×x(1T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
数a0、a1、a2、a3、a4との乗算結果がそれぞれD-FFに格
納される。入力信号x(1T)に対して、係数a0、a1、a2、a
3、a4との乗算が行なわれる。出力y(0T)はD-FF623の値
が a3×x(0T) であるから、 y(1T)＝a3×x(0T)+a4×x(1T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【０００７】・時刻2T 入力信号x(1T)と係数a0の乗算結果がD-FF605に格納され
る。入力信号x(1T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(1T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(1T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(2T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(2T)はD-FF623の値が a2×x(0T)+a3×x(1T) であるから、 y(2T)＝a2×x(0T)+a3×x(1T)+a4×x(2T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
る。入力信号x(1T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(1T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(1T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(2T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(2T)はD-FF623の値が a2×x(0T)+a3×x(1T) であるから、 y(2T)＝a2×x(0T)+a3×x(1T)+a4×x(2T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【０００８】・時刻3T 入力信号x(2T)と係数a0の乗算結果がD-FF605に格納され
る。入力信号x(2T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(2T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(2T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(3T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(3T)はD-FF623の値が a1×x(0T)+a2×x(1T)+a3×x(2T) であるから、 y(3T)＝a1×x(0T)+a2×x(1T)+a3×x(2T)+a4×x(3T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
る。入力信号x(2T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(2T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(2T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(3T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(3T)はD-FF623の値が a1×x(0T)+a2×x(1T)+a3×x(2T) であるから、 y(3T)＝a1×x(0T)+a2×x(1T)+a3×x(2T)+a4×x(3T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【０００９】・時刻4T 入力信号x(3T)と係数a0の乗算結果がD-FF605に格納され
る。入力信号x(3T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(3T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(3T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(4T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(4T)はD-FF623の値が a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T) であるから、 y(4T)＝a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)+a4
×x(4T) となる。この時点で入力データが既知パタン分揃ったの
で、この時刻からUWパタン検出判定を開始する。
る。入力信号x(3T)と係数a1の乗算結果に対してD-FF605
の1T前の値を加算した結果がD-FF611に格納される。入
力信号x(3T)と係数a2の乗算結果に対してD-FF611の1T前
の値を加算した結果がD-FF617に格納される。入力信号x
(3T)と係数a3の乗算結果に対してD-FF617の1T前の値を
加算した結果がD-FF623に格納される。入力信号x(4T)と
係数a0、a1、a2、a3、a4との乗算が行なわれる。出力y
(4T)はD-FF623の値が a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T) であるから、 y(4T)＝a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)+a4
×x(4T) となる。この時点で入力データが既知パタン分揃ったの
で、この時刻からUWパタン検出判定を開始する。
【００１０】以上の演算操作を繰り返すことにより、UW
パタンの検出は次の式１ y(kT)＝a0×x((k-4)T)+a1×x((k-3)T)+a2×x((k-2)T) +a3×x((k-1)T)+a4×x(kT) ・・・(式１) で求められる値y(kT)を基に、この値y(kT)をしきい値と
比較してUWパタンの検出判定を行なう。
パタンの検出は次の式１ y(kT)＝a0×x((k-4)T)+a1×x((k-3)T)+a2×x((k-2)T) +a3×x((k-1)T)+a4×x(kT) ・・・(式１) で求められる値y(kT)を基に、この値y(kT)をしきい値と
比較してUWパタンの検出判定を行なう。
【００１１】なお、入力信号x(kT)が復号後のディジタ
ルデータの場合は、図１２に示すように係数a0、a1、a
2、a3、a4との乗算ではなく排他的論理和で実現するこ
ともできる。
ルデータの場合は、図１２に示すように係数a0、a1、a
2、a3、a4との乗算ではなく排他的論理和で実現するこ
ともできる。
【００１２】
【発明が解決しようとする課題】以上のように従来の既
知パタン検出装置は、乗算器と加算器とD-FFで構成され
ているため、既知パタン長が長くなると加算器数および
加算器のビット数が増加して、回路規模の増大がおこ
る。また、複数ビット／１シンボルという多値変調方式
においては、加算器の数が増大する。その様子を、図１
３に示す。図１３では２ビット／１シンボルの２値変調
方式を例示している。
知パタン検出装置は、乗算器と加算器とD-FFで構成され
ているため、既知パタン長が長くなると加算器数および
加算器のビット数が増加して、回路規模の増大がおこ
る。また、複数ビット／１シンボルという多値変調方式
においては、加算器の数が増大する。その様子を、図１
３に示す。図１３では２ビット／１シンボルの２値変調
方式を例示している。
【００１３】
【課題を解決するための手段】本発明の請求項１記載の
発明では、変調方式がＭビット／１シンボル等の多値変
調方式という特徴を活かして、受信した１シンボル(Ｍ
ビット)と既知パタンの１シンボル(Ｍビット)の中の一
致するビット数を検出し、そのビット数を加算すること
により、UWパタン長がＮビットの場合で加算器数をＮ／
Ｍに削減することができるようにすることを特徴とする
ものである。
発明では、変調方式がＭビット／１シンボル等の多値変
調方式という特徴を活かして、受信した１シンボル(Ｍ
ビット)と既知パタンの１シンボル(Ｍビット)の中の一
致するビット数を検出し、そのビット数を加算すること
により、UWパタン長がＮビットの場合で加算器数をＮ／
Ｍに削減することができるようにすることを特徴とする
ものである。
【００１４】
【発明の実施の形態】本発明の請求項１記載の発明は、
複数ビット／１シンボルの多値変調方式を用いた受信シ
ンボルの既知パタンを検出する受信機において、受信シ
ンボルと既知パタンの１シンボル中の一致ビット数を検
出する一致ビット数検出回路と、前記検出結果を遅延さ
せる遅延回路と、既知パタン長分の前記検出結果を加算
する加算回路とを備えたことを特徴とする既知パタン検
出装置としたものであって、複数ビット／１シンボルの
多値変調方式に対して、１シンボル毎の一致ビット数検
出を行うことにより加算回路における加算器数と遅延回
路におけるD-FF数を削減することができるという作用を
有している。
複数ビット／１シンボルの多値変調方式を用いた受信シ
ンボルの既知パタンを検出する受信機において、受信シ
ンボルと既知パタンの１シンボル中の一致ビット数を検
出する一致ビット数検出回路と、前記検出結果を遅延さ
せる遅延回路と、既知パタン長分の前記検出結果を加算
する加算回路とを備えたことを特徴とする既知パタン検
出装置としたものであって、複数ビット／１シンボルの
多値変調方式に対して、１シンボル毎の一致ビット数検
出を行うことにより加算回路における加算器数と遅延回
路におけるD-FF数を削減することができるという作用を
有している。
【００１５】また、本発明の請求項２記載の発明は、既
知パタンのビット数がＬで、検出しきい値がＮthの場合
において、既知パタン検出出力値がＮth以上の場合に通
常の既知パタンが検出されたと判定し、既知パタン検出
出力値が(Ｌ−Ｎth)以下の場合に反転された既知パタン
が検出されたと判定することを特徴とする請求項１記載
の既知パタン検出装置としたものであって、通常UWパタ
ン(反転UWパタンに対して"通常"と表記する)と反転UWパ
タンの検出を比較回路の論理としきい値を変更すること
により、簡単に実現できるという作用を有している。
知パタンのビット数がＬで、検出しきい値がＮthの場合
において、既知パタン検出出力値がＮth以上の場合に通
常の既知パタンが検出されたと判定し、既知パタン検出
出力値が(Ｌ−Ｎth)以下の場合に反転された既知パタン
が検出されたと判定することを特徴とする請求項１記載
の既知パタン検出装置としたものであって、通常UWパタ
ン(反転UWパタンに対して"通常"と表記する)と反転UWパ
タンの検出を比較回路の論理としきい値を変更すること
により、簡単に実現できるという作用を有している。
【００１６】また、本発明の請求項３記載の発明は、既
知パタンの１シンボル中のビットを全て同じ値にした場
合において、前記一致ビット数検出回路は受信シンボル
の最上位ビットを既知パタンの１シンボル中のビットと
一致するか判定し、受信シンボルの下位ビットを受信シ
ンボルの最上位ビットと一致するか判定することにより
一致ビット数を検出することを特徴とする請求項１また
は請求項２のいづれかに記載の既知パタン検出装置とし
たものであって、UWパタンの１シンボル内に全て同じ値
のビットを割当てている場合に対して、一致ビット数検
出回路を変更することによって、回路規模を削減できる
という作用を有している。
知パタンの１シンボル中のビットを全て同じ値にした場
合において、前記一致ビット数検出回路は受信シンボル
の最上位ビットを既知パタンの１シンボル中のビットと
一致するか判定し、受信シンボルの下位ビットを受信シ
ンボルの最上位ビットと一致するか判定することにより
一致ビット数を検出することを特徴とする請求項１また
は請求項２のいづれかに記載の既知パタン検出装置とし
たものであって、UWパタンの１シンボル内に全て同じ値
のビットを割当てている場合に対して、一致ビット数検
出回路を変更することによって、回路規模を削減できる
という作用を有している。
【００１７】また、本発明の請求項４記載の発明は、前
記一致ビット数検出回路から入力された一致ビット数を
加算する加算器と、伝播遅延を調整する遅延回路を具備
した前記加算回路において、下位ビット側に時間調整用
の遅延回路を挿入することにより、前記一致ビット数検
出回路から入力された一致ビット数の全ビットを同時に
加算することを特徴とする請求項１または請求項２のい
づれかに記載の既知パタン検出装置としたものであっ
て、下位ビット側に時間調整用の遅延回路（D-FF）を挿
入することにより、一致ビット数検出回路から入力され
た一致ビット数の全ビットを同時に加算する、すなわち
パイプライン処理で実現し、高速のシンボル(ビット)レ
ートにおいても実時間処理を可能にするという作用を有
している。
記一致ビット数検出回路から入力された一致ビット数を
加算する加算器と、伝播遅延を調整する遅延回路を具備
した前記加算回路において、下位ビット側に時間調整用
の遅延回路を挿入することにより、前記一致ビット数検
出回路から入力された一致ビット数の全ビットを同時に
加算することを特徴とする請求項１または請求項２のい
づれかに記載の既知パタン検出装置としたものであっ
て、下位ビット側に時間調整用の遅延回路（D-FF）を挿
入することにより、一致ビット数検出回路から入力され
た一致ビット数の全ビットを同時に加算する、すなわち
パイプライン処理で実現し、高速のシンボル(ビット)レ
ートにおいても実時間処理を可能にするという作用を有
している。
【００１８】以下、本発明の実施の形態について、図１
から図８を用いて説明する。
から図８を用いて説明する。
【００１９】（第１の実施の形態）図１は、第１の実施
の形態の既知パタン検出装置の構成を示すブロック図で
ある。また、フレームフォーマットとして図１０の従来
のものがそのまま使用されるものとする。さらに、本実
施の形態では、例として２ビット／１シンボルの２値変
調方式の場合について説明する。ｎ値変調方式について
も入力信号数がｎになり、一致ビット数検出回路がｎビ
ットの入力信号とｎビットの既知シンボルとの一致ビッ
ト数を検出するように変更するだけで実現できる。
の形態の既知パタン検出装置の構成を示すブロック図で
ある。また、フレームフォーマットとして図１０の従来
のものがそのまま使用されるものとする。さらに、本実
施の形態では、例として２ビット／１シンボルの２値変
調方式の場合について説明する。ｎ値変調方式について
も入力信号数がｎになり、一致ビット数検出回路がｎビ
ットの入力信号とｎビットの既知シンボルとの一致ビッ
ト数を検出するように変更するだけで実現できる。
【００２０】ＩおよびＱの各受信信号が図１の図示番号
１および２として示されている。一致ビット数検出回路
（図１では一致数検出と表記。以後の図においても同
様）３、７、13、19および25は、２ビットの入力信号と
２ビットの既知シンボルとの一致ビット数を検出する。
D-FF（図１ではＤと表記。以後の図においても同様）５
では、一致ビット数検出回路３の出力を取り込み、D-FF
11、17、23はそれぞれのD-FFに関係する一致ビット数検
出回路の出力と前段のD-FFの出力との加算結果を格納す
る。加算回路９、15、21、27はそれぞれの加算回路に関
係する一致ビット数検出回路の出力とD-FFの出力とを加
算するものである。
１および２として示されている。一致ビット数検出回路
（図１では一致数検出と表記。以後の図においても同
様）３、７、13、19および25は、２ビットの入力信号と
２ビットの既知シンボルとの一致ビット数を検出する。
D-FF（図１ではＤと表記。以後の図においても同様）５
では、一致ビット数検出回路３の出力を取り込み、D-FF
11、17、23はそれぞれのD-FFに関係する一致ビット数検
出回路の出力と前段のD-FFの出力との加算結果を格納す
る。加算回路９、15、21、27はそれぞれの加算回路に関
係する一致ビット数検出回路の出力とD-FFの出力とを加
算するものである。
【００２１】次に一致ビット数検出回路３、７、13、19
および25の真理値表を図２に示す。図２の真理値表では ・xiとaiが一致し、かつ、xqとaqが一致の場合は２(表
では10) ・xiとaiが一致し、かつ、xqとaqが不一致の場合は１
(表では01) ・xiとaiが不一致で、かつ、xqとaqが一致の場合は１
(表では01) ・xiとaiが不一致で、かつ、xqとaqが不一致の場合は０
(表では00) である。そこで一致ビット数検出回路の回路例を図３に
示す。
および25の真理値表を図２に示す。図２の真理値表では ・xiとaiが一致し、かつ、xqとaqが一致の場合は２(表
では10) ・xiとaiが一致し、かつ、xqとaqが不一致の場合は１
(表では01) ・xiとaiが不一致で、かつ、xqとaqが一致の場合は１
(表では01) ・xiとaiが不一致で、かつ、xqとaqが不一致の場合は０
(表では00) である。そこで一致ビット数検出回路の回路例を図３に
示す。
【００２２】UWパタン長が５(N＝5)として動作を説明す
る。ただし、”*”はパタンx(kT)とパタンａkの一致ビ
ット数を検出する演算を表し、x(kT)*anはxiとaiの一致
数とxqとaqの一致数の和を算出する演算である。
る。ただし、”*”はパタンx(kT)とパタンａkの一致ビ
ット数を検出する演算を表し、x(kT)*anはxiとaiの一致
数とxqとaqの一致数の和を算出する演算である。
【００２３】・時刻0T 入力信号x(0T)に対して、一致ビット数検出回路３で係
数ai0とaq0の一致ビット数検出が行なわれる。同様に、
入力信号x(0T)に対して、一致ビット数検出回路７、1
3、19、25で各係数の一致ビット数検出が行なわれる。
出力28はD-FF23の初期値が0であるから、 y(0T)＝a4*x(0T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
数ai0とaq0の一致ビット数検出が行なわれる。同様に、
入力信号x(0T)に対して、一致ビット数検出回路７、1
3、19、25で各係数の一致ビット数検出が行なわれる。
出力28はD-FF23の初期値が0であるから、 y(0T)＝a4*x(0T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【００２４】・時刻1T １段前のD-FFの初期値が0であるから入力信号x(0T)と係
数a0、a1、a2、a3、a4との一致ビット数検出結果がそれ
ぞれD-FFに格納される。入力信号x(1T)に対して、係数a
0、a1、a2、a3、a4との一致ビット数検出が行なわれ
る。出力y(0T)はD-FF23の値が a3*x(0T) であるから、 y(1T)＝a3*x(0T)+a4*x(1T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
数a0、a1、a2、a3、a4との一致ビット数検出結果がそれ
ぞれD-FFに格納される。入力信号x(1T)に対して、係数a
0、a1、a2、a3、a4との一致ビット数検出が行なわれ
る。出力y(0T)はD-FF23の値が a3*x(0T) であるから、 y(1T)＝a3*x(0T)+a4*x(1T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【００２５】・時刻2T 入力信号x(1T)と係数a0の一致ビット数検出結果がD-FF5
に格納される。入力信号x(1T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(1T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(1T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(2T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(2T)はD-FF23の値が a2*x(0T)+a3*x(1T) であるから、 y(2T)＝a2*x(0T)+a3*x(1T)+a4*x(2T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
に格納される。入力信号x(1T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(1T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(1T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(2T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(2T)はD-FF23の値が a2*x(0T)+a3*x(1T) であるから、 y(2T)＝a2*x(0T)+a3*x(1T)+a4*x(2T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【００２６】・時刻3T 入力信号x(2T)と係数a0の一致ビット数検出結果がD-FF5
に格納される。入力信号x(2T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(2T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(2T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(3T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(3T)はD-FF23の値が a1*x(0T)+a2*x(1T)+a3*x(2T) であるから、 y(3T)＝a1*x(0T)+a2*x(1T)+a3*x(2T)+a4*x(3T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
に格納される。入力信号x(2T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(2T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(2T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(3T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(3T)はD-FF23の値が a1*x(0T)+a2*x(1T)+a3*x(2T) であるから、 y(3T)＝a1*x(0T)+a2*x(1T)+a3*x(2T)+a4*x(3T) となる。この時点では入力データが既知パタン分揃って
いないのでUWパタン検出判定を行なわない。
【００２７】・時刻4T 入力信号x(3T)と係数a0の一致ビット数検出結果がD-FF5
に格納される。入力信号x(3T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(3T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(3T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(4T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(4T)はD-FF23の値が a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T) であるから、 y(4T)＝a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4
T) となる。この時点で入力データが既知パタン分揃ったの
で、この時刻からUWパタン検出判定を開始する。UWパタ
ン検出判定は、一致ビット数しきい値と比較して、検出
した一致ビット数がしきい値以上の時に既知パタンが検
出されたと判定する。
に格納される。入力信号x(3T)と係数a1の一致ビット数
検出結果に対してD-FF5の1T前の値を加算した結果がD-F
F11に格納される。入力信号x(3T)と係数a2の一致ビット
数検出結果に対してD-FF11の1T前の値を加算した結果が
D-FF17に格納される。入力信号x(3T)と係数a3の一致ビ
ット数検出結果に対してD-FF17の1T前の値を加算した結
果がD-FF23に格納される。入力信号x(4T)と係数a0、a
1、a2、a3、a4との一致ビット数検出が行なわれる。出
力y(4T)はD-FF23の値が a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T) であるから、 y(4T)＝a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4
T) となる。この時点で入力データが既知パタン分揃ったの
で、この時刻からUWパタン検出判定を開始する。UWパタ
ン検出判定は、一致ビット数しきい値と比較して、検出
した一致ビット数がしきい値以上の時に既知パタンが検
出されたと判定する。
【００２８】（第２の実施の形態）前記第１の実施の形
態では、加算器数とD-FF数を削減したUWパタンの検出装
置について説明した。
態では、加算器数とD-FF数を削減したUWパタンの検出装
置について説明した。
【００２９】通信方式においては、長時間周期の時刻を
管理するために複数フレームに１回時刻報知用のフレー
ムを設ける場合がある。このようなフレーム構成を通
常、スーパーフレームと呼ぶ。そして、スーパーフレー
ムの区切れを知らせるためのフレームをスーパーフレー
ム報知フレームと呼ぶ。また、このスーパーフレーム報
知のために、既知パタン(UWパタン)を反転させて報知す
る場合がある。
管理するために複数フレームに１回時刻報知用のフレー
ムを設ける場合がある。このようなフレーム構成を通
常、スーパーフレームと呼ぶ。そして、スーパーフレー
ムの区切れを知らせるためのフレームをスーパーフレー
ム報知フレームと呼ぶ。また、このスーパーフレーム報
知のために、既知パタン(UWパタン)を反転させて報知す
る場合がある。
【００３０】そこで第２の実施の形態では、このスーパ
ーフレーム報知のための反転UWパタンをも検出する構成
について説明する。第２の実施の形態の既知パタン検出
装置を説明するためのブロック図を図４に示す。
ーフレーム報知のための反転UWパタンをも検出する構成
について説明する。第２の実施の形態の既知パタン検出
装置を説明するためのブロック図を図４に示す。
【００３１】図４において、UWパタン一致ビット数検出
回路203、207、213、219、225は図１と同じである。通
常UWパタン(反転していないという状態を"通常"とする)
と反転UWパタンの検出方法について説明する。
回路203、207、213、219、225は図１と同じである。通
常UWパタン(反転していないという状態を"通常"とする)
と反転UWパタンの検出方法について説明する。
【００３２】UWパタン一致ビット数検出回路の出力228
は、比較器229と比較器231に入力される。比較器229は
通常UWパタンを検出するためのもので、比較器231は反
転UWパタンを検出するためのものである。比較器229で
は、しきい値Ｎthと比較を行なう。
は、比較器229と比較器231に入力される。比較器229は
通常UWパタンを検出するためのもので、比較器231は反
転UWパタンを検出するためのものである。比較器229で
は、しきい値Ｎthと比較を行なう。
【００３３】y(kT)≧Ｎth の場合は通常UWパタンが検出されたと判定する。UWパタ
ン一致ビット数検出回路では、一致したビット数を検出
しているので、UWパタンの総ビット数(例では２Ｌ)から
UWパタン一致ビット数を引くことにより、反転したUWパ
タン一致ビット数を算出することができる。本実施の形
態では、引き算回路を用いると回路規模が増大するの
で、比較器231に反転UWパタンを検出するためのしきい
値(例では２Ｌ−Ｎth)を入れてしきい値判定を行なう。
すなわち、 y(kT)≦２Ｌ−Ｎth の場合は反転UWパタンが検出されたと判定する。なお、
本実施の形態では、"通常UW検出"かつ"反転UW検出"の場
合を誤検出として扱うために以下の論理で最終判断を行
なっている。
ン一致ビット数検出回路では、一致したビット数を検出
しているので、UWパタンの総ビット数(例では２Ｌ)から
UWパタン一致ビット数を引くことにより、反転したUWパ
タン一致ビット数を算出することができる。本実施の形
態では、引き算回路を用いると回路規模が増大するの
で、比較器231に反転UWパタンを検出するためのしきい
値(例では２Ｌ−Ｎth)を入れてしきい値判定を行なう。
すなわち、 y(kT)≦２Ｌ−Ｎth の場合は反転UWパタンが検出されたと判定する。なお、
本実施の形態では、"通常UW検出"かつ"反転UW検出"の場
合を誤検出として扱うために以下の論理で最終判断を行
なっている。
【００３４】・"y(kT)≧Ｎth"かつ"y(kT)＞２Ｌ−Ｎth"
＝ "通常UW検出" ・"y(kT)＜Ｎth"かつ"y(kT)≦２Ｌ−Ｎth" ＝ "反転UW
検出" ・"通常UW検出"または"反転UW検出" ＝ "UW検出" ・"y(kT)＜Ｎth"かつ"y(kT)＞２Ｌ−Ｎth" ＝ "UW不検
出" ・"y(kT)≧Ｎth"かつ"y(kT)≦２Ｌ−Ｎth" ＝ "UW誤検
出" 以上のようにして、通常UWパタン検出と反転UWパタン検
出を実現することができる。
＝ "通常UW検出" ・"y(kT)＜Ｎth"かつ"y(kT)≦２Ｌ−Ｎth" ＝ "反転UW
検出" ・"通常UW検出"または"反転UW検出" ＝ "UW検出" ・"y(kT)＜Ｎth"かつ"y(kT)＞２Ｌ−Ｎth" ＝ "UW不検
出" ・"y(kT)≧Ｎth"かつ"y(kT)≦２Ｌ−Ｎth" ＝ "UW誤検
出" 以上のようにして、通常UWパタン検出と反転UWパタン検
出を実現することができる。
【００３５】（第３の実施の形態）前記第１の実施の形
態では、UWパタンに複数ビット／１シンボルの時のUWパ
タン検出回路について説明した。しかし、複数ビット／
１シンボルの変調方式において、UWパタンとして１シン
ボル中のビットすべてを同じ値にする場合がある。これ
は、たとえばQPSK変調方式のように２ビット／１シンボ
ルの変調方式において"00"と"11"のみを送ることにな
り、所望の誤り率を得るためのＳ／ＮをBPSKと同等にす
ることができ、約３dBほど改善されることになる。した
がって、第３の実施の形態は、このような場合において
UWパタン一致ビット数検出回路の回路規模を削減できる
ようにしたものである。
態では、UWパタンに複数ビット／１シンボルの時のUWパ
タン検出回路について説明した。しかし、複数ビット／
１シンボルの変調方式において、UWパタンとして１シン
ボル中のビットすべてを同じ値にする場合がある。これ
は、たとえばQPSK変調方式のように２ビット／１シンボ
ルの変調方式において"00"と"11"のみを送ることにな
り、所望の誤り率を得るためのＳ／ＮをBPSKと同等にす
ることができ、約３dBほど改善されることになる。した
がって、第３の実施の形態は、このような場合において
UWパタン一致ビット数検出回路の回路規模を削減できる
ようにしたものである。
【００３６】そこで、ai＝aqとしたときの真理値表を図
５に示す。さらにこの真理値表を実現するための一致ビ
ット数検出回路の回路例を図６に示す。
５に示す。さらにこの真理値表を実現するための一致ビ
ット数検出回路の回路例を図６に示す。
【００３７】（第４の実施の形態）前記第１の実施の形
態のUWパタン検出回路では、加算器を用いている。しか
し、伝送レートが増加するにしたがって加算器のキャリ
遅延により実時間処理が不可能になる。したがって、第
４の実施の形態では、パイプライン処理により高速動作
を可能にしたUWパタン検出回路について説明する。
態のUWパタン検出回路では、加算器を用いている。しか
し、伝送レートが増加するにしたがって加算器のキャリ
遅延により実時間処理が不可能になる。したがって、第
４の実施の形態では、パイプライン処理により高速動作
を可能にしたUWパタン検出回路について説明する。
【００３８】図７は、図１では詳述しなかった加算器の
構成を示すものである。b0からb4までは、図１の一致ビ
ット数検出回路出力に相当する。また、出力455、454、
451、448、445は図１の出力28を２進数で表したもので
あり、順番は455(MSB)、454、451、448、445(LSB)の順
である。このように、たとえば図１の加算器15はフルア
ダー413とフルアダー418で実現されている。この加算器
のビット数が増加するとキャリの伝搬遅延により高速動
作時のリアルタイム処理が不可能になる。
構成を示すものである。b0からb4までは、図１の一致ビ
ット数検出回路出力に相当する。また、出力455、454、
451、448、445は図１の出力28を２進数で表したもので
あり、順番は455(MSB)、454、451、448、445(LSB)の順
である。このように、たとえば図１の加算器15はフルア
ダー413とフルアダー418で実現されている。この加算器
のビット数が増加するとキャリの伝搬遅延により高速動
作時のリアルタイム処理が不可能になる。
【００３９】そこで、フルアダー(FAと略記)413の出力
にD-FFを入れて、かつ、D-FF410の出力に時間調整のた
めのD-FFを入れる。そうすれば、FA413とFA418はD-FFの
クロック時間内に演算が終了すれば良くなる。このよう
にしてパイプライン処理を実現できる。
にD-FFを入れて、かつ、D-FF410の出力に時間調整のた
めのD-FFを入れる。そうすれば、FA413とFA418はD-FFの
クロック時間内に演算が終了すれば良くなる。このよう
にしてパイプライン処理を実現できる。
【００４０】パイプライン処理に変更した後の加算器の
構成を図８に示す。フルアダーFAの出力であるSとCo(キ
ャリアウト)と次段のFA入力の間に全てD-FFがあり、パ
イプライン処理が実現されている。このパイプライン処
理を実現するために、キャリ即ち上位ビットにD-FFを付
加しているので、上位ビット側と下位ビット側に時間の
差が生ずる。これを調整するために、下位ビット側に時
間調整用のD-FF(555、557、578)を加えている。
構成を図８に示す。フルアダーFAの出力であるSとCo(キ
ャリアウト)と次段のFA入力の間に全てD-FFがあり、パ
イプライン処理が実現されている。このパイプライン処
理を実現するために、キャリ即ち上位ビットにD-FFを付
加しているので、上位ビット側と下位ビット側に時間の
差が生ずる。これを調整するために、下位ビット側に時
間調整用のD-FF(555、557、578)を加えている。
【００４１】このようにして、数個のD-FFを加えること
により、パイプライン処理が実現でき、高速のシンボル
(ビット)レートにおいても実時間処理が可能になる。
により、パイプライン処理が実現でき、高速のシンボル
(ビット)レートにおいても実時間処理が可能になる。
【００４２】なお、図８の全加算器の入力はA、B、Ci
(キャリイン)となっているが、入力は２つなのでCi(キ
ャリイン)は削除することが可能である。
(キャリイン)となっているが、入力は２つなのでCi(キ
ャリイン)は削除することが可能である。
【００４３】
【発明の効果】以上に示した実施の形態の説明から明ら
かなように、本発明の第１の実施の形態のUWパタン検出
装置は、複数ビット／１シンボルの多値変調方式に対し
て、１シンボル毎の一致ビット数検出を行うことにより
加算回路における加算器数と遅延回路におけるD-FF数を
削減することが可能であるという効果を有している。
かなように、本発明の第１の実施の形態のUWパタン検出
装置は、複数ビット／１シンボルの多値変調方式に対し
て、１シンボル毎の一致ビット数検出を行うことにより
加算回路における加算器数と遅延回路におけるD-FF数を
削減することが可能であるという効果を有している。
【００４４】また、本発明の第２の実施の形態のUWパタ
ン検出装置は、通常UWパタン(反転UWパタンに対して"通
常"と表記する)と反転UWパタンの検出を比較回路の論理
としきい値を変更することにより、簡単に実現すること
が可能であるという効果を有している。
ン検出装置は、通常UWパタン(反転UWパタンに対して"通
常"と表記する)と反転UWパタンの検出を比較回路の論理
としきい値を変更することにより、簡単に実現すること
が可能であるという効果を有している。
【００４５】また、本発明の第３の実施の形態のUWパタ
ン検出装置は、UWパタンの１シンボル内に全て同じ値の
ビットを割当てている場合に対して、一致ビット数検出
回路を変更することによって、回路規模を削減すること
が可能であるという効果を有している。
ン検出装置は、UWパタンの１シンボル内に全て同じ値の
ビットを割当てている場合に対して、一致ビット数検出
回路を変更することによって、回路規模を削減すること
が可能であるという効果を有している。
【００４６】また本発明の第４の実施の形態のUWパタン
検出装置は、下位ビット側に時間調整用の遅延回路（D-
FF）を挿入することにより、一致ビット数検出回路から
入力された一致ビット数の全ビットを同時に加算する、
すなわちパイプライン処理で実現し、高速のシンボル
(ビット)レートにおいても実時間処理を可能にするとい
う効果を有している。
検出装置は、下位ビット側に時間調整用の遅延回路（D-
FF）を挿入することにより、一致ビット数検出回路から
入力された一致ビット数の全ビットを同時に加算する、
すなわちパイプライン処理で実現し、高速のシンボル
(ビット)レートにおいても実時間処理を可能にするとい
う効果を有している。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の既知パタン検出装
置の構成を示すブロック図、
置の構成を示すブロック図、
【図２】本発明の第１の実施の形態の一致ビット数検出
回路の真理値表を示す図、
回路の真理値表を示す図、
【図３】本発明の第１の実施の形態の一致ビット数検出
回路の構成を示すブロック図、
回路の構成を示すブロック図、
【図４】本発明の第２の実施の形態の既知パタン検出装
置の構成を示すブロック図、
置の構成を示すブロック図、
【図５】本発明の第３の実施の形態の一致ビット数検出
回路の真理値表を示す図、
回路の真理値表を示す図、
【図６】本発明の第３の実施の形態の一致ビット数検出
回路の構成を示すブロック図、
回路の構成を示すブロック図、
【図７】図１に示した加算器の詳細な構成を示すブロッ
ク図、
ク図、
【図８】本発明の第４の実施の形態の既知パタン検出装
置の構成、即ちパイプライン処理を実現する加算器の構
成を示すブロック図、
置の構成、即ちパイプライン処理を実現する加算器の構
成を示すブロック図、
【図９】従来の第１の既知パタン検出装置の構成を示す
ブロック図、
ブロック図、
【図１０】従来から使用されているフレームフォーマッ
トを示す図、
トを示す図、
【図１１】従来の第１の既知パタン検出装置の動作を説
明するための図、
明するための図、
【図１２】従来の第２の既知パタン検出装置の構成を示
すブロック図、
すブロック図、
【図１３】従来の第３の既知パタン検出装置の構成を示
すブロック図である。
すブロック図である。
３、７、13、19、25 一致ビット数検出回路 203、207、213、219、225 一致ビット数検出回路 ５、11、17、23、205、211、217、223、402、407、410
D-FF 415、420、423、428、433、438、441、502、507、510
D-FF 512、517、520、525、528、532、534、537、543、545
D-FF 548、553、555、557、560、564、567、570、572、576
D-FF 578、581、585、589、605、611、617、623、705、712
D-FF 719、726、805、812、819、826、831、839、846、853
D-FF 860、862 D-FF ９、15、21、27、209、215、221、227、609 加算器 615、621、627、710、717、724、731、810 加算器 817、824、833、844、851、858、867、869 加算器 105、106、107、108、308、703、708、715、722、729
EXOR 803、808、815、822、829、837、842、849、856、865
EXOR 109、112、241、314 OR 110、111、233、235、237、239 AND 304、306、310、312 AND 229、231、871 比較器 405、413、418、426、431、436、444、447、450、453
全加算器 505、515、523、530、541、551、562、574、583、591
全加算器 602、607、613、619、625 係数付き乗算器
D-FF 415、420、423、428、433、438、441、502、507、510
D-FF 512、517、520、525、528、532、534、537、543、545
D-FF 548、553、555、557、560、564、567、570、572、576
D-FF 578、581、585、589、605、611、617、623、705、712
D-FF 719、726、805、812、819、826、831、839、846、853
D-FF 860、862 D-FF ９、15、21、27、209、215、221、227、609 加算器 615、621、627、710、717、724、731、810 加算器 817、824、833、844、851、858、867、869 加算器 105、106、107、108、308、703、708、715、722、729
EXOR 803、808、815、822、829、837、842、849、856、865
EXOR 109、112、241、314 OR 110、111、233、235、237、239 AND 304、306、310、312 AND 229、231、871 比較器 405、413、418、426、431、436、444、447、450、453
全加算器 505、515、523、530、541、551、562、574、583、591
全加算器 602、607、613、619、625 係数付き乗算器
Claims (4)
- 【請求項１】 複数ビット／１シンボルの多値変調方式
を用いた受信シンボルの既知パタンを検出する受信機に
おいて、受信シンボルと既知パタンの１シンボル中の一
致ビット数を検出する一致ビット数検出回路と、前記検
出結果を遅延させる遅延回路と、既知パタン長分の前記
検出結果を加算する加算回路とを備えたことを特徴とす
る既知パタン検出装置。 - 【請求項２】 既知パタンのビット数がＬで、検出しき
い値がＮthの場合において、既知パタン検出出力値がＮ
th以上の場合に通常の既知パタンが検出されたと判定
し、既知パタン検出出力値が(Ｌ−Ｎth)以下の場合に反
転された既知パタンが検出されたと判定することを特徴
とする請求項１記載の既知パタン検出装置。 - 【請求項３】 既知パタンの１シンボル中のビットを全
て同じ値にした場合において、前記一致ビット数検出回
路は受信シンボルの最上位ビットを既知パタンの１シン
ボル中のビットと一致するか判定し、受信シンボルの下
位ビットを受信シンボルの最上位ビットと一致するか判
定することにより一致ビット数を検出することを特徴と
する請求項１または請求項２のいづれかに記載の既知パ
タン検出装置。 - 【請求項４】 前記一致ビット数検出回路から入力され
た一致ビット数を加算する加算器と、伝播遅延を調整す
る遅延回路を具備した前記加算回路において、下位ビッ
ト側に時間調整用の遅延回路を挿入することにより、前
記一致ビット数検出回路から入力された一致ビット数の
全ビットを同時に加算することを特徴とする請求項１ま
たは請求項２のいづれかに記載の既知パタン検出装置。
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