JP3334027B2 - High breakdown voltage horizontal semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、主として半導体
スイッチング素子の耐圧設計に係わるもので、特に電極
配線等の影響を低減した構造をもつ高耐圧横型半導体装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a withstand voltage design of a semiconductor switching element, and more particularly to a high withstand voltage lateral semiconductor device having a structure in which the influence of electrode wiring and the like is reduced.

【０００２】[0002]

【従来の技術】高耐圧の出力回路とこれを駆動するため
の制御回路（一般的に，制御回路の印加電圧はグランド
電位に対して５Ｖである）を、一つの半導体チップ上に
集積化したいわゆる「パワーＩＣ」の分野において、出
力段の素子耐圧が１００〜２００Ｖの範囲では、埋め込
み層を配したエピタキシャルウエハに接合分離技術を適
用した半導体基板が広く採用されている。（ここで説明
する半導体基板は，ケイ素（シリコンＳｉ）であるが、
炭化ケイ素（ＳｉＣ）等でもよい）。また出力段の素子
耐圧が１００Ｖ程度である場合には安価で最も単純なＣ
Ｚウエハ上に接合分離技術を用いた半導体基板が多用さ
れている。一方、出力段の素子耐圧が２００Ｖ以上の場
合にはＳＯＩウエハを用い誘電体分離技術で各素子間を
分離した半導体基板を用いると理想的ではあるが、ＳＯ
Ｉウエハの価格がＣＺウエハーの３倍強、エピタキシャ
ルウエハの２倍程度であり、かつ、誘電体分離技術にか
かる製造コストは，接合分離の場合の約５倍であり、そ
の出力電流が２５０ｍＡを越えるような特殊用途でのみ
採用されている。2. Description of the Related Art A high breakdown voltage output circuit and a control circuit for driving the same (generally, the applied voltage of the control circuit is 5 V with respect to the ground potential) are integrated on one semiconductor chip. In the field of so-called "power ICs", when the element withstand voltage of the output stage is in the range of 100 to 200 V, a semiconductor substrate in which a junction separation technique is applied to an epitaxial wafer having a buried layer is widely used. (The semiconductor substrate described here is silicon (silicon Si),
Silicon carbide (SiC) or the like may be used). When the element withstand voltage of the output stage is about 100 V, inexpensive and simplest C
Semiconductor substrates using a junction separation technique on a Z wafer are frequently used. On the other hand, when the element withstand voltage of the output stage is 200 V or more, it is ideal to use a semiconductor substrate in which each element is separated by a dielectric isolation technique using an SOI wafer.
The cost of an I-wafer is slightly more than three times that of a CZ wafer and about twice that of an epitaxial wafer, and the manufacturing cost of the dielectric isolation technology is about five times that of the case of junction separation, and the output current is 250 mA. It is used only for special purposes such as exceeding.

【０００３】前記の埋め込みエピタキシャルウエハに接
合分離技術を用いて製作される「パワーＩＣ」の具体的
な応用例として、プラズマディスプレイ用のスキャン側
ドライバＩＣ（ディスプレイ上の画素に画像データを書
き込むためのＩＣ）が有り、定格電圧１５０Ｖ／最大出
力電流４０ｍＡである。図５は一般的な高耐圧横型半導
体装置の要部断面図である。同図は埋め込みエピタキシ
ャルウエハと接合分離技術による素子分離をした半導体
基板（ｐ基板）にｎチャネルのＭＯＳ−ＦＥＴ（以下、
n-ch MOSFET と記す）を作り込んだ場合の、特に拡散層
及び電極配置に着目して描写した断面図である。As a specific application example of the “power IC” manufactured by using the junction separation technique on the embedded epitaxial wafer, a scan driver IC for a plasma display (for writing image data to pixels on the display) is used. IC), rated voltage 150V / maximum output current 40mA. FIG. 5 is a sectional view of a main part of a general high withstand voltage lateral semiconductor device. The figure shows an n-channel MOS-FET (hereinafter, referred to as “p-substrate”) on a semiconductor substrate (p-substrate) that has been subjected to element isolation by a junction isolation technique with an embedded epitaxial wafer.
FIG. 2 is a cross-sectional view illustrating a case where an n-ch MOSFET is formed), particularly focusing on a diffusion layer and an electrode arrangement.

【０００４】素子分離耐圧を考慮して比抵抗を設定した
ｐ基板１の上部に、高比抵抗のｎエピタキシャル層があ
る。また各部の名称の前に記したｐもしくはｎは、該当
部分の導電型を示している。ｐ基板１とｎ形のエピタキ
シャル層の境界部には，部分的にｐ埋め込み層３および
ｎ埋め込層４があり、これらの上部にはエピタキシャル
層の表面から選択的にｐアイソレーション領域５とｎド
レイン領域６がそれぞれ熱拡散により形成され、各埋め
込み層とつながり、このエピタキシャル層は素子を形成
するｎエピ層２と分離領域となるｎエピ層２ａに分かれ
る。ここではエピ層とはｎドレイン領域６とｐアイソレ
ーション領域５を拡散した後のエピタキシャル層のこと
をいう。この熱拡散工程でｐ埋め込み層３およびｎ埋め
込層４からエピタキシャル層にｐ形およびｎ形不純物が
拡散して埋め込み層が拡大する。結果的に素子を形成す
るｎエピ層２は、ｐアイソレーション領域５とｐ埋め込
み層３で分断された構造となる。ｎドレイン領域６で周
囲を取り囲まれたｎエピ層２の表面には、ｐウェル領域
７が設けられ、さらにｐウェル領域７を突き抜けること
無しにｎソース領域８が形成されている。またｎエピ層
２とｎソース領域８を挟む半導体上部には、図示されて
いない薄いゲート絶縁膜を介してゲート電極９が配置さ
れ、ｐウェル領域７とｎソース領域８を同時にコンタク
トをしたソース電極１０およびｎドレイン領域６とコン
タクトをしたドレイン電極１１がそれぞれ配置されてい
る。またｐ基板１の電位を固定するために、ｐアイソレ
ーション領域５にはグランド電極１２がコンタクトして
いる。A high resistivity n-epitaxial layer is provided above p substrate 1 in which the resistivity is set in consideration of the isolation voltage. In addition, p or n described before the name of each part indicates the conductivity type of the corresponding part. A p-buried layer 3 and an n-buried layer 4 are partially provided at the boundary between the p-type substrate 1 and the n-type epitaxial layer. Each of the n drain regions 6 is formed by thermal diffusion and is connected to each buried layer. This epitaxial layer is divided into an n epi layer 2 forming an element and an n epi layer 2a serving as an isolation region. Here, the epi layer refers to an epitaxial layer after the n drain region 6 and the p isolation region 5 are diffused. In this thermal diffusion step, the p-type and n-type impurities diffuse from the p buried layer 3 and the n buried layer 4 into the epitaxial layer, and the buried layer expands. As a result, the n-epi layer 2 forming the element has a structure separated by the p-isolation region 5 and the p-buried layer 3. On the surface of n-epi layer 2 surrounded by n-drain region 6, p-well region 7 is provided, and n-source region 8 is formed without penetrating p-well region 7. A gate electrode 9 is disposed above the semiconductor with n-epi layer 2 and n-source region 8 interposed therebetween with a thin gate insulating film (not shown) interposed therebetween. A drain electrode 11 in contact with the electrode 10 and the n drain region 6 is provided. In order to fix the potential of the p substrate 1, a ground electrode 12 is in contact with the p isolation region 5.

【０００５】図５に示したn-ch MOSFET は、電気回路の
上ではハイサイド側に用いられるもので、ドレイン電極
１１とグランド電極１２は、それぞれ電源電位ＶdHとグ
ランド電位（アース）に固定される（ｐ基板１の露出し
た面に電極を設け、グランド電位に落とす場合もあ
る）。ソース電極１０は他の分離領域に形成された回路
などへと接続され、同様に、ゲート電極９は、他の分離
領域に形成された制御回路と電気的に接続される。ゲー
ト電極およびソース電極の電位は接続された回路構成に
もよるが、グランド電位から電源電位ＶdHの間をゲート
信号の切り換えにより変化しうる（当然、ゲート・ソー
ス間電圧は薄いゲート絶縁膜の性能を劣化させることの
ない様に配慮されなければならない）。説明を明確にす
るために、低い電位の状態をＬレベル、高い電位の状態
をＨレベルと呼ぶこととする。The n-ch MOSFET shown in FIG. 5 is used on the high side of an electric circuit, and a drain electrode 11 and a ground electrode 12 are fixed to a power supply potential VdH and a ground potential (earth), respectively. (In some cases, an electrode is provided on the exposed surface of the p-substrate 1 and the potential is lowered to the ground potential). The source electrode 10 is connected to a circuit or the like formed in another isolation region, and similarly, the gate electrode 9 is electrically connected to a control circuit formed in another isolation region. Although the potentials of the gate electrode and the source electrode depend on the connected circuit configuration, the potential between the ground potential and the power supply potential VdH can be changed by switching the gate signal (the gate-source voltage naturally depends on the performance of the thin gate insulating film. Care must be taken not to degrade). For the sake of clarity, a low potential state is called an L level, and a high potential state is called an H level.

【０００６】ドレイン電極１１が電源電位ＶdHに印加さ
れたＨレベルの場合、ｐアイソレーション領域５とｐ埋
め込み層３とｐ基板１およびｎエピ層２ａとｎ埋め込み
層４からなるｐｎ接合部は逆バイアスされた状態となる
ので、半導体内部で空乏層が形成され、耐圧が確保され
る。またゲート電極９およびソース電極１０がＬレベル
の場合にも、ｎドレイン領域６とｎ埋め込層４に囲まれ
るｎエピ層２とｐウェル領域７からなるｐｎ接合部は逆
バイアスされた状態となる。従って、耐圧設計する場合
にはこれら各部分の導電形を決めている不純物濃度や間
隔、形状および半導体表面部分の耐圧構造に留意する必
要がある。When the drain electrode 11 is at the H level applied to the power supply potential VdH, the pn junction formed by the p isolation region 5, the p buried layer 3, the p substrate 1, and the n epi layer 2a and the n buried layer 4 is reversed. Since it is in a biased state, a depletion layer is formed inside the semiconductor, and the breakdown voltage is ensured. Also, when the gate electrode 9 and the source electrode 10 are at the L level, the pn junction composed of the n epi layer 2 and the p well region 7 surrounded by the n drain region 6 and the n buried layer 4 is in a reverse biased state. Become. Therefore, when designing the breakdown voltage, it is necessary to pay attention to the impurity concentration, spacing, shape and the breakdown voltage structure of the semiconductor surface portion which determine the conductivity type of each of these parts.

【０００７】[0007]

【発明が解決しようとする課題】同一チップ内に形成さ
れた素子同士は、それぞれの分離領域（ｐアイソレーシ
ョン領域５とｎエピ層２ａ）の上部をこえて配線材によ
って接続される。当然、半導体部分と配線材が不用意に
接触しない様に層間絶縁膜が配置されている。この様な
分離領域の上部を越えて配線材が配置される部分の耐圧
構造について各種考慮して図５に示す素子を含む「パワ
ーＩＣ」を設計・試作し、１８０Ｖの耐圧を得ることが
できた。The elements formed in the same chip are connected to each other by wiring members over the respective isolation regions (p isolation region 5 and n epi layer 2a). Naturally, the interlayer insulating film is arranged so that the semiconductor portion and the wiring material do not contact carelessly. A "power IC" including the element shown in FIG. 5 is designed and prototyped by variously considering the breakdown voltage structure of the portion where the wiring material is arranged beyond the upper part of the isolation region, and a breakdown voltage of 180 V can be obtained. Was.

【０００８】しかしながら、試作したＩＣを１２５℃の
高温状態での加速試験すると、約３００時間で、２０Ｖ
程度低下することがわかった。この耐圧低下現象を様々
な観点から調査した結果、所謂、「ゲートコントロール
ダイオード構造による劣化現象」であることが判った。
この現象については、エレクトロニクス技術全書３「Ｍ
ＯＳデバイス」（徳山 巍 著 １９７３年８月２０日
初版 (株) 工業調査会出版）の第７章「ｐｎ接合とＭ
ＯＳ構造」に詳しく報告されている。この報告内容は次
の通りである。ｐｎ接合の表面上部にＭＯＳ構造を形成
した場合、ゲート電位の影響で、例えばｐ領域表面部に
反転層が形成された状態でｐｎ接合に長時間逆バイアス
を印加すると、リーク電流の増加がみられるというもの
である（逆電流の大きさで、耐圧を規定するので、リー
ク電流が増えると耐圧低下と判断される）。試作した素
子では、ゲートおよびソースの引き出し配線が、分離領
域の上部に配置される部分が「ゲートコントロールダイ
オード構造」に類似することが分かった。However, when an accelerated test is performed on a prototype IC at a high temperature of 125 ° C., it takes about
It was found to be reduced to some extent. As a result of investigating this withstand voltage reduction phenomenon from various viewpoints, it was found that this phenomenon was a so-called “deterioration phenomenon due to the gate control diode structure”.
Regarding this phenomenon, see Electronics Technology Encyclopedia 3 “M
Chapter 7 "pn junction and M" of "OS Device" (by Tokuyama Wei, first edition published on August 20, 1973, Industrial Research Institute Co., Ltd.)
OS structure ". The contents of this report are as follows. When a MOS structure is formed on the upper surface of the pn junction, if a reverse bias is applied to the pn junction for a long time in a state where an inversion layer is formed on the surface of the p region, for example, the leakage current increases due to the gate potential. (Since the breakdown voltage is defined by the magnitude of the reverse current, it is determined that the breakdown voltage decreases when the leakage current increases.) In the prototype device, it was found that the portion where the gate and source lead wires were arranged above the isolation region was similar to the “gate control diode structure”.

【０００９】図６は高耐圧横型半導体装置で耐圧低下を
招く問題となる箇所の要部構成図で、同図（ａ）は平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した断面
図である。図６において、通常ゲート電極９は、導電性
の良いｐｏｌｙ−Ｓｉ（シート抵抗にして３０〜８０Ω
／□）からなり、これとコンタクトホール１３ｅを介し
て電気的に接続されたゲート配線１４が、ｐアイソレー
ション領域５の上部を横断し制御回路と接続される。ｐ
アイソレーション領域５とｎドレイン領域６もそれぞれ
のコンタクトホール１３ｂ、１３ｃを介してグランド電
極１２及びドレイン電極１１と接続されている。またド
レイン電極１１は、耐圧を得るために設けられたドレイ
ン側のフィールドプレートＡ１５にもコンタクトホール
１３ｄを介して接続されている。このフィールドプレー
トＡ１５は、通常、ゲート電極９と同時に形成されるの
で同じ材料で同じ厚さである。またドレイン電極１１と
グランド電極１２とゲート配線１４は、通常Ａｌ−Ｓｉ
等の金属からなりこれら３つの電極等も同時に形成す
る。同図（ｂ）の断面図はＡ−Ａ線に沿ってカットした
様子を示している。半導体の表面には、ＬＯＣＯＳ酸化
膜１６が配置され、次にドレイン側のフィールドプレー
トＡ１５、さらに層間絶縁膜１７（通常、減圧ＣＶＤ装
置を用いてＢＰＳＧ膜を形成する）、ゲート配線１４が
積層されている。実際の素子はさらにファイナルパッシ
ベーション膜で覆われるが、ここでは直接関係がないの
で省略している。半導体表面層には、ｐアイソレーショ
ン領域５に重なる様にｐオフセット領域１８が設けられ
ている。これも、耐圧を確保する目的で導入したもので
ある。ＬＯＣＯＳ酸化膜１６を形成する以前にレジスト
マスクで選択的にイオン注入法で不純物を導入するもの
である。この工程は、図示されていない別の箇所のｐア
イソレーション領域５で囲まれたｎエピ層２ａ上に形成
する高耐圧のｐチャネルＭＯＳ−ＦＥＴを構成するため
にも必要なので、必ずしも製造コストの増加にはならな
いが、兼用すると、耐圧設計に最適な不純物導入量及び
拡散深さを選べない。ここでは、表面のホール（正孔）
濃度が１×１０¹⁶〔atm/cm³ 〕で深さを２．０μｍとし
た。従って、設計要素はｐアイソレーション領域からの
はみ出した寸法のみである。FIGS. 6A and 6B are diagrams showing the main parts of a high breakdown voltage lateral semiconductor device which may cause a decrease in breakdown voltage. FIG. 6A is a plan view, and FIG. It is sectional drawing cut | disconnected by the A line. In FIG. 6, the normal gate electrode 9 is made of poly-Si having good conductivity (a sheet resistance of 30 to 80 Ω).
/ □), and a gate wiring 14 electrically connected thereto via a contact hole 13e traverses over the p isolation region 5 and is connected to a control circuit. p
The isolation region 5 and the n-drain region 6 are also connected to the ground electrode 12 and the drain electrode 11 through the respective contact holes 13b and 13c. The drain electrode 11 is also connected via a contact hole 13d to a drain-side field plate A15 provided for obtaining a withstand voltage. Since the field plate A15 is usually formed simultaneously with the gate electrode 9, it is made of the same material and has the same thickness. The drain electrode 11, the ground electrode 12, and the gate wiring 14 are usually made of Al-Si
These three electrodes are formed at the same time. The cross-sectional view of FIG. 3B shows a state cut along the line AA. On the surface of the semiconductor, a LOCOS oxide film 16 is arranged, and then a field plate A15 on the drain side, an interlayer insulating film 17 (typically, a BPSG film is formed by using a low pressure CVD apparatus), and a gate wiring 14 are laminated. ing. The actual device is further covered with a final passivation film, but is omitted here since it has no direct relation. In the semiconductor surface layer, a p-offset region 18 is provided so as to overlap with the p-isolation region 5. This is also introduced for the purpose of ensuring the withstand voltage. Before the LOCOS oxide film 16 is formed, an impurity is selectively introduced by an ion implantation method using a resist mask. This step is also necessary to form a high-breakdown-voltage p-channel MOS-FET formed on the n-epi layer 2a surrounded by the p-isolation region 5 in another place (not shown), so that the manufacturing cost is not necessarily reduced. Although it does not increase, if it is also used, it is not possible to select the optimum impurity introduction amount and diffusion depth for the breakdown voltage design. Here, holes (holes) on the surface
The concentration was 1 × 10 ¹⁶ [atm / cm ³ ] and the depth was 2.0 μm. Therefore, the design element is only the dimension protruding from the p-isolation region.

【００１０】ＬＯＣＯＳ酸化膜１６と層間絶縁膜１７の
厚さは、それぞれ０．７μｍ、１．３μｍである。ｐオ
フセット領域１８の上部にもこれらの絶縁膜を介してゲ
ート配線１４が配置されており、この部分がＭＯＳ構造
をしている。しかも、ドレイン電極１１−グランド電極
１２間に高い逆バイアス電圧が印加された状態でも、ゲ
ート配線９は、ＬレベルとＨレベルの電位をくりかえす
ので、劣化現象がおこると考えられる。The thicknesses of the LOCOS oxide film 16 and the interlayer insulating film 17 are 0.7 μm and 1.3 μm, respectively. The gate wiring 14 is also arranged above the p-offset region 18 via these insulating films, and this part has a MOS structure. In addition, even when a high reverse bias voltage is applied between the drain electrode 11 and the ground electrode 12, the gate wiring 9 repeats the L-level and H-level potentials, and it is considered that a deterioration phenomenon occurs.

【００１１】劣化の対策として、先ず、ＬＯＣＯＳ酸化
膜１６と層間絶縁膜１７の厚さを厚くすることが考えら
れるが、定格電圧１５０Ｖの３分の２である１００Ｖで
の加速試験でも劣化が観測されることから、単純には、
トータル膜厚を３μｍよりも大きくしなければならな
く、事実上、量産レベルでの製造は不可能である。次の
対策として、グランド側にもフィールドプレートＢ１９
を設けた場合を想定した。As a countermeasure against the deterioration, it is conceivable to first increase the thickness of the LOCOS oxide film 16 and the interlayer insulating film 17, but the deterioration is observed even in the accelerated test at 100V which is two thirds of the rated voltage 150V. So, simply
The total film thickness must be larger than 3 μm, and it is practically impossible to manufacture at a mass production level. As a next countermeasure, use a field plate B19 on the ground side.
Is assumed.

【００１２】図７はドレイン電極側とグランド電極側の
双方にフィールドプレートを設けた断面図である。フィ
ールドプレートＢ１９は、図示されていないグランド電
極１２およびｐアイソレーション領域５と接続してお
り、ｐアイソレーション領域５と常に同じ電位であり、
ＭＯＳ構造による反転層の形成はない（上部のゲート配
線１４から半導体表面がフィールドプレートＡ、Ｂによ
りシールドされている）。この構造で、改めて耐圧設計
を行い条件を絞り込んで、２次試作をした。FIG. 7 is a sectional view in which field plates are provided on both the drain electrode side and the ground electrode side. The field plate B19 is connected to the ground electrode 12 and the p-isolation region 5 (not shown), and is always at the same potential as the p-isolation region 5.
No inversion layer is formed by the MOS structure (the semiconductor surface is shielded by the field plates A and B from the upper gate wiring 14). With this structure, a pressure resistance design was performed again and the conditions were narrowed down, and a second prototype was manufactured.

【００１３】図８は耐圧計算に用いたデバイスシミュレ
ーションの基本モデルと計算結果の例で、同図（ａ）は
計算に用いた素子の断面図、同図（ｂ）は計算による電
子濃度分布、同図（ｃ）は計算による正孔濃度分布であ
る。同図（ａ）は計算領域を表しており、全体の半導体
領域の大きさを幅３０μｍ、厚さ３５μｍとし、ｎエピ
層２の表面部からは、ｐアイソレーション領域５とｎド
レイン領域６が１５．２μｍの間隔を隔てて配置され、
それぞれには、グランド電位（アース電位）とＶdHの電
位を与える電極を設けた。また半導体表面には厚さ２μ
ｍの絶縁膜（シリコン酸化膜を想定）を介してゲート電
極９を設けた。これは実際の素子ではゲート配線を模し
ており、このゲート電極９の電位ＶGLは、自由に設定で
きる様にした。またｎエピ層２ａの厚さを１４μｍ、内
部に各埋め込み層を配置した。ｐ基板１の厚さは、２１
μｍで、この値は実際と大きく異なるが、空乏層がこれ
ほど広がらないことがすでに分かっており、耐圧計算に
与える影響はない。図８（ｂ）、（ｃ）は、Ｂ視野方向
から見た熱平衡状態（温度３００Ｋ）の電子およびホー
ル密度分布を表している。電子の最大密度は５．０×１
０¹⁹〔atm/cm³〕でホールの最大密度は５．０×１０
¹⁹[atm/cm³] とした。またｎエピ層２、２ａの電子密度
は１. ０×１０¹⁵[atm/cm³] 、またｐ基板１の正孔密度
は５．５×１０ ¹⁴[atm/cm³] とした。ｐ基板１の厚さ以
外は，試作した素子と同じである。FIG. 8 shows a device simulation used for withstand voltage calculation.
Figure (a) shows an example of the basic model of the solution and the calculation results.
The cross-sectional view of the element used for the calculation, and FIG.
(C) is a calculated hole concentration distribution.
You. FIG. 3A shows a calculation area, and the entire semiconductor is shown.
The size of the region is 30 μm in width and 35 μm in thickness.
From the surface of the layer 2, the p-isolation region 5 and the n-
Rain regions 6 are arranged at an interval of 15.2 μm,
Each has a ground potential (earth potential) and VdH
An electrode for providing a position was provided. The semiconductor surface has a thickness of 2μ.
gate voltage through an insulating film (assuming a silicon oxide film)
A pole 9 was provided. This mimics the gate wiring in an actual device
The potential VGL of the gate electrode 9 can be freely set.
I did it. The thickness of the n-epi layer 2a is 14 μm,
Each buried layer was arranged in the portion. The thickness of the p substrate 1 is 21
μm, this value differs greatly from the actual value, but the depletion layer
It is already known that it does not spread as much as
Has no effect. 8 (b) and 8 (c) show the B view direction.
And home in thermal equilibrium state (temperature 300K)
Represents the density distribution. Maximum electron density is 5.0 × 1
0¹⁹(Atm / cm^ThreeAnd the maximum density of the holes is 5.0 × 10
¹⁹[atm / cm^Three] The electron density of the n-epi layers 2 and 2a
Is 1.0 × 10^Fifteen[atm / cm^Three], And the hole density of p substrate 1
Is 5.5 × 10 ¹⁴[atm / cm^Three] less than the thickness of p substrate 1
Outside is the same as the prototype device.

【００１４】図９はフィールドプレートがない場合のキ
ャリア濃度分布図で、同図（ａ）はＶGL＝０のＬレベル
での電位の鳥瞰図、同図（ｂ）ＶGL＝０のＬレベルでの
等電位線図、同図（ｃ）はＶGL＝ＶdHのＨレベルでの電
位の鳥瞰図、同図（ｄ）はＶGL＝ＶdHのＨレベルでの等
電位線図である。尚、鳥瞰図で示された電位の範囲は０
〜２００Ｖであり、一本あたりの等電位線は２０Ｖであ
る。同図（ａ）、（ｂ）はＶGL＝０Ｖに固定しＶdHを１
Ｖきざみで上昇させ、アバランシェ電流が流れ出す直前
の様子である。この時ＶdH＝１１３Ｖであり、この値を
分離耐圧の設計値とした。 同様に、同図（ｃ）、
（ｄ）はＶGL＝ＶdHの場合で、ＶdH＝１１８Ｖが設計耐
圧である。鳥瞰図から、ＶGLがＶdHと同様に上昇してい
ることが分かる。また等電位線が詰まっている箇所がｎ
エピ層２ａとｎドレイン領域６の表面境界部からｎエピ
層２とｐアイソレーション領域５の表面境界部へと移動
している事がわかる。FIG. 9 is a carrier concentration distribution diagram when there is no field plate. FIG. 9A is a bird's-eye view of the potential at the L level of VGL = 0, and FIG. 9B is a bird's-eye view of the potential at the L level of VGL = 0. FIG. 4C is a bird's-eye view of the potential at the H level of VGL = VdH, and FIG. 4D is an equipotential diagram of the potential at the H level at VGL = VdH. The range of the potential shown in the bird's eye view is 0.
２００200V, and the equipotential line per line is 20V. FIGS. 7A and 7B show that VGL is fixed to 0 V and VdH is set to 1;
This is a state immediately before the avalanche current starts to flow by increasing the voltage in increments of V. At this time, VdH = 113 V, and this value was used as a design value of the isolation withstand voltage. Similarly, FIG.
(D) is the case where VGL = VdH, where VdH = 118V is the design withstand voltage. From the bird's eye view, it can be seen that VGL has risen in the same manner as VdH. The place where the equipotential lines are clogged is n
It can be seen that the surface moves from the surface boundary between the epi layer 2a and the n drain region 6 to the surface boundary between the n epi layer 2 and the p isolation region 5.

【００１５】図１０は図７に相当したフィールドプレー
トＡ、Ｂを設置した場合での計算例で、同図（ａ）は素
子断面図とＶGL＝０のＬレベルでの２次元の電位分布
図、同図（ｂ）は素子断面図とＶGL＝ＶdHのＨレベルで
の２次元の電位分布図である。等電位線の本数が増え，
またｎエピ層２ａ表面に移動していることが分かる。ま
たフィールドプレートＡは主にＶGLがＬレベルの場合
に、フィールドプレートＢはＶGLがＨレベルの場合に効
果を発揮する事が分かる。FIG. 10 is a calculation example in the case where the field plates A and B corresponding to FIG. 7 are installed. FIG. 10A is a sectional view of the element and a two-dimensional potential distribution diagram at the L level of VGL = 0. FIG. 4B is a sectional view of the element and a two-dimensional potential distribution diagram at the H level of VGL = VdH. The number of equipotential lines increased,
It can also be seen that it has moved to the surface of the n-epi layer 2a. Also, it can be seen that the field plate A is effective mainly when VGL is at the L level, and the field plate B is effective when VGL is at the H level.

【００１６】図１１はフィールドプレートＡ、Ｂの長さ
と分離耐圧の関係を示す図である。前記の様な計算か
ら、フィールドプレートの長さは、図７の様にｎドレイ
ン領域６からｎエピ側２ａへ突き出た長さをＬ_FPD 、ｐ
アイソレーション領域５から突き出た長さをＬ_FPI とし
た。条件として、Ｌ_FPD ＝４μｍ，ＶGL＝ＶdHの場合
で、横軸にＬ_FPI 、縦軸に分離耐圧をとり、計算結果を
○印で示した。参考までにフィールドプレートＢが無い
場合と、最初の試作の様にｐオフセット領域を設けた場
合の結果も示している。Ｌ_FPI ＝３〜６μｍでは、ほぼ
ＶdH＝１８０Ｖの値を示し、最初の試作のレベルが得ら
れる事が計算結果から分かった。フィールドプレートＢ
を設けることにより、図９の等電位線からも分かる様に
ｐｎ接合部に反転層が出来ないので、耐圧低下も防止す
る事が期待出来る。そこで前記結果に基づいて、Ｌ_FPI
＝４μｍ、Ｌ_FPD ＝４μｍのフィールドプレートを持つ
２次試作を行っい、その結果を図１０中の×印（平均
値）と最大値、最小値をエラーバーで示した。同図から
分かるように、平均値はほぼ設計値通りであるが，ばら
つきが最初の試作と比べ大きいことが分かった。１６０
Ｖ以上を良品としているので約１０％が不良品となり、
この時点で歩留りが低下することが判明した。ばらつき
に違いがでた理由として、ｐ基板１の比抵抗のばらつき
によって、同基板内の空乏層の拡がり方に違いを来た
し、結果として微妙に表面の電圧分布に影響したと考え
られる。ｐオフセット領域１８を設けた場合は、この揺
らぎに対して冗長性が高いと考えられる。FIG. 11 is a diagram showing the relationship between the lengths of the field plates A and B and the separation withstand voltage. From the above calculation, the length of the field plate is L _FPD , p which is the length protruding from the n drain region 6 to the n epi side 2a as shown in FIG.
The length protruding from the isolation region 5 was defined as _LFPI . As conditions, when L _FPD = 4 μm and VGL = VdH, L _{FPI is} plotted on the abscissa and separation breakdown voltage is plotted on the ordinate, and the calculation results are indicated by ○. For reference, the results of the case where there is no field plate B and the case where the p offset region is provided as in the first trial production are also shown. When L _FPI = 3 to 6 μm, a value of almost VdH = 180 V was obtained, and it was found from the calculation results that the level of the first prototype was obtained. Field plate B
Since no inversion layer can be formed at the pn junction as can be seen from the equipotential lines in FIG. 9, it can be expected that the breakdown voltage can be prevented from lowering. Therefore, based on the above results, L _FPI
= 4 μm, L _FPD = 4 μm A secondary trial was made with a field plate, and the results are indicated by x marks (average values) and the maximum and minimum values in FIG. 10 by error bars. As can be seen from the figure, the average value is almost as designed, but the variation is larger than that of the first prototype. 160
Approximately 10% is defective because V or higher is a good product.
At this point it was found that the yield was reduced. It is considered that the reason for the difference is that the variation of the specific resistance of the p-substrate 1 causes a difference in how the depletion layer in the p-substrate 1 spreads, resulting in a slight influence on the voltage distribution on the surface. When the p-offset region 18 is provided, it is considered that the fluctuation has a high redundancy.

【００１７】フィールドプレート構造では、間隔を拡げ
ることで、この不具合を回避可能であるが、チップ面積
が増加するので不利である。また、特開平３−２１１７
７１号公報などで開示されているように、フィールドプ
レートにもｐオフセット領域１８を配置した場合と同様
な効果を持たせるために，高抵抗のｐｏｌｙ−Ｓｉで、
これを成す例が示されており、この構造を応用すること
も考えられが、この場合はゲート電極９と同時に作製す
ることが出来ないので、製造コストの増加につながると
いう不具合が生じる。In the field plate structure, this problem can be avoided by increasing the interval, but it is disadvantageous because the chip area increases. Also, Japanese Patent Application Laid-Open No. Hei 3-2117
As disclosed in Japanese Patent Publication No. 71-71 and the like, in order to provide the same effect as the case where the p-offset region 18 is arranged also in the field plate, a high-resistance poly-Si is used.
An example of this is shown, and this structure may be applied. However, in this case, since the gate electrode 9 cannot be manufactured at the same time, there is a problem that the manufacturing cost is increased.

【００１８】この発明は，前記の課題を解決して、製造
コストの増加なしに、高耐圧で、且つ、劣化の無い高耐
圧横型半導体装置を提供することを目的としている。ま
た、場合によっては、高耐圧横型半導体装置の小型化を
図ることも目的の一つである。An object of the present invention is to solve the above-mentioned problems and to provide a high breakdown voltage lateral semiconductor device having a high breakdown voltage and no deterioration without increasing the manufacturing cost. In some cases, another object is to reduce the size of the high breakdown voltage lateral semiconductor device.

【００１９】[0019]

【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の第１半導体層の一主面に第１半導体
層より高濃度の第１導電形の第１領域および第２導電形
の第２領域が所定の間隔を隔て形成され、第１半導体
層、第１領域および第２領域のそれぞれの表面に一括し
て第２導電形の第２半導体層が積層され、第２半導体層
の表面から第１領域に達する第１導電形の分離領域およ
び第２領域に達する第２導電形の第３領域が形成され、
第１半導体層、分離領域および第３領域に囲まれる第４
領域および第２領域、第３領域に囲まれる第５領域が形
成される接合分離基板の第２領域、第３領域および第５
領域にＭＯＳデバイスが形成される横型半導体装置にお
いて、該接合分離基板の表面に絶縁膜が選択的に形成さ
れ、第４領域上の絶縁膜の表面に金属配線が形成され、
分離領域および第３領域上の絶縁膜内に第１導電膜およ
び第２導電膜がそれぞれ埋め込まれ、第１導電膜が絶縁
膜を貫通して分離領域と選択的に固着され、第２導電膜
が絶縁膜を貫通して第３領域と選択的に固着され、且つ
少なくとも前記金属配線の下の第４領域の表面層に第１
導電形の第６領域が形成される構成とする。この第６領
域が第４領域全周に亘って形成されるとよい。また第５
領域に複数個のＭＯＳデバイスが形成される場合には、
第６領域が分離して形成されると効果的である。さらに
この第６領域の電位を浮遊電位とすることで第４領域で
の電界強度を弱めることができる。In order to achieve the above object, the first region of the first conductivity type having a higher concentration than the first semiconductor layer and the first region are formed on one principal surface of the first semiconductor layer of the first conductivity type. A second region of the two conductivity type is formed at a predetermined interval, and a second semiconductor layer of the second conductivity type is stacked on the respective surfaces of the first semiconductor layer, the first region, and the second region at a time. Forming an isolation region of the first conductivity type reaching the first region from the surface of the second semiconductor layer and a third region of the second conductivity type reaching the second region;
A fourth semiconductor layer surrounded by the first semiconductor layer, the isolation region and the third region;
Region, the second region, and the fifth region surrounded by the third region are formed.
In a lateral semiconductor device in which a MOS device is formed in a region, an insulating film is selectively formed on a surface of the junction isolation substrate, and a metal wiring is formed on a surface of the insulating film on a fourth region.
A first conductive film and a second conductive film are respectively buried in the insulating film on the isolation region and the third region, and the first conductive film penetrates the insulating film and is selectively fixed to the isolation region. Is selectively fixed to the third region through the insulating film, and at least a first layer is formed on a surface layer of the fourth region below the metal wiring.
The configuration is such that a sixth region of the conductivity type is formed. The sixth region may be formed over the entire periphery of the fourth region. Also the fifth
When a plurality of MOS devices are formed in the region,
It is effective if the sixth region is formed separately. Further, by setting the potential of the sixth region to a floating potential, the electric field intensity in the fourth region can be reduced.

【００２０】この構成にすると、少なくともｐｎ接合の
上部に位置する領域まで、電位がある固定電位であるフ
ィールドプレートを配置することで、更に上部に位置し
電位が大きく変化する配線等の影響を遮断するととも
に、ｐｎ接合部に例えば反転層が形成される等の現象が
無くなるので、劣化を防ぐことが可能である。またｎエ
ピ層表面部の電圧分布を均等にする為に、浮遊電位とな
るｐ−領域を設けた。フィールドプレートとｐ−領域の
両方の働きにより高耐圧に適用可能な分離間距離を縮め
る効果がある。According to this structure, the field plate having a fixed potential is arranged at least up to the region located above the pn junction, so that the influence of the wiring located further above and having a large change in potential is cut off. At the same time, since a phenomenon such as formation of an inversion layer at the pn junction is eliminated, deterioration can be prevented. In order to equalize the voltage distribution on the surface of the n-epi layer, a p-region serving as a floating potential was provided. The action of both the field plate and the p-region has the effect of reducing the separation distance applicable to high breakdown voltage.

【００２１】またｐ−領域を分離領域に円形上に不連続
に配置することで、常に該当する部分の電圧分布が自然
と自己整合する様に決定されるので、冗長性に優れたも
のとなる。またこの特性を利用することで、高耐圧素子
でも一つの分離領域に複数の素子を形成することが可能
となり、全体的に分離領域の面積を小さくすることが可
能になった。Further, by arranging the p- region discontinuously in a circular shape in the separation region, the voltage distribution of the corresponding portion is always determined so as to be self-aligned, and therefore, the redundancy is excellent. . Also, by utilizing this characteristic, a plurality of elements can be formed in one isolation region even with a high breakdown voltage element, and the area of the isolation region can be reduced as a whole.

【００２２】[0022]

【発明の実施の形態】図１はこの発明の第１の実施例の
要部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ線で切断した断面図である。図中の番号
は，従来の構造と同じものについては，同じ番号を用
い、また同図（ａ）では層間絶縁膜は省略されている。
図７の従来構造と異なる主な点はｐ低濃度領域２０をｎ
ドレイン領域６とｐアイソレーション領域とに挟まれる
ｎエピ層２の表面層に形成し、ｐ低濃度領域２０上をゲ
ート配線が横切るようにしたことと、フィールドプレー
トＡ１５とフィールドプレートＢ１９を、ｎドレイン領
域６の上部とｐアイソレーション領域５の上部から分離
領域のｎエピ層２ａにはみ出さないようにしてそれぞれ
配置した点である。またグランド電極１２はコンタクト
ホール１３ａでｐアイソレーション領域６と接続され、
コンタクトホール１３ｂでフィールドプレートＢと接続
される。尚、この実施例ではｐ低濃度領域がｎエピ層２
の全周に亘って配置されているがゲート配線１４下にの
みにｐ低濃度領域２０を設けた場合はゲート配線１４下
以外に配置されるフィールドプレートＡ１５とフィール
ドプレートＢ１９とは図７のようにｎエピ層２ａにはみ
出すよう配置してその長さの最適化を図る必要がある。
また当然、ｐ低濃度領域をｎエピ層２ａの全周に亘って
配置し、且つフィールドプレートＡ１５とフィールドプ
レートＢ１９とを図７のようにｎエピ層２ａにはみ出す
よう配置してその長さを最適化しても勿論よい。またゲ
ート電極９のあるｎエピ層２ａにはＭＯＳデバイスの図
示されていないｐウエル領域やソース領域が形成され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a structural view of a main part of a first embodiment of the present invention, wherein FIG. 1 (a) is a plan view and FIG. 1 (b) is a line AA of FIG. 1 (a). It is sectional drawing cut | disconnected by. The numbers in the figure are the same as those in the conventional structure, and the same numbers are used, and the interlayer insulating film is omitted in FIG.
The main difference from the conventional structure shown in FIG.
It is formed on the surface layer of the n-epi layer 2 interposed between the drain region 6 and the p-isolation region so that the gate wiring crosses over the p-low concentration region 20, and the field plate A15 and the field plate B19 are The point is that they are arranged so as not to protrude from the upper part of the drain region 6 and the upper part of the p-isolation region 5 to the n-epi layer 2a of the isolation region. The ground electrode 12 is connected to the p-isolation region 6 through a contact hole 13a,
The contact hole 13b is connected to the field plate B. In this embodiment, the p-low concentration region is the n-epi layer 2
In the case where the p-low concentration region 20 is provided only under the gate wiring 14, the field plate A15 and the field plate B19 other than under the gate wiring 14 are arranged as shown in FIG. It is necessary to optimize the length by arranging it so as to protrude into the n-epi layer 2a.
Naturally, the p-low concentration region is arranged all around the n-epi layer 2a, and the field plate A15 and the field plate B19 are arranged so as to protrude into the n-epi layer 2a as shown in FIG. Of course, it may be optimized. In the n-epi layer 2a having the gate electrode 9, a p-well region and a source region (not shown) of the MOS device are formed.

【００２３】図２はこの発明の耐圧計算結果を示し、同
図（ａ）はＶGL＝０〔Ｖ〕の場合の電位の鳥瞰図、同図
（ｂ）はＶGL＝０〔Ｖ〕の場合の等電位線図、同図
（ｃ）はＶGL＝０〔Ｖ〕の場合のアバランシェキャリア
の生成量の分布図、同図（ｄ）はＶGL＝ＶdHの場合の電
位の鳥瞰図、同図（ｅ）はＶGL＝ＶdHの場合の等電位線
図、同図（ｆ）はＶGL＝ＶdHの場合のアバランシェキャ
リアの生成量の分布図である。尚、ここで鳥瞰図で示し
た電位の範囲は０〜２００Ｖであり、一本当たりの等電
位線は２０Ｖであり、キャリアの生成量の範囲は１０¹⁷
〜１０²² [atm/cm³]である。2A and 2B show the results of the withstand voltage calculation of the present invention. FIG. 2A shows a bird's-eye view of the potential when VGL = 0 [V], and FIG. 2B shows the potential when VGL = 0 [V]. (C) is a distribution diagram of avalanche carrier generation amount when VGL = 0 [V], (d) is a bird's-eye view of potential when VGL = VdH, and (e) is a potential diagram. The equipotential diagram when VGL = VdH, and FIG. 7F is a distribution diagram of the avalanche carrier generation amount when VGL = VdH. The range of the potential shown in the bird's-eye view here is 0 to 200 V, the equipotential line per line is 20 V, and the range of the amount of generated carriers is 10 ¹⁷
10 to ²² [atm / cm ³ ].

【００２４】図２において、同図（ａ）〜同図（ｃ）の
ＶGL＝０〔Ｖ〕の場合は、従来のｐオフセット領域を設
け最適化した場合とほとんど違いが無く、浮遊電位でも
同様な効果があることが分かった。これは、例えば縦型
素子に於ける耐圧構想に広く用いられるガードリングと
同じである。アバランシェキャリアの発生箇所はｎドレ
イン領域６とｎエピ層２ａの表面部およびｎ埋め込み層
４とｐ基板１の各境界部分の２箇所であることが分か
り、表面構造が最適化されている。尚、このときの分離
耐圧の設計値は１９２Ｖである。In FIG. 2, when VGL = 0 [V] in FIGS. 2A to 2C, there is almost no difference from the case where the conventional p offset region is provided and optimized, and the same applies to the floating potential. It turned out that there was an effect. This is the same as, for example, a guard ring widely used for a withstand voltage concept in a vertical element. It can be seen that avalanche carriers are generated at two locations: the n-drain region 6 and the surface of the n-epi layer 2a and the boundary between the n-buried layer 4 and the p-substrate 1, and the surface structure is optimized. In this case, the design value of the separation withstand voltage is 192 V.

【００２５】次に、同図（ｄ）〜同図（ｆ）のＶGL＝Ｖ
dHの場合は、アバランシェキャリアの発生箇所が、ｐア
イソレーション領域５とｎエピ層２の表面部およびｎ埋
め込み層４とｐ基板１の各境界部分になっている。この
時の分離耐圧の設計値は１８９Ｖであった。詳しくみる
と，表面部のピーク箇所は、ｎエピ層２ａに当たり、フ
ィールドプレートＢ１９を配置することで、ｐアイソレ
ーション領域５の部分の電界強度は弱められていること
が分かる。一方、ｐ低濃度領域２０はおよそ１２０Ｖか
ら１８０Ｖの間の電位になっている。従って、上部にあ
るゲート配線９との電位差は９〜６９Ｖである。これで
は２μｍの絶縁膜を通してｐアイソレーション領域の表
面層に充分な反転層を形成させることは出来ないと考え
られる。ちなみに、従来のｐオフセット領域を有する構
造の様にｐオフセット領域１８がｐアイソレーション領
域５と連続していれば、電位差は大きいものとなり、何
処かで反転層が形成されると推測できる。Next, VGL = V in FIGS.
In the case of dH, avalanche carriers are generated at the p-isolation region 5 and the surface of the n-epi layer 2 and at the boundary between the n-buried layer 4 and the p-substrate 1. The design value of the separation withstand voltage at this time was 189V. More specifically, it can be seen that the peak portion of the surface portion corresponds to the n-epi layer 2a, and the electric field intensity in the p-isolation region 5 is reduced by disposing the field plate B19. On the other hand, the p-low concentration region 20 has a potential between approximately 120V and 180V. Therefore, the potential difference from the upper gate wiring 9 is 9 to 69V. In this case, it is considered that a sufficient inversion layer cannot be formed on the surface layer of the p-isolation region through the 2 μm insulating film. Incidentally, if the p-offset region 18 is continuous with the p-isolation region 5 as in a conventional structure having a p-offset region, the potential difference becomes large, and it can be assumed that an inversion layer is formed somewhere.

【００２６】この実施例に示す構造は、ｐ低濃度領域２
０の幅とｐアイソレーション領域５からの距離が設計ポ
イントであり、ｐ低濃度領域２０の幅を４．５μｍ〜
５．５μｍの範囲で変化させて試作した場合、ｐ低濃度
領域２０の幅が５μｍで、拡散の位置がｐアイソレーシ
ョン領域の端から１１μｍに設計したものが総合的に特
性を満足することが出来た。先ず、素子の平均耐圧がＬ
レベルの時に１９５Ｖ、Ｈレベルの時に１８７Ｖであっ
た。また１ロット内での素子耐圧の範囲は１６５Ｖ〜２
０５Ｖで、ばらつき具合は最初の試作（従来のｐオフセ
ット構造品）程度であり問題がないことが判った。The structure shown in this embodiment has a p-low concentration region 2
The width of 0 and the distance from the p-isolation region 5 are design points, and the width of the p-low-concentration region 20 is 4.5 μm to
When a prototype is manufactured by changing the range of 5.5 μm, the width of the p-low concentration region 20 is 5 μm, and the diffusion position is designed to be 11 μm from the end of the p-isolation region. done. First, the average withstand voltage of the element is L
It was 195 V at the level and 187 V at the H level. The range of the element breakdown voltage in one lot is 165V to 2V.
At 05V, it was found that the degree of variation was about the first trial production (conventional p-offset structure product) and no problem.

【００２７】図３は１２５℃の高温状態での加速試験
を、従来構造品と本発明品で比較した結果を示してい
る。各試作品とも、初期耐圧が１８０Ｖ程度のものを５
個用意し試験時間による耐圧の平均値をプロットしたも
のである（試験中は，ＶdH＝１５０Ｖを印加したままＬ
レベルとＨレベルを繰り返し、耐圧測定は室温でＬレベ
ルにした時の耐圧をプロットした）。最初の試作品（×
印）では前述した様に３００時間で約２０Ｖの耐圧低下
が見られる。これに対して、フィールドプレートにより
「ゲートコントロールダイオード構造」を阻害した２次
試作品（Ｌ_FLI ＝４μｍ、△印）と本発明品（Ｌ_FPI ＝
０μｍ，○印）では、１０００時間後も顕著な耐圧低下
は見られなかった。しかし２次試作品では初期耐圧のば
らつきが大きいので不可である。また、設計諸元をＬ
_FPI ＝０．５μｍとしｐアイソレーション領域５とｎド
レイン領域６の距離を拡散マスク上２４μｍで拡散後１
４．２μｍ（Ｌ_FPI ＝０μｍでは拡散マスク上２５μｍ
で拡散後１５．２μｍ）、ｐ低濃度領域の幅を４μｍ
（Ｌ_FPI ＝０μｍでは５μｍ）に変更し小型化を図った
素子を試作して同様の加速試験を試みた結果、素子耐圧
の低下は全くみられなかった。尚、素子を製作するとき
のマスク精度は±０．３以下である。FIG. 3 shows the results of an acceleration test at a high temperature of 125 ° C., comparing the conventional structure product with the product of the present invention. For each prototype, use a device with an initial withstand voltage of
The average value of the breakdown voltage according to the test time is plotted. (During the test, Ld is applied while VdH = 150 V is applied.
The level and the H level were repeated, and the withstand voltage measurement plotted the withstand voltage when the L level was set at room temperature). First prototype (×
In the case of (marked), as described above, a breakdown voltage of about 20 V is seen in 300 hours. On the other hand, the second prototype (L _FLI = 4 μm, Δ mark) in which the “gate control diode structure” was inhibited by the field plate and the product of the present invention (L _FPI =
(0 μm, ○), no remarkable decrease in breakdown voltage was observed even after 1000 hours. However, the second prototype is not possible because the variation in the initial breakdown voltage is large. In addition, the design
_FPI = 0.5 μm, the distance between the p-isolation region 5 and the n-drain region 6 is 1 μm after diffusion at 24 μm on the diffusion mask.
4.2 μm (25 μm above the diffusion mask when L _FPI = 0 μm)
15.2 μm after diffusion), the width of the p-low concentration region is 4 μm
(5 μm for L _FPI = 0 μm), and a similar device was prototyped to reduce the breakdown voltage. Incidentally, the mask accuracy when manufacturing the element is ± 0.3 or less.

【００２８】この実施例１では，一つの分離領域に一個
のハイサイド側のn-ch MOSFET を形成した場合で、ｎド
レイン領域６を取り囲む様にｐアイソレーション領域５
を配置しなくてはならず、従って、ｎドレイン領域６−
ｐアイソレーション領域５間の占める面積も大きくな
る。一般に、５Ｖ駆動のロジック回路では比較的大きな
ｐアイソレーション領域５を確保しその中に複数の素子
を形成することで、面積を極力小さくしている。この場
合、５Ｖ程度と電圧が低いために、特別な配慮をしなく
ても分離領域で「ゲートコントロールダイオード構造に
よる劣化現象」は観測されていない。これと同様な構造
を高耐圧横型半導体装置に適用した実施例を次に示す。In the first embodiment, when one high-side n-ch MOSFET is formed in one isolation region, the p-isolation region 5 surrounds the n-drain region 6.
And therefore, the n drain region 6-
The area occupied by p isolation regions 5 also increases. Generally, in a logic circuit driven by 5 V, a relatively large p-isolation region 5 is secured and a plurality of elements are formed therein, thereby minimizing the area. In this case, since the voltage is as low as about 5 V, no "deterioration phenomenon due to the gate control diode structure" is observed in the isolation region without special consideration. An embodiment in which a similar structure is applied to a high breakdown voltage lateral semiconductor device will be described below.

【００２９】図４はこの発明の第２の実施例の要部平面
図である。図中の番号は前記と同じものについては同一
番号とした。また図を見やすくするために、フィールド
プレートＡおよびＢを描写していないが、実際には配置
されている。図面の上下に二つのn-ch MOSFET を組み込
んでいるが、ハイサイド側に用いるので、ドレイン電極
１１とｎドレイン領域６は共通でかまわない。ｎドレイ
ン領域６を取り囲むようにｐアイソレーション領域５が
配置され、ｎドレイン領域６とｐアイソレーション領域
５の間のｎエピ層２ａの表面部分には、ｐ低濃度領域２
０が配置されている。第１の実施例との違いは、ｐ低濃
度領域２０が連続して周囲を取り囲むのではなく、上部
に位置する配線の電位が実際にどの様に変化するのかを
考慮して断続的に設けた点である。尚、ｎドレイン領域
６および図示されていないフィールドプレートＡ１５と
ドレイン電極１１とを接続するコンタクトホール１３ｇ
は図１（ａ）のコンタクトホール１３ｃ、１３ｄを兼ね
ている。またコンタクトホール１３ｈも同様に１３ａ、
１３ｂを兼ねている。FIG. 4 is a plan view of a main part of a second embodiment of the present invention. The numbers in the figure are the same as those described above. Also, the field plates A and B are not shown for easy viewing, but they are actually arranged. Although two n-ch MOSFETs are incorporated in the upper and lower portions of the drawing, the drain electrode 11 and the n-drain region 6 may be common since they are used on the high side. A p-isolation region 5 is arranged so as to surround n-drain region 6, and a p-low-concentration region 2 is provided on a surface portion of n-epi layer 2 a between n-drain region 6 and p-isolation region 5.
0 is arranged. The difference from the first embodiment is that the p-low-concentration region 20 does not continuously surround the periphery, but is provided intermittently in consideration of how the potential of the wiring located at the top actually changes. It is a point. A contact hole 13g for connecting the drain electrode 11 with the n-drain region 6 and a field plate A15 (not shown).
1 also serves as the contact holes 13c and 13d in FIG. Similarly, the contact hole 13h has a contact hole 13a,
13b.

【００３０】当初、実施例１の様に連続したｐ低濃度領
域２０を設けたが、これでは次の様な不具合が生じた。
上下二つのn-ch MOSFET のゲート配線１４及びソース電
極１０を，すべてＬレベルあるいはＨレベルの状態で平
均分離耐圧を測定したところ、それぞれの状態で、１９
５Ｖ及び１８７Ｖと実施例１と同じ結果を得ることが出
来た。しかしながら実際には、上下二つのn-ch MOSFET
は別々のスイッチング状態をとる。１個のn-ch MOSFET
内のゲート配線及びソース電極を同じレベルとして、上
下の各n-ch MOSFET でＬレベル／Ｈレベルを違えて分離
耐圧を測定した結果、設計値の１８７Ｖに対して１８１
Ｖと約６Ｖ低くなる場合がある。これは、隣接して２個
のn-ch MOSFET を配置した場合でも、ｐアイソレーショ
ン領域５をそれぞれのn-ch MOSFET に設けた場合は、完
全に隣の素子の影響は遮断でき、耐圧低下は起こらない
ことから、２個のn-ch MOSFET でできたｐ低濃度領域２
０内の電位が相互干渉するためと考えられる。Initially, a continuous p-low concentration region 20 was provided as in Example 1, but this caused the following problems.
When the average isolation breakdown voltage of the gate wiring 14 and the source electrode 10 of the upper and lower n-ch MOSFETs were all measured at the L level or the H level, the average
5 V and 187 V and the same results as in Example 1 were obtained. However, in practice, two upper and lower n-ch MOSFETs
Take different switching states. One n-ch MOSFET
The gate breakdown voltage and the source electrode in the inside were set to the same level, and the isolation breakdown voltage was measured by changing the L level / H level in each of the upper and lower n-ch MOSFETs.
V and about 6V lower. This is because even if two n-ch MOSFETs are arranged adjacent to each other, if the p-isolation region 5 is provided in each of the n-ch MOSFETs, the influence of the adjacent element can be completely cut off, and the breakdown voltage decreases. Does not occur, the p-low concentration region 2 made of two n-ch MOSFETs
It is considered that potentials within 0 mutually interfere.

【００３１】そこで図４のように、ｐ低濃度領域２０内
の電位の相互干渉を抑えるために、分離した構造とする
と、分離耐圧の低下を防止できた。このとき、電位の高
いドレイン電極１１の下のｐ低濃度領域２０と電位の低
いソース電極１０およびゲート配線１４の下のｐ低濃度
領域２０を分離すると効果がある。さらにドレイン電極
１１、ソース電極１０およびゲート配線の下のｐ低濃度
領域２０をそれぞれ分離しても勿論よい。この場合、ｐ
低濃度領域２０同士の間隔も重要で、最も不純物濃度が
低いｎエピ層２ａの部分に電位が大きく変化する部分を
分担させるとよい。試作した結果、この間隔が５μｍと
すると良好な結果が得られた。こうすることで、上下の
各n-ch MOSFET でＬレベルおよびＨレベルを違えて分離
耐圧を測定したところ、１８５Ｖとなり前回より分離耐
圧が改善した。この第２の実施例で分かるように、複数
個の素子を集積する場合でもｐアイソレーション領域５
の占める面積を大幅に低減することができ、半導体チッ
プの小型化が図れる。Therefore, as shown in FIG. 4, if a separated structure is used in order to suppress the mutual interference of the potentials in the p-low-concentration region 20, a decrease in the isolation withstand voltage can be prevented. At this time, it is effective to separate the low-p-concentration region 20 below the high-potential drain electrode 11 from the low-p source region 10 under the low-potential source electrode 10 and the gate wiring 14. Further, it goes without saying that the drain electrode 11, the source electrode 10, and the p-low-concentration region 20 under the gate wiring may be respectively separated. In this case, p
The interval between the low-concentration regions 20 is also important, and it is preferable that the portion of the n-epi layer 2a having the lowest impurity concentration be assigned to a portion where the potential changes greatly. As a result of trial production, good results were obtained when this interval was 5 μm. In this way, when the separation withstand voltage was measured by changing the L level and the H level in each of the upper and lower n-ch MOSFETs, the separation withstand voltage was 185 V, which was improved from the previous time. As can be seen from the second embodiment, even when a plurality of elements are integrated, the p-isolation region 5 is formed.
The area occupied by the semiconductor chip can be greatly reduced, and the size of the semiconductor chip can be reduced.

【００３２】実施例１，２では、１００〜２００Ｖの横
型素子の特に分離耐圧の設計に言及して示したが、より
高耐圧の素子にも適用可能である。この様な場合、耐圧
設計部分の幅は１００μｍを越える事もある。従って、
上部配線の下部に沿って複数個のｐ低濃度領域２０を配
置する応用も考えられる。このとき、留意すべき設計上
のポイントは、（１）上部配線の電位変動幅（別電源の
場合は、設計する耐圧より高い場合や電位がプラス・マ
イナス反転する場合等もあり得る）に応じてｐ低濃度領
域２０の幅、間隔および個数を決定すること、（２）必
要な箇所には、ｐ低濃度領域と同電位を有するフィール
ドプレートを配置し劣化現象を回避することである。こ
れは、従来の縦型素子用いられているガードリング設計
の様に常にｐ低濃度領域２０の一方の縁において、電界
が高くなるような設計方針とは異なるものである。また
ｐアイソレーション領域５、ｎエピ層２ａおよびｐ低濃
度領域２０などの分離領域の設計に限らず、将来、積層
構造を有する３次元デバイス等に置いても、その配置が
耐圧構造上部に位置する場合などは、部分的にｐ低濃度
領域を設ける（座蒲団の様に）などの発展・応用が類推
できる。In the first and second embodiments, the design of the lateral element of 100 to 200 V, particularly the isolation withstand voltage has been described. However, the present invention can be applied to a higher withstand voltage element. In such a case, the width of the withstand voltage design part may exceed 100 μm. Therefore,
An application in which a plurality of p-low concentration regions 20 are arranged along the lower portion of the upper wiring is also conceivable. At this time, the design points to be considered are (1) the potential fluctuation width of the upper wiring (in the case of another power supply, there may be a case where the voltage is higher than the withstand voltage to be designed or a case where the potential is inverted in the plus or minus direction). (2) To arrange a field plate having the same potential as that of the p-low-concentration region at necessary places to avoid the deterioration phenomenon. This is different from a design policy in which an electric field is always increased at one edge of the p-low concentration region 20 as in the guard ring design used in the conventional vertical element. In addition to the design of the isolation regions such as the p-isolation region 5, the n-epi layer 2a, and the p-low concentration region 20, even if the isolation region is placed in a three-dimensional device or the like having a laminated structure in the future, the arrangement is located above the breakdown voltage structure. In such a case, it can be inferred that development and application such as partial provision of a p-low concentration region (like a Zamadan).

【００３３】[0033]

【発明の効果】この発明によれば、フィールドプレート
Ａ、Ｂには、主として半導体表面上の電位が大きく変動
しない様な働きを担わすことで、信頼性の向上を図り、
また浮遊電位であるｐ低濃度領域には、主に電界集中を
自動的に緩和する働きを担わすことで、製造上のばらつ
きを軽減させた。またこれらの組合せにより、耐圧構造
部の占有幅（面積）を小さくすることが可能となった。According to the present invention, the field plates A and B serve to prevent the potential on the semiconductor surface from largely fluctuating, thereby improving the reliability.
In addition, in the low-p-concentration region, which is a floating potential, the function of automatically reducing the electric field concentration is mainly reduced, thereby reducing manufacturing variations. Also, the combination of these makes it possible to reduce the occupied width (area) of the breakdown voltage structure.

【００３４】これらの構成の素子を製作する場合に、新
たなプロセス導入は必要なく、設計変更のみで対応可能
であるので安価な高耐圧横型半導体装置を供給できる。In the case of manufacturing an element having such a configuration, a new process is not required, and it can be dealt with only by a design change, so that an inexpensive high withstand voltage lateral semiconductor device can be supplied.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施例の高耐圧横型半導体装
置の要部構成図で、（ａ）は平面図、（ｂ）は（ａ）の
Ａ−Ａ線で切断した断面図FIGS. 1A and 1B are main configuration diagrams of a high breakdown voltage lateral semiconductor device according to a first embodiment of the present invention, wherein FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line AA of FIG.

【図２】この発明により最適化された耐圧設計の計算例
を示す図FIG. 2 is a diagram showing a calculation example of a withstand voltage design optimized according to the present invention;

【図３】この発明により改善された特性例を示す図FIG. 3 is a diagram showing an example of characteristics improved by the present invention;

【図４】この発明第２の実施例の高耐圧横型半導体装置
の平面図FIG. 4 is a plan view of a high breakdown voltage lateral semiconductor device according to a second embodiment of the present invention;

【図５】一般的な高耐圧横型半導体装置を説明するため
の断面図FIG. 5 is a cross-sectional view illustrating a general high breakdown voltage lateral semiconductor device.

【図６】従来の高耐圧横型半導体装置において問題とな
った部分の図で、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ線で切断した断面図FIGS. 6A and 6B are views showing a portion of the conventional high breakdown voltage lateral semiconductor device in which a problem has occurred, wherein FIG. 6A is a plan view and FIG.
Sectional view cut along line -A

【図７】従来技術による別の耐圧構造を示す断面図FIG. 7 is a sectional view showing another withstand voltage structure according to the related art.

【図８】耐圧計算に用いた基本モデルで、（ａ）は断面
図、（ｂ）は電子濃度分布図、（ｃ）は正孔濃度分布図8A and 8B are basic models used for withstand voltage calculation, wherein FIG. 8A is a cross-sectional view, FIG. 8B is an electron concentration distribution diagram, and FIG. 8C is a hole concentration distribution diagram.

【図９】従来技術でフィールドプレートがない場合の耐
圧設計の計算例で、（ａ）および（ｂ）はＶGL＝０Ｖの
場合（ｃ）および（ｄ）はＶGL＝ＶdHの場合を示す図9A and 9B are calculation examples of a withstand voltage design in the case where there is no field plate in the related art, and FIGS. 9A and 9B are diagrams showing a case where VGL = 0V, and FIGS. 9C and 9D are diagrams showing a case where VGL = VdH.

【図１０】従来技術でフィールドプレートを最適化した
場合の耐圧設計の計算例で、（ａ）はＶGL＝０Ｖの場合
の電位分布図、（ｂ）はＶGL＝ＶdHの場合の電位分布図10A and 10B are calculation examples of a withstand voltage design when a field plate is optimized by a conventional technique, wherein FIG. 10A is a potential distribution diagram when VGL = 0 V, and FIG. 10B is a potential distribution diagram when VGL = VdH.

【図１１】従来技術による不具合を示す図で、フィール
ドプレート長（Ｌ_FPI ）と分離耐圧（ＶdH）の関係図FIG. 11 is a diagram showing a problem caused by the conventional technology, and is a diagram showing the relationship between the field plate length (L _FPI ) and the isolation withstand voltage (VdH).

【符号の説明】[Explanation of symbols]

１ ｐ基板 ２ ｎエピ層 ２ａ ｎエピ層 ３ ｐ埋め込み層 ４ ｎ埋め込み層 ５ ｐアイソレーション領域 ６ ｎドレイン領域 ７ ｐウェル領域 ８ ｎソース領域 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ グランド電極 １３ａ コンタクトホール １３ｂ コンタクトホール １３ｃ コンタクトホール １３ｄ コンタクトホール １３ｅ コンタクトホール １３ｆ コンタクトホール １３ｇ コンタクトホール １３ｇ コンタクトホール １４ ゲート配線 １５ フィールドプレートＡ（ドレイン側） １６ ＬＯＣＯＳ酸化膜 １７ 層間絶縁膜 １８ ｐオフセット領域 １９ フィールドプレートＢ（グランド側） ２０ ｐ低濃度領域 Reference Signs List 1 p substrate 2 n epi layer 2 an n epi layer 3 p buried layer 4 n buried layer 5 p isolation region 6 n drain region 7 p well region 8 n source region 9 gate electrode 10 source electrode 11 drain electrode 12 ground electrode 13 a contact Hole 13b contact hole 13c contact hole 13d contact hole 13e contact hole 13f contact hole 13g contact hole 13g contact hole 14 gate wiring 15 field plate A (drain side) 16 LOCOS oxide film 17 interlayer insulating film 18 p offset region 19 field plate B ( Ground side) 20p low concentration area

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/088 H01L 21/76 H01L 29/78 H01L 29/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 27/088 H01L 21/76 H01L 29/78 H01L 29/06

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１導電形の第１半導体層の一主面に第１
半導体層より高濃度の第１導電形の第１領域および第２
導電形の第２領域が所定の間隔を隔て形成され、第１半
導体層、第１領域および第２領域のそれぞれの表面に一
括して第２導電形の第２半導体層が積層され、第２半導
体層の表面から第１領域に達する第１導電形の分離領域
および第２領域に達する第２導電形の第３領域が形成さ
れ、第１半導体層、分離領域および第３領域に囲まれる
第４領域および第２領域、第３領域に囲まれる第５領域
が形成される接合分離基板の第２領域、第３領域および
第５領域にＭＯＳデバイスが形成される横型半導体装置
において、該接合分離基板の表面に絶縁膜が選択的に形
成され、第４領域上の絶縁膜の表面に複数個の金属配線
が形成され、分離領域および第３領域上の絶縁膜内に第
１導電膜および第２導電膜がそれぞれ埋め込まれ、第１
導電膜が絶縁膜を貫通して分離領域と選択的に固着さ
れ、第２導電膜が絶縁膜を貫通して第３領域と選択的に
固着され、且つ、少なくとも金属配線の下の第４領域の
表面層に第１導電形の第６領域が形成されることを特徴
とする高耐圧横型半導体装置。A first semiconductor layer of a first conductivity type is provided with a first semiconductor layer on one main surface thereof.
A first region of a first conductivity type having a higher concentration than the semiconductor layer;
A second region of the conductivity type is formed at a predetermined interval, and a second semiconductor layer of the second conductivity type is laminated on each surface of the first semiconductor layer, the first region, and the second region at a time. An isolation region of the first conductivity type reaching the first region from the surface of the semiconductor layer and a third region of the second conductivity type reaching the second region are formed, and a third region surrounded by the first semiconductor layer, the isolation region, and the third region is formed. In a lateral semiconductor device in which a MOS device is formed in a second region, a third region and a fifth region of a junction / separation substrate where a fourth region, a second region, and a fifth region surrounded by a third region are formed. An insulating film is selectively formed on the surface of the substrate, a plurality of metal wirings are formed on the surface of the insulating film on the fourth region, and the first conductive film and the first conductive film are formed in the insulating film on the isolation region and the third region. 2 conductive films are buried respectively,
A conductive film penetrates the insulating film and is selectively fixed to the isolation region, a second conductive film penetrates the insulating film and is selectively fixed to the third region, and at least a fourth region below the metal wiring A high-breakdown-voltage lateral semiconductor device, wherein a sixth region of the first conductivity type is formed in a surface layer of the semiconductor device. 【請求項２】第６領域が第４領域全周に亘って形成され
ることを特徴とする請求項１記載の高耐圧横型半導体装
置。2. The high breakdown voltage lateral semiconductor device according to claim 1, wherein the sixth region is formed over the entire periphery of the fourth region. 【請求項３】第６領域が分離して形成されることを特徴
とする請求項１記載の高耐圧横型半導体装置。3. The high breakdown voltage lateral semiconductor device according to claim 1, wherein the sixth region is formed separately. 【請求項４】第６領域の電位が浮遊電位であることを特
徴とする請求項１記載の高耐圧横型半導体装置。4. The high breakdown voltage lateral semiconductor device according to claim 1, wherein the potential of the sixth region is a floating potential.