JP3329150B2 - Insulated semiconductor device - Google Patents
Insulated semiconductor deviceInfo
- Publication number
- JP3329150B2 JP3329150B2 JP22649695A JP22649695A JP3329150B2 JP 3329150 B2 JP3329150 B2 JP 3329150B2 JP 22649695 A JP22649695 A JP 22649695A JP 22649695 A JP22649695 A JP 22649695A JP 3329150 B2 JP3329150 B2 JP 3329150B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- substrate
- silicon substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
on insulator) 基板を用いた半導体装置の技術に属する
ものである。[0001] The present invention relates to SOI (Silicon).
on insulator) It belongs to the technology of a semiconductor device using a substrate.
【０００２】[0002]
【従来技術】従来、特開昭６１−５９８５２号公報に開
示されているような絶縁分離型半導体装置が知られてい
る。これは、基台となる半導体基板に例えば酸化膜等の
絶縁膜を形成し、その上に半導体層を、貼り合わせ等の
技術を用いて形成し、さらに半導体層の表面から前記絶
縁膜に達するように側部絶縁物領域を形成し、素子領域
を絶縁物により完全に区切り、各素子領域が他の素子領
域と絶縁物により絶縁分離されるようにしたものであ
る。2. Description of the Related Art Conventionally, an isolation type semiconductor device as disclosed in Japanese Patent Application Laid-Open No. 61-59852 is known. That is, an insulating film such as an oxide film is formed on a semiconductor substrate serving as a base, a semiconductor layer is formed thereon by using a technique such as bonding, and the insulating film reaches the insulating film from the surface of the semiconductor layer. In this manner, the side insulator regions are formed, the element regions are completely separated by the insulator, and each element region is insulated and separated from the other element regions by the insulator.
【０００３】ところが、このような絶縁分離型の半導体
装置において、隣合う素子の電位変化等のノイズが素子
間で伝播し、誤動作してしまうという問題がある。これ
は、隣接する素子領域が土台となる半導体基板上の絶縁
膜あるいは側部絶縁物領域を介して接しており、これら
の絶縁領域を介して素子間が容量結合してしまうためで
ある。However, in such an insulation-separated type semiconductor device, there is a problem that noise such as a potential change of an adjacent element propagates between the elements and malfunctions. This is because adjacent element regions are in contact with each other via an insulating film or a side insulator region on a semiconductor substrate serving as a base, and the elements are capacitively coupled via these insulating regions.
【０００４】[0004]
【発明が解決しようとする課題】その対策としては、容
量結合の影響を下げるために、絶縁領域の誘電率を下げ
る、あるいは絶縁領域の厚さを厚くする等の方法があ
り、側部絶縁物領域においては、ポリシリコンでその領
域を埋設することで、厚さを厚くできたりあるいは誘電
率を低下させることが容易に可能であるが、基板上に形
成する絶縁膜については、厚さを厚くしたり、誘電率を
変化させるためには、工程が長くなったり、あるいは複
雑になったりするため、基板上に形成する絶縁膜を介し
た容量結合を防止することは容易ではない。In order to reduce the influence of capacitive coupling, there are methods such as lowering the dielectric constant of the insulating region or increasing the thickness of the insulating region. In the region, the thickness can be increased or the dielectric constant can be easily reduced by burying the region with polysilicon, but the thickness of the insulating film formed on the substrate is increased. To change the dielectric constant, the process becomes long or complicated, and it is not easy to prevent capacitive coupling via an insulating film formed on a substrate.
【０００５】そこで、本発明は、上記問題点に鑑み、半
導体基板上に形成した絶縁膜を介した素子間の容量結合
を容易に抑制することのできる絶縁分離型半導体装置を
提供するものである。In view of the above problems, the present invention provides an isolated semiconductor device capable of easily suppressing capacitive coupling between elements via an insulating film formed on a semiconductor substrate. .
【０００６】[0006]
【課題を解決するための手段】上記問題点を解決するた
め、本願発明者らは、素子間のノイズの伝搬が、素子の
形成されない基台用の半導体基板のインピーダンスに関
係があると考え、基板の濃度について検討した。検討の
結果、基台用の半導体基板インピーダンスを低くして、
グランド電位や電源電位等の所定電位とする場合と、半
導体基板の電位をグランド等の所定電位に固定すること
が困難な素子、例えばフェイスダウン接合を行うような
フリップチップタイプの半導体素子のように、半導体基
板がフローティング状態（固定電位に電位がとれない状
態）とされる半導体素子では、インピーダンスを高くす
る場合の２つの手法にて効果が得られることが判明し
た。Means for Solving the Problems To solve the above problems, the present inventors consider that the propagation of noise between elements is related to the impedance of a base semiconductor substrate on which no elements are formed. The concentration of the substrate was examined. As a result of the examination, the impedance of the semiconductor substrate for the base was lowered,
When a predetermined potential such as a ground potential or a power supply potential is used, or when it is difficult to fix the potential of the semiconductor substrate to a predetermined potential such as the ground, for example, a flip-chip type semiconductor element that performs face-down bonding. In a semiconductor device in which the semiconductor substrate is in a floating state (a state in which a fixed potential cannot be obtained), it has been found that the effect can be obtained by two methods for increasing the impedance.
【０００７】基台用の半導体基板のインピーダンスを低
くするというのは、半導体基板の不純物濃度を高くする
という意味である。そして、半導体基板の電位を例えば
グランド電位として、絶縁膜を介して伝搬してきたノイ
ズをグランド電位等の所定の電位に吸収させようとする
ものである。この場合、図６に示すように、半導体基板
の不純物濃度が１×１０16ｃｍ-3以上になると、ノイズ
の伝搬が急激に減少することがわかる。さらに、半導体
基板の不純物濃度が１×１０18ｃｍ-3以上になると、ノ
イズの伝搬する割合が０．１％以下と非常に小さくなっ
ていることがわかる。尚、これを不純物濃度と比抵抗の
関係から比抵抗を求めてみると、今回用いたものはＰ型
Ｓｉ基板であるから、不純物濃度が１×１０16ｃｍ-3の
とき、１．５（Ω−ｃｍ）となり、不純物濃度が１×１
０18ｃｍ-3のとき、４×１０-2（Ω−ｃｍ）となる。[0007] Reducing the impedance of the semiconductor substrate for the base means increasing the impurity concentration of the semiconductor substrate. Then, the potential of the semiconductor substrate is set to a ground potential, for example, and the noise transmitted through the insulating film is absorbed by a predetermined potential such as the ground potential. In this case, as shown in FIG. 6, when the impurity concentration of the semiconductor substrate becomes 1 × 10 16 cm −3 or more, it is found that the propagation of noise is sharply reduced. Further, it can be seen that when the impurity concentration of the semiconductor substrate is 1 × 10 18 cm −3 or more, the ratio of noise propagation is as extremely small as 0.1% or less. When the specific resistance is obtained from the relationship between the impurity concentration and the specific resistance, the substrate used this time is a P-type Si substrate. Therefore, when the impurity concentration is 1 × 10 16 cm −3 , 1.5 ( Ω-cm) and the impurity concentration is 1 × 1
When it is 0 18 cm -3 , it becomes 4 × 10 -2 (Ω-cm).
【０００８】一方、基台用の半導体基板のインピーダン
スを高くするというのは、半導体基板の不純物濃度を低
くするという意味である。つまり、半導体基板の電位を
グランド等の所定電位に接続できない場合には、逆にイ
ンピーダンスを高くして、ノイズを減衰させて伝搬を抑
制しようとするものである。この場合、図８に示される
ように、電位変動の伝搬を抑制できる程度は、半導体基
板を低インピーダンスにして所定電位に接続した場合に
比べて小さいが、半導体基板の不純物濃度が１×１０15
ｃｍ-3以下になると、ノイズの伝搬が抑制されはじめ、
１×１０14ｃｍ -3以下では、ノイズ伝搬する割合が５０
％程度まで低下し、１×１０13ｃｍ-3以下では、ノイズ
伝搬する割合が１０％程度まで低下することがわかる。
尚、比抵抗に換算すると、不純物濃度が１×１０15ｃｍ
-3のとき、１５（Ω−ｃｍ）となり、不純物濃度が１×
１０14ｃｍ-3のとき、１．５×１０2 （Ω−ｃｍ）とな
り、不純物濃度が１×１０13ｃｍ-3のとき、１．５×１
０3 （Ω−ｃｍ）となる。On the other hand, the impedance of a semiconductor substrate for a base
To increase the impurity concentration means to reduce the impurity concentration of the semiconductor substrate.
It means to make. That is, the potential of the semiconductor substrate is
If it cannot be connected to a predetermined potential such as ground,
High impedance to attenuate noise and suppress propagation.
Is trying to control. In this case, it is shown in FIG.
The extent to which the propagation of potential fluctuations can be suppressed
When the board is connected to a predetermined potential with low impedance
Although it is smaller, the impurity concentration of the semiconductor substrate is 1 × 10Fifteen
cm-3Below, the propagation of noise begins to be suppressed,
1 × 1014cm -3Below, the rate of noise propagation is 50
% To about 1%13cm-3Below, the noise
It can be seen that the ratio of propagation is reduced to about 10%.
When converted to specific resistance, the impurity concentration is 1 × 10Fifteencm
-3In this case, it is 15 (Ω-cm), and the impurity concentration is 1 ×
1014cm-31.5 × 10Two(Ω-cm)
And the impurity concentration is 1 × 1013cm-31.5x1
0Three(Ω-cm).
【０００９】従って、本発明の絶縁分離型半導体装置
は、上述のように半導体素子を形成する半導体層とは絶
縁膜により分離された基台用の半導体基板の電位と比抵
抗を上述のごとく設定することで、絶縁分離された各素
子間のノイズの伝搬を容易に抑制することができる。ま
た、前記基台用の半導体基板と前記半導体層とを異なる
電導型とする場合には、絶縁膜にピンホール等の欠陥が
存在しても簡単に電流がリークせず、信頼性が高くな
る。Accordingly, in the insulation-separated semiconductor device of the present invention, the potential and the specific resistance of the base semiconductor substrate separated from the semiconductor layer forming the semiconductor element by the insulating film are set as described above. By doing so, it is possible to easily suppress the propagation of noise between the elements that are insulated and separated. Also <br/>, when the semiconductor substrate and the front Symbol semiconductor layer and a different conductivity type for the base, the current easily even if there is a defect such as pinholes in the insulating film does not leak , Higher reliability.
【００１０】[0010]
【００１１】[0011]
【発明の実施の形態】本発明の実施の形態を図面に従っ
て説明する。図１は本実施形態の絶縁分離型半導体装置
の部分的な断面図である。又、図２〜図４にはその製造
工程を示す。製造工程を説明すると、図２に示すよう
に、鏡面研磨されたＮ- シリコン基板１を用意し、その
表面に気相拡散法を用いて、Ｎ型の不純物として、例え
ばアンチモン（Ｓｂ）を３μｍ拡散してＮ+ 層２を形成
する。又、別にＰシリコン基板３の片方の主面に鏡面研
磨を施した後、熱酸化を行い厚さ１〜２μｍのシリコン
酸化膜４を形成する。そして、この両基板１，３を清浄
雰囲気中で貼り合わせ、約１１００℃に加熱して接合さ
せる。尚、シリコン基板１，３の厚さは、約５００μｍ
である。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a partial cross-sectional view of the insulated semiconductor device of the present embodiment. 2 to 4 show the manufacturing steps. 3μm prepared silicon substrate 1, using a vapor phase diffusion method on the surface, as an N-type impurity, for example, antimony (Sb) - To describe the manufacturing process, as shown in FIG. 2, N which is mirror-polished The N + layer 2 is formed by diffusion. Separately, one principal surface of the P silicon substrate 3 is mirror-polished, and then thermally oxidized to form a silicon oxide film 4 having a thickness of 1 to 2 μm. Then, the two substrates 1 and 3 are bonded together in a clean atmosphere, and heated to about 1100 ° C. for bonding. The thickness of the silicon substrates 1 and 3 is about 500 μm.
It is.
【００１２】このとき、シリコン基板３をグランド電位
に固定する場合は、シリコン基板３の不純物濃度を１×
１０16ｃｍ-3以上、好ましくは１×１０18ｃｍ-3以上に
する。尚、本実施例において、シリコン基板３を熱酸化
してシリコン酸化膜４を形成しているため、不純物濃度
を高しすぎると、熱酸化中にボロン（Ｂ）等のＰ型不純
物が酸化膜中に取り込まれ、欠陥となり、シリコン酸化
膜４の膜質が低下する可能性がある。これを防ぐため、
不純物濃度の上限としては、１×１０20ｃｍ-3程度がよ
い。At this time, when the silicon substrate 3 is fixed to the ground potential, the impurity concentration of the silicon substrate 3 is set to 1 ×
It is 10 16 cm -3 or more, preferably 1 × 10 18 cm -3 or more. In the present embodiment, since the silicon oxide film 4 is formed by thermally oxidizing the silicon substrate 3, if the impurity concentration is too high, a P-type impurity such as boron (B) will There is a possibility that the silicon oxide film 4 is taken in and becomes a defect, and the quality of the silicon oxide film 4 is deteriorated. To prevent this,
The upper limit of the impurity concentration is preferably about 1 × 10 20 cm −3 .
【００１３】また、シリコン基板３をフローティング状
態とする場合は、シリコン基板３の不純物濃度を１×１
０15ｃｍ-3以下、好ましくは１×１０14ｃｍ-3以下、さ
らには１×１０13ｃｍ-3以下にする。あるいは、比抵抗
で考えれば、シリコン基板３をグランド電位に固定する
場合は、シリコン基板３の比抵抗を１．５（Ω−ｃｍ）
以下、好ましくは４×１０-2（Ω−ｃｍ）以下とする。
また、シリコン基板３をフローティング状態とする場合
は、シリコン基板３の比抵抗を１５（Ω−ｃｍ）以上、
好ましくは、１．５×１０2 （Ω−ｃｍ）以上、さらに
は、１．５×１０3 （Ω−ｃｍ）以上にするとよい。When the silicon substrate 3 is set to a floating state, the impurity concentration of the silicon substrate 3 is set to 1 × 1.
0 15 cm −3 or less, preferably 1 × 10 14 cm −3 or less, more preferably 1 × 10 13 cm −3 or less. Alternatively, considering the specific resistance, when the silicon substrate 3 is fixed at the ground potential, the specific resistance of the silicon substrate 3 is set to 1.5 (Ω-cm).
Or less, preferably 4 × 10 −2 (Ω-cm) or less.
When the silicon substrate 3 is set to a floating state, the specific resistance of the silicon substrate 3 is set to 15 (Ω-cm) or more.
Preferably, it is 1.5 × 10 2 (Ω-cm) or more, and more preferably, 1.5 × 10 3 (Ω-cm) or more.
【００１４】尚、上述した比抵抗は、「半導体デバイス
−基礎理論とプロセス技術−」著者：Ｓ．Ｍ．ジィー、
訳者：南日 康夫、川辺 光央、長谷川 文夫、発行
所：産業図書株式会社、昭和６２年５月２５日初版、昭
和６３年６月１５日第２刷、第３６頁、「図７ Ｓｉお
よびＧａＡｓにおける比抵抗と不純物濃度の関係」から
求めたものである。The above-mentioned specific resistance is described in "Semiconductor Device-Basic Theory and Process Technology-" by S.A. M. Jee,
Translators: Yasuo Nanichi, Mitsuo Kawabe, Fumio Hasegawa, Publisher: Sangyo Tosho Co., Ltd., first edition May 25, 1987, second edition June 15, 1988, p. 36, "Fig. 7 Si and GaAs Relationship between Specific Resistance and Impurity Concentration ".
【００１５】次に、研磨により、Ｎ- シリコン基板１の
側を研磨して、シリコン酸化膜４から約１７μｍの厚さ
にする。この時点でシリコン酸化膜４の上に約３μｍの
Ｎ+層２があり、その上に１４μｍのＮ- 層１６が形成
され、いわゆるＳＯＩ基板が形成される。尚、これらの
厚さは、形成する素子等により適宜変更可能である。次
に、図３に示すように、シリコン基板１の表面からシリ
コン酸化膜４に達するトレンチ領域１７を形成して、島
領域１５を形成する。つまり、シリコン基板１の主面に
酸化膜や窒化膜等のマスク材を成膜し、このマスク材を
選択エッチングして開口を形成した後、該開口から上記
シリコン基板１をエッチングして分離溝を形成する。そ
して、エッチングにより露出した分離溝の内壁面に絶縁
皮膜（シリコン酸化膜５）を形成した後、上記分離溝内
に多結晶シリコン６を充填する。さらに、多結晶シリコ
ン６の充填時に上記マスク上に堆積された多結晶シリコ
ン６をエッチバックする。続いて、マスク材を除去した
後、基板表面を酸化し、ＬＯＣＯＳ酸化膜等の素子形成
に必要な酸化膜７を形成する。その結果、シリコン基板
１に、分離溝及びシリコン酸化膜５で互いに電気的に分
離された島領域１５が形成される。Next, the N - silicon substrate 1 is polished to a thickness of about 17 μm from the silicon oxide film 4 by polishing. At this point, the N + layer 2 of about 3 μm is present on the silicon oxide film 4, and the N − layer 16 of 14 μm is formed thereon, so that a so-called SOI substrate is formed. Note that these thicknesses can be appropriately changed depending on elements to be formed and the like. Next, as shown in FIG. 3, a trench region 17 reaching the silicon oxide film 4 from the surface of the silicon substrate 1 is formed, and an island region 15 is formed. That is, a mask material such as an oxide film or a nitride film is formed on the main surface of the silicon substrate 1, and the mask material is selectively etched to form an opening, and then the silicon substrate 1 is etched from the opening to form a separation groove. To form Then, after an insulating film (silicon oxide film 5) is formed on the inner wall surface of the separation groove exposed by etching, the separation groove is filled with polycrystalline silicon 6. Further, when the polycrystalline silicon 6 is filled, the polycrystalline silicon 6 deposited on the mask is etched back. Subsequently, after the mask material is removed, the surface of the substrate is oxidized to form an oxide film 7 such as a LOCOS oxide film necessary for forming an element. As a result, island regions 15 which are electrically isolated from each other by the isolation trench and the silicon oxide film 5 are formed on the silicon substrate 1.
【００１６】次に、図４に示すように、素子形成用の島
領域１５ａ、１５ｂ内に各拡散領域を形成する。つま
り、従来よく利用されるホトリソグラフ工程、イオン注
入工程、拡散工程により、島領域１５ａには、Ｐ+ ベー
ス領域８及びＰ+ 過剰キャリア除去用拡散領域９を形成
するとともに、Ｎ+ エミッタ領域１０及びＮ+ コレクタ
領域１１を形成して、ＮＰＮ型バイポーラトランジスタ
を形成する。また、島領域１５ｂには、Ｐ- ウェル領
域、Ｎ+ ソース・ドレイン領域１３・１４を形成して、
Ｎ型チャネルＭＯＳトランジスタを形成する。また、素
子形成用の島領域１５ａ、１５ｂの間には、素子間の容
量結合防止用のための分離用の島領域１５ｃを形成す
る。Ｎ+ コンタクト領域９は、電極配線とのコンタクト
をとるための領域である。Next, as shown in FIG. 4, respective diffusion regions are formed in the island regions 15a and 15b for element formation. In other words, the P + base region 8 and the P + excess carrier removal diffusion region 9 are formed in the island region 15a by the photolithography process, the ion implantation process, and the diffusion process that are conventionally used, and the N + emitter region 10 And an N + collector region 11 to form an NPN bipolar transistor. Further, a P - well region and N + source / drain regions 13 and 14 are formed in the island region 15b,
An N-type channel MOS transistor is formed. An isolation island 15c for preventing capacitive coupling between elements is formed between the islands 15a and 15b for element formation. The N + contact region 9 is a region for making contact with the electrode wiring.
【００１７】その後、酸化膜７にコンタクト孔を形成
し、電極配線を形成して図１の集積回路が製造される。
図中のＥ，Ｂ，Ｃ及びＳ，Ｄ，Ｇ及びＧＮＤは、ぞれぞ
れエミッタ，ベース，コレクタ，ソース，ドレイン，ゲ
ート，グランドの略記号である。尚、アルミ等の電極配
線の上には、図示されていない表面保護膜等が形成され
る。Thereafter, a contact hole is formed in the oxide film 7 and an electrode wiring is formed, whereby the integrated circuit of FIG. 1 is manufactured.
In the figure, E, B, C and S, D, G, and GND are abbreviations for emitter, base, collector, source, drain, gate, and ground, respectively. A surface protection film (not shown) is formed on the electrode wiring of aluminum or the like.
【００１８】尚、この構成によるＮＰＮ接合型トランジ
スタでは、シリコン基板３から完全に分離されるので、
シリコン基板３はＰ型Ｎ型どのタイプの基板でもよい。
しかし、上記実施例においては、トランジスタの形成さ
れる素子領域がＮ型のシリコン基板であるため、シリコ
ン基板３にＰ型基板を用いた場合には、貼り合わせ部に
ピンホール等の欠陥があっても、ＰＮ接合が形成され、
電流が流れないため、Ｐ型基板の方が望ましい。要する
にシリコン基板３とシリコン酸化膜４を介して形成され
るシリコン基板１とが異なる電導型であればよい。Incidentally, in the NPN junction type transistor having this structure, since it is completely separated from the silicon substrate 3,
The silicon substrate 3 may be any type of P-type and N-type substrates.
However, in the above embodiment, since the element region in which the transistor is formed is an N-type silicon substrate, when a P-type substrate is used as the silicon substrate 3, defects such as pinholes may occur in the bonded portion. However, a PN junction is formed,
Since no current flows, a P-type substrate is preferable. In short, it is sufficient that the silicon substrate 3 and the silicon substrate 1 formed with the silicon oxide film 4 interposed therebetween are of different conductivity types.
【００１９】次に、図５〜図８を用いて、本実施例の効
果について説明する。図５は、Ｐ型シリコン基板３１を
グランド電位にする例を示すものであり、図７はＰ型シ
リコン基板３２をフローティング状態にする場合を示す
ものであり、シリコン基板３１あるいは３２上には、シ
リコン酸化膜３３およびトレンチ領域３４により互いに
電気的に分離された領域Ａ，Ｂ，Ｃが形成されている。
この領域Ａ，Ｂは、例えば図１に示す１５ａ，１５ｃの
ようなバイポーラトランジスタや、ＭＯＳトランジスタ
等の回路素子領域に相当する。また、領域Ｃは、図１の
分離用島領域１５ｃに相当する。Next, the effects of this embodiment will be described with reference to FIGS. FIG. 5 shows an example in which the P-type silicon substrate 31 is set to the ground potential, and FIG. 7 shows a case in which the P-type silicon substrate 32 is set in the floating state. Regions A, B and C which are electrically separated from each other by the silicon oxide film 33 and the trench region 34 are formed.
The regions A and B correspond to circuit element regions such as bipolar transistors and MOS transistors such as 15a and 15c shown in FIG. Further, the region C corresponds to the separation island region 15c in FIG.
【００２０】このような構造において、領域Ｃをグラン
ド電位に固定して、領域Ａに２Ｖの信号を入力し、その
入力信号ＩＮが領域Ｂにどの程度伝播するかをその出力
電圧ＯＵＴにて測定した。また、図６および図８は図５
あるいは図７に示す測定回路により測定された結果をそ
れぞれ示すものであり、シリコン基板３１あるいは３２
の不純物濃度を変化させたときの領域Ａから伝搬した出
力電圧を示すものである。In such a structure, the area C is fixed to the ground potential, a signal of 2 V is input to the area A, and the extent to which the input signal IN propagates to the area B is measured by the output voltage OUT. did. 6 and 8 correspond to FIG.
7 shows the results measured by the measurement circuit shown in FIG.
3 shows the output voltage propagated from the region A when the impurity concentration of the semiconductor laser is changed.
【００２１】図６より、シリコン基板をグランド電位に
固定する場合は、基板の不純物濃度が１×１０16ｃｍ-3
程度から出力電圧ＯＵＴがかなり急激に低下しはじめる
ことがわかる。そして、不純物濃度が１×１０18ｃｍ-3
程度にて低下状況が飽和しはじめている。また、図８よ
り、シリコン基板をフローティング状態とした場合に
は、基板の不純物濃度が１×１０15ｃｍ-3程度から出力
電圧ＯＵＴが徐々に低下しはじめることがわかる。そし
て、出力電圧ＯＵＴは１×１０14ｃｍ-3辺りからさらに
低下するようになり、不純物濃度が１×１０13ｃｍ-3程
度からその低下状況が飽和しはじめている。FIG. 6 shows that when the silicon substrate is fixed at the ground potential, the impurity concentration of the substrate is 1 × 10 16 cm −3.
From this level, it can be seen that the output voltage OUT starts to drop sharply. Then, the impurity concentration is 1 × 10 18 cm −3.
The degree of decline has begun to saturate at some degree. FIG. 8 shows that when the silicon substrate is in a floating state, the output voltage OUT starts to gradually decrease when the impurity concentration of the substrate is about 1 × 10 15 cm −3 . Then, the output voltage OUT is further reduced from around 1 × 10 14 cm −3 , and the state of the decrease starts to be saturated when the impurity concentration is about 1 × 10 13 cm −3 .
【００２２】上記の測定結果からわかるように、シリコ
ン基板をグランド電位とした方がフローティング状態と
したときに比べ、出力電圧を小さくすることができる。
高精度ＩＣでは、シリコン基板をグランド電位とする構
造にする要求があり、かつ、図５における出力電圧を入
力電圧の１／１０００以下にする要求がある。従って、
図６よりシリコン基板の不純物濃度を１×１０18ｃｍ-3
以上、あるいは比抵抗４×１０-2Ω−ｃｍ以下とするこ
とが望ましい。As can be seen from the above measurement results, the output voltage can be made smaller when the silicon substrate is set to the ground potential than when the silicon substrate is set to the floating state.
In a high-precision IC, there is a demand for a structure in which the silicon substrate is set to a ground potential, and a demand for reducing the output voltage in FIG. 5 to 1/1000 or less of the input voltage. Therefore,
According to FIG. 6, the impurity concentration of the silicon substrate is 1 × 10 18 cm −3.
It is desirable that the specific resistance be equal to or less than 4 × 10 −2 Ω-cm.
【００２３】一方、通常のＩＣでは、図５あるいは図７
における出力電圧が入力電圧よりも小さくなれば使用可
能である。このため、シリコン基板を電位的にフローテ
ィング状態にする使い方も可能であり、フリップチップ
構造が採用できる。このとき、図８よりシリコン基板の
不純物濃度を、出力電圧が入力電圧の３／４以下とな
る、１×１０15ｃｍ-3以下（比抵抗１５Ω−ｃｍ以上）
の濃度にすることが望ましい。また、シリコン基板の不
純物濃度を１×１０14以下（比抵抗１．５×１０2 Ω−
ｃｍ以上）とすれば、出力電圧が入力電圧の１／２以下
となるため、フローティング状態の基板としては精度の
高いＩＣとなる。さらに、不純物濃度を１×１０13ｃｍ
-3以下（比抵抗１．５×１０3 Ω−ｃｍ以上）とすれ
ば、出力電圧が入力電圧の１／１０以下となり、また、
この値に飽和するため、フローティング状態として最高
の精度の絶縁分離型ＩＣとなる。On the other hand, in a normal IC, FIG.
Can be used if the output voltage at is smaller than the input voltage. Therefore, it is possible to use the silicon substrate in a floating state in terms of potential, and a flip chip structure can be adopted. At this time, as shown in FIG. 8, the impurity concentration of the silicon substrate was changed to 1 × 10 15 cm −3 or less (specific resistance of 15 Ω-cm or more) at which the output voltage became 3/4 or less of the input voltage.
Is desirable. Further, the impurity concentration of the silicon substrate is set to 1 × 10 14 or less (specific resistance 1.5 × 10 2 Ω−
cm or more), the output voltage is 以下 or less of the input voltage, so that an IC with a high precision as a floating substrate is obtained. Further, the impurity concentration is set to 1 × 10 13 cm.
-3 or less (specific resistance 1.5 × 10 3 Ω-cm or more), the output voltage becomes 1/10 or less of the input voltage, and
Since it saturates to this value, it becomes an insulation-separated type IC having the highest accuracy in a floating state.
【００２４】次に、図９に図１に示したような絶縁分離
型半導体装置を導電性を有するリードフレームに搭載し
た状態を示す。実線で示すリードフレーム４０は、点線
で示す他のリードフレーム４６、４７等とともに、ガイ
ド（外枠）４５と一体になっており、アイランド４１、
インナーリード４４およびアウターリード４３からなる
リード端子からなる。アイランド４１は、タブリード４
２によりガイド４５に吊られている。Next, FIG. 9 shows a state in which the insulated semiconductor device as shown in FIG. 1 is mounted on a conductive lead frame. The lead frame 40 shown by the solid line is integrated with the guide (outer frame) 45 together with the other lead frames 46 and 47 shown by the dotted line,
It comprises a lead terminal composed of an inner lead 44 and an outer lead 43. Island 41 has tab lead 4
2 hangs on the guide 45.
【００２５】ウエハ状態で形成された絶縁分離型半導体
装置は、ダイシングにより個々の半導体チップ２０にさ
れ、アイランド４１に例えば銀ペースト等の導電性接着
剤にて固定される。その後、所定のワイヤボンディング
を施してチップとリード端子との電気的導通を図る。そ
の後、一点鎖線で示すモールド材４８によりパッケージ
ングされ、ガイドから切り放されて一つのモールドＩＣ
となる。The insulated semiconductor device formed in a wafer state is formed into individual semiconductor chips 20 by dicing, and is fixed to the island 41 with a conductive adhesive such as a silver paste. Thereafter, predetermined wire bonding is performed to achieve electrical continuity between the chip and the lead terminals. After that, it is packaged by a molding material 48 shown by a dashed line, cut off from the guide, and formed into one mold IC.
Becomes
【００２６】半導体チップ２０上には、回路用のグラン
ドパッド２１と、図１の１５ｃや図５、図７の領域Ｃの
ような回路の形成されない分離島領域のグランド電位を
とるための分離島グランドパッド２２が形成され、それ
ぞれボンディングワイヤ２３により、グランド用リード
端子のインナーリード４４ａに電気的に接続されてい
る。そして、図中のＤで示すように、このインナーリー
ド４４ａにはアイランド４１を支えているタブリード４
２が接続されている。従って、図１に示す絶縁分離型半
導体装置の基台用のシリコン基板３は、グランド用リー
ド端子（４３ａ，４４ａ）にてグランド電位に固定する
ことができる。On the semiconductor chip 20, a circuit ground pad 21 and a separation island for obtaining a ground potential of a separation island region where no circuit is formed, such as the region 15c in FIG. 1 and the region C in FIGS. The ground pads 22 are formed, and are electrically connected to the inner leads 44a of the ground lead terminals by bonding wires 23, respectively. As shown by D in the figure, the tab leads 4 supporting the island 41 are attached to the inner leads 44a.
2 are connected. Therefore, the silicon substrate 3 for the base of the insulated semiconductor device shown in FIG. 1 can be fixed to the ground potential by the ground lead terminals (43a, 44a).
【００２７】このようにアイランド端子４１をグランド
用リード端子（４３ａ，４４ａ）に接続することで、リ
ードフレーム４０の端子数を増加させること無く、シリ
コン基板の電位をグランド電位に固定することができ
る。また、基台用シリコン基板３の裏面（半導体チップ
２０の裏面）とアイランド４１とは、全面にて電気的に
接続されている。こうすることによって、ノイズを素子
の真下から吸収することができるため、確実に素子間の
ノイズの伝搬を防止できるという効果がある。つまり、
基台用シリコン基板３とアイランド４１とが部分的に接
続される場合では、その接続部に基台用シリコン基板３
を伝搬するノイズが到達してグランドに吸収される前
に、他の素子へ伝搬する可能性があるが、シリコン基板
３の裏面を全面電極とすることで、確実にノイズ吸収が
できるのである。By connecting the island terminals 41 to the ground lead terminals (43a, 44a), the potential of the silicon substrate can be fixed at the ground potential without increasing the number of terminals of the lead frame 40. . Further, the back surface of the base silicon substrate 3 (the back surface of the semiconductor chip 20) and the island 41 are electrically connected on the entire surface. By doing so, the noise can be absorbed from directly below the element, so that there is an effect that the propagation of noise between the elements can be reliably prevented. That is,
In the case where the base silicon substrate 3 and the island 41 are partially connected, the base silicon substrate 3
There is a possibility that the noise propagating through the silicon substrate 3 will propagate to other elements before it reaches the ground and is absorbed by the ground. However, the noise can be reliably absorbed by using the back surface of the silicon substrate 3 as the entire surface electrode.
【００２８】次に、タブリード４２とリード端子とがイ
ンナーリード４４ａにて接続されていることの効果を説
明する。モールドＩＣはプリント基板等に接続する際に
は、アウターリード４３を曲げて接続されるものであ
る。従って、タブリード４２がモールド材（パッケージ
ング）４８外部に出るアウターリード４３ａにてリード
端子と接続される場合には、タブリード４２と、このタ
ブリード４２に接続されたアウターリード４３ａとを同
時に曲げなければならず、曲げる際に接続部が切断され
てしまう可能性があるが、本案のようにパッケージング
４８内部に隠れるインナーリード４４ａにて接続する場
合には、アウターリード４３ａを曲げる際に接続部が切
断してしまう可能性は格段に低くなり、信頼性の高いも
のとなる。Next, the effect that the tab lead 42 and the lead terminal are connected by the inner lead 44a will be described. When connecting the molded IC to a printed circuit board or the like, the molded IC is connected by bending the outer leads 43. Therefore, when the tab lead 42 is connected to the lead terminal by the outer lead 43a that goes out of the molding material (packaging) 48, the tab lead 42 and the outer lead 43a connected to the tab lead 42 must be bent at the same time. However, the connecting portion may be cut when bent, but when connecting with the inner lead 44a hidden inside the packaging 48 as in the present invention, the connecting portion is bent when bending the outer lead 43a. The possibility of disconnection is significantly reduced and the reliability is high.
【００２９】また、半導体チップ２０をアイランド４１
に搭載する際には、良好な導通状態とするために、工程
中でシリコン基板３の裏面に形成された自然酸化膜より
も十分に厚い酸化膜等を除去する必要がある。そのた
め、酸化膜除去等の工程が必要となるが、それを、チッ
プの厚みを減らすための研磨と同時に行っているので、
工程を増やすことなく、シリコン基板３の裏面に形成さ
れた酸化膜を除去することができる。また、シリコン基
板３の裏面によりオーミックコンタクト性を向上するた
めに、例えば金材料系からなる電極層を形成しても良
い。The semiconductor chip 20 is connected to the island 41.
When mounting on a silicon substrate, it is necessary to remove an oxide film or the like that is sufficiently thicker than a natural oxide film formed on the back surface of the silicon substrate 3 during the process in order to achieve a good conduction state. Therefore, a process such as removal of an oxide film is required, but since this is performed simultaneously with polishing to reduce the thickness of the chip,
The oxide film formed on the back surface of the silicon substrate 3 can be removed without increasing the number of steps. In order to improve ohmic contact with the back surface of the silicon substrate 3, an electrode layer made of, for example, a gold material may be formed.
【００３０】尚、上記形態では、シリコン基板３の電位
をグランドに固定するようにしたが、特にグランド電位
にする必要はなく、電源電位や他の所定電位であっても
良い。その場合、リード端子（４３ａ，４４ａ）には、
電源パッドや他の電位のパッドからのワイヤが接続さ
れ、電源電位や他の所定電位が与えられる。尚、上記形
態では、バイポーラトランジスタとＭＯＳトランジスタ
を形成した絶縁分離型半導体装置を示したが、他の素子
を形成しても良いことは、当然のことである。また、島
領域を分離するトレンチ領域としては、本形態に限定さ
れるものではなく、他の絶縁分離の方法でも良い。In the above embodiment, the potential of the silicon substrate 3 is fixed to the ground. However, the potential is not particularly required to be the ground potential, and may be a power supply potential or another predetermined potential. In that case, the lead terminals (43a, 44a)
A wire from a power supply pad or another potential pad is connected, and a power supply potential or another predetermined potential is applied. Note that, in the above embodiment, the isolation type semiconductor device in which the bipolar transistor and the MOS transistor are formed is shown, but it is needless to say that other elements may be formed. Further, the trench region for isolating the island region is not limited to this embodiment, but may be another isolation method.
【００３１】また、上記形態では素子を形成せず、グラ
ンド電位等の所定電位に接続した分離用島領域を形成し
たが、これを形成せずに各島領域間のトレンチ領域に埋
め込んだポリシリコンを所定電位に固定するようにして
も良い。In the above embodiment, the isolation island region connected to the predetermined potential such as the ground potential is formed without forming the element. However, the polysilicon island buried in the trench region between each island region without forming this is formed. May be fixed to a predetermined potential.
【図１】本発明の一実施例を示す半導体装置の断面図で
ある。FIG. 1 is a sectional view of a semiconductor device showing one embodiment of the present invention.
【図２】図１に示す半導体装置の製造工程を示す図であ
る。FIG. 2 is a view illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1;
【図３】図１に示す半導体装置の製造工程を示す図であ
る。FIG. 3 is a view illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1;
【図４】図１に示す半導体装置の製造工程を示す図であ
る。FIG. 4 is a view showing a manufacturing process of the semiconductor device shown in FIG. 1;
【図５】測定回路を示す模式図である。FIG. 5 is a schematic diagram showing a measurement circuit.
【図６】図５に示す測定回路の測定結果を表す図であ
る。6 is a diagram illustrating a measurement result of the measurement circuit illustrated in FIG.
【図７】測定回路を示す模式図である。FIG. 7 is a schematic diagram showing a measurement circuit.
【図８】図７に示す測定回路の測定結果を表す図であ
る。8 is a diagram illustrating a measurement result of the measurement circuit illustrated in FIG. 7;
【図９】本発明の半導体装置を搭載するリ−ドフレーム
を示す図である。FIG. 9 is a view showing a lead frame on which the semiconductor device of the present invention is mounted.
１ Ｎ- シリコン基板 ３ Ｐシリコン基板 ４ シリコン酸化膜 ５ シリコン酸化膜 ４０ リードフレーム ４１ アイランド ４２ タブリード ４３ アウターリード ４４ インナーリード ４５ ガイドReference Signs List 1 N - silicon substrate 3 P silicon substrate 4 silicon oxide film 5 silicon oxide film 40 lead frame 41 island 42 tab lead 43 outer lead 44 inner lead 45 guide
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 明隆 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 審査官 井原 純 (56)参考文献 特開 平５−190874（ＪＰ，Ａ) 特開 平５−21765（ＪＰ，Ａ) 特開 平３−148852（ＪＰ，Ａ) 特開 平１−143246（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12 ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Akitaka Murata 1-1-1, Showa-cho, Kariya-shi, Aichi Japan Examiner, Junden Ihara, Denso Co., Ltd. (56) References JP-A-5-190874 (JP, A) JP-A-5-21765 (JP, A) JP-A-3-148852 (JP, A) JP-A-1-143246 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21 / 762 H01L 27/12
Claims (6)
形成され、その上に半導体層が形成され、該半導体層の
表面から前記絶縁膜に達する側部絶縁物領域を形成して
該半導体層を絶縁分離し、それぞれ個々の素子領域に分
割した絶縁分離型半導体装置において、 前記半導体基板の比抵抗を１５（Ω−ｃｍ）以上にする
とともに、該半導体基板の電位をフローティング状態に
したことを特徴とする絶縁分離型半導体装置。An insulating film is formed on an entire surface of a main surface of a semiconductor substrate, a semiconductor layer is formed thereon, and a side insulator region extending from the surface of the semiconductor layer to the insulating film is formed. In an isolated semiconductor device in which a semiconductor layer is insulated and divided into individual element regions, the specific resistance of the semiconductor substrate is set to 15 (Ω-cm) or more and the potential of the semiconductor substrate is set to a floating state. An isolated semiconductor device characterized by the above-mentioned.
2（Ω−ｃｍ）以上にした請求項１に記載の絶縁分離型
半導体装置。2. The semiconductor substrate according to claim 1, wherein said semiconductor substrate has a specific resistance of 1.5 × 10
2. The insulated semiconductor device according to claim 1 , wherein the resistance is 2 (Ω-cm) or more.
3（Ω−ｃｍ）以上にした請求項１に記載の絶縁分離型
半導体装置。3. A semiconductor substrate having a specific resistance of 1.5 × 10
2. The insulated semiconductor device according to claim 1 , wherein the resistance is 3 (Ω-cm) or more.
用のための分離用島領域が形成され、当該分離用島領域
をグランド電位に固定したことを特徴とする請求項１乃
至３の何れかに記載の絶縁分離型半導体装置。4. A separation island region for capacitive coupling prevention between the elements between the device region is formed, according to claim 1乃, characterized in that fixed the separating island region to ground potential
4. The insulated semiconductor device according to any one of 3 to 3 .
Ｎ+層があり、その上にＮ-層がある構造とされたことを
特徴とする請求項４記載の絶縁分離型半導体装置。5. The isolation type semiconductor according to claim 4 , wherein the isolation island region has a structure in which an N + layer is provided on the insulating film and an N − layer is provided thereon. apparatus.
なる電導型である請求項１乃至５の何れかに記載の絶縁
分離型半導体装置。6. A semiconductor substrate, an insulating isolation semiconductor device according to any one of claims 1 to 5 and the semiconductor layer are different conductivity types.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22649695A JP3329150B2 (en) | 1994-09-09 | 1995-09-04 | Insulated semiconductor device |
| US08/941,756 US6104078A (en) | 1994-03-09 | 1997-09-30 | Design for a semiconductor device having elements isolated by insulating regions |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-216428 | 1994-09-09 | ||
| JP21642894 | 1994-09-09 | ||
| JP22649695A JP3329150B2 (en) | 1994-09-09 | 1995-09-04 | Insulated semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002088234A Division JP2002343947A (en) | 1994-09-09 | 2002-03-27 | Dielectric isolation type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130243A JPH08130243A (en) | 1996-05-21 |
| JP3329150B2 true JP3329150B2 (en) | 2002-09-30 |
Family
ID=26521427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22649695A Expired - Lifetime JP3329150B2 (en) | 1994-03-09 | 1995-09-04 | Insulated semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329150B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243654A (en) * | 2010-05-14 | 2011-12-01 | Denso Corp | Semiconductor device |
-
1995
- 1995-09-04 JP JP22649695A patent/JP3329150B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130243A (en) | 1996-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930008980B1 (en) | Semiconductor device | |
| US4870475A (en) | Semiconductor device and method of manufacturing the same | |
| EP0182032A2 (en) | SoI semiconductor device and method for producing it | |
| US5449946A (en) | Semiconductor device provided with isolation region | |
| JP2006319204A (en) | Semiconductor device and manufacturing method therefor | |
| US4947228A (en) | Integrated circuit power supply contact | |
| US20050189602A1 (en) | Semiconductor device | |
| JP3369391B2 (en) | Dielectric separated type semiconductor device | |
| JP4432470B2 (en) | Semiconductor device | |
| US6104078A (en) | Design for a semiconductor device having elements isolated by insulating regions | |
| JP3006425B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4884116A (en) | Double diffused mosfet with potential biases | |
| US7375397B2 (en) | Semiconductor device having an SOI structure and method for manufacturing the same | |
| US5198880A (en) | Semiconductor integrated circuit and method of making the same | |
| JPH11261010A (en) | Semiconductor device and its manufacturing method | |
| US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
| JP3329150B2 (en) | Insulated semiconductor device | |
| JP3602745B2 (en) | Semiconductor device | |
| JP3792931B2 (en) | Semiconductor device and test method thereof | |
| JP3269536B2 (en) | Semiconductor device | |
| JP3963071B2 (en) | Semiconductor device | |
| JP2001015589A (en) | Semiconductor device | |
| JP2002343947A (en) | Dielectric isolation type semiconductor device | |
| US8247884B2 (en) | Semiconductor structure for fabricating a handle wafer contact in a trench insulated SOI disc | |
| JP3070209B2 (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020226 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020618 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130719 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |