JP3327185B2 - 液晶表示パネルの製造方法およびアクティブマトリクス基板の製造方法 - Google Patents
液晶表示パネルの製造方法およびアクティブマトリクス基板の製造方法Info
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Description
れを用いた投写型液晶表示装置、および液晶表示パネル
の製造方法に関するものである。さらに詳しくは、画素
電極の短絡防止技術に関するものである。
ッチング素子として薄膜トランジスタ(以下、TFTと
いう。)を用いたアクティブマトリクス方式のものは、
図2に示すように、画素スイッチング用のTFT(図示
せず。)および画素電極55が形成されたアクティブマ
トリクス基板AM(第1の基板)と、対向電極71が形
成された対向基板OP(第2の基板)と、アクティブマ
トリクス基板AMと対向基板OPとの間に挟持された液
晶LCとから概ね構成されている。
マトリクス基板AMでは、走査線gateおよびデータ
線sigによって画素PXがマトリクス状に形成され、
各データ線sigには画素スイッチング用のTFT5お
よび画素電極55が接続している。各画素PXの画素ス
イッチング用のTFT5は、図10および図11(A)
に示すように、第1および第2の層間絶縁膜53、54
に形成されたコンタクトホール56、57を介してソー
ス領域521およびドレイン領域522にデータ線si
gおよび画素電極55がそれぞれ電気的接続し、画素電
極55と対向基板OPの対向電極71との間で液晶LC
を駆動する。
素電極55の形成工程では、従来、図12に示すよう
に、第1および第2の層間絶縁膜53、54にコンタク
トホール57を形成した後、その全面に画素電極55を
構成すべきITO膜(Indium Tin Oxid
e)550を形成する。次に、ITO膜550の表面に
レジストマスク99を形成し、このレジストマスク99
を介してITO膜550にドライエッチングを施し、画
素電極55を形成する(図11(A)参照。)。しかる
後にはレジストマスク99をプラズマを用いた灰化処
理、あるいは溶剤への浸漬によって除去する。
液晶表示パネルにおいて、図11(A)に示すように、
アクティブマトリクス基板AMと対向基板OPに導電性
の異物Cが入り込むと、この異物Cによって、画素電極
55と対向電極71とが短絡し、表示欠陥が発生するお
それがある。また、図11(B)に示すように、隣接す
る画素PXの間で画素電極55がデータ線sigに被さ
るほど近接しているときには、アクティブマトリクス基
板AMと対向基板OPに入り込んだ導電性の異物Cは、
隣接する画素PXの各画素電極55同士を短絡させてし
まい、表示欠陥を発生させるおそれもある。
製造方法において、画素電極55をパターニング形成す
る際にドライエッチングを用いると、レジストマスク7
1が変質し、プラズマによる灰化処理、あるいは溶剤へ
の浸漬ではレジストマスク71を簡単には除去できない
という問題点もある。
液晶を挟持する2枚の基板間に導電性の異物が入り込ん
でも、画素電極と対向電極の短絡、および隣接する画素
間での画素電極同士の短絡が発生しない液晶表示パネル
およびそれを用いた投写型液晶表示装置を提供すること
にある。
エッチングにより形成する際にレジストマスクを用いな
くても済む液晶表示パネルの製造方法およびアクティブ
マトリクス基板の製造方法を提供することにある。
に、本発明の液晶表示パネルの製造方法では、第1の基
板の表面に画素電極となる透明導電膜を形成する工程
と、前記透明導電膜の上に保護膜となる透明絶縁膜を形
成する工程とを有し、しかる後に前記透明絶縁膜をパタ
ーニングする工程と、前記透明絶縁膜をマスクとして前
記透明導電膜をパターニングして画素電極を形成する工
程とを有することを特徴とする。
の製造方法は、基板の表面に画素電極となる透明導電膜
を形成する工程と、前記透明導電膜の上に保護膜となる
透明絶縁膜を形成する工程とを有し、しかる後に前記透
明絶縁膜をパターニングする工程と、前記透明絶縁膜を
マスクとして前記透明導電膜をパターニングして画素電
極を形成する工程とを有することを特徴とする。
形態を説明する。なお、本形態に係る液晶表示パネル
は、図10および図11を参照して説明した従来の液晶
表示パネルと基本的な構成が同一なので、共通する機能
を有する部分には同じ符号を付して説明する。
は、それぞれ液晶表示パネルの平面図および断面図であ
る。
は、石英基板や高耐熱ガラス基板などの透明な絶縁基板
300に画素PXや駆動回路60、70などを形成した
アクティブマトリクス基板AM(第1の基板)と、石英
基板や高耐熱ガラス基板などの透明な絶縁基板200に
対向電極71およびブラックマトリクスBM1を形成し
た対向基板OP(第2の基板)と、これらの間に封入、
挟持されている液晶LCとから概略構成されている。ア
クティブマトリクス基板AMと対向基板OPとはギャッ
プ材含有のシール材を用いたシール層80によって所定
の間隙(セルギャップ)を介して貼り合わされ、これら
の基板間に液晶LCが封入されている。シール層80に
は、エポキシ樹脂や各種の紫外線硬化樹脂などを用いる
ことができる。また、ギャップ材としては、約2μm〜
約10μmの無機あるいは有機質のファイバ若しくは球
を用いることができる。対向基板OPはアクティブマト
リクス基板AMよりも小さく、アクティブマトリクス基
板AMの周辺部分は、対向基板OPの外周縁よりはみ出
た状態に貼り合わされる。従って、アクティブマトリク
ス基板AMの入出力端子81、走査線駆動回路60およ
びデータ線駆動回路70は、対向基板OPの外側に位置
しているので、入出力端子81にはフレキシブルプリン
ト配線基板FPCを配線接続することができる。ここ
で、シール層80は部分的に途切れているので、この途
切れ部分によって、液晶注入口83が構成されている。
このため、対向基板OPとアクティブマトリクス基板A
Mとを貼り合わせた後、シール層80の内側領域を減圧
状態にすれば、液晶注入口83から液晶LCを減圧注入
でき、液晶LCを封入した後、液晶注入口83を封止剤
82で塞げばよい。なお、対向基板OPには、シール層
80の内側に表示領域を見切りするためのブラックマト
リクスBM2も形成されている。
の構成)このような液晶表示パネルLPに用いられる駆
動回路内蔵型のアクティブマトリクス基板AMの構成
を、図3(A)にブロック図で示してある。
マトリクス基板AMでは、透明基板300の上に複数の
走査線gateと複数のデータ線sigとによって複数
の画素PXがマトリクス状に構成されている。いずれの
画素領域PXにも、その1つを図3(B)に拡大して示
すように、走査線gateおよびデータ線sigに接続
する画素スイッチング用のTFT5が形成され、このT
FT5のドレイン電極は、前記の対向基板OPの対向電
極71との間に液晶LCを挟んで液晶セルを構成する画
素電極55である。なお、液晶セルに対しては、前段の
ゲート線gateや容量線(図示せず。)を利用して保
持容量capが構成される。
透明基板300の周辺部分には、複数のデータ線sig
のそれぞれに画像信号を供給するデータ線駆動回路部6
0と、複数の走査線gateのそれぞれに画素選択用の
走査信号を供給するシフトレジスタ700やバッファを
備える走査線駆動回路部70とが構成されている。デー
タ線駆動回路部60は、クロック信号が供給されるX側
シフトレジスタ回路61、X側シフトレジスタ回路61
から出力された信号に基づいて動作するサンプルホール
ド回路62、およびたとえば6相に展開された各画像信
号に対応する6本の画像信号線63などが構成されてい
る。このため、サンプルホールド回路62は、X側シフ
トレジスタ回路61から出力された信号に基づいて動作
し、画像信号線63を介して供給される画像信号を所定
のタイミングでデータ線sigに取り込み、各画素PX
に供給することが可能である。
の構成)図4はいくつかの画素PXを拡大して示す平面
図、図5(A)、(B)はそれぞれ図4のX−X′線お
よびY−Y′線における断面図である。
Xにも、絶縁基板300の表面に形成されたポリシリコ
ン膜51にソース領域521、チャネル領域520およ
びドレイン領域522が形成され、その表面側にはゲー
ト絶縁膜58が形成されている。ゲート絶縁膜58の表
面には第1および第2の層間絶縁膜53、54が形成さ
れ、第1の層間絶縁膜53に形成されたコンタクトホー
ル56を介してデータ線sigがソース領域521に接
続している。また、第1および第2の層間絶縁膜53、
54に形成されたコンタクトホール57を介して、膜厚
が約1500オングストロームのITO膜からなる画素
電極55がドレイン領域522に接続している。ここ
で、各画素電極55の端部は、隣接する画素PXとの間
に形成された走査線gateおよびデータ線sigに被
さっている。なお、図示を省略するが、図3(B)に示
した保持容量capを形成するには、前段の走査線ga
te、あるいは走査線gateに並列するポリシリコン
からなる容量線などとドレイン領域522の延設部分な
どとを重ねておく。
基板AMにおいて、本形態では、画素電極55の表面に
は、300オングストローム程度の薄いシリコン酸化膜
(透明な無機絶縁膜)からなる保護膜59が積層されて
いる。ここで、保護膜59については、後述するよう
に、画素電極55をパターニング形成する際のドライエ
ッチング時にマスクとして使用可能な厚さであれば、薄
い程、透過光の損失を抑えることができるので、約10
0オングストロームから約800オングストロームまで
の範囲に設定される。また、膜厚が約1500オングス
トロームの画素電極55に膜厚が約750オングストロ
ームの保護膜59を積層すると干渉縞が発生することか
ら、保護膜59は、画素電極55に積層したときに干渉
縞などが形成されない膜厚に設定される。さらに、保護
膜59は、透明な絶縁膜であれば、シリコン酸化膜に限
定されることがなく、その他の酸化膜、あるいはシリコ
ン化合物であってもよい。
パネルLPでは、図5(A)に模式的に示すように、画
素電極55の表面に絶縁性の保護膜59が積層されてい
るので、液晶LCを挟持するアクティブマトリクス基板
AMと対向基板OPとの間に導電性の異物Cが入り込ん
でも、画素電極55と対向電極71とが短絡することは
ない。また、図5(B)に模式的に示すように、隣接す
る画素PXの間で画素電極55がデータ線sigに被さ
るほど近接しているときでも、アクティブマトリクス基
板AMと対向基板OPに入り込んだ導電性の異物Cは、
隣接する画素PXの各画素電極55同士を短絡させるこ
とはない。それ故、本形態に係る液晶表示パネルLPで
は、液晶LCを挟持する2枚の基板間に導電性の異物C
が入り込んでも、このような異物Cに起因する表示欠陥
の発生を防止できる。
構成の液晶表示パネルLPの製造方法のうち、アクティ
ブマトリクス基板AMへのTFT5の製造方法を、図
6、図7および図8を参照して説明する。図6ないし図
8は、本形態に係る液晶表示パネルLPのアクティブマ
トリクス基板AMへのTFT5の製造方法を示す工程断
面図である。
や高耐熱ガラス基板などの絶縁基板300の表面全体に
直接、あるいは絶縁基板300の表面に形成した下地保
護膜(図示せず。)の表面全体に、減圧CVD法などに
より厚さが約500オングストローム〜約2000オン
グストローム、好ましくは約1000オングストローム
のポリシリコン膜からなる半導体膜51を形成する(半
導体膜堆積工程)。この半導体膜51の形成は、アモル
ファスシリコン膜を堆積した後、600℃〜700℃の
温度で1時間〜8時間の熱アニールを施してポリシリコ
ン膜を形成したり、ポリシリコン膜を堆積した後、シリ
コンを打ち込み、非晶質化した後、熱アニールにより再
結晶化してポリシリコン膜を形成する方法を用いてもよ
い。次に、フォトリソグラフィ技術を用いてレジストマ
スク91を形成し、このレジストマスク91を用いて半
導体膜51をパターニングすることにより、図5(B)
に示すように、島状の半導体膜51(能動層)を形成す
る(半導体膜フォト・エッチング工程)。
51の表面に熱酸化法などにより厚さが約600オング
ストローム〜約1500オングストロームのゲート酸化
膜58を形成する(ゲート酸化膜形成工程)。その結
果、半導体膜51の厚さは、約300オングストローム
〜約1500オングストローム、好ましくは350オン
グストローム〜約450オングストロームとなる。
ateの一部としてのゲート電極を形成するためのポリ
シリコン膜210を絶縁基板300全面に形成する(ゲ
ート電極ポリシリコン膜堆積工程)。次に、フォトリソ
グラフィ技術を用いてレジストマスク92を形成し、こ
のレジストマスク92を用いてポリシリコン膜210を
パターニングすることにより、図5(E)に示すよう
に、走査線gateおよびその一部としてのゲート電極
21を形成する(ゲート電極ポリシリコン膜フォト・エ
ッチング工程)。
極21をマスクとして高濃度の不純物イオン(リンイオ
ン)の打ち込みを行い(イオン打ち込み工程)、ゲート
電極21に対して自己整合的に高濃度のソース領域52
1、および高濃度のドレイン領域522を形成する。こ
こで、ゲート電極21の真下に位置しているため、不純
物が導入されなかった部分はチャネル領域520とな
る。このようにしてイオン打ち込みを行った際には、ゲ
ート電極21として形成されていたポリシリコン膜は不
純物が導入されるので、低抵抗化することになる。な
お、この工程に代えて、ゲート電極21をマスクとして
約1×1013/cm2 〜約3×1013/cm2 のドーズ
量で低濃度の不純物(リンイオン)を導入して、ポリシ
リコン膜に低濃度領域を形成した後、ゲート電極21よ
りの幅の広いマスクを形成して高濃度の不純物(リンイ
オン)を約1×1015/cm2 〜約3×1015/cm2
のドーズ量で打ち込み、LDD構造(ライトリー・ドー
プト・ドレイン構造)のソース領域およびドレイン領域
を形成してもよい。また、低濃度の不純物の打ち込みを
行わずに、ゲート電極21より幅の広いマスクを形成し
た状態で高濃度の不純物(リンイオン)を打ち込み、オ
フセット構造のソース領域およびドレイン領域を形成し
てもよい。また、図示を省略するが、周辺駆動回路のP
チャネルTFT部では、前記の画素部および周辺駆動回
路のNチャネルTFT部をレジストで被覆保護して、ゲ
ート電極をマスクとして、約1×1015/cm2 〜約3
×1015/cm2 のドーズ量でボロンイオンを打ち込む
ことにより、自己整合的にPチャネルのソース・ドレイ
ン領域を形成する。なお、NチャネルTFT部の形成時
と同様に、ゲート電極をマスクとして、約1×1013/
cm2 〜約3×1013/cm2 のドーズ量で低濃度の不
純物(ボロンイオン)を導入して、ポリシリコン膜に低
濃度領域を形成した後、ゲート電極よりの幅の広いマス
クを形成して高濃度の不純物(ボロンイオン)を約1×
1015/cm2 〜約3×1015/cm2 のドーズ量で打
ち込み、LDD構造(ライトリー・ドープト・ドレイン
構造)のソース領域およびドレイン領域を形成してもよ
い。また、低濃度の不純物の打ち込みを行わずに、ゲー
ト電極より幅の広いマスクを形成した状態で高濃度の不
純物(リンイオン)を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。これらの
イオン打ち込み工程によって、CMOS化が可能にな
り、周辺駆動回路の同一基板内への内蔵化が可能とな
る。
極21の表面側にCVD法などによりたとえば800℃
程度の温度条件下で厚さが約5000オングストローム
〜約15000オングストロームのNSG膜(ボロンや
リンを含まないシリケートガラス膜)などからなる第1
の層間絶縁膜53を形成した後(第1層間絶縁膜堆積工
程)、フォトリソグラフィ技術を用いて、第1の層間絶
縁膜53のうち、ソース領域521に対応する部分にコ
ンタクトホール56を形成する(ソース電極導通部開孔
工程)。
間絶縁膜53の表面に、ソース電極を構成するためのア
ルミニウム膜220などの低抵抗導電膜をスパッタ法な
どで形成する(ソース電極用アルミニウム膜堆積工
程)。次に、フォトリソグラフィ技術を用いてレジスト
マスク93を形成し、このレジストマスク93を用いて
アルミニウム膜220をパターニングすることにより、
図7(C)に示すように、データ線sigおよびその一
部としてソース電極を形成する(ソース電極用アルミニ
ウム膜フォト・エッチング工程)。
極(データ線sig)の表面に、CVD法などによりた
とえば500℃程度の低い温度条件下で厚さが約500
0オングストローム〜約15000オングストロームの
PSG膜(ボロンやリンを含むシリケートガラス膜)な
どからなる第2の層間絶縁膜54を形成した後(第2層
間絶縁膜形成工程)、フォトリソグラフィ技術を用い
て、第1および第2の層間絶縁膜53、54のうち、ド
レイン領域522に対応する部分にコンタクトホール5
7を形成する(画素電極導通部開孔工程)。
間絶縁膜54の表面に、画素電極55を構成するための
厚さが約1500オングストロームのITO膜550を
スパッタ法などで形成する(画素電極用ITO膜堆積工
程/透明導電膜形成工程)。ここで、画素電極55とし
ては、ITO膜に限らず、SnOX 膜やZnOX 膜など
の高融点の金属酸化物などからなる透明電極材料を使用
することも可能であり、これらの材料であれば、コンタ
クトホール57内でのステップカバレージも実用に耐え
るものである。
9を構成するための薄いシリコン酸化膜590をCVD
法などにより、約100オングストローム〜約800オ
ングストロームの膜厚、たとえば約300オングストロ
ームの膜厚に形成する(透明絶縁膜形成工程)。
酸化膜590の表面にフォトリソグラフィ技術を用いて
レジストマスク94を形成し、このレジストマスク94
を用いてシリコン酸化膜590をパターニングすること
により、図8(D)に示すように、画素電極55を形成
すべき領域に保護膜59を形成する(透明絶縁膜パター
ニング形成工程)。
グ形成したシリコン酸化膜からなる保護膜59をマスク
としてITO膜550にヨウ素含有あるいはメタン含有
のエッチング・ガスを用いてドライエッチングを施し、
図5(A)に示すように、画素電極55を形成する(透
明導電膜パターニング形成工程)。
AMを製造した以降の工程については図示を省略する
が、アクティブマトリクス基板AMの表面にポリイミド
などの配向膜を薄く形成した後、ラビング処理を行う。
一方、別途、対向電極71やブラックマトリクスBM
1、BM2などを形成し終えた対向基板OPの表面にポ
リイミドなどの配向膜を薄く形成した後、ラビング処理
を行う。そして、図2を参照して説明したように、アク
ティブマトリクス基板AMと対向基板OPとをギャップ
材含有のシール層80を用いて貼り合わせる。次に、シ
ール層80の途切れ部分(液晶注入口83)から対向基
板OPとアクティブマトリクス基板AMとの間に液晶L
Cを減圧注入し、しかる後に、液晶注入口83を封止剤
82で封止する。なお、以上の工程は、アクティブマト
リクス基板AMおよび対向基板OPをそれぞれ複数枚取
りできるような大型の絶縁基板の状態で行われ、それを
ダイシングすることにより、個々のパネルに分割するの
が一般的である。
ネルLP(アクティブマトリクス基板AM)の製造方法
において、前記の透明絶縁膜パターニング形成工程で
は、画素電極55をドライエッチングによりパターニン
グ形成する際には、レジストマスクではなく、それより
先に行った透明絶縁膜パターニング形成工程でパターニ
ング形成した無機絶縁膜からなる保護膜59をマスクと
して用いる。従って、ドライエッチングに晒されて変質
してしまったレジストマスクを手間をかけて除去すると
いう工程が必要ない。
の液晶表示パネルLPの使用例として、投写型液晶表示
装置のライトバルブとして用いた例を図9を参照して説
明する。
装置の光学ユニットに組み込まれている光学系の説明図
である。
ウジング(図示せず。)内には光学ユニット10が搭載
され、この光学ユニット10内には、光源ランプ11
(光源)と、微小レンズの集合体からなるインテグレー
タレンズ12、14、および偏光分離膜とλ/4波長板
との集合体からなる偏光変換素子16を備える照明用光
学系15と、この照明用光学系15から出射される白色
光束を、赤、緑、青の各色光束R、G、Bに分離する色
分離光学系20と、各色光束を変調するライトバルブと
しての3枚の液晶ライトバルブ30R、30G、30B
(本発明を適用した液晶表示パネルLP)と、変調され
た色光束を再合成する色合成光学系としてのダイクロイ
ックプリズムからなるプリズムユニット42と、合成さ
れた光束をスクリーン上に拡大投写する投写レンズユニ
ット50(投写光学系)とが構成されている。光源ラン
プ11としては、ハロゲンランプ、メタルハライドラン
プ、キセノンランプ等を用いることができる。この光学
ユニット10では、偏光変換素子16において各プリズ
ム体で分離されたP偏光およびS偏光のうち、P偏光の
出射位置にλ/2板を配置した構成に相当するため、光
束をS偏光に揃えることができる。
ており、照明用光学系15の中心光軸を装置前方向に向
けて直角に折り曲げるようにしている。色分離光学系2
0には、赤緑反射ダイクロックミラー22と、緑反射ダ
イクロイックミラー24と、反射ミラー29とが配置さ
れている。光源ランプ11から出射された白色光束は、
照明用光学系15を経て、まず、赤緑反射ダイクロイッ
クミラー22において、そこに含まれている赤色光束R
および緑色光束Gが直角に反射されて、緑反射ダイクロ
イックミラー24の側に向かう。青色光束Bはこの赤緑
反射ダイクロイックミラー22を通過して、後方の反射
ミラー29で直角に反射されて、青色光束の出射部から
プリズムユニット42の側に出射される。赤緑反射ダイ
クロックミラー22において反射された赤および緑の光
束R、Gは、緑反射ダイクロイックミラー24におい
て、緑色光束Gのみが直角に反射されて、緑色光束の出
射部からプリズムユニット42の側に出射される。これ
に対して、緑反射ダイクロイックミラー24を通過した
赤色光束Rは、赤色光束の出射部から導光系44の側に
出射される。色分離光学系20における各色光束の出射
側には、それぞれ集光レンズ26、27、28が配置さ
れている。したがって、各出射部から出射した各色光束
は、これらの集光レンズ26、27、28に入射して各
液晶ライトバルブ30R、30G、30Bに集光され
る。このようにして、本形態では、照明用光学系15、
色分離光学系20、集光レンズ26、27、28、およ
び導光系44によって、光源ランプ11から出射された
光を集光しながら各液晶ライトバルブ30R、30G、
30Bに導く集光光学系が構成されている。
のうち、青色および緑色の光束B、Gは液晶ライトバル
ブ30B、30Gに入射して変調され、各色光に対応し
た画像情報(映像情報)が付加される。すなわち、これ
らのライトバルブは、不図示の駆動手段によって画像情
報に応じてスイッチング制御されて、これにより、ここ
を通過する各色光の変調が行われる。このような駆動手
段は公知の手段をそのまま使用することができる。
液晶ライトバルブ30Rに導かれて、ここにおいて、同
様に画像情報に応じて変調が施される。本例のライトバ
ルブは、例えば、ポリシリコンTFTをスイッチング素
子として用いたものを使用できる。なお、導光系44と
しては、入射側レンズ45と、入射側反射ミラー46
と、出射側反射ミラー47と、これらの間に配置した中
間レンズ48とが配置されている。
を通って変調された各色光束は、プリズムユニット42
に入射され、ここで再合成される。ここで再合成された
カラー画像は、投写レンズユニット50を介して、所定
の位置にあるスクリーン上に拡大投写される。
のような投写型液晶表示装置のライトバルブ用以外に
も、パーソナルコンピュータのモニター用など、各種の
表示装置として使用することができる。
表示パネルでは、画素電極の表面に透明な無機絶縁膜か
らなる保護膜が積層されているので、液晶を挟持する第
1の基板と第2の基板との間に導電性の異物が入り込ん
でも、画素電極と対向電極とが短絡することがなく、ま
た、隣接する画素の間で画素電極同士が短絡することも
ない。それ故、本発明によれば液晶を挟持する2枚の基
板間に導電性の異物が入り込んでも、このような異物に
起因する表示欠陥の発生を防止できる。
素電極をドライエッチングによりパターニング形成する
際には、レジストマスクではなく、先にパターニング形
成した保護膜をマスクとして用いる。従って、ドライエ
ッチングに晒されて変質してしまったレジストマスクを
手間をかけて除去する必要がない。
マトリクス基板のブロック図、(B)はそれにマトリク
ス状に構成された画素の1つを拡大して示すブロック図
である。
リクス基板に画素がマトリクス状に構成されている様子
を示す平面図である。
(B)は図4のY−Y′線における断面図である。
リクス基板の製造方法を示す工程断面図である。
リクス基板の製造方法において、図6に示す工程に続い
て行う各工程を示す工程断面図である。
リクス基板の製造方法において、図7に示す工程に続い
て行う各工程を示す工程断面図である。
して用いた投写型液晶表示装置に用いた光学系を示す説
明図である。
ス基板に画素がマトリクス状に構成されている様子を示
す平面図である。
図、(B)は図10のY−Y′線における断面図であ
る。
トリクス基板の製造工程のうち、画素電極を形成する工
程を示す工程断面図である。
ル) 42 プリズムユニット(色合成光学系) 50 投写レンズユニット(投写光学系) 55 画素電極 59 保護膜 60 走査線駆動回路 70 データ線駆動回路 71 対向電極 550 ITO膜(透明導電膜) 590 シリコン酸化膜(透明な絶縁膜) LC 液晶 LP 液晶表示パネル AM アクティブマトリクス基板(第1の基板) BM1、BM2 ブラックマトリクス cap 保持容量 gate 走査線 LC 液晶 sig データ線 OP 対向基板(第2の基板) PX 画素
Claims (4)
- 【請求項1】 第1の基板の表面に画素電極となる透明
導電膜を形成する工程と、前記透明導電膜の上に保護膜
となる透明絶縁膜を形成する工程とを有し、しかる後に
前記透明絶縁膜をパターニングする工程と、前記透明絶
縁膜をマスクとして前記透明導電膜をパターニングして
画素電極を形成する工程とを有することを特徴とする液
晶表示パネルの製造方法。 - 【請求項2】 請求項1において、前記透明導電膜をパ
ターニングする工程はドライエッチングで行なうことを
特徴とする液晶表示パネルの製造方法。 - 【請求項3】 基板の表面に画素電極となる透明導電膜
を形成する工程と、前記透明導電膜の上に保護膜となる
透明絶縁膜を形成する工程とを有し、しかる後に前記透
明絶縁膜をパターニングする工程と、前記透明絶縁膜を
マスクとして前記透明導電膜をパターニングして画素電
極を形成する工程とを有することを特徴とするアクティ
ブマトリクス基板の製造方法。 - 【請求項4】 請求項3において、前記透明導電膜をパ
ターニングする工程はドライエッチングで行なうことを
特徴とするアクティブマトリクス基板の製造方法。
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---|---|---|---|
JP27890397A JP3327185B2 (ja) | 1997-10-13 | 1997-10-13 | 液晶表示パネルの製造方法およびアクティブマトリクス基板の製造方法 |
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JP27890397A JP3327185B2 (ja) | 1997-10-13 | 1997-10-13 | 液晶表示パネルの製造方法およびアクティブマトリクス基板の製造方法 |
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Publication Number | Publication Date |
---|---|
JPH11119249A JPH11119249A (ja) | 1999-04-30 |
JP3327185B2 true JP3327185B2 (ja) | 2002-09-24 |
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JP27890397A Expired - Fee Related JP3327185B2 (ja) | 1997-10-13 | 1997-10-13 | 液晶表示パネルの製造方法およびアクティブマトリクス基板の製造方法 |
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KR101693279B1 (ko) * | 2014-06-23 | 2017-01-05 | (주)삼원에스티 | 터치패널센서의 제조방법 |
-
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- 1997-10-13 JP JP27890397A patent/JP3327185B2/ja not_active Expired - Fee Related
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