JP3324568B2

JP3324568B2 - 通信制御装置

Info

Publication number: JP3324568B2
Application number: JP16353799A
Authority: JP
Inventors: 暁櫻井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-06-10
Filing date: 1999-06-10
Publication date: 2002-09-17
Anticipated expiration: 2019-06-10
Also published as: JP2000354085A

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、制御情報がトレイ
ラ部に存在するプロトコルによって転送される可変長フ
レームの処理を行う通信制御装置に係り、特にＯＳＩ参
照モデルのレイヤ２の処理における受信フレームの処理
方式に関する。

【０００２】

【従来の技術】通信制御装置では、ＯＳＩ(Open System
s Interconnection)参照モデルのレイヤ２のプロトコル
処理をハードウェア及びファームウェアによって実現し
ている。即ち、ハードウェアが下位レイヤからの受信フ
レームの開始／終了を認識し、ユーザ情報を上位レイヤ
へＤＭＡ（ダイレクトメモリアクセス）転送するととも
に、ファームウェアが受信フレームから取り出した制御
情報に基づきを所要の転送制御を行う。

【０００３】ところで、プロトコルには、制御情報がヘ
ッダ部に存在するものと、トレイラ部に存在するものと
がある。制御情報がヘッダ部に存在するプロトコルでは
フレーム受信開始時に制御情報を識別できるので、問題
はないが、制御情報がトレイラ部に存在するプロトコル
では、フレーム受信開始時には制御情報を識別すること
ができない。しかも、フレームが可変長であるときは一
層制御情報の識別が困難となる。

【０００４】そこで、従来の通信制御装置におけるレイ
ヤ２プロトコル処理部では、制御情報がトレイラ部に存
在するプロトコルを処理する場合には、下位レイヤから
の受信フレームを一律に上位レイヤの受信バッファにＤ
ＭＡ転送してフレーム受信を完了させ、その後上位レイ
ヤの受信バッファからトレイラ部をＤＭＡ転送により読
み出し、制御情報を参照するようにしていた。

【０００５】しかし、この方式では、上位レイヤの受信
バッファを、上位レイヤとこのレイヤ２プロトコル処理
部の双方がアクセスすることになるので、アクセス制御
が複雑化する。

【０００６】そこで、本出願人は、レイヤ２プロトコル
処理部にトレイラ用のＦＩＦＯ（先入れ先出し）型バッ
ファを設け、レイヤ２プロトコル処理部が上位レイヤの
受信バッファをアクセスしないでも済むようした技術を
開発し先に出願した（特願平１０−２２８４６５号、未
公開）。

【０００７】具体的には、この先の出願に係るもので
は、上位レイヤの受信バッファへのＤＭＡ転送と並行し
て受信フレームをＦＩＦＯ型バッファを通過させ、トレ
イラ部がＦＩＦＯ型バッファに滞留するようにし、ＤＭ
Ａ転送完了後は上位レイヤの受信バッファをアクセスせ
ず、このＦＩＦＯ型バッファからトレイラ部を読み出す
方式を提案している。

【０００８】なお、制御情報がトレイラ部に存在し、可
変長フレームを扱うプロトコルとしては、例えばITU-T
勧告Q.2110に規定されるＳＳＣＯＰ（サービス依存コネ
クション型プロトコル；Service Specific Connection
Oriented Protocol)がある。このＳＳＣＯＰは、ＡＴＭ
アダプテーションレイヤ（ＡＡＬ）のＣＳ（コンバージ
ェンスサブレヤ；Convergence Sublayer）におけるＳＳ
ＣＳ（ＣＳサービス依存部；Service Specific ＣＳ）
の中に位置づけられている。

【０００９】ＳＳＣＯＰは、現在のところ、非同期転送
モード（ＡＴＭ）の仮想チャネル（ＶＣ）上でシグナリ
ング用ＡＡＬ（ＳＡＡＬ）のＵＮＩ／ＮＮＩレイヤ３エ
ンティティ間の情報を転送するのに使用されているが、
ＳＳＣＯＰユーザ間で可変長（８〜６５５３２オクテッ
ト)のサービスデータユニット（ＳＤＵ）を転送するこ
とができる。

【００１０】

【解決しようとする課題】しかし、上記先の出願に係る
方式では、トレイラ用ＦＩＦＯ型バッファにトレーラ部
を格納するため受信フレームを必ず上位レイヤの受信バ
ッファへＤＭＡ転送する必要がある。つまり、この方式
では、レイヤ２プロトコル処理部で終端され、上位レイ
ヤには不要である制御フレームについてもＤＭＡ転送の
対象となっている。

【００１１】上位レイヤの受信バッファへのＤＭＡ転送
では、受信バッファの解放処理を行う必要があるので、
制御フレームを多くやりとりする場合には、上記先の出
願に係る方式では、ＤＭＡ転送及びバッファ解放処理が
頻発することになり、フレーム受信処理の高速化を阻害
する要因を内包する結果となっている。

【００１２】また、レイヤ２プロトコル処理部が上位レ
イヤの受信バッファを使用するのは、ユーザ情報フレー
ムの受信時のみであることが望ましい。この点でも上記
先の出願に係る方式には、改善の余地がある。

【００１３】本発明の目的は、先の出願と同様にトレイ
ラ用ＦＩＦＯ型バッファを設けるとともに、上位レイヤ
には不要である制御フレームは、上位レイヤに転送しな
いようにできる手段を備え、真にフレーム受信処理の高
速化を実現できる通信制御装置を提供することにある。

【００１４】

【課題を解決するための手段】請求項１に記載の発明に
係る通信制御装置は、制御情報がトレイラ部に存在する
プロトコルによって転送される可変長フレームの処理を
行う通信制御装置において、ＯＳＩ参照モデルのレイヤ
２プロトコル処理部が、少なくとも前記トレイラ部のバ
イト数分の容量を有するＦＩＦＯ型のバッファと、下位
レイヤからの受信フレームのバイト数を監視し、監視結
果に応じて、前記受信フレームを上位レイヤへＤＭＡ転
送するのと並行して前記バッファにも送り込むことと、
前記受信フレームを上位レイヤへＤＭＡ転送せずに前記
バッファにのみ送り込むことの制御を行う制御回路とを
備えることを特徴とする。

【００１５】したがって、請求項１に記載の発明によれ
ば、トレイラ用のバッファには、受信フレームのトレイ
ラ部が常時滞留する一方、上位レイヤに対するＤＭＡ転
送が選択的に実行される。

【００１６】これにより、レイヤ２で終端し上位レイヤ
には不要な制御フレームは、上位レイヤに送らないよう
にできる。

【００１７】請求項２に記載の発明に係る通信制御装置
は、請求項１に記載の通信制御装置において、前記制御
回路は、前記受信フレームのバイト数を計数する計数回
路と、前記計数回路が前記バッファのバイト数を含みそ
れ以下の所定値を計数するまでに前記受信フレームが終
了するとき前記ＤＭＡ転送を禁止する信号を出力し、前
記受信フレームのバイト数が前記所定値を超えるとき前
記ＤＭＡ転送を許可する信号を出力する回路とを備える
ことを特徴とする。

【００１８】したがって、請求項２に記載の発明によれ
ば、上位レイヤに対するＤＭＡ転送の選択的実行をハー
ドウェアによって制御できる。

【００１９】請求項３に記載の発明に係る通信制御装置
は、請求項２に記載の通信制御装置において、前記制御
回路は、前記ＤＭＡ転送を禁止する場合も許可する場合
もファームウェアに対し受信開始通知を出力し、前記フ
ァームウェアは、前記受信開始通知を受けて上位レイヤ
へのＤＭＡ転送開始指示を出力することを特徴とする。

【００２０】したがって、請求項３に記載の発明によれ
ば、ファームウェアは、受信フレームの上位レイヤへの
転送有無と無関係に受信開始を知ることができ、通常通
りにＤＭＡ転送開始指示を出すことができる。つまり、
本発明の適用に際してファームウェアは従来通りの構成
で対応できる。

【００２１】請求項４に記載の発明に係る通信制御装置
は、請求項１に記載の通信制御装置において、ファーム
ウェアは、前記バッファから制御情報を読み出しレイヤ
２プロトコル処理を行うことを特徴とする。

【００２２】したがって、請求項４に記載の発明によれ
ば、ファームウェアは、上位レイヤから受信フレームを
読み出す必要がなく、迅速にレイヤ２プロトコル処理を
行うことできる。

【００２３】以上要するに、請求項１乃至請求項４に記
載の発明によれば、フレーム長が設定バイト数以下の制
御フレーム受信時にＤＭＡ転送を抑制し、効率的に上位
レイヤの受信バッファを使用することが可能である。こ
のとき、上位レイヤの受信バッファへのＤＭＡライト転
送は、ハードウェアで選択的に行われるため、ファーム
ウェアは、受信フレーム長を意識せずにハードウェアを
制御可能である。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２５】図１は、本発明の実施形態に係る通信制御
装置の構成ブロック図である。図１において、この通信
制御装置におけるレイヤ２プロトコル処理部１は、プロ
セッサ（以下「ＣＰＵ」という）１１と、このＣＰＵ１
１にバス接続される、メモリ１２、受信制御部１３，送
信制御部１４、ＤＭＡコントローラ１５を備えるものに
おいて、ＣＰＵ１１にバス接続されるトレイラ用バッフ
ァ１６を設けたものである。

【００２６】そして、図１では、上位レイヤは、上位レ
イヤプロッセ（以下「上位レイヤＣＰＵ」という）２１
とこの上位レイヤＣＰＵ２１にバス接続される上位レイ
ヤＲＡＭ２２とを示してある。

【００２７】レイヤ２プロトコル処理部１内では、ＤＭ
Ａコントローラ１５の情報転送ラインは、受信制御部１
３，送信制御部１４、トレイラ用バッファ１６にそれぞ
れ直接接続される。このＤＭＡコントローラ１５は、上
位レイヤＣＰＵ２１のバスにＤＭＡインタフェースを介
して接続される。また、受信制御部１３及び送信制御部
１４が、下位レイヤインタフェースを介して下位レイヤ
と接続される。

【００２８】即ち、レイヤ２プロトコル処理部１では、
上位レイヤとの情報転送は、上位レイヤの受信バッファ
である上位レイヤＲＡＭ２２を上位レイヤＣＰＵ２１と
競合する形でアクセスすることにより行われ、下位レイ
ヤとの情報転送は、下位レイヤインタフェースを経由し
て行われる構成である。

【００２９】本実施形態は、下位レイヤからの可変長受
信フレームが、制御情報がトレイラ部に存在するプロト
コルに基づく場合の処理方式に関する。この処理方式の
具体的な構成は、後述（図２）するとして、この処理方
式実現の前提となる構成等について概略説明する。

【００３０】ＣＰＵ１１は、メモリ１２に格納されるフ
ァームウェアによって、各部の動作を制御するととも
に、受信制御部１３からの受信開始通知の受付処理、Ｄ
ＭＡコントローラ１５のライト転送起動処理、ＤＭＡコ
ントローラ１５からのライト転送終了通知受付処理及び
ＯＳＩ参照モデルレイヤ２のプロトコル処理等を行う。

【００３１】受信制御部１３は、フレーム受信処理を行
うハードウェアとして、下位レイヤから受信したフレー
ムの一部または全部を格納するＦＩＦＯ型バッファ１３
ａ、その受信フレームをＦＩＦＯ型バッファ１３ａから
ＤＭＡコントローラ１５へ送出する回路、受信フレーム
の開始／終結フラグや下位レイヤからの先頭／終了信号
を識別し、ＣＰＵ１１へ通知する回路等を備える。

【００３２】送信制御部１４は、フレーム送信処理を行
うハードウェアとして、ＤＭＡコントローラ１５からの
送信フレームの一部または全部を格納するＦＩＦＯ型バ
ッファ１４ａ、その送信フレームをＦＩＦＯ型バッファ
１４ａから下位レイヤへ送出する回路、送信フレームの
開始／終結フラグや開始／終了信号を生成し、下位レイ
ヤへ通知する回路等を備える。

【００３３】ＤＭＡコントローラ１５は、ＣＰＵ１１か
らの起動指令に応じて、上位レイヤＲＡＭ２２に上位レ
イヤＣＰＵ２１が設定した送信フレームを読み出して直
接送信制御部１４へ転送するＤＭＡリード転送制御と、
受信制御部１３からの受信フレームを本実施形態では一
定条件下（後述）に上位レイヤＲＡＭ２２へ直接転送す
るＤＭＡライト転送制御とを行う。

【００３４】トレイラ用バッファ１６は、ＤＭＡライト
転送時に受信フレームを随時通過させることによりトレ
イラ部を滞留させるＦＩＦＯ型バッファ１６ａとその制
御回路と備える。図１では、受信制御部１３のＦＩＦＯ
型バッファ１３ａの出力（受信フレーム）は、トレイラ
用バッファ１６には、ＤＭＡコントローラ１５を経由し
て入力するように示してあるが、後述（図２）するよう
に、直接入力するようになっている。

【００３５】ここで、トレイラ用バッファ１６の容量
は、その趣旨から、少なくとも受信フレームのトレイラ
部のバイト数分あれば良い。トレイラ部のバイト数は、
フレームによって異なることがあるので、最大値を使用
することになる。

【００３６】次に、図２は、本実施形態の受信フレーム
の処理方式を抜き出して示す詳細構成図である。図２に
おいて、受信制御部１３のＦＩＦＯ型バッファ１３ａの
出力端は、ＤＭＡコントローラ１５の入力端とトレイラ
用バッファ１６の入力端とに接続される。ＤＭＡコント
ローラ１５の出力端は、ＤＭＡインタフェースを介して
上位レイヤＲＡＭ２２に接続される。正確には、図１に
示すように、上位レイヤＣＰＵ２１のバスに接続され
る。

【００３７】そして、本実施形態では、受信制御部１３
に、受信フレーム長監視カウンタ１３ｂを追加してあ
る。受信フレーム長監視カウンタ１３ｂは、一方の出力
端がＤＭＡコントローラ１５の制御入力端に接続され、
他方の出力端がＣＰＵ１１の割込入力端に接続される。

【００３８】この受信フレーム長監視カウンタ１３ｂ
は、ＣＰＵ１１から閾値ｎを設定可能とするためのレジ
スタと、ＦＩＦＯ型バッファ１３ａを通過する受信フレ
ームのバイト数を計数するカウンタと、閾値（設定値）
ｎとカウント値との大小比較及び比較結果と受信フレー
ム終了タイミングとの関係に基づき両出力端に所要の信
号を出力する回路とで構成される。

【００３９】この受信フレーム長監視カウンタ１３ｂ
が、ＤＭＡコントローラ１５の制御入力端に出力する信
号は、ＤＭＡライト転送制御動作の許否を内容とする。
また、この受信フレーム長監視カウンタ１３ｂが、ＣＰ
Ｕ１１の割込入力端に出力する信号は、受信開始割り込
み通知である。

【００４０】以下、受信フレームの処理に関する本実施
形態の動作を図２〜図４を参照して説明する。なお、図
３は、受信フレームを上位レイヤとトレイラ用バッファ
とに送出する場合の動作説明図、図４は、受信フレーム
をトレイラ用バッファにのみ送出する場合の動作説明図
である。

【００４１】受信制御部１３は、フレーム開始フラグや
下位レイヤからのフレーム開始信号の検出等によりフレ
ーム受信開始を認識すると、ＦＩＦＯ型バッファ１３ａ
内へ受信フレームを取り込む。同時に受信フレーム長監
視カウンタ１３ｂは、受信フレームのバイト数をカウン
トする。そして、受信フレーム長監視カウンタ１３ｂ
は、（１）フレーム先頭からの受信バイト数が設定値ｎ
を超えたときと、（２）フレーム先頭からの受信バイト
数が設定値ｎを超えずにフレーム終了となったときとの
双方において、ＣＰＵ１１に対し受信開始割り込み通知
を行う。

【００４２】この受信開始割り込み通知を検出したＣＰ
Ｕ１１は、つまりファームウェア（以下単に「ＣＰＵ１
１」という）は、ＤＭＡコントローラ１５に対し、上位
レイヤＲＡＭ２２への転送先アドレスを設定し、ＤＭＡ
ライト転送制御動作の起動指示を出力する。

【００４３】このとき、受信フレーム長監視カウンタ１
３ｂは、（１）の場合には、ＤＭＡコントローラ１５に
対しＤＭＡライト転送を禁止するＤＭＡディセーブル信
号を出力していない。つまり、ＤＭＡライト転送を許可
する信号となっている。

【００４４】したがって、図３に示すように、ＤＭＡコ
ントローラ１５は、受信フレームを通常通りに上位レイ
ヤＲＡＭ２２へ格納する。同時にトレイラ用バッファ１
６には、フレーム通過により受信フレームのトレイラ部
（ｍバイト）が格納される。

【００４５】ＤＭＡコントローラ１５は、受信制御部１
５が認識したフレーム受信終了によりＤＭＡライト転送
が完了したと判断し、ＣＰＵ１２に対しＤＭＡ完了割り
込み及び転送バイト数の通知を行う。

【００４６】これにより、ＣＰＵ１２は、転送バイト数
＞ｎであることにより、ユーザ情報フレーム受信によっ
てＤＭＡライト転送が通常通りに行われたものと判断す
る。

【００４７】一方、（２）の場合には、受信フレーム長
監視カウンタ１３ｂは、ＤＭＡコントローラ１５に対し
ＤＭＡライト転送を禁止するＤＭＡディセーブル信号を
出力する。ＤＭＡコントローラ１５は、ＣＰＵ１２から
上述した起動指示があるにも拘わらずＤＭＡライト転送
制御動作を行わない。

【００４８】したがって、この場合には、図４に示すよ
うに、受信制御部１３が出力する受信フレームは、トレ
イラ用バッファ１６にのみ格納され、上位レイヤＲＡＭ
２２への格納は行われない。

【００４９】ＤＭＡコントローラ１５は、受信制御部１
５が認識したフレーム受信終了によりＤＭＡライト転送
が完了したと判断し（実際にはトレイラ用バッファ１６
への格納完了である）、ＣＰＵ１２に対しＤＭＡ完了割
り込み及び転送バイト数の通知を行う。

【００５０】これにより、ＣＰＵ１２は、転送バイト数
≦nであることにより、制御フレーム受信のためＤＭＡ
転送が行われなかったものと判断する。

【００５１】以上のように、ＤＭＡコントローラ１５
は、（１）の場合にＤＭＡライト転送制御動作を行い、
（２）の場合にＤＭＡライト転送制御動作を行わないと
いう２つ動作をハードウェアによって選択的に実行させ
られる。したがって、ファームウェアが受信処理を行う
際にはフレーム長を意識せず一元的にハードウェアを制
御可能である。

【００５２】一方、トレイラ用バッファ１６には、
（１）と（２）の何れの場合も受信フレームが通過す
る。ここに、トレイラ用バッファ１６の容量ｍと、受信
フレーム長監視カウンタ１３ｂの設定値ｎとは、ｍ≧ｎ
の関係に定めてある。これにより、トレイラ用バッファ
１６には、常に、少なくともトレイラ部の制御情報が滞
留するようにできる。

【００５３】したがって、ＣＰＵ１１は、トレイラ用バ
ッファ１６から必要なデータを読み出すことによってプ
ロトコル処理を行うことができる。また、ｍは、各種フ
レームのトレイラ部の最大値に設定すれば、受信したデ
ータ付き制御フレームが、ｍバイト以下である場合があ
る。この場合には、その制御フレームのデータも利用で
きる利点がある。

【００５４】次に、図５、図６は、以上の処理動作をハ
ードウェアの動作とファームウェア（ＣＰＵ）の動作と
に分けて示したフローチャートである。

【００５５】図５において、受信制御部１３は、フレー
ム受信開始を認識すると、フレーム長が設定値ｎを超え
るか否か、超える前にフレーム終了となるか否かを監視
しつつ、受信フレームをＦＩＦＯ型バッファ１３ａに積
み込む（Ｓ１０１〜Ｓ１０３）。

【００５６】受信制御部１３は、監視結果、フレーム長
が設定値ｎを超える場合には、超えた時点でＣＰＵ１１
に対して受信開始割り込み通知を行う（Ｓ１０５）。一
方、受信制御部１３は、監視結果、フレーム長が設定値
ｎを超える前にフレーム終了となると、そのフレーム終
了の時点でＤＭＡコントローラ１５に対してＤＭＡディ
セーブル信号通知を行うとともに、ＣＰＵ１１に対して
受信開始割り込み通知を行う（Ｓ１０４，Ｓ１０５）。

【００５７】ＣＰＵ１１は、ＤＭＡコントローラ１５に
対して転送先アドレスの設定及びＤＭＡ転送起動指示を
行う（Ｓ１０６，Ｓ１０７）。

【００５８】次に図６において、ＤＭＡコントローラ１
５は、ＤＭＡディセーブル信号通知の有無を判断し、Ｄ
ＭＡディセーブル信号通知がない場合にのみ上位レイヤ
ＲＡＭ２２へＤＭＡライト転送を行う（Ｓ１０８，Ｓ１
０９）。同時にトレイラ用バッファ１６には、ＤＭＡコ
ントローラ１５のＤＭＡライト転送の有無を無関係に受
信フレームの格納が行われる（Ｓ１１０）。この転送・
格納の動作は、受信フレームの終了まで繰り返される
（Ｓ１１１）。

【００５９】ＤＭＡコントローラ１５は、フレーム終了
時に転送バイト数をフレーム長に設定し、ＣＰＵ１１に
対しＤＭＡ完了割り込み通知を行う（Ｓ１１２，Ｓ１１
３）。

【００６０】ＣＰＵ１１は、転送バイト数から受信バッ
ファ、即ち上位レイヤＲＡＭ２２を使用したか否かを識
別する（Ｓ１１４〜Ｓ１１６）。その後トレイラ用バッ
ファ１６から制御情報を読み出し、プロトコル処理を行
う（Ｓ１１７，Ｓ１１８）。

【００６１】

【効果の説明】以上説明したように、請求項１乃至請求
項４に記載の発明によれば、レイヤ２プロトコル処理部
は、上位レイヤの必要としない制御フレーム受信時には
冗長なＤＭＡ転送を行わないで済むようにできる。した
がって、上位レイヤとのバス権調停時間・メモリアクセ
ス時間及び受信バッファ解放処理時間を削減することが
可能となるため、レイヤ２フレーム受信処理の高速化が
図れる。

【００６２】また、上位レイヤメモリ（受信バッファ）
のバス権解放による上位レイヤ処理プロセッサの処理中
断時間を抑制できるため、上位レイヤのプロトコル処理
能力の向上が図れる。

【００６３】さらに、下位レイヤに対しては、全ての受
信フレームは、従来通りＤＭＡ転送で処理されるとみな
せるので、下位レイヤに対する負荷を抑制できる。

【００６４】総じて本発明によれば、レイヤ２処理のみ
ならず装置全体のスループットを向上させることができ
る。特に、制御フレームを多く受信する場合には、顕著
な効果が期待できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る通信制御装置の構成ブ
ロック図である。

【図２】実施形態の受信フレームの処理方式を抜き出し
て示す詳細構成図である。

【図３】受信フレームを上位レイヤとトレイラ用バッフ
ァとに送出する場合の動作説明図である。

【図４】受信フレームをトレイラ用バッファにのみ送出
する場合の動作説明図である。

【図５】実施形態の受信フレームの処理方式の動作をハ
ードウェアの動作とファームウェア（ＣＰＵ）の動作と
に分けて示したフローチャートである。

【図６】実施形態の受信フレームの処理方式の動作をハ
ードウェアの動作とファームウェア（ＣＰＵ）の動作と
に分けて示したフローチャートである。

【符号の説明】

１レイヤ２プロトコル処理部１１プロセッサ（ＣＰＵ）１２メモリ１３受信制御部１３ａＦＩＦＯ型バッファ１３ｂ受信フレーム監視カウンタ１４送信制御部１４ａＦＩＦＯ型バッファ１５ＤＭＡコントローラ１６トレイラ用バッファ１６ａＦＩＦＯ型バッファ２１上位レイヤプロセッサ（上位レイヤＣＰＵ）２２上位ＲＡＭ

Claims

(57)【特許請求の範囲】

【請求項１】制御情報がトレイラ部に存在するプロト
コルによって転送される可変長フレームの処理を行う通
信制御装置において、ＯＳＩ参照モデルのレイヤ２プロトコル処理部が、少なくとも前記トレイラ部のバイト数分の容量を有する
ＦＩＦＯ型のバッファと、下位レイヤからの受信フレームのバイト数を監視し、監
視結果に応じて、前記受信フレームを上位レイヤへＤＭ
Ａ転送するのと並行して前記バッファにも送り込むこと
と、前記受信フレームを上位レイヤへＤＭＡ転送せずに
前記バッファにのみ送り込むことの制御を行う制御回路
とを備えることを特徴とする通信制御装置。
【請求項２】請求項１に記載の通信制御装置におい
て、前記制御回路は、前記受信フレームのバイト数を計
数する計数回路と、前記計数回路が前記バッファのバイト数を含みそれ以下
の所定値を計数するまでに前記受信フレームが終了する
とき前記ＤＭＡ転送を禁止する信号を出力し、前記受信
フレームのバイト数が前記所定値を超えるとき前記ＤＭ
Ａ転送を許可する信号を出力する回路とを備えることを
特徴とする通信制御装置。
【請求項３】請求項２に記載の通信制御装置におい
て、前記制御回路は、前記ＤＭＡ転送を禁止する場合も許可
する場合もファームウェアに対し受信開始通知を出力
し、前記ファームウェアは、前記受信開始通知を受けて上位
レイヤへのＤＭＡ転送開始指示を出力することを特徴と
する通信制御装置。
【請求項４】請求項１に記載の通信制御装置におい
て、ファームウェアは、前記バッファから制御情報を読み出
しレイヤ２プロトコル処理を行うことを特徴とする通信
制御装置。