JP3323893B2 - 半導体の製造方法 - Google Patents
半導体の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路構造上に、
シリコンゲート材料となる多結晶シリコン膜を狙いのゲ
ート配線形状に形成する方法に関するものである。
シリコンゲート材料となる多結晶シリコン膜を狙いのゲ
ート配線形状に形成する方法に関するものである。
【０００２】
【従来の技術】集積回路構造の形成において、近年、素
子の高集積化とともに、素子段差が大きくなってきてい
る。素子の断面段差形状は、作成する半導体装置に付加
する機能に依存して設計されるが、その３次元形状とフ
ォトリソグラフィ工程で用いる入射光の多結晶シリコン
膜からの反射光量との間に非常に高い依存性が存在す
る。つまり、素子形状のわずかな違いにより反射光量が
大きく変化し、レジスト膜の固化挙動に悪い影響を与
え、最終的にゲート配線の形状を大きく変形させてしま
う。
子の高集積化とともに、素子段差が大きくなってきてい
る。素子の断面段差形状は、作成する半導体装置に付加
する機能に依存して設計されるが、その３次元形状とフ
ォトリソグラフィ工程で用いる入射光の多結晶シリコン
膜からの反射光量との間に非常に高い依存性が存在す
る。つまり、素子形状のわずかな違いにより反射光量が
大きく変化し、レジスト膜の固化挙動に悪い影響を与
え、最終的にゲート配線の形状を大きく変形させてしま
う。
【０００３】ハレーションを抑制する方法として、反射
防止膜などが利用されてきているが、工程を増やすこと
になり、操業上好ましくない。また、多結晶シリコン膜
堆積用のバッチＣＶＤ（化学気相蒸着）炉において、ガ
ス流れや基板温度を制御して堆積速度を一定にする操作
が行われるため、各シリコン基板毎に異なる履歴を受け
ている場合が多い。また、この堆積速度は、日間・月間
変動を伴い、多結晶シリコン堆積膜の幾何学的膜厚と膜
の屈折率の積である光学的膜厚も日々変化してしまうこ
とが問題となっていた。
防止膜などが利用されてきているが、工程を増やすこと
になり、操業上好ましくない。また、多結晶シリコン膜
堆積用のバッチＣＶＤ（化学気相蒸着）炉において、ガ
ス流れや基板温度を制御して堆積速度を一定にする操作
が行われるため、各シリコン基板毎に異なる履歴を受け
ている場合が多い。また、この堆積速度は、日間・月間
変動を伴い、多結晶シリコン堆積膜の幾何学的膜厚と膜
の屈折率の積である光学的膜厚も日々変化してしまうこ
とが問題となっていた。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されており、多結晶シリコン
膜の光学的膜厚が堆積用ＣＶＤ炉内でばらついた場合
に、フォトリソグラフィ時にゲートの形状が大きく変形
して、しいては電気的特性を著しく劣化させるという問
題点があった。本発明は上記の問題点を解決するために
なされたもので、１バッチに数１０〜数１００枚処理す
る堆積炉内での膜厚のバラツキを後段工程であるリソグ
ラフィ工程に影響を与えないことを目的とする半導体の
製造方法を提供する。
造方法は以上のように構成されており、多結晶シリコン
膜の光学的膜厚が堆積用ＣＶＤ炉内でばらついた場合
に、フォトリソグラフィ時にゲートの形状が大きく変形
して、しいては電気的特性を著しく劣化させるという問
題点があった。本発明は上記の問題点を解決するために
なされたもので、１バッチに数１０〜数１００枚処理す
る堆積炉内での膜厚のバラツキを後段工程であるリソグ
ラフィ工程に影響を与えないことを目的とする半導体の
製造方法を提供する。
【０００５】
【課題を解決するための手段】すなわち本発明は、 （１）シリコンゲートの材料となる多結晶シリコン膜を
形成する場合において、バッチ炉内の複数位置に設置し
たモニターウエハを堆積後、分光スペクトル測定した結
果から、反射率を最低にするフォトリソグラフィの光源
の波長を選択、使用し、多結晶シリコン膜の反射率を極
小にすることを特徴とする半導体製造方法である。
形成する場合において、バッチ炉内の複数位置に設置し
たモニターウエハを堆積後、分光スペクトル測定した結
果から、反射率を最低にするフォトリソグラフィの光源
の波長を選択、使用し、多結晶シリコン膜の反射率を極
小にすることを特徴とする半導体製造方法である。
【０００６】
【発明の実施の形態】図１に示すのは、シリコンデバイ
スの断面（フィールドシールド型の素子分離）である。
フォトリソグラフィ工程でレジスト膜に照射されたラン
プ光（Ｈｇランプｇ線）は、酸化膜およびトランジスタ
ゲート配線を形成する多結晶シリコン層に侵入し、次の
酸化膜層表面で反射される。反射光強度が高い場合、レ
ジスト固化部は狙いの矩形構造の形状から逸脱し、変形
してしまう。
スの断面（フィールドシールド型の素子分離）である。
フォトリソグラフィ工程でレジスト膜に照射されたラン
プ光（Ｈｇランプｇ線）は、酸化膜およびトランジスタ
ゲート配線を形成する多結晶シリコン層に侵入し、次の
酸化膜層表面で反射される。反射光強度が高い場合、レ
ジスト固化部は狙いの矩形構造の形状から逸脱し、変形
してしまう。
【０００７】その結果、リソグラフィ後のエッチング
で、トランジスタ配線の形状は図のように変形したもの
となる。反射率が変化する現象は、入射光が多結晶シリ
コン膜下の酸化膜で反射されるまでの光路長の違いによ
り発生する。図２に、多結晶シリコン膜の膜厚の違いに
よる反射率の変化を示すが、例えば膜厚範囲Ｂを狙い膜
厚とした場合、バッチ炉内での上部位置（Ｔ）、中心部
（Ｃ）、底部（Ｂ）での反射率の差は４０％から６０％
まで変化してしまう。
で、トランジスタ配線の形状は図のように変形したもの
となる。反射率が変化する現象は、入射光が多結晶シリ
コン膜下の酸化膜で反射されるまでの光路長の違いによ
り発生する。図２に、多結晶シリコン膜の膜厚の違いに
よる反射率の変化を示すが、例えば膜厚範囲Ｂを狙い膜
厚とした場合、バッチ炉内での上部位置（Ｔ）、中心部
（Ｃ）、底部（Ｂ）での反射率の差は４０％から６０％
まで変化してしまう。
【０００８】上記多結晶シリコン膜の形成方法では、フ
ォトリソグラフィ時の入射光波長と入射角度（つまり、
該フォトリソグラフィ工程の際の半導体装置の段差形
状）が既知であれば、反射光強度は、レジストや酸化膜
および多結晶シリコン膜の光源波長における複素屈折率
がわかれば、最適な多結晶シリコン膜の膜厚を算出する
ことができる。
ォトリソグラフィ時の入射光波長と入射角度（つまり、
該フォトリソグラフィ工程の際の半導体装置の段差形
状）が既知であれば、反射光強度は、レジストや酸化膜
および多結晶シリコン膜の光源波長における複素屈折率
がわかれば、最適な多結晶シリコン膜の膜厚を算出する
ことができる。
【０００９】照射光波長を水銀ランプｇ線（４３５nm）
を用いた場合を例にとる。多結晶シリコン膜の屈折率を
シリコン単結晶の値を用いて近似すると、エネルギー反
射率の膜厚依存性は図２のようになる。エネルギー反射
率が最大となる場合と最小になる場合では１．５倍から
２倍程度の差が生じる。エネルギー反射率が最大になる
場合、図１におけるレジスト固化部への反射光量は倍増
するため、側壁からの反射光によってレジスト固化部の
形状が大きく変形し、最終的に電気的特性を満足させ得
なくなる。
を用いた場合を例にとる。多結晶シリコン膜の屈折率を
シリコン単結晶の値を用いて近似すると、エネルギー反
射率の膜厚依存性は図２のようになる。エネルギー反射
率が最大となる場合と最小になる場合では１．５倍から
２倍程度の差が生じる。エネルギー反射率が最大になる
場合、図１におけるレジスト固化部への反射光量は倍増
するため、側壁からの反射光によってレジスト固化部の
形状が大きく変形し、最終的に電気的特性を満足させ得
なくなる。
【００１０】図２からわかるように、水銀ランプｇ線
（４３５nm）を用いたフォトリソグラフィでは反射光量
を最低にする多結晶シリコン膜の膜厚は１７０nmと２１
５nm付近である。ただし、この値は膜の屈折率が単結晶
シリコンの値と等しいと仮定している。ここで、膜の屈
折率をｎとすると、上記した最適な物理的膜厚の値はｎ
si／ｎ倍となる。このような反射率を最低にする膜厚が
既知となれば、狙い膜厚をこの値に設定することによ
り、ＣＶＤ炉内でのバラツキがあっても低い反射率の揺
らぎの範囲で制御できる。例えば、図２における膜厚範
囲ＡあるいはＣを採用すれば良いということである。上
述したように反射率を最低にする膜厚は複数個の解を持
つが、最適膜厚は、半導体装置に求められる動作速度や
プロセス条件等により、決定すれば良い。
（４３５nm）を用いたフォトリソグラフィでは反射光量
を最低にする多結晶シリコン膜の膜厚は１７０nmと２１
５nm付近である。ただし、この値は膜の屈折率が単結晶
シリコンの値と等しいと仮定している。ここで、膜の屈
折率をｎとすると、上記した最適な物理的膜厚の値はｎ
si／ｎ倍となる。このような反射率を最低にする膜厚が
既知となれば、狙い膜厚をこの値に設定することによ
り、ＣＶＤ炉内でのバラツキがあっても低い反射率の揺
らぎの範囲で制御できる。例えば、図２における膜厚範
囲ＡあるいはＣを採用すれば良いということである。上
述したように反射率を最低にする膜厚は複数個の解を持
つが、最適膜厚は、半導体装置に求められる動作速度や
プロセス条件等により、決定すれば良い。
【００１１】一方、多結晶シリコン膜堆積炉の日間・月
間の変動により、堆積された膜の特性は変化する。具体
的には、堆積膜厚、堆積速度、密度、不純物侵入、粒径
変化などである。堆積速度、密度、不純物、粒径変化
は、膜の屈折率を変化させる。
間の変動により、堆積された膜の特性は変化する。具体
的には、堆積膜厚、堆積速度、密度、不純物侵入、粒径
変化などである。堆積速度、密度、不純物、粒径変化
は、膜の屈折率を変化させる。
【００１２】また、堆積膜厚と膜の屈折率の積が入射・
反射光の光路長を変化させ、反射光量を変化させること
になる。よって、反射率を最低にする堆積膜厚にプロセ
スを最適化することで、反射光量を低い値に抑制できる
ようにする。
反射光の光路長を変化させ、反射光量を変化させること
になる。よって、反射率を最低にする堆積膜厚にプロセ
スを最適化することで、反射光量を低い値に抑制できる
ようにする。
【００１３】デバイスの形状は上述したような平坦な構
造ではないが、多結晶シリコン膜の屈折率は３以上であ
るため、多結晶シリコン膜への入射角はかなり法線方向
に近くなり、入射角依存性がほとんどない（図３参
照）。そのため、半導体装置の段差構造（図１参照）に
はほとんど影響を受けない。この特徴を利用して、多結
晶シリコン膜堆積炉内の最上部に、多結晶シリコンを堆
積する前の半導体装置と等しい膜厚を持つ酸化膜付きの
シリコン基板を設置し、多結晶シリコン膜を堆積中に、
試料表面にフォトリソグラフィに用いる光源と等しい光
を入射させる。膜の反射率の時間変化から反射率が最小
になり、かつ必要とする膜厚に近いところで堆積を停止
する（図４）。これにより多結晶シリコン膜堆積用ＣＶ
Ｄ炉の炉内位置や日間・月間変動が原因となるシリコン
ゲートの変形を解消することができる。
造ではないが、多結晶シリコン膜の屈折率は３以上であ
るため、多結晶シリコン膜への入射角はかなり法線方向
に近くなり、入射角依存性がほとんどない（図３参
照）。そのため、半導体装置の段差構造（図１参照）に
はほとんど影響を受けない。この特徴を利用して、多結
晶シリコン膜堆積炉内の最上部に、多結晶シリコンを堆
積する前の半導体装置と等しい膜厚を持つ酸化膜付きの
シリコン基板を設置し、多結晶シリコン膜を堆積中に、
試料表面にフォトリソグラフィに用いる光源と等しい光
を入射させる。膜の反射率の時間変化から反射率が最小
になり、かつ必要とする膜厚に近いところで堆積を停止
する（図４）。これにより多結晶シリコン膜堆積用ＣＶ
Ｄ炉の炉内位置や日間・月間変動が原因となるシリコン
ゲートの変形を解消することができる。
【００１４】また、炉最上部に設置した多結晶シリコン
膜／酸化膜／シリコン基板を用いて、紫外・可視分光ス
ペクトルを測定した結果から、反射光量が最低になるよ
うな入射光波長を決定できる（図５）。決定した波長の
値を、チタンサファイアレーザや色素レーザ等の波長可
変レーザおよびハロゲンランプ等の白色光源を回折格子
により単色化して再現することで、フォトリソグラフィ
によるシリコンゲートの変形を抑制することができる。
膜／酸化膜／シリコン基板を用いて、紫外・可視分光ス
ペクトルを測定した結果から、反射光量が最低になるよ
うな入射光波長を決定できる（図５）。決定した波長の
値を、チタンサファイアレーザや色素レーザ等の波長可
変レーザおよびハロゲンランプ等の白色光源を回折格子
により単色化して再現することで、フォトリソグラフィ
によるシリコンゲートの変形を抑制することができる。
【００１５】
【実施例】多結晶シリコン堆積炉内でシリコン基板上に
酸化膜（１５０nm）を堆積したものに、多結晶シリコン
膜を２００nm堆積させたものを試料に用いた。この試料
は、ｇ線を用いた場合シリコンゲートが変形することが
確認されているものである。Ｈｇランプｇ線における多
結晶シリコン膜の膜厚と反射率の相関は計算により、図
２に示したとおりとなった。そこで、膜厚を膜厚範囲Ｂ
（２００nmを含む）から、膜厚範囲ＡかあるいはＣにす
ることにより、シリコンゲートの形状が改善された。ま
た、炉内位置の違いによる膜厚の違いに対しても反射率
の最小のところを狙いとすることにより、シリコンゲー
トの形状を変化させることはないことが確かめられた。
酸化膜（１５０nm）を堆積したものに、多結晶シリコン
膜を２００nm堆積させたものを試料に用いた。この試料
は、ｇ線を用いた場合シリコンゲートが変形することが
確認されているものである。Ｈｇランプｇ線における多
結晶シリコン膜の膜厚と反射率の相関は計算により、図
２に示したとおりとなった。そこで、膜厚を膜厚範囲Ｂ
（２００nmを含む）から、膜厚範囲ＡかあるいはＣにす
ることにより、シリコンゲートの形状が改善された。ま
た、炉内位置の違いによる膜厚の違いに対しても反射率
の最小のところを狙いとすることにより、シリコンゲー
トの形状を変化させることはないことが確かめられた。
【００１６】ＣＶＤ炉内での上中下それぞれの位置にモ
ニターウエハを置いて、多結晶シリコン膜堆積後に、そ
のウエハの分光反射スペクトルを２００nmから５００nm
の範囲で測定した。その結果を図５に示す。図５に炉内
上中下位置のウエハのスペクトル結果を同時に示した
が、膜厚の炉内バラツキに起因する分光反射スペクトル
のシフトが見られる。
ニターウエハを置いて、多結晶シリコン膜堆積後に、そ
のウエハの分光反射スペクトルを２００nmから５００nm
の範囲で測定した。その結果を図５に示す。図５に炉内
上中下位置のウエハのスペクトル結果を同時に示した
が、膜厚の炉内バラツキに起因する分光反射スペクトル
のシフトが見られる。
【００１７】図５を参考にして、波長可変のチタンサフ
ァイアレーザを用いて反射率を最低にする波長を選択
し、フォトリソグラフィに利用することにより、次バッ
チ以降にこの条件を利用することで反射率を低く抑える
ことができた。
ァイアレーザを用いて反射率を最低にする波長を選択
し、フォトリソグラフィに利用することにより、次バッ
チ以降にこの条件を利用することで反射率を低く抑える
ことができた。
【００１８】
【発明の効果】以上説明したとおり、本発明により、微
細化し、段差の大きくなった半導体装置において、フォ
トリソグラフィ時に発生しやすいハレーションを最低限
に抑制し、シリコンゲートを狙い形状に制御することを
可能とする。
細化し、段差の大きくなった半導体装置において、フォ
トリソグラフィ時に発生しやすいハレーションを最低限
に抑制し、シリコンゲートを狙い形状に制御することを
可能とする。
【図１】シリコンゲート形状の変形のメカニズムを表す
図。
図。
【図２】水銀ランプｇ線（４３５nm）を使用した場合の
多結晶シリコン膜厚と反射率の相関を示す図。
多結晶シリコン膜厚と反射率の相関を示す図。
【図３】多結晶シリコン膜への入射光の入射角度変化に
伴う反射率変化を示す図。
伴う反射率変化を示す図。
【図４】多結晶シリコン膜の堆積時間ごとにＨｇランプ
ｇ線を試料表面に照射した場合の反射率変化を表す図。
ｇ線を試料表面に照射した場合の反射率変化を表す図。
【図５】ＣＶＤ炉内位置の違いによる分光反射スペクト
ルのシフトの様子を示す図。
ルのシフトの様子を示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 義徳 千葉県館山市山本1580番地 日鉄セミコ ンダクター株式会社内 (72)発明者 小松崎 裕之 千葉県館山市山本1580番地 日鉄セミコ ンダクター株式会社内 (72)発明者 斎藤 肇 千葉県館山市山本1580番地 日鉄セミコ ンダクター株式会社内 (72)発明者 佐藤 克之 千葉県館山市山本1580番地 日鉄セミコ ンダクター株式会社内 (56)参考文献 特開 平５−343314（ＪＰ，Ａ) 特開 平７−273008（ＪＰ，Ａ) 特開 平１−241125（ＪＰ，Ａ) 特開 平８−97158（ＪＰ，Ａ) 特開 平１−289271（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 C23C 16/52 H01L 21/027 H01L 21/336 H01L 29/78
Claims (1)
- 【請求項１】 シリコンゲートの材料となる多結晶シリ
コン膜を形成する場合において、バッチ炉内の複数位置
に設置したモニターウエハを堆積後、分光スペクトル測
定した結果から、反射率を最低にするフォトリソグラフ
ィの光源の波長を選択、使用し、多結晶シリコン膜の反
射率を極小にすることを特徴とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12723896A JP3323893B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12723896A JP3323893B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312266A JPH09312266A (ja) | 1997-12-02 |
| JP3323893B2 true JP3323893B2 (ja) | 2002-09-09 |
Family
ID=14955141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12723896A Expired - Fee Related JP3323893B2 (ja) | 1996-05-22 | 1996-05-22 | 半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323893B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015277A (ja) * | 2013-07-03 | 2015-01-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-05-22 JP JP12723896A patent/JP3323893B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09312266A (ja) | 1997-12-02 |
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Legal Events
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