JP3322138B2 - Trimming circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はスイッチング電源制
御用ＩＣ内の高精度の基準電圧源などの微調整を行うた
めのトリミング回路に関する。なお以下各図において同
一の符号は同一もしくは相当部分を示す。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trimming circuit for finely adjusting a high-precision reference voltage source in a switching power supply control IC. In the drawings, the same reference numerals indicate the same or corresponding parts.
【０００２】[0002]
【従来の技術】スイッチング電源制御用ＩＣには基準電
圧源が内蔵されるが、最近では電圧出力精度±１％以内
などといった高精度の基準電圧源が必要とされる場合が
ある。この場合、ＩＣ製造プロセス上のバラツキを要求
の規格範囲内に納めることが非常に難しくなってくる。
このため、基準電圧回路の出力電圧を決める分圧抵抗部
分などに、微調整用の分圧された電圧を取出すタップを
複数設け、別に設けた複数のトリミングビット端子の設
定状態（換言すれば、トリミング設定データ）に応じ
て、前記分圧抵抗のタップの１つを選択できるようにし
ておく。そして、基準電圧回路のウエハ状態での出力電
圧試験のときに、この出力電圧が規格範囲に入るよう
に、出力電圧を測定しながらトリミングビット端子の設
定状態を決定する方法が採用されている。2. Description of the Related Art A switching power supply control IC has a built-in reference voltage source. Recently, however, a highly accurate reference voltage source having a voltage output accuracy of within ± 1% may be required. In this case, it becomes very difficult to keep the variation in the IC manufacturing process within the required standard range.
For this reason, a plurality of taps for extracting a divided voltage for fine adjustment are provided in a voltage dividing resistor portion that determines the output voltage of the reference voltage circuit, and the setting state of a plurality of separately provided trimming bit terminals (in other words, One of the taps of the voltage dividing resistor can be selected according to the trimming setting data). Then, at the time of an output voltage test of the reference voltage circuit in a wafer state, a method of determining the setting state of the trimming bit terminal while measuring the output voltage so that the output voltage falls within a specified range is adopted.
【０００３】トリミングビット端子の構成にはいろいろ
な方式がある。細いアルミ配線やポリシリコンなどに過
電流を流して溶断（オープン）させ、オープンとショー
トの区別で設定状態を表すヒューズ方式や、複数のトリ
ミングビット端子毎の抵抗等でプルアップされたツェナ
ーダイオードのうち、Ｌレベルに固定すべきトリミング
ビット端子のツェナーダイオードを過電圧で破壊し、そ
の時に溶けたアルミでツェナーダイオードのカソード・
アノード間を短絡させ、そのカソード・アノード端子間
のＨレベルとＬレベルの区別で設定状態を表すツェナー
ザップ方式などがある。There are various types of trimming bit terminal configurations. Overcurrent is applied to thin aluminum wiring or polysilicon to blow (open), and a fuse method that indicates the setting state by distinguishing between open and short, or a Zener diode that is pulled up by a resistor for each of multiple trimming bit terminals Among them, the Zener diode of the trimming bit terminal to be fixed to L level was destroyed by overvoltage, and the cathode and Zener diode of the Zener diode were melted at that time with aluminum
There is a zener zap method in which the anode is short-circuited and the setting state is indicated by distinguishing the H level and the L level between the cathode and anode terminals.
【０００４】図５は、このような高精度の基準電圧回路
の構成例を示す。この基準電圧回路１は、スイッチング
電源制御用ＩＣに内蔵されるバンドギャップ形基準電圧
回路で、同図の３は基準電圧（この例では２．５Ｖ）の
出力端子、２はこの基準電圧出力の値を微調整するため
のトリミング回路である。なお、ＴＡはこのトリミング
回路２内の分圧抵抗２１の２．５Ｖ側端子、ＴＢは同じ
く分圧抵抗２１のＧＮＤ側端子、ＴＣは同じく分圧抵抗
２１からの分圧電圧を他の回路への帰還電圧として取出
す分圧出力端子である。FIG. 5 shows a configuration example of such a highly accurate reference voltage circuit. The reference voltage circuit 1 is a bandgap type reference voltage circuit built in a switching power supply control IC. Reference numeral 3 in the figure denotes an output terminal for a reference voltage (2.5 V in this example), and 2 denotes a reference voltage output terminal. This is a trimming circuit for finely adjusting the value. In addition, TA is a 2.5V terminal of the voltage dividing resistor 21 in the trimming circuit 2, TB is a GND terminal of the voltage dividing resistor 21, and TC is a divided voltage from the voltage dividing resistor 21 to other circuits. This is a divided voltage output terminal that is taken out as a feedback voltage.
【０００５】このトリミング回路２は、分圧抵抗２１の
電圧取出しタップの位置（換言すれば、分圧抵抗２１の
抵抗分割点の位置）によって、例えば１％刻みで電圧取
出しのレベルを１６レベルに可変できるように構成され
ている。図６は、トリミングビット端子をＴＺ３〜ＴＺ
０の３つ、つまりトリミング設定データをＺ（Ｚ３〜Ｚ
０）の４ビットとした場合の、ツェナーザップ方式の従
来のトリミング回路２の構成例を示す。なお、同図
（Ａ）はこのトリミング回路２の前段部分を示し、同図
（Ｂ）は同図（Ａ）に続く後段部分を拡大して示す。ま
た、図６の端子ＴＡ〜ＴＣは夫々図５の同符号の端子に
対応している。The trimming circuit 2 changes the voltage extraction level to 16 levels, for example, every 1%, depending on the position of the voltage extraction tap of the voltage dividing resistor 21 (in other words, the position of the resistance dividing point of the voltage dividing resistor 21). It is configured to be variable. FIG. 6 shows that the trimming bit terminals are TZ3 to TZ.
0, that is, the trimming setting data is Z (Z3 to Z3).
A configuration example of a conventional zener zap type trimming circuit 2 in the case of 4 bits of 0) is shown. FIG. 2A shows the former part of the trimming circuit 2, and FIG. 2B shows the latter part of the trimming circuit 2 in an enlarged manner. The terminals TA to TC in FIG. 6 correspond to the terminals having the same reference numerals in FIG.
【０００６】ここで、２１は１６個のタップによって分
割された分圧抵抗、２２はこの１６個の各タップに設け
られ、対応するタップを分圧出力端子ＴＣに接続するた
めのアナログスイッチ、２３は各アナログスイッチ２２
と１対１に設けられて、トリミングビット端子ＴＺ３〜
ＴＺ０への４ビットのトリミング設定データＺ３〜Ｚ０
のデコード信号に応じて選択され、その直接の出力とイ
ンバータ２４を経た反転出力とにより、自身に対応する
アナログスイッチ２２を導通する４入力のＮＡＮＤゲー
ト、２５はこの４入力ＮＡＮＤゲート２３にデコード信
号を与えるデコード配線である。Here, reference numeral 21 denotes a voltage dividing resistor divided by 16 taps, 22 denotes an analog switch provided on each of the 16 taps for connecting the corresponding tap to the voltage dividing output terminal TC, 23 Is the analog switch 22
And trimming bit terminals TZ3 to TZ3
4-bit trimming setting data Z3 to Z0 to TZ0
The four-input NAND gate which conducts the analog switch 22 corresponding to itself by its direct output and the inverted output passed through the inverter 24. The four-input NAND gate 23 Is the decode wiring that gives
【０００７】また、ＺＤは各トリミングビット端子ＴＺ
３〜ＴＺ０に接続された、ザップ可能なツェナーダイオ
ード、２６は非ザップのツェナーダイオードＺＤのカソ
ードを当該のトリミングビット端子の開放（非ＧＮＤ接
続）時にＨレベルに維持する定電流源、２７はバッファ
用のインバータ、２８はこのインバータ２７の出力を反
転するインバータであり、当該トリミングビット端子の
設定データのビット値とその反転値は、インバータ２７
と２８の出力としてデコード配線２５に入力される。[0007] ZD is each trimming bit terminal TZ.
3 to TZ0, a zap-enabled zener diode; 26, a constant current source for maintaining the cathode of the non-zap zener diode ZD at the H level when the trimming bit terminal is opened (non-GND connection); 27, a buffer; And an inverter 28 for inverting the output of the inverter 27. The bit value of the setting data of the trimming bit terminal and its inverted value are stored in the inverter 27.
And 28 are input to the decode wiring 25.
【０００８】図６の回路ではトリミング回路２の分圧出
力端子ＴＣの電圧を、分圧抵抗２１のタップの別にレベ
ル０からレベル１５までの１６階層に可変するために４
個のトリミングビット端子ＴＺ３〜ＴＺ０に４ビットの
データＺ３〜Ｚ０を設定し、このトリミング設定データ
Ｚ３〜Ｚ０の０から１５までの各値に分割抵抗２１の１
６個の各タップを対応させ、トリミング設定データの値
に対応するタップに接続されたアナログスイッチ２２を
選択導通し、基準電圧回路１の出力電圧２．５Ｖを調整
する。このトリミング回路は１％刻みの設定なので、当
初のウエハ状態で基準電圧出力が大体２．５Ｖ±８％の
バラツキ範囲にあるものを２．５Ｖ±０．５％に調整す
ることができる。In the circuit shown in FIG. 6, the voltage of the voltage dividing output terminal TC of the trimming circuit 2 is changed to 16 levels from level 0 to level 15 separately for the taps of the voltage dividing resistor 21.
The 4-bit data Z3 to Z0 are set in the trimming bit terminals TZ3 to TZ0, and each of the trimming setting data Z3 to Z0 is set to one of the values of 0 to 15 of the dividing resistor 21.
The six taps are made to correspond to each other, the analog switch 22 connected to the tap corresponding to the value of the trimming setting data is selectively turned on, and the output voltage 2.5 V of the reference voltage circuit 1 is adjusted. Since this trimming circuit is set in steps of 1%, it is possible to adjust the reference voltage output in the initial wafer state to a range of about 2.5V ± 8% to 2.5V ± 0.5%.
【０００９】実際のウエハ試験における基準電圧出力の
調整の手順としては、先ず４つのトリミングビット端子
ＴＺ３〜ＴＺ０の各々を開放（Ｈレベル）又はグランド
（ＧＮＤ）接続（Ｌレベル）に切替えて、基準電圧出力
が目的の電圧値に最も近くなるようなトリミングビット
端子の設定を探し出し、その後でＧＮＤ接続したトリミ
ングビット端子のツエナーダイオードＺＤを破壊してＧ
ＮＤに短絡させる。The procedure for adjusting the reference voltage output in an actual wafer test is as follows. First, each of the four trimming bit terminals TZ3 to TZ0 is switched to open (H level) or ground (GND) connection (L level). The setting of the trimming bit terminal which makes the voltage output closest to the target voltage value is searched, and then the Zener diode ZD of the trimming bit terminal connected to GND is destroyed and G is set.
Short to ND.
【００１０】この場合、ツエナーダイオードＺＤを短絡
状態に確実に破壊するには、そのトリミングビット端子
１端子あたり５０ｍｓ程度の時間、電圧を印加し続け、
その後、少し待ってその端子電圧を測定し、ＧＮＤに短
絡していることを確認し、次の短絡対象のトリミングビ
ット端子のツエナーダイオードＺＤの破壊（ザップ）に
移るという作業を繰り返す必要がある。In this case, in order to reliably destroy the Zener diode ZD in a short-circuit state, a voltage is continuously applied for about 50 ms per one trimming bit terminal.
After that, it is necessary to repeat the operation of measuring the terminal voltage after a short wait, confirming that the terminal is short-circuited to GND, and proceeding to the destruction (zap) of the zener diode ZD of the next trimming bit terminal to be short-circuited.
【００１１】図８はトリミングビット端子をＴＺ６〜Ｔ
Ｚ０の７つ、つまりトリミング設定データをＺ（Ｚ６〜
Ｚ０）の７ビットとした場合の従来のツェナーザップ方
式のトリミング回路２の構成例を示す。基準電圧回路１
の構成は図５と全く同じである。この場合、デコード回
路を図６と同様に、単純に７入力ＮＡＮＤゲートを２7
＝１２８個並べて構成することもできるが、そうすると
ゲートの素子数が多くなりウエハの面積効率が悪いため
現実的ではない。そのため、一般的にはこの図８のよう
に７ビットのトリミング設定データＺ６〜Ｚ０を上位３
ビット、下位４ビットに分け、上位３ビットのトリミン
グ設定データＺ６〜Ｚ４をインバータ２７，２８とデコ
ード配線２５ｕを介してデコードする８個の３入力ＮＡ
ＮＤゲート２３ｕから８通り、下位４ビットのトリミン
グ設定データＺ３〜Ｚ０をインバータ２７，２８とデコ
ード配線２５ｄを介してデコードする１６個の４入力Ｎ
ＡＮＤゲート２３ｄから１６通りの信号を作り、この２
組の信号のマトリックス状の組合わせで８×１６＝１２
８通りの選択肢を構成する。FIG. 8 shows that trimming bit terminals TZ6 to T
Seven of Z0, that is, the trimming setting data is Z (Z6 to Z6).
7 shows a configuration example of a conventional zener zap type trimming circuit 2 in the case of 7 bits of Z0). Reference voltage circuit 1
Is exactly the same as that of FIG. In this case, a 7-input NAND gate is simply connected to 2 7
= 128 can be arranged, but this is not realistic because the number of gate elements increases and the area efficiency of the wafer is poor. Therefore, generally, as shown in FIG. 8, the 7-bit trimming setting data Z6 to Z0
8 bits which are divided into bits and lower 4 bits, and decode the upper 3 bits of trimming setting data Z6 to Z4 via inverters 27 and 28 and decode wiring 25u.
Sixteen 4-input Ns for decoding the lower 4 bits of the trimming setting data Z3 to Z0 via inverters 27 and 28 and decode wiring 25d through eight ways from ND gate 23u.
16 signals are generated from the AND gate 23d,
8 × 16 = 12 in a matrix combination of the set of signals
Eight options are configured.
【００１２】即ち、分圧抵抗２１を分割する１２８個の
タップに夫々設けられたアナログスイッチであって、且
つ前記デコード回路の８通りの信号と１６通りの信号と
のマトリックスの交点に存在するアナログスイッチ２２
ｄの１つを、７ビットのトリミング設定データＺ６〜Ｚ
０の値によって選択導通し、分圧抵抗２１の当該タップ
を当該ＮＡＮＤゲート２３ｕの出力端部に設けたアナロ
グスイッチ２２ｕを介し、このトリミング回路の分圧出
力端子ＴＣに接続する。この場合、デコード回路のゲー
ト数は３入力ＮＡＮＤゲート２３ｕの８個と４入力ＮＡ
ＮＤゲート２３ｄの１６個で済み、現実的な回路構成と
なる。That is, an analog switch provided at each of the 128 taps dividing the voltage dividing resistor 21, and an analog switch existing at the intersection of a matrix of 8 signals and 16 signals of the decoding circuit. Switch 22
d is replaced with 7-bit trimming setting data Z6 to Z
Selectively conducting by the value of 0, the tap of the voltage dividing resistor 21 is connected to the voltage dividing output terminal TC of the trimming circuit via the analog switch 22u provided at the output end of the NAND gate 23u. In this case, the number of gates of the decoding circuit is eight of three-input NAND gates 23u and four-input NAs.
Only 16 ND gates 23d are required, and a realistic circuit configuration is obtained.
【００１３】なお、図８では各トリミングビット端子Ｚ
６〜Ｚ０の非ザップのツェナーダイオードＺＤは、図６
の定電流回路２６に代わり、プルアップ抵抗２６’によ
って２．５Ｖ側にプルアップされている。In FIG. 8, each trimming bit terminal Z
6 to Z0, the non-zap Zener diode ZD is shown in FIG.
Is pulled up to the 2.5V side by a pull-up resistor 26 '.
【００１４】[0014]
【発明が解決しようとする課題】前述したような各トリ
ミングビット端子の、短絡（ＧＮＤ接続）対象のツエナ
ーダイオードＺＤをビット別に破壊して行くツェナーザ
ップ方式のトリミング作業には１ビットあたり、１００
ｍｓ程度の時間がかかってしまう。ウエハ試験時間は一
般的なスイッチング電源制御用ＩＣの場合、チップの移
動時間も含めて１．５秒程度のため、このトリミングに
要する１ビットあたり０．１秒の時間もツェナーザップ
するビット数が４ビットになると０．４秒もかかること
になり、全試験時間の略２０％を占めることになる。In the Zener zap type trimming operation in which the Zener diode ZD to be short-circuited (GND connection) of each trimming bit terminal as described above is broken down bit by bit, 100 bits per bit are required.
It takes about ms. In the case of a general switching power supply control IC, the wafer test time is about 1.5 seconds including the moving time of the chip. Therefore, the time required for Zener zapping is 0.1 seconds per bit required for this trimming. For 4 bits, it takes 0.4 seconds, which is about 20% of the total test time.
【００１５】図７は図６のトリミングビット端子ＴＺ３
〜ＴＺ０の４ビットのトリミング設定データＺ３〜Ｚ０
と、これに対応する分圧出力レベル（即ち、分圧抵抗２
１のタップから分圧出力端子ＴＣへ取出す電圧レベル）
との関係を示すデコード図表である。なお、この図７の
（Ａ）の欄には分圧出力レベル別のザップ数が、同じく
図７の（Ｂ）の欄には分圧出力レベル別の出現確率、つ
まり当該分圧出力レベルで微調整されるウエハ特性の出
現する確率が示されている。但しこの例では、この出現
確率が図１０に示すような平均値７．５、標準偏差２の
正規分布に従うものとしている。FIG. 7 shows the trimming bit terminal TZ3 of FIG.
To TZ0 4-bit trimming setting data Z3 to Z0
And the corresponding divided voltage output level (that is, the voltage dividing resistor 2
(Voltage level taken out from tap 1 to voltage dividing output terminal TC)
6 is a decoding chart showing the relationship between the two. 7 (A) shows the number of zaps for each divided voltage output level, and FIG. 7 (B) also shows the appearance probability for each divided voltage output level, that is, The probability of the appearance of finely tuned wafer characteristics is shown. However, in this example, the appearance probability follows a normal distribution with an average value of 7.5 and a standard deviation of 2 as shown in FIG.
【００１６】図６のトリミング回路ではＺ３〜Ｚ０で表
す４ビットのトリミング設定データをデコードして、こ
の数値の大きさ０〜１５の順に分圧出力レベルのレベル
０からレベル１５までの各アナログスイッチ２２を選択
導通させるようにしているため、図７に示すようにウエ
ハ特性の出現確率の高いレベル８のところでのザップビ
ット数はウエハ１チップあたり３ビット、同じく出現確
率の高いレベル７のところでザップビット数はウエハ１
チップあたり１ビットとなり、分圧出力レベル別のザッ
プ数と出現確率から求めた平均でも、ウエハ１チップあ
たり２ビットは必ずザップしなくてはならないことにな
る。しかし、トリミングビット数がこの程度の場合は、
まだツェナーザップに掛かる時間が少ないので問題も少
ない。In the trimming circuit shown in FIG. 6, 4-bit trimming setting data represented by Z3 to Z0 is decoded, and each analog switch from the level 0 to the level 15 of the divided output level in the order of the magnitude of this numerical value is 0 to 15. As shown in FIG. 7, the number of zap bits at the level 8 where the appearance probability of the wafer characteristic is high is 3 bits per wafer, and the zap bit is also at the level 7 where the appearance probability is high as shown in FIG. Number of bits is wafer 1
One bit per chip, and even on the average obtained from the number of zaps and the appearance probability for each divided voltage output level, two bits must be zapped per chip per wafer. However, when the number of trimming bits is about this,
There is not much problem because the time for Zener Zap is still short.
【００１７】図９は図８のトリミングビット端子ＴＺ６
〜ＴＺ０の７ビットのトリミング設定データＺ６〜Ｚ０
と、これに対応する分圧出力レベルとの関係を示すデコ
ード図表で、この図９の構成は図７と同様である。但し
図９における出現確率（Ｂ）は、図１１に示すような平
均値６３．５、標準偏差１６の正規分布に従うものとし
ている。FIG. 9 shows the trimming bit terminal TZ6 of FIG.
To TZ0 7-bit trimming setting data Z6 to Z0
FIG. 9 is a decoding chart showing the relationship between the data and the corresponding divided voltage output level. The structure of FIG. 9 is the same as that of FIG. However, the appearance probability (B) in FIG. 9 follows a normal distribution with an average value of 63.5 and a standard deviation of 16 as shown in FIG.
【００１８】この図９に示すように、トリミング設定デ
ータ７ビットで１２８レベルの調整を行う場合を考える
と、トリミング設定データＺ６〜Ｚ０の値の順に分圧出
力レベルを並べた場合には、分圧出力レベル６３，６４
（出現確率の中心値）の付近で平均ザップビット数は全
ビット数の半分の３．５ビットになり、調整に時間が掛
かり過ぎるという問題がある。As shown in FIG. 9, considering the case where 128 levels are adjusted by 7 bits of trimming setting data, when the divided voltage output levels are arranged in the order of the trimming setting data Z6 to Z0, the Pressure output level 63, 64
In the vicinity of (the center value of the appearance probability), the average number of zap bits becomes 3.5 bits, which is half of the total number of bits, and there is a problem that the adjustment takes too much time.
【００１９】そこで本発明はこの問題を解消できるトリ
ミング回路を提供することを課題とする。Therefore, an object of the present invention is to provide a trimming circuit which can solve this problem.
【００２０】[0020]
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のトリミング回路は、夫々ザップによっ
て当該端子のレベルを、アノードのレベルに短絡固定し
得るツェナダイオード（ＺＤ）が接続され、２進数のト
リミング設定データ（Ｚ３〜Ｚ０，Ｚ６〜Ｚ０など）が
設定される複数のトリミングビット端子（ＴＺ３〜ＴＺ
０，ＴＺ６〜ＴＺ０など）と、（両端が例えば２．５Ｖ
側端子ＴＡ，ＧＮＤ側端子ＴＢに接続されると共に）前
記トリミング設定データの可変範囲に等しい個数の、順
に並ぶタップによって分割された抵抗（分圧抵抗２１な
ど）と、トリミング設定データの設定に基づき、この設
定データの値に１対１に対応するタップを選択して（ア
ナログスイッチ２２、又は２２ｄ及び２２ｕを介し）所
定の引出し端子（分圧出力端子ＴＣなど）に接続するデ
コード手段とを備えたトリミング回路（２）において、
前記デコード手段を、少なくとも前記タップの配列の中
心に位するタップに対応するトリミング設定データのザ
ップビットが１以下となるように構成する。According to a first aspect of the present invention, there is provided a trimming circuit comprising a zener diode (ZD) which can short-circuit and fix the level of the terminal to the anode level by zap. And a plurality of trimming bit terminals (TZ3 to TZ) for setting binary trimming setting data (Z3 to Z0, Z6 to Z0, etc.)
0, TZ6 to TZ0, etc.)
Based on the setting of the resistors (such as the voltage dividing resistor 21) divided by the number of taps arranged in order and equal to the variable range of the trimming setting data, and the trimming setting data, while being connected to the side terminals TA and the GND side terminal TB. Decoding means for selecting a tap corresponding to the value of the setting data on a one-to-one basis and connecting the selected tap (via the analog switch 22 or 22d and 22u) to a predetermined extraction terminal (such as a voltage division output terminal TC). Trimming circuit (2)
The decoding means is configured such that the zap bit of the trimming setting data corresponding to at least the tap located at the center of the tap array is 1 or less.
【００２１】また請求項２のトリミング回路は、請求項
１に記載のトリミング回路において、前記デコード手段
は、各トリミングビット端子毎に２つずつ設けられた信
号線（デコード配線２５）を、当該のトリミングビット
端子のＨ，Ｌのレベルに応じて夫々個別に有効化する第
１の手段（インバータ２７，２８など）と、各タップに
１対１に設けられ、前記各トリミングビット端子毎の２
つの信号線の何れか一方ずつの信号を取込み、この取込
んだ信号の所定の１つの組合わせ（全有効など）を検出
して、対応するタップを前記引出し端子に接続する第２
の手段（４入力ＮＡＮＤゲート２３など）とを備え、こ
の第２の手段を、タップの配列の中心に近いタップに対
応するトリミング設定データほど、ザップビットが少な
くなるように構成する。According to a second aspect of the present invention, in the trimming circuit according to the first aspect, the decoding means connects two signal lines (decoding lines 25) provided for each trimming bit terminal. First means (inverters 27, 28, etc.) for individually enabling according to the H and L levels of the trimming bit terminals, and one means provided for each tap on a one-to-one basis;
A second signal connecting one of the two signal lines, detecting a predetermined combination (all valid, etc.) of the captured signals, and connecting a corresponding tap to the lead-out terminal;
(Such as a four-input NAND gate 23), and the second means is configured such that trimming setting data corresponding to a tap closer to the center of the tap array has fewer zap bits.
【００２２】また請求項３のトリミング回路は、請求項
１に記載のトリミング回路において、前記トリミング設
定データの最上位ビットを除く各ビットに対応するトリ
ミングビット端子のツェナダイオードの後段に、夫々最
上位ビットの所定の共通の値（“１”など）によって当
該のトリミングビット端子のトリミング設定データのビ
ットの極性を反転し、該トリミング設定データのビット
に代えて出力する極性反転手段（ＥＸＯＲゲート２９な
ど）を備えたものとする。According to a third aspect of the present invention, in the trimming circuit according to the first aspect, the most significant bits are respectively provided after the zener diode of the trimming bit terminal corresponding to each bit except the most significant bit of the trimming setting data. Polarity inverting means (such as an EXOR gate 29) that inverts the polarity of the bit of the trimming setting data of the corresponding trimming bit terminal according to a predetermined common value of the bit (“1” or the like) and outputs instead of the bit of the trimming setting data. ).
【００２３】また請求項４のトリミング回路は、請求項
１ないし３の何れかに記載のトリミング回路において、
ＩＣからなるものとする。The trimming circuit according to claim 4 is the trimming circuit according to any one of claims 1 to 3,
It shall consist of IC.
【００２４】[0024]
（実施例１）図１は本発明の第１の実施例としてのツェ
ナーザップ方式のトリミング回路の構成図で、この図は
図６と同じ４個のトリミングビット端子ＴＺ３〜ＴＺ０
を備えた回路例を示す。基準電圧回路の構成は図５と全
く同じである。(Embodiment 1) FIG. 1 is a configuration diagram of a zener zap type trimming circuit as a first embodiment of the present invention. This figure shows the same four trimming bit terminals TZ3 to TZ0 as FIG.
An example of a circuit including The configuration of the reference voltage circuit is exactly the same as in FIG.
【００２５】この場合は、トリミングビット端子ＴＺ３
〜ＴＺ０からの４ビットのトリミング設定データＺ（Ｚ
３〜Ｚ０）を、デコード配線２５を経て４入力ＮＡＮＤ
ゲート２３で１６本の信号にデコードしているので、バ
ラツキの中心値付近でザップするビット数が最小になる
ように自由にデコード配線２５（における８本のライン
とＮＡＮＤゲート２３の４入力との接続）を構成するこ
とができる。In this case, the trimming bit terminal TZ3
To TZ0 of 4-bit trimming setting data Z (Z
3 to Z0) through a decode wiring 25 to a 4-input NAND
Since the signal is decoded into 16 signals by the gate 23, the eight lines in the decode wiring 25 (and the four inputs of the NAND gate 23) can be freely connected so that the number of bits zapping around the center value of the variation is minimized. Connection) can be configured.
【００２６】図２は図１の回路についてのデコード図表
で図７に対応するものである。図２においては、分圧出
力レベルの中心値のレベル７と８ではトリミング設定デ
ータＺ（Ｚ３〜Ｚ０）の値を夫々“１０１１”と“１１
１１”としてザップビット数が１と０になるように、ま
た中心値付近の分圧出力レベル６，９，１０ではトリミ
ング設定データＺの値を夫々“０１１１”，“１１１
０”，“１１０１”として、何れもザップビット数が１
になるように設定されている。他方、両端の分圧出力レ
ベル０と１５ではトリミング設定データＺの値を夫々
“００００”と“０１００”とし、ザップビット数が４
と３になるように設定されている。従って図２では平均
のザップビット数は図７の２に対し、１．０４２とな
る。FIG. 2 is a decoding chart for the circuit of FIG. 1 and corresponds to FIG. In FIG. 2, the values of the trimming setting data Z (Z3 to Z0) are set to "1011" and "11" at the center values 7 and 8 of the divided voltage output level, respectively.
11 so that the number of zap bits is 1 and 0, and the values of the trimming setting data Z are "0111" and "111" at the divided voltage output levels 6, 9, and 10 near the center value, respectively.
0 ”and“ 1101 ”, the number of zap bits is 1
It is set to be. On the other hand, at the divided voltage output levels 0 and 15 at both ends, the value of the trimming setting data Z is “0000” and “0100”, respectively, and the number of zap bits is four.
And 3 are set. Therefore, in FIG. 2, the average number of zap bits is 1.042 compared to 2 in FIG.
【００２７】このように本実施例１では、従来に比べ各
ウエハチップで１ビット分ザップする必要がなくなり、
その分試験時間の削減ができ、また、ザップするビット
が半分で済むことでチップの信頼性向上も期待できる。 （実施例２）図３は本発明の第２の実施例としてのツェ
ナーザップ方式のトリミング回路の構成図で、この図は
図８と同じ７個のトリミングビット端子ＴＺ６〜ＴＺ０
を備えた回路例を示す。なお、図３においては図８に対
し、トリミングビット端子ＴＺ６〜ＴＺ０の各入力部の
ツェナーダイオードＺＤの次段にＥＸＯＲゲート２９が
挿入されている。その他の構成は図８と同じである。As described above, in the first embodiment, it is not necessary to zap one bit for each wafer chip as compared with the related art.
The test time can be reduced by that much, and the chip reliability can be improved by halving the number of bits to be zapped. (Embodiment 2) FIG. 3 is a configuration diagram of a zener zap type trimming circuit as a second embodiment of the present invention. This figure shows the same seven trimming bit terminals TZ6 to TZ0 as FIG.
An example of a circuit including In FIG. 3, an EXOR gate 29 is inserted in the next stage of the Zener diode ZD of each input portion of the trimming bit terminals TZ6 to TZ0 in FIG. Other configurations are the same as those in FIG.
【００２８】また、図４は図３の回路についてのデコー
ド図表で、図９に対応するものである。この実施例２で
はデコードが行と列のマトリックスで行われるため、実
施例１のように自由にデコードを変更することはできな
くなる。このため、図９の従来のデコード図表で分圧出
力レベルの中心値のレベル６３，６４を境として、レベ
ル０からレベル６３まで、及びレベル６４からレベル１
２７まではザップ数がほぼ徐々に減少していること、レ
ベル６４からレベル１２７まではトリミング設定データ
Ｚ６〜Ｚ０の最上位ビットＺ６（＝“１”）を除く、以
下のビット領域ではレベル６４側とレベル１２７側とで
“０”と“１”が反転して線対称に分布していることに
着目し、本発明ではトリミング設定データＺ６〜Ｚ０の
最上位ビットＺ６が“１”である場合は、図４に示すよ
うに以下のトリミング設定データのビットＺ５〜Ｚ０の
極性を、図９とは反転したデコードを行う。このように
してザップ数の多い状態をレベル６４側からレベル１２
７側に移すことができる。FIG. 4 is a decoding chart for the circuit of FIG. 3, corresponding to FIG. In the second embodiment, since the decoding is performed in a matrix of rows and columns, the decoding cannot be freely changed as in the first embodiment. For this reason, in the conventional decoding chart of FIG. 9, the level 0 to the level 63 and the level 64 to the level 1 from the level 63, 64 of the center value of the divided output level.
27, the number of zaps is gradually reduced. From level 64 to level 127, the most significant bit Z6 (= “1”) of the trimming setting data Z6 to Z0 is excluded. Attention is paid to the fact that "0" and "1" are inverted and distributed line-symmetrically on the level 127 and the level 127 side. In the present invention, the case where the most significant bit Z6 of the trimming setting data Z6 to Z0 is "1" Performs decoding in which the polarity of the bits Z5 to Z0 of the following trimming setting data is inverted as shown in FIG. In this way, the state with a large number of zaps is changed from the level 64 side to the level 12 level.
7 side.
【００２９】このようなトリミング設定データＺ６〜Ｚ
０のデコードを図３のトリミングビット端子ＴＺ５〜Ｔ
Ｚ０の各入力部に挿入されたＥＸＯＲゲート２９によっ
て実現する。即ち、この各ＥＸＯＲゲート２９の一方の
入力は当該のトリミングビット端子の入力、他方の入力
は最上位のトリミングビット端子ＴＺ６の入力であり、
トリミング設定データの最上位ビットＺ６が“０”のと
きはＺ５〜Ｚ０はそのままの極性で入力され、Ｚ６が
“１”のときはＺ５〜Ｚ０はツェナーダイオードＺＤの
次段のＥＸＯＲゲート２９で反転されて後段側に入力さ
れる。後段側の構成は従来（図８）と同じである。The trimming setting data Z6 to Z
0 is decoded by the trimming bit terminals TZ5 to TZ in FIG.
This is realized by an EXOR gate 29 inserted in each input section of Z0. That is, one input of each EXOR gate 29 is an input of the corresponding trimming bit terminal, and the other input is an input of the uppermost trimming bit terminal TZ6.
When the most significant bit Z6 of the trimming setting data is "0", Z5 to Z0 are inputted with the same polarity, and when Z6 is "1", Z5 to Z0 are inverted by the EXOR gate 29 in the next stage of the Zener diode ZD. And input to the subsequent stage. The configuration of the latter stage is the same as the conventional one (FIG. 8).
【００３０】従って、トリミングビット端子ＴＺ６〜Ｔ
Ｚ０でのトリミング設定データＺ６〜Ｚ０の値が例えば
“１１１１１１１”のとき、Ｚ６は“１”のまま、Ｚ５
〜Ｚ０はＥＸＯＲゲート２９の出力で“００００００”
となるため、中心値である分圧出力レベル６４に該当す
るタップが選択されるが、ザップ数は０となる。また、
同じくトリミング設定データＺ６〜Ｚ０の値が例えば
“１００００００”のとき、Ｚ６は“１”のまま、Ｚ５
〜Ｚ０はＥＸＯＲゲート２９の出力で“１１１１１１”
となるため、上端値である分圧出力レベル１２７に該当
するタップが選択され、ザップ数は６となる。Therefore, the trimming bit terminals TZ6-T
When the value of the trimming setting data Z6 to Z0 at Z0 is, for example, "1111111", Z6 remains "1" and Z5 remains at "1".
~ Z0 is the output of the EXOR gate 29 and is "000000"
Therefore, the tap corresponding to the divided voltage output level 64 that is the center value is selected, but the number of zaps is zero. Also,
Similarly, when the values of the trimming setting data Z6 to Z0 are, for example, "1,000,000", Z6 remains "1" and Z5 remains at "1".
Z0 is the output of the EXOR gate 29 and is "111111"
Therefore, the tap corresponding to the divided voltage output level 127 which is the upper end value is selected, and the number of zaps is 6.
【００３１】このようにして、本実施例２では平均のザ
ップビット数は図４に示すように２．６３ビットとな
り、全トリミングビット数７の１／３に抑えることがで
きる。As described above, in the second embodiment, the average number of zap bits is 2.63 bits as shown in FIG. 4, and it can be suppressed to 1/3 of the total trimming bit number 7.
【００３２】[0032]
【発明の効果】本発明によれば、２進数のトリミング設
定データを、トリミングビット端子のＨ／Ｌの状態によ
り、且つこのＬの状態はトリミングビット端子の入力部
のツェナーダイオードをザップすることにより設定し、
このトリミング設定データをデコードして、分割抵抗上
に順に並んだ複数のタップのうち、トリミング設定デー
タによって定まるタップを選択し、この選択されたタッ
プから取出す信号によって基準電圧回路等の被トリミン
グ回路の特性を目標値に納めるトリミング回路におい
て、少なくともタップの配列の中心のタップを選択する
トリミング設定データのツェナーザップのビット数が１
以下となるようにデコード回路を構成し、被トリミング
回路の特性のバラツキに基づく平均のトリミング時間を
削減するようにしたので、ウエハの試験時間の短縮及び
信頼性の向上をはかることができる。According to the present invention, the trimming setting data of a binary number is changed by changing the H / L state of the trimming bit terminal, and by changing the L state by zapping the Zener diode at the input section of the trimming bit terminal. Set,
The trimming setting data is decoded, and a tap determined by the trimming setting data is selected from a plurality of taps arranged in order on the divided resistor, and a signal taken out from the selected tap is used to select a tap of a circuit to be trimmed such as a reference voltage circuit. In the trimming circuit for keeping the characteristic at the target value, the number of bits of the zener zap of the trimming setting data for selecting at least the center tap of the array of taps is 1
Since the decoding circuit is configured as described below and the average trimming time based on the variation in the characteristics of the circuit to be trimmed is reduced, the test time of the wafer can be shortened and the reliability can be improved.
【図１】本発明の第１の実施例としてのトリミング設定
データ４ビットのトリミング回路の構成図FIG. 1 is a configuration diagram of a trimming circuit for trimming setting data of 4 bits according to a first embodiment of the present invention;
【図２】図１のトリミング設定データのデコード表を示
す図FIG. 2 is a diagram showing a decoding table of trimming setting data of FIG. 1;
【図３】本発明の第２の実施例としてのトリミング設定
データ７ビットのトリミング回路の構成図FIG. 3 is a block diagram of a 7-bit trimming setting data trimming circuit according to a second embodiment of the present invention;
【図４】図３のトリミング設定データのデコード表を示
す図FIG. 4 is a diagram showing a decoding table of trimming setting data of FIG. 3;
【図５】被トリミング回路としての基準電圧回路の構成
例を示す図FIG. 5 is a diagram showing a configuration example of a reference voltage circuit as a trimming target circuit;
【図６】図１に対応する従来のトリミング回路の構成図FIG. 6 is a configuration diagram of a conventional trimming circuit corresponding to FIG.
【図７】図６のトリミング設定データのデコード表を示
す図FIG. 7 is a view showing a decoding table of the trimming setting data of FIG. 6;
【図８】図３に対応する従来のトリミング回路の構成図8 is a configuration diagram of a conventional trimming circuit corresponding to FIG.
【図９】図８のトリミング設定データのデコード表を示
す図9 is a diagram showing a decoding table of the trimming setting data of FIG. 8;
【図１０】平均値７．５、標準偏差２の正規分布図FIG. 10 is a normal distribution diagram with an average value of 7.5 and a standard deviation of 2
【図１１】平均値６３．５、標準偏差１６の正規分布図FIG. 11 is a normal distribution chart with an average value of 63.5 and a standard deviation of 16;
１ 基準電圧回路 ２ トリミング回路 ３ 基準電圧出力端子 ＴＡ ２．５Ｖ側端子 ＴＢ ＧＮＤ側端子 ＴＣ 分圧出力端子 ＴＺ６〜ＴＺ０ トリミングビット端子 Ｚ（Ｚ３〜Ｚ０、Ｚ６〜Ｚ０） トリミング設定デー
タ ＺＤ ツェナーダイオード ２１ 分圧抵抗 ２２，２２ｄ，２２ｕ アナログスイッチ ２３，２３ｄ ４入力ＮＡＮＤゲート ２３ｕ ３入力ＮＡＮＤゲート ２４ インバータ ２５，２５ｄ，２５ｕ デコード配線 ２６ 定電流回路 ２６’ プルアップ抵抗 ２７，２８ インバータ ２９ ＥＸＯＲゲートREFERENCE SIGNS LIST 1 reference voltage circuit 2 trimming circuit 3 reference voltage output terminal TA 2.5 V side terminal TB GND side terminal TC voltage division output terminal TZ6 to TZ0 trimming bit terminal Z (Z3 to Z0, Z6 to Z0) trimming setting data ZD Zener diode 21 Voltage dividing resistor 22, 22d, 22u Analog switch 23, 23d 4-input NAND gate 23u 3-input NAND gate 24 Inverter 25, 25d, 25u Decode wiring 26 Constant current circuit 26 'Pull-up resistor 27, 28 Inverter 29 EXOR gate
Claims (4)
アノードのレベルに短絡固定し得るツェナダイオードが
接続され、２進数のトリミング設定データが設定される
複数のトリミングビット端子と、 前記トリミング設定データの可変範囲に等しい個数の、
順に並ぶタップによって分割された抵抗と、 トリミング設定データの設定に基づき、この設定データ
の値に１対１に対応するタップを選択して所定の引出し
端子に接続するデコード手段とを備えたトリミング回路
において、 前記デコード手段を、少なくとも前記タップの配列の中
心に位するタップに対応するトリミング設定データのザ
ップビットが１以下となるように構成したことを特徴と
するトリミング回路。1. The level of the terminal is determined by each zap.
A plurality of trimming bit terminals to which a zener diode which can be short-circuit-fixed at the anode level is set and in which binary trimming setting data is set; and a number equal to the variable range of the trimming setting data,
A trimming circuit comprising resistors divided by taps arranged in order, and decoding means for selecting taps corresponding to the setting data value on a one-to-one basis and connecting to a predetermined lead terminal based on the setting of the trimming setting data. 3. The trimming circuit according to claim 1, wherein the decoding unit is configured such that the zap bit of trimming setting data corresponding to at least a tap located at the center of the tap array is 1 or less.
て、 前記デコード手段は、各トリミングビット端子毎に２つ
ずつ設けられた信号線を、当該のトリミングビット端子
のＨ，Ｌのレベルに応じて夫々個別に有効化する第１の
手段と、 各タップに１対１に設けられ、前記各トリミングビット
端子毎の２つの信号線の何れか一方ずつの信号を取込
み、この取込んだ信号の所定の１つの組合わせを検出し
て、対応するタップを前記引出し端子に接続する第２の
手段とを備え、 この第２の手段を、タップの配列の中心に近いタップに
対応するトリミング設定データほど、ザップビットが少
なくなるように構成したことを特徴とするトリミング回
路。2. The trimming circuit according to claim 1, wherein said decoding means sets two signal lines provided for each trimming bit terminal in accordance with the levels of H and L of said trimming bit terminal. A first means for individually validating each of them; a signal provided on a one-to-one basis for each of the taps, for taking in one of the two signal lines for each of the trimming bit terminals; And a second means for detecting a combination of the taps and connecting a corresponding tap to the lead-out terminal. The second means is used for trimming setting data corresponding to a tap closer to the center of the tap array. A trimming circuit configured to reduce the number of zap bits.
て、 前記トリミング設定データの最上位ビットを除く各ビッ
トに対応するトリミングビット端子のツェナダイオード
の後段に、夫々最上位ビットの所定の共通の値によって
当該のトリミングビット端子のトリミング設定データの
ビットの極性を反転し、該トリミング設定データのビッ
トに代えて出力する極性反転手段を備えたことを特徴と
するトリミング回路。3. The trimming circuit according to claim 1, wherein a predetermined common value of the most significant bit is provided after the zener diode of the trimming bit terminal corresponding to each bit except the most significant bit of the trimming setting data. And a polarity inverting means for inverting the polarity of the bit of the trimming setting data of the trimming bit terminal and outputting in place of the bit of the trimming setting data.
ング回路において、 ＩＣからなることを特徴とするトリミング回路。4. The trimming circuit according to claim 1, wherein said trimming circuit comprises an IC.
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