JP3322011B2 - Color display system - Google Patents
Color display systemInfo
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- circuit
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Description
【０００１】[0001]
【産業上の利用分野】本発明はカラー表示システムに関
する。より詳しくは、ＲＧＢ三画素同時サンプリング方
式を採用するカラー表示システムの駆動制御技術に関す
る。さらに詳しくは、画面の左右反転切り換えが可能な
カラー表示システムの駆動制御技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a color display system. More specifically, the present invention relates to a drive control technique for a color display system employing an RGB three-pixel simultaneous sampling method. More specifically, the present invention relates to a drive control technique for a color display system capable of inverting the screen horizontally.
【０００２】[0002]
【従来の技術】ＲＧＢ三画素同時サンプリング方式はア
クティブマトリクス型の液晶パネル等により代表される
カラー表示ユニットの駆動方式として有力であり、例え
ば特開平４−１１６６８７号公報に開示されている。こ
の方式によれば、カラー表示ユニットは垂直方向に平行
に配設され連続する三本毎に夫々赤（Ｒ）、緑（Ｇ）、
青（Ｂ）の組をなす複数の信号線を有している。又、水
平方向に平行に配設された複数の走査線を有している。
さらに、信号線及び走査線の交点に夫々選択素子を介し
て接続された画素電極を有している。この画素電極は垂
直方向（列方向）の一つおきに水平方向（行方向）に１
／２画素ピッチ分ずらされて設けられているとともに、
垂直方向の一つおきに該信号線に対して左右に交互に接
続されている。加えて、信号線に対応して夫々設けられ
た複数の水平スイッチを有している。さらに、これらの
水平スイッチを介して該信号線の各色毎に接続された三
本のビデオラインを有しており、Ｒ，Ｇ，Ｂの映像信号
を供給する。かかる構成において、水平スイッチをＲ，
Ｇ，Ｂの組を単位として同時に制御する水平駆動回路が
設けられており、所謂ＲＧＢ三画素同時サンプリング駆
動を行なう。この際、三本のビデオラインに供給される
Ｒ，Ｇ，Ｂの映像信号に画素ピッチに対応する遅延量を
相対的に与える遅延手段が設けられている。Ｒ，Ｇ，Ｂ
の映像信号に画素ピッチに対応する遅延量を相対的に与
えるとともに水平スイッチをＲ，Ｇ，Ｂの組を単位とし
て同時に制御する事により、この水平スイッチを駆動す
る水平駆動回路の段数を削減して構成を簡単にするとと
もに消費電力も削減して、良好なカラー表示画像が得ら
れる様にしている。Ｒ，Ｇ，Ｂの各水平スイッチは水平
駆動回路を構成する一つのシフトレジスタからのパルス
で同時にサンプリングされる構成になっているので、シ
フトレジスタの段数は１／３になりクロック周波数も１
／３となる。2. Description of the Related Art The RGB three-pixel simultaneous sampling method is an effective driving method for a color display unit represented by an active matrix type liquid crystal panel and the like, and is disclosed in, for example, Japanese Patent Application Laid-Open No. 4-116687. According to this method, the color display units are arranged in parallel in the vertical direction, and the color display units are arranged in red (R), green (G),
It has a plurality of signal lines forming a set of blue (B). In addition, it has a plurality of scanning lines arranged in parallel in the horizontal direction.
Further, it has a pixel electrode connected to an intersection of a signal line and a scanning line via a selection element. This pixel electrode has one pixel in the horizontal direction (row direction) every other in the vertical direction (column direction).
/ 2 pixel pitch, and
The signal lines are alternately connected left and right every other in the vertical direction. In addition, it has a plurality of horizontal switches provided respectively corresponding to the signal lines. Further, it has three video lines connected for each color of the signal line via these horizontal switches, and supplies R, G, B video signals. In such a configuration, the horizontal switch is set to R,
A horizontal drive circuit is provided for simultaneously controlling a set of G and B as a unit, and performs so-called RGB three-pixel simultaneous sampling drive. At this time, there is provided a delay means for relatively providing a delay amount corresponding to the pixel pitch to the R, G, and B video signals supplied to the three video lines. R, G, B
The relative delay amount corresponding to the pixel pitch is relatively given to the video signal and the horizontal switches are simultaneously controlled in units of R, G, and B, thereby reducing the number of horizontal drive circuits for driving the horizontal switches. Thus, the configuration is simplified and the power consumption is reduced so that a good color display image can be obtained. Each of the horizontal switches R, G, and B is configured to be simultaneously sampled by a pulse from one shift register included in the horizontal drive circuit.
/ 3.
【０００３】[0003]
【発明が解決しようとする課題】ところで上述したカラ
ー表示システムは例えばプロジェクタ等に応用される。
プロジェクタはカラー表示システムに映し出された画像
を光学系を介して前方のスクリーンに拡大投影するもの
である。プロジェクタの設置姿勢によっては表示システ
ムに左右反転した状態でカラー画像を映し出す必要があ
る。ＲＧＢ三画素同時サンプリング方式を採用した場
合、画面の左右反転切り換えに応じて、Ｒ，Ｇ，Ｂの各
映像信号に与える相対的な遅延量を逆転する必要があ
る。しかしながら、従来の遅延手段ではこの様な対応が
なされておらず、画面の左右反転切り換えを可能とする
為には遅延手段の入力側や出力側にＲ，Ｇ，Ｂの映像信
号の組み換えを行なうアナログスイッチが必要となり回
路構成の複雑化を招いていたという課題がある。The color display system described above is applied to, for example, a projector.
The projector enlarges and projects an image projected on a color display system onto a screen in front through an optical system. Depending on the installation posture of the projector, it is necessary to project a color image on the display system in a state where the color image is inverted left and right. When the RGB three-pixel simultaneous sampling method is adopted, it is necessary to invert the relative delay amounts given to the R, G, and B video signals in accordance with the left-right inversion switching of the screen. However, such a countermeasure is not made in the conventional delay means, and in order to enable the left-right reversal switching of the screen, recomposition of the R, G, B video signals is performed on the input side or the output side of the delay means. There is a problem that an analog switch is required and the circuit configuration is complicated.
【０００４】[0004]
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はＲＧＢ三画素同時サンプリング方式
を採用したカラー表示システムにおいて容易に画面の左
右反転切り換えに対応可能な回路構成を提供する事を目
的とする。かかる目的を達成する為に以下の手段を講じ
た。即ち、本発明にかかるカラー表示システムは行方向
に沿った走査線と、列方向に沿った信号線と、両者の各
交差部に配置され行方向に沿って所定のピッチで配列し
たＲＧＢ三原色の画素と、各信号線を三本単位で同時に
選択し三原色に分かれた三種の映像信号を各々対応する
三個の画素に書き込む駆動回路と、同時選択に先行して
三種の映像信号に対し画素配列のピッチに応じた遅延処
理を行なう遅延手段とを備えている。特徴事項として、
前記遅延手段は三種の映像信号の各々に対応して設けら
れた三個の前段サンプルホールド回路と、これらに接続
した三個の後段サンプルホールド回路とを有している。
前段サンプルホールド回路は互いに独立して制御される
一方各後段サンプルホールド回路は互いに同期して制御
される。前記駆動回路は行方向に沿って該同時選択の走
査方向を反転切り換え可能である。さらに制御手段が設
けられており、該反転切り換えに応じて三個の前段サン
プルホールド回路の制御を調整する。SUMMARY OF THE INVENTION In view of the above-mentioned problems of the prior art, the present invention provides a circuit configuration capable of easily responding to the horizontal reversal switching of a screen in a color display system employing an RGB three-pixel simultaneous sampling method. The purpose is to do. The following measures were taken to achieve this purpose. That is, the color display system according to the present invention includes a scanning line extending in the row direction, a signal line extending in the column direction, and RGB three primary colors arranged at respective intersections thereof and arranged at a predetermined pitch in the row direction. A pixel and a drive circuit for simultaneously selecting three signal lines in units of three and writing three types of video signals divided into three primary colors to the corresponding three pixels, respectively, and a pixel arrangement for the three types of video signals prior to the simultaneous selection And delay means for performing a delay process in accordance with the pitch. As a feature,
The delay means has three pre-stage sample-hold circuits provided corresponding to each of the three types of video signals, and three post-stage sample-hold circuits connected thereto.
The first-stage sample-hold circuits are controlled independently of each other, while the second-stage sample-hold circuits are controlled in synchronization with each other. The drive circuit is capable of inverting and switching the simultaneously selected scanning direction along the row direction. Further, control means is provided for adjusting the control of the three preceding sample hold circuits in accordance with the inversion switching.
【０００５】具体的には、前記制御手段は該反転切り換
えが行なわれない時、第一の前段サンプルホールド回路
を最初に間欠動作させ、次に第二の前段サンプルホール
ド回路を間欠動作させ、且つ第三の前段サンプルホール
ド回路を持続動作させる。一方、該反転切り換えが行な
われた時、第三の前段サンプルホールド回路を最初に間
欠動作させ、次に第二の前段サンプルホールド回路を間
欠動作させ、且つ第一の前段サンプルホールド回路を持
続動作させる。好ましくは、前記走査線、信号線、画素
及び駆動回路が表示ユニットに組み込まれ、前記遅延手
段が該表示ユニットに映像信号を供給する三原色ドライ
バユニットに組み込まれ、前記制御手段が表示ユニット
の駆動制御を行なうタイミングジェネレータユニットに
組み込まれている。これら表示ユニットと三原色ドライ
バユニットとタイミングジェネレータユニットとにより
カラー表示システムが構築されている。なお、表示ユニ
ットとしてはアクティブマトリクス型の液晶パネルを採
用する事ができる。Specifically, when the inversion switching is not performed, the control means causes the first pre-stage sample-hold circuit to operate intermittently first, then the second pre-stage sample-hold circuit to operate intermittently, and The third pre-stage sample hold circuit is continuously operated. On the other hand, when the inversion switching is performed, the third pre-stage sample-hold circuit is operated intermittently first, then the second pre-stage sample-hold circuit is operated intermittently, and the first pre-stage sample-hold circuit is continuously operated. Let it. Preferably, the scanning line, the signal line, the pixel, and the driving circuit are incorporated in a display unit, the delay unit is incorporated in a three-primary-color driver unit that supplies a video signal to the display unit, and the control unit controls driving of the display unit. In the timing generator unit that performs the operation. A color display system is constructed by the display unit, the three primary color driver units, and the timing generator unit. Note that an active matrix liquid crystal panel can be used as the display unit.
【０００６】[0006]
【作用】本発明によれば、ＲＧＢ三画素同時サンプリン
グ方式を採用するカラー表示システムにおいて、三種の
映像信号の遅延処理を行なう遅延手段として、三種の映
像信号の各々に対応して設けられた三個の前段サンプル
ホールド回路と三個の後段サンプルホールド回路とを用
いている。これら六個のサンプルホールド回路に対して
適切なパルス制御を行なう事で、画面の左右反転切り換
えに応じた映像信号の遅延処理を自動的に行なう事が可
能になる。According to the present invention, in a color display system adopting the RGB three-pixel simultaneous sampling method, a delay means for delaying three kinds of video signals is provided for each of the three kinds of video signals. One sample-hold circuit and three sample-hold circuits are used. By performing appropriate pulse control on these six sample-and-hold circuits, it becomes possible to automatically perform a delay process of a video signal in accordance with the left-right inversion switching of the screen.
【０００７】[0007]
【実施例】以下図面を参照して本発明にかかるカラー表
示システムの好適な実施例を詳細に説明する。図１は本
カラー表示システムの基本的な構成を示すブロック図で
ある。図示する様に本カラー表示システムは表示ユニッ
ト１とドライバユニット２とタイミングジェネレータユ
ニット３の組み合わせからなる。表示ユニット１は例え
ばアクティブマトリクス型のカラー液晶パネルからな
り、走査線、信号線、画素及び周辺駆動回路が一体的に
形成されている。走査線は行方向に沿って延設されてお
り、信号線は列方向に沿って延設されている。ＲＧＢ三
原色の画素は走査線と信号線の各交差部に配置され行方
向に沿って所定のピッチで配列している。周辺駆動回路
は垂直駆動回路と水平駆動回路を含む。水平駆動回路は
各信号線を三本単位で同時に選択し三原色に分かれた三
種の映像信号を各々対応する三個の画素に書き込む。こ
の水平駆動回路は行方向に沿って同時選択の走査を反転
切り換え可能である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a color display system according to the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a basic configuration of the present color display system. As shown in the figure, the color display system comprises a combination of a display unit 1, a driver unit 2, and a timing generator unit 3. The display unit 1 is composed of, for example, an active matrix type color liquid crystal panel, in which scanning lines, signal lines, pixels, and peripheral driving circuits are integrally formed. The scanning lines extend in the row direction, and the signal lines extend in the column direction. Pixels of the three primary colors RGB are arranged at intersections of the scanning lines and the signal lines, and are arranged at a predetermined pitch along the row direction. The peripheral driving circuit includes a vertical driving circuit and a horizontal driving circuit. The horizontal drive circuit simultaneously selects each signal line in three units, and writes three kinds of video signals divided into three primary colors into three corresponding pixels. This horizontal drive circuit is capable of inverting and switching simultaneously selected scanning along the row direction.
【０００８】ドライバユニット２は表示ユニット１に前
述した三種の映像信号ＶＲ，ＶＧ，ＶＢを供給する。こ
の三原色ドライバユニット２には遅延手段が組み込まれ
ている。この遅延手段は上述した同時選択に先行して三
種の映像信号ＶＲ，ＶＧ，ＶＢに対し画素配列のピッチ
に応じた遅延処理を行なう。遅延手段は三種の映像信号
の各々に対して設けられた三個の前段サンプルホールド
回路ＦＳＨＡ，ＦＳＨＢ，ＦＳＨＣと、これらに接続し
た三個の後段サンプルホールド回路ＮＳＨＡ，ＮＳＨ
Ｂ，ＮＳＨＣとを有する。ＦＳＨＡとＮＳＨＡの組によ
り赤色入力映像信号Ｒｉｎに対応した遅延チャネルが構
成され、ＦＳＨＢとＮＳＨＢの組で緑色入力映像信号Ｇ
ｉｎに対応した遅延チャネルが構成され、ＦＳＨＣとＮ
ＳＨＣの組で青色入力映像信号Ｂｉｎに対応した遅延チ
ャネルが構成される。各前段サンプルホールド回路ＦＳ
ＨＡ，ＦＳＨＢ，ＦＳＨＣは互いに独立して制御される
一方、各後段サンプルホールド回路ＮＳＨＡ，ＮＳＨ
Ｂ，ＮＳＨＣは互いに同期して制御される。なお各遅延
チャネルの出力段には増幅器ＡＭＰが接続されており外
部入力される制御信号ＷＢに基づいてＲＧＢ各色毎にホ
ワイトバランスの調整を行なう。The driver unit 2 supplies the display unit 1 with the above-mentioned three kinds of video signals VR, VG and VB. The three-primary-color driver unit 2 incorporates delay means. This delay means performs a delay process according to the pitch of the pixel array on the three types of video signals VR, VG, VB prior to the above-described simultaneous selection. The delay means includes three pre-stage sample-and-hold circuits FSHA, FSHB, and FSHC provided for each of the three types of video signals, and three post-stage sample-and-hold circuits NSHA and NSH connected thereto.
B, NSHC. A set of FSHA and NSHA forms a delay channel corresponding to the red input video signal Rin, and a set of FSHB and NSHB forms a green input video signal G.
In, a delay channel corresponding to FSHC and N
A set of SHC constitutes a delay channel corresponding to the blue input video signal Bin. Each pre-stage sample hold circuit FS
HA, FSHB, and FSHC are controlled independently of each other, while each of the subsequent sample hold circuits NSHA, NSH is controlled.
B and NSHC are controlled in synchronization with each other. An amplifier AMP is connected to the output stage of each delay channel, and adjusts white balance for each of RGB colors based on a control signal WB input externally.
【０００９】タイミングジェネレータユニット３は各種
のタイミング信号ＨＳＴ，ＨＣＫ，ＶＳＴ，ＶＣＫ，…
を表示ユニット１に供給しその駆動制御を行なう。この
タイミングジェネレータユニット３には制御手段が組み
込まれておりドライバユニット２のサンプルホールド回
路に対し各種の制御パルスＳＨ１，ＳＨ２，ＳＨ３，Ｓ
Ｈ４を供給する。タイミングジェネレータユニット３の
動作自体は外部入力される同期信号ＳＹＮＣにより制御
される。タイミングジェネレータユニット３に組み込ま
れた制御手段は前述した反転切り換えに応じて三個の前
段サンプルホールド回路ＦＳＨＡ，ＦＳＨＢ，ＦＳＨＣ
の制御を調整する。なお反転切り換えは外部入力される
選択信号ＳＣＴにより指示される。具体的には、反転切
り換えが行なわれない時、制御パルスＳＨ１により第一
の前段サンプルホールド回路ＦＳＨＡを最初に間欠動作
させ、次にＳＨ２により第二の前段サンプルホールド回
路ＦＳＨＢを間欠動作させ、且つ制御パルスＳＨ３によ
り第三の前段サンプルホールド回路ＦＳＨＣを持続動作
させる。一方反転切り換えが行なわれた時、制御パルス
ＳＨ３により第三の前段サンプルホールド回路ＦＳＨＣ
を最初に間欠動作させ、次にＳＨ２により第二の前段サ
ンプルホールド回路ＦＳＨＢを間欠動作させ、且つ制御
パルスＳＨ１により第一の前段サンプルホールド回路Ｆ
ＳＨＡを持続動作させる。The timing generator unit 3 includes various timing signals HST, HCK, VST, VCK,.
Is supplied to the display unit 1 to control its driving. The timing generator unit 3 incorporates a control means, and various control pulses SH1, SH2, SH3, S
Supply H4. The operation itself of the timing generator unit 3 is controlled by a synchronization signal SYNC externally input. The control means incorporated in the timing generator unit 3 controls the three pre-stage sample-and-hold circuits FSHA, FSHB, and FSHC in accordance with the above-described inversion switching.
Adjust controls. Note that the inversion switching is instructed by a selection signal SCT input externally. Specifically, when the inversion switching is not performed, the first pre-stage sample-hold circuit FSHA is first intermittently operated by the control pulse SH1, then the second pre-stage sample-hold circuit FSHB is intermittently operated by SH2, and The third pre-stage sample hold circuit FSHC is continuously operated by the control pulse SH3. On the other hand, when the inversion switching is performed, the third pre-stage sample hold circuit FSHC is controlled by the control pulse SH3.
Are operated intermittently first, then the second pre-stage sample hold circuit FSHB is operated intermittently by SH2, and the first pre-stage sample hold circuit FSH is operated by the control pulse SH1.
SHA is operated continuously.
【００１０】図２は、図１に示した表示ユニット１の具
体的な構成例を示す模式的なブロック図である。図示す
る様に、表示ユニット１は行方向に沿った走査線Ｘと、
列方向に沿った信号線Ｙと、両者の交差部に配置された
三原色の画素Ｒ，Ｇ，Ｂとを有している。画素Ｒ，Ｇ，
Ｂは行方向に沿って所定のピッチで配列している。又、
三本単位で信号線Ｙの一端に接続された水平スイッチＨ
ＳＷ１，ＨＳＷ２，…，ＨＳＷｎ−１，ＨＳＷｎを有し
ている。これらの水平スイッチＨＳＷは各信号線Ｙを三
本単位で同時に選択し三原色に分かれた三種の映像信号
ＶＲ，ＶＧ，ＶＢを各々対応する三個の画素Ｒ，Ｇ，Ｂ
に書き込む。従って、これらの水平スイッチＨＳＷが前
述した水平駆動回路の一部を構成している事になる。FIG. 2 is a schematic block diagram showing a specific configuration example of the display unit 1 shown in FIG. As shown, the display unit 1 has a scanning line X along a row direction,
It has a signal line Y along the column direction, and pixels R, G, B of three primary colors arranged at the intersection of the signal line Y and the signal line Y. Pixels R, G,
B are arranged at a predetermined pitch along the row direction. or,
Horizontal switch H connected to one end of signal line Y in three units
, HSWn−1, and HSWn. These horizontal switches HSW simultaneously select each signal line Y in three units, and convert three types of video signals VR, VG, VB divided into three primary colors into three corresponding pixels R, G, B, respectively.
Write to. Therefore, these horizontal switches HSW constitute a part of the above-described horizontal drive circuit.
【００１１】次に図３を参照して、図１に示したドライ
バユニット２及びタイミングジェネレータユニット３の
動作を詳細に説明する。（Ａ）はドライバユニット２に
含まれる遅延手段の構成を図１から切り取って再び示し
たものである。第一の前段サンプルホールド回路ＦＳＨ
Ａと第一の後段サンプルホールド回路ＮＳＨＡの組から
なる遅延チャネルは赤色入力映像信号Ｒｉｎを遅延処理
して赤色出力映像信号Ｒｏｕｔを生成する。第二の前段
サンプルホールド回路ＦＳＨＢと第二の後段サンプルホ
ールド回路ＮＳＨＢとの組からなる遅延チャネルは緑色
入力映像信号Ｇｉｎを遅延処理して緑色出力映像信号Ｇ
ｏｕｔを生成する。第三の前段サンプルホールド回路Ｆ
ＳＨＣと第三の後段サンプルホールド回路ＮＳＨＣとの
組からなる遅延チャネルは青色入力映像信号Ｂｉｎを遅
延処理して対応する青色出力映像信号Ｂｏｕｔを生成す
る。タイミングジェネレータユニットはＦＳＨＡに対し
制御パルスＳＨ１を入力し、ＦＳＨＢに対し制御パルス
ＳＨ２を入力し、ＦＳＨＣに制御パルスＳＨ３を入力す
る事により、各々独立的にその動作制御を行なう。一方
ＮＳＨＡ，ＮＳＨＢ，ＮＳＨＣには制御パルスＳＨ４が
共通に入力され同期的な制御が行なわれる。何れの制御
パルスＳＨもそのレベルがハイになった時映像信号のサ
ンプリングが行なわれ、その後、ローに復帰した時サン
プリングされた映像信号のホールドが行なわれる。但
し、この制御パルスの極性は反対でも良い。Next, the operation of the driver unit 2 and the timing generator unit 3 shown in FIG. 1 will be described in detail with reference to FIG. 2A shows the configuration of the delay means included in the driver unit 2 cut out from FIG. 1 and shown again. First pre-stage sample hold circuit FSH
A delay channel including a set of A and a first post-stage sample-and-hold circuit NSHA delays the red input video signal Rin to generate a red output video signal Rout. A delay channel composed of a pair of a second pre-stage sample-hold circuit FSHB and a second post-stage sample-hold circuit NSHB delays the green input video signal Gin to produce a green output video signal G.
Generate out. Third pre-stage sample-hold circuit F
The delay channel including the set of the SHC and the third post-stage sample hold circuit NSHC delays the blue input video signal Bin to generate a corresponding blue output video signal Bout. The timing generator unit controls the operation independently by inputting the control pulse SH1 to FSHA, inputting the control pulse SH2 to FSHB, and inputting the control pulse SH3 to FSHC. On the other hand, a control pulse SH4 is commonly input to NSHA, NSHB, and NSHC, and synchronous control is performed. When the level of any of the control pulses SH becomes high, sampling of the video signal is performed, and thereafter, when the control pulse SH returns to low, the sampled video signal is held. However, the polarity of the control pulse may be reversed.
【００１２】図３の（Ｂ）はドライバユニット２及びタ
イミングジェネレータユニット３の動作シーケンスを表
わすタイミングチャートである。本例では五画素分の白
色書き込みを表わすＲｉｎ，Ｇｉｎ，Ｂｉｎが入力され
た場合を例にとって説明する。反転切り換えが行なわれ
ない通常時では、ＳＨ１が最初に出力されＦＳＨＡが間
欠動作し、Ｒｉｎがサンプルホールドされる。続いてＳ
Ｈ２が出力されＦＳＨＢが間欠動作しＧｉｎがサンプル
ホールドされる。この間ＳＨ３はハイレベルに維持され
ＦＳＨＣは持続動作状態におかれる為Ｂｉｎはそのまま
通過する。ＳＨ２の後ＳＨ４が入力されＮＳＨＡ，ＮＳ
ＨＢ，ＮＳＨＣが同時にサンプルホールドを行なう。こ
の結果、ＳＨ４のタイミングに同期して、Ｒｏｕｔ，Ｇ
ｏｕｔ，Ｂｏｕｔが同時に出力される。以上により、Ｒ
ＧＢの画素配列ピッチに応じた各映像信号の遅延処理が
行なわれた事になる。FIG. 3B is a timing chart showing an operation sequence of the driver unit 2 and the timing generator unit 3. In this example, a case where Rin, Gin, and Bin representing white writing for five pixels are input will be described as an example. In the normal state where the inversion switching is not performed, SH1 is output first, FSHA operates intermittently, and Rin is sampled and held. Then S
H2 is output, FSHB operates intermittently, and Gin is sampled and held. During this time, SH3 is maintained at a high level and FSHC is in a continuous operation state, so that Bin passes as it is. After SH2, SH4 is input and NSHA, NS
HB and NSHC simultaneously perform sample hold. As a result, in synchronization with the timing of SH4, Rout, G
out and Bout are output simultaneously. From the above, R
This means that the delay processing of each video signal according to the GB pixel array pitch has been performed.
【００１３】一方反転切り換えが行なわれた時、最初に
ＳＨ３が出力される事によりＦＳＨＣが間欠動作を行な
いＢｉｎをサンプルホールドする。次にＳＨ２が出力さ
れる事によりＦＳＨＢが間欠動作しＧｉｎがサンプルホ
ールドされる。この間ＳＨ１はハイレベルに維持される
為ＦＳＨＡは持続動作状態におかれＲｉｎはそのまま通
過する。ＳＨ２が出力された後ＳＨ４が出力されＮＳＨ
Ａ，ＮＳＨＢ，ＮＳＨＣが同時にサンプルホールドを行
なう。これにより通常時とは逆位相で遅延処理を施され
たＲｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔが同時に出力される事
になる。以上の説明から理解される様に、左右反転時に
は通常時のＳＨ１とＳＨ３を時間的に入れ換えたパルス
を遅延手段に入力する。これによりサンプルホールドさ
れたＲｏｕｔとＢｏｕｔの位相関係が逆転し、左右反転
に対応した映像信号が得られる。なお、上記のタイミン
グ制御は何れのユニットにおいても行なう事が可能であ
るが、デルタ配列を有するアクティブマトリクス型のカ
ラー液晶パネルを表示ユニットとして用いた場合、ライ
ン間オフセットの方向を左右反転時に逆にしなければな
らない等液晶パネルの構造に依存する複雑な操作を行な
わなければならない。この点に鑑み、上述した遅延処理
のタイミング制御はタイミングジェネレータユニット３
で行なう事が好ましい。On the other hand, when the inversion switching is performed, the SH3 is output first, so that the FSHC performs an intermittent operation and samples and holds Bin. Next, when SH2 is output, FSHB operates intermittently and Gin is sampled and held. During this time, since SH1 is maintained at the high level, FSHA is in the continuous operation state and Rin passes as it is. After SH2 is output, SH4 is output and NSH is output.
A, NSHB, and NSHC perform sample hold at the same time. As a result, Rout, Gout, and Bout that have been subjected to the delay processing in the opposite phase to the normal state are output simultaneously. As can be understood from the above description, at the time of left-right inversion, a pulse obtained by temporally exchanging SH1 and SH3 in the normal state is input to the delay means. As a result, the phase relationship between the sampled and held Rout and Bout is reversed, and a video signal corresponding to left-right inversion is obtained. Note that the above timing control can be performed in any unit. However, when an active matrix type color liquid crystal panel having a delta arrangement is used as a display unit, the direction of the line-to-line offset is reversed at the time of horizontal reversal. Complicated operations that depend on the structure of the liquid crystal panel must be performed. In view of this point, the timing control of the above-described delay processing is performed by the timing generator unit 3.
It is preferable to carry out in.
【００１４】図４は、参考の為左右反転対応型の構造を
有さない遅延手段の構成例及びその動作を表わしてい
る。なお、理解を容易にする為、図３に示した本発明に
かかる遅延手段の構成と対応する部分には対応する参照
番号を付してある。異なる点は特定の遅延チャネルにだ
け前段のサンプルホールド回路が設けられていない事で
ある。この特定のチャネルは表示ユニットに内蔵される
ＨＳＷ（図２参照）の最後についている画素Ｂに対応し
ている。仮に、表示ユニットを左右反対側から走査して
映像信号を書き込む場合、この特定チャネルはＨＳＷの
反対側についている画素（この例の場合Ｒ）に対応する
ものにならなければならない。従って、図４の遅延回路
構成で左右反転切り換えに対応しようとすると、遅延手
段の前段にＲｉｎとＢｉｎを入れ換えるアナログスイッ
チが必要になり、同じく遅延手段の後段にＲｏｕｔとＢ
ｏｕｔを入れ換えるアナログスイッチが必要になる。こ
れは回路規模の拡大化を招くばかりでなく、一度個々の
液晶パネルに合わせて設定したホワイトバランス（図１
参照）が、左右反転を行なう事により変化してしまうと
いう問題を生じさせる。FIG. 4 shows, for reference, an example of the configuration of a delay means having no left-right inversion-compatible structure and its operation. To facilitate understanding, parts corresponding to the configuration of the delay means according to the present invention shown in FIG. 3 are denoted by corresponding reference numerals. The difference is that the sample-hold circuit at the preceding stage is not provided only for a specific delay channel. This particular channel corresponds to the pixel B at the end of the HSW (see FIG. 2) built in the display unit. If the video signal is written by scanning the display unit from the left and right opposite sides, this specific channel must correspond to the pixel (R in this example) on the opposite side of the HSW. Therefore, if the delay circuit configuration shown in FIG. 4 is used to cope with the left / right inversion switching, an analog switch for exchanging Rin and Bin is required before the delay means, and similarly, Rout and Bout are provided after the delay means.
An analog switch for exchanging out is required. This not only leads to an increase in circuit size, but also a white balance once set according to each liquid crystal panel (see FIG. 1).
) Is changed due to the left-right inversion.
【００１５】図５は、図２に示した表示ユニットのさら
に詳細な構成例を示す回路図である。図示する様に、表
示ユニットの画面内には信号線Ｙと走査線Ｘが交差配列
している。信号線Ｙと走査線Ｘの各交差部に画素１１が
配置している。個々の画素は微細な液晶セルＬＣと選択
素子との結合からなる。本例では選択素子は薄膜トラン
ジスタＴｒからなり、そのゲート電極は対応する走査線
Ｘに接続し、ソース電極は対応する信号線Ｙに接続し、
ドレイン電極は対応する液晶セルＬＣの一方の端子を構
成する画素電極に接続している。なお液晶セルＬＣの他
方の端子を構成する対向電極１２が設けられている。又
液晶セルＬＣと並列に保持容量Ｃｓも接続されている。
走査線Ｘの一端には垂直駆動回路１３が接続しており、
タイミングジェネレータから供給されるスタート信号Ｖ
ＳＴやクロック信号ＶＣＫ１，ＶＣＫ２等に応じて順次
ゲートパルスを一水平期間毎に出力する。ゲートパルス
に応答して薄膜トランジスタＴｒが導通し、各画素の行
を順次選択する。各信号線Ｙの上端部にはトランスミッ
ションゲート素子ＴＧを介してビデオライン１４が接続
している。ビデオライン１４は三本に分かれており三原
色ドライバユニットからＲＧＢに分割された映像信号Ｖ
Ｒ，ＶＧ，ＶＢの供給を受ける。前述した様に、これら
の映像信号ＶＲ，ＶＧ，ＶＢはＲＧＢ三画素同時サンプ
リング駆動を行なう為所定の遅延処理が施されている。
各画素列に割り当てられたＲＧＢ三原色と対応する様に
ビデオライン１４が接続されている。三個単位のトラン
スミッションゲート素子ＴＧは一組となって水平スイッ
チＨＳＷ（図２参照）を構成し、水平走査回路１５から
順次出力されるサンプリングパルスによって開閉制御さ
れ、映像信号ＶＲ，ＶＧ，ＶＢを同時サンプリングし、
上述した順次選択に同期して画素列に映像信号を書き込
む。以上の説明から理解される様に、水平走査回路１５
と水平スイッチＨＳＷの組み合わせが、水平駆動回路を
構成する。水平走査回路１５はタイミングジェネレータ
ユニットから供給されるスタート信号ＨＳＴ及びクロッ
ク信号ＨＣＫ１，ＨＣＫ２に応じて順次サンプリングパ
ルスを出力する。前述した様にこの水平走査回路１５は
制御信号ＳＣＴに応じてサンプリングパルスの走査を順
方向（右方向）と逆方向（左方向）で切り換える事がで
きる。FIG. 5 is a circuit diagram showing a more detailed configuration example of the display unit shown in FIG. As shown in the figure, the signal lines Y and the scanning lines X cross each other in the screen of the display unit. Pixels 11 are arranged at intersections of the signal lines Y and the scanning lines X. Each pixel consists of a combination of a fine liquid crystal cell LC and a selection element. In this example, the selection element is formed of a thin film transistor Tr, the gate electrode of which is connected to the corresponding scanning line X, the source electrode of which is connected to the corresponding signal line Y,
The drain electrode is connected to a pixel electrode forming one terminal of the corresponding liquid crystal cell LC. Note that a counter electrode 12 constituting the other terminal of the liquid crystal cell LC is provided. The storage capacitor Cs is also connected in parallel with the liquid crystal cell LC.
A vertical drive circuit 13 is connected to one end of the scanning line X,
Start signal V supplied from timing generator
Gate pulses are sequentially output every horizontal period according to ST, clock signals VCK1, VCK2, and the like. The thin film transistor Tr becomes conductive in response to the gate pulse, and sequentially selects a row of each pixel. A video line 14 is connected to the upper end of each signal line Y via a transmission gate element TG. The video line 14 is divided into three lines, and the video signal V divided into RGB from the three primary color driver units.
R, VG and VB are supplied. As described above, these video signals VR, VG, and VB have been subjected to a predetermined delay process in order to perform RGB three-pixel simultaneous sampling driving.
The video lines 14 are connected so as to correspond to the three primary colors RGB assigned to each pixel column. The transmission gate elements TG in units of three constitute a horizontal switch HSW (see FIG. 2) as a set. Simultaneous sampling,
The video signal is written to the pixel row in synchronization with the above-described sequential selection. As understood from the above description, the horizontal scanning circuit 15
And the horizontal switch HSW constitute a horizontal drive circuit. The horizontal scanning circuit 15 sequentially outputs sampling pulses according to the start signal HST and the clock signals HCK1 and HCK2 supplied from the timing generator unit. As described above, the horizontal scanning circuit 15 can switch the scanning of the sampling pulse between the forward direction (right direction) and the reverse direction (left direction) according to the control signal SCT.
【００１６】図６は、上述した反転切り換え機能を有す
る水平走査回路の具体的な構成例を示すブロック図であ
る。図示する様に、水平走査回路は単一のシフトレジス
タ１５ａを有しており、所定のスタート信号ＨＳＴを段
毎に転送して水平スイッチＨＳＷの順次開閉駆動を行な
う。このシフトレジスタ１５ａは一対の入力端子Ｉ及び
出力端子Ｏを備えたフリップフロップＦＦを水平スイッ
チＨＳＷの数に応じた個数だけ多段接続した構造となっ
ている。個々のＦＦの入出力端子は二本のデータ転送路
１６を介して順次接続されている。本例では、先頭のＦ
Ｆ1 から最終のＦＦM までＭ個のフリップフロップが多
段接続されている。本例のシフトレジスタ１５ａは双方
向性であり、切り換え可能にデータの順方向転送と逆方
向転送を行なう事ができる。この目的で隣り合う段に位
置する一対のフリップフロップの入出力端子間に夫々転
送ゲート素子Ａ，Ｂが介在している。転送ゲート素子
Ａ，Ｂを択一的に開閉する事によりデータ転送を順方向
又は逆方向に制御して水平スイッチの順次開閉動作を可
能にする。例えばＦＦ1 の入力端子とＦＦ2 の出力端子
との間に一方の転送ゲート素子Ｂが介在している。又、
ＦＦ1 の出力端子ＯとＦＦ2 の入力端子Ｉとの間に他方
の転送ゲート素子Ａが介在している。以下同様に互いに
隣り合うＦＦの入出力端子間に夫々転送ゲート素子Ａ，
Ｂが介在している。転送ゲート素子Ａを開く一方転送ゲ
ート素子Ｂを閉じると、スタート信号ＨＳＴはデータ転
送路１６を介して順次順方向に送られる。逆に転送ゲー
ト素子Ａを閉じる一方転送ゲート素子Ｂを開くと、スタ
ート信号ＨＳＴはデータ転送路１６を介して順次逆方向
に送られる。FIG. 6 is a block diagram showing a specific configuration example of the horizontal scanning circuit having the above-described inversion switching function. As shown, the horizontal scanning circuit has a single shift register 15a, and transfers a predetermined start signal HST for each stage to sequentially open and close the horizontal switches HSW. The shift register 15a has a structure in which flip-flops FF having a pair of input terminals I and output terminals O are connected in multiple stages according to the number of horizontal switches HSW. The input / output terminals of the individual FFs are sequentially connected via two data transfer paths 16. In this example, the first F
M flip-flops from F 1 to the final of the FF M is a multi-stage connection. The shift register 15a of this example is bidirectional, and can perform forward and reverse transfer of data in a switchable manner. For this purpose, transfer gate elements A and B are interposed between the input / output terminals of a pair of flip-flops located at adjacent stages. By selectively opening and closing the transfer gate elements A and B, the data transfer is controlled in the forward or reverse direction to enable the sequential opening and closing operation of the horizontal switches. For example one of the transfer gate element B is interposed between the output terminal of the input terminal and FF 2 of FF 1. or,
The other transfer gate element A between the input terminal I of the output terminal O and FF 2 of FF 1 is interposed. Hereinafter, similarly, transfer gate elements A,
B is interposed. When the transfer gate element A is opened while the transfer gate element B is closed, the start signal HST is sequentially sent via the data transfer path 16 in the forward direction. Conversely, when the transfer gate element A is closed and the transfer gate element B is opened, the start signal HST is sequentially sent via the data transfer path 16 in the reverse direction.
【００１７】図７は、図６に示した水平走査回路の具体
的な回路構成例を部分的に示した回路図である。データ
（ＨＳＴ）の双方向転送を説明する為、二個のフリップ
フロップ（先段ＦＦ、次段ＦＦ）とそれに付随する転送
ゲート素子Ａ，Ｂのみを示している。全ての回路素子は
薄膜トランジスタ（ＴＦＴ）から構成されている。先段
ＦＦ及び次段ＦＦともにＤ型フリップフロップから構成
されている。各Ｄ型フリップフロップは第一及び第二の
クロックトインバータと第三のインバータからなり、互
いに逆相のクロック信号ＨＣＫ１，ＨＣＫ２に応じて動
作し、入力端子ＩＮから入力されたデータをクロック信
号の半周期分だけ遅延して出力端子ＯＵＴに出力する。
転送ゲート素子Ａ，Ｂは夫々ＣＭＯＳタイプのトランス
ミッションゲート素子からなる。転送ゲート素子Ａ，Ｂ
は外部入力される互いに逆相の反転切り換え制御信号Ｓ
ＣＴ，ＳＣＴＸにより制御されている。一方の制御信号
ＳＣＴがハイレベルで他方の制御信号ＳＣＴＸがローレ
ベルの時、一方の転送ゲート素子Ａが開かれ、他方の転
送ゲート素子Ｂが閉じられる。従って、この時にはデー
タは最初の転送ゲート素子Ａを通過した後、先段ＦＦの
入力端子ＩＮに供給される。ここでクロック信号の半周
期分だけ遅延処理を施された後、出力端子ＯＵＴから次
の転送ゲート素子Ａを介して次段ＦＦの入力端子ＩＮに
転送される。この様にして、データは順次順方向に向っ
て転送されていく。一方、制御信号ＳＣＴがローレベル
で制御信号ＳＣＴＸがハイレベルに切り換わった時、一
方の転送ゲート素子Ａが閉じ他方の転送ゲート素子Ｂが
開く。この場合には逆方向から転送されてきたデータが
次段ＦＦの入力端子ＩＮに供給され所定の遅延処理を施
された後、出力端子ＯＵＴから転送ゲート素子Ｂを介し
て先段ＦＦの入力端子ＩＮに転送される。再び所定の遅
延処理を施された後、出力端子ＯＵＴから出力されたデ
ータは次の転送ゲート素子Ｂに至る。FIG. 7 is a circuit diagram partially showing a specific example of the circuit configuration of the horizontal scanning circuit shown in FIG. In order to explain the bidirectional transfer of data (HST), only two flip-flops (first-stage FF and next-stage FF) and their associated transfer gate elements A and B are shown. All circuit elements are composed of thin film transistors (TFTs). Both the first-stage FF and the second-stage FF are constituted by D-type flip-flops. Each D-type flip-flop includes first and second clocked inverters and a third inverter, operates in response to clock signals HCK1 and HCK2 having phases opposite to each other, and converts data input from an input terminal IN into a clock signal. The signal is output to the output terminal OUT with a delay of a half cycle.
Each of the transfer gate elements A and B is a CMOS type transmission gate element. Transfer gate elements A and B
Is an externally input reverse switching control signal S
It is controlled by CT and SCTX. When one control signal SCT is at a high level and the other control signal SCTX is at a low level, one transfer gate element A is opened and the other transfer gate element B is closed. Therefore, at this time, the data is supplied to the input terminal IN of the preceding stage FF after passing through the first transfer gate element A. Here, after being delayed by a half cycle of the clock signal, the signal is transferred from the output terminal OUT to the input terminal IN of the next stage FF via the next transfer gate element A. In this way, data is sequentially transferred in the forward direction. On the other hand, when the control signal SCT switches to low level and the control signal SCTX switches to high level, one transfer gate element A closes and the other transfer gate element B opens. In this case, after the data transferred from the opposite direction is supplied to the input terminal IN of the next stage FF and subjected to a predetermined delay processing, the data is transferred from the output terminal OUT via the transfer gate element B to the input terminal of the previous stage FF. Transferred to IN. After the predetermined delay processing is performed again, the data output from the output terminal OUT reaches the next transfer gate element B.
【００１８】[0018]
【発明の効果】以上説明した様に、本発明によれば、Ｒ
ＧＢ三画素同時サンプリング方式において映像信号の遅
延処理を行なう遅延手段が、三種の映像信号の各々に対
応して設けられた三個の前段サンプルホールド回路とこ
れらに接続した三個の後段サンプルホールド回路とから
構成され、各前段サンプルホールド回路は互いに独立し
て制御される一方各後段サンプルホールド回路は互いに
同期して制御される様になっている。かかる構成によ
り、表示された画像の左右反転切り換えを行なった場合
でも、自動的に対応が可能となりＲＧＢ三種の映像信号
の位相関係を反転切り換えに応じて逆にする事ができ
る。従来の遅延回路構成に比べ左右反転切り換え対応の
為のアナログスイッチを必要としないので回路規模を縮
小できるという効果がある。又左右反転切り換えを行な
ってもホワイトバランスずれ等が起る惧れがなくなると
いう効果がある。通常ＲＧＢ三原色ドライバユニットに
は遅延手段を構成するサンプルホールド回路の他に各色
のＤＣゲイン等を調整する部分が含まれている。本発明
では左右反転切り換えを行なっても映像信号の入れ換え
を行なわないので、この調整も変化させる必要がない。
加えて、各遅延チャネルを同一構成とする事によりチャ
ネル間の遅延量を均一にできる。従って色ずれが起りに
くくなるという効果がある。As described above, according to the present invention, R
Delay means for delaying a video signal in the GB three-pixel simultaneous sampling method includes three pre-stage sample-hold circuits provided corresponding to each of the three types of video signals and three post-stage sample-hold circuits connected thereto. The first and second sample and hold circuits are controlled independently of each other, while the second and third sample and hold circuits are controlled in synchronization with each other. With this configuration, even when the displayed image is switched between left and right inversion, it is possible to automatically cope with it, and the phase relationship between the three video signals of RGB can be reversed according to the inversion switching. Compared with the conventional delay circuit configuration, there is no need for an analog switch for switching left / right inversion, so that the circuit scale can be reduced. Further, there is an effect that even when the right-left inversion switching is performed, there is no fear that a white balance shift or the like occurs. Normally, the RGB three-primary-color driver unit includes a portion for adjusting the DC gain and the like of each color in addition to the sample-and-hold circuit constituting the delay means. In the present invention, there is no need to change this adjustment because the video signals are not exchanged even if the left / right inversion switching is performed.
In addition, by making each delay channel the same, the delay amount between channels can be made uniform. Therefore, there is an effect that color shift is less likely to occur.
【図１】本発明にかかるカラー表示システムの基本的な
構成を示すブロック図である。FIG. 1 is a block diagram showing a basic configuration of a color display system according to the present invention.
【図２】図１に示したカラー表示システムに組み込まれ
る表示ユニットの一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a display unit incorporated in the color display system shown in FIG.
【図３】図１に示したカラー表示システムの動作説明に
供する配線図並びにタイミングチャートである。FIG. 3 is a wiring diagram and a timing chart for explaining the operation of the color display system shown in FIG. 1;
【図４】遅延手段の参考例を示す配線図並びにタイミン
グチャートである。FIG. 4 is a wiring diagram and a timing chart showing a reference example of the delay means.
【図５】図２に示した表示ユニットのさらに具体的な構
成を示す回路図である。FIG. 5 is a circuit diagram showing a more specific configuration of the display unit shown in FIG.
【図６】図５に示した表示ユニットに組み込まれる水平
走査回路の具体的な構成例を示すブロック図である。FIG. 6 is a block diagram illustrating a specific configuration example of a horizontal scanning circuit incorporated in the display unit illustrated in FIG. 5;
【図７】図６に示した水平走査回路のさらに具体的な構
成を示す回路図である。FIG. 7 is a circuit diagram showing a more specific configuration of the horizontal scanning circuit shown in FIG.
１ 表示ユニット ２ ドライバユニット ３ タイミングジェネレータユニット 1 display unit 2 driver unit 3 timing generator unit
Claims (4)
た信号線と、両者の各交差部に配置され行方向に沿って
所定のピッチで配列した三原色の画素と、各信号線を三
本単位で同時に選択し三原色に分かれた三種の映像信号
を各々対応する三個の画素に書き込む駆動回路と、同時
選択に先行して三種の映像信号に対し画素配列のピッチ
に応じた遅延処理を行なう遅延手段とを備えたカラー表
示システムであって、 前記遅延手段は三種の映像信号の各々に対応して設けら
れた三個の前段サンプルホールド回路とこれらに接続し
た三個の後段サンプルホールド回路とを有し、各前段サ
ンプルホールド回路は互いに独立して制御される一方各
後段サンプルホールド回路は互いに同期して制御され、 前記駆動回路は行方向に沿って該同時選択の走査を反転
切り換え可能であるとともに、 制御手段が設けられており、該反転切り換えに応じて三
個の前段サンプルホールド回路の制御を調整する事を特
徴とするカラー表示システム。1. A scanning line extending in a row direction, a signal line extending in a column direction, three primary color pixels arranged at respective intersections thereof and arranged at a predetermined pitch in the row direction, and each signal line A drive circuit that simultaneously selects three units and writes three types of video signals divided into three primary colors to the corresponding three pixels, and a delay according to the pixel array pitch for the three types of video signals prior to the simultaneous selection A delay means for performing processing, wherein the delay means comprises three pre-stage sample-hold circuits provided corresponding to each of three types of video signals and three post-stage samples connected thereto. And a pre-stage sample-hold circuit is controlled independently of each other, while each post-stage sample-hold circuit is controlled in synchronization with each other, and the drive circuit performs the simultaneous selection scanning in the row direction. As well as a rolling switchable, control means is provided with a color display system, characterized in that adjusting the control of three of the previous sample and hold circuit in response to the inverted switching.
れない時、第一の前段サンプルホールド回路を最初に間
欠動作させ、次に第二の前段サンプルホールド回路を間
欠動作させ、且つ第三の前段サンプルホールド回路を持
続動作させる一方、該反転切り換えが行なわれた時、第
三の前段サンプルホールド回路を最初に間欠動作させ、
次に第二の前段サンプルホールド回路を間欠動作させ、
且つ第一の前段サンプルホールド回路を持続動作させる
事を特徴とする請求項１記載のカラー表示システム。2. When the inversion switching is not performed, the control means causes the first pre-stage sample-hold circuit to operate intermittently first, then the second pre-stage sample-hold circuit to operate intermittently, and While the pre-stage sample-hold circuit is continuously operated, when the inversion switching is performed, the third pre-stage sample-hold circuit is first intermittently operated,
Next, the second pre-stage sample hold circuit is operated intermittently,
2. The color display system according to claim 1, wherein the first pre-stage sample hold circuit is continuously operated.
が表示ユニットに組み込まれ、前記遅延手段が該表示ユ
ニットに映像信号を供給する三原色ドライバユニットに
組み込まれ、前記制御手段が表示ユニットの駆動制御を
行なうタイミングジェネレータユニットに組み込まれて
いる事を特徴とする請求項１記載のカラー表示システ
ム。3. The scanning line, the signal line, the pixel, and the driving circuit are incorporated in a display unit, the delay unit is incorporated in a three-primary-color driver unit that supplies a video signal to the display unit, and the control unit is provided in the display unit. 2. The color display system according to claim 1, wherein the color display system is incorporated in a timing generator unit that performs drive control.
ス型の液晶パネルである事を特徴とする請求項３記載の
カラー表示システム。4. The color display system according to claim 3, wherein said display unit is an active matrix type liquid crystal panel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19287894A JP3322011B2 (en) | 1994-07-22 | 1994-07-22 | Color display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19287894A JP3322011B2 (en) | 1994-07-22 | 1994-07-22 | Color display system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836159A JPH0836159A (en) | 1996-02-06 |
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ID=16298485
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006018226A (en) | 2004-05-31 | 2006-01-19 | Canon Inc | Image display apparatus and setting method of image display apparatus |
-
1994
- 1994-07-22 JP JP19287894A patent/JP3322011B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0836159A (en) | 1996-02-06 |
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