JP3321259B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体装置の電極の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an improvement in an electrode of a semiconductor device.
【０００２】[0002]
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧半導体素子を含むものはパワーＩＣと呼ば
れている。2. Description of the Related Art In recent years, an integrated circuit (IC) formed by integrating a large number of transistors, resistors and the like so as to achieve an electric circuit and integrating them on one chip has been frequently used in important parts of computers and communication equipment. ing. Such an IC
Among them, a device including a high withstand voltage semiconductor element is called a power IC.
【０００３】図７には、高耐圧半導体素子の一つである
従来の絶縁ゲート型サイリスタの素子断面図が示されて
いる。この絶縁ゲート型サイリスタは、大きく分けて、
サイリスタ本体が形成されているサイリスタ領域と、Ｐ
型ベース層４３とカソード電極４８と短絡（シャント）
し、ターンオフするために設けられたシャント領域とに
分けられる。FIG. 7 is a sectional view of a conventional insulated gate thyristor, which is one of the high breakdown voltage semiconductor elements. This insulated gate thyristor is roughly divided into
A thyristor region in which the thyristor body is formed;
Short circuit (shunt) between the mold base layer 43 and the cathode electrode 48
And a shunt area provided for turning off.
【０００４】図中、４１はＰ型エミッタ層を示してお
り、このＰ型エミッタ層４１上には、Ｎ型ベース層４
２，Ｐ型ベース層４３が順次設けられている。このＰ型
ベース層４３の表面には、Ｎ型エミッタ層４４が選択的
に形成され、更にＰ型ベース層４３の表面には、Ｎ+ 型
拡散層４５が選択的に形成されている。In FIG. 1, reference numeral 41 denotes a P-type emitter layer. On the P-type emitter layer 41, an N-type base layer 4 is provided.
2, a P-type base layer 43 is sequentially provided. An N-type emitter layer 44 is selectively formed on the surface of the P-type base layer 43, and an N + -type diffusion layer 45 is selectively formed on the surface of the P-type base layer 43.
【０００５】Ｎ型エミッタ層４４とＮ+ 型拡散層４５と
の間のＰ型ベース層４３上には、ゲート絶縁膜４６を介
して、ゲート電極４７が設けられている。このゲート電
極４７は層間絶縁膜５０で被覆されている。A gate electrode 47 is provided on the P-type base layer 43 between the N-type emitter layer 44 and the N + -type diffusion layer 45 via a gate insulating film 46. The gate electrode 47 is covered with an interlayer insulating film 50.
【０００６】Ｎ型エミッタ層４４上には、これにコンタ
クトする第１のカソード電極４８が設けられ、Ｎ+ 型拡
散層４５およびＰ型ベース層４３上には、これらにコン
タクトするキャリア交換電極４９が設けられている。A first cathode electrode 48 is provided on the N-type emitter layer 44 to be in contact therewith. A carrier exchange electrode 49 is provided on the N + -type diffusion layer 45 and the P-type base layer 43 to make contact therewith. Is provided.
【０００７】このような素子構造が形成されたＰ型ベー
ス層４３の全面には、層間絶縁膜５１によりキャリア交
換電極４９と分離され、第１のカソード電極４８とコン
タクトする第２のカソード電極５２が設けられている。
また、Ｐ型エミッタ層４１の裏面にはアノード電極５３
が設けられている。On the entire surface of the P-type base layer 43 on which such an element structure is formed, a second cathode electrode 52 separated from a carrier exchange electrode 49 by an interlayer insulating film 51 and in contact with the first cathode electrode 48. Is provided.
An anode electrode 53 is provided on the back surface of the P-type emitter layer 41.
Is provided.
【０００８】この種の絶縁ゲート型サイリスタにあって
は、サイリスタ領域とシャント領域とが結合した構造に
なっており、オン状態の主電流に寄与するのがサイリス
タ領域のみであることを考えると、シャント領域は小さ
いほうが良い。また、正孔のバイパス経路５４の抵抗を
下げるために横方向（チャネル長方向）の寸法を短くす
る点でも、シャント領域は小さいほうが良い。This type of insulated gate thyristor has a structure in which a thyristor region and a shunt region are combined, and only the thyristor region contributes to the main current in the ON state. The smaller the shunt area, the better. Also, the smaller the shunt region is, the better in reducing the size in the horizontal direction (channel length direction) in order to reduce the resistance of the hole bypass path 54.
【０００９】シャント領域の微細化を考える場合、この
シャント領域を次のように分けることができる。すなわ
ち、電極間領域ａ，テーパ領域ｂ，オーバーハング領域
ｃ，コンタクト領域ｄの四つに分けることができる。When considering the miniaturization of the shunt region, the shunt region can be divided as follows. That is, it can be divided into four areas: an interelectrode area a, a tapered area b, an overhang area c, and a contact area d.
【００１０】電極間領域ａは、カソード電極４８とキャ
リア交換電極４９とを絶縁分離するのに必要なもので、
その横方向の寸法は例えば１０μｍ程度である。テーパ
領域ｂは、キャリア交換電極４９を等方エッチングによ
り形成する際に、キャリア交換電極４９の厚さ分だけ横
方向にもエッチングが進むことにより生じるものであ
る。通常、キャリア交換電極４９は、カソード電極４８
と同じ導電層から形成しているため、特に大きな電力を
扱うパワー半導体素子の場合には、例えば、８μｍ程度
の厚さの導電層が用いられるため、テーパ領域ｂの寸法
も８μｍ程度となる。The inter-electrode region a is necessary for insulating and separating the cathode electrode 48 and the carrier exchange electrode 49 from each other.
Its lateral dimension is, for example, about 10 μm. The tapered region b is generated when the etching proceeds in the lateral direction by the thickness of the carrier exchange electrode 49 when the carrier exchange electrode 49 is formed by isotropic etching. Normally, the carrier exchange electrode 49 is
In the case of a power semiconductor element handling particularly large power, for example, a conductive layer having a thickness of about 8 μm is used, so that the size of the tapered region b is also about 8 μm.
【００１１】オーバーハング領域ｃは、パターン露光時
の合わせずれや、キャリア交換電極４９となる導電層の
オーバーエッチングによってＮ+ 型拡散層４５の表面が
露出するのを防止するために必要なもので、その横方向
の寸法は例えば４μｍ程度である。The overhang region c is necessary to prevent misalignment during pattern exposure and exposure of the surface of the N + type diffusion layer 45 due to overetching of the conductive layer serving as the carrier exchange electrode 49. The lateral dimension is, for example, about 4 μm.
【００１２】コンタクト領域ｄは、Ｎ+ 型拡散層４５お
よびＰ型ベース層４３とのコンタクトに必要なもので、
例えば、６μｍ程度である。このような四つの領域から
なるシャント領域の横方向の寸法は、上記代表的な寸法
の場合で５０μｍという大きな値になってしまう。この
ため、シャント領域の微細化に有効な手段であるキャリ
ア交換電極４９の横方向および厚さ方向の縮小可が強く
求められている。The contact region d is necessary for contact with the N + type diffusion layer 45 and the P type base layer 43.
For example, it is about 6 μm. The lateral dimension of such a shunt region composed of four regions has a large value of 50 μm in the case of the above typical size. Therefore, it is strongly required that the carrier exchange electrode 49 can be reduced in the lateral direction and the thickness direction, which is an effective means for miniaturizing the shunt region.
【００１３】また、カソード電極４８とキャリア交換電
極４９とを確実に分離するには、層間絶縁膜５１を厚く
する必要があり、また、構造造上、第２のカソード電極
５２が必要となる結果、微細化が困難になるという問題
の他に、プロセスが複雑になったり、段差が大きくなる
という問題もあった。In order to reliably separate the cathode electrode 48 from the carrier exchange electrode 49, it is necessary to increase the thickness of the interlayer insulating film 51, and the structure requires a second cathode electrode 52. In addition to the problem that miniaturization is difficult, there are also problems that a process becomes complicated and a step becomes large.
【００１４】[0014]
【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート型サイリスにおいては、キャリア交換電極は、
横方向にも、厚さ方向にも大きく、素子の微細化が妨げ
られていた。本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子全体に占める電極
の割合を小さくできる半導体装置を提供することにあ
る。As described above, in the conventional insulated gate thyris, the carrier exchange electrode is
It is large both in the lateral direction and in the thickness direction, which hinders miniaturization of the device. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of reducing the ratio of an electrode to the entire element.
【００１５】[0015]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、素子構造を有する半導体
層と、この半導体層の表面にコンタクトし、前記半導体
層の構成元素と遷移金属との化合物で形成された電極と
を備え、前記電極は、前記半導体層上に堆積された前記
遷移金属の膜のうち、前記構成元素と遷移金属との化合
物が形成されていない部分を除去して、残置したもので
あることを特徴とする。In order to achieve the above object, a semiconductor device according to the present invention comprises a semiconductor layer having an element structure, and a semiconductor element having a contact with the surface of the semiconductor layer and transitioning with the constituent elements of the semiconductor layer. An electrode formed of a compound with a metal, wherein the electrode removes a portion of the transition metal film deposited on the semiconductor layer where the compound of the constituent element and the transition metal is not formed. And are left behind.
【００１６】[0016]
【作用】本発明によれば、電極として、半導体層の構成
元素と遷移金属との化合物（シリサイド）を用いている
ため、半導体層上に遷移金属を堆積して、熱処理を行な
うことにより、半導体層のうち、素子構造を構成する絶
縁膜等が形成されていない半導体層の表面にシリサイド
を自己整合的に形成できる。According to the present invention, since a compound (silicide) of a constituent element of a semiconductor layer and a transition metal is used as an electrode, the transition metal is deposited on the semiconductor layer and heat-treated. Of the layers, silicide can be formed in a self-aligned manner on the surface of a semiconductor layer on which an insulating film or the like constituting an element structure is not formed.
【００１７】このため、従来のように、電極となる導電
膜を堆積し、これをパターニングして電極を形成すると
いう工程を経ないで済むので、合わせマージンが不要に
なり従来よりも小型な電極が得られる。また、電極とし
てのシリサイドは、半導体層の表面よりも余り高くない
領域に形成されるので、電極による段差は緩やかなもの
となる。This eliminates the step of depositing a conductive film serving as an electrode and patterning the same to form an electrode as in the related art, so that an alignment margin is not required and an electrode smaller than the conventional one can be obtained. Is obtained. In addition, since the silicide as an electrode is formed in a region that is not much higher than the surface of the semiconductor layer, a step due to the electrode is moderate.
【００１８】[0018]
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係る絶縁ゲート型サイ
リスの構造を示す素子断面図である。Embodiments will be described below with reference to the drawings. FIG. 1 is an element cross-sectional view showing a structure of an insulated gate thyrist according to one embodiment of the present invention.
【００１９】本実施例の絶縁ゲート型サイリスの特徴
は、チタンシリサイドからなるキャリア交換電極８がＰ
型ベース層３およびＮ+ 型拡散層５の表面に自己整合的
に形成され、シャント領域がコンタクト領域だけになっ
ていることにある。The feature of the insulated gate thyristor of this embodiment is that the carrier exchange electrode 8 made of titanium silicide
It is formed on the surfaces of the mold base layer 3 and the N + -type diffusion layer 5 in a self-aligned manner, and the shunt region is only the contact region.
【００２０】このような構造であれば、電極間領域，テ
ーパ領域，オーバーハング領域が無い分だけ、シャント
領域が少なくなり、素子の微細化が図れる。図２は、図
１の絶縁ゲート型サイリスの製造方法を示す工程断面図
である。With such a structure, the shunt region is reduced by the absence of the inter-electrode region, the tapered region, and the overhang region, and the device can be miniaturized. FIG. 2 is a process cross-sectional view showing a method for manufacturing the insulated gate thyrist of FIG.
【００２１】先ず、図２（ａ）に示すように、Ｐ型エミ
ッタ層１，Ｎ型ベース層２およびＰ型ベース層３の積層
構造を有する半導体基体を形成する。これら半導体層１
〜３はシリコンで形成されている。次いでＰ型ベース層
３の表面に、Ｎ型エミッタ層４およびＮ+ 型拡散層５を
選択的に形成した後、全面にゲート絶縁膜となるシリコ
ン酸化膜６を形成する。この後、Ｎ型エミッタ層４とＮ
+ 型拡散層５との間のシリコン酸化膜６上にポリシリコ
ンからなるゲート電極７を形成する。First, as shown in FIG. 2A, a semiconductor substrate having a laminated structure of a P-type emitter layer 1, an N-type base layer 2 and a P-type base layer 3 is formed. These semiconductor layers 1
3 are formed of silicon. Next, after selectively forming an N-type emitter layer 4 and an N + -type diffusion layer 5 on the surface of the P-type base layer 3, a silicon oxide film 6 serving as a gate insulating film is formed on the entire surface. Thereafter, the N-type emitter layer 4 and the N-type
A gate electrode 7 made of polysilicon is formed on the silicon oxide film 6 between itself and the + type diffusion layer 5.
【００２２】次に図２（ｂ）に示すように、キャリア交
換電極となる領域のシリコン酸化膜６を選択的に除去
し、上記領域のＰ型ベース層３およびＮ+ 型拡散層５の
表面を露出させる。次いで全面にチタン膜１２を堆積し
た後、６５０℃以上の熱処理により、チタンシリサイド
からなるキャリア交換電極８を形成する。このとき、ゲ
ート電極７の表面にもチタンシリサイド８´が形成さ
れ、ゲート電極７はその底部を除いてチタンシリサイド
８´で被覆される。Next, as shown in FIG. 2B, the silicon oxide film 6 in the region serving as the carrier exchange electrode is selectively removed, and the surface of the P-type base layer 3 and the N + -type diffusion layer 5 in the above-mentioned region are removed. To expose. Next, after a titanium film 12 is deposited on the entire surface, a carrier exchange electrode 8 made of titanium silicide is formed by a heat treatment at 650 ° C. or more. At this time, titanium silicide 8 'is also formed on the surface of the gate electrode 7, and the gate electrode 7 is covered with titanium silicide 8' except for the bottom.
【００２３】このように、本実施例の場合、キャリア交
換電極８は、チタン膜のシリサイド化により、Ｐ型ベー
ス層３およびＮ+ 型拡散層５の表面に自己整合的に形成
されるため、シャント領域はコンタクト領域で済む。As described above, in this embodiment, the carrier exchange electrode 8 is formed in a self-aligned manner on the surfaces of the P-type base layer 3 and the N + -type diffusion layer 5 by silicidation of the titanium film. The shunt region is a contact region.
【００２４】このため、電極間領域，テーパ領域および
オーバーハング領域が無い分だけ、素子に占めるシャン
ト領域の割合が小さくなり、素子の微細化が容易にな
る。また、テーパ領域等に起因する段差も無くなるの
で、平坦度の高い素子の形成が容易になる。更にまた、
キャリア交換電極８は上述したように自己整合的に形成
されるため、例えば、従来の場合に必要だったテーパ領
域の形成におけるパターニング等が無くなり、プロセス
が簡略化する。For this reason, the proportion of the shunt region in the device is reduced by the absence of the inter-electrode region, the tapered region, and the overhang region, which facilitates miniaturization of the device. In addition, since there is no step due to the tapered region or the like, it is easy to form an element having high flatness. Furthermore,
Since the carrier exchange electrode 8 is formed in a self-aligned manner as described above, for example, patterning and the like in forming a tapered region required in the conventional case are eliminated, and the process is simplified.
【００２５】次に図２（ｃ）に示すように、未反応のチ
タン膜１２を例えば王水を用いたウエットエッチングに
より除去した後、ＣＶＤ法によりシリコン酸化膜９を全
面に形成する。次いでＮ型エミッタ層４上のシリコン酸
化膜９を選択的にエッチング除去し、コンタクトホール
を開口する。Next, as shown in FIG. 2C, after the unreacted titanium film 12 is removed by, for example, wet etching using aqua regia, a silicon oxide film 9 is formed on the entire surface by a CVD method. Next, the silicon oxide film 9 on the N-type emitter layer 4 is selectively etched away, and a contact hole is opened.
【００２６】ここで、キャリア交換電極８はチタンシリ
サイドで形成され、ゲート電極７の上部および側部はチ
タンシリサイド８´で被覆されているので、シリコン酸
化膜６の成膜温度は、従来よりも高くできる（例えば５
００℃）。Here, the carrier exchange electrode 8 is formed of titanium silicide, and the upper and side portions of the gate electrode 7 are covered with titanium silicide 8 '. Can be higher (for example, 5
00 ° C).
【００２７】すなわち、従来の場合、図７に示すよう
に、キャリア交換電極４９は金属で形成されているた
め、高温で層間絶縁膜５１を形成すると、上記金属が溶
け、キャリア交換電極４９が変形するという問題があ
る。このため、従来の場合、層間絶縁膜５１は、ポリイ
ミドのように低温で形成できるものしか使用できない。That is, in the conventional case, as shown in FIG. 7, since the carrier exchange electrode 49 is formed of a metal, when the interlayer insulating film 51 is formed at a high temperature, the metal is melted and the carrier exchange electrode 49 is deformed. There is a problem of doing. For this reason, in the conventional case, only an interlayer insulating film 51 that can be formed at a low temperature, such as polyimide, can be used.
【００２８】次に図２（ｄ）に示すように、全面に金属
膜を堆積し、これをパターンニングして、カソード電極
１０を形成する。最後に、Ｐ型エミッタ層１の裏面にア
ノード電極１１を形成して、図１に示す構造の絶縁ゲー
ト型サイリスが完成する。Next, as shown in FIG. 2D, a metal film is deposited on the entire surface and is patterned to form a cathode electrode 10. Finally, an anode electrode 11 is formed on the back surface of the P-type emitter layer 1 to complete the insulated gate thyrist having the structure shown in FIG.
【００２９】また、この絶縁ゲート型サイリスの動作は
次の通りである。すなわち、素子をターンオンするに
は、カソード電極１０に対して正の電圧をアノード電極
１１に印加するとともに、カソード電極１０に対し負ま
たは零の電圧をゲート電極７に印加した状態で、図示し
ない電子注入手段によりＮエミッタ層４からＰ型ベース
層３に電子を注入し、サイリスタをラッチアップさせ
る。The operation of the insulated gate thyristor is as follows. That is, in order to turn on the device, a positive voltage is applied to the anode electrode 11 with respect to the cathode electrode 10 and a negative or zero voltage is applied to the gate electrode 7 with respect to the cathode electrode 10. Electrons are injected from the N emitter layer 4 into the P-type base layer 3 by the injection means, and the thyristor is latched up.
【００３０】一方、素子をターンオフするには、カソー
ド電極１０に対して正の電圧をゲート電極７に印加し
て、ゲート電極７の下部のＰ型ベース層３の表面にＮ型
チャネルを形成する。この結果、Ｐ型ベース層３は、キ
ャリア交換電極８，Ｎ+ 型拡散層５，Ｎ型チャネル，Ｎ
型エミッタ層４を介してカソード電極１０と短絡され
る。これにより、ターンオン動作時にＰ型ベース層３か
らＮ型エミッタ層４に注入されていた正孔が、Ｐ型ベー
ス層３，キャリア交換電極８，Ｎ+ 型拡散層５，Ｎ型チ
ャネル，Ｎ型エミッタ層４の順の経路（バイパス経路）
でカソード電極１０に流れ込み、素子外に排出され、素
子はターンオフする。On the other hand, to turn off the element, a positive voltage is applied to the gate electrode 7 with respect to the cathode electrode 10 to form an N-type channel on the surface of the P-type base layer 3 below the gate electrode 7. . As a result, the P-type base layer 3 includes the carrier exchange electrode 8, the N + -type diffusion layer 5, the N-type channel, and the N-type channel.
Short-circuited with the cathode electrode 10 via the mold emitter layer 4. As a result, the holes injected from the P-type base layer 3 into the N-type emitter layer 4 during the turn-on operation become the P-type base layer 3, the carrier exchange electrode 8, the N + -type diffusion layer 5, the N-type channel, and the N-type Path in order of the emitter layer 4 (bypass path)
Flows into the cathode electrode 10 and is discharged out of the device, and the device is turned off.
【００３１】以上述べたように本実施例によれば、チタ
ンシリサイドからなるキャリア交換電極８がＰ型ベース
層３およびＮ+ 型拡散層５の表面に自己整合的に形成さ
れ、シャント領域がコンタクト領域だけになっているた
め、従来に比べて、大幅な微細化や、プロセスの簡略化
や、素子表面の平坦化を実現できる。As described above, according to the present embodiment, the carrier exchange electrode 8 made of titanium silicide is formed on the surfaces of the P-type base layer 3 and the N + -type diffusion layer 5 in a self-aligned manner, and the shunt region is in contact. Since only the region is provided, significant miniaturization, simplification of the process, and flattening of the element surface can be realized as compared with the related art.
【００３２】なお、以下の説明で参照する図面の素子に
おいて、図１の素子と対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。先の実施例で
は、外部電極とは接続しない浮遊電極の場合について説
明したが、本発明は、電気的に外部電極に接続していも
直上にボンディングの必要のない部分等に対しても適用
できる。具体的には、図３に示す電流トリガ型サイリス
タや、図４に示すＭＡＧＴなどがある。なお、図示され
てないが、シリサイド層１３からなるベース電極は、例
えば、素子終端部の電極パッドに接続され、これにより
電気的に外部電極に接続している。In the elements of the drawings referred to in the following description, parts corresponding to the elements in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and detailed description is omitted. In the above embodiment, the case where the floating electrode is not connected to the external electrode has been described. However, the present invention can be applied to a portion which does not need to be directly bonded even if it is electrically connected to the external electrode. . Specifically, there are a current trigger type thyristor shown in FIG. 3 and a MGT shown in FIG. Although not shown, the base electrode made of the silicide layer 13 is connected to, for example, an electrode pad at the end of the element, and is thereby electrically connected to an external electrode.
【００３３】これら素子を従来構造のものと比較すると
以下のようになる。すなわち、従来の電流トリガ型サイ
リスタの場合、図５に示すように、第１層のカソード電
極１０1 とベース電極２２とを層間絶縁膜２１により分
離する必要がある、また、第１のカソード電極１０1 の
他に第２層のカソード電極１０2 が必要となり、素子の
微細化や平坦化の点で問題があった。The following is a comparison of these elements with those of the conventional structure. That is, in the case of conventional current-triggered thyristor, as shown in FIG. 5, the 1 and the cathode electrode 10 of the first layer base electrode 22 must be separated by an interlayer insulating film 21, also the first cathode electrode 10 cathode electrode 10 2 of the second layer is required to one other, there is a problem in terms of miniaturization and flattening of the element.
【００３４】一方、本発明の場合には、ベース電極はシ
リサイド層４だけで構成され、また、その直上が単にシ
リコン酸化膜９で覆われるだけで、カソード電極１０と
分離されている。このため、層間絶縁膜や第２層のカソ
ード電極が不要になり、素子の微細化や、平坦化や、プ
ロセスの簡略化が図れる。On the other hand, in the case of the present invention, the base electrode is composed of only the silicide layer 4, and the base electrode is separated from the cathode electrode 10 only by being directly covered with the silicon oxide film 9. For this reason, an interlayer insulating film and a cathode electrode of the second layer are not required, and the device can be miniaturized, flattened, and the process can be simplified.
【００３５】また、従来のＭＡＧＴの場合、図６に示す
ように、層間絶縁膜２１により第１層のカソード電極１
０1 とベース電極２２とを分離する必要があるが、本発
明の場合には、ベース電極はシリサイド層１３だけで構
成されているため、そのような必要はない。In the case of a conventional MGT, as shown in FIG.
Although it is necessary to separate O 1 from the base electrode 22, in the case of the present invention, this is not necessary because the base electrode is constituted only by the silicide layer 13.
【００３６】[0036]
【発明の効果】以上詳述したように本発明によれば、半
導体層の表面に自己整合的に電極を形成しているため、
合わせマージンが不要になり、素子の微細化が図れる。As described in detail above, according to the present invention, the electrodes are formed on the surface of the semiconductor layer in a self-aligned manner.
No alignment margin is required, and the element can be miniaturized.
【図１】本発明の一実施例に係る絶縁ゲート型サイリス
の構造を示す素子断面図FIG. 1 is a sectional view of an element showing a structure of an insulated gate thyrist according to one embodiment of the present invention.
【図２】図１の絶縁ゲート型サイリスの製造方法を示す
工程断面図FIG. 2 is a sectional view showing a step of the method for manufacturing the insulated gate thyrist of FIG. 1;
【図３】本発明の他の実施例に係る電流トリガ型サイリ
スタの構造を示す素子断面図FIG. 3 is a sectional view of an element showing a structure of a current trigger type thyristor according to another embodiment of the present invention.
【図４】本発明の他の実施例に係るＭＡＧＴの構造を示
す素子断面図FIG. 4 is an element cross-sectional view showing a structure of a MGT according to another embodiment of the present invention.
【図５】従来の電流トリガ型サイリスタの構造を示す素
子断面図FIG. 5 is an element sectional view showing the structure of a conventional current trigger type thyristor.
【図６】従来の実施例に係るＭＡＧＴの構造を示す素子
断面図FIG. 6 is a sectional view of an element showing a structure of a MAGT according to a conventional example.
【図７】従来の絶縁ゲート型サイリスの構造を示す素子
断面図FIG. 7 is a cross-sectional view of a device showing a structure of a conventional insulated gate thyrist.
１…Ｐ型エミッタ層 ２…Ｎ型ベース層 ３…Ｐ型ベース層 ４…Ｎ型エミッタ層 ５…Ｎ+ 型拡散層 ６…シリコン酸化膜 ７…ゲート電極 ８…キャリア交換電極 ８´…チタンシリサイド ９…シリコン酸化膜 １０…カソード電極 １１…アノード電極 １２…チタン膜DESCRIPTION OF SYMBOLS 1 ... P type emitter layer 2 ... N type base layer 3 ... P type base layer 4 ... N type emitter layer 5 ... N + type diffusion layer 6 ... Silicon oxide film 7 ... Gate electrode 8 ... Carrier exchange electrode 8 '... Titanium silicide 9 silicon oxide film 10 cathode electrode 11 anode electrode 12 titanium film
Claims (2)
成元素と遷移金属との化合物で形成された電極とを具備
してなり、 前記電極は、前記半導体層上に堆積された前記遷移金属
の膜のうち、前記構成元素と遷移金属との化合物が形成
されていない部分を除去して、残置したものであること
を特徴とする半導体装置。1. A semiconductor layer having an element structure, and an electrode which is in contact with a surface of the semiconductor layer and which is formed of a compound of a constituent element of the semiconductor layer and a transition metal, A semiconductor device, wherein a portion of the transition metal film deposited on the semiconductor layer where a compound of the constituent element and the transition metal is not formed is removed and left behind.
ース層と、 この第２導電型ベース層上に形成された第１導電型ベー
ス層と、 この第１導電型ベース層の表面に選択的に形成された第
２導電型エミッタ層と、 第１導電型ベース層の表面に選択的に形成された第２導
電型拡散層と、 この第２導電型拡散層と前記第２導電型エミッタ層とで
挟まれた前記第１導電型ベース層上にゲート絶縁膜を介
して設けられたゲート電極と、 前記第１導電型エミッタ層に設けられた第１の電極と、 前記第２導電型エミッタ層に設けられた第２の電極と、 前記第２導電型エミッタ層と前記第２導電型拡散層とで
挟まれていない前記第１導電型ベース層の表面およびそ
れに接合している前記第２導電型拡散層の表面に選択的
に形成された、半導体元素と遷移金属との化合物で形成
された第３の電極と を具備してなることを特徴とする半
導体装置。 2. An emitter layer of a first conductivity type and a second conductivity type layer formed on the emitter layer of the first conductivity type.
And a first conductive type base formed on the second conductive type base layer.
And a first layer selectively formed on the surface of the first conductivity type base layer.
A second conductive type emitter layer and a second conductive type selectively formed on the surface of the first conductive type base layer.
An electric diffusion layer, and the second conduction type diffusion layer and the second conduction type emitter layer.
A gate insulating film is interposed on the first conductive type base layer sandwiched therebetween.
A first electrode provided on the first conductivity type emitter layer; a second electrode provided on the second conductivity type emitter layer; and a second electrode provided on the second conductivity type emitter layer. And the second conductivity type diffusion layer
The surface of the first conductivity type base layer not sandwiched between
Selectively on the surface of the second conductivity type diffusion layer
Formed from a compound of a semiconductor element and a transition metal
A third electrode provided with a third electrode.
Conductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22862493A JP3321259B2 (en) | 1993-09-14 | 1993-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22862493A JP3321259B2 (en) | 1993-09-14 | 1993-09-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786565A JPH0786565A (en) | 1995-03-31 |
| JP3321259B2 true JP3321259B2 (en) | 2002-09-03 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3321259B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3906184B2 (en) | 2003-06-11 | 2007-04-18 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
-
1993
- 1993-09-14 JP JP22862493A patent/JP3321259B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0786565A (en) | 1995-03-31 |
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