JP3320922B2 - メモリ装置 - Google Patents
メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
完全スケーラブルメモリに関する。
サイクル内に、メモリに記憶されたデータに高速にアク
セスし、それを変更することができるように設計されて
いる。この設計ストラテジの当然の結果は、特定の技術
(CMOS、GaAs)の限界内で、与えられたメモリ
サイズに対するメモリサイクルの下限を設定することで
ある。この設計ストラテジの結果、メモリサイズの増大
によって、ビットラインおよびワードラインの容量の増
大によって引き起こされるサイクル時間が比例的増加す
る。従って、メモリ設計者は、メモリサイズを増大させ
る利益と、アクセス時間が遅くなるという欠点とを比較
考量しなければならない。
せずにメモリサイズを増大させる努力として、メモリ設
計者は、メモリを、「ブロック」と呼ばれる小さいモジ
ュールに分割することにより、ブロックごとのワードラ
インおよびビットラインを短くし、それによって、アク
セス時間およびメモリスループットを改善した。この新
たな設計では、メモリのブロック間の通信は、入力アド
レスおよびデータをすべてのブロックに同報すること、
および、選択したブロックから取得したデータをチップ
出力ピンに送信することのために使用されるバスを通じ
て行われる。この技術は高速で高いスループットを実現
したが、この技術を使用するメモリのサイズは制限され
る。特に、バスを通じての伝播遅延(その長さはブロッ
ク数の増大とともに増大する)およびその他の相互接続
遅延が、ブロックにアクセスするのに要する短縮された
時間を超えるときに、収穫逓減点に到達する。
のアドレスおよびデータ分布において、連続するクロッ
クサイクルの複数のデータアクセス要求をパイプライン
処理し、メモリサイズとは独立に一定のメモリアクセス
周波数を達成可能にしたメモリに関する。
行M列のブロックのアレイに配列されたブロックに分割
される。アレイブロックごとのラッチ、センス増幅器、
およびその他の論理回路は、(a)メモリアクセス要求
のための入力アドレスと、(b)ライト動作に対してブ
ロック内の特定のメモリセルに書き込まれるデータとが
定期的に流れる2つの独立のパイプラインを作成するこ
とを可能にする。
リセルに記憶されたデータは、入力アドレスがブロック
列、ブロック行、メモリセル列、およびメモリセル行を
表す特定の信号にデコードされるようなアドレス方式を
使用して取得または変更される。これらの信号は、アレ
イのブロック内の独立のデータパスを通って伝播されな
がら、垂直にクロックされる。行および列のアドレス成
分の独立のパスは、行および列のブロックアドレスによ
って示される、所望のメモリブロックで交差するとき、
セルアドレスの行および列の成分によって示されるブロ
ック内の特定のセルでメモリセル動作が実行される。デ
ータ取得(リード)動作の場合、取得したデータはその
後メモリチップ出力ピンへ伝播される。
び伝播方式が使用される。しかし、書き込む入力データ
は、入力アドレス列成分のパスに従うのが望ましい。行
成分アドレスおよび列成分アドレスのパスが所望のブロ
ックで交差するとき、入力データは、その行および列の
セルアドレスによって示される所望のセルに書き込まれ
る。
ドレスデコード方式、(b)完全ランダムメモリセルア
クセス機構、および、(c)連続するクロックサイクル
における複数のデータアクセスまたは更新要求に対する
データ取得および変更プランを、異なるパイプライン段
に設定することにある。
部分のアドレスをメモリに記憶し、それらをメモリの動
作部分のアドレスにマップする内容アドレスメモリ(C
AM)の使用によって、大規模なモノリシックメモリに
対して頑強さおよびフォールトトレランスを与えること
である。
す。図1のメモリは、N行M列のブロックのアレイに配
列されたメモリセルのブロックに分割されている。各ブ
ロックは、各ブロックは、K行J列のメモリセルを含
む。従って、図1のメモリは全部でJ×K×M×N個の
メモリセルアドレスを有する。このようにして、各メモ
リセルは、座標の対によって、すなわち、各ブロック内
のメモリセルの座標および特定のセルが位置するブロッ
クの座標によって一意的に指定される。メモリセル座標
は、(mr,mc)と表すことができる。ただし、mrは
メモリセル行、mcはメモリセル列であり、0≦mr<
K、0≦mc<Jである。同様に、ブロック座標は
(br,bc)と表すことができる。ただし、brはブロ
ック行、bcはブロック列であり、0≦brN、0≦bc
<Mである。
クに完全に同期し、ブロック間の移動はクロックエッジ
で生じるとすることができる。隣接メモリブロック間の
クロックスキューを最小にし、さらに、高速なクロック
エッジを供給するために、Hツリークロック分配システ
ムを使用することができる。
を通じて図1のメモリに入るビットの列からなる。デコ
ーダ101は、アドレス入力を2つの成分に分割する。
第1の成分は、ブロック行brおよびメモリセル行mrを
指定する行成分である。第2の成分は、ブロック列bc
およびメモリセル列mcを指定する列成分である。アド
レス入力は、例えば、アドレス入力の最初のwビットを
ブロックの行アドレスの指定であるとみなし、アドレス
入力の次のxビットをそのブロックの列アドレスの指定
とみなすことによってデコードされる。アドレス入力の
次のyビットは、そのブロック内の特定のセルの行アド
レスを示し、アドレス入力の最後のzビットは、そのブ
ロックの同じセルの列アドレスを指定する。w、x、
y、およびzの値は、メモリ内のブロックの行および列
の数、ならびに、アレイの各ブロックに対応するビット
ラインおよびワードラインの数に依存する。全デコード
プロセスをデコーダ101で行うことも可能であり、ま
た、ワード幅を最小にするために、部分デコードをデコ
ーダ101で行い、残りのデコードをメモリブロック内
で、または、入力遅延ブロック102および104の列
内で行うことも可能である。
た後、そのアドレス(br,mr)の行成分は入力行遅延
ブロック102を通り、列成分(bc,mc)は入力列遅
延ブロック104を通る。入力遅延ブロック102およ
び104の役割は、アレイ内の列アドレス(および、適
当であればデータも)および行アドレスの伝播進行を同
期させ、相互に、1ブロックサイクル内に正しいブロッ
ク内の正しいセルに到達するようにすることである。入
力遅延ブロック102および104の例には、アドレス
またはデータを記憶するラッチの列がある。
に到達すると、ブロックの行または列のアドレス成分は
捨てられ、セルの行または列のアドレス成分のみがアレ
イのそのブロックを通じて伝播される。
ブロック(2,1)内のセル(1,0)(図1の塗りつ
ぶしたセルによって示される)に対するデータ取得動作
を考察することによって説明することができる。ブロッ
ク(2,1)内のメモリセル(0,1)の入力アドレス
がまずデコーダ101に入る。第1のメモリサイクル中
に、入力アドレスはデコーダ101で行および列のアド
レス成分にデコードされる。行アドレス成分は、ブロッ
ク(0,1)のアレイのメモリブロック成分に入る前に
2サイクル遅延される。同様に、列アドレスは、ブロッ
ク(2,0)のアレイのメモリブロック成分に入る前に
3サイクル遅延される。行および列のアドレス成分(セ
ルのみ)は、例えばセンス増幅器によって読み出される
小電圧スイング(図示せず、これ以上詳細には説明しな
い)を使用して、ブロックを次々と(列では垂直に、行
では水平に)伝播される。全部で6サイクルの後、行お
よび列のセルアドレス成分はブロック(2,1)で会合
し、そこで、リード動作がセル(1,0)で(周知の技
術を使用して)行われる。データがブロック(2,1)
内のセル(1,0)から取得された後、取得されたデー
タは、出力データ遅延ブロック103内のブロックのう
ちの1つに到達するまで、アレイのブロックを通して垂
直に(1サイクルに1ブロックずつ)伝播される。その
後、取得されたデータは、出力データ遅延ブロック10
30に到達するまで、出力データ遅延ブロック103の
ブロックを通して水平に(1サイクルに1出力データ遅
延ブロックずつ)伝播される。出力データ遅延ブロック
1030は、そのデータをメモリ出力に送る。このよう
にして、ブロックのN×Mアレイの場合、潜伏時間は約
N+Mメモリサイクル時間である。
よびデータ伝播方式が使用される。所望のメモリセル
(例えば、ブロック(2,1)のセル(1,0))に書
き込むデータは、所望のブロックに到達するまで、上記
のような伝播方式を使用して、メモリブロックを通し
て、好ましくは垂直に伝播する。
明を行うために、ブロック内のセルのデータ内容に影響
を与えることなくそのブロックを通してデータを伝播す
るために使用される技術の例の説明をしなければならな
い。
平ワードラインを水平通信に使用するものである。ビッ
トラインが同時に「1」に保持されれば、メモリブロッ
クの内容は、ワードラインの活性化中に要求されるよう
に、不変のままとなる。
の例は、セルの各行にバイパス導線(パス)を設け、水
平通信のためにそのブロック内のセルの行を通るデータ
の導通路として使用するものである。セルの行を通るデ
ータはその導線(パス)を通過するため、セルのその行
の内容は影響を受けない。
の例では、データは垂直ビットライン上を転送され、ワ
ードラインは、そのセルの内容が、セルの列をデータが
通る際に変更を受けないように、0にセットされる。
される複数のメモリアクセスの例を示す。図2では、3
つのリード動作を表す3つのメモリアクセス要求が、ス
テップ1〜3に示したように、3個の連続するクロック
サイクルに発行されている。図2の各ステップは1クロ
ックサイクルを表す。図2は各ステップのアレイの状態
を示し、各要求のアドレスやデータは異なる濃淡で表さ
れている。メモリブロックを囲む円は、そのブロックで
メモリアクセスが行われていることを示す。
定のセルの入力アドレス(以下A1という)が、上記の
デコード方式を使用してデコードされる。ステップ2
で、A1の行および列のアドレス成分が入力行および列
のブロックを通る間に、ブロック(3,1)の入力アド
レス(以下A2という)がデコードされる。ステップ3
で、A1およびA2が入力遅延ブロックを通る間に、ブ
ロック(1,1)内の特定のセルの入力アドレス(以下
A3という)がデコードされる。ステップ4で、A1の
セル行アドレス成分が、ブロック(1,0)へ水平に転
送され、一方、A2、A3と、A1の列アドレス成分と
は、入力遅延ブロックを通しての移動を継続する。ステ
ップ5で、A1は水平に1ブロックおよび垂直に1ブロ
ック移動する。同じステップで、A2のセル列アドレス
はアレイのメモリブロックに入り、A2のセル行アドレ
スは行入力遅延アドレスブロックを通る。その同じステ
ップで、A3は行および列の入力遅延アドレスブロック
を通しての移動を継続する。ステップ6で、A1は最終
宛先に到達し、このとき、入力セル行アドレスと入力セ
ル列アドレスがブロック(1,2)で交差する。そのと
き、この所望のメモリセルに記憶されているデータが取
得される。その同じステップで、A2の列アドレスは入
力列遅延ブロック内をさらに1ブロック進み、そのセル
列アドレスはアレイのメモリブロック内を垂直に1ブロ
ック下がる。同時に、A3は、アレイのメモリブロック
に水平および垂直に入る。
のと同じ順序で行われないことがある。例えば、ブロッ
ク(1,1)からのリード(動作)は、第3の要求であ
るが、物理的には、ステップ(サイクル)7で実行さ
れ、これは、ブロック(3,1)からのリード(動作)
の1ステップ前である。しかし、出力パスは、データが
メモリから正しい順序で現れることを保証する。
クセスメモリ(SRAM)で実施するための、ブロック
内の行および列の入力ラッチならびに制御信号入力の配
置を示す。
号301が示されている。この入力信号は、有効列アド
レス(VADDc)のラッチ302、有効行アドレス
(VADDr)のラッチ303、ワードラインラッチ3
04、および、データ・列アドレスラッチ305を含
む、アレイ309内のすべてのラッチを同期させる。ラ
ッチ302、303、304および305は、それぞ
れ、(a)行および列のアドレス、(b)特定のブロッ
ク/セル座標のデータまたはワードラインを記憶する。
データ・列アドレスラッチ305は、入力データおよび
セル列アドレスを記憶するレジスタである。同様に、ワ
ードラインラッチ304は、入力行アドレスを記憶する
マルチビットレジスタである。行アドレスが完全にデコ
ードされるとき、ワードラインラッチ304は、多くと
も、メモリアレイ内の行と同じ数のビットを有する。上
記のように、実施例によっては、図1のデコーダ101
が完全なデコードを実行しないこともある。そのような
場合、各ブロックにおいてさらにでコードが必要であ
る。行アドレスが部分的にデコードされるとき、ワード
ラインラッチ304は、メモリアレイの行の数より少な
いビット数を有する。この場合、ワードライン選択ロジ
ック307でさらにデコードが行われる。最終的に、行
アドレスが完全にエンコードされるとき、ワードライン
ラッチ304に記憶されるビット数はlog2Kに等し
い。ただし、Kはメモリアレイの行の数である。この場
合、完全なデコードはワードライン選択ロジック307
で行われる。
び302から入力を受信し、ワードライン選択ロジック
307に、または、ライト・伝播ロジック308に送ら
れるブロック内制御信号を発生する。さらに、制御ロジ
ック306は、アレイ内の隣接ブロックに送られるブロ
ック間制御信号も発生する。制御信号は、特定の機能を
実行するために制御ロジック306によって発行される
コマンドである。この機能には、(a)特定のメモリセ
ルにデータを書き込むこと(「WRITE」コマン
ド)、(b)入力アドレスまたはデータを垂直に(「V
PROP」コマンド)または水平に(「HPROP」コ
マンド)伝播することがある。これらのコマンドは、例
えば、真理値表を使用して発行される。有効行アドレス
が真であり、かつ、有効列アドレスが偽であるとき、H
PROP(水平伝播)は真である。有効行アドレスが真
であり、有効列アドレスが真であり、RW ̄(リード・
非ライト)が偽であるとき、WRITE制御信号は真で
ある。有効列アドレスが真であり、かつ、有効行アドレ
スが偽であるとき、VPROP制御信号は真である。最
後に、有効行アドレスおよび有効列アドレスが両方とも
真であるとき、WORD制御信号は真である。
ている行アドレスが有効であるかどうかを示す制御信号
を一方のビットに記憶する2ビットレジスタである。他
方のビットには、ラッチ303はRW ̄(リード・非ラ
イト)制御信号を記憶する。ラッチ302は、有効列ア
ドレスを示す1ビットのみを記憶する。同様に、ラッチ
305は、ラッチ305に記憶されている列アドレスが
有効であるかどうかを示す制御信号を記憶する。
真でない場合に、ラッチ303に記憶されている有効行
アドレスを含む。もう1つのブロック間制御信号は、有
効行アドレスが真であり、かつ、RW ̄が偽である場合
以外に、ラッチ302に記憶されている有効列アドレス
である。上記のように、ワードライン選択ロジック30
7は、入力行アドレスの部分的なまたは完全なデコード
を実行することができる。WORDが真であるとき、デ
コードされる行アドレスは、ブロック309のワードラ
イン入力に接続される。HPROPが真であるとき、入
力行アドレスはアレイ内の次のブロックに伝播される。
ライト・伝播ロジック308は、制御ロジック306お
よびラッチ305から入力信号を受信する。VPROP
が真であるとき、入力データおよび列アドレスは、例え
ば、ライト・伝播ロジック308からブロック309を
通じてセンス増幅器310へデータを転送する小電圧ス
イングを使用して、センス増幅器310へ伝播される。
これに対して、列入力アドレスは、例えば、全電圧スイ
ングを使用して、ラッチ305からセンス増幅器310
へ転送される。WRITEが真であるとき、ラッチ30
5からの入力データは、セル行およびセル列のアドレス
によって示される、ブロック309内の特定のメモリセ
ルに書き込まれる。センス増幅器310は、入力とし
て、ライト・伝播ロジック308から列アドレスを受信
し、そのアドレスを、垂直パイプラインの隣接ブロック
に転送する。受信した列アドレスは、ブロック309か
らのデータをセンスするために使用される。
(CAM)を有し、行および列に配列されたメモリブロ
ックのフォールトトレラントアレイを示す。本発明の原
理は、高速で大規模なモノリシックメモリの作成を可能
にするため、その大規模メモリを機能させ費用効率を良
くするには、フォールトトレランスが必要である。
されている。各欠陥メモリセルには、ブロック403の
冗長列のブロック内に位置する動作メモリセルが対応
し、これは図4では円で囲んだ四角形で示されている。
図4に示したように、欠陥メモリセルは、動作メモリセ
ルと同じセルの行および列のアドレスを有する。CAM
402内のルックアップテーブルは、アレイ内のすべて
の欠陥メモリセルのアドレスを、対応する動作セルのア
ドレスと関係づける。欠陥メモリセルのみが図4には示
されているが、理解されるように、ブロック全体および
行または列全体に欠陥がある可能性もある。従って、複
数の冗長列(または行)をアレイ内に備えることも可能
である。その場合、CAM402内のルックアップテー
ブルは、欠陥ブロック、ブロックの列、ブロックの行
を、それぞれ、動作ブロック、ブロックの列、またはブ
ロックの行にマップすることができる。
を、CAM402に送られる行および列のアドレスにデ
コードする。CAM402は、デコーダ401から受信
した入力行および列アドレスを、CAM402に記憶さ
れているすべての欠陥メモリセルアドレスと比較するよ
うに配置された特殊設計回路である。欠陥メモリ位置の
アドレスおよびそれが対応する動作位置アドレスは、メ
モリ製造または自己試験プロセス中にCAMのルックア
ップテーブルに入力することができる。デコーダ401
によって供給される列および行のアドレスが欠陥メモリ
セルを指すとき、その欠陥セルのブロック列アドレス
は、対応する動作メモリセルのブロック列アドレスにマ
ップされる。欠陥セルと動作セルのブロック行アドレス
とメモリセルアドレス(行および列)は同一であるた
め、ブロック列アドレスが、対応する動作セルの座標を
指定だけでよい。アレイ内のメモリブロックの同じ行で
あっても異なるブロックで行われることを除いては、メ
モリアクセス機構は上記と同様に進行する。
記のアドレスデコード方式、完全ランダムメモリセルア
クセス機構、および、連続するクロックサイクルにおけ
る複数のデータアクセスまたは更新要求に対するデータ
取得および変更プランを、異なるパイプライン段に設定
することにより、メモリサイズとは独立に一定のメモリ
アクセス周波数を達成する。また、欠陥部分のアドレス
をメモリに記憶し、それらをメモリの動作部分のアドレ
スにマップする内容アドレスメモリ(CAM)の使用に
よって、大規模なモノリシックメモリに対して頑強さお
よびフォールトトレランスを与えることができる。
メモリアクセスの例の図である。
M)に対して本発明を実施するための、図1のメモリの
ブロック内の行および列の入力ラッチおよび制御信号入
力の配置の図である。
を有する、行および列に配列されたメモリブロックのフ
ォールトトレラントアレイの図である。
Claims (10)
- 【請求項1】 複数の行および列のメモリセルに分割さ
れたメモリブロックの行および列に分割されたアレイ
と、 前記メモリブロックおよびメモリセルのアドレスを、ブ
ロック列、ブロック行、セル列、およびセル行のアドレ
ス信号にデコードするデコード手段(101)と、 前記ブロックおよびセルのアドレス信号を使用してアレ
イ内のメモリセルをアドレスするアドレス手段と、 メモリ装置が単一のメモリブロックのクロック速度に等
しいクロック速度で動作するように、メモリセルにアク
セスするために、前記デコード手段および前記アドレス
手段を使用して、連続するクロックサイクルの複数のメ
モリアクセス要求を、アレイの特定のブロックから物理
的に隣接するブロック内へとパイプライン処理するパイ
プライン手段とからなることを特徴とするメモリ装置。 - 【請求項2】 前記パイプライン手段は、アレイの列を
通じてブロック列およびセル列のアドレス信号を伝播
し、アレイの行を通じてブロック行およびセル行のアド
レス信号を伝播する手段を有し、前記ブロックおよびセ
ルのアドレス信号は、ブロック行およびブロック列のア
ドレス信号によって指定される所望のメモリブロックに
行および列のアドレス信号が同時に到達するように1ク
ロックサイクルごとに1ブロックずつ伝播されることを
特徴とする請求項1のメモリ装置。 - 【請求項3】 前記アドレス信号およびデータは、ブロ
ックごとの、ラッチ、センス増幅器および論理回路によ
って形成されるデータパスを通じて伝播されることを特
徴とする請求項1のメモリ装置。 - 【請求項4】 選択したメモリセルからデータを取得す
る取得手段をさらに有することを特徴とする請求項1の
メモリ装置。 - 【請求項5】 前記取得手段は、選択したメモリセルの
ブロックに対応するセンス増幅器によって読み出される
小電圧スイングを認識する手段を有することを特徴とす
る請求項4のメモリ装置。 - 【請求項6】 パイプライン処理されたメモリアクセス
要求が先入れ先出し式に処理されるように、取得したデ
ータがメモリ装置の出力パスに到達するまで、少なくと
も1つのメモリセルから取得されたデータを、1サイク
ルごとに1ブロックずつ、アレイのブロックを通じて送
る手段をさらに有することを特徴とする請求項4のメモ
リ装置。 - 【請求項7】 前記メモリ装置内の欠陥部分のアドレス
を記憶し、前記欠陥部分のアドレスをメモリ装置内の動
作部分のアドレスにマップする内容アドレスメモリ(4
02)をさらに有することを特徴とする請求項1のメモ
リ装置。 - 【請求項8】 アレイ内の各ブロック(309)が、 データの他にブロック内のメモリセルの有効な行および
列のアドレスを記憶するラッチ(302、303、30
4、305)と、 前記ラッチからの入力を受信し、受信した入力データを
伝播し、受信した入力データを特定のメモリセルに書き
込むための制御信号を発生する制御論理回路(306)
と、 前記ラッチのうちの1つからの入力として列アドレスを
受信し、そのアドレスを垂直方向に隣接するブロックに
転送するセンス増幅器(310)とを有することを特徴
とする請求項1のメモリ装置。 - 【請求項9】 入力データが、選択したメモリセルのア
ドレス信号とともに伝播されたときに、その選択したメ
モリセルに入力データを書き込む手段(308)をさら
に有することを特徴とする請求項1のメモリ装置。 - 【請求項10】 前記書き込む手段が、前記選択したメ
モリセルの選択したビットライン上に全電圧スイングを
加える手段をさらに有することを特徴とする請求項9の
メモリ装置。
Applications Claiming Priority (2)
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