JP3319003B2 - Dry etching method of gate electrode material on gate insulating film - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置の製造分野等
において適用されるドライエッチング方法に関し、特に
パターンの側壁面上への側壁付着物の付着量を最小限に
抑えることで後工程における該側壁付着物の除去作業を
省略可能とし、これにより下地選択性を改善する方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method applied in the field of semiconductor device manufacturing and the like, and more particularly to a dry etching method in a post-process by minimizing the amount of deposits on side walls of a pattern. The present invention relates to a method for improving the selectivity of a base by making it possible to omit the operation of removing deposits on side walls.

【０００２】[0002]

【従来の技術】半導体集積回路の集積度の増大は、ほぼ
３年で２倍のペースを堅持しており、各種微細加工に対
する技術的要求もますます厳しいものとなっている。ド
ライエッチング技術についても、高異方性，高速性，高
選択性，低ダメージ性，低汚染性といった互いに取捨選
択の関係にある諸要求を、可能な限り高いレベルで満足
させる方法論が強く望まれている。2. Description of the Related Art The increase in the degree of integration of semiconductor integrated circuits has been steadily doubling in almost three years, and the technical requirements for various types of fine processing have become increasingly severe. As for the dry etching technology, a methodology that satisfies various requirements, such as high anisotropy, high speed, high selectivity, low damage, and low contamination, which are mutually selected, is required at the highest possible level. ing.

【０００３】ところで、ドライエッチングにおいて重要
視されるエッチング特性のひとつに、異方性がある。異
方性は、プラズマ中で運動方向を制御することが可能な
イオンの入射エネルギーを利用して達成され（イオン・
アシスト機構）、通常はＲＦ電界強度の制御によりイオ
ン・シースの厚さを変化させたり、あるいは基板にバイ
アス電圧を印加すること等により調節される。このイオ
ン・アシスト機構は、エッチングが主として等方的なラ
ジカル・モードに支配されている場合には、異方性を達
成する上で不可欠の機構である。Incidentally, one of the etching characteristics that is regarded as important in dry etching is anisotropy. Anisotropy is achieved by using the incident energy of ions whose direction of movement can be controlled in the plasma (ion
Assist mechanism), usually adjusted by changing the thickness of the ion sheath by controlling the RF electric field strength, or by applying a bias voltage to the substrate. This ion assist mechanism is an indispensable mechanism for achieving anisotropy when etching is mainly controlled by isotropic radical modes.

【０００４】イオン・アシスト機構においてイオンの入
射エネルギーを増大させれば、異方性は向上し、エッチ
ング速度も上昇するが、当然のことながら選択性は低下
し、またダメージも増大する。そこで、実用的なエッチ
ング速度を損なわない範囲で異方性加工に必要な入射イ
オン・エネルギーを最低限に抑える方法として、側壁保
護の概念が従来から提唱されている。この側壁保護と
は、イオンの垂直入射が原理的に起こらないパターンの
側壁面上に蒸気圧の低いエッチング反応生成物やレジス
ト・マスクの分解生成物等を堆積させることにより、こ
の側壁面をラジカルの側方攻撃から保護し、異方性を確
保しようとする考え方である。[0004] Increasing the incident energy of ions in the ion assist mechanism improves anisotropy and increases the etching rate, but naturally decreases selectivity and increases damage. Therefore, as a method of minimizing incident ion energy required for anisotropic processing within a range that does not impair a practical etching rate, a concept of sidewall protection has been conventionally proposed. This side wall protection means that etching reaction products with low vapor pressure, decomposition products of resist masks, etc. are deposited on the side wall surface of the pattern where normal incidence of ions does not occur in principle. The idea is to protect from side attacks and secure anisotropy.

【０００５】たとえば、ゲート電極材料として重要なポ
リシリコン膜やタングステン（Ｗ）・ポリサイド膜のエ
ッチングにおいては、エッチング・ガスとして臭素系ガ
スが従来のＣＦＣ（クロロフルオロカーボン）系ガスに
とって替わろうとしている。かかる臭素系ガスの利用
は、Ｄｉｇｅｓｔ ｏｆ Ｐａｐｅｒｓ １９８９２ｎ
ｄ Ｍｉｃｒｏ Ｐｒｏｃｅｓｓ Ｃｏｎｆｅｒｅｎｃ
ｅ ｐ．１９０において、ＨＢｒガスによるｎ⁺ 型ポリ
シリコン層のＲＩＥ（反応性イオン・エッチング）とし
て初めに提唱された。Ｂｒ^* （臭素ラジカル）は、自発
的にはシリコン材料層をエッチングせず、また蒸気圧の
低い反応生成物ＳｉＢｒ_x を生成してこれをパターンの
側壁面上へ堆積させるため、異方性の達成に有利であ
る。また、Ｓｉ−Ｏ結合（４６４ｋＪ／ｍｏｌｅ）＞Ｓ
ｉ−Ｂｒ結合（３６８ｋＪ／ｍｏｌｅ）という原子間結
合エネルギーの大小関係から考えて、下地の酸化シリコ
ン系材料層に対して理論的に高選択性が得られるため、
薄いゲート酸化膜上でゲート電極加工等を行うプロセス
として極めて有利である。For example, in etching a polysilicon film or a tungsten (W) / polycide film which is important as a gate electrode material, a bromine-based gas is about to be replaced by a conventional CFC (chlorofluorocarbon) -based gas as an etching gas. Utilization of such a bromine-based gas is described in Digest of Papers 19892n.
d Micro Process Conference
ep. At 190, it was originally proposed as RIE (Reactive Ion Etching) of an n ⁺ -type polysilicon layer with HBr gas. Br ^* (bromine radical) does not spontaneously etch the silicon material layer and generates a reaction product SiBr _x having a low vapor pressure and deposits it on the side wall surface of the pattern. It is advantageous for achievement. In addition, Si—O bond (464 kJ / mole)> S
Considering the magnitude of the interatomic bond energy called i-Br bond (368 kJ / mole), high selectivity is theoretically obtained for the underlying silicon oxide-based material layer.
This is extremely advantageous as a process for processing a gate electrode on a thin gate oxide film.

【０００６】本願出願人はこのＨＢｒプロセスを高融点
金属シリサイド膜にも適用するため、たとえば特開平３
−２１５９３８号公報等においてＨＢｒをフッ素系ガス
と混合したエッチング・ガスを用いる技術を開示してい
る。これは、Ｆ^* の寄与により高融点金属をフッ化物の
形で除去可能とすることにより、エッチングの高速化と
低汚染化を図ったものである。The present applicant applies the HBr process to a refractory metal silicide film.
Japanese Patent Application Publication No. 215938 discloses a technique using an etching gas obtained by mixing HBr with a fluorine-based gas. This is intended to increase the speed of etching and reduce contamination by allowing the refractory metal to be removed in the form of fluoride by the contribution of F ^* .

【０００７】[0007]

【発明が解決しようとする課題】ところで、Ｂｒ系のエ
ッチング種を用いるシリコン系材料層のドライエッチン
グには、高選択性や高異方性の達成に寄与した反応生成
物ＳｉＢｒ_x をエッチング後に除去することが困難であ
るという問題が残されている。この問題を、Ｗポリサイ
ド・ゲート電極加工を例として、図７を参照しながら説
明する。By the way, in dry etching of a silicon-based material layer using a Br-based etching species, a reaction product SiBr _x that contributes to achieving high selectivity and high anisotropy is removed after etching. The problem remains that it is difficult to do so. This problem will be described with reference to FIG. 7 using W polycide gate electrode processing as an example.

【０００８】図７（ａ）は、シリコン基板４１上にＳｉ
Ｏ₂ からなるゲート酸化膜４２を介してＷポリサイド膜
４５およびＴｉＯＮ反射防止膜４６が順次積層され、さ
らにその上にレジスト・マスク４７が選択的に形成され
たウェハの断面を示している。上記Ｗポリサイド膜４５
は、下層側から順にポリシリコン膜４３とタングステン
・シリサイド（ＷＳｉ_x ）膜４４とが積層されたもので
ある。FIG. 7A shows that a silicon substrate 41 is
A cross section of the wafer is shown in which a W polycide film 45 and a TiON anti-reflection film 46 are sequentially stacked via a gate oxide film 42 made of O ₂ , and a resist mask 47 is selectively formed thereon. The W polycide film 45
Are those in this order from the bottom and the polysilicon film 43 and tungsten silicide (WSi _x) layer 44 are stacked.

【０００９】いま、このＷポリサイド膜４５をＨＢｒ／
ＳＦ₆ 混合ガスを用いてエッチングすると、図７（ｂ）
に示されるように、垂直イオン入射の起こらないパター
ン側壁面上に側壁保護膜４８が形成され、異方性形状を
有するゲート電極４５ａが形成される。この側壁保護膜
４８には、蒸気圧の低いエッチング反応生成物ＳｉＢｒ
_x が含まれている。この段階までのゲートＳｉＯ_x 膜４
２に対する選択比は、極めて高い。なお、図中、エッチ
ング終了後の各材料膜は、元の符号に添字ａを付して示
してある。Now, this W polycide film 45 is formed of HBr /
When etching is performed using SF ₆ mixed gas, FIG.
As shown in (2), a side wall protective film 48 is formed on the pattern side wall surface where vertical ion incidence does not occur, and a gate electrode 45a having an anisotropic shape is formed. The sidewall protective film 48 includes an etching reaction product SiBr having a low vapor pressure.
_x is included. Gate SiO _x film 4 up to this stage
The selectivity for 2 is very high. In the drawing, each material film after the completion of the etching is shown by adding a suffix a to the original code.

【００１０】上記側壁保護膜４８中のＳｉＢｒ_x は化学
量論的な組成を有する化合物ではなく、ウェハを大気解
放すると容易にＢｒを放出し、ＳｉＯ_x に変化してしま
う。一旦ＳｉＯ_x に変化した側壁保護膜４８は極めて除
去しにくく、レジスト・マススク４７を除去した後にも
フェンスのようにゲート電極４５ａを囲む形で残存して
しまうため、この段階で除去しなければならない。The SiBr _x in the side wall protective film 48 is not a compound having a stoichiometric composition. When the wafer is exposed to the atmosphere, Br is easily released and changes to SiO _x . The sidewall protective film 48 once converted to SiO _x is extremely difficult to remove, and remains after removing the resist mask 47 so as to surround the gate electrode 45a like a fence. Therefore, it must be removed at this stage. .

【００１１】そこで通常は、自然酸化膜の除去に用いら
れる希フッ酸溶液中にこのウェハを浸漬し、酸化された
側壁保護膜４８を除去している。しかし、かかるウェッ
トエッチングでは、当然のことながら図７（ｃ）に示さ
れるようにゲート酸化膜４２も浸食されてしまう。特
に、近年のテバイスでは高集積化、動作の高速化を目指
してゲート酸化膜４２の厚さが１０ｎｍ以下にまで薄く
なっているので、このようなプロセスでは残膜厚の管理
が極めて困難である。Therefore, usually, the wafer is immersed in a dilute hydrofluoric acid solution used for removing a natural oxide film to remove the oxidized side wall protective film 48. However, in such wet etching, the gate oxide film 42 is naturally eroded as shown in FIG. 7C. In particular, in recent devices, the thickness of the gate oxide film 42 has been reduced to 10 nm or less for the purpose of high integration and high-speed operation. Therefore, it is extremely difficult to control the remaining film thickness in such a process. .

【００１２】以上、エッチング反応生成物を含む側壁保
護膜の除去にかかわる問題について述べたが、このよう
にパターンの側壁面上の付着物の除去が問題となるケー
スは、まだ他にもある。たとえば、ＳｉＯ_x 層間絶縁膜
上で金属配線層のパターニングを行う場合、オーバーエ
ッチング時に下地のＳｉＯ_x 層間絶縁膜がスパッタさ
れ、このスパッタ生成物がパターンの側壁面上に再付着
することがある。このスパッタ生成物はＳｉＯ_x そのも
>のであり、やはり上述のようにフェンス状に残存して
しまう。As described above, the problem relating to the removal of the side wall protective film containing the etching reaction product has been described. However, there is still another case where the removal of the deposit on the side wall surface of the pattern becomes a problem. For example, when patterning a metal wiring layer on an SiO _x interlayer insulating film, the underlying SiO _x interlayer insulating film is sputtered at the time of overetching, and this sputtered product may adhere again to the side wall surface of the pattern. This sputtered product is SiO _x
> And still remains as a fence as described above.

【００１３】さらに、金属配線膜上でＳｉＯ_x 層間絶縁
膜にビアホールを開口する場合には、オーバーエッチン
グにより下地の金属配線膜がスパッタされ、このスパッ
タ生成物がビアホールの内壁面上に再付着する。たとえ
ば、図８（ａ）に示されるように、金属配線膜５１上の
ＳｉＯ₂ 層間絶縁膜５２を、レジスト・マスク５３の開
口部５４を介してエッチングする場合を考える。ＳｉＯ
₂ 層間絶縁膜５２のエッチングは、イオン・アシスト反
応を主体とする機構で進行する。この結果、図８（ｂ）
に示されるように異方性形状を有するビアホール５６が
形成される。しかし、入射イオン・エネルギーを高めて
いる分、オーバーエッチング時に下地の金属配線膜５１
がスパッタされる危険も大きく、金属配線膜５１のスパ
ッタ生成物がビアホール５６の側壁面上に付着し、スパ
ッタ再付着物層５５が形成される。Further, when a via hole is formed in the SiO _x interlayer insulating film on the metal wiring film, the underlying metal wiring film is sputtered by over-etching, and the sputtered product adheres again to the inner wall surface of the via hole. . For example, as shown in FIG. 8A, a case is considered where the SiO ₂ interlayer insulating film 52 on the metal wiring film 51 is etched through the opening 54 of the resist mask 53. SiO
The etching of the _two- layer insulating film 52 proceeds by a mechanism mainly using an ion assist reaction. As a result, FIG.
A via hole 56 having an anisotropic shape is formed as shown in FIG. However, since the incident ion energy is increased, the underlying metal wiring film 51 during over-etching is reduced.
The risk of spattering is great, and the sputtered product of the metal wiring film 51 adheres to the side wall surface of the via hole 56 to form the sputtered re-adhesion layer 55.

【００１４】上記スパッタ再付着物層５５は、図８
（ｃ）に示されるようにレジスト・マスク５３が除去さ
れた後にも、ビアホール５６の開口端から突出した状態
で残存してしまい、パーティクル・レベルや上層配線膜
のステップ・カバレッジ（段差被覆性）を劣化させる原
因となる。特に、下地の金属配線膜５１がＡｌ系材料膜
である場合、スパッタ再付着物層が上から見たときの王
冠状の外観に因んでアルミ・クラウンと称されること
は、良く知られるところである。The sputtered re-adhesion layer 55 is shown in FIG.
As shown in (c), even after the resist mask 53 is removed, the resist mask 53 remains in a state protruding from the opening end of the via hole 56, and remains at the particle level and the step coverage of the upper wiring film (step coverage). Causes deterioration. In particular, when the underlying metal wiring film 51 is an Al-based material film, it is well known that the sputtered reattachment layer is called an aluminum crown due to its crown-like appearance when viewed from above. is there.

【００１５】このように、パターンの側壁面上に発生す
る側壁付着物は、その除去の難しさに起因して様々な問
題を引き起こす。そこで本発明は、側壁付着物に起因す
る諸問題の発生を最小限に抑えることが可能なドライエ
ッチング方法を提供することを目的とする。As described above, the side wall deposits generated on the side wall surface of the pattern cause various problems due to the difficulty in removing the side wall deposits. Therefore, an object of the present invention is to provide a dry etching method capable of minimizing the occurrence of various problems caused by the side wall deposits.

【００１６】[0016]

【課題を解決するための手段】上述のような目的を達成
するために提案される本発明は、基板上のパターンの側
壁面上に堆積可能なエッチング反応生成物および／また
はスパッタ生成物によりフェンス状残渣を生じ得るエッ
チング反応系により、ゲート絶縁膜上のゲート電極材料
からなる被エッチング膜をエッチングするドライエッチ
ング方法において、前記被エッチング膜からの露光光の
反射を低減する膜厚を有する酸窒化シリコンからなる反
射防止膜および有機材料膜をこの順に前記被エッチング
膜上に形成し、前記反射防止膜を用いて前記有機材料膜
を露光およびパターニングし、得られた有機材料膜のパ
ターンをマスクとして前記反射防止膜のエッチングを終
了した後、得られた前記反射防止膜のパターンのみをマ
スクとして前記ゲート電極材料からなる被エッチング膜
をエッチングすることにより、ゲート電極パターンの側
壁面上へのエッチング反応生成物および／またはスパッ
タ生成物によるフェンス状残渣の附着量を減ずるように
したものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention proposes a method of forming a fence by etching reaction products and / or sputter products that can be deposited on the side wall surface of a pattern on a substrate. A dry etching method for etching a film to be etched made of a gate electrode material on a gate insulating film by an etching reaction system capable of producing a crystalline residue, wherein the oxynitride film has a thickness to reduce reflection of exposure light from the film to be etched. An antireflection film and an organic material film made of silicon are formed in this order on the film to be etched, and the organic material film is exposed and patterned using the antireflection film, and the obtained pattern of the organic material film is used as a mask. After the etching of the anti-reflection film is completed, only the obtained pattern of the anti-reflection film is used as a mask to form the gate. By etching the etching target film made of a gate electrode material is obtained by so reduce the Fuchaku amount of fence-like residue due to etching reaction products and / or sputtered product onto the sidewall surfaces of the gate electrode pattern.

【００１７】[0017]

【００１８】[0018]

【００１９】また、本発明は、基板上のパターンの側壁
面上に堆積可能なエッチング反応生成物および／または
スパッタ生成物によりフェンス状残渣を生じ得るエッチ
ング反応系により、ゲート絶縁膜上のゲート電極材料と
なる高融点金属ポリサイド膜をエッチングするドライエ
ッチング方法において、前記高融点金属ポリサイド膜上
に形成された有機材料膜のパターンをマスクとして前記
高融点金属ポリサイド膜の上層を構成する高融点金属シ
リサイド膜のエッチングを終了した後、得られた高融点
金属シリサイド膜のパターンのみをマスクとして前記ゲ
ート電極材料となる高融点金属ポリサイド膜の下層を構
成する多結晶シリコン膜をエッチングすることにより、
ゲート電極パターンの側壁面上へのエッチング反応生成
物および／またはスパッタ生成物によるフェンス状残渣
の附着量を減ずるようにしたものである。Further, according to the present invention, there is provided an etching reaction system capable of forming a fence-like residue by an etching reaction product and / or a sputter product that can be deposited on a side wall surface of a pattern on a substrate. In a dry etching method for etching a refractory metal polycide film as a material, a refractory metal silicide constituting an upper layer of the refractory metal polycide film using a pattern of an organic material film formed on the refractory metal polycide film as a mask After the etching of the film is completed, the polycrystalline silicon film constituting the lower layer of the refractory metal polycide film serving as the gate electrode material is etched using only the obtained pattern of the refractory metal silicide film as a mask,
This is to reduce the amount of fence-like residue attached to the side wall surface of the gate electrode pattern due to etching reaction products and / or sputter products.

【００２０】[0020]

【００２１】[0021]

【００２２】[0022]

【００２３】[0023]

【作用】本発明者は、エッチング反応生成物や下地のス
パッタ生成物の発生が原理的に避けられない以上、これ
をパターン側壁面上へ可能な限り付着させない手段を講
ずる方針で検討を行った。本発明のポイントは、レジス
ト・マスクを介して多層膜のエッチングを開始し、多層
膜の少なくとも最上層を構成する材料膜がパターニング
された以降は、この材料膜のパターンをエッチング・マ
スクとして用いる点にある。Since the generation of etching reaction products and sputter products on the underlayer is unavoidable in principle, the present inventor has studied with a policy of taking measures to prevent the products from adhering to the pattern side wall as much as possible. . The point of the present invention is that the etching of the multilayer film is started via the resist mask, and after the material film constituting at least the uppermost layer of the multilayer film is patterned, the pattern of this material film is used as an etching mask. It is in.

【００２４】通常の半導体プロセスでは、レジスト・マ
スクはかなり厚く形成されており、パターンの側壁面の
面積中、レジスト・マスクの側壁面が占める割合が大き
い。したがって、レジスト・マスクがエッチング途中か
ら消失すれば、エッチング反応生成物や下地のスパッタ
生成物が付着できる側壁面の面積が大幅に減少し、これ
ら生成物の付着量が減少する。これにより、側壁付着物
を除去するための希フッ酸処理等を省略することができ
る。In a normal semiconductor process, the resist mask is formed to be quite thick, and the ratio of the side wall surface of the resist mask to the area of the side wall surface of the pattern is large. Therefore, if the resist mask disappears in the middle of the etching, the area of the side wall surface to which the etching reaction product and the underlying sputter product can adhere is greatly reduced, and the amount of these products attached decreases. Thereby, a dilute hydrofluoric acid treatment or the like for removing the deposit on the side wall can be omitted.

【００２５】なお、付着の足場を失った生成物は、最終
的には高真空排気系統を通じてエッチング反応系外へ除
去される。The product that has lost the adhesion scaffold is finally removed to the outside of the etching reaction system through a high vacuum evacuation system.

【００２６】ここで、プロセス途中からエッチング・マ
スクとして利用した多層膜の少なくとも最上層を構成す
る材料膜は、一般にはレジスト・マスクよりもはるかに
薄い膜である。したがって、エッチング終了後にそのま
ま導電材料膜もしくは絶縁材料膜の一部として利用した
としても、ウェハの表面段差を大幅に増大させる懸念が
ない。つまり、この材料膜を除去する必要はないので、
側壁付着物がパターンの上方に突出することも有り得な
い。したがって、上層配線または層間絶縁膜のステップ
・カバレッジが悪化する等の問題も生じない。Here, the material film constituting at least the uppermost layer of the multilayer film used as an etching mask during the process is generally a film much thinner than the resist mask. Therefore, even if it is used as a part of the conductive material film or the insulating material film as it is after the end of the etching, there is no concern that the surface step of the wafer is greatly increased. In other words, there is no need to remove this material film,
It is unlikely that side wall deposits will protrude above the pattern. Therefore, there is no problem such as deterioration of step coverage of the upper wiring or the interlayer insulating film.

【００２７】ところで、上述のプロセスを進めるために
はレジスト・マスクがプロセス途中で消失することが必
要であるが、これを実現するために２通りの方法が考え
られる。ひとつは、これは、多層膜の少なくとも最上層
を構成する材料膜のエッチングが終了した時点でアッシ
ングによりレジスト・マスクの残膜分を除去する方法、
もうひとつはこの時点でレジスト・マスクがちょうど消
耗されるよう、レジスト選択比を考慮して初めからレジ
スト・マスクを薄く形成しておく方法である。By the way, in order to proceed with the above-described process, it is necessary that the resist mask disappears during the process. There are two methods for realizing this. One is a method of removing the remaining film of the resist mask by ashing when the etching of the material film constituting at least the uppermost layer of the multilayer film is completed,
Another method is to form the resist mask thinly from the beginning in consideration of the resist selectivity so that the resist mask is just consumed at this point.

【００２８】上記多層膜の最上層を構成する材料層がそ
の下の材料層に対する反射防止膜であれば、敢えてエッ
チング・マスクの形成用に材料膜を１層余分に積層する
必要がない。近年の微細化されたデザイン・ルールの下
では、高融点金属ポリサイド膜、Ａｌ系配線膜、Ｗ配線
膜のような光反射率の高い材料層の上でフォトリソグラ
フィを行う際に、高解像度を確保する上で反射防止膜は
ほぼ必須の要素とされている。つまり、反射防止膜とし
ての役割を終えた材料層を、エッチング・マスクとして
再度活用できるわけである。If the material layer constituting the uppermost layer of the multilayer film is an antireflection film for the material layer thereunder, there is no need to intentionally laminate an additional material film for forming an etching mask. Under the recent miniaturized design rules, when performing photolithography on a material layer having high light reflectance such as a refractory metal polycide film, an Al-based wiring film, and a W wiring film, high resolution is required. The anti-reflection film is almost an essential element for securing. That is, the material layer that has finished its role as an antireflection film can be reused as an etching mask.

【００２９】本発明では、かかる多層膜の最上層を構成
する材料層のひとつとして、酸窒化シリコン（ＳｉＯ
Ｎ）膜を提案する。ＳｉＯＮ膜は、エッチング特性的に
はＳｉＯ_x 膜と類似しているため、ポリシリコン膜、高
融点金属ポリサイド膜、Ａｌ系配線膜、Ｗ配線膜に対す
るエッチング・マスクとして用いることができる。この
うち、ポリシリコン膜は反射防止膜を必要としないが、
他の三者についてはＳｉＯＮ膜を反射防止膜として用い
れば良い。In the present invention, silicon oxynitride (SiO 2) is used as one of the material layers constituting the uppermost layer of the multilayer film.
N) Propose a membrane. Since the SiON film is similar to the SiO _x film in terms of etching characteristics, it can be used as an etching mask for a polysilicon film, a refractory metal polycide film, an Al-based wiring film, and a W wiring film. Of these, the polysilicon film does not require an anti-reflection film,
For the other three, an SiON film may be used as an anti-reflection film.

【００３０】高融点金属ポリサイド膜をパターニングす
る場合には、上層側の高融点金属シリサイド膜のパター
ンを下層側のポリシリコン膜のエッチング・マスクとし
て用いることもできる。これは、蒸気圧の低い高融点金
属化合物を生成させ得るエッチング・ガス系を採用する
ことにより可能となる。さらに、シリコン系材料膜の薄
いパターンをマスクとしてその下のシリコン化合物系材
料膜をエッチングすることも可能である。つまり本発明
では、下層側の材料膜に対して選択比が確保できる材料
膜を少なくとも最上層に持つ多層膜であれば、すべて同
様の原理にもとづきエッチングできるわけである。When patterning the refractory metal polycide film, the pattern of the upper refractory metal silicide film can be used as an etching mask for the lower polysilicon film. This is made possible by employing an etching gas system capable of producing a high melting point metal compound having a low vapor pressure. Further, it is also possible to etch the underlying silicon compound-based material film using the thin pattern of the silicon-based material film as a mask. That is, in the present invention, all the multilayer films having at least the uppermost layer of a material film capable of ensuring a selectivity with respect to the lower material film can be etched based on the same principle.

【００３１】[0031]

【実施例】以下、本発明の具体的な実施例について説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described.

【００３２】実施例１ 本実施例は、本発明をポリシリコン・ゲート電極加工に
適用し、まずポリシリコン膜の表面のＳｉＯＮ膜をｃ−
Ｃ₄ Ｆ₈ ／ＣＨＦ₃ 混合ガスを用いてエッチングした
後、レジスト・マスクを除去し、ＨＢｒガスを用いてポ
リシリコン層をエッチングした例である。このプロセス
を、図１を参照しながら説明する。 Embodiment 1 In this embodiment, the present invention is applied to processing of a polysilicon gate electrode. First, the SiON film on the surface of the polysilicon film is c-type.
In this example, after etching using a C ₄ F ₈ / CHF ₃ mixed gas, the resist mask is removed, and the polysilicon layer is etched using an HBr gas. This process will be described with reference to FIG.

【００３３】本実施例でエッチング・サンプルとして使
用したウェハを、図１（ａ）に示す。このウェハは、シ
リコン基板上１上にＳｉＯ₂ からなる厚さ約１０ｎｍの
ゲート酸化膜２、厚さ約２００ｎｍのｎ⁺ 型不純物を含
有するポリシリコン層３、厚さ約３０ｎｍのＳｉＯＮ膜
４が順次積層され、さらにその上に所定の形状にパター
ニングされたレジスト・マスク５が形成されたものであ
る。FIG. 1A shows a wafer used as an etching sample in this embodiment. This wafer has a gate oxide film 2 made of SiO _{2 having} a thickness of about 10 nm, a polysilicon layer 3 containing an n ⁺ -type impurity having a thickness of about 200 nm, and a SiON film 4 having a thickness of about 30 nm formed on a silicon substrate 1. The resist masks 5 are sequentially laminated, and a resist mask 5 patterned in a predetermined shape is formed thereon.

【００３４】なお、ポリシリコン層３は反射率の低い材
料であるため、本実施例における上記ＳｉＯＮ膜４は特
に反射防止膜の機能を果たすものではない。Since the polysilicon layer 3 is a material having a low reflectance, the SiON film 4 in this embodiment does not particularly function as an antireflection film.

【００３５】このウェハをＲＦバイアス印加型有磁場マ
イクロ波プラズマ・エッチング装置にセットし、一例と
して下記の条件で上記ＳｉＯＮ膜４をエッチングした。 ｃ−Ｃ₄ Ｆ₈ 流量 ５０ ＳＣＣＭ ＣＨＦ₃ 流量 ２０ ＳＣＣＭ ガス圧 １．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ３００ Ｗ（８００ ｋＨ
ｚ） ウェハ載置電極温度 −５０ ℃（アルコール系冷
媒使用） 上記エッチングは、主としてＣＦ_x ⁺ のイオン・アシス
ト反応にもとづいて異方的に進行し、図１（ｂ）に示さ
れるようにＳｉＯＮ膜パターン４ａが形成された。この
時点では、側壁保護膜はほとんど形成されていない。The wafer was set in an RF bias applying type magnetic field microwave plasma etching apparatus, and the SiON film 4 was etched under the following conditions as an example. c-C ₄ F ₈ flow rate 50 SCCM CHF ₃ flow rate 20 SCCM Gas pressure 1.0 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 300 W (800 kHz)
z) Temperature of wafer mounting electrode −50 ° C. (using alcohol-based refrigerant) The above etching proceeds anisotropically mainly based on the ion-assisted reaction of CF _x ⁺ , and as shown in FIG. The film pattern 4a was formed. At this point, almost no sidewall protection film has been formed.

【００３６】次に、上記ウェハをマイクロ波プラズマ・
アッシング装置に移送し、一例として下記の条件でアッ
シングを行った。 Ｏ₂ 流量 １００ ＳＣＣＭ ガス圧 ３．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦパワー ０ Ｗ ウェハ載置電極温度 ３０ ℃（水冷） このアッシングにより、図１（ｃ）に示されるようにレ
ジスト・マスク５が除去され、ポリシリコン膜３上にＳ
ｉＯＮ膜パターン４ａが残された状態となった。Next, the above-mentioned wafer is
The sample was transferred to an ashing device, and ashing was performed under the following conditions as an example. O ₂ flow rate 100 SCCM Gas pressure 3.0 Pa Microwave power 850 W (2.45 GH
z) RF power 0 W Wafer mounting electrode temperature 30 ° C. (water cooled) By this ashing, the resist mask 5 is removed as shown in FIG.
As a result, the iON film pattern 4a was left.

【００３７】次に、ウェハをＲＦバイアス印加型有磁場
マイクロ波プラズマ・エッチング装置に移送し、一例と
して下記の条件で上記ポリシリコン膜３をエッチングし
た。 ＨＢｒ流量 ５０ ＳＣＣＭ ガス圧 １．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ２０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ０ ℃（アルコール系冷
媒使用） このエッチング反応系ではＢｒ^* が主エッチング種であ
るため、ポリシリコン膜３がＳｉＢｒ_x の形で除去され
る。このとき、ＳｉＯ_x 系材料とほぼ同等のエッチング
特性を有するＳｉＯＮ膜パターン４ａ、および下地のゲ
ート酸化膜２に対しては、高い選択性が達成される。エ
ッチング反応生成物である上記ＳｉＢｒ _x は蒸気圧が低
く、パターン側壁面上に堆積して図１（ｄ）に示される
ような側壁保護膜６を形成した。なお、ここでは上記側
壁保護膜６を図示の都合上厚く描いているが、実際には
極めて薄い膜である。Next, the wafer is subjected to an RF bias applied type magnetic field.
Transfer to microwave plasma etching equipment, one example
Then, the polysilicon film 3 is etched under the following conditions.
Was. HBr flow rate 50 SCCM Gas pressure 1.0 Pa Microwave power 850 W (2.45 GH
z) RF bias power 20 W (2 MHz) Wafer mounting electrode temperature 0 ° C (alcohol-based cold)
In this etching reaction system, Br is used.^*Is the main etching species
Therefore, the polysilicon film 3 is made of SiBr_xRemoved in the form of
You. At this time, SiO_xEtching almost the same as that of base materials
SiON film pattern 4a having characteristics,
High selectivity for the gate oxide film 2 is achieved. D
SiBr which is a reaction product of the etching _xHas low vapor pressure
And deposited on the pattern side wall surface as shown in FIG.
The sidewall protective film 6 as described above was formed. Note that here
Although the wall protective film 6 is drawn thick for convenience of illustration, it is actually
It is an extremely thin film.

【００３８】本プロセスではレジスト・マスク５が既に
除去され、パターン側壁面の面積が減少しているため、
側壁保護膜６の形成範囲もほぼゲート電極３ａの側壁面
上に限定されている。ＳｉＯＮ膜パターン４ａは除去す
る必要がないので、結局、側壁保護膜６を残したままに
しておいてもこれがパターン側壁面から突出する虞れが
ない。また、側壁保護膜６の除去が不要となることで、
ゲート酸化膜２の膜厚がこの時点における膜厚以下に減
少することもない。In this process, since the resist mask 5 has already been removed and the area of the pattern side wall surface has been reduced,
The formation range of the sidewall protection film 6 is also substantially limited on the sidewall surface of the gate electrode 3a. Since it is not necessary to remove the SiON film pattern 4a, there is no risk that the SiON film pattern 4a will protrude from the pattern side wall surface even if the sidewall protection film 6 is left as it is. Further, since the removal of the side wall protective film 6 becomes unnecessary,
The thickness of the gate oxide film 2 does not decrease below the thickness at this time.

【００３９】以降の工程では、この状態のまま常法にし
たがってソース／ドレイン領域形成のためのイオン注
入、サイドウォール形成、層間絶縁膜による被覆等を行
えば良い。In the subsequent steps, ion implantation for forming source / drain regions, formation of sidewalls, covering with an interlayer insulating film, and the like may be performed according to a conventional method in this state.

【００４０】実施例２ 本実施例は、本発明をＷポリサイド・ゲート電極加工に
適用し、まずＷポリサイド膜の表面の反射防止膜である
ＳｉＯＮ膜をエッチングした後、レジスト・マスクを除
去し、続いてＷポリサイド膜のエッチングをＣｌ₂ ／Ｏ
₂ 混合ガスによるジャストエッチングとＨＢｒ／Ｏ₂ 混
合ガスによるオーバーエッチングの２段階プロセスによ
り行った例である。このプロセスを、図２を参照しなが
ら説明する。 Embodiment 2 In this embodiment, the present invention is applied to the processing of a W polycide gate electrode. First, an SiON film which is an antireflection film on the surface of the W polycide film is etched, and then the resist mask is removed. Subsequently, the W polycide film is etched with Cl ₂ / O
_This is an example in which the etching is performed by a two-stage process of just etching using a mixed gas of ₂ and over-etching using a mixed gas of HBr / O ₂ . This process will be described with reference to FIG.

【００４１】本実施例でエッチング・サンプルとして使
用したウェハを、図２（ａ）に示す。このウェハは、シ
リコン基板上１１上にＳｉＯ₂ からなる厚さ約１０ｎｍ
のゲート酸化膜１２、厚さ約２００ｎｍのＷポリサイド
膜１５、および反射防止膜として厚さ約２０ｎｍのＳｉ
ＯＮ膜１６が順次積層され、さらにこの上にレジスト・
マスク１７が形成されたものである。上記Ｗポリサイド
膜１５は、下層側から順にｎ⁺ 型不純物を含有するポリ
シリコン膜１３とＷＳｉ_x 膜１４とが積層されたもので
ある。FIG. 2A shows a wafer used as an etching sample in this embodiment. This wafer has a thickness of about 10 nm made of SiO ₂ on a silicon substrate 11.
Gate oxide film 12, a W polycide film 15 having a thickness of about 200 nm, and an Si film having a thickness of about 20 nm as an anti-reflection film.
An ON film 16 is sequentially laminated, and a resist
The mask 17 is formed. The W polycide film 15 differs from that of the polysilicon film 13 and the WSi _x film 14 containing n ⁺ -type impurity in this order from the bottom are stacked.

【００４２】このウェハをＲＦバイアス印加型有磁場マ
イクロ波プラズマ・エッチング装置にセットし、実施例
１と同じ条件でＳｉＯＮ膜１６をエッチングし、図２
（ｂ）に示されるようにＳｉＯＮ膜パターン１６ａを形
成した。さらに、実施例１と同じ条件でアッシングを行
い、図２（ｃ）に示されるようにレジスト・マスク１７
を除去した。This wafer was set in an RF bias application type magnetic field microwave plasma etching apparatus, and the SiON film 16 was etched under the same conditions as in the first embodiment.
An SiON film pattern 16a was formed as shown in FIG. Further, ashing is performed under the same conditions as in the first embodiment, and as shown in FIG.
Was removed.

【００４３】次に、一例として下記の条件にしたがい、
上記ＳｉＯＮ膜パターン１６ａをマスクとしてＷポリサ
イド膜１５をジャストエッチングした。 Ｃｌ₂ 流量 ７４ ＳＣＣＭ Ｏ₂ 流量 ６ ＳＣＣＭ ガス圧 ０．４ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ３０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ３０ ℃（水冷）Next, as an example, according to the following conditions:
The W polycide film 15 was just etched using the SiON film pattern 16a as a mask. Cl ₂ flow rate 74 SCCM O ₂ flow rate 6 SCCM Gas pressure 0.4 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 30 W (2 MHz) Wafer mounting electrode temperature 30 ° C. (water cooling)

【００４４】このエッチング反応系で主エッチング種と
してＢｒ^* ではなくＣｌ^* を用いたのは、ＷＳｉ_x 膜１
４のエッチング中に蒸気圧の低いＷＢｒ_x を大量に生成
させないためである。ＳｉＯＮ膜パターン１６ａやゲー
ト酸化膜１２に対しては、高選択性が維持された。上記
ガス系により、Ｗポリサイド膜１５はＷＣｌ_x Ｏ_y ，Ｓ
ｉＯ_x Ｃｌ_y 等の形で除去され、図２（ｄ）に示される
ように異方性形状を有するゲート電極１５ａが形成され
た。なお、図中、エッチング後の各材料層は、もとの符
号に添字ａを付して表してある。[0044] The using Cl ^* instead Br ^* as the main etching species in the etching reaction system, WSi _x film 1
This is because a large amount of WBr _x having a low vapor pressure is not generated during the etching of No. 4. High selectivity was maintained for the SiON film pattern 16a and the gate oxide film 12. Due to the above gas system, the W polycide film 15 becomes WCl _x O _y , S
The gate electrode 15a having an anisotropic shape was formed as shown in FIG. 2D by removing it in the form of iO _x C _y . In the drawings, each material layer after etching is represented by adding a suffix a to the original code.

【００４５】上記ジャストエッチングは、下地のゲート
酸化膜１２が露出し始めた時点で終了した。The just etching is completed when the underlying gate oxide film 12 starts to be exposed.

【００４６】次に、Ｗポリサイド膜１５の残余部を除去
するために、一例として下記の条件でオーバーエッチン
グを行った。 ＨＢｒ流量 １２０ ＳＣＣＭ Ｏ₂ 流量 ４ ＳＣＣＭ ガス圧 ０．６ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ２０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ３０ ℃（水冷） 一般に、ポリサイド膜のエッチングにおいては、エッチ
ング特性の異なる２種類の材料層の双方に対して異方性
を確保するという難題を克服する必要があり、特にポリ
シリコン膜へのアンダカット等の発生を防止することが
重要である。上記のエッチング条件では、エッチング種
としてＢｒ^* を使用したこと、ＲＦバイアス・パワーを
低減したこと等の効果により、高異方性・高選択エッチ
ングを行うことができた。Next, in order to remove the remaining portion of the W polycide film 15, over-etching was performed under the following conditions as an example. HBr flow rate 120 SCCM O ₂ flow rate 4 SCCM Gas pressure 0.6 Pa Microwave power 850 W (2.45 GH
z) RF bias power 20 W (2 MHz) Wafer mounting electrode temperature 30 ° C. (water-cooled) Generally, in etching a polycide film, anisotropy is secured for both of two types of material layers having different etching characteristics. In particular, it is important to prevent the occurrence of undercut or the like in the polysilicon film. Under the above etching conditions, highly anisotropic and highly selective etching could be performed due to effects such as using Br ^* as an etching species and reducing RF bias power.

【００４７】またこのエッチング過程では、エッチング
反応生成物ＳｉＯ_x Ｂｒ_y が生成して側壁保護膜１８が
形成されるが、その形成範囲は限定されており、後処理
により除去する必要もなかった。したがって、ゲート酸
化膜１２の膜厚減少も、このオーバーエッチング時のス
パッタ除去分に限定され、残膜厚管理は極めて容易とな
った。In this etching process, an etching reaction product SiO _x Br _y is generated to form the side wall protective film 18. However, the formation range is limited, and it is not necessary to remove it by post-processing. Therefore, the decrease in the thickness of the gate oxide film 12 is also limited to the amount of the sputter removed at the time of the over-etching, and the management of the remaining thickness is extremely easy.

【００４８】実施例３ 本実施例では、表面に反射防止膜を持たないＷポリサイ
ド膜のエッチングにおいて、上層側のＷＳｉ_x 膜をＳＦ
₆ ／ＨＢｒ混合ガスを用いてエッチングしたところでレ
ジスト・マスクを除去し、以降はＷＳｉ_x パターンをマ
スクとして下層側のポリシリコン膜をＨＢｒガスを用い
てエッチングした例である。このプロセスを、図３を参
照しながら説明する。なお、図３の参照符号は、図２と
共通である。[0048] EXAMPLE 3 In this example, in the etching of the W polycide film having no anti-reflection film on the surface, the upper side of the WSi _x film SF
The resist mask was removed was etched with ₆ / HBr gas mixture, thereafter an example in which etching using HBr gas the lower side of the polysilicon film WSi _x pattern as a mask. This process will be described with reference to FIG. The reference numerals in FIG. 3 are the same as those in FIG.

【００４９】なお、Ｗポリサイド膜を上記のガス系によ
り２段階エッチングする技術は、本願出願人が先に特開
平３−２１５９３８号公報において開示したものであ
り、ＷＳｉ_x 膜の高速・低汚染エッチングとポリシリコ
ン膜の高選択・高異方性エッチングとを達成することが
できる。[0049] Incidentally, a technique for two-step etching of the W polycide film by the gas system, which the present applicant has disclosed in Japanese Patent Laid-Open 3-215938 discloses earlier, high-speed, low-pollution etch the WSi _x film And highly selective and highly anisotropic etching of the polysilicon film can be achieved.

【００５０】本実施例でエッチング・サンプルとして用
いたウェハを、図３（ａ）に示す。このウェハは、前出
の図２（ａ）に示したウェハからＳｉＯＮ膜１６を省略
したものに相当する。まず、このウェハを有磁場マイク
ロ波プラズマ・エッチング装置にセットし、一例として
下記の条件でＷＳｉ_x 膜１４をエッチングした。FIG. 3A shows a wafer used as an etching sample in this embodiment. This wafer corresponds to the wafer shown in FIG. 2A in which the SiON film 16 is omitted. First, it sets the wafer magnetic field microwave plasma etching apparatus, a WSi _x film 14 was etched under the following conditions as an example.

【００５１】 ＳＦ₆ 流量 ３０ ＳＣＣＭ ＨＢｒ流量 ２０ ＳＣＣＭ ガス圧 ０．５ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ３０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 −３０ ℃（アルコール系冷
媒使用） このエッチングにより、図３（ｂ）に示されるように、
異方性形状を有するＷＳｉ_x 膜パターン１４ａが形成さ
れた。SF ₆ flow rate 30 SCCM HBr flow rate 20 SCCM Gas pressure 0.5 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 30 W (2 MHz) Wafer mounting electrode temperature −30 ° C. (using alcohol-based refrigerant) By this etching, as shown in FIG.
WSi _x film pattern 14a having an anisotropic shape was formed.

【００５２】なお、この段階ではＦ^* を主エッチング種
として用いることにより、ＳｉＢｒ _x 系の側壁保護膜の
生成量は最低限に抑えてある。At this stage, F^*The main etching species
By using SiBr _xOf side wall protective film
The production is kept to a minimum.

【００５３】次に、一例として下記の条件でレジスト・
マスク１７をアッシングした。 Ｏ₂ 流量 １００ ＳＣＣＭ ガス圧 ０．５ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ載置電極温度 −３０ ℃（アルコール系冷
媒使用） この結果、ウェハは図３（ｃ）に示されるように、ポリ
シリコン膜１３上にＷＳｉ_x 膜パターン１４ａが残され
た状態となった。Next, as an example, the resist
The mask 17 was ashed. O ₂ flow rate 100 SCCM Gas pressure 0.5 Pa Microwave power 850 W (2.45 GH
z) RF bias power 0 W wafer setting electrode temperature -30 ° C. (using an alcohol-based refrigerants) Consequently, as the wafer is shown in FIG. 3 (c), WSi _x film pattern 14a on the polysilicon film 13 is It was left.

【００５４】次に、上記ＷＳｉ_x 膜パターン１４ａをエ
ッチング・マスクとして用い、一例として下記の条件で
ポリシリコン膜１３をエッチングした。 ＨＢｒ流量 １２０ ＳＣＣＭ ガス圧 ０．５ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー １５ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 −３０ ℃（アルコール系冷
媒使用） この過程でＷＳｉ_x 膜パターン１４ａがエッチング・マ
スクとして機能し得るのは、Ｗの臭化物が形成されたと
しても該臭化物の蒸気圧がかかるウェハ冷却条件下で非
常に低くて脱離に適さず、また、入射イオン・エネルギ
ーが低減されているためにスパッタリングもほとんど起
こらないからである。Next, using the WSi _x film pattern 14a as an etching mask to etch the polysilicon film 13 under the following conditions as an example. HBr flow rate 120 SCCM Gas pressure 0.5 Pa Microwave power 850 W (2.45 GH
The z) RF bias power 15 W (2 MHz) wafer setting electrode temperature -30 ° C. (using an alcohol-based refrigerants) WSi _x film pattern 14a in this process can function as an etching mask, bromide W is formed This is because, even if it is performed, the vapor pressure of the bromide is very low under the wafer cooling condition and is not suitable for desorption, and almost no sputtering occurs due to the reduced incident ion energy.

【００５５】ここでは、図３（ｄ）に示されるようにＳ
ｉＢｒ_x 系の側壁保護膜１８が形成され、異方性形状を
有するゲート電極１５ａが形成された。下地のゲート酸
化膜１２に対しても高選択性が達成された。Here, as shown in FIG.
An iBr _x -based side wall protective film 18 was formed, and a gate electrode 15a having an anisotropic shape was formed. High selectivity was also achieved for the underlying gate oxide film 12.

【００５６】実施例４ 本実施例では、実施例３と同様のＷポリサイド膜の加工
において、レジスト・マスクを予め薄く形成し、ＷＳｉ
_x 膜のエッチングが終了した時点でちょうどレジスト・
マスクも消耗されるようなエッチング条件を設定するこ
とにより、アッシングの工程を省略した。このプロセス
を、図４を参照しながら説明する。 Embodiment 4 In this embodiment, in processing a W polycide film similar to that in Embodiment 3, a thin resist mask is formed in advance and WSi
_When etching of _x film is completed,
The ashing process was omitted by setting etching conditions such that the mask was consumed. This process will be described with reference to FIG.

【００５７】本実施例でエッチング・サンプルとして用
いたウェハは、図４（ａ）に示されるように、Ｗポリサ
イド膜１５の上に厚さ約５０ｎｍのレジスト・マスク１
７が形成されたものである。このウェハを有磁場マイク
ロ波プラズマ・エッチング装置にセットし、一例として
以下の条件でＷＳｉ_x 膜１４をエッチングした。As shown in FIG. 4A, the wafer used as an etching sample in this embodiment is a resist mask 1 having a thickness of about 50 nm on the W polycide film 15.
7 is formed. Set this wafer magnetic field microwave plasma etching apparatus, a WSi _x film 14 was etched under the following conditions as an example.

【００５８】 Ｃｌ₂ 流量 ７０ ＳＣＣＭ Ｏ₂ 流量 ２０ ＳＣＣＭ ガス圧 ０．４ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ５０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ０ ℃（水冷）Cl ₂ flow rate 70 SCCM O ₂ flow rate 20 SCCM Gas pressure 0.4 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 50 W (2 MHz) Wafer mounting electrode temperature 0 ° C (water cooling)

【００５９】ここでは、Ｏ₂ 添加と比較的高いバイアス
条件の採用によりレジスト選択性を意図的に低減させ、
レジスト・マスク１７のＷＳｉ_x 膜１４に対する選択比
を約０．５となるように調整した。したがって、エッチ
ングの途中段階では、図４（ｂ）に示されるようにＷＳ
ｉ_x 膜１４の減少と共にレジスト・マスク１７の膜厚も
減少した。最終的には、図４（ｃ）に示されるように、
ＷＳｉ_x 膜パターン１４ａが形成されたところでレジス
ト・マスク１７も消失した。Here, the resist selectivity is intentionally reduced by adding O ₂ and employing relatively high bias conditions.
The selectivity to WSi _x film 14 of the resist mask 17 was adjusted to about 0.5. Therefore, in the middle stage of the etching, as shown in FIG.
the film thickness of the resist mask 17 with a decrease in i _x film 14 is also decreased. Finally, as shown in FIG.
Resist mask 17 where the WSi _x film pattern 14a is formed also disappeared.

【００６０】以降のポリシリコン膜１３のエッチングに
ついては、実施例３で上述したとおりである。The subsequent etching of the polysilicon film 13 is as described in the third embodiment.

【００６１】実施例５ 本実施例は、本発明をＡｌ系配線加工に適用したプロセ
ス例であり、表面に反射防止膜を有するＡｌ系配線層を
エッチングする際に、途中でレジスト・マスクを除去す
ることにより、下地のＳｉＯ₂ 層間絶縁膜に由来するス
パッタ生成物の再付着領域を制限した例である。このプ
ロセスを、図５を参照しながら説明する。 Embodiment 5 This embodiment is an example of a process in which the present invention is applied to the processing of an Al-based wiring. In etching an Al-based wiring layer having an antireflection film on the surface, a resist mask is removed on the way. This is an example in which the re-adhesion region of sputter products derived from the underlying SiO ₂ interlayer insulating film is limited. This process will be described with reference to FIG.

【００６２】本実施例でエッチング・サンプルとして用
いたウェハを図５（ａ）に示す。このウェハは、ＳｉＯ
₂ 層間絶縁膜２１上にＡｌ系配線膜２２とＳｉＯＮ膜２
３が順次積層され、この上に所定の形状にパターニング
されたレジスト・マスク２４が形成されたものである。
ここで、図５（ａ）には上記Ａｌ系配線膜２２を単層膜
のように図示しているが、これは実際にＡｌ−１％Ｓｉ
膜等の単層膜であっても、あるいはチタン系バリヤメタ
ルとＡｌ−１％Ｓｉ膜とが積層された多層膜であっても
良い。また、本実施例におけるＳｉＯＮ膜２３の役割
は、反射防止膜である。FIG. 5A shows a wafer used as an etching sample in this embodiment. This wafer is made of SiO
₂ Al-based wiring film 22 and SiON film 2 on interlayer insulating film 21
3 are sequentially laminated, and a resist mask 24 patterned in a predetermined shape is formed thereon.
Here, FIG. 5A shows the Al-based wiring film 22 as a single-layer film, which is actually an Al-1% Si film.
It may be a single layer film such as a film or a multilayer film in which a titanium-based barrier metal and an Al-1% Si film are laminated. The role of the SiON film 23 in this embodiment is an anti-reflection film.

【００６３】このウェハを有磁場マイクロ波プラズマ・
エッチング装置にセットし、まず実施例１と同じ条件で
ＳｉＯＮ膜２３をエッチングした。この結果、図５
（ｂ）に示されるように、ＳｉＯＮ膜パターン２３ａが
形成された。次に、実施例１と同じ条件でレジスト・マ
スク２４をアッシングした。この結果、図５（ｃ）に示
されるように、Ａｌ系配線膜２２上にＳｉＯＮ膜パター
ン２３ａが残った状態となった。This wafer is subjected to a magnetic field microwave plasma
First, the SiON film 23 was etched under the same conditions as in the first embodiment. As a result, FIG.
As shown in (b), a SiON film pattern 23a was formed. Next, the resist mask 24 was ashed under the same conditions as in the first embodiment. As a result, as shown in FIG. 5C, the SiON film pattern 23a remained on the Al-based wiring film 22.

【００６４】次に、一例として下記の条件によりＡｌ系
配線膜２２をエッチングした。 ＢＣｌ₃ 流量 ６０ ＳＣＣＭ Ｃｌ₂ 流量 ９０ ＳＣＣＭ ガス圧 ２．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ５０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ４０ ℃（水冷） このエッチング過程では、ＢＣｌ₃ の還元作用によりＡ
ｌの酸化が防止されながら、Ａｌ系配線膜２２がＡｌＣ
ｌ_x 等の形で除去され、図５（ｄ）に示されるように、
異方性形状を有するＡｌ系配線膜パターン２２ａが形成
された。また、ＡｌＣｌ_x のうち蒸気圧の低い一部の化
合物がパターン側壁面に堆積し、側壁保護膜２５を形成
した。Next, as an example, the Al-based wiring film 22 was etched under the following conditions. BCl ₃ flow rate 60 SCCM Cl ₂ flow rate 90 SCCM Gas pressure 2.0 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 50 W (2 MHz) Wafer mounting electrode temperature 40 ° C. (water cooling) In this etching process, A is reduced by the action of reducing BCl _3.
While the oxidation of the Al-based wiring film 22 is prevented,
is removed in the form of such l _x, as shown in FIG. 5 (d),
An Al-based wiring film pattern 22a having an anisotropic shape was formed. In addition, a part of the AlCl _x compound having a low vapor pressure was deposited on the pattern side wall surface to form the side wall protective film 25.

【００６５】なお、下地のＳｉＯ₂ 層間絶縁膜２１が露
出した時点で若干のＳｉＯ₂ がスパッタアウトされた
が、予めレジスト・マスク２４が除去されているために
その付着範囲はほぼＡｌ系配線膜パターン２２ａの側壁
面に限定され、何ら除去する必要はなかった。Although a small amount of SiO ₂ was sputtered out when the underlying SiO ₂ interlayer insulating film 21 was exposed, since the resist mask 24 had been removed in advance, its adhesion range was almost equal to that of the Al-based wiring film. It was limited to the side wall surface of the pattern 22a and did not need to be removed at all.

【００６６】なお、一般にＡｌ系配線膜のエッチングで
は残留塩素に起因するアフターコロージョンの防止が重
要課題である。通常のプロセスでは、エッチング終了後
にレジスト・マスクに大量の残留塩素が吸蔵され易く、
また側壁保護膜にも相当量の塩素が残留する。しかし、
本プロセスでは、塩素系ガスによるエッチング開始前に
既にレジスト・マスク２４が除去されており、また側壁
保護膜２５の生成量も少ない。したがって本実施例のプ
ロセスは、アフターコロージョン防止の観点からも極め
て優れている。In the etching of an Al-based wiring film, prevention of after-corrosion due to residual chlorine is generally an important issue. In a normal process, a large amount of residual chlorine is easily absorbed in the resist mask after the end of etching,
Also, a considerable amount of chlorine remains in the sidewall protective film. But,
In this process, the resist mask 24 has already been removed before the start of etching with the chlorine-based gas, and the amount of the sidewall protective film 25 formed is small. Therefore, the process of this embodiment is extremely excellent from the viewpoint of preventing after-corrosion.

【００６７】実施例６ 本実施例は、本発明をＷ配線加工に適用したプロセス例
であり、表面に反射防止膜を有するＷ配線層をエッチン
グする際に、途中でレジスト・マスクを除去することに
より、下地のＳｉＯ₂ 層間絶縁膜に由来するスパッタ生
成物の再付着領域を制限した例である。本実施例のプロ
セスの考え方は、前述の実施例５とほぼ同じなので、本
実施例の説明は同じく図５を参照しながら行う。ただ
し、前述のＡｌ系配線膜２２に替えてＷ配線膜２６を用
いた。 Embodiment 6 This embodiment is an example of a process in which the present invention is applied to W wiring processing. When a W wiring layer having an antireflection film on its surface is etched, a resist mask is removed on the way. This is an example in which the re-adhesion region of the sputter product derived from the underlying SiO ₂ interlayer insulating film is limited. Since the concept of the process of this embodiment is almost the same as that of the above-described fifth embodiment, the description of this embodiment will be made with reference to FIG. However, a W wiring film 26 was used instead of the Al-based wiring film 22 described above.

【００６８】まず、図５（ａ）に示されるウェハを有磁
場マイクロ波プラズマ・エッチング装置にセットし、ま
ず実施例１と同じ条件でＳｉＯＮ膜２３をエッチングし
た。この結果、図５（ｂ）に示されるように、ＳｉＯＮ
膜パターン２３ａが形成された。次に、実施例１と同じ
条件でレジスト・マスク２４をアッシングした。この結
果、図５（ｃ）に示されるように、Ｗ配線膜２６上にＳ
ｉＯＮ膜パターン２３ａが残った状態となった。First, the wafer shown in FIG. 5A was set in a magnetic field microwave plasma etching apparatus, and the SiON film 23 was first etched under the same conditions as in the first embodiment. As a result, as shown in FIG.
The film pattern 23a was formed. Next, the resist mask 24 was ashed under the same conditions as in the first embodiment. As a result, as shown in FIG.
The iON film pattern 23a remained.

【００６９】次に、一例として下記の条件によりＷ配線
膜２６をエッチングした。 ＳＦ₆ 流量 ５０ ＳＣＣＭ Ｃｌ₂ 流量 ２０ ＳＣＣＭ ガス圧 １．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ４０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ２０ ℃（水冷） このエッチング過程では、図５（ｄ）に示されるよう
に、異方性形状を有するＷ配線膜パターン２６ａが形成
された。この場合の側壁保護膜は、ＷＣｌ_x のうち蒸気
圧の低い化合物の一部、およびＳｉＯ₂ 層間絶縁膜２１
のスパッタ生成物により構成される。しかし、これらは
ほぼＷ配線膜パターン２６ａの側壁面上にのみ形成され
るため、後工程に何ら悪影響を与えることはなかった。Next, as an example, the W wiring film 26 was etched under the following conditions. SF ₆ flow rate 50 SCCM Cl ₂ flow rate 20 SCCM Gas pressure 1.0 Pa Microwave power 850 W (2.45 GH)
z) RF bias power 40 W (2 MHz) Wafer mounting electrode temperature 20 ° C. (water cooling) In this etching process, as shown in FIG. 5D, a W wiring film pattern 26 a having an anisotropic shape is formed. Been formed. In this case, the side wall protective film includes a part of the compound having a low vapor pressure in WCl _x and the SiO ₂ interlayer insulating film 21.
Of sputtered products. However, since these are formed almost only on the side wall surface of the W wiring film pattern 26a, they have no adverse effect on the subsequent steps.

【００７０】実施例７ 本実施例は、本発明をビアホール加工に適用したプロセ
ス例であり、表面にポリシリコン膜を有するＳｉＯ₂ 層
間絶縁膜をエッチングする際に、途中でレジスト・マス
クを除去することにより、下地のＡｌ系配線膜のスパッ
タ生成物の再付着領域を制限し、いわゆるＡｌクラウン
の発生を抑制したものである。このプロセスを、図６を
参照しながら説明する。 Embodiment 7 This embodiment is an example of a process in which the present invention is applied to via hole processing. When etching an SiO ₂ interlayer insulating film having a polysilicon film on its surface, a resist mask is removed on the way. This limits the re-adhesion region of the underlying Al-based wiring film to the sputtered product and suppresses the generation of the so-called Al crown. This process will be described with reference to FIG.

【００７１】本実施例においてエッチング・サンプルと
して用いたウェハを、図６（ａ）に示す。このウェハ
は、Ａｌ系配線膜３１上にＳｉＯ₂ 層間絶縁膜３２とポ
リシリコン膜３３が順次積層され、さらにこの上にレジ
スト・マスク３４が形成されたものである。上記レジス
ト・マスク３４には、ビアホールの開口位置に開口部３
５が形成されている。なお、上記ポリシリコン膜３３は
反射防止膜ではない。また、Ａｌ系配線膜３１は図６
（ａ）では単層膜のように描かれているが、表面に反射
防止膜が形成されたものであっても良い。FIG. 6A shows a wafer used as an etching sample in this embodiment. This wafer is obtained by sequentially laminating an SiO ₂ interlayer insulating film 32 and a polysilicon film 33 on an Al-based wiring film 31, and further forming a resist mask 34 thereon. The resist mask 34 has an opening 3 at the opening position of the via hole.
5 are formed. The polysilicon film 33 is not an anti-reflection film. The Al-based wiring film 31 is formed as shown in FIG.
(A) is depicted as a single-layer film, but may have an antireflection film formed on the surface.

【００７２】このウェハを有磁場マイクロ波プラズマ・
エッチング装置にセットし、一例として下記の条件でポ
リシリコン膜３３をエッチングした。 ＨＢｒ流量 ５０ ＳＣＣＭ ガス圧 １．０ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ２０ Ｗ（２ ＭＨｚ） ウェハ載置電極温度 ０ ℃（アルコール系冷
媒使用） これにより、図６（ｂ）に示されるようにポリシリコン
膜パターン３３ａが形成された。This wafer is subjected to a magnetic field microwave plasma
The film was set in an etching apparatus, and the polysilicon film 33 was etched under the following conditions as an example. HBr flow rate 50 SCCM Gas pressure 1.0 Pa Microwave power 850 W (2.45 GH
z) RF bias power 20 W (2 MHz) Wafer mounting electrode temperature 0 ° C. (using alcohol-based refrigerant) As a result, a polysilicon film pattern 33a was formed as shown in FIG. 6B.

【００７３】次に、実施例１と同じ条件でレジスト・マ
スク３４をアッシングし、図６（ｃ）に示されるよう
に、ＳｉＯ₂ 層間絶縁膜３２上にポリシリコン膜パター
ン３３ａのみを残した状態とした。さらに、一例として
以下の条件でＳｉＯ₂ 層間絶縁膜３２をエッチングし
た。 ｃ−Ｃ₄ Ｆ₈ 流量 １５ ＳＣＣＭ ＣＨ₂ Ｆ₂ 流量 １０ ＳＣＣＭ ガス圧 ２．０ Ｐａ マイクロ波パワー １０００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ３００ Ｗ（８００ ｋＨ
ｚ） ウェハ載置電極温度 −５０ ℃（アルコール系冷
媒使用） このエッチング過程により、異方性形状を有するビアホ
ール３６が形成された。なお、下地のＡｌ系配線膜３１
が露出した時点で若干のＡｌがスパッタアウトされ、ス
パッタ再付着物層３７が形成されたが、これは決してビ
アホール３７の開口端より突出することはない。したが
って、いわゆるＡｌクラウンは発生せず、上層配線膜に
よる上記ビアホール３７の埋め込みにも何ら支障を来す
ことはなかった。Next, the resist mask 34 is ashed under the same conditions as in the first embodiment, leaving only the polysilicon film pattern 33a on the SiO ₂ interlayer insulating film 32 as shown in FIG. 6C. And Further, as an example, the SiO ₂ interlayer insulating film 32 was etched under the following conditions. c-C ₄ F ₈ flow rate 15 SCCM CH ₂ F ₂ flow rate 10 SCCM gas pressure 2.0 Pa microwave power 1000 W (2.45 GH)
z) RF bias power 300 W (800 kHz)
z) Wafer mounting electrode temperature −50 ° C. (using alcohol-based refrigerant) Via holes 36 having an anisotropic shape were formed by this etching process. The underlying Al-based wiring film 31
When Al is exposed, a small amount of Al is sputtered out to form a sputtered re-adhesion layer 37, which never protrudes from the opening end of the via hole 37. Therefore, the so-called Al crown did not occur, and the filling of the via hole 37 with the upper wiring film did not interfere at all.

【００７４】以上、本発明を７例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、たとえばウェハの構成、エッチング条
件、エッチング装置の種類等が適宜変更可能であること
は言うまでもない。Although the present invention has been described based on the seven embodiments, the present invention is not limited to these embodiments. For example, the structure of the wafer, the etching conditions, the type of the etching apparatus, etc. Needless to say, it can be changed as appropriate.

【００７５】[0075]

【発明の効果】以上の説明からも明らかなように、本発
明のゲート絶縁膜上のゲート電極材料のドライエッチン
グ方法によれば、エッチングの途中で膜厚の大きいレジ
スト・マスクを除去もしくは消耗させ、蒸気圧の低いエ
ッチング反応生成物や下地材料膜のスパッタ生成物の付
着範囲を実質的に本来の回路パターンの側壁面上のみに
制限することにより、これら側壁付着物の除去工程を省
略することが可能となる。したがって、半導体デバイス
の歩留りや信頼性を格段に向上させることが可能とな
る。As is apparent from the above description, according to the dry etching method for a gate electrode material on a gate insulating film of the present invention, a resist mask having a large thickness is removed or consumed during etching. Omit the step of removing these side wall deposits by limiting the deposition range of etching reaction products having low vapor pressure and sputter products of the underlying material film substantially only on the side wall surfaces of the original circuit pattern. Becomes possible. Therefore, the yield and reliability of semiconductor devices can be significantly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明をポリシリコン・ゲート電極加工に適用
したプロセス例をその工程順にしたがって示す概略断面
図であり、（ａ）はゲート酸化膜上にポリシリコン膜、
ＳｉＯＮ膜、レジスト・マスクが順次形成された状態、
（ｂ）はエッチングによりＳｉＯＮ膜パターンが形成さ
れた状態、（ｃ）はレジスト・マスクがアッシングされ
た状態、（ｄ）はＳｉＯＮ膜パターンをマスクとしてポ
リシリコン膜がエッチングされ、ゲート電極が形成され
た状態をそれぞれ表す。FIG. 1 is a schematic cross-sectional view showing an example of a process in which the present invention is applied to processing of a polysilicon gate electrode, in the order of the steps, wherein (a) shows a polysilicon film on a gate oxide film,
A state in which a SiON film and a resist mask are sequentially formed,
(B) shows a state in which a SiON film pattern is formed by etching, (c) shows a state in which a resist mask is ashed, and (d) shows a state in which the polysilicon film is etched using the SiON film pattern as a mask to form a gate electrode. , Respectively.

【図２】本発明をＷポリサイド・ゲート電極加工に適用
したプロセス例をその工程順にしたがって示す概略断面
図であり、（ａ）はゲート酸化膜上にＷポリサイド膜、
ＳｉＯＮ膜、レジスト・マスクが順次形成された状態、
（ｂ）はエッチングによりＳｉＯＮ膜パターンが形成さ
れた状態、（ｃ）はレジスト・マスクがアッシングされ
た状態、（ｄ）はＳｉＯＮ膜パターンをマスクとしてＷ
ポリサイド膜がエッチングされ、ゲート電極が形成され
た状態をそれぞれ表す。FIGS. 2A and 2B are schematic cross-sectional views showing a process example in which the present invention is applied to W polycide gate electrode processing in the order of steps, and FIG. 2A is a diagram showing a W polycide film on a gate oxide film;
A state in which a SiON film and a resist mask are sequentially formed,
(B) is a state where a SiON film pattern is formed by etching, (c) is a state where a resist mask is ashed, and (d) is a state where the SiON film pattern is used as a mask and W
The state where the polycide film is etched and the gate electrode is formed respectively is shown.

【図３】本発明をＷポリサイド・ゲート電極加工に適用
した他のプロセス例をその工程順にしたがって示す概略
断面図であり、（ａ）はゲート酸化膜上にＷポリサイド
膜とレジスト・マスクが順次形成された状態、（ｂ）は
エッチングによりＷＳｉ _x 膜パターンが形成された状
態、（ｃ）はレジスト・マスクがアッシングされた状
態、（ｄ）はＷＳｉ_x 膜パターンをマスクとしてポリシ
リコン膜がエッチングされ、ゲート電極が形成された状
態をそれぞれ表す。FIG. 3 applies the present invention to W polycide gate electrode processing.
Outline of other process examples in the order of the steps
It is sectional drawing, (a) is W polycide on a gate oxide film.
A state in which a film and a resist mask are sequentially formed.
WSi by etching _xForm with film pattern
(C) is a state where the resist mask is ashed
(D) is WSi_xPolicy using the film pattern as a mask.
The state where the silicon film is etched and the gate electrode is formed
Each state.

【図４】本発明をＷポリサイド・ゲート電極加工に適用
したさらに他のプロセス例をその工程順にしたがって示
す概略断面図であり、（ａ）はゲート酸化膜上にＷポリ
サイド膜と薄いレジスト・マスクが順次形成された状
態、（ｂ）はＷＳｉ_x 膜のエッチングの途中状態、
（ｃ）はＷＳｉ_x 膜パターンの完成とほぼ同時にレジス
ト・マスクが消失した状態をそれぞれ表す。FIG. 4 is a schematic cross-sectional view showing still another example of the process in which the present invention is applied to the processing of a W polycide gate electrode in the order of the steps, and (a) shows a W polycide film and a thin resist mask on a gate oxide film; state but which are sequentially formed, (b) the middle state of etching the WSi _x film,
(C) respectively represent the state of almost simultaneously resist mask and finished has disappeared the WSi _x film pattern.

【図５】本発明をＡｌ系配線またはＷ配線加工に適用し
たプロセス例をその工程順にしたがって示す概略断面図
であり、（ａ）はＳｉＯ₂ 層間絶縁膜上にＡｌ系配線膜
またはＷ配線膜、ＳｉＯＮ膜、レジスト・マスクが順次
形成された状態、（ｂ）はエッチングによりＳｉＯＮ膜
パターンが形成された状態、（ｃ）はレジスト・マスク
がアッシングされた状態、（ｄ）はＳｉＯＮ膜パターン
をマスクとしたエッチングによりＡｌ系配線膜パターン
またはＷ配線膜パターンが形成された状態をそれぞれ表
す。[Figure 5] is a schematic sectional view showing a process example in which the present invention is applied to Al-based wiring or W wiring process in accordance with the order of steps, (a) shows the Al-based wiring films or W wiring film on the SiO ₂ interlayer insulating film , A SiON film and a resist mask are sequentially formed, (b) shows a state where an SiON film pattern is formed by etching, (c) shows a state where the resist mask is ashed, and (d) shows a state where the SiON film pattern is formed. A state in which an Al-based wiring film pattern or a W wiring film pattern is formed by etching using a mask is shown.

【図６】本発明をビアホール加工に適用したプロセス例
をその工程順にしたがって示す概略断面図であり、
（ａ）はＡｌ系配線膜上にＳｉＯ₂ 層間絶縁膜、ポリシ
リコン膜、レジスト・マスクが順次形成された状態、
（ｂ）はエッチングによりポリシリコン膜パターンが形
成された状態、（ｃ）はレジスト・マスクがアッシング
された状態、（ｄ）ポリシリコン膜パターンをマスクと
したエッチングによりビアホールが形成された状態をそ
れぞれ表す。FIG. 6 is a schematic cross-sectional view showing a process example in which the present invention is applied to via hole processing in the order of the steps;
(A) is a state in which a SiO ₂ interlayer insulating film, a polysilicon film, and a resist mask are sequentially formed on an Al-based wiring film,
(B) shows a state in which a polysilicon film pattern is formed by etching, (c) shows a state in which a resist mask is ashed, and (d) shows a state in which a via hole is formed by etching using the polysilicon film pattern as a mask. Represent.

【図７】従来のポリサイド・ゲート電極加工の問題点を
説明するための概略断面図であり、（ａ）はシリコン基
板上にゲート酸化膜、Ｗポリサイド膜、ＴｉＯＮ反射防
止膜、レジスト・マスクが順次形成された状態、（ｂ）
はポリサイド・ゲート電極が形成された状態、（ｃ）は
側壁保護膜の除去に伴ってゲート酸化膜が浸触された状
態をそれぞれ表す。FIG. 7 is a schematic cross-sectional view for explaining the problem of the conventional polycide gate electrode processing. FIG. 7 (a) shows a gate oxide film, a W polycide film, a TiON antireflection film, and a resist mask on a silicon substrate. State formed sequentially, (b)
Shows a state in which the polycide gate electrode is formed, and FIG. 3C shows a state in which the gate oxide film is in contact with the removal of the sidewall protective film.

【図８】従来のビアホール加工の問題点を説明するため
の概略断面図であり、（ａ）は金属配線膜上にＳｉＯ₂
層間絶縁膜とレジスト・マスクが順次形成された状態、
（ｂ）はビアホールが開口された状態、（ｃ）は下地の
金属配線膜に由来するスパッタ再付着物層がビアホール
の開口端から突出した状態をそれぞれ表す。8 is a schematic sectional view for the problem will be described in the conventional via holes, (a) shows the SiO ₂ on the metal wiring film
A state in which an interlayer insulating film and a resist mask are sequentially formed,
(B) shows a state in which a via hole is opened, and (c) shows a state in which a sputter reattachment layer derived from the underlying metal wiring film protrudes from the opening end of the via hole.

【符号の説明】[Explanation of symbols]

１，１１ ・・・シリコン基板 ２，１２ ・・・ゲート酸化膜 ３，１３，３３ ・・・ポリシリコン膜 ３ａ ・・・（ポリシリコン）ゲート電
極 ４，１６，２３ ・・・ＳｉＯＮ膜 ５，１７，２４，３４・・・レジスト・マスク ６，１８，２５ ・・・側壁保護膜 １４ ・・・ＷＳｉ_x 膜 １５ ・・・Ｗポリサイド膜 １５ａ ・・・（ポリサイド）ゲート電極 ２１，３２ ・・・ＳｉＯ₂ 層間絶縁膜 ２２，３１ ・・・Ａｌ系配線膜 ２２ａ ・・・Ａｌ系配線膜パターン ２６ ・・・Ｗ配線膜 ２６ａ ・・・Ｗ配線膜ターン ３６ ・・・ビアホール ３７ ・・・スパッタ再付着物層1, 11: silicon substrate 2, 12: gate oxide film 3, 13, 33: polysilicon film 3a: (polysilicon) gate electrode 4, 16, 23: SiON film 5, 17,24,34 ... resist mask 6,18,25 ... sidewall protective film 14 ... WSi _x film 15 ... W polycide film 15a.. (polycide) gate electrodes 21, 32 ... · SiO ₂ interlayer insulating film 22, 31 ··· Al-based wiring film 22a ··· Al-based wiring film pattern 26 ··· W wiring film 26a ··· W wiring film turn 36 ··· Via hole 37 ··· Sputter Reattachment layer

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065 H01L 21/28 301 H01L 21/3213 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 21/3065 H01L 21/28 301 H01L 21/3213

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板上のパターンの側壁面上に堆積可能
なエッチング反応生成物および／またはスパッタ生成物
によりフェンス状残渣を生じ得るエッチング反応系によ
り、ゲート絶縁膜上のゲート電極材料からなる被エッチ
ング膜をエッチングするドライエッチング方法におい
て、 前記被エッチング膜からの露光光の反射を低減する膜厚
を有する酸窒化シリコンからなる反射防止膜および有機
材料膜をこの順に前記被エッチング膜上に形成し、 前記反射防止膜を用いて前記有機材料膜を露光およびパ
ターニングし、得られた有機材料膜のパターンをマスク
として前記反射防止膜のエッチングを終了した後、 得られた前記反射防止膜のパターンのみをマスクとして
前記ゲート電極材料からなる被エッチング膜をエッチン
グすることにより、ゲート電極パターンの側壁面上への
エッチング反応生成物および／またはスパッタ生成物に
よるフェンス状残渣の附着量を減ずること を特徴とするゲート絶縁膜上のゲート電極材料のドライ
エッチング方法。An etching reaction product and / or a sputter product that can be deposited on a sidewall of a pattern on a substrate.
In a dry etching method for etching a film to be etched made of a gate electrode material on a gate insulating film by an etching reaction system that can generate a fence-like residue , the film has a thickness that reduces reflection of exposure light from the film to be etched. An anti-reflection film and an organic material film made of silicon oxynitride are formed in this order on the film to be etched, and the organic material film is exposed and patterned using the anti-reflection film, and a pattern of the obtained organic material film is formed. After the etching of the anti-reflection film is completed as a mask, the film to be etched made of the gate electrode material is etched using only the obtained pattern of the anti-reflection film as a mask, whereby the gate electrode pattern is formed on the side wall surface. the etching reaction products and / or sputtered product
A dry etching method for a gate electrode material on a gate insulating film , characterized in that the amount of the fence-like residue attached is reduced. 【請求項２】 基板上のパターンの側壁面上に堆積可能
なエッチング反応生成物および／またはスパッタ生成物
によりフェンス状残渣を生じ得るエッチング反応系によ
り、ゲート絶縁膜上のゲート電極材料となる高融点金属
ポリサイド膜をエッチングするドライエッチング方法に
おいて、 前記高融点金属ポリサイド膜上に形成された有機材料膜
のパターンをマスクとして前記高融点金属ポリサイド膜
の上層を構成する高融点金属シリサイド膜のエッチング
を終了した後、 得られた高融点金属シリサイド膜のパターンのみをマス
クとして前記ゲート電極材料となる高融点金属ポリサイ
ド膜の下層を構成する多結晶シリコン膜をエッチングす
ることにより、ゲート電極パターンの側壁面上へのエッ
チング反応生成物および／またはスパッタ生成物による
フェンス状残渣の附着量を減ずること を特徴とするゲート絶縁膜上のゲート電極材料のドライ
エッチング方法。2. An etching reaction product and / or sputter product that can be deposited on a sidewall surface of a pattern on a substrate.
In a dry etching method of etching a refractory metal polycide film serving as a gate electrode material on a gate insulating film by an etching reaction system that can generate a fence-like residue , the organic material film formed on the refractory metal polycide film After finishing the etching of the refractory metal silicide film constituting the upper layer of the refractory metal polycide film using a pattern as a mask, the refractory metal serving as the gate electrode material is formed using only the obtained pattern of the refractory metal silicide film as a mask. by etching the polycrystalline silicon film constituting the lower layer of the polycide film, by etching reaction products and / or sputtered product onto the sidewall surfaces of the gate electrode pattern
A method for dry-etching a gate electrode material on a gate insulating film , characterized in that the amount of the fence residue is reduced.