JP3147872B2 - 半導体記憶装置 - Google Patents
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、斜めビット線を採用する半導体記憶装置
に関する。
に関し、特に、斜めビット線を採用する半導体記憶装置
に関する。
【0002】
【従来の技術】従来、DRAM(ダイナミックランダム
アクセスメモリ)の高集積化にともないスタック型のメ
モリセル構造のDRAMが提案され、この要請に応える
ために、例えば、特開平4−279055号の図5に開
示されているように、斜めビット線を用いたDRAMが
採用されている。
アクセスメモリ)の高集積化にともないスタック型のメ
モリセル構造のDRAMが提案され、この要請に応える
ために、例えば、特開平4−279055号の図5に開
示されているように、斜めビット線を用いたDRAMが
採用されている。
【0003】図3、図4及び図5を用いて、DRAMの
セル構造について説明する。図3(a)は、従来提案さ
れたスタック型のメモリセル構造のDRAMにおけるセ
ル構成図の平面図であり、詳しくは、8f2スタック型
オープンビット線構成のメモリセルについて示してあ
り、見やすいように一部省略してある。同図において、
136は平面形状が凸型の素子領域であり、互い違いに
配列されている。一つのビット線コンタクト137を二
つのメモリセルで共有するため、ワード線134は一つ
の素子領域136に対して2本交わり、1本のビット線
135が両側の素子領域136の凸部でコンタクトをと
る構成となっている。ここで、ワード線134とビット
線135は直角に配線されている。
セル構造について説明する。図3(a)は、従来提案さ
れたスタック型のメモリセル構造のDRAMにおけるセ
ル構成図の平面図であり、詳しくは、8f2スタック型
オープンビット線構成のメモリセルについて示してあ
り、見やすいように一部省略してある。同図において、
136は平面形状が凸型の素子領域であり、互い違いに
配列されている。一つのビット線コンタクト137を二
つのメモリセルで共有するため、ワード線134は一つ
の素子領域136に対して2本交わり、1本のビット線
135が両側の素子領域136の凸部でコンタクトをと
る構成となっている。ここで、ワード線134とビット
線135は直角に配線されている。
【0004】133はサブワードドライバであり、ワー
ド線134が接続される。サブワードドライバ133
は、ワード線134の両側に設けられている。132は
センスアンプであり、ビット線135が接続されてお
り、図4に示すように、センスアンプ132の両側に、
多数の素子領域136から構成されるセルアレイ131
が配置されている。上記構成により、セルアレイ131
は長方形となり、セルアレイ131に隣接されたセンス
アンプ132とサブワードドライバ133も細長い長方
形となっている。
ド線134が接続される。サブワードドライバ133
は、ワード線134の両側に設けられている。132は
センスアンプであり、ビット線135が接続されてお
り、図4に示すように、センスアンプ132の両側に、
多数の素子領域136から構成されるセルアレイ131
が配置されている。上記構成により、セルアレイ131
は長方形となり、セルアレイ131に隣接されたセンス
アンプ132とサブワードドライバ133も細長い長方
形となっている。
【0005】しかし、このセルアレイ131は、素子領
域136の特殊な形状のために空き領域が大きく、この
空き領域を少なくして、さらに、小型化されたセルアレ
イ131とすることが課題であった。
域136の特殊な形状のために空き領域が大きく、この
空き領域を少なくして、さらに、小型化されたセルアレ
イ131とすることが課題であった。
【0006】これに対し、特開平4−279055号の
公報により開示された斜めビット線を採用したセル構造
においては、空き領域を有効利用し、セルアレイ131
を小型化するために、素子領域136とビット線135
が斜めに交わるようにした構成として、前記課題を解消
するようにしている。図3(b)は、特開平4−279
055号のセル構成図の平面図を示しており、素子領域
136は、スペースを有効に利用しつつ、容量部を大き
くとるために、たとえば、ビット線135と約30度の
角度で斜めに交錯している。これにより、従来のDRA
Mのセルアレイ構成では、最小寸法をfとすると、1メ
モリセルあたりの面積は、8f2であるが、特開平4−
279055号において、前記斜めビット線を用いたD
RAMにおいては、6.2f2と、1メモリセルあたり
の面積では78%に縮小することができた。
公報により開示された斜めビット線を採用したセル構造
においては、空き領域を有効利用し、セルアレイ131
を小型化するために、素子領域136とビット線135
が斜めに交わるようにした構成として、前記課題を解消
するようにしている。図3(b)は、特開平4−279
055号のセル構成図の平面図を示しており、素子領域
136は、スペースを有効に利用しつつ、容量部を大き
くとるために、たとえば、ビット線135と約30度の
角度で斜めに交錯している。これにより、従来のDRA
Mのセルアレイ構成では、最小寸法をfとすると、1メ
モリセルあたりの面積は、8f2であるが、特開平4−
279055号において、前記斜めビット線を用いたD
RAMにおいては、6.2f2と、1メモリセルあたり
の面積では78%に縮小することができた。
【0007】この斜めビット線の技術を用いたDRAM
の全体的構成について、図5を用いて説明する。図5
は、従来のDRAMの要部拡大図を示しており、131
は多数の素子領域136から構成されるセルアレイであ
る。セルアレイ131は、ワード線134とビット線1
35の交わる角度を有する平行四辺形となる。また、セ
ルアレイ131に隣接されたサブワードドライバ133
も、スペースを有効に利用するために細長い平行四辺形
としている。
の全体的構成について、図5を用いて説明する。図5
は、従来のDRAMの要部拡大図を示しており、131
は多数の素子領域136から構成されるセルアレイであ
る。セルアレイ131は、ワード線134とビット線1
35の交わる角度を有する平行四辺形となる。また、セ
ルアレイ131に隣接されたサブワードドライバ133
も、スペースを有効に利用するために細長い平行四辺形
としている。
【0008】また、センスアンプ132の両側に隣接し
て配置される二つのセルアレイ131は、スペースを有
効に利用するため、センスアンプ132に対し線対称な
平行四辺形としてある。サブワードドライバ133につ
いても、同様である。130はセル面であり、多数のセ
ルアレイ131、センスアンプ132及びサブワードド
ライバ133から構成されている。これらは、スペース
を有効利用するために、隣接して配置されている。
て配置される二つのセルアレイ131は、スペースを有
効に利用するため、センスアンプ132に対し線対称な
平行四辺形としてある。サブワードドライバ133につ
いても、同様である。130はセル面であり、多数のセ
ルアレイ131、センスアンプ132及びサブワードド
ライバ133から構成されている。これらは、スペース
を有効利用するために、隣接して配置されている。
【0009】150はカラムリダンダンシ論理回路であ
り、カラムリダンダンシ用ヒューズ回路151からの信
号により、所望の冗長センスアンプ122が選択され、
カラムの置換が行われる。
り、カラムリダンダンシ用ヒューズ回路151からの信
号により、所望の冗長センスアンプ122が選択され、
カラムの置換が行われる。
【0010】121は冗長アレイであり、多数のカラム
冗長セルをブロック配置(集中配置)してある。ここ
で、冗長アレイ121もセルアレイ131と同様の平行
四辺形の形状となる。冗長アレイ121も、セルアレイ
131と同様にスペースを有効利用するために、隣接し
て配置されている。冗長アレイ121は上記のように構
成されているため、セル面130の端部のセルアレイ1
31端に、具体的には、冗長アレイ121に隣接するサ
ブワードドライバ133により形成される空き領域13
8ができてしまい、この空き領域138が、有効に利用
されていない。
冗長セルをブロック配置(集中配置)してある。ここ
で、冗長アレイ121もセルアレイ131と同様の平行
四辺形の形状となる。冗長アレイ121も、セルアレイ
131と同様にスペースを有効利用するために、隣接し
て配置されている。冗長アレイ121は上記のように構
成されているため、セル面130の端部のセルアレイ1
31端に、具体的には、冗長アレイ121に隣接するサ
ブワードドライバ133により形成される空き領域13
8ができてしまい、この空き領域138が、有効に利用
されていない。
【0011】140はXデコーダであり、セル面間に配
置してあり、X選択線をデコードする。セル面130の
端部のセルアレイ131端に、具体的には、セルアレイ
131に隣接するサブワードドライバ133により形成
される二つの空き領域138bができてしまい、有効に
利用されていないとともに、この空き領域により、チッ
プサイズが大きくなっていた。ここで、空き領域138
bは、平行四辺形のサブワードドライバ133の斜辺を
斜辺とする直角三角形の形状であり、二つの空き領域1
38bは、点対称の位置関係にある。
置してあり、X選択線をデコードする。セル面130の
端部のセルアレイ131端に、具体的には、セルアレイ
131に隣接するサブワードドライバ133により形成
される二つの空き領域138bができてしまい、有効に
利用されていないとともに、この空き領域により、チッ
プサイズが大きくなっていた。ここで、空き領域138
bは、平行四辺形のサブワードドライバ133の斜辺を
斜辺とする直角三角形の形状であり、二つの空き領域1
38bは、点対称の位置関係にある。
【0012】
【発明が解決しようとする課題】近年、現状より大きな
記憶容量の半導体記憶装置を開発するために、半導体記
憶装置を小型化することが要求されている。しかしなが
ら、上述の斜めビット線を採用したDRAMにおいて
は、1メモリセルあたりの面積は縮小できるものの、斜
めビット線を用いることにより、セルアレイの端に空き
領域ができてしまうため、DRAM全体のチップサイズ
としては必ずしも小さくならず、斜めビット線を採用し
た効果が十分に現れないといった問題がある。
記憶容量の半導体記憶装置を開発するために、半導体記
憶装置を小型化することが要求されている。しかしなが
ら、上述の斜めビット線を採用したDRAMにおいて
は、1メモリセルあたりの面積は縮小できるものの、斜
めビット線を用いることにより、セルアレイの端に空き
領域ができてしまうため、DRAM全体のチップサイズ
としては必ずしも小さくならず、斜めビット線を採用し
た効果が十分に現れないといった問題がある。
【0013】本発明は、上記の問題を解決すべくなされ
たものであり、セルアレイの端の空き領域を有効に利用
することにより、チップサイズの小さな半導体記憶装置
の提供を目的とする。
たものであり、セルアレイの端の空き領域を有効に利用
することにより、チップサイズの小さな半導体記憶装置
の提供を目的とする。
【0014】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項1記載の半導体記憶装置は、複数個
のメモリセルが、これらメモリセルと接続したビット線
を入力端子としてセンスアンプの両側に配置され、か
つ、素子領域と前記ビット線の両方が、ワード線に対し
て斜めに交わる半導体記憶装置において、前記メモリセ
ルからなるセルアレイ端の少なくとも一つ以上の空き領
域に、ヒューズ回路の少なくとも一部が配置された構成
としている。これにより、通過配線の規制が要求される
ヒューズ回路を、前記空き領域に配置することにより、
スペースを有効利用することができ、チップサイズを小
型化することができる。
に、本発明の請求項1記載の半導体記憶装置は、複数個
のメモリセルが、これらメモリセルと接続したビット線
を入力端子としてセンスアンプの両側に配置され、か
つ、素子領域と前記ビット線の両方が、ワード線に対し
て斜めに交わる半導体記憶装置において、前記メモリセ
ルからなるセルアレイ端の少なくとも一つ以上の空き領
域に、ヒューズ回路の少なくとも一部が配置された構成
としている。これにより、通過配線の規制が要求される
ヒューズ回路を、前記空き領域に配置することにより、
スペースを有効利用することができ、チップサイズを小
型化することができる。
【0015】請求項2記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、電源の
安定化容量の少なくとも一部が配置された構成としてい
る。これにより、電源の安定化容量を空き領域に配置で
きるので、チップサイズを小型化することができる。
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、電源の
安定化容量の少なくとも一部が配置された構成としてい
る。これにより、電源の安定化容量を空き領域に配置で
きるので、チップサイズを小型化することができる。
【0016】請求項3記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、ヒュー
ズ回路の少なくとも一部と電源の安定化容量の少なくと
も一部が配置された構成としている。これにより、ヒュ
ーズ回路と電源の安定化容量を空き領域に、効率良く配
置できるので、チップサイズを小型化することができ
る。
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、ヒュー
ズ回路の少なくとも一部と電源の安定化容量の少なくと
も一部が配置された構成としている。これにより、ヒュ
ーズ回路と電源の安定化容量を空き領域に、効率良く配
置できるので、チップサイズを小型化することができ
る。
【0017】請求項4記載の発明は、複数個のメモリセ
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、Xデコ
ーダの少なくとも一部が配置された構成としている。こ
れにより、Xデコーダを空き領域に、効率良く配置でき
るので、チップサイズを小型化することができる。
ルが、これらメモリセルと接続したビット線を入力端子
としてセンスアンプの両側に配置され、かつ、素子領域
と前記ビット線の両方が、ワード線に対して斜めに交わ
る半導体記憶装置において、前記メモリセルからなるセ
ルアレイ端の少なくとも一つ以上の空き領域に、Xデコ
ーダの少なくとも一部が配置された構成としている。こ
れにより、Xデコーダを空き領域に、効率良く配置でき
るので、チップサイズを小型化することができる。
【0018】請求項5記載の発明は、請求項1〜4のい
ずれか一項記載の半導体記憶装置において、前記セルア
レイから構成される少なくとも一つ以上のセル面の端部
にカラム冗長セルを集中配置した冗長アレイを設け、こ
の冗長アレイと隣接してカラムリダンダンシ論理回路を
設け、前記冗長アレイ端の空き領域に、カラムリダンダ
ンシ用ヒューズ回路を設けた構成としている。これによ
り、カラムリダンダンシ論理回路、冗長アレイ、カラム
リダンダンシ用ヒューズ回路が空き領域を効率よく利用
した配置となり、チップサイズを小型化することができ
る。さらに、カラムリダンダンシ用ヒューズ回路を用い
ることにより、カラム冗長セルの増加にも対応できる。
ずれか一項記載の半導体記憶装置において、前記セルア
レイから構成される少なくとも一つ以上のセル面の端部
にカラム冗長セルを集中配置した冗長アレイを設け、こ
の冗長アレイと隣接してカラムリダンダンシ論理回路を
設け、前記冗長アレイ端の空き領域に、カラムリダンダ
ンシ用ヒューズ回路を設けた構成としている。これによ
り、カラムリダンダンシ論理回路、冗長アレイ、カラム
リダンダンシ用ヒューズ回路が空き領域を効率よく利用
した配置となり、チップサイズを小型化することができ
る。さらに、カラムリダンダンシ用ヒューズ回路を用い
ることにより、カラム冗長セルの増加にも対応できる。
【0019】請求項6記載の発明は、請求項5記載の半
導体記憶装置において、前記カラムリダンダンシ論理回
路に隣接するセルアレイ端の少なくとも一つ以上の空き
領域に、電源用ヒューズ回路または電源の安定化容量の
少なくとも一方の少なくとも一部が配置された構成とし
ている。これにより、カラムリダンダンシ論理回路に隣
接するセルアレイ端の空き領域をも有効に利用できる。
導体記憶装置において、前記カラムリダンダンシ論理回
路に隣接するセルアレイ端の少なくとも一つ以上の空き
領域に、電源用ヒューズ回路または電源の安定化容量の
少なくとも一方の少なくとも一部が配置された構成とし
ている。これにより、カラムリダンダンシ論理回路に隣
接するセルアレイ端の空き領域をも有効に利用できる。
【0020】請求項7記載の発明は、請求項5または6
記載の半導体記憶装置において、前記カラムリダンダン
シ論理回路の両側に、前記冗長アレイを設けて、これら
冗長アレイ端の空き領域に、カラムリダンダンシ用ヒュ
ーズ回路を設けた構成としている。これにより、カラム
リダンダンシ論理回路の両側に、冗長アレイ、カラムリ
ダンダンシ用ヒューズ回路を効率良く配置可能となる。
記載の半導体記憶装置において、前記カラムリダンダン
シ論理回路の両側に、前記冗長アレイを設けて、これら
冗長アレイ端の空き領域に、カラムリダンダンシ用ヒュ
ーズ回路を設けた構成としている。これにより、カラム
リダンダンシ論理回路の両側に、冗長アレイ、カラムリ
ダンダンシ用ヒューズ回路を効率良く配置可能となる。
【0021】請求項8記載の発明は、請求項5、6また
は7記載の半導体記憶装置において、前記半導体記憶装
置の外周部と隣接する前記セルアレイ端の少なくとも一
つ以上の空き領域に、電源用ヒューズ回路または電源の
安定化容量の少なくとも一方の少なくとも一部が配置さ
れた構成としている。これにより、半導体記憶装置の外
周部の空き領域も有効に利用することができる。
は7記載の半導体記憶装置において、前記半導体記憶装
置の外周部と隣接する前記セルアレイ端の少なくとも一
つ以上の空き領域に、電源用ヒューズ回路または電源の
安定化容量の少なくとも一方の少なくとも一部が配置さ
れた構成としている。これにより、半導体記憶装置の外
周部の空き領域も有効に利用することができる。
【0022】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。なお、参照する図面
は、この発明が理解できる程度に各構成成分の大きさ、
形状および配置関係を概略的に示してあるに過ぎない。
したがって、この発明は図示例にのみ限定されるもので
はない。
の実施の形態について説明する。なお、参照する図面
は、この発明が理解できる程度に各構成成分の大きさ、
形状および配置関係を概略的に示してあるに過ぎない。
したがって、この発明は図示例にのみ限定されるもので
はない。
【0023】<第1の実施の形態>以下、本発明の第一
実施の形態について図面を参照して説明する。図1は、
第一実施形態に係るDRAMの平面図で、(a)はブロ
ック図を、(b)は要部拡大図を示している。同図にお
いて、100は256MbDRAMであり、8個の32
Mbセル面130を2行4列で配置し、その行間に周辺
回路110を有する構造としてある。
実施の形態について図面を参照して説明する。図1は、
第一実施形態に係るDRAMの平面図で、(a)はブロ
ック図を、(b)は要部拡大図を示している。同図にお
いて、100は256MbDRAMであり、8個の32
Mbセル面130を2行4列で配置し、その行間に周辺
回路110を有する構造としてある。
【0024】周辺回路110は、電源回路、制御回路、
データ入出力回路、ロウリダンダンシ用ヒューズ回路、
電源回路用ヒューズ回路、電源の安定化容量、論理回路
等その他必要な回路から構成されている。ここで、周辺
回路110は、接続信号の配線の関係からDRAM10
0を上下に仕切るように配置されている。
データ入出力回路、ロウリダンダンシ用ヒューズ回路、
電源回路用ヒューズ回路、電源の安定化容量、論理回路
等その他必要な回路から構成されている。ここで、周辺
回路110は、接続信号の配線の関係からDRAM10
0を上下に仕切るように配置されている。
【0025】32Mbセル面130は、250個の12
8Kbのセルアレイ131とサブワードドライバ133
とセンスアンプ132から構成されている。セルアレイ
131は、斜めビット線を採用しており、図1(b)に
示すように平行四辺形となる。セルアレイ131の形状
は、2種類あり、一つの平行四辺形(上辺が右に傾いた
平行四辺形)ともう一つはこの平行四辺形の鏡像の平行
四辺形(上辺が左に傾いた平行四辺形)であり、セルア
レイ131がそれぞれセンスアンプ132の上辺と下辺
に、隣接して配置されている。
8Kbのセルアレイ131とサブワードドライバ133
とセンスアンプ132から構成されている。セルアレイ
131は、斜めビット線を採用しており、図1(b)に
示すように平行四辺形となる。セルアレイ131の形状
は、2種類あり、一つの平行四辺形(上辺が右に傾いた
平行四辺形)ともう一つはこの平行四辺形の鏡像の平行
四辺形(上辺が左に傾いた平行四辺形)であり、セルア
レイ131がそれぞれセンスアンプ132の上辺と下辺
に、隣接して配置されている。
【0026】サブワードドライバ133は、セルアレイ
131の形状に対応した平行四辺形の形状であり、スペ
ースを有効に利用するために、セルアレイ131の斜辺
に隣接して配置されている。
131の形状に対応した平行四辺形の形状であり、スペ
ースを有効に利用するために、セルアレイ131の斜辺
に隣接して配置されている。
【0027】140はXデコーダであり、第1列と第2
列のセル面130間と第3列と第4列のセル面130間
に配置されている。Xデコーダ140は、サブワードド
ライバ133の平行四辺形の斜辺と隣接して空き領域1
38を有効利用することにより、平行四辺形の形状とし
てある。図5に示したように、二つの空き領域138b
は点対称の位置関係であることに着目し、Xデコーダを
平行四辺形とすることにより、二つの空き領域138b
を有効利用することができた。これにより、チップサイ
ズの小型化をすることができる。
列のセル面130間と第3列と第4列のセル面130間
に配置されている。Xデコーダ140は、サブワードド
ライバ133の平行四辺形の斜辺と隣接して空き領域1
38を有効利用することにより、平行四辺形の形状とし
てある。図5に示したように、二つの空き領域138b
は点対称の位置関係であることに着目し、Xデコーダを
平行四辺形とすることにより、二つの空き領域138b
を有効利用することができた。これにより、チップサイ
ズの小型化をすることができる。
【0028】150はカラムリダンダンシ論理回路であ
り、長方形の形状としてあり、第2列と第3列のセル面
130間に配置している。カラムリダンダンシ論理回路
150が、カラムリダンダンシ用ヒューズ回路151か
らの信号を入力し、所望の冗長センスアンプ132を選
択することにより、カラムの置換が行われる。
り、長方形の形状としてあり、第2列と第3列のセル面
130間に配置している。カラムリダンダンシ論理回路
150が、カラムリダンダンシ用ヒューズ回路151か
らの信号を入力し、所望の冗長センスアンプ132を選
択することにより、カラムの置換が行われる。
【0029】DRAM100のカラム冗長セルは、第2
列のセル面130の右側にブロック配置(集中配置)さ
れている。120はカラム冗長セル面であり、冗長アレ
イ121とサブワードドライバ133及び冗長センスア
ンプ122から構成されている。また、冗長アレイ12
1は、多数のカラム冗長セルから構成してある。冗長セ
ンスアンプ122は、センスアンプ132と同様に、冗
長アレイ121間に配置されている。このカラム冗長セ
ル面120は、不良メモリセルを冗長するためのもので
あり、基本的な構造は、セル面130と同様である。ま
た、カラム冗長セル面120とセル面130との間に、
空き領域138ができないように、カラム冗長セル面1
20は、セル面130と隣接して配置してある。
列のセル面130の右側にブロック配置(集中配置)さ
れている。120はカラム冗長セル面であり、冗長アレ
イ121とサブワードドライバ133及び冗長センスア
ンプ122から構成されている。また、冗長アレイ12
1は、多数のカラム冗長セルから構成してある。冗長セ
ンスアンプ122は、センスアンプ132と同様に、冗
長アレイ121間に配置されている。このカラム冗長セ
ル面120は、不良メモリセルを冗長するためのもので
あり、基本的な構造は、セル面130と同様である。ま
た、カラム冗長セル面120とセル面130との間に、
空き領域138ができないように、カラム冗長セル面1
20は、セル面130と隣接して配置してある。
【0030】138は空き領域であり、具体的には、セ
ンスアンプ132の上下に配置された冗長アレイ121
の右側端に隣接するサブワードドライバ133右側の二
つの斜辺から形成される台形状の空き領域となってい
る。
ンスアンプ132の上下に配置された冗長アレイ121
の右側端に隣接するサブワードドライバ133右側の二
つの斜辺から形成される台形状の空き領域となってい
る。
【0031】さらに、151はカラムリダンダンシ用ヒ
ューズ回路であり、この空き領域138に配置してあ
る。カラムリダンダンシ用ヒューズ回路151は、アド
レス信号を入力し、ヒューズ情報との合致信号を出力す
るだけであり、接続される配線が少ないという特徴を有
している。
ューズ回路であり、この空き領域138に配置してあ
る。カラムリダンダンシ用ヒューズ回路151は、アド
レス信号を入力し、ヒューズ情報との合致信号を出力す
るだけであり、接続される配線が少ないという特徴を有
している。
【0032】一般に、ヒューズ回路は、レーザ等による
切断を必要とするため、配線レイアウト上ヒューズ回路
の上に配線することはできない。さらに、レーザ等によ
る切断では切断時の加工位置精度を考慮して、加工ミス
を防止するために、一定の余裕範囲を設ける必要があ
る。この点、空き領域138は、本来、通過配線が存在
しない領域であり、レーザ加工を必要とするカラムリダ
ンダンシ用ヒューズ回路151を配置するのに好適な空
き領域138である。
切断を必要とするため、配線レイアウト上ヒューズ回路
の上に配線することはできない。さらに、レーザ等によ
る切断では切断時の加工位置精度を考慮して、加工ミス
を防止するために、一定の余裕範囲を設ける必要があ
る。この点、空き領域138は、本来、通過配線が存在
しない領域であり、レーザ加工を必要とするカラムリダ
ンダンシ用ヒューズ回路151を配置するのに好適な空
き領域138である。
【0033】また、空き領域138を利用するときは、
たとえば、配置したい回路はその空き領域に収まるが、
回路への配線の取り回しができないといったことがない
ように、総合的に判断する必要がある。つまり、空き領
域138に論理回路の一部を配置した場合、他の回路と
の信号出力が必要となり、周辺回路110との信号接続
が必要となり、その配線がセルアレイ131を通過でき
ないため、新たな配線領域が必要となり、結果的に小型
化ができなくなることもある。この点、カラムリダンダ
ンシ用ヒューズ回路151は、接続される配線が少ない
ために、配線を取り回しができなくなるといった心配は
なく、カラムリダンダンシ論理回路150とカラム冗長
セル面120とに隣接して配置されることによって、配
線の取り回しは、極めて容易となる。
たとえば、配置したい回路はその空き領域に収まるが、
回路への配線の取り回しができないといったことがない
ように、総合的に判断する必要がある。つまり、空き領
域138に論理回路の一部を配置した場合、他の回路と
の信号出力が必要となり、周辺回路110との信号接続
が必要となり、その配線がセルアレイ131を通過でき
ないため、新たな配線領域が必要となり、結果的に小型
化ができなくなることもある。この点、カラムリダンダ
ンシ用ヒューズ回路151は、接続される配線が少ない
ために、配線を取り回しができなくなるといった心配は
なく、カラムリダンダンシ論理回路150とカラム冗長
セル面120とに隣接して配置されることによって、配
線の取り回しは、極めて容易となる。
【0034】従来例においては、図5に示すように、カ
ラムリダンダンシ論理回路150の領域内に、カラムリ
ダンダンシ用ヒューズ回路151を配置していた。カラ
ムリダンダンシ用ヒューズ回路151は、レーザ加工を
必要とするために、回路自体の配置面積の他に余裕範囲
を必要とする。よって、カラムリダンダンシ論理回路1
50の領域は大きくなっていた。
ラムリダンダンシ論理回路150の領域内に、カラムリ
ダンダンシ用ヒューズ回路151を配置していた。カラ
ムリダンダンシ用ヒューズ回路151は、レーザ加工を
必要とするために、回路自体の配置面積の他に余裕範囲
を必要とする。よって、カラムリダンダンシ論理回路1
50の領域は大きくなっていた。
【0035】これに対し、カラムリダンダンシ用ヒュー
ズ回路151を空き領域138に配置することにより、
カラムリダンダンシ論理回路150からカラムリダンダ
ンシ用ヒューズ回路151が無くなり、カラムリダンダ
ンシ論理回路150の領域は、大幅に小型化された。
ズ回路151を空き領域138に配置することにより、
カラムリダンダンシ論理回路150からカラムリダンダ
ンシ用ヒューズ回路151が無くなり、カラムリダンダ
ンシ論理回路150の領域は、大幅に小型化された。
【0036】以上説明したように、本実施例のカラムリ
ダンダンシ用ヒューズ回路151を、空き領域138に
配置することは、空き領域138を有効に利用し、カラ
ムリダンダンシ論理回路150を小さくすることができ
る。また、Xデコーダを平行四辺形とすることにより、
空き領域138bを有効に利用することができる。この
ように、空き領域138および空き領域138bを利用
することにより、DRAM100を小型化することがで
きる。
ダンダンシ用ヒューズ回路151を、空き領域138に
配置することは、空き領域138を有効に利用し、カラ
ムリダンダンシ論理回路150を小さくすることができ
る。また、Xデコーダを平行四辺形とすることにより、
空き領域138bを有効に利用することができる。この
ように、空き領域138および空き領域138bを利用
することにより、DRAM100を小型化することがで
きる。
【0037】<第2の実施の形態>以下、本発明の第二
実施の形態について図面を参照して説明する。図2は、
第二実施形態に係るDRAMの平面図で、(a)はブロ
ック図を、(b)は要部拡大図を示している。同図にお
いては、DRAM100の基本構造は、第一実施形態と
同様であるが、カラムリダンダンシ論理回路150の両
側にカラム冗長セル面120を有し、カラム冗長セル面
120の端の空き領域138にカラムリダンダンシ用ヒ
ューズ回路151を有している。
実施の形態について図面を参照して説明する。図2は、
第二実施形態に係るDRAMの平面図で、(a)はブロ
ック図を、(b)は要部拡大図を示している。同図にお
いては、DRAM100の基本構造は、第一実施形態と
同様であるが、カラムリダンダンシ論理回路150の両
側にカラム冗長セル面120を有し、カラム冗長セル面
120の端の空き領域138にカラムリダンダンシ用ヒ
ューズ回路151を有している。
【0038】カラムリダンダンシ論理回路150の両側
のカラム冗長セル面120とカラムリダンダンシ用ヒュ
ーズ回路151の基本的構造は、左右対象としてあり、
冗長アレイ121を増加した構成としている。つまり、
第一実施形態においては、カラムリダンダンシ論理回路
150の左側に配置したセルアレイ131端の空き領域
138を利用したが、右側に配置したセルアレイ131
端の空き領域138をも利用することによりスペースを
効率良く利用し、冗長アレイ121を増加することがで
きる。
のカラム冗長セル面120とカラムリダンダンシ用ヒュ
ーズ回路151の基本的構造は、左右対象としてあり、
冗長アレイ121を増加した構成としている。つまり、
第一実施形態においては、カラムリダンダンシ論理回路
150の左側に配置したセルアレイ131端の空き領域
138を利用したが、右側に配置したセルアレイ131
端の空き領域138をも利用することによりスペースを
効率良く利用し、冗長アレイ121を増加することがで
きる。
【0039】さらに第1列のセル面130左側の空き領
域138及び第4列のセル面130右側の空き領域13
8に、電源回路用ヒューズ回路160と電源の安定化容
量170を配置した構造としてある。第一列のセル面1
30左側のセルアレイ131端に生じる空き領域138
は、正確には、セルアレイ131の左側端に隣接するサ
ブワードドライバ133左側の二つの斜辺にて形成され
る三角の空き領域138a及びサブワードドライバ13
3左側の斜辺を斜辺とする直角三角形の空き領域138
bである。
域138及び第4列のセル面130右側の空き領域13
8に、電源回路用ヒューズ回路160と電源の安定化容
量170を配置した構造としてある。第一列のセル面1
30左側のセルアレイ131端に生じる空き領域138
は、正確には、セルアレイ131の左側端に隣接するサ
ブワードドライバ133左側の二つの斜辺にて形成され
る三角の空き領域138a及びサブワードドライバ13
3左側の斜辺を斜辺とする直角三角形の空き領域138
bである。
【0040】電源回路用ヒューズ回路160は、空き領
域138aに配置されている。電源回路用ヒューズ回路
160は、レーザ加工により加工されるので、この空き
領域138aに配置することにより、スペースを有効に
利用することができる。電源の安定化容量170は、空
き領域138a及び138bに配置されている。電源の
安定化容量170は、各電源線の電圧レベルを安定に保
つために、小さな容量で分散して配置されるため、空き
領域138a及び138b内に複数個配置している。電
源の安定化容量170は、小さいため、電源回路用ヒュ
ーズ回路160が配置されている空き領域138aにも
配置されている。また、電源回路用ヒューズ回路160
と電源の安定化容量170に接続される配線は少ないの
で、電源回路用ヒューズ回路160と電源の安定化容量
170は、空き領域138a及び138bに容易に配置
できる。
域138aに配置されている。電源回路用ヒューズ回路
160は、レーザ加工により加工されるので、この空き
領域138aに配置することにより、スペースを有効に
利用することができる。電源の安定化容量170は、空
き領域138a及び138bに配置されている。電源の
安定化容量170は、各電源線の電圧レベルを安定に保
つために、小さな容量で分散して配置されるため、空き
領域138a及び138b内に複数個配置している。電
源の安定化容量170は、小さいため、電源回路用ヒュ
ーズ回路160が配置されている空き領域138aにも
配置されている。また、電源回路用ヒューズ回路160
と電源の安定化容量170に接続される配線は少ないの
で、電源回路用ヒューズ回路160と電源の安定化容量
170は、空き領域138a及び138bに容易に配置
できる。
【0041】従来例においては、図示していないが、電
源回路用ヒューズ回路160と電源の安定化容量170
は、周辺回路110等の領域に配置されていたが、空き
領域138a及び138bに移動することにより、周辺
回路110の領域を小型化できる。
源回路用ヒューズ回路160と電源の安定化容量170
は、周辺回路110等の領域に配置されていたが、空き
領域138a及び138bに移動することにより、周辺
回路110の領域を小型化できる。
【0042】上記構成とすることにより、スペースを有
効に利用しつつ、必要に応じて複数の電源回路用ヒュー
ズ回路160と多数の電源の安定化容量170をDRA
M100の両端に配置することにより、周辺回路110
の各回路との配線を行なう上で、配線が容易となり、か
つスペースを有効に利用した配線が可能となる。
効に利用しつつ、必要に応じて複数の電源回路用ヒュー
ズ回路160と多数の電源の安定化容量170をDRA
M100の両端に配置することにより、周辺回路110
の各回路との配線を行なう上で、配線が容易となり、か
つスペースを有効に利用した配線が可能となる。
【0043】このように、第二実施形態においては、斜
めビット線を採用することにより発生する全ての空き領
域138を有効に利用することができ、DRAM100
を小型化することができる。
めビット線を採用することにより発生する全ての空き領
域138を有効に利用することができ、DRAM100
を小型化することができる。
【0044】上述した実施の形態においては、この発明
を特定の条件で構成した例について説明したが、この発
明は、様々の変更例を含むものである。たとえば、上述
した実施の形態においては、空き領域には、カラムリダ
ンダンシ用ヒューズ回路151及び電源回路用ヒューズ
回路160を配置した例について説明したが、他のヒュ
ーズ回路でも良い。また、各部の空き領域に配置するヒ
ューズ回路及び電源の安定化容量の組み合わせは、上記
実施例に限定されるものではなく、適当に配置変更する
ことができる。さらに、たとえば、一つの空き領域に同
じ種類または異なる種類のヒューズ回路を複数配置した
り、ヒューズ回路と電源の安定化容量を配置しても良
い。
を特定の条件で構成した例について説明したが、この発
明は、様々の変更例を含むものである。たとえば、上述
した実施の形態においては、空き領域には、カラムリダ
ンダンシ用ヒューズ回路151及び電源回路用ヒューズ
回路160を配置した例について説明したが、他のヒュ
ーズ回路でも良い。また、各部の空き領域に配置するヒ
ューズ回路及び電源の安定化容量の組み合わせは、上記
実施例に限定されるものではなく、適当に配置変更する
ことができる。さらに、たとえば、一つの空き領域に同
じ種類または異なる種類のヒューズ回路を複数配置した
り、ヒューズ回路と電源の安定化容量を配置しても良
い。
【0045】さらに、素子領域136とビット線135
が斜めに交錯する角度は、素子領域136の形状および
生産プロセス上の制限から、約30度に限定されるもの
ではない。
が斜めに交錯する角度は、素子領域136の形状および
生産プロセス上の制限から、約30度に限定されるもの
ではない。
【0046】
【発明の効果】以上、詳細に説明したように、この発明
によれば、斜めビット線を用いた半導体記憶装置のセル
アレイ端の空き領域を有効に利用することにより、チッ
プサイズの小さな半導体記憶装置を提供することができ
る。さらに、現状より大きな記憶容量の半導体記憶装置
の開発を進める上で、たとえば、カラム冗長セルを増加
する必要が生じた場合には、カラムリダンダンシ論理回
路の両側にカラム冗長アレイを増加することによって、
容易に対応可能であり、また、半導体記憶装置の外周部
に配置されたセルアレイ端の空き領域を有効利用するこ
とによっても、半導体記憶装置の小型化を行なうことが
できる。
によれば、斜めビット線を用いた半導体記憶装置のセル
アレイ端の空き領域を有効に利用することにより、チッ
プサイズの小さな半導体記憶装置を提供することができ
る。さらに、現状より大きな記憶容量の半導体記憶装置
の開発を進める上で、たとえば、カラム冗長セルを増加
する必要が生じた場合には、カラムリダンダンシ論理回
路の両側にカラム冗長アレイを増加することによって、
容易に対応可能であり、また、半導体記憶装置の外周部
に配置されたセルアレイ端の空き領域を有効利用するこ
とによっても、半導体記憶装置の小型化を行なうことが
できる。
【図1】図1は、第一実施形態に係るDRAMの平面図
で、(a)はブロック図を、(b)は要部拡大図を示し
ている。
で、(a)はブロック図を、(b)は要部拡大図を示し
ている。
【図2】図2は、第二実施形態に係るDRAMの平面図
で、(a)はブロック図を、(b)は要部拡大図を示し
ている。
で、(a)はブロック図を、(b)は要部拡大図を示し
ている。
【図3】図3は、DRAMのセル構成図の平面図で、
(a)はスタック型のセル構成図の平面図を、(b)は
特開平4−279055号のセル構成図の平面図を示し
ている。
(a)はスタック型のセル構成図の平面図を、(b)は
特開平4−279055号のセル構成図の平面図を示し
ている。
【図4】図4は、スタック型のDRAMの要部拡大図を
示している。
示している。
【図5】図5は、従来のDRAMの要部拡大図を示して
いる。
いる。
1 半導体記憶装置 100 DRAM 110 周辺回路 120 カラム冗長セル面 121 冗長アレイ 130 セル面(32Mb) 131 セルアレイ(128Kb) 132 センスアンプ(SA) 133 サブワードドライバ(WD) 134 ワード線 135 ビット線 136 素子領域 137 ビット線コンタクト 138 空き領域 138a 三角状空き領域 138b 直角三角状空き領域 140 Xデコーダ 150 カラムリダンダンシ論理回路 151 カラムリダンダンシ用ヒューズ回路 160 電源回路用ヒューズ回路 170 電源の安定化容量
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 G11C 11/401 G11C 11/413 G11C 29/00 603 H01L 21/8242
Claims (8)
- 【請求項1】 複数個のメモリセルが、これらメモリセ
ルと接続したビット線を入力端子としてセンスアンプの
両側に配置され、かつ、素子領域と前記ビット線の両方
が、ワード線に対して斜めに交わる半導体記憶装置にお
いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
以上の空き領域に、ヒューズ回路の少なくとも一部が配
置されたことを特徴とする半導体記憶装置。 - 【請求項2】 複数個のメモリセルが、これらメモリセ
ルと接続したビット線を入力端子としてセンスアンプの
両側に配置され、かつ、素子領域と前記ビット線の両方
が、ワード線に対して斜めに交わる半導体記憶装置にお
いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
以上の空き領域に、電源の安定化容量の少なくとも一部
が配置されたことを特徴とする半導体記憶装置。 - 【請求項3】 複数個のメモリセルが、これらメモリセ
ルと接続したビット線を入力端子としてセンスアンプの
両側に配置され、かつ、素子領域と前記ビット線の両方
が、ワード線に対して斜めに交わる半導体記憶装置にお
いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
以上の空き領域に、ヒューズ回路の少なくとも一部と電
源の安定化容量の少なくとも一部が配置されたことを特
徴とする半導体記憶装置。 - 【請求項4】 複数個のメモリセルが、これらメモリセ
ルと接続したビット線を入力端子としてセンスアンプの
両側に配置され、かつ、素子領域と前記ビット線の両方
が、ワード線に対して斜めに交わる半導体記憶装置にお
いて、 前記メモリセルからなるセルアレイ端の少なくとも一つ
以上の空き領域に、Xデコーダの少なくとも一部が配置
されたことを特徴とする半導体記憶装置。 - 【請求項5】 前記セルアレイから構成される少なくと
も一つ以上のセル面の端部にカラム冗長セルを集中配置
した冗長アレイを設け、この冗長アレイと隣接してカラ
ムリダンダンシ論理回路を設け、前記冗長アレイ端の空
き領域に、カラムリダンダンシ用ヒューズ回路を設けた
ことを特徴とする請求項1〜4のいずれか一項記載の半
導体記憶装置。 - 【請求項6】 前記カラムリダンダンシ論理回路に隣接
するセルアレイ端の少なくとも一つ以上の空き領域に、
電源用ヒューズ回路または電源の安定化容量の少なくと
も一方の少なくとも一部が配置されたことを特徴とする
請求項5記載の半導体記憶装置。 - 【請求項7】 前記カラムリダンダンシ論理回路の両側
に、前記冗長アレイを設けて、これら冗長アレイ端の空
き領域に、カラムリダンダンシ用ヒューズ回路を設けた
ことを特徴とする請求項5または6記載の半導体記憶装
置。 - 【請求項8】 前記半導体記憶装置の外周部と隣接する
前記セルアレイ端の、電源用ヒューズ回路または電源の
安定化容量の少なくとも一方の少なくとも一部が配置さ
れたことを特徴とする請求項5,6または7のいずれか
一項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28427798A JP3147872B2 (ja) | 1998-10-06 | 1998-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28427798A JP3147872B2 (ja) | 1998-10-06 | 1998-10-06 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000114483A JP2000114483A (ja) | 2000-04-21 |
JP3147872B2 true JP3147872B2 (ja) | 2001-03-19 |
Family
ID=17676459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28427798A Expired - Fee Related JP3147872B2 (ja) | 1998-10-06 | 1998-10-06 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3147872B2 (ja) |
-
1998
- 1998-10-06 JP JP28427798A patent/JP3147872B2/ja not_active Expired - Fee Related
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---|---|
JP2000114483A (ja) | 2000-04-21 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |