JP3309630B2 - スイッチング回路およびこれを用いた電荷転送装置 - Google Patents
スイッチング回路およびこれを用いた電荷転送装置Info
- Publication number
- JP3309630B2 JP3309630B2 JP06034195A JP6034195A JP3309630B2 JP 3309630 B2 JP3309630 B2 JP 3309630B2 JP 06034195 A JP06034195 A JP 06034195A JP 6034195 A JP6034195 A JP 6034195A JP 3309630 B2 JP3309630 B2 JP 3309630B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- signal
- voltage
- holding
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング回路およ
びこれを出力回路の一部として用いた電荷転送装置に関
する。
びこれを出力回路の一部として用いた電荷転送装置に関
する。
【０００２】
【従来の技術】固体撮像装置、例えばＣＣＤリニアセン
サの構成を図１７に、電荷電圧変換部の周辺部の構成を
図１８にそれぞれ示す。先ず、ＣＣＤリニアセンサ１７
０は、入射光をその光量に応じた電荷量の信号電荷に変
換して蓄積するセンサ部１７１が一列に多数（例えば、
２０００画素分）配列されてなるセンサ列１７２と、こ
のセンサ列１７２の各センサ部１７１に蓄積された信号
電荷を読み出す読出しゲート部１７３と、この読出しゲ
ート部１７３によって読み出された信号電荷を一方向に
転送するＣＣＤからなる電荷転送レジスタ１７４とを有
する構成となっている。そして、電荷転送レジスタ１７
４の終端には、転送されてきた信号電荷を検出して電圧
に変換する電荷電圧変換部１７５が設けられている。
サの構成を図１７に、電荷電圧変換部の周辺部の構成を
図１８にそれぞれ示す。先ず、ＣＣＤリニアセンサ１７
０は、入射光をその光量に応じた電荷量の信号電荷に変
換して蓄積するセンサ部１７１が一列に多数（例えば、
２０００画素分）配列されてなるセンサ列１７２と、こ
のセンサ列１７２の各センサ部１７１に蓄積された信号
電荷を読み出す読出しゲート部１７３と、この読出しゲ
ート部１７３によって読み出された信号電荷を一方向に
転送するＣＣＤからなる電荷転送レジスタ１７４とを有
する構成となっている。そして、電荷転送レジスタ１７
４の終端には、転送されてきた信号電荷を検出して電圧
に変換する電荷電圧変換部１７５が設けられている。
【０００３】読出しゲート部１７３は、端子１７６を介
して印加される読出しゲートパルスφＲＯＧによって読
出し駆動される。電荷転送レジスタ１７４は、タイミン
グ発生回路１７７で発生されドライバ１７８を介して印
加される２相の駆動パルスφ１，φ２によって転送駆動
される。電荷電圧変換部１７５は、同様に、タイミング
発生回路１７７で発生されドライバ１７８を介して印加
されるリセットパルスφｒｓによってリセットされる。
タイミング発生回路１７７は、端子１７９を介して入力
されるクロックパルスφＣＬＫに基づいて２相の駆動パ
ルスφ１，φ２やリセットパルスφｒｓなどの各種のタ
イミング信号を発生する。電荷電圧変換部１７５の出力
電圧Ｖｆｄは、バッファ１８０を経た後出力端子１８１
を介してＣＣＤ出力電圧Ｖｏｕｔとして導出され、ＡＤ
コンバータ１８２においてＡＤタイミングパルスに基づ
いてディジタル信号に変換される。
して印加される読出しゲートパルスφＲＯＧによって読
出し駆動される。電荷転送レジスタ１７４は、タイミン
グ発生回路１７７で発生されドライバ１７８を介して印
加される２相の駆動パルスφ１，φ２によって転送駆動
される。電荷電圧変換部１７５は、同様に、タイミング
発生回路１７７で発生されドライバ１７８を介して印加
されるリセットパルスφｒｓによってリセットされる。
タイミング発生回路１７７は、端子１７９を介して入力
されるクロックパルスφＣＬＫに基づいて２相の駆動パ
ルスφ１，φ２やリセットパルスφｒｓなどの各種のタ
イミング信号を発生する。電荷電圧変換部１７５の出力
電圧Ｖｆｄは、バッファ１８０を経た後出力端子１８１
を介してＣＣＤ出力電圧Ｖｏｕｔとして導出され、ＡＤ
コンバータ１８２においてＡＤタイミングパルスに基づ
いてディジタル信号に変換される。
【０００４】図１８において、電荷電圧変換部１７５
は、一例として、電荷転送レジスタ１７４の最終段を構
成するＮ−型不純物からなる出力ゲート部１８３に隣接
して形成されたＮ＋型不純物からなるフローティング・
ディフュージョン（ＦＤ）１８４と、Ｎ型不純物からな
るチャネル領域を介して形成されたＮ＋型不純物からな
るリセットドレイン（ＲＤ）１８５と、チャネル領域の
上方に配されたリセットゲート（ＲＧ）１８６とからな
るフローティング・ディフュージョン・アンプ構成とな
っており、出力ゲート部１８３からフローティング・デ
ィフュージョン１８４に転送された信号電荷を電圧Ｖｆ
ｄに変換して出力する。リセットドレイン１８５には、
所定の電圧（例えば、電源電圧Ｖｄｄ）がリセットドレ
イン電圧Ｖｒｄとして印加されている。また、リセット
ゲート１８６には、先のリセットパルスφｒｓが印加さ
れる。
は、一例として、電荷転送レジスタ１７４の最終段を構
成するＮ−型不純物からなる出力ゲート部１８３に隣接
して形成されたＮ＋型不純物からなるフローティング・
ディフュージョン（ＦＤ）１８４と、Ｎ型不純物からな
るチャネル領域を介して形成されたＮ＋型不純物からな
るリセットドレイン（ＲＤ）１８５と、チャネル領域の
上方に配されたリセットゲート（ＲＧ）１８６とからな
るフローティング・ディフュージョン・アンプ構成とな
っており、出力ゲート部１８３からフローティング・デ
ィフュージョン１８４に転送された信号電荷を電圧Ｖｆ
ｄに変換して出力する。リセットドレイン１８５には、
所定の電圧（例えば、電源電圧Ｖｄｄ）がリセットドレ
イン電圧Ｖｒｄとして印加されている。また、リセット
ゲート１８６には、先のリセットパルスφｒｓが印加さ
れる。
【０００５】
【発明が解決しようとする課題】図１９に、バッファ１
８０でサンプルホールド（Ｓ／Ｈ）を行わない場合のＣ
ＣＤ出力電圧Ｖｏｕｔの一般的な出力波形を示す。この
出力波形から明らかなように、リセットゲート１８６に
印加されたリセットパルスφｒｓがオフするときに、リ
セットドレイン１８５とリセットゲート１８６との間の
寄生容量に起因する容量結合によってフローティング・
ディフュージョン１８４の電位が変動するいわゆるφｒ
ｓカップリングが見られる。ここで、ＣＣＤ出力電圧Ｖ
ｏｕｔの振幅として１Ｖp-p あったとしても、φｒｓカ
ップリングが０．５Ｖあれば、このカップリングの振幅
のバラツキ（製造上のバラツキや使用環境のバラツキ）
を考慮して結局、出力回路の動作領域として１．５Ｖ以
上確保しなければならないことになる。このような観点
から、φｒｓカップリングを低減することは、出力回路
の設計を楽にする上で重要である。
８０でサンプルホールド（Ｓ／Ｈ）を行わない場合のＣ
ＣＤ出力電圧Ｖｏｕｔの一般的な出力波形を示す。この
出力波形から明らかなように、リセットゲート１８６に
印加されたリセットパルスφｒｓがオフするときに、リ
セットドレイン１８５とリセットゲート１８６との間の
寄生容量に起因する容量結合によってフローティング・
ディフュージョン１８４の電位が変動するいわゆるφｒ
ｓカップリングが見られる。ここで、ＣＣＤ出力電圧Ｖ
ｏｕｔの振幅として１Ｖp-p あったとしても、φｒｓカ
ップリングが０．５Ｖあれば、このカップリングの振幅
のバラツキ（製造上のバラツキや使用環境のバラツキ）
を考慮して結局、出力回路の動作領域として１．５Ｖ以
上確保しなければならないことになる。このような観点
から、φｒｓカップリングを低減することは、出力回路
の設計を楽にする上で重要である。
【０００６】図２０に、バッファ１８０でサンプルホー
ルドを行った場合のＣＣＤ出力電圧Ｖｏｕｔの出力波形
を示す。サンプルホールドしてしまえば、ＣＣＤ出力電
圧Ｖｏｕｔの全体の振幅も小さくなるが、図１８の回路
図から明らかなように、サンプルホールド回路１８６の
前段の回路部分（本例では、ソースフォロワ２段）１８
７の設計は、φｒｓカップリングを含めて考える必要が
ある。さらに、ノイズ除去のためＣＤＳ（相関二重サン
プリング）などを行おうとすると、サンプルホールド以
前に行う必要があるため、サンプルホールド回路１８６
以前の回路構成が複雑になってしまう。複雑な回路であ
ればあるほど、動作領域を大きく設計するのが困難にな
る。
ルドを行った場合のＣＣＤ出力電圧Ｖｏｕｔの出力波形
を示す。サンプルホールドしてしまえば、ＣＣＤ出力電
圧Ｖｏｕｔの全体の振幅も小さくなるが、図１８の回路
図から明らかなように、サンプルホールド回路１８６の
前段の回路部分（本例では、ソースフォロワ２段）１８
７の設計は、φｒｓカップリングを含めて考える必要が
ある。さらに、ノイズ除去のためＣＤＳ（相関二重サン
プリング）などを行おうとすると、サンプルホールド以
前に行う必要があるため、サンプルホールド回路１８６
以前の回路構成が複雑になってしまう。複雑な回路であ
ればあるほど、動作領域を大きく設計するのが困難にな
る。
【０００７】また、φｒｓカップリングのもう一つの問
題点としてノイズの問題がある。ＣＣＤ出力電圧Ｖｏｕ
ｔにおけるノイズの一つに、広い意味でのリセットノイ
ズと称されるランダムノイズがある。このリセットノイ
ズには、抵抗雑音である狭義のリセットノイズや、リセ
ットゲート１８６がオフするときにゲート下の電荷がフ
ローティング・ディフュージョン側へ分配されることに
よる分配ノイズや、容量結合によるφｒｓカップリング
のバラツキのカップリングノイズなどがある。ここで、
リセットパルスφｒｓに依存するのが分配ノイズとカッ
プリングノイズである。
題点としてノイズの問題がある。ＣＣＤ出力電圧Ｖｏｕ
ｔにおけるノイズの一つに、広い意味でのリセットノイ
ズと称されるランダムノイズがある。このリセットノイ
ズには、抵抗雑音である狭義のリセットノイズや、リセ
ットゲート１８６がオフするときにゲート下の電荷がフ
ローティング・ディフュージョン側へ分配されることに
よる分配ノイズや、容量結合によるφｒｓカップリング
のバラツキのカップリングノイズなどがある。ここで、
リセットパルスφｒｓに依存するのが分配ノイズとカッ
プリングノイズである。
【０００８】分配ノイズは、リセットゲート部分のトラ
ンジスタ（フローティング・ディフュージョン１８４，
リセットドレイン１８５，リセットゲート１８６からな
るＭＯＳトランジスタ）がオフするとき（直後）のチャ
ネル上の電荷の分配やドレインへの転送時間の問題など
がある。これは、このＭＯＳトランジスタの相互コンダ
クタンスｇm が十分に高ければ、オフするスピードに依
存し、スピードが早ければこのノイズが大きくなる。こ
のスピードは、φｒｓカップリングの振幅をリセットパ
ルスφｒｓの立下がり時間で割った値で決まる。
ンジスタ（フローティング・ディフュージョン１８４，
リセットドレイン１８５，リセットゲート１８６からな
るＭＯＳトランジスタ）がオフするとき（直後）のチャ
ネル上の電荷の分配やドレインへの転送時間の問題など
がある。これは、このＭＯＳトランジスタの相互コンダ
クタンスｇm が十分に高ければ、オフするスピードに依
存し、スピードが早ければこのノイズが大きくなる。こ
のスピードは、φｒｓカップリングの振幅をリセットパ
ルスφｒｓの立下がり時間で割った値で決まる。
【０００９】次に、カップリングノイズであるが、これ
は通常電源電圧Ｖｄｄが供給されるリセットドレイン１
８５への配線などによるインピーダンスやリセットゲー
ト部分のＭＯＳトランジスタが影響し、リセットパルス
φｒｓの立下がりスピード依存性を持つものである。イ
ンピーダンスが高いと、リセットドレイン１８５とリセ
ットゲート１８６との間の寄生容量によってカップリン
グが大きくなり、ノイズとしても大きくなる。逆に、リ
セットパルスφｒｓの立下がりスピードが遅いと、イン
ピーダンスおよびリセットゲート部分のＭＯＳトランジ
スタの影響でカップリングが小さくなる。このカップリ
ングそのものを小さくすることは、先述したように、設
計上／性能上、有意義なものである。
は通常電源電圧Ｖｄｄが供給されるリセットドレイン１
８５への配線などによるインピーダンスやリセットゲー
ト部分のＭＯＳトランジスタが影響し、リセットパルス
φｒｓの立下がりスピード依存性を持つものである。イ
ンピーダンスが高いと、リセットドレイン１８５とリセ
ットゲート１８６との間の寄生容量によってカップリン
グが大きくなり、ノイズとしても大きくなる。逆に、リ
セットパルスφｒｓの立下がりスピードが遅いと、イン
ピーダンスおよびリセットゲート部分のＭＯＳトランジ
スタの影響でカップリングが小さくなる。このカップリ
ングそのものを小さくすることは、先述したように、設
計上／性能上、有意義なものである。
【００１０】従来、このカップリングを低減するため
に、以下に説明する方策が採られていた。先ず、図２１
は、基本的なφｒｓドライバの回路図である。このφｒ
ｓドライバは、電源Ｖｄｄと接地間に接続されたＰ‐Ｍ
ＯＳトランジスタＭ１とＮ‐ＭＯＳトランジスタＭ２か
らなる１段目のＣ‐ＭＯＳインバータ２１１と、同様に
電源Ｖｄｄと接地間に接続されたＰ‐ＭＯＳトランジス
タＭ３とＮ‐ＭＯＳトランジスタＭ４からなる２段目の
Ｃ‐ＭＯＳインバータ２１２と、出力ライン２１３と接
地間に接続された負荷容量ＣＬとから構成されている。
かかる構成のφｒｓドライバに対し、従来は、カップリ
ングを低減するために、図２２に示すように、２段目の
Ｃ‐ＭＯＳインバータ２１２を構成するＮ‐ＭＯＳトラ
ンジスタＭ４のソースを電源Ｖｃｃに接続した構成を採
っていた。なお、この電源Ｖｃｃの電源電圧は、電源Ｖ
ｄｄの電源電圧と接地レベルとの間の電圧である。
に、以下に説明する方策が採られていた。先ず、図２１
は、基本的なφｒｓドライバの回路図である。このφｒ
ｓドライバは、電源Ｖｄｄと接地間に接続されたＰ‐Ｍ
ＯＳトランジスタＭ１とＮ‐ＭＯＳトランジスタＭ２か
らなる１段目のＣ‐ＭＯＳインバータ２１１と、同様に
電源Ｖｄｄと接地間に接続されたＰ‐ＭＯＳトランジス
タＭ３とＮ‐ＭＯＳトランジスタＭ４からなる２段目の
Ｃ‐ＭＯＳインバータ２１２と、出力ライン２１３と接
地間に接続された負荷容量ＣＬとから構成されている。
かかる構成のφｒｓドライバに対し、従来は、カップリ
ングを低減するために、図２２に示すように、２段目の
Ｃ‐ＭＯＳインバータ２１２を構成するＮ‐ＭＯＳトラ
ンジスタＭ４のソースを電源Ｖｃｃに接続した構成を採
っていた。なお、この電源Ｖｃｃの電源電圧は、電源Ｖ
ｄｄの電源電圧と接地レベルとの間の電圧である。
【００１１】図２３に、図２１，図２２の各回路例１，
２でのリセットパルスφｒｓ（ａ）およびＣＣＤ出力Ｖ
ｏｕｔ（ｂ）の各波形を示す。また、図２３の時刻ｔ
１，ｔ２，ｔ３でのフローティング・ディフュージョン
（ＦＤ）付近の断面ポテンシャルを図２４に示す。図２
２の回路例２によれば、図２３（ａ）に一点鎖線で示す
ように、リセットパルスφｒｓのＬｏレベルを図２１の
回路例１の場合よりも高く設定したことにより、リセッ
トパルスφｒｓそのものの振幅を小さくすることができ
るので、同図（ｂ）から明らかなように、その分だけフ
ローティング・ディフュージョンの出力Ｖｆｄへのカッ
プリングを低減できる。しかしながら、リセットパルス
φｒｓの振幅を小さくし過ぎると、フローティング・デ
ィフュージョンのダイナミックレンジを十分に確保でき
なくなることから、上述した従来技術では、リセットパ
ルスφｒｓの振幅をある程度までしか小さくできないた
め、カップリングの低減にも限界があった。
２でのリセットパルスφｒｓ（ａ）およびＣＣＤ出力Ｖ
ｏｕｔ（ｂ）の各波形を示す。また、図２３の時刻ｔ
１，ｔ２，ｔ３でのフローティング・ディフュージョン
（ＦＤ）付近の断面ポテンシャルを図２４に示す。図２
２の回路例２によれば、図２３（ａ）に一点鎖線で示す
ように、リセットパルスφｒｓのＬｏレベルを図２１の
回路例１の場合よりも高く設定したことにより、リセッ
トパルスφｒｓそのものの振幅を小さくすることができ
るので、同図（ｂ）から明らかなように、その分だけフ
ローティング・ディフュージョンの出力Ｖｆｄへのカッ
プリングを低減できる。しかしながら、リセットパルス
φｒｓの振幅を小さくし過ぎると、フローティング・デ
ィフュージョンのダイナミックレンジを十分に確保でき
なくなることから、上述した従来技術では、リセットパ
ルスφｒｓの振幅をある程度までしか小さくできないた
め、カップリングの低減にも限界があった。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、出力波形での不要な
カップリング部分を確実に低減できるスイッチング回路
およびこれを用いた電荷転送装置を提供することにあ
る。
であり、その目的とするところは、出力波形での不要な
カップリング部分を確実に低減できるスイッチング回路
およびこれを用いた電荷転送装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明では、信号又は信
号の直流成分を保持する保持手段と、この保持手段に信
号又は信号の直流成分を保持させるための駆動をなすス
イッチングトランジスタとを備えたスイッチング回路に
おいて、スイッチングトランジスタのゲートに印加する
駆動パルスの立ち下がりの変動に作用し該変動の完了ま
での時間を長くする、即ちなまらせる手段を設けた構成
となっている。また、駆動対象のスイッチングトランジ
スタがＰ−ＭＯＳトランジスタの場合は該駆動パルスの
立ち上がりのみの変動の完了までの時間を長くするよう
にする。
号の直流成分を保持する保持手段と、この保持手段に信
号又は信号の直流成分を保持させるための駆動をなすス
イッチングトランジスタとを備えたスイッチング回路に
おいて、スイッチングトランジスタのゲートに印加する
駆動パルスの立ち下がりの変動に作用し該変動の完了ま
での時間を長くする、即ちなまらせる手段を設けた構成
となっている。また、駆動対象のスイッチングトランジ
スタがＰ−ＭＯＳトランジスタの場合は該駆動パルスの
立ち上がりのみの変動の完了までの時間を長くするよう
にする。
【００１４】また、本発明では、信号電荷を転送する電
荷転送部と、この電荷転送部によって転送された信号電
荷を電圧に変換する電荷電圧変換部と、この電荷電圧変
換部に対してその浮遊容量を所定の電位にリセットする
リセットパルスを供給するドライバとを備えた電荷転送
装置において、このドライバにリセットパルスの立ち下
がりの変動に作用し該変動の完了までの時間を長くす
る、即ちなまらせる手段を設けた構成となっている。ま
た、電荷電圧変換部のリセットパルスによる駆動対象が
Ｐ−ＭＯＳトランジスタである電荷転送装置において
は、リセットパルスの立ち上がりのみの変動に作用し該
変動の完了までの時間を長くする手段を設けた構成とす
る。
荷転送部と、この電荷転送部によって転送された信号電
荷を電圧に変換する電荷電圧変換部と、この電荷電圧変
換部に対してその浮遊容量を所定の電位にリセットする
リセットパルスを供給するドライバとを備えた電荷転送
装置において、このドライバにリセットパルスの立ち下
がりの変動に作用し該変動の完了までの時間を長くす
る、即ちなまらせる手段を設けた構成となっている。ま
た、電荷電圧変換部のリセットパルスによる駆動対象が
Ｐ−ＭＯＳトランジスタである電荷転送装置において
は、リセットパルスの立ち上がりのみの変動に作用し該
変動の完了までの時間を長くする手段を設けた構成とす
る。
【００１５】
【作用】上記構成のスイッチング回路において、スイッ
チングトランジスタに駆動パルスが印加されると、信号
又は信号の直流成分を保持する保持手段は、所定の電位
にリセット又は所定の電位へクランプされる。そして、
スイッチングトランジスタをオフするときに、駆動パル
スの立ち下がりがなまっていることで、容量結合による
カップリングが低減される。
チングトランジスタに駆動パルスが印加されると、信号
又は信号の直流成分を保持する保持手段は、所定の電位
にリセット又は所定の電位へクランプされる。そして、
スイッチングトランジスタをオフするときに、駆動パル
スの立ち下がりがなまっていることで、容量結合による
カップリングが低減される。
【００１６】上記構成の電荷転送装置において、電荷電
圧変換部にリセットパルスが印加されることで、フロー
ティング・ディフュージョン又はフローティングゲート
が所定の電位にリセットされる。そして、リセットをオ
フするときのリセットパルスの立ち下がりがなまってい
ることで、リセットドレインとリセットゲートとの間の
寄生容量に起因する容量結合によってフローティング・
ディフュージョン又はフローティングゲートの電位が変
動するカップリングが低減される。
圧変換部にリセットパルスが印加されることで、フロー
ティング・ディフュージョン又はフローティングゲート
が所定の電位にリセットされる。そして、リセットをオ
フするときのリセットパルスの立ち下がりがなまってい
ることで、リセットドレインとリセットゲートとの間の
寄生容量に起因する容量結合によってフローティング・
ディフュージョン又はフローティングゲートの電位が変
動するカップリングが低減される。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、本発明の第１の実施例を
示す回路図である。図１において、Ｐ‐ＭＯＳトランジ
スタＱ１１およびＮ‐ＭＯＳトランジスタＱ１２は、ゲ
ート同士およびドレイン同士がそれぞれ共通に接続され
ており、Ｐ‐ＭＯＳトランジスタＱ１１のソースが電源
Ｖｄｄに接続され、Ｎ‐ＭＯＳトランジスタＱ１２のソ
ースが接地されることで１段目のＣ‐ＭＯＳインバータ
１１を構成している。Ｐ‐ＭＯＳトランジスタＱ１１お
よびＮ‐ＭＯＳトランジスタＱ１２のゲート共通接続点
Ｎ１１は、信号線Ｌ１１を介してタイミング発生回路２
０の出力端に接続されている。
つつ詳細に説明する。図１は、本発明の第１の実施例を
示す回路図である。図１において、Ｐ‐ＭＯＳトランジ
スタＱ１１およびＮ‐ＭＯＳトランジスタＱ１２は、ゲ
ート同士およびドレイン同士がそれぞれ共通に接続され
ており、Ｐ‐ＭＯＳトランジスタＱ１１のソースが電源
Ｖｄｄに接続され、Ｎ‐ＭＯＳトランジスタＱ１２のソ
ースが接地されることで１段目のＣ‐ＭＯＳインバータ
１１を構成している。Ｐ‐ＭＯＳトランジスタＱ１１お
よびＮ‐ＭＯＳトランジスタＱ１２のゲート共通接続点
Ｎ１１は、信号線Ｌ１１を介してタイミング発生回路２
０の出力端に接続されている。
【００１８】Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐
ＭＯＳトランジスタＱ１４は、ゲート同士およびドレイ
ン同士がそれぞれ共通に接続されており、Ｐ‐ＭＯＳト
ランジスタＱ１３のソースが電源Ｖｄｄに接続され、Ｎ
‐ＭＯＳトランジスタＱ１４のソースが抵抗Ｒを介して
接地されることで２段目のＣ‐ＭＯＳインバータ１２を
構成している。Ｐ‐ＭＯＳトランジスタＱ１３およびＮ
‐ＭＯＳトランジスタＱ１４のゲート共通接続点Ｎ１３
は、Ｐ‐ＭＯＳトランジスタＱ１１およびＮ‐ＭＯＳト
ランジスタＱ１２のドレイン共通接続点Ｎ１２に信号線
Ｌ１２を介して接続されている。Ｐ‐ＭＯＳトランジス
タＱ１３およびＮ‐ＭＯＳトランジスタＱ１４のドレイ
ン共通接続点Ｎ１４は、信号線Ｌ１３を介して出力端子
１３に接続されている。信号線Ｌ１３と接地間には、負
荷容量ＣＬが接続されている。
ＭＯＳトランジスタＱ１４は、ゲート同士およびドレイ
ン同士がそれぞれ共通に接続されており、Ｐ‐ＭＯＳト
ランジスタＱ１３のソースが電源Ｖｄｄに接続され、Ｎ
‐ＭＯＳトランジスタＱ１４のソースが抵抗Ｒを介して
接地されることで２段目のＣ‐ＭＯＳインバータ１２を
構成している。Ｐ‐ＭＯＳトランジスタＱ１３およびＮ
‐ＭＯＳトランジスタＱ１４のゲート共通接続点Ｎ１３
は、Ｐ‐ＭＯＳトランジスタＱ１１およびＮ‐ＭＯＳト
ランジスタＱ１２のドレイン共通接続点Ｎ１２に信号線
Ｌ１２を介して接続されている。Ｐ‐ＭＯＳトランジス
タＱ１３およびＮ‐ＭＯＳトランジスタＱ１４のドレイ
ン共通接続点Ｎ１４は、信号線Ｌ１３を介して出力端子
１３に接続されている。信号線Ｌ１３と接地間には、負
荷容量ＣＬが接続されている。
【００１９】図２は、上記構成の第１の実施例に係るス
イッチング回路の適用例を示す構成図である。この適用
例では、第１の実施例に係るスイッチング回路が、ＣＣ
ＤリニアセンサやＣＣＤエリアセンサ等の固体撮像装置
における電荷転送レジスタやＣＣＤ遅延素子などの電荷
転送装置１００において、例えばフローティング・ディ
フュージョン・アンプ構成の電荷電圧変換部のリセット
ゲートを駆動するためのφｒｓドライバ１０として用い
られた場合を示している。なお、信号電荷を電圧に変換
する電荷電圧変換部としては、フローティング・ディフ
ュージョン・アンプ構成のものに限定されるものではな
く、フローティングゲート構成のものなどであっても良
い。
イッチング回路の適用例を示す構成図である。この適用
例では、第１の実施例に係るスイッチング回路が、ＣＣ
ＤリニアセンサやＣＣＤエリアセンサ等の固体撮像装置
における電荷転送レジスタやＣＣＤ遅延素子などの電荷
転送装置１００において、例えばフローティング・ディ
フュージョン・アンプ構成の電荷電圧変換部のリセット
ゲートを駆動するためのφｒｓドライバ１０として用い
られた場合を示している。なお、信号電荷を電圧に変換
する電荷電圧変換部としては、フローティング・ディフ
ュージョン・アンプ構成のものに限定されるものではな
く、フローティングゲート構成のものなどであっても良
い。
【００２０】図２において、電荷電圧変換部３０は、電
荷転送部の最終段を構成するＮ−型不純物からなる出力
ゲート部３１に隣接して形成されたＮ＋型不純物からな
るフローティング・ディフュージョン３２と、Ｎ型不純
物からなるチャネル領域を介して形成されたＮ＋型不純
物からなるリセットドレイン３３と、チャネル領域の上
方に配されたリセットゲート３４とからなるスイッチン
グトランジスタ（ＭＯＳトランジスタ）構成となってお
り、出力ゲート部３１からフローティング・ディフュー
ジョン３２に転送された信号電荷を電圧Ｖｆｄに変換し
て出力する。フローティング・ディフュージョン３２の
容量（浮遊容量）が図１の負荷容量ＣＬとなる。リセッ
トドレイン３３には、所定の電圧（例えば、電源電圧Ｖ
ｄｄ）がリセットドレイン電圧Ｖｒｄとして印加されて
いる。また、リセットゲート３４には、φｒｓドライバ
１０からリセットパルスφｒｓが印加される。
荷転送部の最終段を構成するＮ−型不純物からなる出力
ゲート部３１に隣接して形成されたＮ＋型不純物からな
るフローティング・ディフュージョン３２と、Ｎ型不純
物からなるチャネル領域を介して形成されたＮ＋型不純
物からなるリセットドレイン３３と、チャネル領域の上
方に配されたリセットゲート３４とからなるスイッチン
グトランジスタ（ＭＯＳトランジスタ）構成となってお
り、出力ゲート部３１からフローティング・ディフュー
ジョン３２に転送された信号電荷を電圧Ｖｆｄに変換し
て出力する。フローティング・ディフュージョン３２の
容量（浮遊容量）が図１の負荷容量ＣＬとなる。リセッ
トドレイン３３には、所定の電圧（例えば、電源電圧Ｖ
ｄｄ）がリセットドレイン電圧Ｖｒｄとして印加されて
いる。また、リセットゲート３４には、φｒｓドライバ
１０からリセットパルスφｒｓが印加される。
【００２１】上述したように、電荷電圧変換部３０のリ
セットゲート３４を駆動するφｒｓドライバ１０におい
て、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間に抵抗Ｒを接続した
ことにより、図３（ａ）に実線で示すように、リセット
ゲート３４に印加するリセットパルスφｒｓの立ち下が
り時間を大きくし、その立ち下がりをなまらせることが
できる。すなわち、抵抗Ｒは、リセットパルスφｒｓの
立ち下がりの変動に作用してその変動の完了までの時間
を長くするための波形整形手段として機能する。これに
より、リセットパルスφｒｓの立ち下がりにおいて、高
周波成分をなくすことができるので、図３（ｂ）から明
らかなように、リセットパルスφｒｓの立ち下がり時の
リセットドレイン３３とリセットゲート３４との間の寄
生容量に起因する容量結合によるカップリングを低減で
きる。すなわち、抵抗Ｒを１本追加するのみの極めて簡
単な回路構成にて、フローティング・ディフュージョン
３２の出力Ｖｆｄへのカップリングの低減効果が得られ
る。
セットゲート３４を駆動するφｒｓドライバ１０におい
て、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間に抵抗Ｒを接続した
ことにより、図３（ａ）に実線で示すように、リセット
ゲート３４に印加するリセットパルスφｒｓの立ち下が
り時間を大きくし、その立ち下がりをなまらせることが
できる。すなわち、抵抗Ｒは、リセットパルスφｒｓの
立ち下がりの変動に作用してその変動の完了までの時間
を長くするための波形整形手段として機能する。これに
より、リセットパルスφｒｓの立ち下がりにおいて、高
周波成分をなくすことができるので、図３（ｂ）から明
らかなように、リセットパルスφｒｓの立ち下がり時の
リセットドレイン３３とリセットゲート３４との間の寄
生容量に起因する容量結合によるカップリングを低減で
きる。すなわち、抵抗Ｒを１本追加するのみの極めて簡
単な回路構成にて、フローティング・ディフュージョン
３２の出力Ｖｆｄへのカップリングの低減効果が得られ
る。
【００２２】図４に、フローティング・ディフュージョ
ン部分の断面ポテンシャルを示す。同図において、リセ
ットゲート３４の下のポテンシャルのうち、一点鎖線で
示すポテンシャル線が、リセットゲート３４のオン／オ
フのスレッシュホールドレベルである。実際には、カッ
プリングでもう少し高いポテンシャルがスレッシュホー
ルドレベルに相当するが、ここでは簡単のため、リセッ
トドレイン電圧Ｖｒｄと同電位をスレッシュホールドレ
ベルとして話しを進める。ポテンシャルがこのＶｒｄレ
ベルになるときのリセットゲート電圧がスレッシュホー
ルドレベルＶｔｈとなり、図３（ａ）のリセットパルス
φｒｓの波形を横切る点線に相当する。したがって、こ
のリセットパルスφｒｓの波形において、Ｖｔｈレベル
と交差するときの傾きがノイズに関係する重要な立ち下
がりスピード部分である。
ン部分の断面ポテンシャルを示す。同図において、リセ
ットゲート３４の下のポテンシャルのうち、一点鎖線で
示すポテンシャル線が、リセットゲート３４のオン／オ
フのスレッシュホールドレベルである。実際には、カッ
プリングでもう少し高いポテンシャルがスレッシュホー
ルドレベルに相当するが、ここでは簡単のため、リセッ
トドレイン電圧Ｖｒｄと同電位をスレッシュホールドレ
ベルとして話しを進める。ポテンシャルがこのＶｒｄレ
ベルになるときのリセットゲート電圧がスレッシュホー
ルドレベルＶｔｈとなり、図３（ａ）のリセットパルス
φｒｓの波形を横切る点線に相当する。したがって、こ
のリセットパルスφｒｓの波形において、Ｖｔｈレベル
と交差するときの傾きがノイズに関係する重要な立ち下
がりスピード部分である。
【００２３】図５は、第１の実施例の変形例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。この変形例では、２段目のＣ‐ＭＯＳイン
バータ１２のＮ‐ＭＯＳトランジスタＱ１４のドレイン
と信号線Ｌ１３との間に抵抗Ｒを接続した構成となって
いる。この変形例の場合にも、抵抗ＲがＮ‐ＭＯＳトラ
ンジスタＱ１４に対して直列に接続されたものであるこ
とから、第１の実施例の場合と同様に、リセットパルス
φｒｓの立ち下がり時間を大きくすることができるた
め、フローティング・ディフュージョン３２の出力Ｖｆ
ｄへのカップリングを低減できることになる。
図であり、図中、図１と同等部分には同一符号を付して
示してある。この変形例では、２段目のＣ‐ＭＯＳイン
バータ１２のＮ‐ＭＯＳトランジスタＱ１４のドレイン
と信号線Ｌ１３との間に抵抗Ｒを接続した構成となって
いる。この変形例の場合にも、抵抗ＲがＮ‐ＭＯＳトラ
ンジスタＱ１４に対して直列に接続されたものであるこ
とから、第１の実施例の場合と同様に、リセットパルス
φｒｓの立ち下がり時間を大きくすることができるた
め、フローティング・ディフュージョン３２の出力Ｖｆ
ｄへのカップリングを低減できることになる。
【００２４】図６に、抵抗Ｒを追加する第１の実施例の
参考例を示す。この参考例では、２段目のＣ‐ＭＯＳイ
ンバータ１２のドレイン共通接続点Ｎ１４と負荷容量Ｃ
Ｌとの間に抵抗Ｒを接続した構成となっており、リセッ
トパルスφｒｓの立ち下がり時間のみならず、立ち上が
り時間も大きくなるが、カップリングが発生するのはリ
セットパルスφｒｓの立ち下がり時であることから、立
ち上がり時間が大きくなったとしても、支障なくフロー
ティング・ディフュージョン３２の出力Ｖｆｄへのカッ
プリングを低減できることになる。
参考例を示す。この参考例では、２段目のＣ‐ＭＯＳイ
ンバータ１２のドレイン共通接続点Ｎ１４と負荷容量Ｃ
Ｌとの間に抵抗Ｒを接続した構成となっており、リセッ
トパルスφｒｓの立ち下がり時間のみならず、立ち上が
り時間も大きくなるが、カップリングが発生するのはリ
セットパルスφｒｓの立ち下がり時であることから、立
ち上がり時間が大きくなったとしても、支障なくフロー
ティング・ディフュージョン３２の出力Ｖｆｄへのカッ
プリングを低減できることになる。
【００２５】なお、上述した第１の実施例およびその変
形例では、抵抗Ｒを追加することでリセットパルスφｒ
ｓの立ち下がりをなまらせる構成としたが、２段目のＣ
‐ＭＯＳインバータ１２のＮ‐ＭＯＳトランジスタＱ１
４のソース側の電位を接地レベルではなく、接地レベル
よりも高くかつ電源Ｖｄｄの電圧レベルよりも低い電位
レベルＶｃｃに設定することによってリセットパルスφ
ｒｓそのものの振幅を小さくする技術との組合せで用い
ることで、φｒｓカップリングをより低減できることに
なる。
形例では、抵抗Ｒを追加することでリセットパルスφｒ
ｓの立ち下がりをなまらせる構成としたが、２段目のＣ
‐ＭＯＳインバータ１２のＮ‐ＭＯＳトランジスタＱ１
４のソース側の電位を接地レベルではなく、接地レベル
よりも高くかつ電源Ｖｄｄの電圧レベルよりも低い電位
レベルＶｃｃに設定することによってリセットパルスφ
ｒｓそのものの振幅を小さくする技術との組合せで用い
ることで、φｒｓカップリングをより低減できることに
なる。
【００２６】図７は、本発明の第２の実施例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。図７において、Ｐ‐ＭＯＳトランジスタＱ
１１およびＮ‐ＭＯＳトランジスタＱ１２は、ゲート同
士およびドレイン同士がそれぞれ共通に接続されてお
り、Ｐ‐ＭＯＳトランジスタＱ１１のソースが電源Ｖｄ
ｄに接続され、Ｎ‐ＭＯＳトランジスタＱ１２のソース
が接地されることで１段目のＣ‐ＭＯＳインバータ１１
を構成している。Ｐ‐ＭＯＳトランジスタＱ１１および
Ｎ‐ＭＯＳトランジスタＱ１２のゲート共通接続点Ｎ１
１は、信号線Ｌ１１を介してタイミング発生回路２０の
出力端に接続されている。
図であり、図中、図１と同等部分には同一符号を付して
示してある。図７において、Ｐ‐ＭＯＳトランジスタＱ
１１およびＮ‐ＭＯＳトランジスタＱ１２は、ゲート同
士およびドレイン同士がそれぞれ共通に接続されてお
り、Ｐ‐ＭＯＳトランジスタＱ１１のソースが電源Ｖｄ
ｄに接続され、Ｎ‐ＭＯＳトランジスタＱ１２のソース
が接地されることで１段目のＣ‐ＭＯＳインバータ１１
を構成している。Ｐ‐ＭＯＳトランジスタＱ１１および
Ｎ‐ＭＯＳトランジスタＱ１２のゲート共通接続点Ｎ１
１は、信号線Ｌ１１を介してタイミング発生回路２０の
出力端に接続されている。
【００２７】Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐
ＭＯＳトランジスタＱ１４は、ゲート同士およびドレイ
ン同士がそれぞれ共通に接続されており、Ｐ‐ＭＯＳト
ランジスタＱ１３のソースが電源Ｖｄｄに接続され、Ｎ
‐ＭＯＳトランジスタＱ１４のソースがＮ‐ＭＯＳトラ
ンジスタＱ１５を介して接地されることで２段目のＣ‐
ＭＯＳインバータ１２を構成している。Ｎ‐ＭＯＳトラ
ンジスタＱ１５のゲートは、電源Ｖｄｄと接地間に直列
に接続された抵抗Ｒ１，Ｒ２の共通接続点Ｎ１５に接続
されている。すなわち、Ｎ‐ＭＯＳトランジスタＱ１５
のゲートには、電源Ｖｄｄの電圧を抵抗Ｒ１，Ｒ２の抵
抗比で分圧して得られる所定の電圧が印加されている。
Ｎ‐ＭＯＳトランジスタＱ１５および抵抗Ｒ１，Ｒ２
は、他の回路素子と同一の基板上に作製される（オンチ
ップ）。
ＭＯＳトランジスタＱ１４は、ゲート同士およびドレイ
ン同士がそれぞれ共通に接続されており、Ｐ‐ＭＯＳト
ランジスタＱ１３のソースが電源Ｖｄｄに接続され、Ｎ
‐ＭＯＳトランジスタＱ１４のソースがＮ‐ＭＯＳトラ
ンジスタＱ１５を介して接地されることで２段目のＣ‐
ＭＯＳインバータ１２を構成している。Ｎ‐ＭＯＳトラ
ンジスタＱ１５のゲートは、電源Ｖｄｄと接地間に直列
に接続された抵抗Ｒ１，Ｒ２の共通接続点Ｎ１５に接続
されている。すなわち、Ｎ‐ＭＯＳトランジスタＱ１５
のゲートには、電源Ｖｄｄの電圧を抵抗Ｒ１，Ｒ２の抵
抗比で分圧して得られる所定の電圧が印加されている。
Ｎ‐ＭＯＳトランジスタＱ１５および抵抗Ｒ１，Ｒ２
は、他の回路素子と同一の基板上に作製される（オンチ
ップ）。
【００２８】２段目のＣ‐ＭＯＳインバータ１２におい
て、Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐ＭＯＳト
ランジスタＱ１４のゲート共通接続点Ｎ１３は、Ｐ‐Ｍ
ＯＳトランジスタＱ１１およびＮ‐ＭＯＳトランジスタ
Ｑ１２のドレイン共通接続点Ｎ１２に信号線Ｌ１２を介
して接続されている。Ｐ‐ＭＯＳトランジスタＱ１３お
よびＮ‐ＭＯＳトランジスタＱ１４のドレイン共通接続
点Ｎ１４は、信号線Ｌ１３を介して出力端子１３に接続
されている。信号線Ｌ１３と接地間には、負荷容量ＣＬ
が接続されている。
て、Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐ＭＯＳト
ランジスタＱ１４のゲート共通接続点Ｎ１３は、Ｐ‐Ｍ
ＯＳトランジスタＱ１１およびＮ‐ＭＯＳトランジスタ
Ｑ１２のドレイン共通接続点Ｎ１２に信号線Ｌ１２を介
して接続されている。Ｐ‐ＭＯＳトランジスタＱ１３お
よびＮ‐ＭＯＳトランジスタＱ１４のドレイン共通接続
点Ｎ１４は、信号線Ｌ１３を介して出力端子１３に接続
されている。信号線Ｌ１３と接地間には、負荷容量ＣＬ
が接続されている。
【００２９】上記構成の第２の実施例に係るスイッチン
グ回路は、第１の実施例の場合と同様に、ＣＣＤリニア
センサやＣＣＤエリアセンサ等の固体撮像装置における
電荷転送レジスタやＣＣＤ遅延素子などの電荷転送装置
１００において、例えばフローティング・ディフュージ
ョン・アンプ構成の電荷電圧変換部のリセットゲートを
駆動するためのφｒｓドライバ１０として用いられる。
その適用例の構成を図８に示す。電荷電圧変換部３０の
構成は、図２の場合と全く同じである。電荷電圧変換部
３０としては、フローティング・ディフュージョン・ア
ンプ構成のものに限定されるものではなく、フローティ
ングゲート構成のものなどであっても良い。
グ回路は、第１の実施例の場合と同様に、ＣＣＤリニア
センサやＣＣＤエリアセンサ等の固体撮像装置における
電荷転送レジスタやＣＣＤ遅延素子などの電荷転送装置
１００において、例えばフローティング・ディフュージ
ョン・アンプ構成の電荷電圧変換部のリセットゲートを
駆動するためのφｒｓドライバ１０として用いられる。
その適用例の構成を図８に示す。電荷電圧変換部３０の
構成は、図２の場合と全く同じである。電荷電圧変換部
３０としては、フローティング・ディフュージョン・ア
ンプ構成のものに限定されるものではなく、フローティ
ングゲート構成のものなどであっても良い。
【００３０】上述したように、電荷電圧変換部３０のリ
セットゲート３４を駆動するφｒｓドライバ１０におい
て、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間にＮ‐ＭＯＳトラン
ジスタＱ１５を接続し、そのゲートに所定の電位を印加
するようにしたことにより、Ｎ‐ＭＯＳトランジスタＱ
１５が定電流源として働くことになるため、図９（ａ）
に実線で示すように、リセットパルスφｒｓの立ち下が
り側の時間のみをコントロールでき、しかもリニアに立
ち下げることができる。すなわち、当該定電流源は、リ
セットパルスφｒｓの立ち下がりの変動に作用してその
変動の完了までの時間を長くするための波形整形手段と
して機能する。
セットゲート３４を駆動するφｒｓドライバ１０におい
て、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間にＮ‐ＭＯＳトラン
ジスタＱ１５を接続し、そのゲートに所定の電位を印加
するようにしたことにより、Ｎ‐ＭＯＳトランジスタＱ
１５が定電流源として働くことになるため、図９（ａ）
に実線で示すように、リセットパルスφｒｓの立ち下が
り側の時間のみをコントロールでき、しかもリニアに立
ち下げることができる。すなわち、当該定電流源は、リ
セットパルスφｒｓの立ち下がりの変動に作用してその
変動の完了までの時間を長くするための波形整形手段と
して機能する。
【００３１】このように、リセットパルスφｒｓの立ち
下がりをなまらせることにより、図９（ｂ）から明らか
なように、リセットパルスφｒｓの立ち下がり時（オフ
時）において、リセットドレイン３３とリセットゲート
３４との間の寄生容量に起因する容量結合によるカップ
リングを低減でき、しかもスレッシュホールドレベルＶ
ｔｈに変動があっても、リセットパルスφｒｓの立ち下
がりの傾きが一定であるため、Ｖｔｈ変動によってカッ
プリングおよびノイズが変わることはない。
下がりをなまらせることにより、図９（ｂ）から明らか
なように、リセットパルスφｒｓの立ち下がり時（オフ
時）において、リセットドレイン３３とリセットゲート
３４との間の寄生容量に起因する容量結合によるカップ
リングを低減でき、しかもスレッシュホールドレベルＶ
ｔｈに変動があっても、リセットパルスφｒｓの立ち下
がりの傾きが一定であるため、Ｖｔｈ変動によってカッ
プリングおよびノイズが変わることはない。
【００３２】そして、ＣＣＤ出力波形におけるリセット
パルスφｒｓのカップリング部分が減ることで、信号レ
ベル（動作点）が容易に判断できるため、フローティン
グ・ディフュージョン３２の後段に接続される出力回路
の設計が簡単にできるようになる。また、Ｎ‐ＭＯＳト
ランジスタＱ１５のゲート電圧を変えたり、Ｎ‐ＭＯＳ
トランジスタＱ１５のチャネル長やチャネル幅を変える
ことで、リセットパルスφｒｓの立ち下がりにおいて、
所望の立ち下がりスピードを設定することができる。
パルスφｒｓのカップリング部分が減ることで、信号レ
ベル（動作点）が容易に判断できるため、フローティン
グ・ディフュージョン３２の後段に接続される出力回路
の設計が簡単にできるようになる。また、Ｎ‐ＭＯＳト
ランジスタＱ１５のゲート電圧を変えたり、Ｎ‐ＭＯＳ
トランジスタＱ１５のチャネル長やチャネル幅を変える
ことで、リセットパルスφｒｓの立ち下がりにおいて、
所望の立ち下がりスピードを設定することができる。
【００３３】図１０は、例えばオートフォーカスのモニ
ターセンサ（露光センサ）として用いられるダイオード
センサのリセット駆動に適用された第２の実施例の適用
例を示す構成図であり、図中、図８と同等部分には同一
符号を付して示してある。図１０において、ダイオード
センサ４０は、Ｐ−型不純物領域４１の表面側に形成さ
れたＮ＋型不純物領域４２と、このＮ＋型不純物領域４
２の横にＮ型不純物領域４３を挟んで形成されたＮ＋型
不純物領域４４と、Ｎ型不純物領域４３の上方に配され
たリセットゲート４５とからなり、Ｎ＋型不純物領域４
４が電源Ｖｄｄに接続され、リセットゲート４５にリセ
ットパルスφＳＲＳが印加される一種のスイッチングト
ランジスタ（ＭＯＳトランジスタ）構成となっている。
ターセンサ（露光センサ）として用いられるダイオード
センサのリセット駆動に適用された第２の実施例の適用
例を示す構成図であり、図中、図８と同等部分には同一
符号を付して示してある。図１０において、ダイオード
センサ４０は、Ｐ−型不純物領域４１の表面側に形成さ
れたＮ＋型不純物領域４２と、このＮ＋型不純物領域４
２の横にＮ型不純物領域４３を挟んで形成されたＮ＋型
不純物領域４４と、Ｎ型不純物領域４３の上方に配され
たリセットゲート４５とからなり、Ｎ＋型不純物領域４
４が電源Ｖｄｄに接続され、リセットゲート４５にリセ
ットパルスφＳＲＳが印加される一種のスイッチングト
ランジスタ（ＭＯＳトランジスタ）構成となっている。
【００３４】このように、ダイオードセンサ４０をリセ
ット駆動するφＳＲＳドライバ５０に第２の実施例に係
るスイッチング回路を適用することにより、図１１に示
すように、リセットパルスφＳＲＳの立ち下がり時間を
大きく、しかもリニアに立ち下げることができるので、
リセットパルスφＳＲＳの立ち下がり時（オフ時）にお
いて、Ｎ＋型不純物領域４４とリセットゲート４５との
間の寄生容量に起因する容量結合によるカップリングを
低減でき、しかもスレッシュホールドレベルＶｔｈに変
動があっても、リセットパルスφＳＲＳの立ち下がりの
傾きが一定であるため、Ｖｔｈ変動によってカップリン
グおよびノイズが変わることはない。
ット駆動するφＳＲＳドライバ５０に第２の実施例に係
るスイッチング回路を適用することにより、図１１に示
すように、リセットパルスφＳＲＳの立ち下がり時間を
大きく、しかもリニアに立ち下げることができるので、
リセットパルスφＳＲＳの立ち下がり時（オフ時）にお
いて、Ｎ＋型不純物領域４４とリセットゲート４５との
間の寄生容量に起因する容量結合によるカップリングを
低減でき、しかもスレッシュホールドレベルＶｔｈに変
動があっても、リセットパルスφＳＲＳの立ち下がりの
傾きが一定であるため、Ｖｔｈ変動によってカップリン
グおよびノイズが変わることはない。
【００３５】図１２は、サンプルホールド回路のサンプ
リング駆動に適用された第２の実施例の適用例を示す構
成図であり、図中、図８と同等部分には同一符号を付し
て示してある。図１２において、サンプルホールド回路
６０は、２段のソースフォロワからなる前段のバッファ
６１と、１段のソースフォロワからなる後段のバッファ
６２と、バッファ６１の出力端にドレインが接続されか
つバッファ６２の入力端にソースが接続されたスイッチ
ングトランジスタであるホールドトランジスタ（Ｎ‐Ｍ
ＯＳトランジスタ）６３と、このホールドトランジスタ
６３のソースと接地間に接続されたホールド容量６４と
からなり、ホールドトランジスタ６３のゲートにサンプ
ルホールドパルスφＳＨが印加されることで、入力信号
Ｖｉｎのピーク値をホールドする回路構成となってい
る。
リング駆動に適用された第２の実施例の適用例を示す構
成図であり、図中、図８と同等部分には同一符号を付し
て示してある。図１２において、サンプルホールド回路
６０は、２段のソースフォロワからなる前段のバッファ
６１と、１段のソースフォロワからなる後段のバッファ
６２と、バッファ６１の出力端にドレインが接続されか
つバッファ６２の入力端にソースが接続されたスイッチ
ングトランジスタであるホールドトランジスタ（Ｎ‐Ｍ
ＯＳトランジスタ）６３と、このホールドトランジスタ
６３のソースと接地間に接続されたホールド容量６４と
からなり、ホールドトランジスタ６３のゲートにサンプ
ルホールドパルスφＳＨが印加されることで、入力信号
Ｖｉｎのピーク値をホールドする回路構成となってい
る。
【００３６】このように、サンプルホールド回路６０を
サンプリング駆動するφＳＨドライバ７０に第２の実施
例に係るスイッチング回路を適用することにより、サン
プルホールドパルスφＳＨの立ち下がり時間を大きく、
しかもリニアに立ち下げることができるので、サンプル
ホールドパルスφＳＨの立ち下がり時におけるカップリ
ングを低減でき、Ｓ／Ｈカップリングの少ない出力波形
を得ることができる。したがって、このサンプルホール
ド回路６０を例えば図１７に示すＣＣＤリニアセンサ１
７０の出力回路の一部として用いることで、後段の信号
処理、例えばＡＤコンバータ１８２（図１７参照）のタ
イミングを正確に合わせる必要がなくなるため、設計が
楽になる。
サンプリング駆動するφＳＨドライバ７０に第２の実施
例に係るスイッチング回路を適用することにより、サン
プルホールドパルスφＳＨの立ち下がり時間を大きく、
しかもリニアに立ち下げることができるので、サンプル
ホールドパルスφＳＨの立ち下がり時におけるカップリ
ングを低減でき、Ｓ／Ｈカップリングの少ない出力波形
を得ることができる。したがって、このサンプルホール
ド回路６０を例えば図１７に示すＣＣＤリニアセンサ１
７０の出力回路の一部として用いることで、後段の信号
処理、例えばＡＤコンバータ１８２（図１７参照）のタ
イミングを正確に合わせる必要がなくなるため、設計が
楽になる。
【００３７】図１３は、クランプ回路のクランプ駆動に
適用された第２の実施例の適用例を示す構成図であり、
図中、図８と同等部分には同一符号を付して示してあ
る。図１３において、クランプ回路８０は、２段のソー
スフォロワからなる前段のバッファ８１と、１段のソー
スフォロワからなる後段のバッファ８２と、バッファ８
１の出力端に一端が接続されかつバッファ８２の入力端
に他端が接続されたクランプ容量８３と、基準電位Ｖｒ
ｅｆが印加される端子８４にドレインが接続されかつク
ランプ容量８３の他端にソースが接続されたスイッチン
グトランジスタであるクランプトランジスタ（Ｎ‐ＭＯ
Ｓトランジスタ）８５とからなり、クランプトランジス
タ８５のゲートにクランプパルスφＣＬＰが印加される
ことで、入力信号Ｖｉｎの直流成分を基準電位Ｖｒｅｆ
へクランプする回路構成となっている。
適用された第２の実施例の適用例を示す構成図であり、
図中、図８と同等部分には同一符号を付して示してあ
る。図１３において、クランプ回路８０は、２段のソー
スフォロワからなる前段のバッファ８１と、１段のソー
スフォロワからなる後段のバッファ８２と、バッファ８
１の出力端に一端が接続されかつバッファ８２の入力端
に他端が接続されたクランプ容量８３と、基準電位Ｖｒ
ｅｆが印加される端子８４にドレインが接続されかつク
ランプ容量８３の他端にソースが接続されたスイッチン
グトランジスタであるクランプトランジスタ（Ｎ‐ＭＯ
Ｓトランジスタ）８５とからなり、クランプトランジス
タ８５のゲートにクランプパルスφＣＬＰが印加される
ことで、入力信号Ｖｉｎの直流成分を基準電位Ｖｒｅｆ
へクランプする回路構成となっている。
【００３８】このように、クランプ回路８０をクランプ
駆動するφＣＬＰドライバ９０に第２の実施例に係るス
イッチング回路を適用することにより、クランプパルス
φＣＬＰの立ち下がり時間を大きく、しかもリニアに立
ち下げることができるので、クランプパルスφＣＬＰの
立ち下がり時におけるカップリングを低減できる。した
がって、クランプした際の直流成分の基準電位Ｖｒｅｆ
からのずれが小さくなるため、後段の信号処理のための
回路の設計が楽になる。
駆動するφＣＬＰドライバ９０に第２の実施例に係るス
イッチング回路を適用することにより、クランプパルス
φＣＬＰの立ち下がり時間を大きく、しかもリニアに立
ち下げることができるので、クランプパルスφＣＬＰの
立ち下がり時におけるカップリングを低減できる。した
がって、クランプした際の直流成分の基準電位Ｖｒｅｆ
からのずれが小さくなるため、後段の信号処理のための
回路の設計が楽になる。
【００３９】なお、上述した第２の実施例およびその適
用例では、２段目のＣ‐ＭＯＳインバータ１２のＮ‐Ｍ
ＯＳトランジスタＱ１４のソースと接地間にＮ‐ＭＯＳ
トランジスタＱ１５を追加し、このＮ‐ＭＯＳトランジ
スタＱ１５のゲートに所定の電位を印加することでリセ
ットパルスφｒｓの立ち下がりをなまらせる構成とした
が、Ｎ‐ＭＯＳトランジスタＱ１５のソース側の電位を
接地レベルではなく、接地レベルよりも高くかつ電源Ｖ
ｄｄの電圧レベルよりも低い電位レベルＶｃｃに設定す
ることによってリセットパルスφｒｓ，φＳＲＳ、サン
プルホールドパルスφＳＨあるいはクランプパルスφＣ
ＬＰそのものの振幅を小さくする技術との組合せで用い
ることで、カップリングをより低減できることになる。
用例では、２段目のＣ‐ＭＯＳインバータ１２のＮ‐Ｍ
ＯＳトランジスタＱ１４のソースと接地間にＮ‐ＭＯＳ
トランジスタＱ１５を追加し、このＮ‐ＭＯＳトランジ
スタＱ１５のゲートに所定の電位を印加することでリセ
ットパルスφｒｓの立ち下がりをなまらせる構成とした
が、Ｎ‐ＭＯＳトランジスタＱ１５のソース側の電位を
接地レベルではなく、接地レベルよりも高くかつ電源Ｖ
ｄｄの電圧レベルよりも低い電位レベルＶｃｃに設定す
ることによってリセットパルスφｒｓ，φＳＲＳ、サン
プルホールドパルスφＳＨあるいはクランプパルスφＣ
ＬＰそのものの振幅を小さくする技術との組合せで用い
ることで、カップリングをより低減できることになる。
【００４０】また、第２の実施例では、追加したＮ‐Ｍ
ＯＳトランジスタＱ１５にゲート電圧を与える抵抗Ｒ
１，Ｒ２をオンチップ化するとしたが、図１４に示すよ
うに、Ｎ‐ＭＯＳトランジスタＱ１５のゲート端子１４
を設け、このゲート端子１４を介してＮ‐ＭＯＳトラン
ジスタＱ１５にゲート電圧Ｖｇを与えるようにすること
により、リセットパルスφｒｓの立ち下がり時間を外部
からコントロールすることが可能となる。抵抗Ｒ１，Ｒ
２を可変抵抗として外部に設けるようにしても、リセッ
トパルスφｒｓの立ち下がり時間を外部からコントロー
ルすることが可能である。
ＯＳトランジスタＱ１５にゲート電圧を与える抵抗Ｒ
１，Ｒ２をオンチップ化するとしたが、図１４に示すよ
うに、Ｎ‐ＭＯＳトランジスタＱ１５のゲート端子１４
を設け、このゲート端子１４を介してＮ‐ＭＯＳトラン
ジスタＱ１５にゲート電圧Ｖｇを与えるようにすること
により、リセットパルスφｒｓの立ち下がり時間を外部
からコントロールすることが可能となる。抵抗Ｒ１，Ｒ
２を可変抵抗として外部に設けるようにしても、リセッ
トパルスφｒｓの立ち下がり時間を外部からコントロー
ルすることが可能である。
【００４１】図１５は、第２の実施例の他の変形例を示
す回路図であり、図中、図７と同等部分には同一符号を
付して示してある。この変形例では、２段目のＣ‐ＭＯ
Ｓインバータ１２のＮ‐ＭＯＳトランジスタＱ１４のソ
ースと接地間に接続するＮ‐ＭＯＳトランジスタＱ１
５′として、デプレッション型のＭＯＳトランジスタを
用いた構成となっている。デプレッション型ＭＯＳトラ
ンジスタは、ゲートに電圧を加えなくてもドレイン電流
が流れるタイプのＭＯＳトランジスタであり、リセット
パルスφｒｓの立ち下がりの変動に作用してその変動の
完了までの時間を長くするための波形整形手段として機
能する。したがって、Ｎ‐ＭＯＳトランジスタＱ１５′
のゲートを接地レベルとすれば良いため、ゲート電圧を
発生するための専用の手段を設ける必要がなく、しかも
電源Ｖｄｄの電圧変動が生じても、リセットパルスφｒ
ｓの立ち下がり時間がその変動の影響を受けることもな
い。
す回路図であり、図中、図７と同等部分には同一符号を
付して示してある。この変形例では、２段目のＣ‐ＭＯ
Ｓインバータ１２のＮ‐ＭＯＳトランジスタＱ１４のソ
ースと接地間に接続するＮ‐ＭＯＳトランジスタＱ１
５′として、デプレッション型のＭＯＳトランジスタを
用いた構成となっている。デプレッション型ＭＯＳトラ
ンジスタは、ゲートに電圧を加えなくてもドレイン電流
が流れるタイプのＭＯＳトランジスタであり、リセット
パルスφｒｓの立ち下がりの変動に作用してその変動の
完了までの時間を長くするための波形整形手段として機
能する。したがって、Ｎ‐ＭＯＳトランジスタＱ１５′
のゲートを接地レベルとすれば良いため、ゲート電圧を
発生するための専用の手段を設ける必要がなく、しかも
電源Ｖｄｄの電圧変動が生じても、リセットパルスφｒ
ｓの立ち下がり時間がその変動の影響を受けることもな
い。
【００４２】図１６は、第２の実施例のさらに他の変形
例を示す回路図であり、図中、図７と同等部分には同一
符号を付して示してある。この変形例では、２段目のＣ
‐ＭＯＳインバータ１２のＰ‐ＭＯＳトランジスタＱ１
３のソースと電源Ｖｄｄとの間にＰ‐ＭＯＳトランジス
タＱ１６を接続し、そのゲート電圧として抵抗Ｒ１，Ｒ
２による分圧電圧を与える構成となっている。このＰ‐
ＭＯＳトランジスタＱ１６は、第２の実施例におけるＮ
‐ＭＯＳトランジスタＱ１５と同様に電流源として働
き、リセットパルスφｒｓの立ち上がりの変動に作用し
てその変動の完了までの時間を長くするための波形整形
手段として機能する。これによれば、リセットパルスφ
ｒｓの立ち上がり時間のみを大きく設定できるので、そ
の駆動対象のトランジスタがＰ‐ＭＯＳトランジスタの
場合に適用することで、φｒｓカップリングを低減でき
ることになる。
例を示す回路図であり、図中、図７と同等部分には同一
符号を付して示してある。この変形例では、２段目のＣ
‐ＭＯＳインバータ１２のＰ‐ＭＯＳトランジスタＱ１
３のソースと電源Ｖｄｄとの間にＰ‐ＭＯＳトランジス
タＱ１６を接続し、そのゲート電圧として抵抗Ｒ１，Ｒ
２による分圧電圧を与える構成となっている。このＰ‐
ＭＯＳトランジスタＱ１６は、第２の実施例におけるＮ
‐ＭＯＳトランジスタＱ１５と同様に電流源として働
き、リセットパルスφｒｓの立ち上がりの変動に作用し
てその変動の完了までの時間を長くするための波形整形
手段として機能する。これによれば、リセットパルスφ
ｒｓの立ち上がり時間のみを大きく設定できるので、そ
の駆動対象のトランジスタがＰ‐ＭＯＳトランジスタの
場合に適用することで、φｒｓカップリングを低減でき
ることになる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
信号又は信号の直流成分を保持する保持手段と、この保
持手段に信号又は信号の直流成分を保持させるための駆
動をなすスイッチングトランジスタとを備えたスイッチ
ング回路において、スイッチングトランジスタのゲート
に印加する駆動パルスの立ち下がりの変動に作用し該変
動の完了までの時間を長くするようにしたので、容量結
合によるカップリングを低減できることになる。また、
駆動対象のトランジスタがＰ−ＭＯＳトランジスタの場
合は該駆動パルスの立ち上がりのみの変動に作用し該変
動の完了までの時間を長くするようにすることで、同様
の効果を得ることができる。
信号又は信号の直流成分を保持する保持手段と、この保
持手段に信号又は信号の直流成分を保持させるための駆
動をなすスイッチングトランジスタとを備えたスイッチ
ング回路において、スイッチングトランジスタのゲート
に印加する駆動パルスの立ち下がりの変動に作用し該変
動の完了までの時間を長くするようにしたので、容量結
合によるカップリングを低減できることになる。また、
駆動対象のトランジスタがＰ−ＭＯＳトランジスタの場
合は該駆動パルスの立ち上がりのみの変動に作用し該変
動の完了までの時間を長くするようにすることで、同様
の効果を得ることができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例の適用例を示す構成図である。
【図３】第１の実施例に係る波形図である。
【図４】ＦＤ部分の断面ポテンシャル図である。
【図５】第１の実施例の変形例を示す回路図である。
【図６】第１の実施例の参考例を示す回路図である。
【図７】本発明の第２の実施例を示す回路図である。
【図８】第２の実施例の適用例１を示す構成図である。
【図９】適用例１に係る波形図である。
【図１０】第２の実施例の適用例２を示す構成図であ
る。
る。
【図１１】適用例２に係る波形図である。
【図１２】第２の実施例の適用例３を示す回路図であ
る。
る。
【図１３】第２の実施例の適用例４を示す回路図であ
る。
る。
【図１４】第２の実施例の変形例１を示す回路図であ
る。
る。
【図１５】第２の実施例の変形例２を示す回路図であ
る。
る。
【図１６】第２の実施例の変形例３を示す回路図であ
る。
る。
【図１７】ＣＣＤリニアセンサの構成図である。
【図１８】電荷電圧変換部の周辺部の構成図である。
【図１９】Ｓ／Ｈなしの場合のＣＣＤ出力の波形図であ
る。
る。
【図２０】Ｓ／Ｈありの場合のＣＣＤ出力の波形図であ
る。
る。
【図２１】従来の回路例１の回路図である。
【図２２】従来の回路例２の回路図である。
【図２３】従来例に係る波形図である。
【図２４】ＦＤ付近の断面ポテンシャル図である。
１０ φｒｓドライバ １１ １段目のＣ‐ＭＯＳインバータ １２ ２段目のＣ‐ＭＯＳインバータ ２０ タイミング発生回路 ３０ 電荷電圧変換部 ３２ フローティング・ディフュージョン（ＦＤ） ３３ リセットドレイン（ＲＤ） ３４ リセットゲート（ＲＧ） ４０ ダイオードセンサ ５０ φＳＲＳドライバ ６０ サンプルホールド回路 ６３ ホールドトランジスタ ６４ ホールド容量 ７０ φＳＨドライバ ８０ クランプ回路 ８３ クランプ容量 ８５ クランプトランジスタ ９０ φＣＬＰドライバ １００ 電荷転送装置
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/339 H01L 27/148 H01L 29/762 H03M 1/66 H04N 5/335
Claims (12)
- 【請求項１】 信号又は信号の直流成分を保持する保持
手段と、 前記保持手段を駆動するスイッチングトランジスタと、 前記スイッチングトランジスタのゲートに印加する駆動
パルスの立ち下がりの変動に作用し該変動の完了までの
時間を長くする波形整形手段とを具備することを特徴と
するスイッチング回路。 - 【請求項２】 前記保持手段は、信号電荷を電圧に変換
する浮遊容量であることを特徴とする請求項１記載のス
イッチング回路。 - 【請求項３】 前記保持手段は、光電変換するダイオー
ドセンサのセンサ容量であることを特徴とする請求項１
記載のスイッチング回路。 - 【請求項４】 前記保持手段は、信号をホールドするホ
ールド容量であることを特徴とする請求項１記載のスイ
ッチング回路。 - 【請求項５】 前記保持手段は、信号の直流成分を所定
の電位へクランプするクランプ容量であることを特徴と
する請求項１記載のスイッチング回路。 - 【請求項６】 前記波形整形手段は、抵抗素子であるこ
とを特徴とする請求項１記載のスイッチング回路。 - 【請求項７】 前記波形整形手段は、定電流源であるこ
とを特徴とする請求項１記載のスイッチング回路。 - 【請求項８】 信号又は信号の直流成分を保持する保持
手段と、 前記保持手段に信号又は信号の直流成分を保持させるた
めの駆動をなすＰ−ＭＯＳトランジスタからなるスイッ
チングトランジスタと、 前記スイッチングトランジスタのゲートに印加する駆動
パルスの立ち上がりのみの変動に作用し該変動の完了ま
での時間を長くする波形整形手段と を具備することを特
徴とするスイッチング回路。 - 【請求項９】 信号電荷を転送する電荷転送部と、前記
電荷転送部によって転送された信号電荷を電圧に変換す
る電荷電圧変換部と、前記電荷電圧変換部に対してその
浮遊容量を所定の電位にリセットするリセットパルスを
供給するドライバとを備えた電荷転送装置であって、 前記ドライバは、前記リセットパルスの立ち下がりの変
動に作用し該変動の完了までの時間を長くする波形整形
手段を有することを特徴とする電荷転送装置。 - 【請求項１０】 前記波形整形手段は、抵抗素子である
ことを特徴とする請求項９記載の電荷転送装置。 - 【請求項１１】 前記波形整形手段は、定電流源である
ことを特徴とする請求項９記載の電荷転送装置。 - 【請求項１２】 信号電荷を転送する電荷転送部と、前
記電荷転送部によって転送された信号電荷を電圧に変換
する電荷電圧変換部と、前記電荷電圧変換部に対してそ
の浮遊容量を所定の電位にリセットするリセットパルス
を供給するドライバとを備えた電荷転送装置であって、 前記電荷電圧変換部の前記リセットパルスによる駆動対
象がＰ−ＭＯＳトランジスタであり、 前記ドライバは、前記リセットパルスの立ち上がりのみ
の変動に作用し該変動の完了までの時間を長くする波形
整形手段を有することを特徴とする電荷転送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06034195A JP3309630B2 (ja) | 1995-03-20 | 1995-03-20 | スイッチング回路およびこれを用いた電荷転送装置 |
| CA002171604A CA2171604C (en) | 1995-03-20 | 1996-03-12 | Switching circuit and charge transfer device using same |
| EP96104156A EP0734026B1 (en) | 1995-03-20 | 1996-03-15 | Switching circuit and charge transfer device using same |
| DE69624524T DE69624524T2 (de) | 1995-03-20 | 1996-03-15 | Umschaltungsschaltkreis und Ladungsverschiebeanordnung unter Anwendung derselben |
| US08/617,565 US5907357A (en) | 1995-03-20 | 1996-03-19 | Switching circuit and charge transfer device using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06034195A JP3309630B2 (ja) | 1995-03-20 | 1995-03-20 | スイッチング回路およびこれを用いた電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264757A JPH08264757A (ja) | 1996-10-11 |
| JP3309630B2 true JP3309630B2 (ja) | 2002-07-29 |
Family
ID=13139375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06034195A Expired - Lifetime JP3309630B2 (ja) | 1995-03-20 | 1995-03-20 | スイッチング回路およびこれを用いた電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5907357A (ja) |
| EP (1) | EP0734026B1 (ja) |
| JP (1) | JP3309630B2 (ja) |
| CA (1) | CA2171604C (ja) |
| DE (1) | DE69624524T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3529022B2 (ja) * | 1998-01-30 | 2004-05-24 | シャープ株式会社 | 電荷転送素子 |
| JPH11331484A (ja) * | 1998-05-12 | 1999-11-30 | Sony Corp | 固体撮像装置 |
| JP3871439B2 (ja) * | 1998-06-05 | 2007-01-24 | 松下電器産業株式会社 | 固体撮像装置およびその駆動方法 |
| US6972794B1 (en) * | 1999-06-15 | 2005-12-06 | Micron Technology, Inc. | Dual sensitivity image sensor |
| WO2000078034A2 (en) * | 1999-06-15 | 2000-12-21 | Photobit Corporation | Dual sensitivity image sensor |
| JP3750502B2 (ja) * | 2000-08-03 | 2006-03-01 | ソニー株式会社 | 固体撮像装置およびカメラシステム |
| JP2002330346A (ja) * | 2001-05-02 | 2002-11-15 | Fujitsu Ltd | Ｃｍｏｓセンサ回路 |
| US6795117B2 (en) * | 2001-11-06 | 2004-09-21 | Candela Microsystems, Inc. | CMOS image sensor with noise cancellation |
| JP4120453B2 (ja) | 2003-04-18 | 2008-07-16 | ソニー株式会社 | 固体撮像装置とその駆動制御方法 |
| US7349019B2 (en) | 2003-07-30 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device, camera, power supply device and method thereof |
| JP4932415B2 (ja) | 2006-09-29 | 2012-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI749346B (zh) * | 2006-09-29 | 2021-12-11 | 日商半導體能源研究所股份有限公司 | 顯示裝置和電子裝置 |
| JP4674589B2 (ja) * | 2007-02-05 | 2011-04-20 | ソニー株式会社 | 固体撮像装置および撮像装置 |
| JP5262512B2 (ja) * | 2008-09-25 | 2013-08-14 | ソニー株式会社 | 撮像素子およびその制御方法並びにカメラ |
| US8963904B2 (en) | 2010-03-22 | 2015-02-24 | Apple Inc. | Clock feedthrough and crosstalk reduction method |
| US8742822B2 (en) | 2012-08-16 | 2014-06-03 | Kabushiki Kaisha Toshiba | Level shift circuit |
| US10547806B2 (en) * | 2016-04-14 | 2020-01-28 | Sony Corporation | Solid-state imaging element, method for operating solid-state imaging element, imaging device, and electronic equipment |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0031583B1 (en) * | 1979-12-26 | 1988-08-17 | Kabushiki Kaisha Toshiba | A driver circuit for charge coupled device |
| JPS56164681A (en) * | 1980-05-22 | 1981-12-17 | Matsushita Electronics Corp | Solidstate image pick-up device |
| JP2564272B2 (ja) * | 1986-03-14 | 1996-12-18 | 株式会社日立製作所 | 固体撮像装置の信号読み出し装置 |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4999676A (en) * | 1989-03-27 | 1991-03-12 | Casio Computer Co., Ltd. | Image forming apparatus having common signal lines |
| JPH05242674A (ja) * | 1992-02-28 | 1993-09-21 | Hitachi Ltd | 半導体集積回路装置 |
-
1995
- 1995-03-20 JP JP06034195A patent/JP3309630B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-12 CA CA002171604A patent/CA2171604C/en not_active Expired - Fee Related
- 1996-03-15 EP EP96104156A patent/EP0734026B1/en not_active Expired - Lifetime
- 1996-03-15 DE DE69624524T patent/DE69624524T2/de not_active Expired - Lifetime
- 1996-03-19 US US08/617,565 patent/US5907357A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5907357A (en) | 1999-05-25 |
| EP0734026A2 (en) | 1996-09-25 |
| EP0734026B1 (en) | 2002-10-30 |
| DE69624524D1 (de) | 2002-12-05 |
| JPH08264757A (ja) | 1996-10-11 |
| EP0734026A3 (en) | 1999-03-17 |
| CA2171604A1 (en) | 1996-09-21 |
| CA2171604C (en) | 2006-10-03 |
| DE69624524T2 (de) | 2003-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3309630B2 (ja) | スイッチング回路およびこれを用いた電荷転送装置 | |
| EP1515540B1 (en) | Semiconductor device, and control method and device for driving unit component of semiconductor device | |
| US5933188A (en) | Photoelectric conversion apparatus and method with reset | |
| JP3031367B1 (ja) | イメージセンサ | |
| US20070222881A1 (en) | Cmos image sensor with active reset and 4-transistor pixels | |
| US6323479B1 (en) | Sensor pixel with linear and logarithmic response | |
| JP2007281540A (ja) | 物理量分布検出装置および撮像装置 | |
| US7215369B2 (en) | Compact pixel reset circuits using reversed current readout | |
| KR19990083112A (ko) | 코릴레이트된 이중 샘플링 유닛을 구비하는 씨모스 이미저 및 그 제조 방법 | |
| JPH0951485A (ja) | 固体撮像素子 | |
| US5719626A (en) | Solid-state image pickup device | |
| US20020163584A1 (en) | CMOS sensor circuit having a voltage control circuit controlling a gate potential of a photodiode reset transistor to a potential other than power source potentials | |
| KR100342119B1 (ko) | 고체영상감지장치및그장치를사용하는바코드판독장치 | |
| US6862041B2 (en) | Circuit for processing charge detecting signal having FETS with commonly connected gates | |
| JPH0935492A (ja) | ピークホールド回路及びこれを有する固体撮像装置、並びにこれを搭載したカメラ | |
| JPH07322150A (ja) | 固体撮像装置 | |
| JP3596130B2 (ja) | 昇圧回路、これを搭載した固体撮像装置 | |
| KR100414862B1 (ko) | 스위칭회로및이것을사용한전하전송장치 | |
| JPH1032325A (ja) | スイッチング回路およびこれを用いた電荷転送装置 | |
| US6822212B2 (en) | Photoelectric device having noise reduction circuitry | |
| JP3409526B2 (ja) | アナログスイッチ回路 | |
| JP7292054B2 (ja) | 画素信号読み出し回路および積層型固体撮像装置 | |
| US5731833A (en) | Solid-state image pick-up device with reference level clamping and image pick-up apparatus using the same | |
| JPS5822902B2 (ja) | 固体撮像装置 | |
| JPH0723298A (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120524 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120524 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130524 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |