JP3309592B2 - Display device drive circuit - Google Patents
Display device drive circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、プラズマディスプレイ
パネル（ＰＤＰ）、液晶ディスプレイパネル（ＬＣＤ
Ｐ）などの表示装置において、レベル差の大きいエッジ
部分などにおける映像のメリハリを明確に表現するよう
にしたディスプレイ装置の駆動回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel (PDP) and a liquid crystal display panel (LCD).
The present invention relates to a driving circuit of a display device such as P) which clearly expresses sharpness of an image at an edge portion having a large level difference.
【０００２】[0002]
【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ表示装置が注目されている。このＰＤＰ表示装置の
駆動方式は、従来のＣＲＴ駆動方式とは全く異なってお
り、ディジタル化された映像入力信号による直接駆動方
式である。したがって、パネル面から発光される輝度階
調は、扱う信号のビット数によって定まる。ＰＤＰは基
本的特性の異なるＡＣ型とＤＣ型の２方式に分けられる
が、このうちＡＣ型ＰＤＰでは、輝度と寿命については
十分な特性が得られているが、階調表示に関しては、試
作レベルで最大６４階調表示までの報告しかなかった。
最近、アドレス・表示分離型駆動法（ＡＤＳサブフィー
ルド法）による将来の２５６階調の手法が提案されてい
る。2. Description of the Related Art Recently, as a thin and lightweight display device, P
Attention has been paid to DP display devices. The drive system of this PDP display device is completely different from the conventional CRT drive system, and is a direct drive system using digitized video input signals. Therefore, the luminance gradation emitted from the panel surface is determined by the number of bits of the signal to be handled. PDPs are classified into two types, AC type and DC type, which have different basic characteristics. Among them, the AC type PDP has sufficient characteristics in terms of luminance and life, but for gradation display, it has a prototype level. Reported only up to 64 gradation display.
Recently, a 256-gray scale method using a separate address / display driving method (ADS subfield method) has been proposed.
【０００３】これは、１フレームが、輝度の相対比１、
２、４、８、１６、３２、６４、１２８の８個のサブフ
ィールドで構成され、８画面の輝度の組み合わせで２５
６階調の表示を行う。それぞれのサブフィールドは、リ
フレッシュした１画面分のデータの書込みを行うアドレ
ス期間と、そのサブフィールドの輝度レベルを決めるサ
スティン期間で構成される。アドレス期間では、最初全
画面同時に各ピクセルに初期的に壁電荷が形成され、そ
の後サスティンパルスが全画面に与えられ表示を行う。
サブフィールドの明るさはサスティンパルスの数に比例
し、所定の輝度に設定される。このようにして２５６階
調表示が実現される。[0003] This is because one frame has a relative luminance ratio of 1,
It consists of eight subfields of 2, 4, 8, 16, 32, 64, and 128, and 25 combinations of luminance of eight screens
Display of 6 gradations is performed. Each subfield includes an address period in which data for one refreshed screen is written, and a sustain period for determining a luminance level of the subfield. In the address period, first, wall charges are initially formed on each pixel at the same time for the entire screen, and then a sustain pulse is applied to the entire screen to perform display.
The brightness of the subfield is proportional to the number of sustain pulses and is set to a predetermined brightness. In this way, 256 gradation display is realized.
【０００４】以上のようなＡＣ駆動方式では、階調数を
増やせば増やすほど、１フレーム期間内でパネルを点灯
発光させる準備期間としてのアドレス期間のビット数が
増加するため、発光期間としてのサスティン期間が相対
的に短くなり、最大輝度が低下する。このように、扱う
信号のビット数を増やせば、画質は向上するが、発光輝
度が低下し、逆に扱う信号のビット数を減らせば、発光
輝度が増加するが、階調表示が少なくなり、画質の低下
を招く。In the above-described AC driving method, as the number of gradations increases, the number of bits in an address period as a preparation period for lighting and emitting a panel within one frame period increases. The period becomes relatively short, and the maximum luminance decreases. In this way, if the number of bits of the signal to be handled is increased, the image quality is improved, but the light emission luminance is reduced. Conversely, if the number of bits of the signal to be handled is reduced, the light emission luminance is increased, but the gradation display is reduced, This leads to lower image quality.
【０００５】上述のような問題点を解決するため、誤差
拡散処理をするための回路が用いられている。この誤差
拡散処理は、擬似中間調を表現する処理であり、少ない
階調で濃淡を表現するために用いられるものである。こ
れを図４により説明すると、映像信号入力端子３０にｎ
ビットで量子化されて入力した信号を、ビット変換回路
３３でｍ（≦ｎ−１）ビットに変換して映像出力端子３
４からＰＤＰへ駆動信号として出力する。誤差検出回路
３５は、入力信号と出力信号の差を検出し、その誤差に
荷重回路４０、４１で重み付けをして誤差荷重信号を出
力する。In order to solve the above problems, a circuit for performing an error diffusion process is used. This error diffusion process is a process for expressing a pseudo halftone, and is used for expressing shading with a small number of gradations. This will be described with reference to FIG.
The input signal quantized by bits is converted into m (≦ n−1) bits by a bit conversion circuit 33,
4 to the PDP as a drive signal. The error detection circuit 35 detects a difference between the input signal and the output signal, weights the error by the weight circuits 40 and 41, and outputs an error load signal.
【０００６】そして、垂直方向加算回路３１、水平方向
加算回路３２によって誤差を組み入れて拡散させた拡散
出力信号をビット変換回路３３を経て映像出力端子３４
からＰＤＰへ駆動信号として出力する。このようにし
て、原映像入力信号を誤差の組み入れで拡散させ、か
つ、原映像入力信号よりも少ないビット数の信号によ
り、発光輝度が低下することなく、しかも、滑らかな応
答が得られる。[0006] A diffusion output signal obtained by incorporating and diffusing an error by a vertical direction addition circuit 31 and a horizontal direction addition circuit 32 passes through a bit conversion circuit 33 to a video output terminal 34.
To the PDP as a drive signal. In this way, the original video input signal is diffused by incorporating errors, and a signal having a smaller number of bits than the original video input signal can obtain a smooth response without lowering the light emission luminance.
【０００７】[0007]
【発明が解決しようとする課題】しかし、誤差拡散処理
は、このような利点だけでなく、特にレベル差の大きい
エッジ部分の暗部側では、ノイズが乗ったように見えて
しまうという問題があった。つまり、全体が明るい部分
での黒点はそれほど目立たないが、全体が暗い部分での
白点は目立って目障りとなる。However, the error diffusion processing has not only such an advantage but also a problem that noise appears on the dark side of an edge portion having a large level difference. . In other words, the black spots in the whole bright part are not so noticeable, but the white spots in the whole dark part are noticeable and annoying.
【０００８】本発明は、発光輝度レベル差の大きい部分
では、累積誤差が伝播しないようにして映像にメリハリ
を持たせるようにするための装置を提供することを目的
とするものである。It is an object of the present invention to provide an apparatus for preventing an accumulated error from propagating in a portion having a large difference in light emission luminance level so that an image is sharpened.
【０００９】[0009]
【問題を解決するための手段】本発明は、入力したｎビ
ットの原画素の映像信号に、誤差検出回路３５により検
出した再現誤差を加算して拡散出力信号を得、この拡散
出力信号をｍ（≦ｎ−１）ビットの信号に変換して表示
パネルへ出力する回路において、前記入力映像信号の輝
度レベル差に基づくエッジ成分を検出し、このエッジ成
分が予め設定した閾値以上のとき前記誤差検出回路３５
の誤差拡散をクリアする信号を出力するエッジ検出回路
１０を設けたことを特徴とするディスプレイ装置の駆動
回路である。According to the present invention, a diffused output signal is obtained by adding a reproduction error detected by an error detection circuit 35 to an input video signal of an n-bit original pixel, and this diffused output signal is converted to m. A circuit that converts the signal into a signal of (≦ n−1) bits and outputs the signal to a display panel, detects an edge component based on a difference in luminance level of the input video signal, and, when the edge component is equal to or greater than a predetermined threshold value, Detection circuit 35
Wherein the edge detection circuit 10 outputs a signal for clearing the error diffusion.
【００１０】[0010]
【作用】映像信号入力端子３０に入力した原映像入力信
号は、エッジ検出回路１０によりエッジ成分が検出され
る。エッジ成分がほとんど０に近いときは、誤差検出回
路３５により原映像入力信号を誤差を組み入れて拡散さ
せ、かつ、原映像入力信号よりも少ないビット数の信号
により、発光輝度が低下することなく、しかも、滑らか
な応答が得られる。エッジ成分が大きいとき、すなわち
輝度レベル差が大きい部分では、このレベル差の負、正
または絶対値と、閾値信号入力端子１１の閾値とが閾値
比較回路１９で比較され、閾値を超えると、誤差拡散ク
リア信号が出力する。したがって、この間、誤差検出回
路３５からの誤差検出出力レベルを０にして、累積誤差
を伝播せず、誤差拡散による暗部でのノイズがなくな
り、映像にメリハリができる。The edge component of the original video input signal input to the video signal input terminal 30 is detected by the edge detection circuit 10. When the edge component is almost zero, the error detection circuit 35 incorporates an error in the original video input signal and diffuses the signal, and the signal having a smaller number of bits than the original video input signal does not reduce the emission luminance. Moreover, a smooth response can be obtained. When the edge component is large, that is, in a portion where the luminance level difference is large, the negative, positive or absolute value of the level difference is compared with the threshold value of the threshold signal input terminal 11 by the threshold value comparing circuit 19. A diffusion clear signal is output. Accordingly, during this time, the error detection output level from the error detection circuit 35 is set to 0, the accumulated error is not propagated, noise in the dark part due to error diffusion is eliminated, and the image becomes sharp.
【００１１】[0011]
【実施例】以下、本発明の一実施例を図１ないし図３に
より説明する。なお、図４と同一部分は同一符号とす
る。図１において、３０は、ｎビットの原画素Ａ（ｉ，
ｊ）の映像信号入力端子で、この映像信号入力端子３０
には、本発明によるエッジ検出回路１０が接続されてい
る。このエッジ検出回路１０は、閾値信号入力端子１１
と映像信号出力端子２０と誤差拡散クリア信号出力端子
２１とを有する。前記映像信号出力端子２０は、垂直方
向加算回路３１および水平方向加算回路３２を経、さら
にビット変換回路３３でビット数を減らす処理をして映
像出力端子３４に接続される。前記垂直方向加算回路３
１と水平方向加算回路３２は再現誤差加算回路を構成し
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. The same parts as those in FIG. 4 are denoted by the same reference numerals. In FIG. 1, reference numeral 30 denotes an n-bit original pixel A (i,
j) The video signal input terminal 30
Is connected to the edge detection circuit 10 according to the present invention. The edge detection circuit 10 has a threshold signal input terminal 11
And a video signal output terminal 20 and an error diffusion clear signal output terminal 21. The video signal output terminal 20 passes through a vertical addition circuit 31 and a horizontal addition circuit 32, and is further processed by a bit conversion circuit 33 to reduce the number of bits, and is connected to a video output terminal 34. The vertical direction addition circuit 3
1 and the horizontal direction addition circuit 32 constitute a reproduction error addition circuit.
【００１２】前記水平方向加算回路３２の出力側には、
誤差検出回路３５が接続されている。この誤差検出回路
３５は、入力信号と出力信号の差を検出し、さらに、検
出された誤差検出信号に所定の重み付けをして誤差荷重
信号を出力する荷重回路４０、４１を具備している。こ
れら荷重回路４０、４１の係数は、一般的に和が１にな
るように設定される。On the output side of the horizontal adder circuit 32,
An error detection circuit 35 is connected. The error detection circuit 35 includes load circuits 40 and 41 for detecting a difference between the input signal and the output signal, and for weighting the detected error detection signal with a predetermined weight and outputting an error load signal. The coefficients of the load circuits 40 and 41 are generally set such that the sum is 1.
【００１３】前記誤差検出回路３５の荷重回路４０と４
１の出力側には、それぞれｈライン遅延回路３６とｄド
ット遅延回路３７を介して前記垂直方向加算回路３１と
水平方向加算回路３２とが結合している。前記ｈライン
遅延回路３６は、前記荷重回路４０から出力する誤差荷
重出力信号をｈライン遅延するもので、原画素Ａ（ｉ，
ｊ）よりｈライン前の画素についての再現誤差（例え
ば、ｈ＝１のときは１ラインだけ過去に生じた再現誤差
Ｅ（ｉ，ｊ−１））を出力し、前記ｄドット遅延回路３
７は、前記荷重回路４１から出力する誤差荷重出力信号
をｄドット遅延するもので、原画素Ａ（ｉ，ｊ）よりｄ
ドット前の画素についての再現誤差（例えば、ｄ＝１の
ときは１ドットだけ過去に生じた再現誤差Ｅ（ｉ−１，
ｊ））を出力する。The load circuits 40 and 4 of the error detection circuit 35
The output side of 1 is connected to the vertical direction addition circuit 31 and the horizontal direction addition circuit 32 via an h line delay circuit 36 and a d dot delay circuit 37, respectively. The h-line delay circuit 36 delays the error load output signal output from the load circuit 40 by h lines, and outputs the original pixel A (i,
j), a reproduction error (eg, a reproduction error E (i, j-1) generated in the past by one line when h = 1) for a pixel h lines before is output to the d-dot delay circuit 3.
Numeral 7 is a signal for delaying the error load output signal output from the load circuit 41 by d dots.
The reproduction error for the pixel before the dot (for example, when d = 1, the reproduction error E (i−1,
j)) is output.
【００１４】つぎに、本発明により付加されたエッジ検
出回路１０の詳細を図２に基づき説明する。この映像信
号入力端子３０には、例えば１ドット遅延する第１遅延
回路１２、第２遅延回路１３、第３遅延回路１４を順次
直列に接続して映像信号出力端子２０に接続される。前
記第１遅延回路１２、第２遅延回路１３、第３遅延回路
１４のそれぞれの出力側には、例えば−１／４の係数を
掛ける第１係数回路１５、＋１／２の係数を掛ける第２
係数回路１６、−１／４の係数を掛ける第３係数回路１
７が接続される。これらの係数の和は、０または０に近
い値になるように設定される。これら第１係数回路１
５、第２係数回路１６、第３係数回路１７の出力側に
は、加算回路１８が接続され、この加算回路１８の出力
側と前記閾値信号入力端子１１とが閾値比較回路１９に
接続され、この閾値比較回路１９の誤差拡散クリア信号
出力端子２１が前記誤差検出回路３５へ接続される。Next, the edge detection circuit 10 added according to the present invention will be described in detail with reference to FIG. The video signal input terminal 30 is connected to the video signal output terminal 20 by sequentially connecting, for example, a first delay circuit 12, a second delay circuit 13, and a third delay circuit 14 for delaying one dot. The output side of each of the first delay circuit 12, the second delay circuit 13, and the third delay circuit 14 has, for example, a first coefficient circuit 15 that multiplies a coefficient of −−１ and a second coefficient circuit that multiplies a coefficient of + ／.
Coefficient circuit 16, third coefficient circuit 1 for multiplying by a factor of ／
7 is connected. The sum of these coefficients is set to be 0 or a value close to 0. These first coefficient circuits 1
5, an output side of the second coefficient circuit 16 and the third coefficient circuit 17 is connected to an addition circuit 18, and an output side of the addition circuit 18 and the threshold signal input terminal 11 are connected to a threshold comparison circuit 19; The error diffusion clear signal output terminal 21 of the threshold comparison circuit 19 is connected to the error detection circuit 35.
【００１５】つぎに、本発明による回路の作用を図３に
基づき説明する。なお、信号は、すべてディジタルであ
るが、説明の都合上、アナログ表示としてある。映像信
号入力端子３０に入力した（ａ）に示すような原映像入
力信号は、第１遅延回路１２、第２遅延回路１３、第３
遅延回路１４でそれぞれ１ビットずつ遅延して（ｂ）に
示すような３ビット遅れの信号が映像信号出力端子２０
を経て垂直方向加算回路３１に送られる。なお、第２遅
延回路１３からの２ビット遅れの信号を映像信号出力端
子２０に取り出すようにしてもよい。Next, the operation of the circuit according to the present invention will be described with reference to FIG. The signals are all digital, but are shown as analog for convenience of explanation. The original video input signal as shown in (a) input to the video signal input terminal 30 is supplied to the first delay circuit 12, the second delay circuit 13,
The signal is delayed by one bit by the delay circuit 14 and delayed by 3 bits as shown in FIG.
Is sent to the vertical direction addition circuit 31 through Note that a signal delayed by 2 bits from the second delay circuit 13 may be taken out to the video signal output terminal 20.
【００１６】第１遅延回路１２で１ビット遅延した信号
は、第１係数回路１５で係数−１／４が掛けられ（ｃ）
のような信号となり、また、第２遅延回路１３でさらに
１ビット遅延した信号は、第２係数回路１６で係数＋１
／２が掛けられ（ｄ）のような信号となり、第３遅延回
路１４でさらに１ビット遅延した信号は、第３係数回路
１７で係数−１／４が掛けられ（ｅ）のような信号とな
る。これら（ｃ）（ｄ）（ｅ）の各出力が加算回路１８
で加算され、閾値比較回路１９で閾値信号入力端子１１
の閾値と比較される。The signal delayed by one bit in the first delay circuit 12 is multiplied by a coefficient − ／ in the first coefficient circuit 15 (c).
The signal delayed by one bit in the second delay circuit 13 is given by a coefficient +1 in the second coefficient circuit 16.
The signal delayed by one bit in the third delay circuit 14 is multiplied by a coefficient − ／ in the third coefficient circuit 17 to be a signal as shown in (e). Become. These outputs (c), (d), and (e) are added to the addition circuit 18.
At the threshold signal input terminal 11
Is compared with the threshold of
【００１７】１ビットずつ遅延した３つの信号（ｃ）
（ｄ）（ｅ）にほとんどレベルの差がなければ、加算回
路１８の出力は略０となる。この場合、図４と同様、誤
差検出回路３５が作動し、原映像入力信号を誤差を組み
入れて拡散させ、かつ、原映像入力信号よりも少ないビ
ット数の信号により、発光輝度が低下することなく、し
かも、滑らかな応答が得られる。Three signals (c) delayed by one bit
(D) If there is almost no level difference between (e) and (e), the output of the adder circuit 18 becomes substantially zero. In this case, as in FIG. 4, the error detection circuit 35 operates to diffuse the original video input signal by incorporating an error, and the signal having a smaller number of bits than the original video input signal does not reduce the emission luminance. Moreover, a smooth response can be obtained.
【００１８】ここで、ｔ１時に輝度レベルが０から１２
８に変化したものとする。すると、ｔ２時に第１係数回
路１５、第２係数回路１６、第３係数回路１７の３つの
信号（ｃ）（ｄ）（ｅ）は、それぞれ−３２、０、０と
なり、加算回路１８で加算した信号は（ｆ）のように−
３２となる。この（ｆ）の負、正または絶対値Ａと、閾
値信号入力端子１１の閾値Ｂとが閾値比較回路１９で比
較され、閾値Ｂを超えると、（ｇ）のように所定の誤差
拡散クリア信号が出力する。したがって、この間、誤差
検出回路３５からの誤差検出出力レベルを０にして、垂
直方向加算回路３１と水平方向加算回路３２への累積誤
差を伝播せず、誤差拡散による暗部でのノイズがなくな
り、映像にメリハリができる。Here, the luminance level is changed from 0 to 12 at t1.
It is assumed that the number has changed to 8. Then, at t2, the three signals (c), (d), and (e) of the first coefficient circuit 15, the second coefficient circuit 16, and the third coefficient circuit 17 become -32, 0, and 0, respectively, and are added by the addition circuit 18. The signal obtained is as shown in FIG.
It becomes 32. The negative, positive or absolute value A of this (f) is compared with the threshold B of the threshold signal input terminal 11 by a threshold comparator 19, and when the threshold B is exceeded, a predetermined error diffusion clear signal as shown in FIG. Output. Therefore, during this time, the error detection output level from the error detection circuit 35 is set to 0, and the accumulated error to the vertical direction addition circuit 31 and the horizontal direction addition circuit 32 is not propagated. Can be sharpened.
【００１９】[0019]
【００２０】前記実施例では、表示パネルがＰＤＰの場
合について説明したが、本発明はこれに限るものでな
く、ＰＤＰ以外の表示パネル（例えば、液晶ディスプレ
イパネル）の場合についても利用できる。In the above embodiment, the case where the display panel is a PDP has been described. However, the present invention is not limited to this, and the present invention can be used for a display panel other than the PDP (for example, a liquid crystal display panel).
【００２１】[0021]
【発明の効果】本発明は、上述のように、入力映像信号
の輝度レベル差に基づくエッジ成分を検出し、このエッ
ジ成分が予め設定した閾値以上のとき前記誤差検出回路
３５の誤差拡散をクリアする信号を出力するエッジ検出
回路１０を設けたので、誤差拡散処理の利点、すなわ
ち、原映像入力信号を誤差の組み入れで拡散させ、か
つ、原映像入力信号よりも少ないビット数の信号によ
り、発光輝度が低下することなく、しかも、滑らかな応
答が得られる、という特徴を生かしつつ、レベル差の大
きいエッジ部分の暗部側でのノイズが乗ったように見え
てしまうという問題点を解決して、全体が暗い部分での
白点による目障りをなくし、映像にメリハリを持たせる
ことができる。According to the present invention, as described above, the edge component based on the luminance level difference of the input video signal is detected, and when the edge component is equal to or larger than a predetermined threshold, the error diffusion of the error detection circuit 35 is cleared. The advantage of the error diffusion processing is that the original image input signal is diffused by incorporating errors, and the signal is emitted by a signal having a smaller number of bits than the original image input signal. By solving the problem that noise on the dark side of the edge part with a large level difference appears to be riding, while taking advantage of the feature that the brightness does not decrease and a smooth response is obtained, This eliminates the obstruction caused by white spots in dark areas, and allows the image to be sharpened.
【図１】本発明によるディスプレイ装置の駆動回路の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a driving circuit of a display device according to the present invention.
【図２】本発明によるディスプレイ装置の駆動回路に設
けたエッジ検出回路１０の詳細なブロック図である。FIG. 2 is a detailed block diagram of an edge detection circuit 10 provided in a drive circuit of a display device according to the present invention.
【図３】本発明のディスプレイ装置の駆動回路による作
用の説明図である。FIG. 3 is an explanatory diagram of an operation by a drive circuit of the display device of the present invention.
【図４】従来のディスプレイ装置の駆動回路のブロック
図である。FIG. 4 is a block diagram of a driving circuit of a conventional display device.
１０…エッジ検出回路、１１…閾値信号入力端子、１２
…第１遅延回路、１３…第２遅延回路、１４…第３遅延
回路、１５…第１係数回路、１６…第２係数回路、１７
…第３係数回路、１８…加算回路、１９…閾値比較回
路、２０…映像信号出力端子、２１…誤差拡散クリア信
号出力端子、３０…映像信号入力端子、３１…垂直方向
加算回路（再現誤差加算回路の一例）、３２…水平方向
加算回路（再現誤差加算回路の一例）、３３…ビット変
換回路、３４…映像出力端子、３５…誤差検出回路、３
６…ｈライン遅延回路、３７…ｄドット遅延回路、４
０、４１…荷重回路。10: Edge detection circuit, 11: Threshold signal input terminal, 12
... first delay circuit, 13 ... second delay circuit, 14 ... third delay circuit, 15 ... first coefficient circuit, 16 ... second coefficient circuit, 17
... third coefficient circuit, 18 ... addition circuit, 19 ... threshold comparison circuit, 20 ... video signal output terminal, 21 ... error diffusion clear signal output terminal, 30 ... video signal input terminal, 31 ... vertical direction addition circuit (reproduction error addition) Circuit example), 32 horizontal direction addition circuit (example of reproduction error addition circuit), 33 bit conversion circuit, 34 video output terminal, 35 error detection circuit, 3
6 ... h line delay circuit, 37 ... d dot delay circuit, 4
0, 41 ... Load circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正幸 神奈川県川崎市高津区末長1116番地 株 式会社富士通ゼネラル内 (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株 式会社富士通ゼネラル内 (56)参考文献 特開 平６−118920（ＪＰ，Ａ) 特開 平４−295979（ＪＰ，Ａ) 特開 平６−189162（ＪＰ，Ａ) 特開 平４−159869（ＪＰ，Ａ) 特開 平２−166912（ＪＰ，Ａ) 特開 平１−132290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 641 G09G 3/28 G09G 3/36 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masayuki Kobayashi 1116, Suenaga, Takatsu-ku, Kawasaki, Kanagawa Prefecture Inside Fujitsu General Limited (72) Inventor Junichi Onodera 1116, Suenaga, Takatsu-ku, Kawasaki, Kanagawa Prefecture Fujitsu General Limited (56) References JP-A-6-118920 (JP, A) JP-A-4-295979 (JP, A) JP-A-6-189162 (JP, A) JP-A-4-159869 (JP, A) JP-A-2-166912 (JP, A) JP-A-1-132290 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G09G 3/20 641 G09G 3/28 G09G 3 / 36
Claims (2)
に、誤差検出回路３５により検出した再現誤差を加算し
て拡散出力信号を得、この拡散出力信号をｍ（≦ｎ−
１）ビットの信号に変換して表示パネルへ出力する回路
において、前記入力映像信号の輝度レベル差に基づくエ
ッジ成分を検出し、このエッジ成分が予め設定した閾値
以上のとき前記誤差検出回路３５の誤差拡散をクリアす
る信号を出力するエッジ検出回路１０を設け、このエッ
ジ検出回路１０は、映像信号入力端子３０に、所定ドッ
トまたは所定ライン遅延する第１遅延回路１２、第２遅
延回路１３、第３遅延回路１４を直列に接続し、前記第
１遅延回路１２、第２遅延回路１３、第３遅延回路１４
のそれぞれの出力側に、所定の係数を掛ける第１係数回
路１５、第２係数回路１６、第３係数回路１７を接続
し、これら第１係数回路１５、第２係数回路１６、第３
係数回路１７の出力側に、加算回路１８を接続し、この
加算回路１８と閾値信号入力端子１１とを閾値比較回路
１９に接続してなり、この閾値比較回路１９の出力側を
前記誤差検出回路３５に接続して構成したことを特徴と
するディスプレイ装置の駆動回路。1. A diffusion output signal is obtained by adding a reproduction error detected by an error detection circuit 35 to an input video signal of an n-bit original pixel, and the diffusion output signal is obtained as m (≦ n−
1) A circuit that converts the signal into a bit signal and outputs the signal to a display panel detects an edge component based on a luminance level difference of the input video signal, and when the edge component is equal to or larger than a predetermined threshold value, the error detection circuit 35 An edge detection circuit 10 for outputting a signal for clearing error diffusion is provided . The edge detection circuit 10 is connected to a video signal input terminal 30 by a first delay circuit 12 for delaying a predetermined dot or a predetermined line, and a second delay circuit. A delay circuit 13 and a third delay circuit 14 are connected in series, and the first delay circuit 12, the second delay circuit 13, and the third delay circuit 14 are connected.
Are connected to a first coefficient circuit 15, a second coefficient circuit 16, and a third coefficient circuit 17 for multiplying a predetermined coefficient, respectively, and these first coefficient circuit 15, second coefficient circuit 16,
An addition circuit 18 is connected to the output side of the coefficient circuit 17, and the addition circuit 18 and the threshold signal input terminal 11 are connected to a threshold comparison circuit 19. The output side of the threshold comparison circuit 19 is connected to the error detection circuit. and characterized by being configured to connect to a 35
Driving circuit of a display device for.
力が閾値信号入力端子１１の閾値より、負、正または絶
対値よりも大きいとき誤差検出回路３５の誤差拡散をク
リアする信号を出力するようにした請求項１記載のディ
スプレイ装置の駆動回路。2. A threshold comparator circuit 19, the threshold of the output <br/> force threshold signal input terminal 11 of the adder circuit 1 8, negative, the error diffusion of the error detection circuit 35 is greater than the positive or absolute value driving circuit according to claim 1 Symbol placement of the display device and outputs a signal to clear.
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1994
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