JP3158883B2 - Error diffusion circuit of display device - Google Patents
Error diffusion circuit of display deviceInfo
- Publication number
- JP3158883B2 JP3158883B2 JP19470694A JP19470694A JP3158883B2 JP 3158883 B2 JP3158883 B2 JP 3158883B2 JP 19470694 A JP19470694 A JP 19470694A JP 19470694 A JP19470694 A JP 19470694A JP 3158883 B2 JP3158883 B2 JP 3158883B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error
- dot
- error diffusion
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、擬似中間調表示に用い
られる誤差拡散回路において、誤差拡散の加重出力値を
フレーム毎に切換えて誤差拡散によって生じる特有の紋
様を消すようにしたディスプレイ装置の誤差拡散回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error diffusion circuit used for pseudo-halftone display, wherein a weighted output value of error diffusion is switched for each frame to eliminate a specific pattern caused by error diffusion. The present invention relates to an error diffusion circuit.
【０００２】[0002]
【従来の技術】最近、薄型、軽量の表示パネルとしてＰ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。2. Description of the Related Art Recently, as a thin and light-weight display panel, P is used.
DP (plasma display panel) has attracted attention. The driving method of this PDP is completely different from the conventional CRT driving method, and is a direct driving method using digitized video input signals. Therefore, the luminance gradation emitted from the panel surface is determined by the number of bits of the signal to be handled.
【０００３】ＡＣ駆動方式では、階調数を増やせば増や
すほど、１フレーム期間内でパネルを点灯発光させる準
備期間としてのアドレス期間のビット数が増加するた
め、発光期間としてのサスティン期間が相対的に短くな
り、最大輝度が低下する。このように、パネル面から発
光される輝度階調は、扱う信号のビット数によって定ま
るため、扱う信号のビット数を増やせば、画質は向上す
るが、発光輝度が低下し、逆に扱う信号のビット数を減
らせば、発光輝度が増加するが、階調表示が少なくな
り、画質の低下を招く。In the AC driving method, as the number of gradations increases, the number of bits in an address period as a preparation period for lighting and emitting a panel within one frame period increases. And the maximum brightness decreases. As described above, the luminance gradation emitted from the panel surface is determined by the number of bits of the signal to be handled. Therefore, if the number of bits of the signal to be handled is increased, the image quality is improved, but the emission luminance is reduced, and conversely, the signal to be handled is reduced. If the number of bits is reduced, the light emission luminance increases, but the gradation display decreases and the image quality deteriorates.
【０００４】一般映像信号の場合、入力信号のビット数
よりも出力駆動信号のビット数を低減しながら、入力信
号と発光輝度との濃淡誤差を最小にするための誤差拡散
処理が行なわれる。これは擬似中間調を表現する処理で
あり、少ない階調で濃淡表現する場合に用いられる。従
来の一般映像信号に用いられる誤差拡散処理回路７１が
図３に示される。この回路７１において、映像信号入力
端子３０に、ｎ（たとえば８）ビットの原画素Ａｉ，ｊ
の映像信号が入力し、斜め方向加算回路３４、垂直方向
加算回路３１、水平方向加算回路３２を経て、さらにビ
ット変換回路３３でビット数をｍ（たとえば４）ビット
に減らす処理をして表示パネル駆動回路を経て表示パネ
ルとしてのＰＤＰ１０を発光する。[0004] In the case of a general video signal, an error diffusion process is performed to minimize the shading error between the input signal and the emission luminance while reducing the number of bits of the output drive signal from the number of bits of the input signal. This is a process for expressing a pseudo-halftone, and is used when expressing grayscale with a small number of gradations. An error diffusion processing circuit 71 used for a conventional general video signal is shown in FIG. In this circuit 71, an n (for example, 8) -bit original pixel Ai, j is connected to the video signal input terminal 30.
The video signal is input through the diagonal direction addition circuit 34, the vertical direction addition circuit 31, the horizontal direction addition circuit 32, and further processed by the bit conversion circuit 33 to reduce the number of bits to m (for example, 4) bits. The PDP 10 as a display panel emits light through a driving circuit.
【０００５】また、前記水平方向加算回路３２からの誤
差拡散信号が、予め記憶されたデータと誤差検出回路３
５にて比較されてその差をとって誤差検出出力を得て、
これに誤差加重のための所定の係数を掛けて重み付けを
し、ｋラインｅドット遅延回路３８、ｈライン遅延回路
３６、ｄドット遅延回路３７に送り、斜め方向加算回路
３４、垂直方向加算回路３１、水平方向加算回路３２に
て原画素Ａｉ，ｊに加算する。The error diffusion signal from the horizontal direction adding circuit 32 is stored in the error detecting circuit
5 to obtain an error detection output by taking the difference,
This is multiplied by a predetermined coefficient for error weighting and weighted, and sent to a k-line e-dot delay circuit 38, an h-line delay circuit 36, a d-dot delay circuit 37, and an oblique direction addition circuit 34 and a vertical direction addition circuit 31. Are added to the original pixel Ai, j by the horizontal addition circuit 32.
【０００６】例えば、ｋラインｅドット遅延回路３８か
らは、原画素Ａｉ，ｊよりｋライン前で、かつｅドット
前の画素、例えば１ライン、１ドットだけ過去に生じた
再現誤差Ｅｉ−１，ｊ−１を出力し、斜め方向加算回路
３４にて加算する。同様に、ｈライン遅延回路３６から
は、原画素Ａｉ，ｊよりｈライン前の画素、例えば１ラ
インだけ過去に生じた再現誤差Ｅｊ−１を出力し、前記
垂直方向加算回路３１にて加算する。さらに、ｄドット
遅延回路３７からは、原画素Ａｉ，ｊよりｄドット前の
画素、例えば１ドットだけ過去に生じた再現誤差Ｅｉ−
１を出力し、前記水平方向加算回路３２にて加算する。
なお、誤差検出回路３５における誤差加重のための係数
は、一般的に全て（この例では３つ）の和が１になるよ
うに設定する。For example, from the k-line e-dot delay circuit 38, a reproduction error Ei−1, which has occurred in the past by a pixel which is k lines before the original pixel Ai, j and before the e-dot, for example, one line and one dot in the past. j-1 is output and added by the oblique direction addition circuit 34. Similarly, the h-line delay circuit 36 outputs a pixel that is h lines before the original pixel Ai, j, for example, a reproduction error Ej-1 that has occurred one line in the past, and adds it in the vertical direction addition circuit 31. . Further, from the d-dot delay circuit 37, the reproduction error Ei− generated in the past by d pixels before the original pixel Ai, j, for example, one dot, is obtained.
1 is output and added by the horizontal direction addition circuit 32.
Note that the coefficients for error weighting in the error detection circuit 35 are generally set so that the sum of all (three in this example) is 1.
【０００７】ビット変換の結果、ビット変換回路３３の
出力端子には、図５に示すように、瞬間的には実線の階
段状のような４ビットで表わされる発光輝度レベルが出
力されるにも拘らず、実際は、前記実線の階段状の上下
の発光輝度レベルが所定の割合で交互に出力されるの
で、平均化された状態で認識され、点線のようなｙ＝ｘ
の補正輝度線となる。As a result of the bit conversion, the output terminal of the bit conversion circuit 33 instantaneously outputs a light emission luminance level represented by 4 bits like a stair-like solid line as shown in FIG. Regardless, in practice, the upper and lower emission luminance levels of the solid line are output alternately at a predetermined ratio, so that they are recognized in an averaged state and y = x as shown by a dotted line.
Is the corrected luminance line.
【０００８】[0008]
【発明が解決しようとする課題】ところが、誤差検出回
路３５における３出力の誤差加重の係数は、常に同じ比
であるため、誤差拡散処理後のデータに、特有の擬似紋
様が現れるという問題があった。However, since the error-weighted coefficients of the three outputs in the error detection circuit 35 always have the same ratio, there is a problem that a specific pseudo pattern appears in the data after the error diffusion processing. Was.
【０００９】本発明は、誤差拡散の加重の係数値をフレ
ーム毎に切換えるようにして擬似紋様の発生する問題点
を解決することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve the problem that a pseudo pattern occurs by switching the coefficient value of the weight of error diffusion for each frame.
【００１０】[0010]
【課題を解決するための手段】本発明は、映像入力信号
と予め記憶されたデータとの誤差検出出力に誤差加重の
ための所定の係数を掛けて重み付けをして誤差検出回路
３５により再現誤差データを得、この再現誤差データを
遅延回路を介して加算回路により、映像入力信号に加算
して拡散出力信号を得て、前記映像入力信号より少ない
ビットで出力して擬似中間調表示を行うようにした誤差
拡散回路において、前記誤差検出回路３５に、フレーム
毎に誤差加重の係数を切り換えるための誤差加重値設定
回路３９を接続してなり、この誤差加重値設定回路３９
は、ドット毎に「１」と「０」をランダムに発生するよ
うにするためにノイズ信号発生回路の出力を利用し、
「１」に対応した係数と「０」に対応した係数とをドッ
ト毎にランダムに異ならしめるようにしたことを特徴と
するディスプレイ装置の誤差拡散回路である。According to the present invention, an error detection output between a video input signal and data stored in advance is weighted by multiplying the error detection output by a predetermined coefficient for error weighting, and a reproduction error is detected by an error detection circuit 35. Data, and the reproduction error data is added to a video input signal by an adder circuit via a delay circuit to obtain a diffused output signal, which is output with fewer bits than the video input signal to perform pseudo halftone display. In this error diffusion circuit, an error weight setting circuit 39 for switching an error weight coefficient for each frame is connected to the error detection circuit 35.
Uses the output of the noise signal generation circuit to randomly generate “1” and “0” for each dot,
An error diffusion circuit for a display device, wherein a coefficient corresponding to "1" and a coefficient corresponding to "0" are made to be randomly different for each dot.
【００１１】[0011]
【作用】入力端子３０に入力したｎビットの映像信号
が、ビット変換回路３３でビット数をｍビットに減らす
処理をして表示パネル駆動回路を経て表示パネルとして
のＰＤＰ１０を発光する。また、ビット変換前の誤差拡
散信号が、予め記憶されたデータと誤差検出回路３５に
て比較されてその差をとってこれに誤差加重のための所
定の係数を掛けて重み付けをし、ｋラインｅドット遅延
回路３８、ｈライン遅延回路３６、ｄドット遅延回路３
７に送り、それぞれ加算回路３４、３１、３２にて原画
素Ａｉ，ｊに加算する。ここで、係数を掛けて重み付け
をする際、誤差加重値設定回路３９により、ドット毎に
「１」と「０」をランダムに発生し、「１」に対応した
係数と「０」に対応した係数とをドット毎にランダムに
異ならしめるようにし、かつ、偶数フレームと奇数フレ
ームとで誤差加重の係数が切換えられるので、誤差拡散
処理に起因する擬似紋様が発生することがない。The n-bit video signal input to the input terminal 30 is processed by the bit conversion circuit 33 to reduce the number of bits to m bits, and the PDP 10 as a display panel emits light through the display panel drive circuit. Further, the error diffusion signal before bit conversion is compared with data stored in advance by an error detection circuit 35, and the difference is taken, multiplied by a predetermined coefficient for error weighting and weighted, and the k line e dot delay circuit 38, h line delay circuit 36, d dot delay circuit 3
7, and are added to the original pixels Ai, j by the adders 34, 31, and 32, respectively. Here, when weighting is performed by multiplying the coefficient, “1” and “0” are randomly generated for each dot by the error weight value setting circuit 39, and the coefficient corresponding to “1” and the coefficient corresponding to “0” are set. Since the coefficient is made to be randomly different for each dot, and the error-weighted coefficient is switched between even-numbered frames and odd-numbered frames, a pseudo pattern due to error diffusion processing does not occur.
【００１２】[0012]
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１において、３０は、ｎ（たとえば８）ビットの
映像信号の入力する映像信号入力端子である。この映像
信号入力端子３０から斜め方向加算回路３４、垂直方向
加算回路３１、水平方向加算回路３２を介してビット変
換回路３３に接続され、表示パネルとしてのＰＤＰ１０
に接続されている。前記水平方向加算回路３２の出力側
には、また誤差検出回路３５が接続されている。この誤
差検出回路３５は、ｋラインｅドット遅延回路３８、ｈ
ライン遅延回路３６、ｄドット遅延回路３７に接続さ
れ、これらの回路３８、３６、３７は、それぞれ前記斜
め方向加算回路３４、垂直方向加算回路３１、水平方向
加算回路３２に接続されている。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, reference numeral 30 denotes a video signal input terminal for inputting an n (for example, 8) bit video signal. The video signal input terminal 30 is connected to a bit conversion circuit 33 via an oblique direction addition circuit 34, a vertical direction addition circuit 31, and a horizontal direction addition circuit 32, and the PDP 10 as a display panel is connected.
It is connected to the. An error detection circuit 35 is connected to the output side of the horizontal direction addition circuit 32. The error detection circuit 35 includes a k-line e-dot delay circuit 38, h
The circuits are connected to a line delay circuit 36 and a d-dot delay circuit 37, and these circuits 38, 36, and 37 are connected to the diagonal direction adder circuit 34, the vertical direction adder circuit 31, and the horizontal direction adder circuit 32, respectively.
【００１３】以上のような誤差拡散処理回路７１におい
て、本発明では、誤差検出回路３５の誤差加重係数を可
変するために、誤差加重値設定回路３９を接続する。こ
の誤差加重値設定回路３９には、フレーム毎の切換えの
タイミング信号を入力するための切り換え信号入力端子
４２が接続されている。In the error diffusion processing circuit 71 as described above, in the present invention, an error weight value setting circuit 39 is connected to vary the error weight coefficient of the error detection circuit 35. The error weight setting circuit 39 is connected to a switching signal input terminal 42 for inputting a switching timing signal for each frame.
【００１４】前記誤差加重値設定回路３９は、例えば、
図２（ａ）のように、ドット毎に「１」と「０」をラン
ダムに発生するようにするためにノイズ信号発生回路の
出力を利用する。また前記切り換え信号入力端子４２か
らの切換えのタイミングの信号は、フレーム毎に切換え
が行なわれるようにフレーム切換え信号が利用される。
具体的には、偶数フレームでは、図２（ａ）のようなラ
ンダムな順序による信号であるとすると、奇数フレーム
では、図２（ｂ）のように、図２（ａ）を反転した信号
となる。また、例えば、加重出力切換え信号が「１」の
とき、斜め方向加算の係数＝１／４、垂直方向加算の係
数＝１／４、水平方向加算の係数＝１／２とし、加重出
力切換え信号が「０」のとき、斜め方向加算の係数＝
０、垂直方向加算の係数＝１／２、水平方向加算の係数
＝１／２とする。The error weight value setting circuit 39 includes, for example,
As shown in FIG. 2A, the output of the noise signal generation circuit is used to randomly generate "1" and "0" for each dot. As the switching timing signal from the switching signal input terminal 42, a frame switching signal is used so that switching is performed for each frame.
Specifically, assuming that signals are in a random order as shown in FIG. 2A in an even-numbered frame, a signal obtained by inverting FIG. 2A in an odd-numbered frame as shown in FIG. Become. For example, when the weighted output switching signal is "1", the diagonal addition coefficient = 1/4, the vertical addition coefficient = 1/4, and the horizontal addition coefficient = 1/2, the weighted output switching signal Is “0”, the coefficient of diagonal addition =
0, coefficient of vertical addition = １ ／, coefficient of horizontal addition = １ ／.
【００１５】以上のような構成において、映像信号入力
端子３０に、ｎ（たとえば８）ビットの原画素Ａｉ，ｊ
の映像信号が入力し、斜め方向加算回路３４、垂直方向
加算回路３１、水平方向加算回路３２を経て、さらにビ
ット変換回路３３でビット数をｍ（たとえば４）ビット
に減らす処理をして表示パネル駆動回路を経て表示パネ
ルとしてのＰＤＰ１０を発光する。In the above-described configuration, an n (for example, 8) -bit original pixel Ai, j is connected to the video signal input terminal 30.
The video signal is input through the diagonal direction addition circuit 34, the vertical direction addition circuit 31, the horizontal direction addition circuit 32, and further processed by the bit conversion circuit 33 to reduce the number of bits to m (for example, 4) bits. The PDP 10 as a display panel emits light through a driving circuit.
【００１６】また、前記水平方向加算回路３２からの誤
差拡散信号が、予め記憶されたデータと誤差検出回路３
５にて比較されてその差をとって誤差検出出力を得てこ
れに誤差加重のための所定の係数を掛けて重み付けを
し、ｋラインｅドット遅延回路３８、ｈライン遅延回路
３６、ｄドット遅延回路３７に送り、斜め方向加算回路
３４、垂直方向加算回路３１、水平方向加算回路３２に
て原画素Ａｉ，ｊに加算する。The error diffusion signal from the horizontal adder 32 is used to store the error diffusion signal
5, the difference is obtained, an error detection output is obtained, and the error detection output is multiplied by a predetermined coefficient for error weighting and weighted, and the k-line e-dot delay circuit 38, the h-line delay circuit 36, the d-dot The signal is sent to the delay circuit 37 and is added to the original pixels Ai, j by the oblique direction addition circuit 34, the vertical direction addition circuit 31, and the horizontal direction addition circuit 32.
【００１７】ここで、偶数フレームでは、図２（ａ）の
ように、「１」「０」「１」「０」「１」「１」…であ
るから、第１ドット目では、「１」に対応した係数が、
斜め：垂直：水平＝１／４：１／４：１／２となり、第
２ドット目では、「０」に対応した係数が、斜め：垂
直：水平＝０：１／２：１／２となり、以下同様であ
る。Here, in the even-numbered frame, as shown in FIG. 2A, "1""0""1""0""1""1"... Is the coefficient corresponding to
Oblique: vertical: horizontal = 1/4: 1/4: 1/2, and at the second dot, the coefficient corresponding to "0" is oblique: vertical: horizontal = 0: 1/2: 1/2. And so on.
【００１８】つぎに奇数フレームになると、切り換え信
号入力端子４２からの信号で、図２（ｂ）のように、
「０」「１」「０」「１」「０」「０」…と反転するか
ら、第１ドット目では、「０」に対応した係数が、斜
め：垂直：水平＝０：１／２：１／２となり、第２ドッ
ト目では、「１」に対応した係数が、斜め：垂直：水平
＝１／４：１／４：１／２となり、以下同様である。Next, when an odd frame is reached, a signal from the switching signal input terminal 42 is used as shown in FIG.
Since it is inverted to “0”, “1”, “0”, “1”, “0”, “0”,..., The coefficient corresponding to “0” at the first dot is oblique: vertical: horizontal = 0: 1/2 : 1/2, and at the second dot, the coefficient corresponding to “1” is oblique: vertical: horizontal = ：: ：: 、, and so on.
【００１９】このようにして誤差加重の係数がフレーム
毎に切換えられるので、誤差拡散処理に起因する擬似紋
様が発生することがない。Since the error weighting coefficient is switched for each frame in this manner, a pseudo pattern caused by the error diffusion processing does not occur.
【００２０】前記実施例では、「１」に対応した誤差加
重出力値を斜め：垂直：水平＝１／４：１／４：１／２
とし、「０」に対応した誤差加重出力値を斜め：垂直：
水平＝０：１／２：１／２としたが、これに限られるも
のではなく、任意の値であってもよい。また、誤差検出
回路３５における３方向の誤差加重のための係数は、全
ての和が正確に１になるように設定したが、略１になる
様に設定してもよい。In the above embodiment, the error-weighted output value corresponding to "1" is calculated as follows: diagonal: vertical: horizontal = 1/4: 1/4: 1/2
And the error-weighted output value corresponding to “0” is calculated as follows:
Horizontal = 0: 1/2: 1/2, but is not limited to this, and may be any value. Further, the coefficients for the error weighting in the three directions in the error detection circuit 35 are set so that all the sums are exactly 1, but may be set so as to be approximately 1.
【００２１】前記図４に示す実施例では、ｋラインｅド
ット遅延回路３８は、１ライン遅延の１ドット遅延、ｈ
ライン遅延回路３６は、１ライン遅延でドット遅延な
し、ｄドット遅延回路３７は、ライン遅延なしで１ドッ
ト遅延としたが、これに限られるものではない。例えば
ｋライン、ｅドット遅延回路３８は、１ライン遅延の１
ドット進みなど任意の遅延であってもよい。また、加算
回路は、斜め：垂直：水平の３方向としたが、垂直：水
平の２方向とするようにしてもよい。この場合には、誤
差検出回路３５における２方向の誤差加重のための係数
の全ての和が略１になるように設定する。In the embodiment shown in FIG. 4, the k-line e-dot delay circuit 38 has a one-line delay of one dot delay, h
The line delay circuit 36 has a one-line delay without a dot delay, and the d-dot delay circuit 37 has a one-dot delay without a line delay. However, the present invention is not limited to this. For example, the k-line, e-dot delay circuit 38 has a one-line delay of 1
Any delay such as dot advance may be used. Further, the addition circuit has three directions of diagonal: vertical: horizontal, but may have two directions of vertical: horizontal. In this case, the sum of all the coefficients for error weighting in two directions in the error detection circuit 35 is set to be approximately 1.
【００２２】前記実施例では、表示パネルとしてＰＤＰ
１０の場合を説明したが、このＰＤＰに限られるもので
はなく、ディジタル化された映像入力信号により直接駆
動されるものであれば、液晶などであってもよい。In the above embodiment, a PDP is used as the display panel.
Although the case of 10 has been described, the present invention is not limited to this PDP, and a liquid crystal or the like may be used as long as it is directly driven by a digitized video input signal.
【００２３】[0023]
【発明の効果】従来回路では、誤差検出回路３５におけ
る誤差加重の係数は、常に同じ比であるため、誤差拡散
処理後のデータに、特有の擬似紋様が現れていたが、本
発明では、誤差拡散の加重出力値をフレーム毎に切換え
るようにしたので、誤差拡散によって生じる特有の紋様
が消え、誤差拡散処理に起因する擬似紋様のない画像が
得られる。In the conventional circuit, since the error-weighted coefficients in the error detection circuit 35 always have the same ratio, a specific pseudo pattern appears in the data after the error diffusion processing. Since the weighted output value of the diffusion is switched for each frame, the characteristic pattern generated by the error diffusion disappears, and an image without a pseudo pattern caused by the error diffusion processing is obtained.
【図１】本発明によるディスプレイ装置の誤差拡散回路
の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an error diffusion circuit of a display device according to the present invention.
【図２】（ａ）と（ｂ）は、ランダムな切り換え信号の
説明図、（ｃ）は、誤差加重出力値の説明図である。FIGS. 2A and 2B are explanatory diagrams of a random switching signal, and FIG. 2C is an explanatory diagram of an error-weighted output value.
【図３】従来のディスプレイ装置の誤差拡散回路を示す
ブロック図である。FIG. 3 is a block diagram showing an error diffusion circuit of a conventional display device.
【図４】擬似中間調表示における誤差拡散の説明図であ
る。FIG. 4 is an explanatory diagram of error diffusion in pseudo halftone display.
【図５】図２の場合による駆動信号対発光輝度レベルの
特性線図である。FIG. 5 is a characteristic diagram of a drive signal versus a light emission luminance level in the case of FIG. 2;
１０…表示パネルとしてのＰＤＰ（プラズマ・ディスプ
レイ・パネル）、３０…映像信号入力端子、３１…垂直
方向加算回路、３２…水平方向加算回路、３３…ビット
変換回路、３４…斜め方向加算回路、３５…誤差検出回
路、３６…ｈライン遅延回路、３７…ｄドット遅延回
路、３８…ｋラインｅドット遅延回路、３９…誤差加重
値設定回路、４２…切り換え信号入力端子、７１…誤差
拡散処理回路。DESCRIPTION OF SYMBOLS 10 ... PDP (plasma display panel) as a display panel, 30 ... Video signal input terminal, 31 ... Vertical direction addition circuit, 32 ... Horizontal direction addition circuit, 33 ... Bit conversion circuit, 34 ... Diagonal direction addition circuit, 35 ... Error detection circuit, 36 ... h line delay circuit, 37 ... d dot delay circuit, 38 ... k line e dot delay circuit, 39 ... error weight value setting circuit, 42 ... switching signal input terminal, 71 ... error diffusion processing circuit.
フロントページの続き (72)発明者 小林 正幸 神奈川県川崎市高津区末長1116番地 株 式会社富士通ゼネラル内 (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株 式会社富士通ゼネラル内 (56)参考文献 特開 平６−332417（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 G09G 3/28 H04N 5/66 Continued on the front page (72) Inventor Masayuki Kobayashi 1116 Suenaga, Takatsu-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu General Limited (72) Inventor Junichi Onodera 1116 Suenaga, Takatsu-ku, Kawasaki City, Kanagawa Prefecture Fujitsu General Limited (56 References JP-A-6-332417 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G09G 3/20 G09G 3/28 H04N 5/66
Claims (4)
の誤差検出出力に誤差加重のための所定の係数を掛けて
重み付けをして誤差検出回路３５により再現誤差データ
を得、この再現誤差データを遅延回路を介して加算回路
により、映像入力信号に加算して拡散出力信号を得て、
前記映像入力信号より少ないビットで出力して擬似中間
調表示を行うようにした誤差拡散回路において、前記誤
差検出回路３５に、フレーム毎に誤差加重の係数を切り
換えるための誤差加重値設定回路３９を接続してなるこ
とを特徴とするディスプレイ装置の誤差拡散回路。1. An error detection circuit 35 obtains reproduction error data by multiplying an error detection output between a video input signal and data stored in advance by a predetermined coefficient for error weighting and weighting the error. Is added to the video input signal by an addition circuit via a delay circuit to obtain a spread output signal,
In the error diffusion circuit configured to perform pseudo halftone display by outputting with less bits than the video input signal, the error detection circuit 35 includes an error weight value setting circuit 39 for switching an error weight coefficient for each frame. An error diffusion circuit for a display device, wherein the error diffusion circuit is connected.
３８、ｈライン遅延回路３６、ｄドット遅延回路３７か
らなり、加算回路は、斜め方向加算回路３４、垂直方向
加算回路３１、水平方向加算回路３２からなることを特
徴とする請求項１記載のディスプレイ装置の誤差拡散回
路。2. The delay circuit comprises a k-line e-dot delay circuit 38, an h-line delay circuit 36, and a d-dot delay circuit 37. The adder circuit includes a diagonal direction adder circuit 34, a vertical direction adder circuit 31, and a horizontal direction adder. 2. The error diffusion circuit according to claim 1, further comprising a circuit.
ドット遅延回路３７からなり、加算回路は、垂直方向加
算回路３１、水平方向加算回路３２からなることを特徴
とする請求項１記載のディスプレイ装置の誤差拡散回
路。3. The delay circuit includes an h-line delay circuit 36, d
2. The error diffusion circuit for a display device according to claim 1, wherein the error diffusion circuit comprises a dot delay circuit 37, and the addition circuit comprises a vertical direction addition circuit 31 and a horizontal direction addition circuit 32.
「１」と「０」をランダムに発生するようにするために
ノイズ信号発生回路の出力を利用し、「１」に対応した
係数と「０」に対応した係数とをドット毎にランダムに
異ならしめるようにしたことを特徴とする請求項１、２
または３記載のディスプレイ装置の誤差拡散回路。4. An error weight value setting circuit 39 uses an output of a noise signal generating circuit to randomly generate “1” and “0” for each dot, and uses a coefficient corresponding to “1”. And a coefficient corresponding to "0" is randomly made different for each dot.
Or an error diffusion circuit of the display device according to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470694A JP3158883B2 (en) | 1994-07-27 | 1994-07-27 | Error diffusion circuit of display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470694A JP3158883B2 (en) | 1994-07-27 | 1994-07-27 | Error diffusion circuit of display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844313A JPH0844313A (en) | 1996-02-16 |
| JP3158883B2 true JP3158883B2 (en) | 2001-04-23 |
Family
ID=16328908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19470694A Expired - Fee Related JP3158883B2 (en) | 1994-07-27 | 1994-07-27 | Error diffusion circuit of display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158883B2 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187474B1 (en) | 1999-06-25 | 2007-03-06 | Apple Computer, Inc. | System and method for halftoning using a time-variable halftone pattern |
| JP2002082647A (en) * | 2000-09-05 | 2002-03-22 | Hitachi Ltd | Display device and display method |
| JP4220138B2 (en) * | 2001-05-08 | 2009-02-04 | 三星エスディアイ株式会社 | Gradation control device for digital display |
| JP2003046776A (en) * | 2001-07-05 | 2003-02-14 | Samsung Sdi Co Ltd | Display start position correction circuit for correcting deviation of display start position due to error diffusion method |
| KR100403698B1 (en) * | 2001-07-13 | 2003-10-30 | 삼성에스디아이 주식회사 | Multi Gray Scale Image Display Method and Apparatus thereof |
| KR100475721B1 (en) * | 2001-10-25 | 2005-03-10 | 엘지전자 주식회사 | Error diffusion method using temporal effect and method and apparatus for driving plasma display panel using the same |
| KR100508936B1 (en) | 2003-08-12 | 2005-08-17 | 삼성에스디아이 주식회사 | Method capable of performing high-speed error diffusion and palasma display panel driving apparatus using the same |
| JP2006284647A (en) * | 2005-03-31 | 2006-10-19 | Pioneer Electronic Corp | Display apparatus |
| KR100707634B1 (en) | 2005-04-28 | 2007-04-12 | 한양대학교 산학협력단 | Data Driving Circuit and Driving Method of Light Emitting Display Using the same |
| KR100662985B1 (en) | 2005-10-25 | 2006-12-28 | 삼성에스디아이 주식회사 | Data driving circuit and driving method of organic light emitting display using the same |
-
1994
- 1994-07-27 JP JP19470694A patent/JP3158883B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0844313A (en) | 1996-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100379703B1 (en) | Display method and device | |
| JP3158883B2 (en) | Error diffusion circuit of display device | |
| JP3785922B2 (en) | Error diffusion processing method for display device | |
| JP3089960B2 (en) | Error diffusion circuit | |
| JP3334440B2 (en) | Error diffusion circuit | |
| JP3327058B2 (en) | Pseudo pattern processing circuit | |
| JP3324313B2 (en) | Display driving method and apparatus | |
| JP3232921B2 (en) | Pseudo pattern processing circuit | |
| JP3572685B2 (en) | Pseudo halftone processing method and circuit | |
| JP3225767B2 (en) | Error diffusion circuit | |
| JP3605945B2 (en) | Error diffusion circuit | |
| KR100289903B1 (en) | Intermediate image display method and device | |
| JP2760295B2 (en) | Error diffusion processing device for display device | |
| JP3209017B2 (en) | Pseudo halftone processing circuit | |
| JP3346107B2 (en) | Error diffusion processing circuit | |
| JP3309592B2 (en) | Display device drive circuit | |
| JP3484895B2 (en) | Error diffusion circuit of display device | |
| JP2820037B2 (en) | Error diffusion circuit of display device | |
| JPH10105116A (en) | Pseudo halftone image dislay device | |
| JP3381339B2 (en) | Error diffusion circuit for pseudo halftone display | |
| JP3593799B2 (en) | Error diffusion circuit of multiple screen display device | |
| JPH08307803A (en) | Error spread processing circuit | |
| JP3661330B2 (en) | Error diffusion circuit | |
| JP3322073B2 (en) | Error diffusion processing device for display device | |
| JPH08305328A (en) | Error diffusion processing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090216 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140216 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |