JP3305259B2 - アクティブマトリクス型液晶表示装置およびそれに用いる基板 - Google Patents
アクティブマトリクス型液晶表示装置およびそれに用いる基板Info
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Description
リクス型液晶表示装置およびこの液晶表示装置に用いる
マトリクス基板に関するものである。
晶表示装置は、2枚のガラス基板を対向させて固定し、
その間隙に液晶を封入した構造となっており、一方のガ
ラス基板に透明な共通電極が形成され、他方のガラス基
板には多数の透明な画素電極が行列状に形成されると共
に各画素電極に個別的に電圧を印加するための回路が形
成されている。
型液晶表示装置の一般的な構成を示すものであり、より
詳しくは同装置の上記画素電極の形成された側を見下ろ
した平面図を表している。このアクティブマトリクス型
液晶表示装置は、m行n列の画素行列PX(i,j)
(i=1〜m,j=1〜n)を有しており、その一部が
図15に図示されている。図中、縦横に配列された矩形
が破線によって示されているが、これらは各々画素を表
している。
向)および垂直方向(行方向)に規則正しく配列されて
いるが、これらの画素の各列に対応しn本のデータ線D
j(j=1〜n)が形成され、さらに画素の各行に対応
しm本のゲート線Gi(i=1〜m)が形成されてい
る。ここで、各データ線Dj(j=1〜n)は、各画素
PX(i,j)(i=1〜m,j=1〜n)に信号電圧
を供給する線路である。また、ゲート線Gi(i=1〜
m)は、信号電圧の画素への書込みを行わせるためのゲ
ート電圧を各画素PX(i,j)(i=1〜m,j=1
〜n)に供給する線路である。
の他、TFT(Thin Film Transistor;薄膜トランジス
タ)1を有している。このTFT1は、ソース電極がデ
ータ線Djに接続され、ゲート電極がゲート線Giに接
続され、ドレイン電極が画素電極に接続されている。こ
こで、画素電極は、上述した共通電極との間に液晶を挟
んでいる。図15における容量2は、この画素電極およ
び共通電極により挟まれた液晶容量を表すものである。
TFT1は、画素に対する書込みを行うか否か、すなわ
ち、データ線Djを介して供給される信号電圧をこの液
晶容量2に印加するか否かを切り換えるためのスイッチ
ング素子として機能する。
示装置の動作について説明する。このアクティブマトリ
クス型液晶表示装置では、m本のゲート線Gi(i=1
〜m)を順次走査し、一定のフィールド周期毎に1画面
の画像表示を行う。ここで、ゲート線を走査する方式に
は、ノンインターレース方式とインターレース方式の2
種類がある。図16(a)および(b)は、m=480
の場合を例に挙げ、これらの各方式における各ゲート線
の走査順序を示したものである。
ド周期を要して、図16左側に例示するように480本
のゲート線G1〜G480に一定時間ずつゲート電圧を
順次印加してゆき、以後、フィールド周期が新たなもの
に切り換わる毎にこれと同じ動作を繰り返す。このよう
な各ゲート線に対するゲート電圧の印加は、図示しない
ゲートドライバによって行われる。
1〜G480には1回ずつゲート電圧が印加される。こ
こで、あるゲート線Giにゲート電圧が印加されたとす
ると、このゲート電圧は画素行列の第i行を構成するn
個の画素PX(i,j)(j=1〜n)の各TFT1の
ゲートに印加され、これらのTFT1が導通状態とされ
る。また、このゲート線Giに対するゲート電圧の印加
が行われる期間、図示しないデータドライバによりn本
のデータ線Dj(j=1〜n)にn画素分の信号電圧が
各々出力される。これらのn画素分の信号電圧は、導通
状態となった上記の各TFT1を介すことにより各画素
PX(i,j)(j=1〜n)の液晶容量2に各々印加
される。この結果、n個の画素PX(i,j)(j=1
〜n)により水平走査線1本分の線画像の表示が行われ
ることとなる。このようなゲート電圧および信号電圧の
印加が画素行列の第1行から第480行までについて行
われ、これにより1画面分の画像の表示が行われる。
16右側に例示するように、あるフィールド周期におい
て例えば奇数番目のゲート線G1,G3,G5,…G4
79にゲート電圧を印加したときは、次のフィールド周
期では偶数番目のゲート線G2,G4,G6,…G48
0にゲート電圧を印加する、という具合に各フィールド
周期間で異なったゲート線の走査を行い、2フィールド
周期を要して1画面分の画像表示を行う動作を繰り返
す。このインターレース方式の場合、2フィールド周期
に1回の割合で1本のゲート線Giに対するゲート電圧
の印加を行えばよいので、消費電力を節約することがで
きるという利点がある。
来のアクティブマトリクス型液晶表示装置は、画素行列
を構成する各列毎にデータ線を有しているため、1行当
たりの画素数が多い場合には、それに応じてデータドラ
イバを多数使用する必要が生じる。しかしながら、この
データドライバは比較的高価な部品であるため、これを
多数使用したのでは装置全体が高価なものとなってしま
う。例えば列方向の画素数が1920、行方向の画素数
が480であるVGA対応の液晶表示パネルは、192
0本のデータ線と480本のゲート線を有している。2
40個の出力端子を有するデータドライバおよびゲート
ドライバを用い、上記従来技術によりこの液晶表示パネ
ルを構成するものとすると、データドライバを列方向に
沿って8個設け、ゲートドライバを行方向に沿って2個
設ける必要がある。このように8個ものデータドライバ
を使用すると、液晶表示パネルが高価なものとなってし
まうのである。
の小さい液晶表示パネルを構成することが困難であると
いう問題を有していた。すなわち、液晶表示パネルの額
縁部分であるデータ配線端子部には、上記の各データ線
に信号電圧を供給するための多数の端子が設けられてい
るが、表示エリアの小さな液晶表示パネルにおいてはこ
のデータ配線端子部を小型化する必要がある。そして、
このデータ配線端子部の小型化を行うためには、上記各
データ線に対応した端子のピッチを狭くする必要がある
が、従来技術による液晶表示パネルはデータ線の本数が
多いため、この狭ピッチ化の要求が極めて厳しいものに
なってしまう。このため、データ配線端子部の製作が難
しくなり、歩留りの低下等の問題を引き起こすのであ
る。
ものであり、従来に比して少ない本数のデータ線により
各画素の駆動を行い得るアクティブマトリクス型液晶表
示装置およびこれに用いる基板を提供することを目的と
している。
リクス型液晶表示装置用基板は、基板上にマトリクス状
に複数のデータ線と複数のゲート線とを設け、薄膜トラ
ンジスタおよび該薄膜トランジスタに接続する画素電極
を前記複数のゲート線のそれぞれに対応させて設け、前
記画素電極をこれら画素電極を挟んで配したゲート線の
うちのいずれか対応するゲート線からの信号により制御
するように、前記複数のゲート線を配設し、前記薄膜ト
ランジスタをなし前記画素電極に電気的に接続されたド
レイン電極が前記薄膜トランジスタをなすゲート電極を
横断していることを特徴とするものである。本発明のア
クティブマトリクス型液晶表示装置用基板においては、
1本のデータ線がその両側に配置された画素電極に信号
電圧を供給する。また、データ線の両側の画素電極を挟
んで配したゲート線のうちの一方のゲート線にゲート電
圧を印加することにより、ゲート線に沿って並ぶ画素電
極のうちの半分の画素電極に信号電圧の書き込みが行わ
れ、他方のゲート線にゲート電圧を印加することによ
り、残りの半分の画素に信号電圧の書込みが行われる。
したがって、本発明の基板によれば、データ線の本数が
従来の半分に減るため、高価なデータドライバの個数を
半減することができる。
ト線自体で構成し、前記画素電極に電気的に接続された
ドレイン電極が前記ゲート電極を横断する構造とするこ
とが望ましい。この構造とした場合、アクティブマトリ
クス型液晶表示装置用基板の製造過程においてゲート電
極形成工程とドレイン電極形成工程との間でフォトマス
クずれが生じ、ゲート電極に対するドレイン電極の位置
合わせがずれたとしても、隣接するデータ線間に挟まれ
た2つのTFTでゲート−ドレイン間の寄生容量Cgdが
正常な場合と変わらず等しくなり、フィードスルー電圧
ΔVp も等しくなるため、フリッカや輝度むらの発生を
防止することができる。
示装置用基板において、前記各画素電極に対応して蓄積
容量を設け、前記隣接するデータ線間のデータ線の形成
されていない各画素間の境界領域に前記データ線と平行
に蓄積容量線を配設して2列の画素列で1本の前記蓄積
容量線を共用する構成とし、前記蓄積容量の一方の電極
をこの蓄積容量に対応する画素電極に接続するととも
に、蓄積容量の他方の電極を前記蓄積容量線に接続する
構成を採ることができる。かかる発明によれば、各画素
電極に蓄積容量が接続されているため、各画素の信号電
圧を保持する能力を高くすることができる。また、各蓄
積容量線には、その両側の各蓄積容量から2画素分の書
込み電流が流れる。したがって、隣接したデータ線に対
しては逆極性の信号電圧が印加されるように、各データ
線に対する信号電圧の出力を行うことにより、各蓄積容
量線に流れる書込み電流を相殺し、書込み不足の発生を
防止することができる。
装置は、液晶を挟持する基板対の一方の基板として上記
基板を用いることを特徴とするものである。そして、そ
のアクティブマトリクス型液晶表示装置において、フィ
ールド周期が切り換わる毎に、前記画素を挟んで配した
ゲート線のうちの一方のゲート線にゲート電圧を順次供
給する動作と、前記画素電極を挟んで配したゲート線の
うちの他方のゲート線にゲート電圧を順次供給する動作
とを交互に繰り返す走査手段を具備することを特徴とす
る。かかる発明によれば、2フィールド周期を要して画
素行列の全画素への信号電圧の書込みが行われる。した
がって、信号電圧の書込みに伴う消費電力を低減するこ
とができる。
晶表示装置は、各フィールド周期において出力端子から
ゲート電圧を順次出力するゲートドライバと、前記フィ
ールド周期が切り換わる毎に、前記ゲートドライバの出
力端子から順次出力されるゲート電圧を前記画素電極を
挟んで配したゲート線のうちの一方のゲート線に順次供
給する動作と、前記ゲートドライバの出力端子から順次
出力されるゲート電圧を前記画素電極を挟んで配したゲ
ート線のうちの他方のゲート線に順次供給する動作とを
交互に繰り返すデマルチプレクサとを具備し、前記デマ
ルチプレクサおよび画素を共通の製造工程により製造し
てなることを特徴とするものである。かかる発明によれ
ば、上記装置と同様な作用効果を得ることができる。ま
た、デマルチプレクサを設けたことによりゲートドライ
バの個数を半減することができる。また、デマルチプレ
クサおよび画素を共通の製造工程により形成するので、
製造コストの増加を招くことなく製造することができ
る。
液晶表示装置は、第1のスタートパルスを順次シフト
し、各ステージの出力信号をゲート電圧として前記画素
電極を挟んで配したゲート線のうちの一方のゲート線に
供給する第1のシフトレジスタと、第2のスタートパル
スを順次シフトし、各ステージの出力信号をゲート電圧
として前記画素電極を挟んで配したゲート線のうちの他
方のゲート線に供給する第2のシフトレジスタとを具備
し、前記第1および第2のシフトレジスタならびに画素
を共通の製造工程により製造してなることを特徴とする
ものである。かかる発明によれば、上記装置と同様な作
用効果を得ることができる。また、第1および第2のシ
フトレジスタを設けたことによりゲートドライバの外付
けが不要になる。また、各シフトレジスタおよび画素を
共通の製造工程により形成するので、製造コストの増加
を招くことなく製造することができる。
施の形態について説明する。 [第1の基本構成例] 図1は、この発明の第1の基本構成例であるアクティブ
マトリクス型液晶表示装置の基板構成を示す平面図であ
る。前掲図15と同様、破線表示の各矩形は画素行列P
X(i,j)(i=1〜m,j=1〜n)を構成する個
々の画素を表している。前掲図15のアクティブマトリ
クス型液晶表示装置は、画素行列PX(i,j)(i=
1〜m,j=1〜n)の各列毎に1本ずつデータ線Dj
を有しており、かつ、各行毎に1本ずつゲート線Gjを
有していた。これに対し、図1に示す本基本構成例に係
るアクティブマトリクス型液晶表示装置では、画素行列
PX(i,j)(i=1〜m,j=1〜n)を各々2列
ずつに区切るようにn/2本のデータ線が形成されてお
り、各データ線は各々の両側の2m個の画素のTFT1
のソース電極に接続されている。図1では、これらのう
ち3本のデータ線Dj−2,Dj,Dj+2が例示され
ている。
m,j=1〜n)の各行については、各行を構成するn
個の画素を両側から挟むように第1のゲート線GAi
(i=1〜m)および第2のゲート線GBi(i=1〜
m)が各々形成されている。各行を構成するn個の画素
は、上記のn/2本のデータ線によって区切られ、各デ
ータ線間には画素が2個ずつ挟まれた状態となっている
が、第1および第2の各ゲート線はこれらの各データ線
間を交互に分担し、各データ線間の2画素のTFT1へ
のゲート電圧の供給を行う。また、各行に設けられた第
1および第2のゲート線は、隣接した各行間で異なった
データ線間を分担し、各データ線間の画素のTFT1へ
のゲート電圧の供給を行っている。
−2およびDj間の2個の画素PX(i,j−1),P
X(i,j)に対しては第2のゲート線GBiによりゲ
ート電圧の供給が行われ、その隣りのデータ線Djおよ
びDj+2間に挟まれた2個の画素PX(i,j+
1),PX(i,j+2)に対しては第1のゲート線G
Aiによりゲート電圧の供給が行われる。一方、第i行
の隣りの第i−1行においては、データ線Dj−2およ
びDj間の2個の画素に対しては第1のゲート線GAi
−1によりゲート電圧の供給が行われ、その隣りのデー
タ線DjおよびDj+2間に挟まれた2個の画素に対し
ては第2のゲート線GBi−1によりゲート電圧の供給
が行われるのである。第i+1行についても同様であ
る。
ス型液晶表示装置用基板におけるTFTの具体的な構成
について説明する。図2および図3は、図1においてデ
ータ線Dj−2およびDj、第1のゲート線GAiおよ
び第2のゲート線GBiにより囲まれた2個の画素PX
(i,j−1),PX(i,j)のTFT部分を示す平
面図である。そして、図2はゲート線GBiの幅よりも
アイランド4の幅の方が大きい、いわゆるラージアイラ
ンド構造を採用した場合、図3はアイランド5の幅より
もゲート線GBiの幅の方が大きい、いわゆるラージゲ
ート構造を採用した場合、をそれぞれ示している。
点は、図2および図3に共通であって、TFT1をなす
ゲート電極をゲート線GBi自体で構成し、画素電極6
に電気的に接続されたドレイン電極7がゲート線GBi
を横断している点にある。なお、図1は等価回路図であ
る都合上、上記の説明では「データ線はTFT1のソー
ス電極に接続されている」と述べたが、実際の構成では
図2、図3に示したように、データ線Dj−2、Dj自
体がTFT1のソース電極となっている。
のTFTの構造を採用したものを図4A、Bに示す。す
なわち、ゲート電極50がゲート線GBiから突出し、
このゲート電極50の中央に向けて両側からソース電極
51、ドレイン電極52がそれぞれ延びている構造であ
る。この構造を採った場合、図4Aに示すように、ゲー
ト層とソース・ドレイン層との間に合わせズレがない場
合には、図中斜線で示したゲート−ドレイン間の寄生容
量CgdL3、CgdR3は左右どちらのTFTも等しいが、図
4Bに示すように、ソース・ドレイン層がゲート層に対
して左にずれた場合には、正常な場合と比べて左のTF
TのCgdL4は大きくなり、右のTFTのCgdR4は小さく
なる。これにより、右の画素と左の画素のフィードスル
ー電圧ΔVp が異なるようになり、液晶画面にフリッカ
や輝度むらが発生する。
例の構造を採った場合、画素電極6に接続するドレイン
電極7がゲート電極(ゲート線GBi)を横断している
ため、仮に合わせズレが生じても、左右のTFTのゲー
ト−ドレイン間寄生容量CgdL1とCgdR1、CgdL2とCgd
R2はそれぞれ等しく、フィードスルー電圧ΔVp も等し
くなるので、フリッカや輝度むらの発生を抑えることが
できる。図2、図3ではソース・ドレイン層がゲート層
に対して左にずれた場合を示しているが、右にずれた
り、角度がずれたりした(回転した)場合等において
も、左右のTFTのCgdLとCgdRは等しくなり、同様の
効果を得ることができる。
る。本基本構成例では、第1および第2の各ゲート線を
各フィールド周期間で交互に走査するインターレース方
式の走査により、2フィールド周期を要して1画面分の
画像表示が行われる。すなわち、例えば奇数フィールド
周期においては、第1のゲート線GAi(i=1〜m)
に一定時間ずつゲート電圧が順次印加される。また、各
ゲート線にゲート電圧が印加される期間、n/2本のデ
ータ線を介し、各ゲート線に接続されたn/2個の画素
に信号電圧が各々出力される。すなわち、図1に示す例
では、ゲート線GAiにゲート電圧が印加されている期
間、データ線Dj−2,Dj,Dj+2を介し、ゲート
線GAiに接続された画素PX(i,j−2),PX
(i,j+1),PX(i,j+2)に信号電圧が各々
供給されるのである。この結果、奇数フィールド周期に
おいては、m行n列の各画素のうちゲート線GA(i)
(i=1〜n)に接続された半分の画素に信号電圧の書
込みが行われる。
は、第2のゲート線GBi(i=1〜m)に一定時間ず
つゲート電圧が順次印加される。また、各ゲート線への
ゲート電圧の印加が行われる期間、n/2本のデータ線
を介し、各ゲート線に接続されたn/2個の画素に信号
電圧が印加される。この結果、偶数フィールド周期にお
いては、ゲート線GB(i)(i=1〜n)に接続され
た他の半分の画素に対する信号電圧の書込が行われる。
ィールド周期を要して1画面分の信号電圧がm行n列の
全画素に書き込まれるため、1画面分の画像が完全な形
で表示される。
いて説明したが、本基本構成例の効果を列挙すると次の
通りである。 (1)データ線の本数を従来の半分とすることができ
る。したがって、データドライバの個数を減らすことが
でき、装置全体の価格を低減することができる。例えば
列方向の画素数が1920、行方向の画素数が480で
あるVGA対応の液晶表示パネルを構成する場合、デー
タ線の本数が960本で済む。したがって、例えば24
0個の出力端子を有するデータドライバを列方向に沿っ
て4個設けるのみでよく、データドライバの個数を半分
に減らすことができ、装置の低価格化が可能となる。な
お、本基本構成例の場合、1行当たり2本のゲート線を
使用するので、VGA対応の液晶表示パネルの場合はゲ
ート線が960本となり、ゲートドライバを4個使用す
ることとなる(従来は2個)。しかしながら、高価なデ
ータドライバの個数が半分になり、かつ、総部品点数が
少なくなるので、結局、装置全体としての価格は安くな
るのである。
ため、表示エリアが小さい液晶表示パネルを構成する場
合においても、データ配線端子部の狭ピッチ化に関する
要求が厳しいものとはならない。
ス型液晶表示装置では、各フィールド周期においてn本
のデータ線を駆動したが、本基本構成例では各フィール
ド周期においてn/2本のデータ線しか駆動しない。こ
のため、本基本構成例では、各データドライバの駆動周
波数を従来の半分にすることができる。また、上述のよ
うにデータドライバの個数が従来の半分になる。したが
って、全データドライバの消費電力は従来の約1/4に
低減されることとなる。なお、本基本構成例では、ゲー
ト線の本数が従来の2倍になるため、ゲートドライバの
必要個数が増えることとなる。しかしながら、ゲートド
ライバの駆動周波数は、データドライバの駆動周波数に
比べて極めて低いため、ゲートドライバの増加に起因し
た全消費電力の増加分は僅かであり、結局、装置の全消
費電力は大幅に低減されることとなる。
のデータ線により区切られた各区間を第1および第2の
ゲート線が交互に分担し、各区間内の画素へのゲート電
圧の供給を行い、かつ、隣接する各行間では第1および
第2のゲート線が異なった区間を分担するようにしてい
るので、奇数フィールド周期であるか偶数フィールド周
期であるかに拘らず、常に全ての行においてn/2個の
画素による表示が行われ、かつ、全ての列においてm/
2の画素による表示が行われる。したがって、目障りな
縦縞あるいは横縞が画面に現れるラインクローリングが
生じ難いという利点がある。
平面構造として画素電極に接続したドレイン電極がゲー
ト線GBiを横断する構成を採っているため、ゲート層
とソース・ドレイン層との間で合わせズレが生じても、
左右のTFTのCgdは等しく、フィードスルー電圧ΔV
p も等しくなるので、フリッカや輝度むらの発生を抑え
ることができる。
を各々示すものである。これらの各基本構成例における
各ゲート線と各画素との具体的な接続関係は上記第1の
基本構成例において示したものとは異なっている。しか
し、いずれの基本構成例も、n/2本のデータ線が各々
2列ずつ分担して信号電圧の供給を行う点ならびに各行
毎に第1および第2のゲート線がn/2個ずつ画素を分
担してゲート電圧の供給を行う点において、上記第1の
基本構成例と変るところはない。これらの各基本構成例
は、本発明における各ゲート線と各画素の接続関係が上
記第1の基本構成例に限定されず種々の変形があり得る
ことを明らかにするため、その具体例として示したもの
である。これらの各基本構成例においても、上記第1の
基本構成例において挙げた効果(1)〜(3)と同様の
ものが得られる。なお、ラインクローリングの防止効果
に関しては、上記第1の基本構成例あるいは第3の基本
構成例(図6)が最良であり、第2の基本構成例(図
5)および第4の基本構成例(図7)は他に比べて縦縞
が現れ易いという欠点がある。
対応するTFTの具体的な構成を図8、図9にそれぞれ
示す。図8はラージアイランド構造を採用した場合、図
9はラージゲート構造を採用した場合の図である。これ
らの図に示すように、本基本構成例においても第1の基
本構成例と同様、画素電極6に接続したドレイン電極7
がゲート線GAi、GBiをそれぞれ横断する構成を採
っているため、ゲート層とソース・ドレイン層との間で
合わせズレが生じても、左右のTFTのCgdは等しく、
フィードスルー電圧ΔVp も等しくなるので、フリッカ
や輝度むらの発生を抑えることができる。すなわち、上
記第1の基本構成例において挙げた効果(5)を得るこ
とができる。
質を高めるためには、各画素の信号電圧を保持する能力
を高めるのが効果的である。このため、アクティブマト
リクス型液晶表示装置においては、各画素電極に対し蓄
積容量を各々接続した構成がよく採られる。本実施の形
態は、上記第1の基本構成例において示した構成に改良
を加え、各画素電極に蓄積容量を接続したものである。
本実施の形態の構成を図10に示す。この図に示すよう
に、各画素PX(i,j)(i=1〜m,j=1〜n)
には、蓄積容量3が各々形成されており、これらの蓄積
容量3の一方の電極が各画素の画素電極(すなわち、液
晶容量2の一方の電極)に接続されている。また、各画
素PX(i,j)(i=1〜m,j=1〜n)は、n/
2本のデータ線(図10ではこれらのうちの3本のデー
タ線Dj−2,Dj,Dj+2を図示)によって2列ず
つに区切られているが、これらのデータ線の形成されて
ない各画素間の境界領域にデータ線と平行にCs線(蓄
積容量線)が各々形成されている。各画素の蓄積容量3
の他方の電極は、これらのCs線を介することにより図
示しない基準電源に接続されている。
画素電極に接続された蓄積容量3により各画素の信号電
圧の保持能力が高められるため、高コントラスト化およ
びクロストークの低減という効果が得られる。また、本
実施の形態によれば、2列の画素列で1本のCs線を共
用する構成となっているため、ゲート線の本数が従来の
2倍になったとしても、開口率の低下を招くことはな
い。本願発明者は、従来のアクティブマトリクス型液晶
表示装置に対し本実施の形態に係る構造を適用した場合
の効果を確認するため、デザインルールを変えないで本
実施の形態に係る構造のもののレイアウト設計を試行し
てみた。この結果、従来と同程度の開口率が得られた。
蓄積容量3を接続すると、各画素への信号電圧の書込み
時に書込み電流がCs線に流れる。したがって、Cs線
の配線抵抗が高い場合には、この配線抵抗に起因した書
込み不足が生じる場合がある。これはコントラストの低
下、クロストークの増大等の画質低下の原因となる。こ
のような不具合を防止するための手段として、Cs線の
幅を広くし、配線抵抗を低下させることも考えられる
が、開口率の低下を招くため好ましくない。
常に各Cs線に2画素分の書込み電流が流れるという第
1の実施の形態の特徴を活かし、これらの書込み電流を
相殺し各Cs配線の電圧降下を低減する手段を講じてい
る。さらに詳述すると、本実施の形態では、図示しない
データドライバがn/2本のデータ線に信号電圧を各々
印加する際、隣接する2本のデータ線に対し常に逆極性
の信号電圧が印加されるように各信号電圧を出力する。
すなわち、あるフィールド周期において例えばゲート線
GBiにゲート電圧が印加されるものとすると、このと
きデータ線Dj−2には例えば正の信号電圧を印加し、
これと隣接するデータ線Djには負の信号電圧を印加す
るのである。このような逆極性の信号電圧の印加を行う
結果、データ線Dj−2およびDjの間のCs線には、
これらの各信号電圧に対応した書込み電流が流れること
となるが、これらの各書込み電流は相殺することとな
る。このため、Cs線には僅かな電流しか流れず、書込
み不足の問題は生じないのである。
量およびCs線の付加を行う場合を例に説明したが、第
4の基本構成例(図7)に蓄積容量およびCs線の付加
を行ってもよい。この第4の基本構成例も、第1の基本
構成例と同様、2本のデータ線間に挟まれた2画素に同
時に書込み電流が流れる構成となっているため、本実施
の形態と同様の構成を採った場合に各Cs線において各
書込み電流を相殺することができるからである。
クティブマトリクス型液晶表示装置の構成を示すもので
あり、図11Aは同装置の平面図、図11Bは図11A
のI−I線視断面図である。これらの各図において、1
0はTFT基板であり、画素電極、TFT、蓄積容量、
データ線およびゲート線からなるTFTマトリクス部1
1が形成されている。なお、このTFTマトリクス部1
1については、既に第1の実施の形態として説明したも
のと同様の構成のものを採用すればよい。したがって、
ここでの重複した説明は省略する。また、20は対向基
板であり、各画素電極と対向する共通電極が形成されて
いる。これらのTFT基板10および対向基板20は一
定の間隙を隔てて対向しており、その間隙には液晶が封
入されている。また、30,30はゲートドライバ、4
0,40,…はデータドライバであり、各々240本の
出力端子を有している。
は、列方向の画素数が1920、行方向の画素数が48
0であるVGA対応の液晶表示パネルである。したがっ
て、TFTマトリクス部11は960本のデータ線と9
60本のゲート線とを有している。そして、960本の
データ線を駆動するため、TFT基板10には4個のデ
ータドライバ40が4個外付けされている。一方、ゲー
ト線は960本あるため、本来ならば4個のゲートドラ
イバ30が必要とされるところであるが、本実施の形態
ではTFT基板10上にデマルチプレクサ部12を設け
ることでゲートドライバ30の個数を半分の2個にして
いる。このデマルチプレクサ部12は、TFT基板10
上にTFTおよび信号配線を形成してなるものである
が、TFT基板上10上にTFTマトリクス部11を形
成する際に同時に形成される。したがって、このデマル
チプレクサ部12をTFT基板10上に形成するために
新たな製造工程を追加する必要はない。
成を示すものである。図12に示すように、デマルチプ
レクサ部12は、インバータ120と480個のデマル
チプレクサDMPX1〜DMPX480とにより構成さ
れている。各デマルチプレクサは、各々TFTによる4
個のトランスファゲート121〜124を有している。
トランスファーゲート121および124の各ゲートに
は、図示しない制御回路から切換信号Vselectが
供給される。また、トランスファーゲート122および
123の各ゲートには、切換信号Vselectをイン
バータ120によって反転した信号が供給される。
フィールド周期において、デマルチプレクサDMPX1
〜DMPX480の各入力端子には、図11A、Bにお
ける2個のゲートドライバ30から得られる480個の
出力信号SR1〜SR480が順次供給される。また、
フィールド周期が切り換わる毎に切換信号Vselec
tのレベルが反転される。この結果、デマルチプレクサ
部12では以下の動作が行われる。なお、以下の例では
各トランスファーゲート121〜124はnチャネルの
TFTにより構成されているものとする。
切換信号Vselectがハイレベルとなったとする
と、各デマルチプレクサDMPX1〜DMPX480で
は、トランスファーゲート121および124がオン状
態、トランスファーゲート122および123がオフ状
態となる。したがって、この奇数フィールド周期におい
てゲートドライバから順次出力される出力信号SR1〜
SR480は、デマルチプレクサDMPX1〜DMPX
480の各トランスファーゲート121を介し、480
本の第1のゲート線GA1〜GA480に順次印加され
る。この間、第2のゲート線GB1〜GB480に対し
ては、デマルチプレクサDMPX1〜DMPX480の
各トランスファーゲート124を介し、ローレベルの基
準電圧Vg−lowが印加される。したがって、この
間、TFTマトリクス部11において第2のゲート線に
接続された全てのTFTはオフ状態とされる。
切換信号Vselectがローレベルとなったとする
と、各デマルチプレクサDMPX1〜DMPX480で
は、トランスファーゲート122および123がオン状
態、トランスファーゲート121および124がオフ状
態となる。したがって、この偶数フィールド周期におい
てゲートドライバから順次出力される出力信号SR1〜
SR480は、デマルチプレクサDMPX1〜DMPX
480の各トランスファーゲート123を介し、第2の
ゲート線GB1〜GB480に順次印加される。この
間、第1のゲート線GA1〜GA480に対しては、デ
マルチプレクサDMPX1〜DMPX480の各トラン
スファーゲート122を介し、ローレベルの基準電圧V
g−lowが印加される。
第1のゲート線、偶数フィールド周期においては第2の
ゲート線という具合に、ゲートドライバの出力信号の供
給先を各フィールド周期間で切り換えるインターレース
が行われるため、ゲートドライバの個数を半分に減らす
ことができるのである。
アクティブマトリクス型液晶表示装置の構成を示すもの
であり、図13Aは同装置の平面図、図13Bは図13
AのII−II線視断面図である。上述の第2の実施の形態
では、TFT基板10上にデマルチプレクサ部12を形
成することで、ゲートドライバ30の個数の半減化を図
った。本実施の形態では、このデマルチプレクサ部12
に代えて、シフトレジスタ部13をTFT基板10上に
形成することで、外付けのゲートドライバ30を一切不
要にした。
に示す。このシフトレジスタ部13も、上記第2の実施
の形態におけるデマルチプレクサ部12と同様、TFT
基板10にTFTマトリクス部11を形成する際に同時
に形成されるものである。
3は、480個のレジスタ部REG1〜REG480を
カスケード接続してなるものである。これらのレジスタ
部は、各々、トランスファーゲート131A、インバー
タ132A、トランスファーゲート133Aおよびイン
バータ134Aからなる第1のフリップフロップと、ト
ランスファーゲート131B、インバータ132B、ト
ランスファーゲート133Bおよびインバータ134B
からなる第2のフリップフロップにより構成されてい
る。各レジスタ部REG1〜REG480の第1のフリ
ップフロップの出力端(すなわち、インバータ134A
の出力端)は、TFTマトリクス部11の第1のゲート
線GA1〜GA480に各々接続されている。一方、各
レジスタ部REG1〜REG480の第2のフリップフ
ロップの出力端(すなわち、インバータ134Bの出力
端)は、TFTマトリクス部11の第2のゲート線GB
1〜GB480に各々接続されている。
のシフトレジスタ部13には、2相のクロックCK1お
よびCK2が供給される。これらのうち第1相のクロッ
クCK1は、各レジスタ部のトランスファーゲート13
1Aおよび131Bに供給され、第2相のクロックCK
2は、各レジスタ部のトランスファーゲート133Aお
よび133Bに供給される。
時点において第1段目のレジスタ部REG1の第1のフ
リップフロップにスタートパルスSPAが供給される。
このため、奇数フィールド周期では、カスケード接続さ
れた各レジスタ部の第1のフリップフロップ間をスター
トパルスSPAが順次シフトしてゆく。この結果、各レ
ジスタ部の第1のフリップフロップの出力端(すなわ
ち、各レジスタ部のインバータ134Aの出力端)から
スタートパルスSPAに相当するゲート電圧が順次出力
され、第1のゲート線GA1〜GA480に順次印加さ
れる。なお、奇数フィールド周期では、各レジスタ部の
第2のフリップフロップ間でもシフト動作が行われる
が、第1段目のレジスタ部REG1の第2のフリップフ
ロップにはローレベルの信号が与えられる。したがっ
て、奇数フィールド周期では、第2のゲート線GB1〜
GB480はローレベルに固定される。
時点において第1段目のレジスタ部REG1の第2のフ
リップフロップにスタートパルスSPBが供給される。
このため、偶数フィールド周期では、各レジスタ部の第
2のフリップフロップ間をスタートパルスSPBが順次
シフトしてゆく。この結果、各レジスタ部の第2のフリ
ップフロップの出力端(すなわち、各レジスタ部のイン
バータ134Bの出力端)からスタートパルスSPBに
相当するゲート電圧が順次出力され、第2のゲート線G
B1〜GB480に順次印加される。なお、偶数フィー
ルド周期では、各レジスタ部の第1のフリップフロップ
間でもシフト動作が行われるが、第1段目のレジスタ部
REG1の第1のフリップフロップにはローレベルの信
号が与えられるため、第1のゲート線GA1〜GA48
0はローレベルに固定される。
T基板10上に形成したシフトレジスタ部13により、
TFTマトリクス部11の第1および第2のゲート線の
インターレース駆動が行われるため、ゲートドライバを
外付けする必要がなく、部品点数を減らし、装置の小型
化および低価格化を図ることができる。
部13を設ける代わりに、480段のシフトレジスタと
上記第2の実施の形態におけるデマルチプレクサ部12
を組合せたものをTFT基板10上に形成してもよい。
この場合においても、上記第3の実施の形態と同様な効
果が得られる。
した。なお、各実施の形態では、説明の便宜のため、列
の並び方向(画面水平方向)にデータ線が並び、行の並
び方向(画面垂直方向)にゲート線が並んだアクティブ
マトリクス型液晶表示装置を例に説明したが、データ線
およびゲート線と行および列の並び方向との関係はこれ
に固定されるものではない。本発明の主題事項は、デー
タ線とゲート線のレイアウトにあるのである。
ティブマトリクス型液晶表示装置によれば、データ線の
本数が従来の半分になるので、必要なデータドライバの
数が少なくて済み、装置の価格を下げ、かつ、装置の消
費電力を低減することができ、また、表示エリアの小さ
なものを構成する場合においてもデータ配線端子部の狭
ピッチ化に関する要求が厳しいものとならないという効
果がある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
の場合)の構成を示す平面図である。
合)の構成を示す平面図である。
した場合の構成を示す平面図である。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
部分(ラージアイランド構造の場合)の構成を示す平面
図である。
部分(ラージゲート構造の場合)の構成を示す平面図で
ある。
ブマトリクス型液晶表示装置用基板の構成を示す平面図
である。
ブマトリクス型液晶表示装置の構成を示す図であり、図
11Aは同装置の平面図、図11Bは図13AのI−I
線視断面図である。
の構成を示す回路図である。
ブマトリクス型液晶表示装置の構成を示す図であり、図
13Aは同装置の平面図、図13Bは図13AのII−II
線視断面図である。
構成を示す回路図である。
置の構成を示す平面図である。
ート線の走査の手順を示す図である。
Claims (7)
- 【請求項1】 基板上にマトリクス状に複数のデータ線
と複数のゲート線とを設け、前記それぞれのデータ線の
両側に薄膜トランジスタおよび該薄膜トランジスタに接
続する画素電極を前記複数のゲート線のそれぞれに対応
させて設け、前記データ線の両側の画素電極をこれら画
素電極を挟んで配したゲート線のうちのいずれか対応す
るゲート線からの信号により制御するように、前記複数
のゲート線を配設し、前記薄膜トランジスタをなし前記
画素電極に電気的に接続されたドレイン電極が前記ゲー
ト電極を横断し、前記各画素電極に対応して蓄積容量を
設け、前記隣接するデータ線間のデータ線の形成されて
いない各画素間の境界領域に前記データ線と平行に蓄積
容量線を配設して2列の画素列で1本の前記蓄積容量線
を共用する構成とし、前記蓄積容量の一方の電極が該蓄
積容量に対応する前記画素電極に接続されるとともに、
前記蓄積容量の他方の電極が前記蓄積容量線に接続され
ていることを特徴とするアクティブマトリクス型液晶表
示装置用基板。 - 【請求項2】 基板上にマトリクス状に複数のデータ線
と複数のゲート線とを設け、前記それぞれのデータ線の
両側に薄膜トランジスタおよび該薄膜トランジスタに接
続する画素電極を前記複数のゲート線のそれぞれに対応
させて設け、前記データ線の両側の画素電極をこれら画
素電極を挟んで配したゲート線のうちのいずれか対応す
るゲート線からの信号により制御するように、前記複数
のゲート線を配設し、前記薄膜トランジスタをなすゲー
ト電極が前記ゲート線自体で構成され、前記薄膜トラン
ジスタをなし前記画素電極に電気的に接続されたドレイ
ン電極が前記ゲート電極を横断し、前記各画素電極に対
応して蓄積容量を設け、前記隣接するデータ線間のデー
タ線の形成されていない各画素間の境界領域に前記デー
タ線と平行に蓄積容量線を配設して2列の画素列で1本
の前記蓄積容量線を共用する構成とし、前記蓄積容量の
一方の電極が該蓄積容量に対応する前記画素電極に接続
されるとともに、前記蓄積容量の他方の電極が前記蓄積
容量線に接続されていることを特徴とするアクティブマ
トリクス型液晶表示装置用基板。 - 【請求項3】 対向配置した一対の基板対の間に液晶を
挟持するアクティブマトリクス型液晶表示装置におい
て、前記基板対の一方の基板が請求項1または 2記載の
基板であることを特徴とするアクティブマトリクス型液
晶表示装置。 - 【請求項4】 前記隣接するデータ線に対して逆極性の
信号電圧が印加されるように、各データ線に対する信号
電圧の出力を行うことを特徴とする請求項3記載のアク
ティブマトリクス型液晶表示装置。 - 【請求項5】 フィールド周期が切り換わる毎に、前記
画素を挟んで配したゲート線のうちの一方のゲート線に
ゲート電圧を順次供給する動作と、前記画素電極を挟ん
で配したゲート線のうちの他方のゲート線にゲート電圧
を順次供給する動作とを交互に繰り返す走査手段を具備
することを特徴とする請求項3または4記載のアクティ
ブマトリクス型液晶表示装置。 - 【請求項6】 各フィールド周期において出力端子から
ゲート電圧を順次出力するゲートドライバと、 前記フィールド周期が切り換わる毎に、前記ゲートドラ
イバの出力端子から順次出力されるゲート電圧を前記画
素電極を挟んで配したゲート線のうちの一方のゲート線
に順次供給する動作と、前記ゲートドライバの出力端子
から順次出力されるゲート電圧を前記画素電極を挟んで
配したゲート線のうちの他方のゲート線に順次供給する
動作とを交互に繰り返すデマルチプレクサとを具備し、 前記デマルチプレクサおよび画素を共通の製造工程によ
り製造してなることを特徴とする請求項3または4記載
のアクティブマトリクス型液晶表示装置。 - 【請求項7】 第1のスタートパルスを順次シフトし、
各ステージの出力信号をゲート電圧として前記画素電極
を挟んで配したゲート線のうちの一方のゲート線に供給
する第1のシフトレジスタと、 第2のスタートパルスを順次シフトし、各ステージの出
力信号をゲート電圧として前記画素電極を挟んで配した
ゲート線のうちの他方のゲート線に供給する第2のシフ
トレジスタとを具備し、 前記第1および第2のシフトレジスタならびに画素を共
通の製造工程により製造してなることを特徴とする請求
項3または4記載のアクティブマトリクス型液晶表示装
置。
Priority Applications (5)
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