JP3305259B2 - アクティブマトリクス型液晶表示装置およびそれに用いる基板 - Google Patents
アクティブマトリクス型液晶表示装置およびそれに用いる基板Info
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Description
【０００１】
【発明の属する技術分野】この発明は、アクティブマト
リクス型液晶表示装置およびこの液晶表示装置に用いる
マトリクス基板に関するものである。
リクス型液晶表示装置およびこの液晶表示装置に用いる
マトリクス基板に関するものである。
【０００２】
【従来の技術】周知の通り、アクティブマトリクス型液
晶表示装置は、２枚のガラス基板を対向させて固定し、
その間隙に液晶を封入した構造となっており、一方のガ
ラス基板に透明な共通電極が形成され、他方のガラス基
板には多数の透明な画素電極が行列状に形成されると共
に各画素電極に個別的に電圧を印加するための回路が形
成されている。
晶表示装置は、２枚のガラス基板を対向させて固定し、
その間隙に液晶を封入した構造となっており、一方のガ
ラス基板に透明な共通電極が形成され、他方のガラス基
板には多数の透明な画素電極が行列状に形成されると共
に各画素電極に個別的に電圧を印加するための回路が形
成されている。
【０００３】図１５は、この種のアクティブマトリクス
型液晶表示装置の一般的な構成を示すものであり、より
詳しくは同装置の上記画素電極の形成された側を見下ろ
した平面図を表している。このアクティブマトリクス型
液晶表示装置は、ｍ行ｎ列の画素行列ＰＸ（ｉ，ｊ）
（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を有しており、その一部が
図１５に図示されている。図中、縦横に配列された矩形
が破線によって示されているが、これらは各々画素を表
している。
型液晶表示装置の一般的な構成を示すものであり、より
詳しくは同装置の上記画素電極の形成された側を見下ろ
した平面図を表している。このアクティブマトリクス型
液晶表示装置は、ｍ行ｎ列の画素行列ＰＸ（ｉ，ｊ）
（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を有しており、その一部が
図１５に図示されている。図中、縦横に配列された矩形
が破線によって示されているが、これらは各々画素を表
している。
【０００４】各画素は、図示の通り、水平方向（列方
向）および垂直方向（行方向）に規則正しく配列されて
いるが、これらの画素の各列に対応しｎ本のデータ線Ｄ
ｊ（ｊ＝１〜ｎ）が形成され、さらに画素の各行に対応
しｍ本のゲート線Ｇｉ（ｉ＝１〜ｍ）が形成されてい
る。ここで、各データ線Ｄｊ（ｊ＝１〜ｎ）は、各画素
ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）に信号電圧
を供給する線路である。また、ゲート線Ｇｉ（ｉ＝１〜
ｍ）は、信号電圧の画素への書込みを行わせるためのゲ
ート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１
〜ｎ）に供給する線路である。
向）および垂直方向（行方向）に規則正しく配列されて
いるが、これらの画素の各列に対応しｎ本のデータ線Ｄ
ｊ（ｊ＝１〜ｎ）が形成され、さらに画素の各行に対応
しｍ本のゲート線Ｇｉ（ｉ＝１〜ｍ）が形成されてい
る。ここで、各データ線Ｄｊ（ｊ＝１〜ｎ）は、各画素
ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）に信号電圧
を供給する線路である。また、ゲート線Ｇｉ（ｉ＝１〜
ｍ）は、信号電圧の画素への書込みを行わせるためのゲ
ート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１
〜ｎ）に供給する線路である。
【０００５】各画素ＰＸ（ｉ，ｊ）は、上述の画素電極
の他、ＴＦＴ（Thin Film Transistor；薄膜トランジス
タ）１を有している。このＴＦＴ１は、ソース電極がデ
ータ線Ｄｊに接続され、ゲート電極がゲート線Ｇｉに接
続され、ドレイン電極が画素電極に接続されている。こ
こで、画素電極は、上述した共通電極との間に液晶を挟
んでいる。図１５における容量２は、この画素電極およ
び共通電極により挟まれた液晶容量を表すものである。
ＴＦＴ１は、画素に対する書込みを行うか否か、すなわ
ち、データ線Ｄｊを介して供給される信号電圧をこの液
晶容量２に印加するか否かを切り換えるためのスイッチ
ング素子として機能する。
の他、ＴＦＴ（Thin Film Transistor；薄膜トランジス
タ）１を有している。このＴＦＴ１は、ソース電極がデ
ータ線Ｄｊに接続され、ゲート電極がゲート線Ｇｉに接
続され、ドレイン電極が画素電極に接続されている。こ
こで、画素電極は、上述した共通電極との間に液晶を挟
んでいる。図１５における容量２は、この画素電極およ
び共通電極により挟まれた液晶容量を表すものである。
ＴＦＴ１は、画素に対する書込みを行うか否か、すなわ
ち、データ線Ｄｊを介して供給される信号電圧をこの液
晶容量２に印加するか否かを切り換えるためのスイッチ
ング素子として機能する。
【０００６】次に、このアクティブマトリクス型液晶表
示装置の動作について説明する。このアクティブマトリ
クス型液晶表示装置では、ｍ本のゲート線Ｇｉ（ｉ＝１
〜ｍ）を順次走査し、一定のフィールド周期毎に１画面
の画像表示を行う。ここで、ゲート線を走査する方式に
は、ノンインターレース方式とインターレース方式の２
種類がある。図１６（ａ）および（ｂ）は、ｍ＝４８０
の場合を例に挙げ、これらの各方式における各ゲート線
の走査順序を示したものである。
示装置の動作について説明する。このアクティブマトリ
クス型液晶表示装置では、ｍ本のゲート線Ｇｉ（ｉ＝１
〜ｍ）を順次走査し、一定のフィールド周期毎に１画面
の画像表示を行う。ここで、ゲート線を走査する方式に
は、ノンインターレース方式とインターレース方式の２
種類がある。図１６（ａ）および（ｂ）は、ｍ＝４８０
の場合を例に挙げ、これらの各方式における各ゲート線
の走査順序を示したものである。
【０００７】ノンインターレース方式では、１フィール
ド周期を要して、図１６左側に例示するように４８０本
のゲート線Ｇ１〜Ｇ４８０に一定時間ずつゲート電圧を
順次印加してゆき、以後、フィールド周期が新たなもの
に切り換わる毎にこれと同じ動作を繰り返す。このよう
な各ゲート線に対するゲート電圧の印加は、図示しない
ゲートドライバによって行われる。
ド周期を要して、図１６左側に例示するように４８０本
のゲート線Ｇ１〜Ｇ４８０に一定時間ずつゲート電圧を
順次印加してゆき、以後、フィールド周期が新たなもの
に切り換わる毎にこれと同じ動作を繰り返す。このよう
な各ゲート線に対するゲート電圧の印加は、図示しない
ゲートドライバによって行われる。
【０００８】各フィールド周期において、各ゲート線Ｇ
１〜Ｇ４８０には１回ずつゲート電圧が印加される。こ
こで、あるゲート線Ｇｉにゲート電圧が印加されたとす
ると、このゲート電圧は画素行列の第ｉ行を構成するｎ
個の画素ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の各ＴＦＴ１の
ゲートに印加され、これらのＴＦＴ１が導通状態とされ
る。また、このゲート線Ｇｉに対するゲート電圧の印加
が行われる期間、図示しないデータドライバによりｎ本
のデータ線Ｄｊ（ｊ＝１〜ｎ）にｎ画素分の信号電圧が
各々出力される。これらのｎ画素分の信号電圧は、導通
状態となった上記の各ＴＦＴ１を介すことにより各画素
ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の液晶容量２に各々印加
される。この結果、ｎ個の画素ＰＸ（ｉ，ｊ）（ｊ＝１
〜ｎ）により水平走査線１本分の線画像の表示が行われ
ることとなる。このようなゲート電圧および信号電圧の
印加が画素行列の第１行から第４８０行までについて行
われ、これにより１画面分の画像の表示が行われる。
１〜Ｇ４８０には１回ずつゲート電圧が印加される。こ
こで、あるゲート線Ｇｉにゲート電圧が印加されたとす
ると、このゲート電圧は画素行列の第ｉ行を構成するｎ
個の画素ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の各ＴＦＴ１の
ゲートに印加され、これらのＴＦＴ１が導通状態とされ
る。また、このゲート線Ｇｉに対するゲート電圧の印加
が行われる期間、図示しないデータドライバによりｎ本
のデータ線Ｄｊ（ｊ＝１〜ｎ）にｎ画素分の信号電圧が
各々出力される。これらのｎ画素分の信号電圧は、導通
状態となった上記の各ＴＦＴ１を介すことにより各画素
ＰＸ（ｉ，ｊ）（ｊ＝１〜ｎ）の液晶容量２に各々印加
される。この結果、ｎ個の画素ＰＸ（ｉ，ｊ）（ｊ＝１
〜ｎ）により水平走査線１本分の線画像の表示が行われ
ることとなる。このようなゲート電圧および信号電圧の
印加が画素行列の第１行から第４８０行までについて行
われ、これにより１画面分の画像の表示が行われる。
【０００９】これに対し、インターレース方式では、図
１６右側に例示するように、あるフィールド周期におい
て例えば奇数番目のゲート線Ｇ１，Ｇ３，Ｇ５，…Ｇ４
７９にゲート電圧を印加したときは、次のフィールド周
期では偶数番目のゲート線Ｇ２，Ｇ４，Ｇ６，…Ｇ４８
０にゲート電圧を印加する、という具合に各フィールド
周期間で異なったゲート線の走査を行い、２フィールド
周期を要して１画面分の画像表示を行う動作を繰り返
す。このインターレース方式の場合、２フィールド周期
に１回の割合で１本のゲート線Ｇｉに対するゲート電圧
の印加を行えばよいので、消費電力を節約することがで
きるという利点がある。
１６右側に例示するように、あるフィールド周期におい
て例えば奇数番目のゲート線Ｇ１，Ｇ３，Ｇ５，…Ｇ４
７９にゲート電圧を印加したときは、次のフィールド周
期では偶数番目のゲート線Ｇ２，Ｇ４，Ｇ６，…Ｇ４８
０にゲート電圧を印加する、という具合に各フィールド
周期間で異なったゲート線の走査を行い、２フィールド
周期を要して１画面分の画像表示を行う動作を繰り返
す。このインターレース方式の場合、２フィールド周期
に１回の割合で１本のゲート線Ｇｉに対するゲート電圧
の印加を行えばよいので、消費電力を節約することがで
きるという利点がある。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来のアクティブマトリクス型液晶表示装置は、画素行列
を構成する各列毎にデータ線を有しているため、１行当
たりの画素数が多い場合には、それに応じてデータドラ
イバを多数使用する必要が生じる。しかしながら、この
データドライバは比較的高価な部品であるため、これを
多数使用したのでは装置全体が高価なものとなってしま
う。例えば列方向の画素数が１９２０、行方向の画素数
が４８０であるＶＧＡ対応の液晶表示パネルは、１９２
０本のデータ線と４８０本のゲート線を有している。２
４０個の出力端子を有するデータドライバおよびゲート
ドライバを用い、上記従来技術によりこの液晶表示パネ
ルを構成するものとすると、データドライバを列方向に
沿って８個設け、ゲートドライバを行方向に沿って２個
設ける必要がある。このように８個ものデータドライバ
を使用すると、液晶表示パネルが高価なものとなってし
まうのである。
来のアクティブマトリクス型液晶表示装置は、画素行列
を構成する各列毎にデータ線を有しているため、１行当
たりの画素数が多い場合には、それに応じてデータドラ
イバを多数使用する必要が生じる。しかしながら、この
データドライバは比較的高価な部品であるため、これを
多数使用したのでは装置全体が高価なものとなってしま
う。例えば列方向の画素数が１９２０、行方向の画素数
が４８０であるＶＧＡ対応の液晶表示パネルは、１９２
０本のデータ線と４８０本のゲート線を有している。２
４０個の出力端子を有するデータドライバおよびゲート
ドライバを用い、上記従来技術によりこの液晶表示パネ
ルを構成するものとすると、データドライバを列方向に
沿って８個設け、ゲートドライバを行方向に沿って２個
設ける必要がある。このように８個ものデータドライバ
を使用すると、液晶表示パネルが高価なものとなってし
まうのである。
【００１１】また、上述した従来の技術は、表示エリア
の小さい液晶表示パネルを構成することが困難であると
いう問題を有していた。すなわち、液晶表示パネルの額
縁部分であるデータ配線端子部には、上記の各データ線
に信号電圧を供給するための多数の端子が設けられてい
るが、表示エリアの小さな液晶表示パネルにおいてはこ
のデータ配線端子部を小型化する必要がある。そして、
このデータ配線端子部の小型化を行うためには、上記各
データ線に対応した端子のピッチを狭くする必要がある
が、従来技術による液晶表示パネルはデータ線の本数が
多いため、この狭ピッチ化の要求が極めて厳しいものに
なってしまう。このため、データ配線端子部の製作が難
しくなり、歩留りの低下等の問題を引き起こすのであ
る。
の小さい液晶表示パネルを構成することが困難であると
いう問題を有していた。すなわち、液晶表示パネルの額
縁部分であるデータ配線端子部には、上記の各データ線
に信号電圧を供給するための多数の端子が設けられてい
るが、表示エリアの小さな液晶表示パネルにおいてはこ
のデータ配線端子部を小型化する必要がある。そして、
このデータ配線端子部の小型化を行うためには、上記各
データ線に対応した端子のピッチを狭くする必要がある
が、従来技術による液晶表示パネルはデータ線の本数が
多いため、この狭ピッチ化の要求が極めて厳しいものに
なってしまう。このため、データ配線端子部の製作が難
しくなり、歩留りの低下等の問題を引き起こすのであ
る。
【００１２】この発明は、以上の事情に鑑みてなされた
ものであり、従来に比して少ない本数のデータ線により
各画素の駆動を行い得るアクティブマトリクス型液晶表
示装置およびこれに用いる基板を提供することを目的と
している。
ものであり、従来に比して少ない本数のデータ線により
各画素の駆動を行い得るアクティブマトリクス型液晶表
示装置およびこれに用いる基板を提供することを目的と
している。
【００１３】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置用基板は、基板上にマトリクス状
に複数のデータ線と複数のゲート線とを設け、薄膜トラ
ンジスタおよび該薄膜トランジスタに接続する画素電極
を前記複数のゲート線のそれぞれに対応させて設け、前
記画素電極をこれら画素電極を挟んで配したゲート線の
うちのいずれか対応するゲート線からの信号により制御
するように、前記複数のゲート線を配設し、前記薄膜ト
ランジスタをなし前記画素電極に電気的に接続されたド
レイン電極が前記薄膜トランジスタをなすゲート電極を
横断していることを特徴とするものである。本発明のア
クティブマトリクス型液晶表示装置用基板においては、
１本のデータ線がその両側に配置された画素電極に信号
電圧を供給する。また、データ線の両側の画素電極を挟
んで配したゲート線のうちの一方のゲート線にゲート電
圧を印加することにより、ゲート線に沿って並ぶ画素電
極のうちの半分の画素電極に信号電圧の書き込みが行わ
れ、他方のゲート線にゲート電圧を印加することによ
り、残りの半分の画素に信号電圧の書込みが行われる。
したがって、本発明の基板によれば、データ線の本数が
従来の半分に減るため、高価なデータドライバの個数を
半減することができる。
リクス型液晶表示装置用基板は、基板上にマトリクス状
に複数のデータ線と複数のゲート線とを設け、薄膜トラ
ンジスタおよび該薄膜トランジスタに接続する画素電極
を前記複数のゲート線のそれぞれに対応させて設け、前
記画素電極をこれら画素電極を挟んで配したゲート線の
うちのいずれか対応するゲート線からの信号により制御
するように、前記複数のゲート線を配設し、前記薄膜ト
ランジスタをなし前記画素電極に電気的に接続されたド
レイン電極が前記薄膜トランジスタをなすゲート電極を
横断していることを特徴とするものである。本発明のア
クティブマトリクス型液晶表示装置用基板においては、
１本のデータ線がその両側に配置された画素電極に信号
電圧を供給する。また、データ線の両側の画素電極を挟
んで配したゲート線のうちの一方のゲート線にゲート電
圧を印加することにより、ゲート線に沿って並ぶ画素電
極のうちの半分の画素電極に信号電圧の書き込みが行わ
れ、他方のゲート線にゲート電圧を印加することによ
り、残りの半分の画素に信号電圧の書込みが行われる。
したがって、本発明の基板によれば、データ線の本数が
従来の半分に減るため、高価なデータドライバの個数を
半減することができる。
【００１４】また、ＴＦＴをなすゲート電極を前記ゲー
ト線自体で構成し、前記画素電極に電気的に接続された
ドレイン電極が前記ゲート電極を横断する構造とするこ
とが望ましい。この構造とした場合、アクティブマトリ
クス型液晶表示装置用基板の製造過程においてゲート電
極形成工程とドレイン電極形成工程との間でフォトマス
クずれが生じ、ゲート電極に対するドレイン電極の位置
合わせがずれたとしても、隣接するデータ線間に挟まれ
た２つのＴＦＴでゲート−ドレイン間の寄生容量Ｃgdが
正常な場合と変わらず等しくなり、フィードスルー電圧
ΔＶp も等しくなるため、フリッカや輝度むらの発生を
防止することができる。
ト線自体で構成し、前記画素電極に電気的に接続された
ドレイン電極が前記ゲート電極を横断する構造とするこ
とが望ましい。この構造とした場合、アクティブマトリ
クス型液晶表示装置用基板の製造過程においてゲート電
極形成工程とドレイン電極形成工程との間でフォトマス
クずれが生じ、ゲート電極に対するドレイン電極の位置
合わせがずれたとしても、隣接するデータ線間に挟まれ
た２つのＴＦＴでゲート−ドレイン間の寄生容量Ｃgdが
正常な場合と変わらず等しくなり、フィードスルー電圧
ΔＶp も等しくなるため、フリッカや輝度むらの発生を
防止することができる。
【００１５】また、上記アクティブマトリクス型液晶表
示装置用基板において、前記各画素電極に対応して蓄積
容量を設け、前記隣接するデータ線間のデータ線の形成
されていない各画素間の境界領域に前記データ線と平行
に蓄積容量線を配設して２列の画素列で１本の前記蓄積
容量線を共用する構成とし、前記蓄積容量の一方の電極
をこの蓄積容量に対応する画素電極に接続するととも
に、蓄積容量の他方の電極を前記蓄積容量線に接続する
構成を採ることができる。かかる発明によれば、各画素
電極に蓄積容量が接続されているため、各画素の信号電
圧を保持する能力を高くすることができる。また、各蓄
積容量線には、その両側の各蓄積容量から２画素分の書
込み電流が流れる。したがって、隣接したデータ線に対
しては逆極性の信号電圧が印加されるように、各データ
線に対する信号電圧の出力を行うことにより、各蓄積容
量線に流れる書込み電流を相殺し、書込み不足の発生を
防止することができる。
示装置用基板において、前記各画素電極に対応して蓄積
容量を設け、前記隣接するデータ線間のデータ線の形成
されていない各画素間の境界領域に前記データ線と平行
に蓄積容量線を配設して２列の画素列で１本の前記蓄積
容量線を共用する構成とし、前記蓄積容量の一方の電極
をこの蓄積容量に対応する画素電極に接続するととも
に、蓄積容量の他方の電極を前記蓄積容量線に接続する
構成を採ることができる。かかる発明によれば、各画素
電極に蓄積容量が接続されているため、各画素の信号電
圧を保持する能力を高くすることができる。また、各蓄
積容量線には、その両側の各蓄積容量から２画素分の書
込み電流が流れる。したがって、隣接したデータ線に対
しては逆極性の信号電圧が印加されるように、各データ
線に対する信号電圧の出力を行うことにより、各蓄積容
量線に流れる書込み電流を相殺し、書込み不足の発生を
防止することができる。
【００１６】本発明のアクティブマトリクス型液晶表示
装置は、液晶を挟持する基板対の一方の基板として上記
基板を用いることを特徴とするものである。そして、そ
のアクティブマトリクス型液晶表示装置において、フィ
ールド周期が切り換わる毎に、前記画素を挟んで配した
ゲート線のうちの一方のゲート線にゲート電圧を順次供
給する動作と、前記画素電極を挟んで配したゲート線の
うちの他方のゲート線にゲート電圧を順次供給する動作
とを交互に繰り返す走査手段を具備することを特徴とす
る。かかる発明によれば、２フィールド周期を要して画
素行列の全画素への信号電圧の書込みが行われる。した
がって、信号電圧の書込みに伴う消費電力を低減するこ
とができる。
装置は、液晶を挟持する基板対の一方の基板として上記
基板を用いることを特徴とするものである。そして、そ
のアクティブマトリクス型液晶表示装置において、フィ
ールド周期が切り換わる毎に、前記画素を挟んで配した
ゲート線のうちの一方のゲート線にゲート電圧を順次供
給する動作と、前記画素電極を挟んで配したゲート線の
うちの他方のゲート線にゲート電圧を順次供給する動作
とを交互に繰り返す走査手段を具備することを特徴とす
る。かかる発明によれば、２フィールド周期を要して画
素行列の全画素への信号電圧の書込みが行われる。した
がって、信号電圧の書込みに伴う消費電力を低減するこ
とができる。
【００１７】また、本発明のアクティブマトリクス型液
晶表示装置は、各フィールド周期において出力端子から
ゲート電圧を順次出力するゲートドライバと、前記フィ
ールド周期が切り換わる毎に、前記ゲートドライバの出
力端子から順次出力されるゲート電圧を前記画素電極を
挟んで配したゲート線のうちの一方のゲート線に順次供
給する動作と、前記ゲートドライバの出力端子から順次
出力されるゲート電圧を前記画素電極を挟んで配したゲ
ート線のうちの他方のゲート線に順次供給する動作とを
交互に繰り返すデマルチプレクサとを具備し、前記デマ
ルチプレクサおよび画素を共通の製造工程により製造し
てなることを特徴とするものである。かかる発明によれ
ば、上記装置と同様な作用効果を得ることができる。ま
た、デマルチプレクサを設けたことによりゲートドライ
バの個数を半減することができる。また、デマルチプレ
クサおよび画素を共通の製造工程により形成するので、
製造コストの増加を招くことなく製造することができ
る。
晶表示装置は、各フィールド周期において出力端子から
ゲート電圧を順次出力するゲートドライバと、前記フィ
ールド周期が切り換わる毎に、前記ゲートドライバの出
力端子から順次出力されるゲート電圧を前記画素電極を
挟んで配したゲート線のうちの一方のゲート線に順次供
給する動作と、前記ゲートドライバの出力端子から順次
出力されるゲート電圧を前記画素電極を挟んで配したゲ
ート線のうちの他方のゲート線に順次供給する動作とを
交互に繰り返すデマルチプレクサとを具備し、前記デマ
ルチプレクサおよび画素を共通の製造工程により製造し
てなることを特徴とするものである。かかる発明によれ
ば、上記装置と同様な作用効果を得ることができる。ま
た、デマルチプレクサを設けたことによりゲートドライ
バの個数を半減することができる。また、デマルチプレ
クサおよび画素を共通の製造工程により形成するので、
製造コストの増加を招くことなく製造することができ
る。
【００１８】さらに、本発明のアクティブマトリクス型
液晶表示装置は、第１のスタートパルスを順次シフト
し、各ステージの出力信号をゲート電圧として前記画素
電極を挟んで配したゲート線のうちの一方のゲート線に
供給する第１のシフトレジスタと、第２のスタートパル
スを順次シフトし、各ステージの出力信号をゲート電圧
として前記画素電極を挟んで配したゲート線のうちの他
方のゲート線に供給する第２のシフトレジスタとを具備
し、前記第１および第２のシフトレジスタならびに画素
を共通の製造工程により製造してなることを特徴とする
ものである。かかる発明によれば、上記装置と同様な作
用効果を得ることができる。また、第１および第２のシ
フトレジスタを設けたことによりゲートドライバの外付
けが不要になる。また、各シフトレジスタおよび画素を
共通の製造工程により形成するので、製造コストの増加
を招くことなく製造することができる。
液晶表示装置は、第１のスタートパルスを順次シフト
し、各ステージの出力信号をゲート電圧として前記画素
電極を挟んで配したゲート線のうちの一方のゲート線に
供給する第１のシフトレジスタと、第２のスタートパル
スを順次シフトし、各ステージの出力信号をゲート電圧
として前記画素電極を挟んで配したゲート線のうちの他
方のゲート線に供給する第２のシフトレジスタとを具備
し、前記第１および第２のシフトレジスタならびに画素
を共通の製造工程により製造してなることを特徴とする
ものである。かかる発明によれば、上記装置と同様な作
用効果を得ることができる。また、第１および第２のシ
フトレジスタを設けたことによりゲートドライバの外付
けが不要になる。また、各シフトレジスタおよび画素を
共通の製造工程により形成するので、製造コストの増加
を招くことなく製造することができる。
【００１９】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。 ［第１の基本構成例］ 図１は、この発明の第１の基本構成例であるアクティブ
マトリクス型液晶表示装置の基板構成を示す平面図であ
る。前掲図１５と同様、破線表示の各矩形は画素行列Ｐ
Ｘ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を構成する個
々の画素を表している。前掲図１５のアクティブマトリ
クス型液晶表示装置は、画素行列ＰＸ（ｉ，ｊ）（ｉ＝
１〜ｍ，ｊ＝１〜ｎ）の各列毎に１本ずつデータ線Ｄｊ
を有しており、かつ、各行毎に１本ずつゲート線Ｇｊを
有していた。これに対し、図１に示す本基本構成例に係
るアクティブマトリクス型液晶表示装置では、画素行列
ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を各々２列
ずつに区切るようにｎ／２本のデータ線が形成されてお
り、各データ線は各々の両側の２ｍ個の画素のＴＦＴ１
のソース電極に接続されている。図１では、これらのう
ち３本のデータ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２が例示され
ている。
施の形態について説明する。 ［第１の基本構成例］ 図１は、この発明の第１の基本構成例であるアクティブ
マトリクス型液晶表示装置の基板構成を示す平面図であ
る。前掲図１５と同様、破線表示の各矩形は画素行列Ｐ
Ｘ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を構成する個
々の画素を表している。前掲図１５のアクティブマトリ
クス型液晶表示装置は、画素行列ＰＸ（ｉ，ｊ）（ｉ＝
１〜ｍ，ｊ＝１〜ｎ）の各列毎に１本ずつデータ線Ｄｊ
を有しており、かつ、各行毎に１本ずつゲート線Ｇｊを
有していた。これに対し、図１に示す本基本構成例に係
るアクティブマトリクス型液晶表示装置では、画素行列
ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）を各々２列
ずつに区切るようにｎ／２本のデータ線が形成されてお
り、各データ線は各々の両側の２ｍ個の画素のＴＦＴ１
のソース電極に接続されている。図１では、これらのう
ち３本のデータ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２が例示され
ている。
【００２０】また、画素行列ＰＸ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）の各行については、各行を構成するｎ
個の画素を両側から挟むように第１のゲート線ＧＡｉ
（ｉ＝１〜ｍ）および第２のゲート線ＧＢｉ（ｉ＝１〜
ｍ）が各々形成されている。各行を構成するｎ個の画素
は、上記のｎ／２本のデータ線によって区切られ、各デ
ータ線間には画素が２個ずつ挟まれた状態となっている
が、第１および第２の各ゲート線はこれらの各データ線
間を交互に分担し、各データ線間の２画素のＴＦＴ１へ
のゲート電圧の供給を行う。また、各行に設けられた第
１および第２のゲート線は、隣接した各行間で異なった
データ線間を分担し、各データ線間の画素のＴＦＴ１へ
のゲート電圧の供給を行っている。
ｍ，ｊ＝１〜ｎ）の各行については、各行を構成するｎ
個の画素を両側から挟むように第１のゲート線ＧＡｉ
（ｉ＝１〜ｍ）および第２のゲート線ＧＢｉ（ｉ＝１〜
ｍ）が各々形成されている。各行を構成するｎ個の画素
は、上記のｎ／２本のデータ線によって区切られ、各デ
ータ線間には画素が２個ずつ挟まれた状態となっている
が、第１および第２の各ゲート線はこれらの各データ線
間を交互に分担し、各データ線間の２画素のＴＦＴ１へ
のゲート電圧の供給を行う。また、各行に設けられた第
１および第２のゲート線は、隣接した各行間で異なった
データ線間を分担し、各データ線間の画素のＴＦＴ１へ
のゲート電圧の供給を行っている。
【００２１】例えば第ｉ行に着目すると、データ線Ｄｊ
−２およびＤｊ間の２個の画素ＰＸ（ｉ，ｊ−１），Ｐ
Ｘ（ｉ，ｊ）に対しては第２のゲート線ＧＢｉによりゲ
ート電圧の供給が行われ、その隣りのデータ線Ｄｊおよ
びＤｊ＋２間に挟まれた２個の画素ＰＸ（ｉ，ｊ＋
１），ＰＸ（ｉ，ｊ＋２）に対しては第１のゲート線Ｇ
Ａｉによりゲート電圧の供給が行われる。一方、第ｉ行
の隣りの第ｉ−１行においては、データ線Ｄｊ−２およ
びＤｊ間の２個の画素に対しては第１のゲート線ＧＡｉ
−１によりゲート電圧の供給が行われ、その隣りのデー
タ線ＤｊおよびＤｊ＋２間に挟まれた２個の画素に対し
ては第２のゲート線ＧＢｉ−１によりゲート電圧の供給
が行われるのである。第ｉ＋１行についても同様であ
る。
−２およびＤｊ間の２個の画素ＰＸ（ｉ，ｊ−１），Ｐ
Ｘ（ｉ，ｊ）に対しては第２のゲート線ＧＢｉによりゲ
ート電圧の供給が行われ、その隣りのデータ線Ｄｊおよ
びＤｊ＋２間に挟まれた２個の画素ＰＸ（ｉ，ｊ＋
１），ＰＸ（ｉ，ｊ＋２）に対しては第１のゲート線Ｇ
Ａｉによりゲート電圧の供給が行われる。一方、第ｉ行
の隣りの第ｉ−１行においては、データ線Ｄｊ−２およ
びＤｊ間の２個の画素に対しては第１のゲート線ＧＡｉ
−１によりゲート電圧の供給が行われ、その隣りのデー
タ線ＤｊおよびＤｊ＋２間に挟まれた２個の画素に対し
ては第２のゲート線ＧＢｉ−１によりゲート電圧の供給
が行われるのである。第ｉ＋１行についても同様であ
る。
【００２２】次に、本基本構成例のアクティブマトリク
ス型液晶表示装置用基板におけるＴＦＴの具体的な構成
について説明する。図２および図３は、図１においてデ
ータ線Ｄｊ−２およびＤｊ、第１のゲート線ＧＡｉおよ
び第２のゲート線ＧＢｉにより囲まれた２個の画素ＰＸ
（ｉ，ｊ−１），ＰＸ（ｉ，ｊ）のＴＦＴ部分を示す平
面図である。そして、図２はゲート線ＧＢｉの幅よりも
アイランド４の幅の方が大きい、いわゆるラージアイラ
ンド構造を採用した場合、図３はアイランド５の幅より
もゲート線ＧＢｉの幅の方が大きい、いわゆるラージゲ
ート構造を採用した場合、をそれぞれ示している。
ス型液晶表示装置用基板におけるＴＦＴの具体的な構成
について説明する。図２および図３は、図１においてデ
ータ線Ｄｊ−２およびＤｊ、第１のゲート線ＧＡｉおよ
び第２のゲート線ＧＢｉにより囲まれた２個の画素ＰＸ
（ｉ，ｊ−１），ＰＸ（ｉ，ｊ）のＴＦＴ部分を示す平
面図である。そして、図２はゲート線ＧＢｉの幅よりも
アイランド４の幅の方が大きい、いわゆるラージアイラ
ンド構造を採用した場合、図３はアイランド５の幅より
もゲート線ＧＢｉの幅の方が大きい、いわゆるラージゲ
ート構造を採用した場合、をそれぞれ示している。
【００２３】本基本構成例のＴＦＴ１の平面構造の特徴
点は、図２および図３に共通であって、ＴＦＴ１をなす
ゲート電極をゲート線ＧＢｉ自体で構成し、画素電極６
に電気的に接続されたドレイン電極７がゲート線ＧＢｉ
を横断している点にある。なお、図１は等価回路図であ
る都合上、上記の説明では「データ線はＴＦＴ１のソー
ス電極に接続されている」と述べたが、実際の構成では
図２、図３に示したように、データ線Ｄｊ−２、Ｄｊ自
体がＴＦＴ１のソース電極となっている。
点は、図２および図３に共通であって、ＴＦＴ１をなす
ゲート電極をゲート線ＧＢｉ自体で構成し、画素電極６
に電気的に接続されたドレイン電極７がゲート線ＧＢｉ
を横断している点にある。なお、図１は等価回路図であ
る都合上、上記の説明では「データ線はＴＦＴ１のソー
ス電極に接続されている」と述べたが、実際の構成では
図２、図３に示したように、データ線Ｄｊ−２、Ｄｊ自
体がＴＦＴ１のソース電極となっている。
【００２４】これに対して、上記と同じ箇所に従来一般
のＴＦＴの構造を採用したものを図４Ａ、Ｂに示す。す
なわち、ゲート電極５０がゲート線ＧＢｉから突出し、
このゲート電極５０の中央に向けて両側からソース電極
５１、ドレイン電極５２がそれぞれ延びている構造であ
る。この構造を採った場合、図４Ａに示すように、ゲー
ト層とソース・ドレイン層との間に合わせズレがない場
合には、図中斜線で示したゲート−ドレイン間の寄生容
量ＣgdL3、ＣgdR3は左右どちらのＴＦＴも等しいが、図
４Ｂに示すように、ソース・ドレイン層がゲート層に対
して左にずれた場合には、正常な場合と比べて左のＴＦ
ＴのＣgdL4は大きくなり、右のＴＦＴのＣgdR4は小さく
なる。これにより、右の画素と左の画素のフィードスル
ー電圧ΔＶp が異なるようになり、液晶画面にフリッカ
や輝度むらが発生する。
のＴＦＴの構造を採用したものを図４Ａ、Ｂに示す。す
なわち、ゲート電極５０がゲート線ＧＢｉから突出し、
このゲート電極５０の中央に向けて両側からソース電極
５１、ドレイン電極５２がそれぞれ延びている構造であ
る。この構造を採った場合、図４Ａに示すように、ゲー
ト層とソース・ドレイン層との間に合わせズレがない場
合には、図中斜線で示したゲート−ドレイン間の寄生容
量ＣgdL3、ＣgdR3は左右どちらのＴＦＴも等しいが、図
４Ｂに示すように、ソース・ドレイン層がゲート層に対
して左にずれた場合には、正常な場合と比べて左のＴＦ
ＴのＣgdL4は大きくなり、右のＴＦＴのＣgdR4は小さく
なる。これにより、右の画素と左の画素のフィードスル
ー電圧ΔＶp が異なるようになり、液晶画面にフリッカ
や輝度むらが発生する。
【００２５】一方、図２および図３に示した本基本構成
例の構造を採った場合、画素電極６に接続するドレイン
電極７がゲート電極（ゲート線ＧＢｉ）を横断している
ため、仮に合わせズレが生じても、左右のＴＦＴのゲー
ト−ドレイン間寄生容量ＣgdL1とＣgdR1、ＣgdL2とＣgd
R2はそれぞれ等しく、フィードスルー電圧ΔＶp も等し
くなるので、フリッカや輝度むらの発生を抑えることが
できる。図２、図３ではソース・ドレイン層がゲート層
に対して左にずれた場合を示しているが、右にずれた
り、角度がずれたりした（回転した）場合等において
も、左右のＴＦＴのＣgdLとＣgdRは等しくなり、同様の
効果を得ることができる。
例の構造を採った場合、画素電極６に接続するドレイン
電極７がゲート電極（ゲート線ＧＢｉ）を横断している
ため、仮に合わせズレが生じても、左右のＴＦＴのゲー
ト−ドレイン間寄生容量ＣgdL1とＣgdR1、ＣgdL2とＣgd
R2はそれぞれ等しく、フィードスルー電圧ΔＶp も等し
くなるので、フリッカや輝度むらの発生を抑えることが
できる。図２、図３ではソース・ドレイン層がゲート層
に対して左にずれた場合を示しているが、右にずれた
り、角度がずれたりした（回転した）場合等において
も、左右のＴＦＴのＣgdLとＣgdRは等しくなり、同様の
効果を得ることができる。
【００２６】次に、本基本構成例の動作について説明す
る。本基本構成例では、第１および第２の各ゲート線を
各フィールド周期間で交互に走査するインターレース方
式の走査により、２フィールド周期を要して１画面分の
画像表示が行われる。すなわち、例えば奇数フィールド
周期においては、第１のゲート線ＧＡｉ（ｉ＝１〜ｍ）
に一定時間ずつゲート電圧が順次印加される。また、各
ゲート線にゲート電圧が印加される期間、ｎ／２本のデ
ータ線を介し、各ゲート線に接続されたｎ／２個の画素
に信号電圧が各々出力される。すなわち、図１に示す例
では、ゲート線ＧＡｉにゲート電圧が印加されている期
間、データ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を介し、ゲート
線ＧＡｉに接続された画素ＰＸ（ｉ，ｊ−２），ＰＸ
（ｉ，ｊ＋１），ＰＸ（ｉ，ｊ＋２）に信号電圧が各々
供給されるのである。この結果、奇数フィールド周期に
おいては、ｍ行ｎ列の各画素のうちゲート線ＧＡ（ｉ）
（ｉ＝１〜ｎ）に接続された半分の画素に信号電圧の書
込みが行われる。
る。本基本構成例では、第１および第２の各ゲート線を
各フィールド周期間で交互に走査するインターレース方
式の走査により、２フィールド周期を要して１画面分の
画像表示が行われる。すなわち、例えば奇数フィールド
周期においては、第１のゲート線ＧＡｉ（ｉ＝１〜ｍ）
に一定時間ずつゲート電圧が順次印加される。また、各
ゲート線にゲート電圧が印加される期間、ｎ／２本のデ
ータ線を介し、各ゲート線に接続されたｎ／２個の画素
に信号電圧が各々出力される。すなわち、図１に示す例
では、ゲート線ＧＡｉにゲート電圧が印加されている期
間、データ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を介し、ゲート
線ＧＡｉに接続された画素ＰＸ（ｉ，ｊ−２），ＰＸ
（ｉ，ｊ＋１），ＰＸ（ｉ，ｊ＋２）に信号電圧が各々
供給されるのである。この結果、奇数フィールド周期に
おいては、ｍ行ｎ列の各画素のうちゲート線ＧＡ（ｉ）
（ｉ＝１〜ｎ）に接続された半分の画素に信号電圧の書
込みが行われる。
【００２７】そして、次の偶数フィールド周期において
は、第２のゲート線ＧＢｉ（ｉ＝１〜ｍ）に一定時間ず
つゲート電圧が順次印加される。また、各ゲート線への
ゲート電圧の印加が行われる期間、ｎ／２本のデータ線
を介し、各ゲート線に接続されたｎ／２個の画素に信号
電圧が印加される。この結果、偶数フィールド周期にお
いては、ゲート線ＧＢ（ｉ）（ｉ＝１〜ｎ）に接続され
た他の半分の画素に対する信号電圧の書込が行われる。
は、第２のゲート線ＧＢｉ（ｉ＝１〜ｍ）に一定時間ず
つゲート電圧が順次印加される。また、各ゲート線への
ゲート電圧の印加が行われる期間、ｎ／２本のデータ線
を介し、各ゲート線に接続されたｎ／２個の画素に信号
電圧が印加される。この結果、偶数フィールド周期にお
いては、ゲート線ＧＢ（ｉ）（ｉ＝１〜ｎ）に接続され
た他の半分の画素に対する信号電圧の書込が行われる。
【００２８】このように、本基本構成例によれば、２フ
ィールド周期を要して１画面分の信号電圧がｍ行ｎ列の
全画素に書き込まれるため、１画面分の画像が完全な形
で表示される。
ィールド周期を要して１画面分の信号電圧がｍ行ｎ列の
全画素に書き込まれるため、１画面分の画像が完全な形
で表示される。
【００２９】以上、本基本構成例の構成および動作につ
いて説明したが、本基本構成例の効果を列挙すると次の
通りである。 （１）データ線の本数を従来の半分とすることができ
る。したがって、データドライバの個数を減らすことが
でき、装置全体の価格を低減することができる。例えば
列方向の画素数が１９２０、行方向の画素数が４８０で
あるＶＧＡ対応の液晶表示パネルを構成する場合、デー
タ線の本数が９６０本で済む。したがって、例えば２４
０個の出力端子を有するデータドライバを列方向に沿っ
て４個設けるのみでよく、データドライバの個数を半分
に減らすことができ、装置の低価格化が可能となる。な
お、本基本構成例の場合、１行当たり２本のゲート線を
使用するので、ＶＧＡ対応の液晶表示パネルの場合はゲ
ート線が９６０本となり、ゲートドライバを４個使用す
ることとなる（従来は２個）。しかしながら、高価なデ
ータドライバの個数が半分になり、かつ、総部品点数が
少なくなるので、結局、装置全体としての価格は安くな
るのである。
いて説明したが、本基本構成例の効果を列挙すると次の
通りである。 （１）データ線の本数を従来の半分とすることができ
る。したがって、データドライバの個数を減らすことが
でき、装置全体の価格を低減することができる。例えば
列方向の画素数が１９２０、行方向の画素数が４８０で
あるＶＧＡ対応の液晶表示パネルを構成する場合、デー
タ線の本数が９６０本で済む。したがって、例えば２４
０個の出力端子を有するデータドライバを列方向に沿っ
て４個設けるのみでよく、データドライバの個数を半分
に減らすことができ、装置の低価格化が可能となる。な
お、本基本構成例の場合、１行当たり２本のゲート線を
使用するので、ＶＧＡ対応の液晶表示パネルの場合はゲ
ート線が９６０本となり、ゲートドライバを４個使用す
ることとなる（従来は２個）。しかしながら、高価なデ
ータドライバの個数が半分になり、かつ、総部品点数が
少なくなるので、結局、装置全体としての価格は安くな
るのである。
【００３０】（２）データ線の本数が従来の半分で済む
ため、表示エリアが小さい液晶表示パネルを構成する場
合においても、データ配線端子部の狭ピッチ化に関する
要求が厳しいものとはならない。
ため、表示エリアが小さい液晶表示パネルを構成する場
合においても、データ配線端子部の狭ピッチ化に関する
要求が厳しいものとはならない。
【００３１】（３）上述した従来のアクティブマトリク
ス型液晶表示装置では、各フィールド周期においてｎ本
のデータ線を駆動したが、本基本構成例では各フィール
ド周期においてｎ／２本のデータ線しか駆動しない。こ
のため、本基本構成例では、各データドライバの駆動周
波数を従来の半分にすることができる。また、上述のよ
うにデータドライバの個数が従来の半分になる。したが
って、全データドライバの消費電力は従来の約１／４に
低減されることとなる。なお、本基本構成例では、ゲー
ト線の本数が従来の２倍になるため、ゲートドライバの
必要個数が増えることとなる。しかしながら、ゲートド
ライバの駆動周波数は、データドライバの駆動周波数に
比べて極めて低いため、ゲートドライバの増加に起因し
た全消費電力の増加分は僅かであり、結局、装置の全消
費電力は大幅に低減されることとなる。
ス型液晶表示装置では、各フィールド周期においてｎ本
のデータ線を駆動したが、本基本構成例では各フィール
ド周期においてｎ／２本のデータ線しか駆動しない。こ
のため、本基本構成例では、各データドライバの駆動周
波数を従来の半分にすることができる。また、上述のよ
うにデータドライバの個数が従来の半分になる。したが
って、全データドライバの消費電力は従来の約１／４に
低減されることとなる。なお、本基本構成例では、ゲー
ト線の本数が従来の２倍になるため、ゲートドライバの
必要個数が増えることとなる。しかしながら、ゲートド
ライバの駆動周波数は、データドライバの駆動周波数に
比べて極めて低いため、ゲートドライバの増加に起因し
た全消費電力の増加分は僅かであり、結局、装置の全消
費電力は大幅に低減されることとなる。
【００３２】（４）本基本構成例においては、ｎ／２本
のデータ線により区切られた各区間を第１および第２の
ゲート線が交互に分担し、各区間内の画素へのゲート電
圧の供給を行い、かつ、隣接する各行間では第１および
第２のゲート線が異なった区間を分担するようにしてい
るので、奇数フィールド周期であるか偶数フィールド周
期であるかに拘らず、常に全ての行においてｎ／２個の
画素による表示が行われ、かつ、全ての列においてｍ／
２の画素による表示が行われる。したがって、目障りな
縦縞あるいは横縞が画面に現れるラインクローリングが
生じ難いという利点がある。
のデータ線により区切られた各区間を第１および第２の
ゲート線が交互に分担し、各区間内の画素へのゲート電
圧の供給を行い、かつ、隣接する各行間では第１および
第２のゲート線が異なった区間を分担するようにしてい
るので、奇数フィールド周期であるか偶数フィールド周
期であるかに拘らず、常に全ての行においてｎ／２個の
画素による表示が行われ、かつ、全ての列においてｍ／
２の画素による表示が行われる。したがって、目障りな
縦縞あるいは横縞が画面に現れるラインクローリングが
生じ難いという利点がある。
【００３３】（５）本基本構成例においては、ＴＦＴの
平面構造として画素電極に接続したドレイン電極がゲー
ト線ＧＢｉを横断する構成を採っているため、ゲート層
とソース・ドレイン層との間で合わせズレが生じても、
左右のＴＦＴのＣgdは等しく、フィードスルー電圧ΔＶ
p も等しくなるので、フリッカや輝度むらの発生を抑え
ることができる。
平面構造として画素電極に接続したドレイン電極がゲー
ト線ＧＢｉを横断する構成を採っているため、ゲート層
とソース・ドレイン層との間で合わせズレが生じても、
左右のＴＦＴのＣgdは等しく、フィードスルー電圧ΔＶ
p も等しくなるので、フリッカや輝度むらの発生を抑え
ることができる。
【００３４】［第２〜第４の基本構成例］ 図５〜図７はこの発明の第２〜第４の基本構成例の構成
を各々示すものである。これらの各基本構成例における
各ゲート線と各画素との具体的な接続関係は上記第１の
基本構成例において示したものとは異なっている。しか
し、いずれの基本構成例も、ｎ／２本のデータ線が各々
２列ずつ分担して信号電圧の供給を行う点ならびに各行
毎に第１および第２のゲート線がｎ／２個ずつ画素を分
担してゲート電圧の供給を行う点において、上記第１の
基本構成例と変るところはない。これらの各基本構成例
は、本発明における各ゲート線と各画素の接続関係が上
記第１の基本構成例に限定されず種々の変形があり得る
ことを明らかにするため、その具体例として示したもの
である。これらの各基本構成例においても、上記第１の
基本構成例において挙げた効果（１）〜（３）と同様の
ものが得られる。なお、ラインクローリングの防止効果
に関しては、上記第１の基本構成例あるいは第３の基本
構成例（図６）が最良であり、第２の基本構成例（図
５）および第４の基本構成例（図７）は他に比べて縦縞
が現れ易いという欠点がある。
を各々示すものである。これらの各基本構成例における
各ゲート線と各画素との具体的な接続関係は上記第１の
基本構成例において示したものとは異なっている。しか
し、いずれの基本構成例も、ｎ／２本のデータ線が各々
２列ずつ分担して信号電圧の供給を行う点ならびに各行
毎に第１および第２のゲート線がｎ／２個ずつ画素を分
担してゲート電圧の供給を行う点において、上記第１の
基本構成例と変るところはない。これらの各基本構成例
は、本発明における各ゲート線と各画素の接続関係が上
記第１の基本構成例に限定されず種々の変形があり得る
ことを明らかにするため、その具体例として示したもの
である。これらの各基本構成例においても、上記第１の
基本構成例において挙げた効果（１）〜（３）と同様の
ものが得られる。なお、ラインクローリングの防止効果
に関しては、上記第１の基本構成例あるいは第３の基本
構成例（図６）が最良であり、第２の基本構成例（図
５）および第４の基本構成例（図７）は他に比べて縦縞
が現れ易いという欠点がある。
【００３５】また、図５および図６に示した等価回路に
対応するＴＦＴの具体的な構成を図８、図９にそれぞれ
示す。図８はラージアイランド構造を採用した場合、図
９はラージゲート構造を採用した場合の図である。これ
らの図に示すように、本基本構成例においても第１の基
本構成例と同様、画素電極６に接続したドレイン電極７
がゲート線ＧＡｉ、ＧＢｉをそれぞれ横断する構成を採
っているため、ゲート層とソース・ドレイン層との間で
合わせズレが生じても、左右のＴＦＴのＣgdは等しく、
フィードスルー電圧ΔＶp も等しくなるので、フリッカ
や輝度むらの発生を抑えることができる。すなわち、上
記第１の基本構成例において挙げた効果（５）を得るこ
とができる。
対応するＴＦＴの具体的な構成を図８、図９にそれぞれ
示す。図８はラージアイランド構造を採用した場合、図
９はラージゲート構造を採用した場合の図である。これ
らの図に示すように、本基本構成例においても第１の基
本構成例と同様、画素電極６に接続したドレイン電極７
がゲート線ＧＡｉ、ＧＢｉをそれぞれ横断する構成を採
っているため、ゲート層とソース・ドレイン層との間で
合わせズレが生じても、左右のＴＦＴのＣgdは等しく、
フィードスルー電圧ΔＶp も等しくなるので、フリッカ
や輝度むらの発生を抑えることができる。すなわち、上
記第１の基本構成例において挙げた効果（５）を得るこ
とができる。
【００３６】［第１の実施の形態］ コントラストを高め、かつ、クロストークを低減し、画
質を高めるためには、各画素の信号電圧を保持する能力
を高めるのが効果的である。このため、アクティブマト
リクス型液晶表示装置においては、各画素電極に対し蓄
積容量を各々接続した構成がよく採られる。本実施の形
態は、上記第１の基本構成例において示した構成に改良
を加え、各画素電極に蓄積容量を接続したものである。
本実施の形態の構成を図１０に示す。この図に示すよう
に、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）
には、蓄積容量３が各々形成されており、これらの蓄積
容量３の一方の電極が各画素の画素電極（すなわち、液
晶容量２の一方の電極）に接続されている。また、各画
素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）は、ｎ／
２本のデータ線（図１０ではこれらのうちの３本のデー
タ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を図示）によって２列ず
つに区切られているが、これらのデータ線の形成されて
ない各画素間の境界領域にデータ線と平行にＣｓ線（蓄
積容量線）が各々形成されている。各画素の蓄積容量３
の他方の電極は、これらのＣｓ線を介することにより図
示しない基準電源に接続されている。
質を高めるためには、各画素の信号電圧を保持する能力
を高めるのが効果的である。このため、アクティブマト
リクス型液晶表示装置においては、各画素電極に対し蓄
積容量を各々接続した構成がよく採られる。本実施の形
態は、上記第１の基本構成例において示した構成に改良
を加え、各画素電極に蓄積容量を接続したものである。
本実施の形態の構成を図１０に示す。この図に示すよう
に、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）
には、蓄積容量３が各々形成されており、これらの蓄積
容量３の一方の電極が各画素の画素電極（すなわち、液
晶容量２の一方の電極）に接続されている。また、各画
素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）は、ｎ／
２本のデータ線（図１０ではこれらのうちの３本のデー
タ線Ｄｊ−２，Ｄｊ，Ｄｊ＋２を図示）によって２列ず
つに区切られているが、これらのデータ線の形成されて
ない各画素間の境界領域にデータ線と平行にＣｓ線（蓄
積容量線）が各々形成されている。各画素の蓄積容量３
の他方の電極は、これらのＣｓ線を介することにより図
示しない基準電源に接続されている。
【００３７】本実施の形態によれば、このようにして各
画素電極に接続された蓄積容量３により各画素の信号電
圧の保持能力が高められるため、高コントラスト化およ
びクロストークの低減という効果が得られる。また、本
実施の形態によれば、２列の画素列で１本のＣｓ線を共
用する構成となっているため、ゲート線の本数が従来の
２倍になったとしても、開口率の低下を招くことはな
い。本願発明者は、従来のアクティブマトリクス型液晶
表示装置に対し本実施の形態に係る構造を適用した場合
の効果を確認するため、デザインルールを変えないで本
実施の形態に係る構造のもののレイアウト設計を試行し
てみた。この結果、従来と同程度の開口率が得られた。
画素電極に接続された蓄積容量３により各画素の信号電
圧の保持能力が高められるため、高コントラスト化およ
びクロストークの低減という効果が得られる。また、本
実施の形態によれば、２列の画素列で１本のＣｓ線を共
用する構成となっているため、ゲート線の本数が従来の
２倍になったとしても、開口率の低下を招くことはな
い。本願発明者は、従来のアクティブマトリクス型液晶
表示装置に対し本実施の形態に係る構造を適用した場合
の効果を確認するため、デザインルールを変えないで本
実施の形態に係る構造のもののレイアウト設計を試行し
てみた。この結果、従来と同程度の開口率が得られた。
【００３８】さて、本実施の形態のように各画素電極に
蓄積容量３を接続すると、各画素への信号電圧の書込み
時に書込み電流がＣｓ線に流れる。したがって、Ｃｓ線
の配線抵抗が高い場合には、この配線抵抗に起因した書
込み不足が生じる場合がある。これはコントラストの低
下、クロストークの増大等の画質低下の原因となる。こ
のような不具合を防止するための手段として、Ｃｓ線の
幅を広くし、配線抵抗を低下させることも考えられる
が、開口率の低下を招くため好ましくない。
蓄積容量３を接続すると、各画素への信号電圧の書込み
時に書込み電流がＣｓ線に流れる。したがって、Ｃｓ線
の配線抵抗が高い場合には、この配線抵抗に起因した書
込み不足が生じる場合がある。これはコントラストの低
下、クロストークの増大等の画質低下の原因となる。こ
のような不具合を防止するための手段として、Ｃｓ線の
幅を広くし、配線抵抗を低下させることも考えられる
が、開口率の低下を招くため好ましくない。
【００３９】そこで、本実施の形態では、その構造上、
常に各Ｃｓ線に２画素分の書込み電流が流れるという第
１の実施の形態の特徴を活かし、これらの書込み電流を
相殺し各Ｃｓ配線の電圧降下を低減する手段を講じてい
る。さらに詳述すると、本実施の形態では、図示しない
データドライバがｎ／２本のデータ線に信号電圧を各々
印加する際、隣接する２本のデータ線に対し常に逆極性
の信号電圧が印加されるように各信号電圧を出力する。
すなわち、あるフィールド周期において例えばゲート線
ＧＢｉにゲート電圧が印加されるものとすると、このと
きデータ線Ｄｊ−２には例えば正の信号電圧を印加し、
これと隣接するデータ線Ｄｊには負の信号電圧を印加す
るのである。このような逆極性の信号電圧の印加を行う
結果、データ線Ｄｊ−２およびＤｊの間のＣｓ線には、
これらの各信号電圧に対応した書込み電流が流れること
となるが、これらの各書込み電流は相殺することとな
る。このため、Ｃｓ線には僅かな電流しか流れず、書込
み不足の問題は生じないのである。
常に各Ｃｓ線に２画素分の書込み電流が流れるという第
１の実施の形態の特徴を活かし、これらの書込み電流を
相殺し各Ｃｓ配線の電圧降下を低減する手段を講じてい
る。さらに詳述すると、本実施の形態では、図示しない
データドライバがｎ／２本のデータ線に信号電圧を各々
印加する際、隣接する２本のデータ線に対し常に逆極性
の信号電圧が印加されるように各信号電圧を出力する。
すなわち、あるフィールド周期において例えばゲート線
ＧＢｉにゲート電圧が印加されるものとすると、このと
きデータ線Ｄｊ−２には例えば正の信号電圧を印加し、
これと隣接するデータ線Ｄｊには負の信号電圧を印加す
るのである。このような逆極性の信号電圧の印加を行う
結果、データ線Ｄｊ−２およびＤｊの間のＣｓ線には、
これらの各信号電圧に対応した書込み電流が流れること
となるが、これらの各書込み電流は相殺することとな
る。このため、Ｃｓ線には僅かな電流しか流れず、書込
み不足の問題は生じないのである。
【００４０】以上、第１の基本構成例（図１）に蓄積容
量およびＣｓ線の付加を行う場合を例に説明したが、第
４の基本構成例（図７）に蓄積容量およびＣｓ線の付加
を行ってもよい。この第４の基本構成例も、第１の基本
構成例と同様、２本のデータ線間に挟まれた２画素に同
時に書込み電流が流れる構成となっているため、本実施
の形態と同様の構成を採った場合に各Ｃｓ線において各
書込み電流を相殺することができるからである。
量およびＣｓ線の付加を行う場合を例に説明したが、第
４の基本構成例（図７）に蓄積容量およびＣｓ線の付加
を行ってもよい。この第４の基本構成例も、第１の基本
構成例と同様、２本のデータ線間に挟まれた２画素に同
時に書込み電流が流れる構成となっているため、本実施
の形態と同様の構成を採った場合に各Ｃｓ線において各
書込み電流を相殺することができるからである。
【００４１】［第２の実施の形態］ 図１１ＡおよびＢは本発明の第２の実施の形態であるア
クティブマトリクス型液晶表示装置の構成を示すもので
あり、図１１Ａは同装置の平面図、図１１Ｂは図１１Ａ
のＩ−Ｉ線視断面図である。これらの各図において、１
０はＴＦＴ基板であり、画素電極、ＴＦＴ、蓄積容量、
データ線およびゲート線からなるＴＦＴマトリクス部１
１が形成されている。なお、このＴＦＴマトリクス部１
１については、既に第１の実施の形態として説明したも
のと同様の構成のものを採用すればよい。したがって、
ここでの重複した説明は省略する。また、２０は対向基
板であり、各画素電極と対向する共通電極が形成されて
いる。これらのＴＦＴ基板１０および対向基板２０は一
定の間隙を隔てて対向しており、その間隙には液晶が封
入されている。また、３０，３０はゲートドライバ、４
０，４０，…はデータドライバであり、各々２４０本の
出力端子を有している。
クティブマトリクス型液晶表示装置の構成を示すもので
あり、図１１Ａは同装置の平面図、図１１Ｂは図１１Ａ
のＩ−Ｉ線視断面図である。これらの各図において、１
０はＴＦＴ基板であり、画素電極、ＴＦＴ、蓄積容量、
データ線およびゲート線からなるＴＦＴマトリクス部１
１が形成されている。なお、このＴＦＴマトリクス部１
１については、既に第１の実施の形態として説明したも
のと同様の構成のものを採用すればよい。したがって、
ここでの重複した説明は省略する。また、２０は対向基
板であり、各画素電極と対向する共通電極が形成されて
いる。これらのＴＦＴ基板１０および対向基板２０は一
定の間隙を隔てて対向しており、その間隙には液晶が封
入されている。また、３０，３０はゲートドライバ、４
０，４０，…はデータドライバであり、各々２４０本の
出力端子を有している。
【００４２】このアクティブマトリクス型液晶表示装置
は、列方向の画素数が１９２０、行方向の画素数が４８
０であるＶＧＡ対応の液晶表示パネルである。したがっ
て、ＴＦＴマトリクス部１１は９６０本のデータ線と９
６０本のゲート線とを有している。そして、９６０本の
データ線を駆動するため、ＴＦＴ基板１０には４個のデ
ータドライバ４０が４個外付けされている。一方、ゲー
ト線は９６０本あるため、本来ならば４個のゲートドラ
イバ３０が必要とされるところであるが、本実施の形態
ではＴＦＴ基板１０上にデマルチプレクサ部１２を設け
ることでゲートドライバ３０の個数を半分の２個にして
いる。このデマルチプレクサ部１２は、ＴＦＴ基板１０
上にＴＦＴおよび信号配線を形成してなるものである
が、ＴＦＴ基板上１０上にＴＦＴマトリクス部１１を形
成する際に同時に形成される。したがって、このデマル
チプレクサ部１２をＴＦＴ基板１０上に形成するために
新たな製造工程を追加する必要はない。
は、列方向の画素数が１９２０、行方向の画素数が４８
０であるＶＧＡ対応の液晶表示パネルである。したがっ
て、ＴＦＴマトリクス部１１は９６０本のデータ線と９
６０本のゲート線とを有している。そして、９６０本の
データ線を駆動するため、ＴＦＴ基板１０には４個のデ
ータドライバ４０が４個外付けされている。一方、ゲー
ト線は９６０本あるため、本来ならば４個のゲートドラ
イバ３０が必要とされるところであるが、本実施の形態
ではＴＦＴ基板１０上にデマルチプレクサ部１２を設け
ることでゲートドライバ３０の個数を半分の２個にして
いる。このデマルチプレクサ部１２は、ＴＦＴ基板１０
上にＴＦＴおよび信号配線を形成してなるものである
が、ＴＦＴ基板上１０上にＴＦＴマトリクス部１１を形
成する際に同時に形成される。したがって、このデマル
チプレクサ部１２をＴＦＴ基板１０上に形成するために
新たな製造工程を追加する必要はない。
【００４３】図１２はデマルチプレクサ部１２の回路構
成を示すものである。図１２に示すように、デマルチプ
レクサ部１２は、インバータ１２０と４８０個のデマル
チプレクサＤＭＰＸ１〜ＤＭＰＸ４８０とにより構成さ
れている。各デマルチプレクサは、各々ＴＦＴによる４
個のトランスファゲート１２１〜１２４を有している。
トランスファーゲート１２１および１２４の各ゲートに
は、図示しない制御回路から切換信号Ｖｓｅｌｅｃｔが
供給される。また、トランスファーゲート１２２および
１２３の各ゲートには、切換信号Ｖｓｅｌｅｃｔをイン
バータ１２０によって反転した信号が供給される。
成を示すものである。図１２に示すように、デマルチプ
レクサ部１２は、インバータ１２０と４８０個のデマル
チプレクサＤＭＰＸ１〜ＤＭＰＸ４８０とにより構成さ
れている。各デマルチプレクサは、各々ＴＦＴによる４
個のトランスファゲート１２１〜１２４を有している。
トランスファーゲート１２１および１２４の各ゲートに
は、図示しない制御回路から切換信号Ｖｓｅｌｅｃｔが
供給される。また、トランスファーゲート１２２および
１２３の各ゲートには、切換信号Ｖｓｅｌｅｃｔをイン
バータ１２０によって反転した信号が供給される。
【００４４】次に、本実施の形態の動作を説明する。各
フィールド周期において、デマルチプレクサＤＭＰＸ１
〜ＤＭＰＸ４８０の各入力端子には、図１１Ａ、Ｂにお
ける２個のゲートドライバ３０から得られる４８０個の
出力信号ＳＲ１〜ＳＲ４８０が順次供給される。また、
フィールド周期が切り換わる毎に切換信号Ｖｓｅｌｅｃ
ｔのレベルが反転される。この結果、デマルチプレクサ
部１２では以下の動作が行われる。なお、以下の例では
各トランスファーゲート１２１〜１２４はｎチャネルの
ＴＦＴにより構成されているものとする。
フィールド周期において、デマルチプレクサＤＭＰＸ１
〜ＤＭＰＸ４８０の各入力端子には、図１１Ａ、Ｂにお
ける２個のゲートドライバ３０から得られる４８０個の
出力信号ＳＲ１〜ＳＲ４８０が順次供給される。また、
フィールド周期が切り換わる毎に切換信号Ｖｓｅｌｅｃ
ｔのレベルが反転される。この結果、デマルチプレクサ
部１２では以下の動作が行われる。なお、以下の例では
各トランスファーゲート１２１〜１２４はｎチャネルの
ＴＦＴにより構成されているものとする。
【００４５】まず、例えば奇数フィールド周期において
切換信号Ｖｓｅｌｅｃｔがハイレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２１および１２４がオン状
態、トランスファーゲート１２２および１２３がオフ状
態となる。したがって、この奇数フィールド周期におい
てゲートドライバから順次出力される出力信号ＳＲ１〜
ＳＲ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ
４８０の各トランスファーゲート１２１を介し、４８０
本の第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加され
る。この間、第２のゲート線ＧＢ１〜ＧＢ４８０に対し
ては、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の
各トランスファーゲート１２４を介し、ローレベルの基
準電圧Ｖｇ−ｌｏｗが印加される。したがって、この
間、ＴＦＴマトリクス部１１において第２のゲート線に
接続された全てのＴＦＴはオフ状態とされる。
切換信号Ｖｓｅｌｅｃｔがハイレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２１および１２４がオン状
態、トランスファーゲート１２２および１２３がオフ状
態となる。したがって、この奇数フィールド周期におい
てゲートドライバから順次出力される出力信号ＳＲ１〜
ＳＲ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ
４８０の各トランスファーゲート１２１を介し、４８０
本の第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加され
る。この間、第２のゲート線ＧＢ１〜ＧＢ４８０に対し
ては、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の
各トランスファーゲート１２４を介し、ローレベルの基
準電圧Ｖｇ−ｌｏｗが印加される。したがって、この
間、ＴＦＴマトリクス部１１において第２のゲート線に
接続された全てのＴＦＴはオフ状態とされる。
【００４６】次に偶数フィールド周期に切り換わり、各
切換信号Ｖｓｅｌｅｃｔがローレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２２および１２３がオン状
態、トランスファーゲート１２１および１２４がオフ状
態となる。したがって、この偶数フィールド周期におい
てゲートドライバから順次出力される出力信号ＳＲ１〜
ＳＲ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ
４８０の各トランスファーゲート１２３を介し、第２の
ゲート線ＧＢ１〜ＧＢ４８０に順次印加される。この
間、第１のゲート線ＧＡ１〜ＧＡ４８０に対しては、デ
マルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の各トラン
スファーゲート１２２を介し、ローレベルの基準電圧Ｖ
ｇ−ｌｏｗが印加される。
切換信号Ｖｓｅｌｅｃｔがローレベルとなったとする
と、各デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０で
は、トランスファーゲート１２２および１２３がオン状
態、トランスファーゲート１２１および１２４がオフ状
態となる。したがって、この偶数フィールド周期におい
てゲートドライバから順次出力される出力信号ＳＲ１〜
ＳＲ４８０は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸ
４８０の各トランスファーゲート１２３を介し、第２の
ゲート線ＧＢ１〜ＧＢ４８０に順次印加される。この
間、第１のゲート線ＧＡ１〜ＧＡ４８０に対しては、デ
マルチプレクサＤＭＰＸ１〜ＤＭＰＸ４８０の各トラン
スファーゲート１２２を介し、ローレベルの基準電圧Ｖ
ｇ−ｌｏｗが印加される。
【００４７】このように奇数フィールド周期においては
第１のゲート線、偶数フィールド周期においては第２の
ゲート線という具合に、ゲートドライバの出力信号の供
給先を各フィールド周期間で切り換えるインターレース
が行われるため、ゲートドライバの個数を半分に減らす
ことができるのである。
第１のゲート線、偶数フィールド周期においては第２の
ゲート線という具合に、ゲートドライバの出力信号の供
給先を各フィールド周期間で切り換えるインターレース
が行われるため、ゲートドライバの個数を半分に減らす
ことができるのである。
【００４８】［第３の実施の形態］ 図１３ＡおよびＢはこの発明の第３の実施の形態である
アクティブマトリクス型液晶表示装置の構成を示すもの
であり、図１３Ａは同装置の平面図、図１３Ｂは図１３
ＡのII−II線視断面図である。上述の第２の実施の形態
では、ＴＦＴ基板１０上にデマルチプレクサ部１２を形
成することで、ゲートドライバ３０の個数の半減化を図
った。本実施の形態では、このデマルチプレクサ部１２
に代えて、シフトレジスタ部１３をＴＦＴ基板１０上に
形成することで、外付けのゲートドライバ３０を一切不
要にした。
アクティブマトリクス型液晶表示装置の構成を示すもの
であり、図１３Ａは同装置の平面図、図１３Ｂは図１３
ＡのII−II線視断面図である。上述の第２の実施の形態
では、ＴＦＴ基板１０上にデマルチプレクサ部１２を形
成することで、ゲートドライバ３０の個数の半減化を図
った。本実施の形態では、このデマルチプレクサ部１２
に代えて、シフトレジスタ部１３をＴＦＴ基板１０上に
形成することで、外付けのゲートドライバ３０を一切不
要にした。
【００４９】シフトレジスタ部１３の回路構成を図１４
に示す。このシフトレジスタ部１３も、上記第２の実施
の形態におけるデマルチプレクサ部１２と同様、ＴＦＴ
基板１０にＴＦＴマトリクス部１１を形成する際に同時
に形成されるものである。
に示す。このシフトレジスタ部１３も、上記第２の実施
の形態におけるデマルチプレクサ部１２と同様、ＴＦＴ
基板１０にＴＦＴマトリクス部１１を形成する際に同時
に形成されるものである。
【００５０】図１４に示すように、シフトレジスタ部１
３は、４８０個のレジスタ部ＲＥＧ１〜ＲＥＧ４８０を
カスケード接続してなるものである。これらのレジスタ
部は、各々、トランスファーゲート１３１Ａ、インバー
タ１３２Ａ、トランスファーゲート１３３Ａおよびイン
バータ１３４Ａからなる第１のフリップフロップと、ト
ランスファーゲート１３１Ｂ、インバータ１３２Ｂ、ト
ランスファーゲート１３３Ｂおよびインバータ１３４Ｂ
からなる第２のフリップフロップにより構成されてい
る。各レジスタ部ＲＥＧ１〜ＲＥＧ４８０の第１のフリ
ップフロップの出力端（すなわち、インバータ１３４Ａ
の出力端）は、ＴＦＴマトリクス部１１の第１のゲート
線ＧＡ１〜ＧＡ４８０に各々接続されている。一方、各
レジスタ部ＲＥＧ１〜ＲＥＧ４８０の第２のフリップフ
ロップの出力端（すなわち、インバータ１３４Ｂの出力
端）は、ＴＦＴマトリクス部１１の第２のゲート線ＧＢ
１〜ＧＢ４８０に各々接続されている。
３は、４８０個のレジスタ部ＲＥＧ１〜ＲＥＧ４８０を
カスケード接続してなるものである。これらのレジスタ
部は、各々、トランスファーゲート１３１Ａ、インバー
タ１３２Ａ、トランスファーゲート１３３Ａおよびイン
バータ１３４Ａからなる第１のフリップフロップと、ト
ランスファーゲート１３１Ｂ、インバータ１３２Ｂ、ト
ランスファーゲート１３３Ｂおよびインバータ１３４Ｂ
からなる第２のフリップフロップにより構成されてい
る。各レジスタ部ＲＥＧ１〜ＲＥＧ４８０の第１のフリ
ップフロップの出力端（すなわち、インバータ１３４Ａ
の出力端）は、ＴＦＴマトリクス部１１の第１のゲート
線ＧＡ１〜ＧＡ４８０に各々接続されている。一方、各
レジスタ部ＲＥＧ１〜ＲＥＧ４８０の第２のフリップフ
ロップの出力端（すなわち、インバータ１３４Ｂの出力
端）は、ＴＦＴマトリクス部１１の第２のゲート線ＧＢ
１〜ＧＢ４８０に各々接続されている。
【００５１】次に、本実施の形態の動作を説明する。こ
のシフトレジスタ部１３には、２相のクロックＣＫ１お
よびＣＫ２が供給される。これらのうち第１相のクロッ
クＣＫ１は、各レジスタ部のトランスファーゲート１３
１Ａおよび１３１Ｂに供給され、第２相のクロックＣＫ
２は、各レジスタ部のトランスファーゲート１３３Ａお
よび１３３Ｂに供給される。
のシフトレジスタ部１３には、２相のクロックＣＫ１お
よびＣＫ２が供給される。これらのうち第１相のクロッ
クＣＫ１は、各レジスタ部のトランスファーゲート１３
１Ａおよび１３１Ｂに供給され、第２相のクロックＣＫ
２は、各レジスタ部のトランスファーゲート１３３Ａお
よび１３３Ｂに供給される。
【００５２】また、奇数フィールド周期では、その開始
時点において第１段目のレジスタ部ＲＥＧ１の第１のフ
リップフロップにスタートパルスＳＰＡが供給される。
このため、奇数フィールド周期では、カスケード接続さ
れた各レジスタ部の第１のフリップフロップ間をスター
トパルスＳＰＡが順次シフトしてゆく。この結果、各レ
ジスタ部の第１のフリップフロップの出力端（すなわ
ち、各レジスタ部のインバータ１３４Ａの出力端）から
スタートパルスＳＰＡに相当するゲート電圧が順次出力
され、第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加さ
れる。なお、奇数フィールド周期では、各レジスタ部の
第２のフリップフロップ間でもシフト動作が行われる
が、第１段目のレジスタ部ＲＥＧ１の第２のフリップフ
ロップにはローレベルの信号が与えられる。したがっ
て、奇数フィールド周期では、第２のゲート線ＧＢ１〜
ＧＢ４８０はローレベルに固定される。
時点において第１段目のレジスタ部ＲＥＧ１の第１のフ
リップフロップにスタートパルスＳＰＡが供給される。
このため、奇数フィールド周期では、カスケード接続さ
れた各レジスタ部の第１のフリップフロップ間をスター
トパルスＳＰＡが順次シフトしてゆく。この結果、各レ
ジスタ部の第１のフリップフロップの出力端（すなわ
ち、各レジスタ部のインバータ１３４Ａの出力端）から
スタートパルスＳＰＡに相当するゲート電圧が順次出力
され、第１のゲート線ＧＡ１〜ＧＡ４８０に順次印加さ
れる。なお、奇数フィールド周期では、各レジスタ部の
第２のフリップフロップ間でもシフト動作が行われる
が、第１段目のレジスタ部ＲＥＧ１の第２のフリップフ
ロップにはローレベルの信号が与えられる。したがっ
て、奇数フィールド周期では、第２のゲート線ＧＢ１〜
ＧＢ４８０はローレベルに固定される。
【００５３】次に、偶数フィールド周期では、その開始
時点において第１段目のレジスタ部ＲＥＧ１の第２のフ
リップフロップにスタートパルスＳＰＢが供給される。
このため、偶数フィールド周期では、各レジスタ部の第
２のフリップフロップ間をスタートパルスＳＰＢが順次
シフトしてゆく。この結果、各レジスタ部の第２のフリ
ップフロップの出力端（すなわち、各レジスタ部のイン
バータ１３４Ｂの出力端）からスタートパルスＳＰＢに
相当するゲート電圧が順次出力され、第２のゲート線Ｇ
Ｂ１〜ＧＢ４８０に順次印加される。なお、偶数フィー
ルド周期では、各レジスタ部の第１のフリップフロップ
間でもシフト動作が行われるが、第１段目のレジスタ部
ＲＥＧ１の第１のフリップフロップにはローレベルの信
号が与えられるため、第１のゲート線ＧＡ１〜ＧＡ４８
０はローレベルに固定される。
時点において第１段目のレジスタ部ＲＥＧ１の第２のフ
リップフロップにスタートパルスＳＰＢが供給される。
このため、偶数フィールド周期では、各レジスタ部の第
２のフリップフロップ間をスタートパルスＳＰＢが順次
シフトしてゆく。この結果、各レジスタ部の第２のフリ
ップフロップの出力端（すなわち、各レジスタ部のイン
バータ１３４Ｂの出力端）からスタートパルスＳＰＢに
相当するゲート電圧が順次出力され、第２のゲート線Ｇ
Ｂ１〜ＧＢ４８０に順次印加される。なお、偶数フィー
ルド周期では、各レジスタ部の第１のフリップフロップ
間でもシフト動作が行われるが、第１段目のレジスタ部
ＲＥＧ１の第１のフリップフロップにはローレベルの信
号が与えられるため、第１のゲート線ＧＡ１〜ＧＡ４８
０はローレベルに固定される。
【００５４】このように、本実施の形態によれば、ＴＦ
Ｔ基板１０上に形成したシフトレジスタ部１３により、
ＴＦＴマトリクス部１１の第１および第２のゲート線の
インターレース駆動が行われるため、ゲートドライバを
外付けする必要がなく、部品点数を減らし、装置の小型
化および低価格化を図ることができる。
Ｔ基板１０上に形成したシフトレジスタ部１３により、
ＴＦＴマトリクス部１１の第１および第２のゲート線の
インターレース駆動が行われるため、ゲートドライバを
外付けする必要がなく、部品点数を減らし、装置の小型
化および低価格化を図ることができる。
【００５５】なお、以上のような構成のシフトレジスタ
部１３を設ける代わりに、４８０段のシフトレジスタと
上記第２の実施の形態におけるデマルチプレクサ部１２
を組合せたものをＴＦＴ基板１０上に形成してもよい。
この場合においても、上記第３の実施の形態と同様な効
果が得られる。
部１３を設ける代わりに、４８０段のシフトレジスタと
上記第２の実施の形態におけるデマルチプレクサ部１２
を組合せたものをＴＦＴ基板１０上に形成してもよい。
この場合においても、上記第３の実施の形態と同様な効
果が得られる。
【００５６】以上、本発明の各実施の形態について説明
した。なお、各実施の形態では、説明の便宜のため、列
の並び方向（画面水平方向）にデータ線が並び、行の並
び方向（画面垂直方向）にゲート線が並んだアクティブ
マトリクス型液晶表示装置を例に説明したが、データ線
およびゲート線と行および列の並び方向との関係はこれ
に固定されるものではない。本発明の主題事項は、デー
タ線とゲート線のレイアウトにあるのである。
した。なお、各実施の形態では、説明の便宜のため、列
の並び方向（画面水平方向）にデータ線が並び、行の並
び方向（画面垂直方向）にゲート線が並んだアクティブ
マトリクス型液晶表示装置を例に説明したが、データ線
およびゲート線と行および列の並び方向との関係はこれ
に固定されるものではない。本発明の主題事項は、デー
タ線とゲート線のレイアウトにあるのである。
【００５７】
【発明の効果】以上説明したように、本発明によるアク
ティブマトリクス型液晶表示装置によれば、データ線の
本数が従来の半分になるので、必要なデータドライバの
数が少なくて済み、装置の価格を下げ、かつ、装置の消
費電力を低減することができ、また、表示エリアの小さ
なものを構成する場合においてもデータ配線端子部の狭
ピッチ化に関する要求が厳しいものとならないという効
果がある。
ティブマトリクス型液晶表示装置によれば、データ線の
本数が従来の半分になるので、必要なデータドライバの
数が少なくて済み、装置の価格を下げ、かつ、装置の消
費電力を低減することができ、また、表示エリアの小さ
なものを構成する場合においてもデータ配線端子部の狭
ピッチ化に関する要求が厳しいものとならないという効
果がある。
【図１】 本発明の第１の基本構成例であるアクティブ
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
【図２】 同基板のＴＦＴ部分（ラージアイランド構造
の場合）の構成を示す平面図である。
の場合）の構成を示す平面図である。
【図３】 同基板のＴＦＴ部分（ラージゲート構造の場
合）の構成を示す平面図である。
合）の構成を示す平面図である。
【図４】 同基板のＴＦＴ部分に従来一般の構造を適用
した場合の構成を示す平面図である。
した場合の構成を示す平面図である。
【図５】 本発明の第２の基本構成例であるアクティブ
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
【図６】 本発明の第３の基本構成例であるアクティブ
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
【図７】 本発明の第４の基本構成例であるアクティブ
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
マトリクス型液晶表示装置用基板の構成を示す平面図で
ある。
【図８】 第２または第３の基本構成例の基板のＴＦＴ
部分（ラージアイランド構造の場合）の構成を示す平面
図である。
部分（ラージアイランド構造の場合）の構成を示す平面
図である。
【図９】 第２または第３の基本構成例の基板のＴＦＴ
部分（ラージゲート構造の場合）の構成を示す平面図で
ある。
部分（ラージゲート構造の場合）の構成を示す平面図で
ある。
【図１０】 本発明の第１の実施の形態であるアクティ
ブマトリクス型液晶表示装置用基板の構成を示す平面図
である。
ブマトリクス型液晶表示装置用基板の構成を示す平面図
である。
【図１１】 本発明の第２の実施の形態であるアクティ
ブマトリクス型液晶表示装置の構成を示す図であり、図
１１Ａは同装置の平面図、図１１Ｂは図１３ＡのＩ−Ｉ
線視断面図である。
ブマトリクス型液晶表示装置の構成を示す図であり、図
１１Ａは同装置の平面図、図１１Ｂは図１３ＡのＩ−Ｉ
線視断面図である。
【図１２】 同実施の形態におけるデマルチプレクサ部
の構成を示す回路図である。
の構成を示す回路図である。
【図１３】 本発明の第３の実施の形態であるアクティ
ブマトリクス型液晶表示装置の構成を示す図であり、図
１３Ａは同装置の平面図、図１３Ｂは図１３ＡのII−II
線視断面図である。
ブマトリクス型液晶表示装置の構成を示す図であり、図
１３Ａは同装置の平面図、図１３Ｂは図１３ＡのII−II
線視断面図である。
【図１４】 同実施の形態におけるシフトレジスタ部の
構成を示す回路図である。
構成を示す回路図である。
【図１５】 従来のアクティブマトリクス型液晶表示装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図１６】 アクティブマトリクス型液晶表示装置のゲ
ート線の走査の手順を示す図である。
ート線の走査の手順を示す図である。
ＰＸ（ｉ，ｊ） 画素 Ｄｊ データ線 Ｇｉ ゲート線 １ ＴＦＴ ２ 液晶容量 ３ 蓄積容量 ４，５ アイランド ６ 画素電極 ７ ドレイン電極 Ｃｓ 蓄積容量線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−264529（ＪＰ，Ａ) 特開 平２−42420（ＪＰ，Ａ) 特開 平２−253232（ＪＰ，Ａ) 特開 平５−173167（ＪＰ，Ａ) 特開 昭64−84297（ＪＰ，Ａ) 実開 平１−133124（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1343
Claims (7)
- 【請求項１】 基板上にマトリクス状に複数のデータ線
と複数のゲート線とを設け、前記それぞれのデータ線の
両側に薄膜トランジスタおよび該薄膜トランジスタに接
続する画素電極を前記複数のゲート線のそれぞれに対応
させて設け、前記データ線の両側の画素電極をこれら画
素電極を挟んで配したゲート線のうちのいずれか対応す
るゲート線からの信号により制御するように、前記複数
のゲート線を配設し、前記薄膜トランジスタをなし前記
画素電極に電気的に接続されたドレイン電極が前記ゲー
ト電極を横断し、前記各画素電極に対応して蓄積容量を
設け、前記隣接するデータ線間のデータ線の形成されて
いない各画素間の境界領域に前記データ線と平行に蓄積
容量線を配設して２列の画素列で１本の前記蓄積容量線
を共用する構成とし、前記蓄積容量の一方の電極が該蓄
積容量に対応する前記画素電極に接続されるとともに、
前記蓄積容量の他方の電極が前記蓄積容量線に接続され
ていることを特徴とするアクティブマトリクス型液晶表
示装置用基板。 - 【請求項２】 基板上にマトリクス状に複数のデータ線
と複数のゲート線とを設け、前記それぞれのデータ線の
両側に薄膜トランジスタおよび該薄膜トランジスタに接
続する画素電極を前記複数のゲート線のそれぞれに対応
させて設け、前記データ線の両側の画素電極をこれら画
素電極を挟んで配したゲート線のうちのいずれか対応す
るゲート線からの信号により制御するように、前記複数
のゲート線を配設し、前記薄膜トランジスタをなすゲー
ト電極が前記ゲート線自体で構成され、前記薄膜トラン
ジスタをなし前記画素電極に電気的に接続されたドレイ
ン電極が前記ゲート電極を横断し、前記各画素電極に対
応して蓄積容量を設け、前記隣接するデータ線間のデー
タ線の形成されていない各画素間の境界領域に前記デー
タ線と平行に蓄積容量線を配設して２列の画素列で１本
の前記蓄積容量線を共用する構成とし、前記蓄積容量の
一方の電極が該蓄積容量に対応する前記画素電極に接続
されるとともに、前記蓄積容量の他方の電極が前記蓄積
容量線に接続されていることを特徴とするアクティブマ
トリクス型液晶表示装置用基板。 - 【請求項３】 対向配置した一対の基板対の間に液晶を
挟持するアクティブマトリクス型液晶表示装置におい
て、前記基板対の一方の基板が請求項１または ２記載の
基板であることを特徴とするアクティブマトリクス型液
晶表示装置。 - 【請求項４】 前記隣接するデータ線に対して逆極性の
信号電圧が印加されるように、各データ線に対する信号
電圧の出力を行うことを特徴とする請求項３記載のアク
ティブマトリクス型液晶表示装置。 - 【請求項５】 フィールド周期が切り換わる毎に、前記
画素を挟んで配したゲート線のうちの一方のゲート線に
ゲート電圧を順次供給する動作と、前記画素電極を挟ん
で配したゲート線のうちの他方のゲート線にゲート電圧
を順次供給する動作とを交互に繰り返す走査手段を具備
することを特徴とする請求項３または４記載のアクティ
ブマトリクス型液晶表示装置。 - 【請求項６】 各フィールド周期において出力端子から
ゲート電圧を順次出力するゲートドライバと、 前記フィールド周期が切り換わる毎に、前記ゲートドラ
イバの出力端子から順次出力されるゲート電圧を前記画
素電極を挟んで配したゲート線のうちの一方のゲート線
に順次供給する動作と、前記ゲートドライバの出力端子
から順次出力されるゲート電圧を前記画素電極を挟んで
配したゲート線のうちの他方のゲート線に順次供給する
動作とを交互に繰り返すデマルチプレクサとを具備し、 前記デマルチプレクサおよび画素を共通の製造工程によ
り製造してなることを特徴とする請求項３または４記載
のアクティブマトリクス型液晶表示装置。 - 【請求項７】 第１のスタートパルスを順次シフトし、
各ステージの出力信号をゲート電圧として前記画素電極
を挟んで配したゲート線のうちの一方のゲート線に供給
する第１のシフトレジスタと、 第２のスタートパルスを順次シフトし、各ステージの出
力信号をゲート電圧として前記画素電極を挟んで配した
ゲート線のうちの他方のゲート線に供給する第２のシフ
トレジスタとを具備し、 前記第１および第２のシフトレジスタならびに画素を共
通の製造工程により製造してなることを特徴とする請求
項３または４記載のアクティブマトリクス型液晶表示装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502898A JP3305259B2 (ja) | 1998-05-07 | 1998-05-07 | アクティブマトリクス型液晶表示装置およびそれに用いる基板 |
| TW088105773A TW491959B (en) | 1998-05-07 | 1999-04-12 | Active matrix type liquid crystal display devices, and substrate for the same |
| KR1019990015114A KR100318004B1 (ko) | 1998-05-07 | 1999-04-27 | 액티브매트릭스형 액정표시장치 및 그것에 사용되는 기판 |
| US09/302,641 US6707441B1 (en) | 1998-05-07 | 1999-04-30 | Active matrix type liquid crystal display device, and substrate for the same |
| US09/849,904 US6583777B2 (en) | 1998-05-07 | 2001-05-04 | Active matrix type liquid crystal display device, and substrate for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502898A JP3305259B2 (ja) | 1998-05-07 | 1998-05-07 | アクティブマトリクス型液晶表示装置およびそれに用いる基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11326943A JPH11326943A (ja) | 1999-11-26 |
| JP3305259B2 true JP3305259B2 (ja) | 2002-07-22 |
Family
ID=14900071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12502898A Expired - Lifetime JP3305259B2 (ja) | 1998-05-07 | 1998-05-07 | アクティブマトリクス型液晶表示装置およびそれに用いる基板 |
Country Status (1)
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| JP (1) | JP3305259B2 (ja) |
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| JP4789915B2 (ja) * | 2000-08-28 | 2011-10-12 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法 |
| JP3803020B2 (ja) * | 2000-08-31 | 2006-08-02 | アルプス電気株式会社 | 液晶表示装置 |
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| KR100600344B1 (ko) * | 2004-11-22 | 2006-07-18 | 삼성에스디아이 주식회사 | 화소회로 및 발광 표시장치 |
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| JPH02253232A (ja) * | 1989-03-28 | 1990-10-12 | Toshiba Corp | マトリクス形表示パネルの駆動回路 |
| JPH04264529A (ja) * | 1991-02-20 | 1992-09-21 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH05173167A (ja) * | 1992-05-21 | 1993-07-13 | Seiko Epson Corp | 液晶表示装置 |
-
1998
- 1998-05-07 JP JP12502898A patent/JP3305259B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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