JP3303376B2 - Semiconductor storage device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、バイポーラＳＲＡＭであってかつ情報保持用トラ
ンジスタの負荷としてＰＮＰトランジスタを用いたいわ
ゆるＰＮＰロード（load）セルからなる半導体記憶装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device that is a bipolar SRAM and includes a so-called PNP load cell using a PNP transistor as a load of an information holding transistor.
【０００２】[0002]
【従来の技術】バイポーラＳＲＡＭの１種として、図６
に示すように、情報を保持するためのマルチエミッタタ
イプのＮＰＮトランジスタＱ51，Ｑ52の負荷としてＰＮ
ＰトランジスタＱ53，Ｑ54を用いたＰＮＰロードセルが
周知である。このＰＮＰロードセルはマトリクス状に配
置され、セルを選択するための上側ワード線ＵＷＬにＰ
ＮＰトランジスタＱ53，Ｑ54のエミッタが、下側ワード
線ＬＷＬにマルチエミッタタイプのＮＰＮトランジスタ
Ｑ51，Ｑ52のエミッタの１つがそれぞれ共通接続され、
ビット線ＢＬ０，ＢＬ１にＮＰＮトランジスタＱ52，Ｑ
51のエミッタの他の１つが接続されることによってメモ
リ回路を構成する。2. Description of the Related Art As one type of bipolar SRAM, FIG.
As shown in FIG. 3, PN is used as a load of multi-emitter type NPN transistors Q51 and Q52 for holding information.
A PNP load cell using P transistors Q53 and Q54 is well known. The PNP load cells are arranged in a matrix, and a PNP load cell is connected to an upper word line UWL for selecting a cell.
The emitters of NP transistors Q53 and Q54 are commonly connected to the lower word line LWL, and one of the emitters of multi-emitter type NPN transistors Q51 and Q52, respectively.
NPN transistors Q52 and Q52 are connected to bit lines BL0 and BL1.
The other one of the 51 emitters is connected to form a memory circuit.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記構
成のＰＮＰロードセルでは、図７に示すように、情報の
読出し動作を行う際の読出し電流Ｉreadが電圧保持ノー
ドａ，ｂを流れることから、ＰＮＰトランジスタＱ53，
Ｑ54のコレクタ抵抗ＲC や大電流が流れたときのｈ
fe（エミッタ接地閉路小信号順電流増幅率）の減少によ
り、内部保持電圧が低下するため、読出し電流を適切な
値に設定する必要があった。However, in the PNP load cell having the above-described structure, as shown in FIG. 7, the read current I read when performing the information read operation flows through the voltage holding nodes a and b. Transistor Q53,
H when the collector resistance RC of Q54 and a large current flow
Since the internal holding voltage decreases due to the decrease in fe (common emitter closed-circuit small signal forward current amplification factor), it was necessary to set the read current to an appropriate value.
【０００４】また、ＰＮＰトランジスタＱ53，Ｑ54のエ
ミッタ抵抗やワード線ＵＷＬとの接続抵抗などの寄生抵
抗ＲP ，ＲX を読出し電流Ｉreadが流れることによる電
圧降下によって内部保持電圧がシフトし、読出しできな
くなる可能性があるため、読出し電流Ｉreadとしてあま
り大きな電流を設定することができず、さらには読出し
マージンを大きくとる必要があった。一般的に、ビット
線ＢＬ０，ＢＬ１には多数のメモリセルが接続され、ま
た配線などによる寄生容量が付加されていることから、
これをドライブする読出し電流Ｉreadが大きければ大き
い程、ビット線ＢＬ０，ＢＬ１の電圧の開く速度が上が
り、より高速なアクセス時間が得られるため、読出し電
流Ｉreadは大きい方が望ましい。In addition, the internal holding voltage shifts due to the voltage drop caused by the flow of the read current I read through the parasitic resistances R P and R X such as the emitter resistances of the PNP transistors Q53 and Q54 and the connection resistance with the word line UWL. Since the read current Iread may not be able to be performed, it is not possible to set a very large current as the read current Iread , and it is necessary to increase a read margin. Generally, since a large number of memory cells are connected to the bit lines BL0 and BL1 and parasitic capacitance due to wiring and the like is added,
The larger the read current I read for driving this, the higher the speed at which the voltages of the bit lines BL0 and BL1 open, and a faster access time is obtained. Therefore, it is desirable that the read current I read is larger.
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、読出し電流による内部保持電圧の低下を防止で
きるとともに、読出し電流として大電流を設定可能な半
導体記憶装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide a semiconductor memory device which can prevent a decrease in an internal holding voltage due to a read current and can set a large current as a read current. I do.
【０００６】[0006]
【課題を解決するための手段】本発明による半導体記憶
装置は、フリップフロップ回路構成の一対の情報保持用
ＮＰＮトランジスタと、この一対の情報保持用ＮＰＮト
ランジスタとワード線との間に接続された一対の負荷用
ＰＮＰトランジスタと、各コレクタが一対の情報保持用
ＮＰＮトランジスタの各電圧保持ノードに接続されかつ
各ベースがワード線に接続された一対の書込み用ＮＰＮ
トランジスタと、一対の情報保持用ＮＰＮトランジスタ
の各々と各ベースが共通接続されかつ各コレクタが基準
電位に固定された一対の読出し用ＮＰＮトランジスタと
を具備し、一対の書込み用ＮＰＮトランジスタの各エミ
ッタが書込み用ビット線に接続されるとともに、一対の
読出し用ＮＰＮトランジスタの各エミッタが書込み用ビ
ット線とは別に設けられた読出し用ビット線に接続され
て用いられる構成となつている。A semiconductor memory device according to the present invention comprises a pair of information holding NPN transistors having a flip-flop circuit configuration and a pair of information holding NPN transistors connected between the pair of information holding NPN transistors and a word line. And a pair of write NPN transistors each having a collector connected to each voltage holding node of a pair of information holding NPN transistors and a base connected to a word line.
A transistor and a pair of read NPN transistors each having a base commonly connected to each of the pair of information holding NPN transistors and having a collector fixed to a reference potential, and each emitter of the pair of write NPN transistors having an emitter. In addition to being connected to the write bit line, each emitter of the pair of read NPN transistors is connected to a read bit line provided separately from the write bit line.
【０００７】[0007]
【作用】ＰＮＰロードセル構成の半導体記憶装置におい
て、一対の読出し用ＮＰＮトランジスタとは別に一対の
書込み専用のトランジスタを設けるとともに、読出し用
ＮＰＮトランジスタのコレクタを基準電位に固定し、こ
の読出し用ＮＰＮトランジスタのコレクタをメモリセル
の電圧保持ノードとは別ノードとすることで、読出し電
流が電圧保持ノードを流れないようにする。これによ
り、読出し電流が電圧保持ノードを流れることに起因す
る内部保持電圧の低下を防止できるとともに、読出し電
流として大電流を流すことができるため、アクセス時間
の短縮化（高速化）及び安定度の向上が図れる。In a semiconductor memory device having a PNP load cell configuration, a pair of write-only transistors is provided separately from a pair of read NPN transistors, and the collector of the read NPN transistor is fixed at a reference potential. By making the collector a node different from the voltage holding node of the memory cell, a read current is prevented from flowing through the voltage holding node. As a result, it is possible to prevent a decrease in the internal holding voltage caused by the read current flowing through the voltage holding node and to allow a large current to flow as the read current, thereby shortening the access time (speeding up) and improving the stability. Improvement can be achieved.
【０００８】また、書込み専用のトランジスタのコレク
タを電圧保持ノードに接続しかつそのベースをワード線
に接続することで、本セルを用いてメモリ回路を構成し
た際に、必ず高い電位のワード線に接続されている書込
み専用トランジスタから書込み電流が流れるようになる
ため、ワード線振幅を可及的に小さくしても良好に動作
させることができる。したがって、従来１．１ｖ程度は
必要であったワード線振幅を、バラツキその他を考えて
０．３ｖ程度のマージンを加えても０．６ｖ程度にする
ことができるため、アクセスのより高速化が図れる。Further, by connecting the collector of the write-only transistor to the voltage holding node and connecting its base to the word line, when a memory circuit is constructed using the present cell, the transistor must be connected to the word line having a higher potential. Since the write current flows from the connected write-only transistor, it is possible to operate well even if the word line amplitude is made as small as possible. Therefore, the word line amplitude, which conventionally required about 1.1 v, can be reduced to about 0.6 v even if a margin of about 0.3 v is added in consideration of variations and the like, so that access can be further speeded up. .
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明に係るＰＮＰロードセルの
一実施例を示す回路図である。図１において、情報を保
持する一対のＮＰＮトランジスタＱ１，Ｑ２がフリップ
フロップ回路構成にて相互に接続されており、その負荷
として一対のＰＮＰトランジスタＱ３，Ｑ４が用いられ
ている。この一対のＰＮＰトランジスタＱ３，Ｑ４の各
エミッタは上側ワード線ＵＷＬに共通接続され、また一
対のＮＰＮトランジスタＱ１，Ｑ２の各エミッタは下側
ワード線ＬＷＬに共通接続される。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of a PNP load cell according to the present invention. In FIG. 1, a pair of NPN transistors Q1 and Q2 for holding information are connected to each other in a flip-flop circuit configuration, and a pair of PNP transistors Q3 and Q4 are used as loads thereof. The emitters of the pair of PNP transistors Q3 and Q4 are commonly connected to an upper word line UWL, and the emitters of the pair of NPN transistors Q1 and Q2 are commonly connected to a lower word line LWL.
【００１０】一対のＮＰＮトランジスタＱ１，Ｑ２の各
コレクタ、即ち電圧保持ノードａ，ｂには、書込み専用
の一対のＮＰＮトランジスタＱ５，Ｑ６の各コレクタが
接続されている。この一対のＮＰＮトランジスタＱ５，
Ｑ６の各ベースは上側ワード線ＵＷＬに共通接続され、
また各エミッタは書込み用ビット線ＷＢＬ０，ＷＢＬ１
にそれぞれ接続される。The collectors of a pair of NPN transistors Q1 and Q2, ie, the voltage holding nodes a and b, are connected to the collectors of a pair of write-only NPN transistors Q5 and Q6. This pair of NPN transistors Q5
Each base of Q6 is commonly connected to upper word line UWL,
Each emitter is connected to a write bit line WBL0, WBL1.
Connected to each other.
【００１１】一方、一対のＮＰＮトランジスタＱ１，Ｑ
２の各ベースには、読出し専用の一対のＮＰＮトランジ
スタＱ７，Ｑ８の各ベースが共通接続されている。この
一対のＮＰＮトランジスタＱ７，Ｑ８の各コレクタには
接地電位、即ち本メモリセルの動作範囲内の最大電位が
印加され、また各エミッタは読出し用ビット線ＲＢＬ
１，ＲＢＬ０にそれぞれ接続される。On the other hand, a pair of NPN transistors Q1, Q
2 are connected in common to bases of a pair of read-only NPN transistors Q7 and Q8. The ground potential, that is, the maximum potential within the operating range of the memory cell, is applied to the collectors of the pair of NPN transistors Q7 and Q8, and the emitter is connected to the read bit line RBL.
1 and RBL0.
【００１２】このように、書込み専用の一対のＮＰＮト
ランジスタＱ５，Ｑ６を設けるとともに、読出し専用の
一対のＮＰＮトランジスタＱ７，Ｑ８の各コレクタを電
圧保持ノードａ，ｂとは別ノード（本例では、接地電
位）としたことにより、図２にに示すように、読出し電
流Ｉreadは電圧保持ノードａ，ｂを流れず、読出し専用
の一対のＮＰＮトランジスタＱ７，Ｑ８の各コレクタ接
地ノードから流れることになる。As described above, the pair of write-only NPN transistors Q5 and Q6 are provided, and the collectors of the pair of read-only NPN transistors Q7 and Q8 are connected to nodes separate from the voltage holding nodes a and b (in this example, 2, the read current I read does not flow through the voltage holding nodes a and b, but flows from the collector ground nodes of the pair of read-only NPN transistors Q7 and Q8, as shown in FIG. Become.
【００１３】これにより、一対のＰＮＰトランジスタＱ
３，Ｑ４のコレクタ抵抗ＲC や、大電流が流れたときの
ｈfeの減少により内部保持電圧が低下することはなく、
またエミッタ抵抗やワード線ＵＷＬとの接続抵抗などの
寄生抵抗ＲP ，ＲX による保持電圧のシフトも起こらな
いことから、その分、読出し電流Ｉreadとして大電流を
流すことができるので、高速な読出しが可能になるとと
もに、読出しの安定度を向上できることになる。As a result, a pair of PNP transistors Q
3, the internal holding voltage does not decrease due to the reduction of the collector resistance R C of Q4 and h fe when a large current flows.
Further, since the holding voltage does not shift due to the parasitic resistances R P and R X such as the emitter resistance and the connection resistance to the word line UWL, a large current can be flown as the read current I read by that much, so that high-speed operation is possible. Reading becomes possible, and the stability of reading can be improved.
【００１４】このように構成された本発明に係るＰＮＰ
ロードセルを用いて、メモリ回路の選択回路を構成した
回路例を図３に示す。図３の選択回路において、今、ワ
ード線ＵＷＬ１に接続されている第１のメモリセル１１
が選択(Select)状態で、ワード線ＵＷＬ２に接続されて
いる第２のメモリセル１２が非選択(Deselect)状態であ
り、トランジスタＱ11のベース電位がＬｏｗ、トランジ
スタＱ21のベース電位がＨｉｇｈのときを考える。The PNP according to the present invention thus configured
FIG. 3 shows a circuit example in which a selection circuit of a memory circuit is configured using a load cell. In the selection circuit of FIG. 3, the first memory cell 11 which is now connected to the word line UWL1
Is in a selected (Select) state, the second memory cell 12 connected to the word line UWL2 is in a non-selected (Deselect) state, the base potential of the transistor Q11 is Low, and the base potential of the transistor Q21 is High. Think.
【００１５】この状態において、書込み専用のトランジ
スタＱ15，Ｑ25を持たない従来のメモリセル（図６参
照）を用いた場合には、ワード線ＵＷＬ振幅は、選択状
態のメモリセル１１のＬｏｗ側電圧値と非選択状態のメ
モリセル１２のＨｉｇｈ側の電圧値とから決定されてい
た。したがって、従来は、バラツキその他を考慮した場
合、トランジスタのＶf を約０．８ｖとすると、ワード
線ＵＷＬ振幅は、マージンとして０．３ｖ程度を加える
と、少なくとも１．１ｖ（＝０．８ｖ＋０．３ｖ）は必
要であった。In this state, when a conventional memory cell having no write-only transistors Q15 and Q25 (see FIG. 6) is used, the amplitude of the word line UWL is equal to the Low side voltage value of the selected memory cell 11. And the High-side voltage value of the memory cell 12 in the non-selected state. Therefore, conventionally, in consideration of the variation and the like, if the Vf of the transistor is about 0.8 V, the amplitude of the word line UWL is at least 1.1 V (= 0.8 V + 0.3 V) when a margin of about 0.3 V is added. ) Was necessary.
【００１６】しかし、本発明に係るＰＮＰロードセルを
用いた場合には、書込み専用のトランジスタＱ15，Ｑ25
のベースがワード線ＵＷＬ１，ＵＷＬ２にそれぞれ接続
されており、書込み電流は必ず高い電位（選択側）のワ
ード線ＵＷＬ１にベースが接続されている書込み専用の
トランジスタＱ15から流れるようになるため、ワード線
ＵＷＬ振幅を可及的に小さくしても良好に動作させるこ
とができる。したがって、従来１．１ｖ以上は必要であ
ったワード線ＵＷＬ振幅を、バラツキその他を考えて
０．３ｖ程度のマージンを加えても０．６ｖ程度にする
ことができるため、アクセス時間を短縮（高速化）させ
ることができる。However, when the PNP load cell according to the present invention is used, the write-only transistors Q15 and Q25
Are connected to the word lines UWL1 and UWL2, respectively, and the write current always flows from the write-only transistor Q15 whose base is connected to the high potential (selection side) word line UWL1. Even if the UWL amplitude is made as small as possible, it is possible to operate well. Therefore, the word line UWL amplitude, which was conventionally required for 1.1 V or more, can be reduced to about 0.6 V even if a margin of about 0.3 V is added in consideration of variations and the like, so that the access time is reduced (high speed). ).
【００１７】また、図３の選択回路において、読出し用
ビット線ＲＬ１，ＲＬ２間には、このビット線ＲＬ１，
ＲＬ２間の電圧を所定電位にクランプするクランプ回路
１３が接続されている。このクランプ回路１３は、各ベ
ースが共通接続されかつ各コレクタが接地電位（基準電
位）に固定されるとともに、各エミッタがビット線ＲＬ
１，ＲＬ２に接続された一対のＮＰＮトランジスタＱ5
1，Ｑ52によって構成されている。In the selection circuit of FIG. 3, the bit lines RL1 and RL2 are provided between the read bit lines RL1 and RL2.
A clamp circuit 13 for clamping a voltage between RL2 to a predetermined potential is connected. In the clamp circuit 13, each base is commonly connected, each collector is fixed to the ground potential (reference potential), and each emitter is connected to the bit line RL.
1 and a pair of NPN transistors Q5 connected to RL2.
1, Q52.
【００１８】このクランプ回路１３において、一対のＮ
ＰＮトランジスタＱ51，Ｑ52のベース電位は、選択され
ているメモリセルの保持電圧（選択状態での保持電圧）
の略中間電位になるように抵抗Ｒclによって設定されて
いる。このように、クランプ回路１３を構成するトラン
ジスタＱ51，Ｑ52のベース電位を、選択状態での保持電
圧の略中間電位に設定することにより、ビット線ＲＬ
１，ＲＬ２の選択振幅を略半分にすることができるの
で、読出し速度の高速化に寄与できることになる。In this clamp circuit 13, a pair of N
The base potential of the PN transistors Q51 and Q52 is the holding voltage of the selected memory cell (holding voltage in the selected state).
Is set by the resistor Rcl so as to have a substantially intermediate potential. As described above, by setting the base potentials of the transistors Q51 and Q52 constituting the clamp circuit 13 to a substantially intermediate potential of the holding voltage in the selected state, the bit line RL
1 and RL2 can be substantially halved in selection amplitude, which can contribute to an increase in read speed.
【００１９】次に、本発明に係るＰＮＰロードセルの基
本セルについて説明する。図４は、図１に示した基本セ
ルの半分を示した回路図であり、これを線対称に配置接
続すると図１のメモリセルが完成する。このハーフセル
は、情報保持用のＮＰＮトランジスタＱ１と、負荷用の
ＰＮＰトランジスタＱ３と、書込み専用のＮＰＮトラン
ジスタＱ５と、読出し専用のＮＰＮトランジスタＱ７の
合計４個のトランジスタで構成されている。Next, the basic cell of the PNP load cell according to the present invention will be described. FIG. 4 is a circuit diagram showing a half of the basic cell shown in FIG. 1. When these are arranged and connected in line symmetry, the memory cell of FIG. 1 is completed. This half cell is composed of a total of four transistors: an NPN transistor Q1 for holding information, a PNP transistor Q3 for load, an NPN transistor Q5 for writing only, and an NPN transistor Q7 for reading only.
【００２０】図５はハーフセルの構成図であり、（Ａ）
はパターンレイアウトの一例を示す平面図、（Ｂ）は
（Ａ）のＢ‐Ｂ′線断面図である。先ず、書込み専用の
ＮＰＮトランジスタＱ５のベースはＰ+ 領域２１で形成
され、Ｐ−Ｐｏｌｙ２２を介してコンタクト（ＵＷＬ）
２３に接続されている。また、エミッタはＮ+ 領域２４
で形成されてコンタクト（ＷＥ）２５に接続され、コレ
クタはＮ‐エピ層２６で形成されてコンタクト（ＮＣ）
に接続されている。FIG. 5 is a diagram showing the configuration of a half cell.
3 is a plan view showing an example of a pattern layout, and FIG. 3B is a cross-sectional view taken along the line BB ′ of FIG. First, the base of the write-only NPN transistor Q5 is formed by the P + region 21 and is contacted (UWL) via the P-Poly 22.
23. The emitter is an N + region 24.
And is connected to the contact (WE) 25, and the collector is formed of the N-epi layer 26 and the contact (NC)
It is connected to the.
【００２１】一方、負荷用のＰＮＰトランジスタＱ３の
エミッタは、Ｐ+ 領域２１で形成されてＰ−Ｐｏｌｙ２
２を介してコンタクト（ＵＷＬ）２３に接続されてい
る。また、ベースはＮ‐エピ層２６で形成されてコンタ
クト（ＮＣ）に接続され、コレクタはＰ+ 領域２８で形
成されてＰ−Ｐｏｌｙ２９を介してコンタクト３０に接
続されている。すなわち、負荷用のＰＮＰトランジスタ
Ｑ３は、横形(lateral) ＰＮＰ構造となっている。On the other hand, the emitter of the load PNP transistor Q3 is formed by the P + region 21 to form a P-Poly2
2, and is connected to a contact (UWL) 23. The base is formed of an N-epi layer 26 and connected to a contact (NC), and the collector is formed of a P + region 28 and connected to a contact 30 via a P-Poly29. That is, the load PNP transistor Q3 has a lateral PNP structure.
【００２２】次に、情報保持用のＮＰＮトランジスタＱ
１のエミッタは、Ｎ+ 領域３１で形成されてコンタクト
（ＣＥ）３２に接続されている。また、ベースはＰ+ 領
域２８で形成され、Ｐ−Ｐｏｌｙ２９を介してコンタク
ト３０に接続され、コレクタはＮ‐エピ層２６で形成さ
れてコンタクト（ＮＣ）に接続されている。このトラン
ジスタＱ１，Ｑ３，Ｑ５の構造においては、図５（Ａ）
のパターンレイアウトから明らかなように、ＰＮＰトラ
ンジスタＱ３のエミッタとＮＰＮトランジスタＱ５のベ
ースとが同一の拡散領域（Ｐ+ 領域２１）で形成され、
ＮＰＮトランジスタＱ１のベースとＰＮＰトランジスタ
Ｑ３のコレクタとが同一領域（Ｐ+ 領域２８）で形成さ
れ、ＮＰＮトランジスタＱ１のコレクタとＮＰＮトラン
ジスタＱ５のコレクタとＰＮＰトランジスタＱ３のベー
スとが同一領域（Ｎ‐エピ層２６）で形成されている。Next, an NPN transistor Q for holding information
One of the emitters is formed of an N + region 31 and is connected to a contact (CE) 32. The base is formed by the P + region 28 and connected to the contact 30 via the P-Poly 29, and the collector is formed by the N-epi layer 26 and connected to the contact (NC). In the structure of the transistors Q1, Q3, Q5, FIG.
As apparent from the pattern layout of FIG. 5, the emitter of the PNP transistor Q3 and the base of the NPN transistor Q5 are formed by the same diffusion region (P + region 21).
The base of NPN transistor Q1 and the collector of PNP transistor Q3 are formed in the same region (P + region 28), and the collector of NPN transistor Q1, the collector of NPN transistor Q5, and the base of PNP transistor Q3 are in the same region (N-epi). Layer 26).
【００２３】一方、読出し専用のＮＰＮトランジスタＱ
７は、コレクタを接地する必要があることから、トラン
ジスタＱ１，Ｑ３，Ｑ５とは絶縁された別の領域に形成
されている。すなわち、読出し専用のＮＰＮトランジス
タＱ７のエミッタはＮ+ 領域３３で形成されてコンタク
ト（ＲＥ）３４に接続され、ベースはＰ+ 領域３５で形
成されてＰ−Ｐｏｌｙ２９を介してコンタクト３０に接
続され、コレクタはＮ‐エピ層３６で形成されコンタク
ト３７を介して接地（ＧＮＤ）されている。On the other hand, a read-only NPN transistor Q
7 is formed in another region insulated from the transistors Q1, Q3, and Q5 because the collector needs to be grounded. That is, the emitter of the read-only NPN transistor Q7 is formed in the N + region 33 and connected to the contact (RE) 34, the base is formed in the P + region 35 and connected to the contact 30 via the P-Poly 29, The collector is formed of an N-epi layer 36 and is grounded (GND) via a contact 37.
【００２４】上記構造のハーフセルは、図５（Ｂ）のセ
ル断面図から明らかなように、基板（Ｐ‐Ｓｕｂ）３８
上に形成されたＮ‐エピ層２６のさらにその上に形成さ
れ、Ｐ‐絶縁層３９によって他のセルと分離されてい
る。なお、本例では、セル間の電気的分離をＰ+ 拡散層
で形成された絶縁層３９によって行っているが、これに
限定されるものではなく、トレンチ等を用いてセル間を
電気的に分離する方法も考えられる。The half cell having the above structure has a substrate (P-Sub) 38, as is apparent from the cell sectional view of FIG.
It is formed further on the N-epi layer 26 formed thereon, and is separated from other cells by a P-insulating layer 39. In this example, electrical isolation between cells is performed by the insulating layer 39 formed of a P + diffusion layer. However, the present invention is not limited to this. Separation methods are also conceivable.
【００２５】上述したセル構造によれば、ハーフセルの
レイアウト面積としては、読出し専用のＮＰＮトランジ
スタＱ７のコレクタを電圧保持ノードとは別ノードとし
た分だけ大きなものとなってしまうが、ＮＰＮトランジ
スタＱ７はコレクタ接地となり、ワード選択時の負荷と
はならないので、読出し速度の高速化の妨げとなること
はない。According to the above-described cell structure, the layout area of the half cell is large because the collector of the read-only NPN transistor Q7 is different from the voltage holding node, but the NPN transistor Q7 has a large layout area. Since the collector is grounded and does not act as a load when selecting a word, it does not hinder the increase in the reading speed.
【００２６】[0026]
【発明の効果】以上説明したように、本発明によれば、
ＰＮＰロードセル構成の半導体記憶装置において、一対
の読出し用ＮＰＮトランジスタとは別に一対の書込み専
用のトランジスタを設けるとともに、読出し用ＮＰＮト
ランジスタのコレクタを基準電位に固定し、この読出し
用ＮＰＮトランジスタのコレクタをセルの電圧保持ノー
ドとは別ノードとしたことにより、読出し電流がメモリ
セルの電圧保持ノードを流れないため、読出し電流が電
圧保持ノードを流れることに起因する内部保持電圧の低
下を防止できるとともに、読出し電流として大電流を流
すことができる。これにより、アクセス時間の短縮化
（高速化）及び安定度の向上が図れることになる。As described above, according to the present invention,
In a semiconductor memory device having a PNP load cell configuration, a pair of write-only transistors is provided separately from a pair of read NPN transistors, the collector of the read NPN transistor is fixed to a reference potential, and the collector of the read NPN transistor is connected to the cell. Since the read current does not flow through the voltage holding node of the memory cell, the internal holding voltage can be prevented from lowering due to the flow of the read current through the voltage holding node. A large current can flow as a current. As a result, the access time can be reduced (speeded up) and the stability can be improved.
【００２７】しかも、書込み専用のトランジスタのコレ
クタを電圧保持ノードに接続しかつそのベースをワード
線に接続したことにより、本メモリセルを用いてメモリ
回路を構成した際に、必ず高い電位のワード線に接続さ
れている書込み専用トランジスタから書込み電流が流れ
るようになり、ワード線振幅を可及的に小さくしても良
好に動作させることができるので、アクセスのより高速
化が図れるという効果もある。In addition, since the collector of the write-only transistor is connected to the voltage holding node and the base thereof is connected to the word line, when a memory circuit is formed using the present memory cell, a word line having a high potential must be used. Since the write current flows from the write-only transistor connected to the memory cell and operates satisfactorily even if the amplitude of the word line is made as small as possible, there is also an effect that the access can be speeded up.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１の等価回路図である。FIG. 2 is an equivalent circuit diagram of FIG.
【図３】本発明に係るＰＮＰロードセルを用いて構成し
たメモリ回路の選択回路の回路図である。FIG. 3 is a circuit diagram of a selection circuit of a memory circuit configured using a PNP load cell according to the present invention.
【図４】本発明に係るＰＮＰロードセルのハーフセルの
回路図である。FIG. 4 is a circuit diagram of a half cell of the PNP load cell according to the present invention.
【図５】本発明に係るＰＮＰロードセルのハーフセルの
構成図であり、（Ａ）はそのパターンレイアウト図、
（Ｂ）は（Ａ）のＢ‐Ｂ′線断面図である。FIG. 5 is a configuration diagram of a half cell of a PNP load cell according to the present invention, where (A) is a pattern layout diagram thereof,
(B) is a sectional view taken along line BB 'of (A).
【図６】従来例の回路図である。FIG. 6 is a circuit diagram of a conventional example.
【図７】図６の等価回路図である。FIG. 7 is an equivalent circuit diagram of FIG. 6;
１１ 第１のメモリセル １２ 第２のメモリセル １３ クランプ回路 Ｑ１，Ｑ２ 情報保持用ＮＰＮトランジスタ Ｑ３，Ｑ４ 負荷用ＰＮＰトランジスタ Ｑ５，Ｑ６ 書込み用ＮＰＮトランジスタ Ｑ７，Ｑ８ 読出し用ＮＰＮトランジスタ ａ，ｂ 電圧保持ノード Reference Signs List 11 first memory cell 12 second memory cell 13 clamp circuit Q1, Q2 information holding NPN transistor Q3, Q4 load PNP transistor Q5, Q6 write NPN transistor Q7, Q8 read NPN transistor a, b voltage holding node
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 G11C 11/411 G11C 11/414 H01L 27/10 H01L 27/102 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8229 G11C 11/411 G11C 11/414 H01L 27/10 H01L 27/102
Claims (4)
保持用ＮＰＮトランジスタと、 前記一対の情報保持用ＮＰＮトランジスタとワード線と
の間に接続された一対の負荷用ＰＮＰトランジスタと、 各コレクタが前記一対の情報保持用ＮＰＮトランジスタ
の各電圧保持ノードに接続されかつ各ベースが前記ワー
ド線に接続された一対の書込み用ＮＰＮトランジスタ
と、 前記一対の情報保持用ＮＰＮトランジスタの各々と各ベ
ースが共通接続されかつ各コレクタが基準電位に固定さ
れた一対の読出し用ＮＰＮトランジスタとを具備し、 前記一対の書込み用ＮＰＮトランジスタの各エミッタが
書込み用ビット線に接続されるとともに、前記一対の読
出し用ＮＰＮトランジスタの各エミッタが前記書込み用
ビット線とは別に設けられた読出し用ビット線に接続さ
れて用いられることを特徴とする半導体記憶装置。A pair of information holding NPN transistors having a flip-flop circuit configuration; a pair of load PNP transistors connected between the pair of information holding NPN transistors and a word line; A pair of writing NPN transistors connected to each voltage holding node of the information holding NPN transistor and each base connected to the word line, and each of the pair of information holding NPN transistors and each base are connected in common. And a pair of read NPN transistors, each collector being fixed to a reference potential, wherein each emitter of the pair of write NPN transistors is connected to a write bit line, and Each emitter has a read via provided separately from the write bit line. The semiconductor memory device characterized by being used is connected to the bets line.
であることを特徴とする請求項１記載の半導体記憶装
置。2. The semiconductor memory device according to claim 1, wherein said reference potential is a maximum potential within an operation range.
は、前記一対の情報保持用ＮＰＮトランジスタ、前記一
対の負荷用ＰＮＰトランジスタ及び前記一対の書込み用
ＮＰＮトランジスタとは電気的に分離された領域に形成
されたことを特徴とする請求項１記載の半導体記憶装
置。3. The pair of read NPN transistors are formed in regions that are electrically separated from the pair of information holding NPN transistors, the pair of load PNP transistors, and the pair of write NPN transistors. 2. The semiconductor memory device according to claim 1, wherein:
が基準電位に固定されるとともに、各エミッタが前記読
出し用ビット線に接続された一対のトランジスタからな
り、前記読出し用ビット線間の電圧を所定電位にクラン
プするクランプ回路を有し、前記一対のトランジスタの
ベース電位が選択状態での保持電圧の略中間電位に設定
されたことを特徴とする請求項１記載の半導体記憶装
置。4. A base is connected in common, each collector is fixed to a reference potential, and each emitter comprises a pair of transistors connected to the read bit line, and a voltage between the read bit lines is controlled. 2. The semiconductor memory device according to claim 1, further comprising a clamp circuit for clamping to a predetermined potential, wherein a base potential of the pair of transistors is set to a substantially intermediate potential of a holding voltage in a selected state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34133092A JP3303376B2 (en) | 1992-11-27 | 1992-11-27 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34133092A JP3303376B2 (en) | 1992-11-27 | 1992-11-27 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169067A JPH06169067A (en) | 1994-06-14 |
| JP3303376B2 true JP3303376B2 (en) | 2002-07-22 |
Family
ID=18345222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34133092A Expired - Fee Related JP3303376B2 (en) | 1992-11-27 | 1992-11-27 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303376B2 (en) |
-
1992
- 1992-11-27 JP JP34133092A patent/JP3303376B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169067A (en) | 1994-06-14 |
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