JP3303227B2 - ＡｕＳｎ多層ハンダ - Google Patents
ＡｕＳｎ多層ハンダInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、ＡｕＳｎ多層ハ
ンダに関し、特に、発光素子、受光素子その他の光半導
体素子を実装基板上にボンディングするに使用するＡｕ
Ｓｎ多層ハンダに関する。
ンダに関し、特に、発光素子、受光素子その他の光半導
体素子を実装基板上にボンディングするに使用するＡｕ
Ｓｎ多層ハンダに関する。
【０００２】
【従来の技術】従来例を図２を参照して説明する。図２
はＡｕより成る薄膜層およびＳｎより成る薄膜層を交互
に積層して形成した多層ハンダの従来例を説明する断面
図である。図２において、１０は多層ハンダの最上層を
構成するＡｕ薄膜層である。２０はＳｎ薄膜層、３０は
Ａｕ薄膜層、４０は多層ハンダの最下層を構成するＣｒ
薄膜層である。５０は多層ハンダが形成されるＳｉより
成る実装基板を示す。この多層ハンダは、真空蒸着法或
はスパッタリング法その他の薄膜形成方法を採用して光
半導体素子を実装する実装基板５０表面に成膜して構成
される。即ち、先ず最下層のＣｒ薄膜層４０を実装基板
５０表面に成膜し、次いで中間層であるＡｕ薄膜層３０
およびＳｎ薄膜層２０をこの順に成膜し、最後に最上層
であるＡｕ薄膜層１０をＳｎ薄膜層２０表面に成膜して
構成される。なお、最下層のＣｒ薄膜層４０は接着層を
構成し、ＡｕＳｎ多層ハンダを構成する最下層のＡｕ薄
膜層３０と実装基板５０との間の接着性を高めると共
に、実装基板５０を構成するＳｉがＡｕＳｎ多層ハンダ
を構成する薄膜層へ拡散することを抑制している。最上
層のＡｕ薄膜層１０はＡｕＳｎ多層ハンダを構成するハ
ンダがボンディングに際して酸化されることを防止する
層である。
はＡｕより成る薄膜層およびＳｎより成る薄膜層を交互
に積層して形成した多層ハンダの従来例を説明する断面
図である。図２において、１０は多層ハンダの最上層を
構成するＡｕ薄膜層である。２０はＳｎ薄膜層、３０は
Ａｕ薄膜層、４０は多層ハンダの最下層を構成するＣｒ
薄膜層である。５０は多層ハンダが形成されるＳｉより
成る実装基板を示す。この多層ハンダは、真空蒸着法或
はスパッタリング法その他の薄膜形成方法を採用して光
半導体素子を実装する実装基板５０表面に成膜して構成
される。即ち、先ず最下層のＣｒ薄膜層４０を実装基板
５０表面に成膜し、次いで中間層であるＡｕ薄膜層３０
およびＳｎ薄膜層２０をこの順に成膜し、最後に最上層
であるＡｕ薄膜層１０をＳｎ薄膜層２０表面に成膜して
構成される。なお、最下層のＣｒ薄膜層４０は接着層を
構成し、ＡｕＳｎ多層ハンダを構成する最下層のＡｕ薄
膜層３０と実装基板５０との間の接着性を高めると共
に、実装基板５０を構成するＳｉがＡｕＳｎ多層ハンダ
を構成する薄膜層へ拡散することを抑制している。最上
層のＡｕ薄膜層１０はＡｕＳｎ多層ハンダを構成するハ
ンダがボンディングに際して酸化されることを防止する
層である。
【０００３】ここで、図２に示されるＡｕＳｎ多層ハン
ダは３層構造を有し、その全体の厚さは１．５μｍ程度
のものである。従って、多層ハンダを構成する薄膜層１
枚の厚さは比較的に厚い。これら薄膜層の厚さは、図２
に記載される通り、Ａｕ薄膜層１０は２０００Å、Ｓｎ
薄膜層２０は６０００Å、Ａｕ薄膜層３０は７０００Å
とされている。なお、バリア層であるＣｒ薄膜層４０は
３０００Åとされている。
ダは３層構造を有し、その全体の厚さは１．５μｍ程度
のものである。従って、多層ハンダを構成する薄膜層１
枚の厚さは比較的に厚い。これら薄膜層の厚さは、図２
に記載される通り、Ａｕ薄膜層１０は２０００Å、Ｓｎ
薄膜層２０は６０００Å、Ａｕ薄膜層３０は７０００Å
とされている。なお、バリア層であるＣｒ薄膜層４０は
３０００Åとされている。
【０００４】
【発明が解決しようとする課題】以上の通りのＡｕＳｎ
多層ハンダは、半導体レーザの如き光半導体素子を実装
基板５０上にボンディングする際に、Ａｕ薄膜層３０お
よびＳｎ薄膜層２０が溶融する過程において、ＡｕＳｎ
が合金化する以前に、表面から酸化が進行してハンダが
劣化することがある。これはボンディングに際してハン
ダが酸化されることを防止する層として最上層のＡｕ薄
膜１０が形成されているにも関わらず、このＡｕ薄膜１
０が中間層のＳｎ薄膜層２０の層の表面粗さを被覆しき
れていないがために、Ａｕ薄膜１０表面にＡｕと比較し
てより酸化され易いＳｎがところどころ露出することに
起因して発生する。
多層ハンダは、半導体レーザの如き光半導体素子を実装
基板５０上にボンディングする際に、Ａｕ薄膜層３０お
よびＳｎ薄膜層２０が溶融する過程において、ＡｕＳｎ
が合金化する以前に、表面から酸化が進行してハンダが
劣化することがある。これはボンディングに際してハン
ダが酸化されることを防止する層として最上層のＡｕ薄
膜１０が形成されているにも関わらず、このＡｕ薄膜１
０が中間層のＳｎ薄膜層２０の層の表面粗さを被覆しき
れていないがために、Ａｕ薄膜１０表面にＡｕと比較し
てより酸化され易いＳｎがところどころ露出することに
起因して発生する。
【０００５】この発明は、中間層のＳｎ薄膜層の表面粗
さを改善し、このＳｎ薄膜層表面を酸化し難いＡｕ薄膜
層により充分に覆うことにより上述の問題を解消した多
層ハンダを提供するものである。
さを改善し、このＳｎ薄膜層表面を酸化し難いＡｕ薄膜
層により充分に覆うことにより上述の問題を解消した多
層ハンダを提供するものである。
【０００６】
【課題を解決するための手段】実装基板１３にＡｕ薄膜
層５、７、９、１１とＳｎ薄膜層６、８、１０とを交互
に成膜積層したＡｕＳｎ多層ハンダにおいて、多層ハン
ダの最上層はＡｕ薄膜層５により構成され、Ｓｎ薄膜層
はこれをバルク密度換算で３０００Å以下の膜厚に成膜
し、Ａｕ薄膜層およびＳｎ薄膜層はそれぞれほぼ同程度
の膜厚に成膜され、Ａｕ薄膜層およびＳｎ薄膜層はＡｕ
が８０重量％のハンダ共晶混合物を構成するものである
ＡｕＳｎ多層ハンダを構成した。
層５、７、９、１１とＳｎ薄膜層６、８、１０とを交互
に成膜積層したＡｕＳｎ多層ハンダにおいて、多層ハン
ダの最上層はＡｕ薄膜層５により構成され、Ｓｎ薄膜層
はこれをバルク密度換算で３０００Å以下の膜厚に成膜
し、Ａｕ薄膜層およびＳｎ薄膜層はそれぞれほぼ同程度
の膜厚に成膜され、Ａｕ薄膜層およびＳｎ薄膜層はＡｕ
が８０重量％のハンダ共晶混合物を構成するものである
ＡｕＳｎ多層ハンダを構成した。
【０００７】そして、実装基板１３に接着層１２を成膜
形成し、接着層１２にＡｕ薄膜層とＳｎ薄膜層とを交互
に成膜積層したＡｕＳｎ多層ハンダを構成した。また、
接着層はＴｉ、Ｃｒ、或はＭｏにより構成されるもので
あるＡｕＳｎ多層ハンダを構成した。更に、接着層はＴ
ｉより成る第１接着層と、Ｐｄ、Ｐｔ或はＮｉより成る
第２接着層とにより構成されるものであるＡｕＳｎ多層
ハンダを構成した。
形成し、接着層１２にＡｕ薄膜層とＳｎ薄膜層とを交互
に成膜積層したＡｕＳｎ多層ハンダを構成した。また、
接着層はＴｉ、Ｃｒ、或はＭｏにより構成されるもので
あるＡｕＳｎ多層ハンダを構成した。更に、接着層はＴ
ｉより成る第１接着層と、Ｐｄ、Ｐｔ或はＮｉより成る
第２接着層とにより構成されるものであるＡｕＳｎ多層
ハンダを構成した。
【０００８】また、実装されるべき半導体素子１の端子
表面に成膜されるＡｕ薄膜層４を含めて実装基板１３側
のＡｕ薄膜層およびＳｎ薄膜層を総合したハンダ共晶混
合物の平均組成をＡｕが８０重量％のＡｕＳｎ共晶混合
物とする膜厚に設定したＡｕＳｎ多層ハンダを構成し
た。
表面に成膜されるＡｕ薄膜層４を含めて実装基板１３側
のＡｕ薄膜層およびＳｎ薄膜層を総合したハンダ共晶混
合物の平均組成をＡｕが８０重量％のＡｕＳｎ共晶混合
物とする膜厚に設定したＡｕＳｎ多層ハンダを構成し
た。
【０００９】
【発明の実施の形態】光半導体素子を実装基板上にボン
ディングするに際して、ハンダの合金化以前の酸化に起
因するハンダの劣化を防止するには、先ず、第１に、Ｓ
ｎ薄膜層の厚さを薄くする。即ち、薄膜形成方法により
Ｓｎ薄膜層を成膜する場合、成膜が進行して膜厚が増大
するにつれてＳｎ薄膜層の表面粗さは粗くなる。このこ
とからＳｎ薄膜層の厚さを薄く成膜することにより、そ
れだけＳｎ薄膜層の表面粗さを改善することができ、Ｓ
ｎ薄膜層の表面全面をＳｎ薄膜層と比較して酸化され難
いＡｕ薄膜層により確実に被覆することができるに到
る。そして、Ｓｎ薄膜層の厚さを薄くすることはハンダ
溶融時の合金化の速度を向上してボンディングに要する
時間を短縮することにもなり、それだけハンダの酸化に
曝される時間を短縮することとなってボンディングを実
施する上において好適である。この効果を奏するには、
Ｓｎ薄膜層の厚さをバルク密度換算で３０００Å以下に
成膜する。なお、バルク密度換算とは、バルク密度にな
い膜はバルク密度に換算してという意味である。
ディングするに際して、ハンダの合金化以前の酸化に起
因するハンダの劣化を防止するには、先ず、第１に、Ｓ
ｎ薄膜層の厚さを薄くする。即ち、薄膜形成方法により
Ｓｎ薄膜層を成膜する場合、成膜が進行して膜厚が増大
するにつれてＳｎ薄膜層の表面粗さは粗くなる。このこ
とからＳｎ薄膜層の厚さを薄く成膜することにより、そ
れだけＳｎ薄膜層の表面粗さを改善することができ、Ｓ
ｎ薄膜層の表面全面をＳｎ薄膜層と比較して酸化され難
いＡｕ薄膜層により確実に被覆することができるに到
る。そして、Ｓｎ薄膜層の厚さを薄くすることはハンダ
溶融時の合金化の速度を向上してボンディングに要する
時間を短縮することにもなり、それだけハンダの酸化に
曝される時間を短縮することとなってボンディングを実
施する上において好適である。この効果を奏するには、
Ｓｎ薄膜層の厚さをバルク密度換算で３０００Å以下に
成膜する。なお、バルク密度換算とは、バルク密度にな
い膜はバルク密度に換算してという意味である。
【００１０】Ｓｎ薄膜層の厚さを薄く成膜する上に、更
に、第２に、多層ハンダを複数のＡｕ薄膜層および複数
のＳｎ薄膜層により構成し、Ａｕ薄膜層およびＳｎ薄膜
層それぞれについて、薄膜層の厚さに極端な差異を設け
ずほぼ同程度の膜厚に成膜する。即ち、Ａｕ薄膜層或は
Ｓｎ薄膜層を成膜するに際して、成膜される薄膜は成膜
されるべき元となる薄膜層の表面を起点として薄膜層の
成長を開始するところから、成膜されるべき元となる薄
膜層の粗さが粗いと、この粗さを更に拡大した表面粗さ
の薄膜層が成膜形成されることとなる。従って、Ｓｎ薄
膜層の厚さを薄く成膜してその表面粗さを小さくし、こ
の表面に比較的滑らかで平坦な膜に成膜され易いＡｕを
成膜してＳｎ薄膜層の表面を被覆して、Ｓｎ薄膜層の粗
さをＡｕ薄膜層により埋めることによりより平坦なＡｕ
薄膜層の面が形成される。そして、この平坦なＡｕ薄膜
層の面に、更に、厚さが薄い表面粗さを小さくしたＳｎ
薄膜層を成膜し、これにＡｕを成膜してＳｎ薄膜層の表
面を被覆してＳｎ薄膜層の粗さをＡｕ薄膜層により埋め
るという工程を複数工程繰り返すことにより、複数の薄
膜層を重ねるにつれてその下地の層の粗さを更に粗くす
ることは避けられる。最終的に、最上層をより平坦なＡ
ｕ薄膜層の面として最終のＳｎ薄膜層の表面をＡｕ薄膜
層により完全に被覆することができる。
に、第２に、多層ハンダを複数のＡｕ薄膜層および複数
のＳｎ薄膜層により構成し、Ａｕ薄膜層およびＳｎ薄膜
層それぞれについて、薄膜層の厚さに極端な差異を設け
ずほぼ同程度の膜厚に成膜する。即ち、Ａｕ薄膜層或は
Ｓｎ薄膜層を成膜するに際して、成膜される薄膜は成膜
されるべき元となる薄膜層の表面を起点として薄膜層の
成長を開始するところから、成膜されるべき元となる薄
膜層の粗さが粗いと、この粗さを更に拡大した表面粗さ
の薄膜層が成膜形成されることとなる。従って、Ｓｎ薄
膜層の厚さを薄く成膜してその表面粗さを小さくし、こ
の表面に比較的滑らかで平坦な膜に成膜され易いＡｕを
成膜してＳｎ薄膜層の表面を被覆して、Ｓｎ薄膜層の粗
さをＡｕ薄膜層により埋めることによりより平坦なＡｕ
薄膜層の面が形成される。そして、この平坦なＡｕ薄膜
層の面に、更に、厚さが薄い表面粗さを小さくしたＳｎ
薄膜層を成膜し、これにＡｕを成膜してＳｎ薄膜層の表
面を被覆してＳｎ薄膜層の粗さをＡｕ薄膜層により埋め
るという工程を複数工程繰り返すことにより、複数の薄
膜層を重ねるにつれてその下地の層の粗さを更に粗くす
ることは避けられる。最終的に、最上層をより平坦なＡ
ｕ薄膜層の面として最終のＳｎ薄膜層の表面をＡｕ薄膜
層により完全に被覆することができる。
【００１１】この発明の実施例を図１を参照して説明す
る。図１において、１は半導体レーザを示し、１３は半
導体レーザ１が実装される実装基板を示す。実装基板１
３はＳｉにより構成される。この実装基板１３に半導体
レーザ１をボンディングする場合、先ず、実装基板１３
に、真空蒸着法或はスパッタリング法その他の薄膜形成
方法によりＣｒ、ＡｕおよびＳｎの薄膜層が成膜され、
ＡｕＳｎ多層ハンダを構成する。そして、半導体レーザ
１に、Ｔｉ、ＰｔおよびＡｕの薄膜層が成膜される。
る。図１において、１は半導体レーザを示し、１３は半
導体レーザ１が実装される実装基板を示す。実装基板１
３はＳｉにより構成される。この実装基板１３に半導体
レーザ１をボンディングする場合、先ず、実装基板１３
に、真空蒸着法或はスパッタリング法その他の薄膜形成
方法によりＣｒ、ＡｕおよびＳｎの薄膜層が成膜され、
ＡｕＳｎ多層ハンダを構成する。そして、半導体レーザ
１に、Ｔｉ、ＰｔおよびＡｕの薄膜層が成膜される。
【００１２】ここで、実装基板１３に形成される多層ハ
ンダについて詳細に説明するに、５は多層ハンダの最上
層を構成するＡｕ薄膜層であり、その厚さを２０００Å
としている。６はその厚さを２４００ÅとするＳｎ薄膜
層、７はその厚さを１９００ÅとするＡｕ薄膜層、８は
その厚さを２４００ÅとするＳｎ薄膜層、９はその厚さ
を２０００ÅとするＡｕ薄膜層、１０はその厚さを２４
００ÅとするＳｎ薄膜層であり、１１はその厚さを１９
００ÅとするＡｕ薄膜層である。なお、接着層であるＣ
ｒ薄膜層１２は３０００Åとされている。
ンダについて詳細に説明するに、５は多層ハンダの最上
層を構成するＡｕ薄膜層であり、その厚さを２０００Å
としている。６はその厚さを２４００ÅとするＳｎ薄膜
層、７はその厚さを１９００ÅとするＡｕ薄膜層、８は
その厚さを２４００ÅとするＳｎ薄膜層、９はその厚さ
を２０００ÅとするＡｕ薄膜層、１０はその厚さを２４
００ÅとするＳｎ薄膜層であり、１１はその厚さを１９
００ÅとするＡｕ薄膜層である。なお、接着層であるＣ
ｒ薄膜層１２は３０００Åとされている。
【００１３】接着層としては、Ｃｒ薄膜層に代えてＴｉ
或はＭｏより成る薄膜層とすることができる。第１の接
着層をＴｉにより構成する場合は、Ｔｉは特に低温にお
いてＡｕ薄膜層１１との間で化合物を生成し、その接着
性を劣化させる性質があるので、その化合物の生成を抑
制するＰｄ、Ｐｔ或はＮｉより成る第２の薄膜層をＴｉ
薄膜層とＡｕ薄膜層１１との間に形成するのが好まし
い。
或はＭｏより成る薄膜層とすることができる。第１の接
着層をＴｉにより構成する場合は、Ｔｉは特に低温にお
いてＡｕ薄膜層１１との間で化合物を生成し、その接着
性を劣化させる性質があるので、その化合物の生成を抑
制するＰｄ、Ｐｔ或はＮｉより成る第２の薄膜層をＴｉ
薄膜層とＡｕ薄膜層１１との間に形成するのが好まし
い。
【００１４】半導体レーザ１に形成される多層ハンダに
ついて説明するに、４は多層ハンダの半導体レーザ１側
からみて最上層を構成するＡｕ薄膜層であり、その厚さ
を３０００Åとしている。３はその厚さを１０００Åと
するＰｔ薄膜層であり、２はその厚さを１０００Åとす
るＴｉ薄膜層であり、上述した第１の接着層および第２
の接着層より成る接着層を構成している。これらの薄膜
層により半導体レーザ１の電極が構成される。この場
合、Ａｕ薄膜層４は、半導体レーザ１を実装基板１３に
実装するに際して多層ハンダの成分ともなる層である。
半導体レーザ１とＡｕ薄膜層４との間に接着層としてＴ
ｉ薄膜層およびＰｔ薄膜層３を介在させることにより半
導体レーザ１の電極全体の強度を強固にすることができ
る。
ついて説明するに、４は多層ハンダの半導体レーザ１側
からみて最上層を構成するＡｕ薄膜層であり、その厚さ
を３０００Åとしている。３はその厚さを１０００Åと
するＰｔ薄膜層であり、２はその厚さを１０００Åとす
るＴｉ薄膜層であり、上述した第１の接着層および第２
の接着層より成る接着層を構成している。これらの薄膜
層により半導体レーザ１の電極が構成される。この場
合、Ａｕ薄膜層４は、半導体レーザ１を実装基板１３に
実装するに際して多層ハンダの成分ともなる層である。
半導体レーザ１とＡｕ薄膜層４との間に接着層としてＴ
ｉ薄膜層およびＰｔ薄膜層３を介在させることにより半
導体レーザ１の電極全体の強度を強固にすることができ
る。
【００１５】以上のＡｕＳｎ多層ハンダは、Ｓｎ薄膜層
の厚さを薄く形成して表面粗さを抑え、Ｓｎ薄膜層の表
面をＡｕ薄膜層により完全に被覆することができるの
で、酸化し難く良好なボンディングを行なうことができ
る。また、ＡｕＳｎ多層ハンダをＡｕ８０重量％のＡｕ
Ｓｎ共晶混合物により構成することにより、ＡｕＳｎ両
成分はＡｕ８０重量％のＡｕＳｎ共晶点である２８０℃
の低温において同時に溶融し、良好な濡れ性を維持す
る。更に、Ｓｎ薄膜層の厚さが薄いので、ハンダ溶融時
の合金化の速度を向上してボンディングに要する時間を
短縮することができる。
の厚さを薄く形成して表面粗さを抑え、Ｓｎ薄膜層の表
面をＡｕ薄膜層により完全に被覆することができるの
で、酸化し難く良好なボンディングを行なうことができ
る。また、ＡｕＳｎ多層ハンダをＡｕ８０重量％のＡｕ
Ｓｎ共晶混合物により構成することにより、ＡｕＳｎ両
成分はＡｕ８０重量％のＡｕＳｎ共晶点である２８０℃
の低温において同時に溶融し、良好な濡れ性を維持す
る。更に、Ｓｎ薄膜層の厚さが薄いので、ハンダ溶融時
の合金化の速度を向上してボンディングに要する時間を
短縮することができる。
【００１６】ところで、ＡｕＳｎハンダ共晶混合物を構
成する薄膜層の実際の膜厚は、実層される半導体レーザ
１側にもＡｕ薄膜層４が形成されているところから、こ
れをも含めて半導体レーザ１側のＡｕ薄膜層４と実装基
板１３側のＡｕ薄膜層およびＳｎ薄膜層を総合したハン
ダ合金の平均組成を、Ａｕが８０重量％のＡｕＳｎ共晶
混合物とする膜厚に設定される。
成する薄膜層の実際の膜厚は、実層される半導体レーザ
１側にもＡｕ薄膜層４が形成されているところから、こ
れをも含めて半導体レーザ１側のＡｕ薄膜層４と実装基
板１３側のＡｕ薄膜層およびＳｎ薄膜層を総合したハン
ダ合金の平均組成を、Ａｕが８０重量％のＡｕＳｎ共晶
混合物とする膜厚に設定される。
【００１７】
【発明の効果】以上の通りであって、この発明は、実装
基板にＡｕ薄膜層とＳｎ薄膜層とを交互に成膜積層した
ＡｕＳｎ多層ハンダを、多層ハンダの最上層はＡｕ薄膜
層により構成され、Ｓｎ薄膜層はこれをバルク密度換算
で３０００Å以下の薄い膜厚に成膜し、Ａｕ薄膜層およ
びＳｎ薄膜層はそれぞれほぼ同程度の膜厚に成膜され、
Ａｕ薄膜層およびＳｎ薄膜層はＡｕが８０重量％のハン
ダ共晶混合物を構成するものとすることにより、ＡｕＳ
ｎ多層ハンダの溶融時に生起する溶融ハンダの合金化以
前の酸化を防止することができる。
基板にＡｕ薄膜層とＳｎ薄膜層とを交互に成膜積層した
ＡｕＳｎ多層ハンダを、多層ハンダの最上層はＡｕ薄膜
層により構成され、Ｓｎ薄膜層はこれをバルク密度換算
で３０００Å以下の薄い膜厚に成膜し、Ａｕ薄膜層およ
びＳｎ薄膜層はそれぞれほぼ同程度の膜厚に成膜され、
Ａｕ薄膜層およびＳｎ薄膜層はＡｕが８０重量％のハン
ダ共晶混合物を構成するものとすることにより、ＡｕＳ
ｎ多層ハンダの溶融時に生起する溶融ハンダの合金化以
前の酸化を防止することができる。
【００１８】そして、Ｓｎ薄膜層の厚さを薄くすること
はハンダ溶融時の合金化の速度を向上してボンディング
に要する時間を短縮することにもなり、それだけハンダ
の酸化に曝される時間を短縮することとなってボンディ
ングを実施する上において好適である。また、複数の薄
膜層を重ねるにつれてその下地の層の粗さを更に粗くす
ることは避けられ、最終的に、最上層をより平坦なＡｕ
薄膜層の面として最終のＳｎ薄膜層の表面をＡｕ薄膜層
により完全に被覆することができる。
はハンダ溶融時の合金化の速度を向上してボンディング
に要する時間を短縮することにもなり、それだけハンダ
の酸化に曝される時間を短縮することとなってボンディ
ングを実施する上において好適である。また、複数の薄
膜層を重ねるにつれてその下地の層の粗さを更に粗くす
ることは避けられ、最終的に、最上層をより平坦なＡｕ
薄膜層の面として最終のＳｎ薄膜層の表面をＡｕ薄膜層
により完全に被覆することができる。
【００１９】ＡｕＳｎ両成分はＡｕ８０重量％のＡｕＳ
ｎ共晶点である２８０℃の低温において同時に溶融し、
溶融時に良好な濡れ性を維持することができる。
ｎ共晶点である２８０℃の低温において同時に溶融し、
溶融時に良好な濡れ性を維持することができる。
【図１】実施例を説明する断面図。
【図２】従来例を説明する断面図。
１３ 実装基板 ５、７、９、１１ Ａｕ薄膜層 ６、８、１０ Ｓｎ薄膜層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−17394（ＪＰ，Ａ) 特開 平６−246479（ＪＰ，Ａ) 特開 昭64−81344（ＪＰ，Ａ) 特開 平５−315338（ＪＰ，Ａ) 特開 昭54−115656（ＪＰ，Ａ) Ｃ．Ｈ．Ｌｅｅ，ｅｔ，ａｌ，Ｓｔｕ ｄｙ ｏｆ Ｎｉ ａｓ ａ ｂａｒｒ ｉｅｒ ｍｅｔａｌ ｉｎ ＡｕＳｎ ｓｏｌｄｅｒｉｎｇ ａｏｏｌｉｃａｔ ｉｏｎ ｆｏ ｌａｓｅｒ ｃｈｉｐ ／ｓｕｂｍｏｕｎｔ ａｓｓｅｍｂｌ ｙ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉ ｅｄ Ｐｈｙｓｉｃｓ，米国，1992年10 月15日，72（８），ｐ．3808−3815 (58)調査した分野(Int.Cl.7，ＤＢ名) B23K 35/14 B23K 35/30 H05K 3/34 H01L 21/92
Claims (1)
- 【請求項１】 実装基板にＡｕ薄膜層とＳｎ薄膜層とを
交互に成膜積層したＡｕＳｎ多層ハンダと、上記実装基
板に実装されるべき半導体素子の端子表面に成膜される
Ａｕ薄膜層において、 上記ＡｕＳｎ多層ハンダの最上層はＡｕ薄膜層により構
成され、上記ＡｕＳｎ多層ハンダのＡｕ薄膜層は２０００Å又は
１９００Åの膜厚に成膜し、 上記ＡｕＳｎ多層ハンダのＳｎ薄膜層は２４００Åの膜
厚に成膜し、 上記ＡｕＳｎ多層ハンダのＡｕ薄膜層とＳｎ薄膜層及び
上記半導体素子の端子表面のＡｕ薄膜層は、溶融時にＡ
ｕが８０重量％の共晶ハンダとなる、 ことを特徴とするＡｕＳｎ多層ハンダ。
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|---|---|---|---|
| JP15268396A JP3303227B2 (ja) | 1996-06-13 | 1996-06-13 | ＡｕＳｎ多層ハンダ |
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| JP15268396A JP3303227B2 (ja) | 1996-06-13 | 1996-06-13 | ＡｕＳｎ多層ハンダ |
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| JP15268396A Expired - Fee Related JP3303227B2 (ja) | 1996-06-13 | 1996-06-13 | ＡｕＳｎ多層ハンダ |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136232B2 (en) | 2011-10-06 | 2015-09-15 | Omron Corporation | Method for bonding wafers and structure of bonding part |
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