JP3301419B2 - 電子部品の製造方法 - Google Patents

電子部品の製造方法

Info

Publication number
JP3301419B2
JP3301419B2 JP27578299A JP27578299A JP3301419B2 JP 3301419 B2 JP3301419 B2 JP 3301419B2 JP 27578299 A JP27578299 A JP 27578299A JP 27578299 A JP27578299 A JP 27578299A JP 3301419 B2 JP3301419 B2 JP 3301419B2
Authority
JP
Japan
Prior art keywords
internal connection
package
connection electrode
electrode
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27578299A
Other languages
English (en)
Other versions
JP2001102888A (ja
Inventor
弘三 村上
邦博 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17560339&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3301419(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP27578299A priority Critical patent/JP3301419B2/ja
Priority to CNB008020698A priority patent/CN1168126C/zh
Priority to EP00962870A priority patent/EP1143504A4/en
Priority to CNB2004100563898A priority patent/CN100392835C/zh
Priority to KR10-2001-7006636A priority patent/KR100397003B1/ko
Priority to PCT/JP2000/006646 priority patent/WO2001024252A1/ja
Priority to US09/856,822 priority patent/US6804103B1/en
Publication of JP2001102888A publication Critical patent/JP2001102888A/ja
Publication of JP3301419B2 publication Critical patent/JP3301419B2/ja
Application granted granted Critical
Priority to US10/932,893 priority patent/US7345362B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Die Bonding (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は例えば弾性表面波デ
バイスなどパッケージ内に素子を収納した電子部品の製
造方法に関するものである。
【０００２】
【従来の技術】図面を用いて従来の弾性表面波デバイス
の製造方法について説明する。
【０００３】図５は従来の弾性表面波デバイスのリッド
で封止前の上面図、図６は従来の弾性表面波デバイスの
断面図である。
【０００４】まず、セラミック基板１００上に第１のセ
ラミック枠体１０１を積層し、この上に第２のセラミッ
ク枠体１０２を積層後焼成し、一体化させてパッケージ
１０３を得る。
【０００５】次にパッケージ１０３に内部接続電極１０
４及びシールド電極１０５を設けるとともに、シームリ
ング１１０をパッケージ上端面に銀ろう付けする。
【０００６】次いで内部接続電極１０４、シールド電極
１０５、シームリング１１０の表面に金メッキを行う。
【０００７】一方、圧電基板上に入、出力用の櫛形電
極、この櫛形電極の両側に反射器及び櫛形電極に電気的
に接続された接続電極を複数形成しＳＡＷ素子１０７を
得る。
【０００８】次にパッケージ１０３の内部底面のシール
ド電極１０５上にＳＡＷ素子１０７を接着層１０６を介
して実装する。
【０００９】次いでパッケージ１０３を上面から画像認
識し、パッケージ１０３の第２のセラミック枠体１０２
と第１のセラミック枠体１０１の境界点、内部接続電極
１０４と内部接続電極非形成部１０８ａ，１０８ｂの境
界点の二点を検知し、この二点とパッケージ１０３の寸
法から内部接続電極１０４においてワイヤ１０９と接続
する位置を決定する。
【００１０】次いでこの決定に基づきＳＡＷ素子１０７
と内部接続電極１０４とをワイヤ１０９で接続し、パッ
ケージ１０３のシームリング１１０にリッド１１１を溶
接していた。
【００１１】
【発明が解決しようとする課題】シームリング１１０は
銀ろう付けするため、その形成位置にはばらつきが生じ
易い。またパッケージ１０３の小さい部分を使用して位
置決めを行うためばらつきが生じ易い。
【００１２】従ってこのようなばらつきが生じることに
より、例えばワイヤ１０９をシールド電極１０５と接続
するように位置決めが行われたり、ワイヤ１０９と内部
接続電極１０４とを接続できない場合が有った。
【００１３】そこで本発明はワイヤと内部接続電極とを
確実に接続することのできる電子部品の製造方法を提供
することを目的とするものである。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明の電子部品の製造方法は、相対向する内側壁に
段差を有し、前記段差の上端面に複数の内部接続電極を
有し、内部底面にシールド電極と、上面から見た時前記
内部接続電極の一辺あるいはその延長線と一辺が直交す
るようなシールド電極非形成部を有するパッケージに素
子を実装する第１の工程と、次に前記パッケージを上面
から画像認識し、前記内部接続電極の一辺あるいはその
延長線と前記シールド電極非形成部の一辺の交点を少な
くとも二点検出し、前記二点を結ぶ直線の中点を基準と
してワイヤと前記内部接続電極とを接続する位置を決定
する第２工程と、前記内部接続電極と前記素子とをワイ
ヤで接続する第３工程と、前記パッケージ開口部をリッ
ドで封止する第４工程とを有するものであり、最も形状
精度に優れた内部接続電極とシールド電極非形成部とを
用いて位置決めを行なうことにより上記目的を達成する
ことができる。
【００１５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、相対向する内側壁に段差を有し、前記段差の上端面
に複数の内部接続電極を有し、内部底面にシールド電極
と、上面から見た時前記内部接続電極の一辺あるいはそ
の延長線と一辺が直交するようなシールド電極非形成部
を有するパッケージに素子を実装する第１の工程と、次
に前記パッケージを上面から画像認識し、前記内部接続
電極の一辺あるいはその延長線と前記シールド電極非形
成部の一辺の交点を少なくとも二点検出し、前記二点を
結ぶ直線の中点を基準としてワイヤと前記内部接続電極
とを接続する位置を決定する第２工程と、前記内部接続
電極と前記素子とをワイヤで接続する第３工程と、前記
パッケージ開口部をリッドで封止する第４工程とを有す
る電子部品の製造方法であり、内部接続電極と素子とを
ワイヤで確実に電気的接続できる。
【００１６】請求項２に記載の発明は、相対向する内側
壁に段差を有し、前記段差の上端面に複数の内部接続電
極を有し、内部底面にシールド電極と、上面から見た時
前記内部接続電極の一辺あるいはその延長線と一辺が直
交するようなシールド電極非形成部を有するパッケージ
を上面から画像認識し、前記内部接続電極の一辺あるい
はその延長線と前記シールド電極非形成部の一辺の交点
を少なくとも二点検出し、前記二点を結ぶ直線の中点を
基準として素子の実装位置を決定する第１工程と、前記
素子をパッケージに実装する第２工程と、前記素子と前
記内部接続電極とをワイヤで電気的に接続する第３工程
と、前記パッケージの開口部を封止する第４工程とを有
する電子部品の製造方法であり、素子を確実にパッケー
ジに実装できる。
【００１７】請求項３に記載の発明は、相対向する内側
壁に段差を有し、前記段差の上端面に複数の内部接続電
極を有し、内部底面にシールド電極と、上面から見た時
前記内部接続電極の一辺あるいはその延長線と一辺が直
交するようなシールド電極非形成部を有するパッケージ
を上面から画像認識し、前記内部接続電極の一辺あるい
はその延長線と前記シールド電極非形成部の一辺の交点
を少なくとも二点検出し、前記二点を結ぶ直線の中点を
基準として素子の実装位置を決定する第１工程と、前記
素子をパッケージに実装する第２工程と、前記素子と前
記内部接続電極とをワイヤで電気的に接続する第３工程
と、前記パッケージの開口部を封止する第４工程とを有
する電子部品の製造方法であり、素子を確実にパッケー
ジに実装できるとともに、素子と内部接続電極とを確実
にワイヤで接続できる。
【００１８】
【００１９】
【００２０】
【００２１】以下、本発明の一実施の形態について図面
を参照しながら弾性表面デバイスを例に説明する。
【００２２】（実施の形態１）図１は本発明の実施の形
態１の弾性表面デバイスのリッドで封止前の上面図、図
２は図１に示す弾性表面デバイスのＡ−Ｂ断面図であ
る。
【００２３】１０はセラミック基板、１１は第１のセラ
ミック枠体、１２は第２のセラミック枠体でこのセラミ
ック基板１０と第１のセラミック枠体１１と第２のセラ
ミック枠体１２で内側壁に段差２６を有するパッケージ
１３を構成している。また１４は内部接続電極、１５は
シールド電極、１６は接着層、１７はＳＡＷ素子、１８
ａ，１８ｂはシールド電極非形成部、１９はワイヤ、２
０はシームリング、２１はリッド、２２は櫛形電極、２
３は反射器電極、２４は接続電極、２５は銀ろうであ
る。
【００２４】まずセラミック基板１０の表面、表面およ
び側面に形成しようとするシールド電極１５及び内部接
続電極１４と同じ形状のメッキ下地層を形成する。
【００２５】次に、このセラミック基板１０上に第１の
セラミック枠体１１を設ける。この第１のセラミック枠
体１１の表面及び外周側面にも形成しようとする内部接
続電極１４と同じ形状のメッキ下地層を形成する。
【００２６】次いで、この第１のセラミック枠体１１と
外周形状が同じで幅が第１のセラミック枠体１１よりも
小さい第２のセラミック枠体１２を第１のセラミック枠
体１１の上に設けて焼成し、セラミック基板１０と第１
及び第２のセラミック枠体１１，１２を一体化させて相
対向する内側壁に段差２６を有するパッケージ１３を作
製する。この第２のセラミック枠体１２の上面にもメッ
キ下地層を形成している。
【００２７】ここでセラミック基板１０、第１のセラミ
ック枠体１１、第２のセラミック枠体１２はすべて酸化
アルミニウムを主成分とし、メッキ下地層はタングステ
ンを主成分とするものである。
【００２８】その後、パッケージ１３のメッキ下地層上
にニッケルメッキを行い、パッケージ１３の第２のセラ
ミック枠体１２の上端面部分に銀ろう２５を用いてパッ
ケージ１３と同じ熱膨張係数を有するシームリング２０
を設ける。
【００２９】次に再びニッケルメッキを行った後金メッ
キを行い、内部接続電極１４及びシールド電極１５を得
る。
【００３０】図１を見るとわかるように、内部接続電極
１４はパッケージ１３の段差２６を有する内側壁の内周
部側上端面（第１のセラミック枠体１１の上端面）にそ
れぞれ複数個、内周端部に至るように形成され、その各
辺はパッケージ１３の各辺（第１のセラミック枠体１１
の各辺）に平行である。
【００３１】また、パッケージ１３の内部底面のシール
ド電極非形成部１８ａ，１８ｂの各辺は、パッケージ１
３の各辺に平行で、第１のセラミック枠体１１の内周下
端部に至るように設けている。
【００３２】更にシールド電極非形成部１８ａ，１８ｂ
の第１のセラミック枠体１１の内周下端部の一辺と内部
接続電極１４の一辺が直交するように、パッケージ１３
を上面から見たときに内部接続電極１４のパッケージ１
３の内周側端部とシールド電極非形成部１８ａ，１８ｂ
とを対応させて、かつ対向する内部接続電極１４の側両
端部に一つずつ、シールド電極非形成部１８ａ，１８ｂ
を形成している。
【００３３】一方、圧電基板上に入、出力用の櫛形電極
２２、この櫛形電極２２の両側に反射器電極２３、櫛形
電極２２及び反射器電極２３に電気的に接続された接続
電極２４を複数形成しＳＡＷ素子１７を得る。
【００３４】次にパッケージ１３の内部底面のシールド
電極１５上にＳＡＷ素子１７を接着層１６を介して固定
する。この時内部接続電極１４とＳＡＷ素子１７の接続
電極とは略同一面上存在している。また上面から見たと
きに内部接続電極１４とＳＡＷ素子１７の接続電極２４
の間にシールド電極非形成部１８ａ，１８ｂが存在して
いる。
【００３５】次いでパッケージ１３を上面から画像認識
し、パッケージ１３の相対向する内側壁の段差２６の上
端面それぞれにおいてシールド電極非形成部１８ａ，１
８ｂの第１のセラミック枠体１１の内周下端部の一辺と
内部接続電極１４の一辺の直交点を検出し、この二点を
結ぶ直線の中点を基準とし、パッケージ１３の各種寸法
とから内部接続電極１４とワイヤ１９との接続部を決定
する。
【００３６】また、ＳＡＷ素子１７の表面に設けた櫛形
電極２２、反射器電極２３、接続電極２４などの電極パ
ターンの認識を行い、この接続電極２４とワイヤ１９と
を接続する位置も決定する。
【００３７】その後ワイヤ１９の一端を内部接続電極１
４と、他端をＳＡＷ端子１７の接続電極２４と電気的に
接続する。
【００３８】次いで、リッド２１をパッケージ１３の上
端面に設けたシームリング２０に溶接することにより、
ＳＡＷ素子１７をパッケージ１３内に封止する。
【００３９】（実施の形態２）まず実施の形態１と同様
にして、内部接続電極１４及びシールド電極１５を有す
るパッケージ１３及びＳＡＷ素子１７を形成する。
【００４０】次にパッケージ１３を上面から画像認識
し、パッケージ１３の相対向する内側壁の段差２６の上
端面それぞれにおいてシールド電極非形成部１８ａ，１
８ｂの第１のセラミック枠体１１の内周下端部の一辺と
内部接続電極１４の一辺の直交点を検出し、この二点を
結ぶ直線の中点を基準とし、パッケージ１３の各種寸法
とからＳＡＷ素子１７の実装位置を決定する。
【００４１】その後、パッケージ１３のシールド電極１
５上に接着層１６を介してＳＡＷ素子１７を実装する。
【００４２】次いでＳＡＷ素子１７の接続電極２４と内
部接続電極１４とをワイヤ１９で接続後、パッケージ１
３の上端面に設けたシームリング２０にリッド２１を溶
接してＳＡＷ素子１７をパッケージ内に封止する。
【００４３】（実施の形態３）まず実施の形態１と同様
にして、内部接続電極１４及びシールド電極１５を有す
るパッケージ１３及びＳＡＷ素子１７を形成する。
【００４４】次にパッケージ１３を上面から画像認識
し、パッケージ１３の相対向する内側壁の段差２６の上
端面それぞれにおいてシールド電極非形成部１８ａ，１
８ｂの第１のセラミック枠体１１の内周下端部の一辺と
内部接続電極１４の一辺の直交点を検出し、この二点を
結ぶ直線の中点を基準とし、パッケージ１３の各種寸法
とからＳＡＷ素子１７の実装位置を決定する。
【００４５】その後、パッケージ１３のシールド電極１
５上に接着層１６を介してＳＡＷ素子１７を実装する。
この時内部接続電極１４とＳＡＷ素子１７の接続電極２
４とは略同一面上に存在している。また上面から見たと
きに内部接続電極１４とＳＡＷ素子１７の接続電極の間
にシールド電極非形成部１８ａ，１８ｂが存在してい
る。
【００４６】次いでパッケージ１３を上面から画像認識
し、パッケージ１３の相対向する側壁上端面それぞれに
おいてシールド電極非形成部１８ａ，１８ｂの第１のセ
ラミック枠体１１の内周下端部の一辺と内部接続電極１
４の一辺の直交点を検出し、この二点を結ぶ直線の中点
を基準とし、パッケージ１３の各種寸法とから内部接続
電極１４とワイヤ１９との接続部を決定する。
【００４７】その後ワイヤ１９の一端を内部接続電極１
４と、他端をＳＡＷ素子１７の接続電極２４と電気的に
接続する。
【００４８】次いで、リッド２１をパッケージ１３の上
端面に設けたシームリング２０に溶接することにより、
ＳＡＷ素子１７をパッケージ１３内に封止する。
【００４９】以下本発明のポイントについて記載する。
【００５０】（１）本発明においては、ＳＡＷ素子１７
の実装位置あるいはワイヤ１９と内部接続電極１４との
接続部を決定するために、パッケージ１３の内周端部と
シールド電極１５の内部接続電極１４の側端部との境界
点を認識することにより行っている。
【００５１】この部分を認識点として選んだ理由につい
て記載する。
【００５２】まず誤差を小さくするためにはできるだけ
認識点間の距離が長い方が好ましい。従ってパッケージ
１３のシームリング２０の内周側端部と内部接続電極１
４を形成した第１のセラミック枠体１１の第２のセラミ
ック枠体１２との境界点を認識すればよいのであるが、
シームリング２０は第２のセラミック枠体１２の上端面
に銀ろう２５で固定するためその位置精度にばらつきが
ある。しかしながら第１のセラミック枠体１１の内周側
端部は打ち抜きにより形成するためその形状精度のばら
つきはシームリング２０の位置精度より非常にばらつき
が少ない。
【００５３】また、シームリング２０を用いてリッド２
１を溶接する場合だけでなく、ハンダで封止する場合も
第２のセラミック枠体１２の上端面にはメッキ層を形成
する必要があり、第１のセラミック枠体１１の内周端部
ほど形状精度には優れていないので、この場合も第１の
セラミック枠体１１の内周端部を使用して位置決めを行
うことが望ましい。
【００５４】（２）シールド電極非形成部１８ａ，１８
ｂを内部接続電極１４の側端部に対応して設けることに
より、パッケージ１３を上面から画像認識する際、内部
接続電極１４及びシールド電極１５とは上記実施の形態
においては同じ金メッキにより形成されているので、同
じ色をしており両者の区別が付きにくい。そこでシール
ド電極非形成部１８ａ，１８ｂを設け、これと内部接続
電極１４との色彩の違いによるコントラストを利用する
ことにより、より正確に位置決めを行うことができる。
【００５５】（３）シールド電極非形成部１８ａ，１８
ｂは、図１に示すようにパッケージ１３を上面から見た
ときに、シールド電極非形成部１８ａ，１８ｂの内部接
続電極１４の側端部の幅の間に内部接続電極１４の角部
が存在するように形成しても、図３に示すようにシール
ド電極非形成部１８ａ，１８ｂと内部接続電極１４の角
部とを離して形成しても構わない。
【００５６】いずれの場合も、シールド電極非形成部１
８ａ，１８ｂの内部接続電極１４の側端部の一辺あるい
はその延長線と内部接続電極１４の一辺とが直交する点
を検出することにより位置決めを行う。
【００５７】しかしながらより正確に位置決めを行うた
めには、図１に示すようにシールド電極非形成部１８
ａ，１８ｂの内部接続電極１４の側端部の幅の間に内部
接続電極１４の角部が存在するようにシールド電極非形
成部１８ａ，１８ｂを形成することが望ましい。
【００５８】（４）平面は二点により定義することがで
きるので、シールド電極非形成部１８ａ，１８ｂは、シ
ールド電極１５の一方の内部接続電極１４の側端部に設
け、それぞれ直交する点を検出することにより、位置決
めすることができるが、より正確に位置決めを行うため
には、シールド電極非形成部１８ａ，１８ｂはシールド
電極１５の内部接続電極１４の側両端部にかつシールド
電極非形成部１８ａ，１８ｂの内部接続電極１４の側端
部の一辺と内部接続電極１４の一辺とが直交する点間の
距離ができるだけ長くなるようにすることが望ましい。
【００５９】（５）第１のセラミック枠体１１及び第２
のセラミック枠体１２は、セラミックシートを所望の形
状に打ち抜くことにより形成する。従って、必ず内周側
面はテーパー状となる。仮に内周側面と上端面とのなす
角が鈍角の場合、パッケージ１３を上面から見たときの
第１のセラミック枠体１１の内周端部と底面端部との境
界を認識ができず、第１のセラミック枠体１１の内周上
端部と内周側面との境界を認識することとなるのでＳＡ
Ｗ素子１７を確実に実装できなかったり、ＳＡＷ素子１
７の接続電極２４と内部接続電極１４とをワイヤ１９で
接続できない場合がある。
【００６０】従って、図４に示すように第１のセラミッ
ク枠体１１をセラミック基板１０に積層するときは、内
周側面と上端面とのなす角が鋭角となるようにすること
が望ましい。
【００６１】（６）内部接続電極１４とワイヤ１９の接
続位置決めのために画像認識を行う場合、シールド電極
非形成部１８ａ，１８ｂの幅は画像認識を行うレンズの
ピントずれの幅よりも広くすることにより、誤認識を防
止することができる。
【００６２】（７）ＳＡＷ素子１７の上面と内部接続電
極１４とを略同一面上に形成することにより、画像認識
の際、焦点がＳＡＷ素子１７の内部接続電極１４の両方
に合うこととなり、内部接続電極１４とパッケージ１３
の内部底面との境界と、ＳＡＷ素子１７の接続電極２
４、櫛形電極２２、反射器電極２３などの電極パターン
の認識も容易に行うことができる。
【００６３】（８）シールド電極１５と内部接続電極１
４とを同じ材料を用いて形成したパッケージ１３を上面
から見た場合、パッケージ１３の内周端部と内部底面端
部との境界認識が非常に困難であった。従ってＳＡＷ素
子１７の実装精度を悪化させないように、パッケージ１
３の内部を必要以上に大きくしてＳＡＷ素子１７を実装
していた。しかしながら本発明によるとＳＡＷ素子１７
の実装位置を確実に決定できるので、パッケージ１３内
部の大きさをＳＡＷ素子１７を実装できる必要最小限に
することができる。従って、弾性表面波デバイスの小型
化を行うことができる。
【００６４】（９）シールド電極１５はできるだけ大き
い方がそのシールド効果も大きい。シールド電極非形成
部１８ａ，１８ｂは三つ以上形成しても構わないが、二
つ形成すればＳＡＷ素子１７の実装位置を決定できるの
で、シールド電極非形成部１８ａ，１８ｂの数は二つ、
その大きさは必要最小限とすることが望ましい。
【００６５】（１０）上記実施の形態においては弾性表
面波デバイスを例に説明したが、パッケージの上端面と
底面に電極を設けて、内部に素子を実装する電子部品に
おいては同様の効果が得られるものである。
【００６６】
【発明の効果】以上本発明によると、ワイヤと内部接続
電極とを確実に接続することのできる電子部品の製造方
法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１〜３における弾性表面波
デバイスのリッドで封止前の上面図
【図２】本発明の実施の形態１〜３における弾性表面波
デバイスの断面図
【図３】本発明の他の実施の形態における弾性表面波デ
バイスの上面図
【図４】本発明の他の実施の形態の断面図
【図５】従来の弾性表面波デバイスのリッドで封止前の
上面図
【図６】従来の弾性表面波デバイスの断面図
【符号の説明】
１０ セラミック基板 １１ 第１のセラミック枠体 １２ 第２のセラミック枠体 １３ パッケージ １４ 内部接続電極 １５ シールド電極 １６ 接着層 １７ ＳＡＷ素子 １８ａ シールド電極非形成部 １８ｂ シールド電極非形成部 １９ ワイヤ ２０ シームリング ２１ リッド ２２ 櫛形電極 ２３ 反射器電極 ２４ 接続電極

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 相対向する内側壁に段差を有し、前記段
    差の上端面に複数の内部接続電極を有し、内部底面にシ
    ールド電極と、上面から見た時前記内部接続電極の一辺
    あるいはその延長線と一辺が直交するようなシールド電
    極非形成部を有するパッケージに素子を実装する第１の
    工程と、次に前記パッケージを上面から画像認識し、前
    記内部接続電極の一辺あるいはその延長線と前記シール
    ド電極非形成部の一辺の交点を少なくとも二点検出し、
    前記二点を結ぶ直線の中点を基準としてワイヤと前記内
    部接続電極とを接続する位置を決定する第２工程と、前
    記内部接続電極と前記素子とをワイヤで接続する第３工
    程と、前記パッケージ開口部をリッドで封止する第４工
    程とを有する電子部品の製造方法。
  2. 【請求項２】 相対向する内側壁に段差を有し、前記段
    差の上端面に複数の内部接続電極を有し、内部底面にシ
    ールド電極と、上面から見た時前記内部接続電極の一辺
    あるいはその延長線と一辺が直交するようなシールド電
    極非形成部を有するパッケージを上面から画像認識し、
    前記内部接続電極の一辺あるいはその延長線と前記シー
    ルド電極非形成部の一辺の交点を少なくとも二点検出
    し、前記二点を結ぶ直線の中点を基準として素子の実装
    位置を決定する第１工程と、前記素子をパッケージに実
    装する第２工程と、前記素子と前記内部接続電極とをワ
    イヤで電気的に接続する第３工程と、前記パッケージの
    開口部を封止する第４工程とを有する電子部品の製造方
    法。
  3. 【請求項３】 相対向する内側壁に段差を有し、前記段
    差の上端面に複数の内部接続電極を有し、内部底面にシ
    ールド電極と、上面から見た時前記内部接続電極の一辺
    あるいはその延長線と一辺が直交するようなシールド電
    極非形成部を有するパッケージを上面から画像認識し、
    前記内部接続電極の一辺あるいはその延長線と前記シー
    ルド電極非形成部の一辺の交点を少なくとも二点検出
    し、前記二点を結ぶ直線の中点を基準として素子の実装
    位置を決定する第１工程と、前記素子をパッケージに実
    装する第２工程と、前記素子と前記内部接続電極とをワ
    イヤで電気的に接続する第３工程と、前記パッケージの
    開口部を封止する第４工程とを有する電子部品の製造方
    法。
JP27578299A 1999-09-28 1999-09-29 電子部品の製造方法 Expired - Fee Related JP3301419B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP27578299A JP3301419B2 (ja) 1999-09-29 1999-09-29 電子部品の製造方法
KR10-2001-7006636A KR100397003B1 (ko) 1999-09-28 2000-09-27 전자 부품 및 그 제조 방법
EP00962870A EP1143504A4 (en) 1999-09-28 2000-09-27 ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME
CNB2004100563898A CN100392835C (zh) 1999-09-28 2000-09-27 电子部件及其制造方法
CNB008020698A CN1168126C (zh) 1999-09-28 2000-09-27 电子部件及其制造方法
PCT/JP2000/006646 WO2001024252A1 (en) 1999-09-28 2000-09-27 Electronic device and method of manufacture thereof
US09/856,822 US6804103B1 (en) 1999-09-28 2000-09-27 Electronic component and method for manufacturing the same
US10/932,893 US7345362B2 (en) 1999-09-28 2004-09-02 Electronic component and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27578299A JP3301419B2 (ja) 1999-09-29 1999-09-29 電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP2001102888A JP2001102888A (ja) 2001-04-13
JP3301419B2 true JP3301419B2 (ja) 2002-07-15

Family

ID=17560339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27578299A Expired - Fee Related JP3301419B2 (ja) 1999-09-28 1999-09-29 電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP3301419B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627987B1 (en) * 2001-06-13 2003-09-30 Amkor Technology, Inc. Ceramic semiconductor package and method for fabricating the package
JP2007158039A (ja) * 2005-12-06 2007-06-21 Epson Toyocom Corp 電子部品
JP4661568B2 (ja) * 2005-12-06 2011-03-30 エプソントヨコム株式会社 電子部品及び電子部品の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5742138A (en) * 1980-08-27 1982-03-09 Hitachi Ltd Semiconductor device

Also Published As

Publication number Publication date
JP2001102888A (ja) 2001-04-13

Similar Documents

Publication Publication Date Title
US7654139B2 (en) Vibratory gyrosensor having a vibration element provided with terminals
JP5123987B2 (ja) 圧電デバイス、および圧電デバイスの周波数調整方法
US20100213794A1 (en) Piezoelectric Resonator Device and Method for Manufacturing the Same
JP3301419B2 (ja) 電子部品の製造方法
JPH09139439A (ja) セラミックパッケージの封止構造
KR100397003B1 (ko) 전자 부품 및 그 제조 방법
CN100521526C (zh) 电子部件
JP3216638B2 (ja) 電子部品及びその製造方法
JP2018006901A (ja) 水晶振動板、および水晶振動デバイス
JP3438721B2 (ja) 電子部品の製造方法
JP3438720B2 (ja) 電子部品
JP4369707B2 (ja) 圧電振動子
JP2015076670A (ja) 圧電発振器
JP3694887B2 (ja) 電子部品用パッケージ、およびその製造方法
JPH01217950A (ja) 固体撮像装置
JP2009111124A (ja) 電子デバイス及び電子デバイス用パッケージ
JP2019071550A (ja) 圧電デバイスおよびパッケージ
JP2906756B2 (ja) 電子部品搭載用基板
JP3613194B2 (ja) 電子部品及びその製造方法
WO2020195144A1 (ja) 水晶振動デバイス
JPH07106144A (ja) 表面実装型電子部品及びその製造方法
JP5370143B2 (ja) 電子部品用パッケージのベース、電子部品用パッケージ
JP4661568B2 (ja) 電子部品及び電子部品の製造方法
JP3456805B2 (ja) 弾性表面波デバイス用パッケージ
JPH0638432Y2 (ja) 半導体気密封止パッケージ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees