JP3300578B2 - Insulated gate power semiconductor device and driving method thereof - Google Patents
Insulated gate power semiconductor device and driving method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁ゲートにより
ターンオフ制御を行なう絶縁ゲート型電力用半導体装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate power semiconductor device in which turn-off control is performed by an insulated gate.
【０００２】[0002]
【従来の技術】高耐圧、大電流の絶縁ゲート電力用半導
体素子におけるゲート駆動には、電圧制御型のものと、
電流駆動型のものとがあるが、前者の方が望ましい。こ
れは電圧制御型の方が電流駆動型に比べて、より小電流
でゲート駆動が行なえるからである。2. Description of the Related Art A gate drive in an insulated gate power semiconductor device having a high withstand voltage and a large current includes a voltage control type and a gate drive type.
There is a current drive type, but the former is more preferable. This is because the gate drive can be performed with a smaller current in the voltage control type than in the current drive type.
【０００３】図３２は、従来の電圧制御型の絶縁ゲート
電力用半導体素子の１つである絶縁ゲート型ターンオフ
サイリスタの素子構造を示す断面図である。FIG. 32 is a sectional view showing an element structure of an insulated gate type turn-off thyristor which is one of the conventional voltage controlled type insulated gate power semiconductor elements.
【０００４】図中、７０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層７０１の表面にはｐ型ベー
ス層７０２が選択的に形成されている。このｐ型ベース
層７０２の表面にはｎ型エミッタ層７０３が選択的に形
成されている。In FIG. 1, reference numeral 701 denotes an n-type base layer having a high resistance. A p-type base layer 702 is selectively formed on the surface of the n-type base layer 701. An n-type emitter layer 703 is selectively formed on the surface of the p-type base layer 702.
【０００５】一方、ｎ型ベース層７０１の裏面には高濃
度のｐ型エミッタ層７０４が形成されている。ｎ型エミ
ッタ層７０３上にはカソード電極７０５が、ｐ型エミッ
タ層７０４にはアノード電極７０６が設けられている。
これら４層によりｐｎｐｎ構造のサイリスタ本体が形成
されている。On the other hand, a high concentration p-type emitter layer 704 is formed on the back surface of the n-type base layer 701. A cathode electrode 705 is provided on the n-type emitter layer 703, and an anode electrode 706 is provided on the p-type emitter layer 704.
These four layers form a thyristor body having a pnpn structure.
【０００６】また、ｎ型エミッタ層７０３から所定距離
離れた位置のｐ型ベース層７０２の表面にはｎ型ドレイ
ン層７１４が形成されており、このｎ型ドレイン層７１
４とｎ型エミッタ層７０３との間のｐ型ベース層７０２
上には、ゲート絶縁膜７０９を介してゲート電極７１０
が配設されている。An n-type drain layer 714 is formed on the surface of p-type base layer 702 at a predetermined distance from n-type emitter layer 703.
4 and the p-type base layer 702 between the n-type emitter layer 703
Over the gate electrode 710 via the gate insulating film 709
Are arranged.
【０００７】このゲート電極７１０はターンオフ用であ
って、このｎ型エミッタ層７０３をソースとし、領域Ｃ
Ｈ１をｎチャネルとするｎチャネルのターンオフ用ＭＯ
ＳＦＥＴが構成されている。The gate electrode 710 is for turn-off, and uses the n-type emitter layer 703 as a source and a region C.
N-channel turn-off MO with H1 as n-channel
An SFET is configured.
【０００８】なお、ｎ型ドレイン層７１４にコンタクト
するドレイン電極７１５は、同時にｐ型ベース層７０２
にもコンタクトし、このようなドレイン電極７１５によ
りｐ型ベース層７０２とｎ型ドレイン層７１４とは短絡
している。The drain electrode 715 that contacts the n-type drain layer 714 is simultaneously connected to the p-type base layer 702
The p-type base layer 702 and the n-type drain layer 714 are short-circuited by such a drain electrode 715.
【０００９】一方、ｎ型ベース層７０１とｎ型エミッタ
層７０３との間のｐ型ベース層７０２上には、ゲート絶
縁膜７１１を介してゲート電極７１２が配設されてい
る。On the other hand, on the p-type base layer 702 between the n-type base layer 701 and the n-type emitter layer 703, a gate electrode 712 is provided via a gate insulating film 711.
【００１０】このゲート電極７１２はターンオフ用であ
って、このｎ型エミッタ層７０３をソースとし、領域Ｃ
Ｈ２をｎチャネルとするｎチャネルのターンオフ用ＭＯ
ＳＦＥＴが構成されている。The gate electrode 712 is used for turn-off.
N-channel turn-off MO with H2 as n-channel
An SFET is configured.
【００１１】このような構造の絶縁ゲート型ターンオフ
サイリスタの動作原理は以下の通りである。The operating principle of the insulated gate type turn-off thyristor having such a structure is as follows.
【００１２】まず、素子をターンオンするには、ターン
オン用ゲート電極７１２にカソードに対して正の電圧を
印加する。これにより、ターンオン用ゲート電極７１２
直下のｎチャネルＣＨ２が導通状態となって、ｎ型エミ
ッタ層７０３からｎ型ベース層７０１に電子が注入さ
れ、それに見合う量の正孔がｐ型エミッタ層７０４から
注入されて、素子はターンオンする。First, to turn on the device, a positive voltage is applied to the turn-on gate electrode 712 with respect to the cathode. Thereby, the turn-on gate electrode 712
The n-channel CH2 immediately below becomes conductive, electrons are injected from the n-type emitter layer 703 to the n-type base layer 701, and holes corresponding to the amount are injected from the p-type emitter layer 704, and the element is turned on. .
【００１３】一方、素子をターンオフするには、ターン
オフ用ゲート電極７１０にカソードに対して正の電圧を
印加する。これにより、ターンオフ用ゲート電極７１０
直下のｎチャネルＣＨ１が導通状態となって、ｐ型ベー
ス層７０２から直接ｎ型エミッタ層７０３に流れ込んで
いた正孔電流の一部が、図に破線で示すようにドレイン
電極７１５から吸い出され、ｎ型ドレイン層７１４、ｎ
チャネルＣＨ１を通って、ｎ型エミッタ層７０３からカ
ソード電極７０５にバイパスするようになる。このよう
に正孔電流がバイパスされることにより、やがてｎ型エ
ミッタ層７０３からｐ型ベース層７０２への電子注入が
止まり、素子はターンオフする。On the other hand, to turn off the device, a positive voltage is applied to the turn-off gate electrode 710 with respect to the cathode. Thus, the turn-off gate electrode 710
The n-channel CH1 immediately below becomes conductive, and part of the hole current flowing directly from the p-type base layer 702 to the n-type emitter layer 703 is drawn out from the drain electrode 715 as shown by a broken line in the figure. , N-type drain layer 714, n
Through the channel CH1, the bypass is made from the n-type emitter layer 703 to the cathode electrode 705. By bypassing the hole current in this manner, electron injection from the n-type emitter layer 703 to the p-type base layer 702 is stopped, and the element is turned off.
【００１４】しかしながら、この種の絶縁ゲート型ター
ンオフサイリスタにあっては、十分なターンオフ能力が
得られないという問題があった。これは、図３２に破線
で示した正孔電流バイパス経路の抵抗に原因がある。However, in this type of insulated gate type turn-off thyristor, there is a problem that sufficient turn-off capability cannot be obtained. This is due to the resistance of the hole current bypass path shown by the broken line in FIG.
【００１５】正孔電流バイパス経路の抵抗は、主要には
ｐ型ベース層７０２の抵抗（Ｒ１，Ｒ２）およびターン
オフ用ゲート電極７１０下のｎチャネル７１０のオン抵
抗である。The resistance of the hole current bypass path is mainly the resistance (R1, R2) of the p-type base layer 702 and the on-resistance of the n-channel 710 below the gate electrode 710 for turn-off.
【００１６】これらの抵抗とバイパス電流により決まる
電圧降下が、ｎ型エミッタ層７０３とｐ型ベース層７０
２のビルトイン電圧以上になると、ｎ型エミッタ層７０
３からの電子注入が止まらないことになる。特に、発明
者の研究によれば、上記バイパス抵抗のうちｐ型ベース
層７０２の横方向拡散部分における抵抗Ｒ２が非常に大
きいことが分かった。The voltage drop determined by the resistance and the bypass current is caused by the n-type emitter layer 703 and the p-type base layer 70.
2, the n-type emitter layer 70
Electron injection from 3 will not stop. In particular, according to the research of the inventor, it has been found that the resistance R2 in the lateral diffusion portion of the p-type base layer 702 is very large in the bypass resistance.
【００１７】したがって、従来構造の絶縁ゲート型ター
ンオフサイリスタは、アノード電流（主電流）が大きく
なると、電圧降下はビルトイン電圧以上になり易く、タ
ーンオフできなくなるという問題がある。Therefore, the insulated gate type turn-off thyristor of the conventional structure has a problem that when the anode current (main current) becomes large, the voltage drop easily becomes higher than the built-in voltage, and the turn-off cannot be performed.
【００１８】図３３は、従来の横型の絶縁ゲート型ター
ンオフサイリスタの構造を示す断面図である(T.Ogura a
nd A.Nakagawa, IEDM92,p.241,1992）。FIG. 33 is a sectional view showing the structure of a conventional horizontal insulated gate type turn-off thyristor (T. Ogura a).
nd A. Nakagawa, IEDM92, p.241, 1992).
【００１９】図中、８０１はシリコン基板を示し、この
シリコン基板８０１上にはシリコン酸化膜８０２を介し
て高抵抗のｎ型ベース層８０３が設けられている。この
ｎ型ベース層８０３の表面には選択的にｐ型ベース層８
０４が形成されている。このｐ型ベース層８０４の表面
にはｎ型エミッタ層８０７、ｎ型ドレイン層８０８、ｎ
型ソース層８０９が形成されている。In the figure, reference numeral 801 denotes a silicon substrate, on which a high-resistance n-type base layer 803 is provided via a silicon oxide film 802. The p-type base layer 8 is selectively formed on the surface of the n-type base layer 803.
04 is formed. On the surface of the p-type base layer 804, an n-type emitter layer 807, an n-type drain layer 808,
A mold source layer 809 is formed.
【００２０】ｎ型エミッタ層８０７にはカソード電極８
１１が設けられている。ｎ型エミッタ層８０７とｎ型ベ
ース層８０３との間のｐ型ベース層８０４上にはゲート
絶縁膜８１６を介してターンオン用ゲート電極８１４が
配設されている。The n-type emitter layer 807 has a cathode electrode 8
11 are provided. A turn-on gate electrode 814 is provided on the p-type base layer 804 between the n-type emitter layer 807 and the n-type base layer 803 via a gate insulating film 816.
【００２１】ｎ型ソース層８０９にはカソード電極８１
１に接続されたソース電極８１２が設けられている。ｎ
型ドレイン層８０８はベース電極８１３によりｐ型ベー
ス層８０４と短絡している。ｎ型ドレイン層８０８とｎ
型ソース層８０９との間のｐ型ベース層８０４上にはゲ
ート絶縁膜８１６を介してターンオフ用ゲート電極８１
５が設けられている。The n-type source layer 809 has a cathode electrode 81
1 is provided. n
The drain layer 808 is short-circuited to the p-type base layer 804 by the base electrode 813. n-type drain layer 808 and n
The gate electrode 81 for turn-off is formed on the p-type base layer 804 between the gate electrode 81 and the source layer 809 via the gate insulating film 816.
5 are provided.
【００２２】また、ｎ型ベース層８０３の表面にはｎ型
バッファ層８０５が形成され、このｎ型バッファ層８０
５の表面にはｐ型エミッタ層８０６が形成されている。
このｐ型エミッタ層８０６にはアノード電極８１０が設
けられている。なお、８１７は絶縁膜を示している。On the surface of the n-type base layer 803, an n-type buffer layer 805 is formed.
5, a p-type emitter layer 806 is formed.
An anode electrode 810 is provided on the p-type emitter layer 806. Note that reference numeral 817 denotes an insulating film.
【００２３】このような構造の絶縁ゲート型ターンオフ
サイリスタの動作原理は以下の通りである。The operation principle of the insulated gate type turn-off thyristor having such a structure is as follows.
【００２４】まず、素子をターンオンするには、ターン
オン用ゲート電極８１４にカソードに対して正の電圧を
印加する。これにより、ｎ型エミッタ層８０７はターン
オン用ゲート電極８１４下のｐ型ベース層４の表面に形
成されたｎチャネルを介してｎ型ベース層８０３と短絡
し、ｎ型ベース層８０３内に電子が注入される。そし
て、ｐ型エミッタ層８０６からそれに見合った量の正孔
がｎ型ベース層８０３内に注入され、素子はターンオン
する。First, in order to turn on the element, a positive voltage is applied to the turn-on gate electrode 814 with respect to the cathode. As a result, the n-type emitter layer 807 is short-circuited to the n-type base layer 803 via the n-channel formed on the surface of the p-type base layer 4 below the turn-on gate electrode 814, and electrons are stored in the n-type base layer 803. Injected. Then, an appropriate amount of holes is injected from the p-type emitter layer 806 into the n-type base layer 803, and the device is turned on.
【００２５】一方、素子をターンオフするには、ターン
オン用ゲート電極８１４にカソードに対して正の電圧を
印加したまま、ターンオフ用ゲート電極８１５にカソー
ドに対して正の電圧を印加する。On the other hand, to turn off the device, a positive voltage is applied to the turn-off gate electrode 815 with respect to the cathode while the positive voltage is applied to the turn-on gate electrode 814 with respect to the cathode.
【００２６】このとき、電子電流は図３３の実線で示す
ように、ｎ型エミッタ層８０７、ｐ型ベース層８０４、
ｎ型ベース層８０３の順に流れる。また、正孔電流は図
３３破線で示すように、ｎ型ベース層８０３、ｐ型ベー
ス層８０４と流れたあとｎ型エミッタ層８０７のすぐ近
くでベース電極８１３に吸い出され、ターンオフ用ゲー
ト電極８１５下のｎチャネルを通りソース電極８１２に
排出される。At this time, as shown by a solid line in FIG. 33, the electron current flows through the n-type emitter layer 807, the p-type base layer 804,
It flows in the order of the n-type base layer 803. As shown by the broken line in FIG. 33, the hole current flows through the n-type base layer 803 and the p-type base layer 804, and is then sucked out to the base electrode 813 in the immediate vicinity of the n-type emitter layer 807, and turned off. The light is discharged to the source electrode 812 through the n channel below 815.
【００２７】このような電流の経路は、いわゆるＩＧＢ
Ｔ（絶縁ゲート型バイポーラトンジスタ）と同じであ
る。したがって、ターンオフ用絶縁ゲート電極８１５に
正の電圧を印加した後一定時間が終わってからターンオ
ン用絶縁ゲート電極８１４に電圧を印加しないようにす
ると、電子の注入が止まり素子はターンオフする。Such a current path is a so-called IGB
It is the same as T (insulated gate bipolar transistor). Therefore, if the voltage is not applied to the turn-on insulated gate electrode 814 after a certain period of time has elapsed after the positive voltage is applied to the turn-off insulated gate electrode 815, the injection of electrons stops and the element turns off.
【００２８】しかしながら、このような絶縁ゲート型タ
ーンオフサイリスタにあっても、先の絶縁ゲート型ター
ンオフサイリスタと同様に十分なターンオフ能力が得ら
れないという問題があった。However, even with such an insulated gate type turn-off thyristor, there is a problem that a sufficient turn-off capability cannot be obtained as in the case of the insulated gate type turn-off thyristor.
【００２９】すなわち、アノード電流が大きくなると、
ターンオフの際に、正孔バイパス電流による電圧降下が
ｐ型ベース層８０４とｎ型エミッタ層８０７のビルトイ
ン電圧以上になると、ｎ型エミッタ層８０４からの電子
注入が止まらず、ラッチアップ状態のままとなり、ゲー
トコントロールが不可能となる。That is, when the anode current increases,
When the voltage drop due to the hole bypass current becomes higher than the built-in voltage of the p-type base layer 804 and the n-type emitter layer 807 at the time of turn-off, the electron injection from the n-type emitter layer 804 does not stop and remains in the latch-up state. , Gate control becomes impossible.
【００３０】ところで、絶縁ゲート型電力用半導体素子
の一つに、ＧＴＯ（Gate Turn-Offthyristor)というも
のがある。ＧＴＯは、ｎｐｎｐの４層構造のサイリスタ
を基礎とし、そのｎ型エミッタ層にはカソード電極が設
けられ、ｐ型ベース層にはゲート電極が設けられ、そし
て、ｐ型エミッタ層にはアノード電極が設けられた構造
となっている。One of the insulated gate power semiconductor devices is a GTO (Gate Turn-Offthyristor). The GTO is based on an npnp four-layer thyristor, in which an n-type emitter layer is provided with a cathode electrode, a p-type base layer is provided with a gate electrode, and a p-type emitter layer is provided with an anode electrode. It is a provided structure.
【００３１】この素子をターンオンするには、ゲート電
極にカソードに対して正の電圧を印加する。これによ
り、ｎ型エミッタ層より電子がｎ型ベース層に注入さ
れ、これに応じて量の正孔がｐ型エミッタ層からｎ型ベ
ース層に注入される結果、伝導度変調が起こって素子は
ターンオンする。To turn on the device, a positive voltage is applied to the gate electrode with respect to the cathode. As a result, electrons are injected from the n-type emitter layer into the n-type base layer, and a corresponding amount of holes are injected from the p-type emitter layer into the n-type base layer. Turn on.
【００３２】一方、素子をターンオフするには、ゲート
電極にカソードに対して負の電圧を印加する。これによ
ってアノード電流（主電流）がゲート回路にバイパスさ
れ、ｎ型エミッタ層からの電子注入が止まって素子はタ
ーンオフする。On the other hand, to turn off the device, a negative voltage is applied to the gate electrode with respect to the cathode. As a result, the anode current (main current) is bypassed to the gate circuit, the electron injection from the n-type emitter layer stops, and the element turns off.
【００３３】ＧＴＯは、伝導度変調を起こすため、パワ
ーＭＯＳＦＥＴなどに比べて、オン電圧が低くいという
利点があり、また、ゲート回路により自己消弧できるの
で電力用半導体素子としての利用範囲が広い。The GTO has the advantage that the ON voltage is lower than that of a power MOSFET or the like due to conductivity modulation, and the GTO can be self-extinguished by a gate circuit, so that the GTO can be used widely as a power semiconductor device. .
【００３４】しかしながら、ＧＴＯは電流駆動型の素子
であるので、ゲート回路が大きくなったり、また、伝導
度変調によりターンオンするため、スイッチング速度が
速くできないなどの欠点があった。また、特にターンオ
フ時に電流集中を起こしやすく、破壊耐量が小さいとい
う欠点もあった。However, since the GTO is a current-driven element, it has disadvantages such as a large gate circuit and a high switching speed because it is turned on by conductivity modulation. In addition, there is a drawback that current concentration tends to occur particularly at turn-off, and the breakdown strength is small.
【００３５】また、ＭＯＳゲート電極構造により、サイ
リスタのターンオンおよびターンオフを制御する素子と
して、ＥＳＴ（Emitter Switched Thyristor) が提案さ
れている。An EST (Emitter Switched Thyristor) has been proposed as an element for controlling turn-on and turn-off of a thyristor by using a MOS gate electrode structure.
【００３６】図３４は、ＥＳＴの素子構造を示す断面図
である。ｐ型エミッタ層９４１、ｎ型ベース層９４０、
ｐ型ベース層９３８およびｎ型エミッタ層９３７はｐｎ
ｐｎサイリスタ構造を形成している。ｐ型ベース層９３
８は高濃度のｐ型コンタクト層９３４を介してカソード
電極９３５に接続している。また、ｐ型エミッタ層９４
１には図示しないアノード電極が設けられている。FIG. 34 is a sectional view showing the element structure of the EST. a p-type emitter layer 941, an n-type base layer 940,
The p-type base layer 938 and the n-type emitter layer 937
A pn thyristor structure is formed. p-type base layer 93
8 is connected to a cathode electrode 935 via a high-concentration p-type contact layer 934. Also, the p-type emitter layer 94
1, an anode electrode (not shown) is provided.
【００３７】ｐ型ベース層９３８の表面には、カソード
電極９３５により、ｐ型ベース層９３８と短絡したｎ型
ソース層９３９が高濃度のｐ型コンタクト層９３４に接
して形成されている。ｎ型エミッタ層９３７とｎ型ソー
ス層９３９との間のｐ型ベース層９３８、ｎ型エミッタ
層９３７とｎ型ベース層９４０との間のｐ型ベース層９
３８上には、それぞれ、ゲート絶縁膜を介してゲート電
極９３６が配設されている。On the surface of the p-type base layer 938, an n-type source layer 939 short-circuited with the p-type base layer 938 by the cathode electrode 935 is formed in contact with the high-concentration p-type contact layer 934. P-type base layer 938 between n-type emitter layer 937 and n-type source layer 939, and p-type base layer 9 between n-type emitter layer 937 and n-type base layer 940.
A gate electrode 936 is provided on each of the gate electrodes 38 via a gate insulating film.
【００３８】この種の絶縁ゲート型ターンオフサイリス
タによれば、ゲート電極９３６に印加する電圧により、
サイリスタのターンオンおよびターンオフを制御できる
ので、ＧＴＯの場合とは異なり、ゲート回路が大きくな
ったり、スイッチング速度が遅くなるという問題はな
い。According to this kind of insulated gate type turn-off thyristor, the voltage applied to the gate electrode 936
Since the turn-on and turn-off of the thyristor can be controlled, there is no problem that the gate circuit becomes large or the switching speed becomes slow unlike the case of the GTO.
【００３９】しかしながら、ｐ型ベース層９３８とカソ
ード電極９３５が短絡されているので、オン電圧が高く
なるという問題がある。However, since the p-type base layer 938 and the cathode electrode 935 are short-circuited, there is a problem that the on-voltage increases.
【００４０】さらに、ｐ型コンタクト層９３４が形成さ
れているので、アノード電流が大きくなると、ターンオ
フ時に、ｐ型コンタクト層９３４、ｎ型ソース層９３
９、ｎ型ベース層９４０およびｐ型エミッタ層９４１か
らなる寄生サイリスタがラッチアップして、ターンオフ
できなくなるという問題があった。Furthermore, since the p-type contact layer 934 is formed, when the anode current increases, the p-type contact layer 934 and the n-type source
9, there is a problem that the parasitic thyristor including the n-type base layer 940 and the p-type emitter layer 941 latches up and cannot be turned off.
【００４１】[0041]
【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート型ターンオフサイリスタにあっては、アノード
電流が大きくなると、正孔バイパス電流により生じる電
圧降下によって電子注入が止まらなくなったり、寄生サ
イリスタがラッチアップするため、ターンオフできなく
なるという問題があった。As described above, in the conventional insulated gate type turn-off thyristor, when the anode current increases, the electron injection cannot be stopped due to the voltage drop caused by the hole bypass current, or the parasitic thyristor is not used. There was a problem that the latch-up could not be turned off.
【００４２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりもターンオフ
能力に優れた絶縁ゲート型電力用半導体装置を提供する
ことにある。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide an insulated gate power semiconductor device having a better turn-off capability than conventional ones.
【００４３】[0043]
［概要］上記の目的を達成するために、本発明に係る絶
縁ゲート型電力用半導体装置（請求項１）は、第１導電
型ベース層と、この第１導電型ベース層の表面に直接ま
たは間接的に接する第２導電型エミッタ層と、この第２
導電型エミッタ層と反対側の前記第１導電型ベース層の
表面に選択的に形成された第１および第２の第２導電型
ベース層と、この第１の第２導電型ベース層の表面に選
択的に形成された第１導電型エミッタ層と、前記第１の
第２導電型ベース層の表面に前記第１導電型エミッタ層
から離れて形成された第１導電型層と、前記第２の第２
導電型ベース層の表面に選択的に形成された第１導電型
ソース層と、前記第２の第２導電型ベース層の表面に前
記第１導電型ソース層から離れて形成された第１導電型
ドレイン層と、この第１導電型ドレイン層と前記第１導
電型ソース層との間の前記第２の第２導電型ベース層上
にゲート絶縁膜を介して設けられたターンオフ用ゲート
電極と、前記第１導電型ベース層と前記第１導電型層と
の間の前記第１の第２導電型ベース層上にゲート絶縁膜
を介して設けられたターンオン用ゲート電極と、前記第
２導電型エミッタ層に設けられた第１の主電極と、前記
第１導電型エミッタ層に設けられた第２の主電極と、前
記第１の第２導電型ベース層および前記第１導電型層に
設けられたベース電極と、前記第１導電型ソース層に設
けられ、前記第２の主電極と電気的に接続されたソース
電極と、前記第１導電型ドレイン層に設けられ、前記ベ
ース電極と電気的に接続されたドレイン電極とを備えて
いることを特徴とする。[Summary] In order to achieve the above object, an insulated gate type power semiconductor device according to the present invention (Claim 1) comprises a first conductive type base layer and a first conductive type base layer. An indirectly contacting second conductivity type emitter layer;
First and second second conductivity type base layers selectively formed on the surface of the first conductivity type base layer opposite to the conductivity type emitter layer, and the surface of the first second conductivity type base layer A first conductive type emitter layer selectively formed on the first conductive type emitter layer, a first conductive type layer formed on a surface of the first second conductive type base layer and separated from the first conductive type emitter layer; 2nd
A first conductive type source layer selectively formed on the surface of the conductive type base layer; and a first conductive type formed on the surface of the second second conductive type base layer separately from the first conductive type source layer. A drain electrode, a turn-off gate electrode provided on the second second conductive type base layer between the first conductive type drain layer and the first conductive type source layer via a gate insulating film; A turn-on gate electrode provided on the first second conductivity type base layer between the first conductivity type base layer and the first conductivity type layer via a gate insulating film; A first main electrode provided on the type emitter layer, a second main electrode provided on the first conductivity type emitter layer, the first second conductivity type base layer and the first conductivity type layer. A base electrode provided on the first conductive type source layer; A main electrode and electrically connected to the source electrode, provided on the first conductivity type drain layer, characterized in that it includes a said base electrode electrically connected to a drain electrode.
【００４４】ここで、第２の第２導電型ベース層は、第
１の第２導電型ベース層と同一の層であっても良い。こ
の場合、第１導電型ソース層は第１導電型エミッタ層と
同一の層となり、ソース電極は第２の主電極と同一の電
極となる。Here, the second second conductivity type base layer may be the same layer as the first second conductivity type base layer. In this case, the first conductivity type source layer becomes the same layer as the first conductivity type emitter layer, and the source electrode becomes the same electrode as the second main electrode.
【００４５】また、本発明（請求項２）に係る他の絶縁
ゲート型電力用半導体装置は、第１導電型ベース層と、
この第１導電型ベース層の表面に直接または間接的に接
する第２導電型エミッタ層と、この第２導電型エミッタ
層と反対側の前記第１導電型ベース層の表面に選択的に
形成された第２導電型ベース層と、この第２導電型ベー
ス層の表面に選択的に形成された第１導電型エミッタ層
と、前記第２導電型ベース層の表面に前記第１導電型エ
ミッタ層から離れて形成された第１導電型ソース層と、
この第１導電型ソース層および前記第１導電型エミッタ
層から離れて前記第２導電型ベース層の表面に形成され
た第１導電型ドレイン層と、この第１導電型ドレイン層
と前記第１導電型ソース層との間の前記第２導電型ベー
ス層上にゲート絶縁膜を介して設けられたターンオフ用
ゲート電極と、前記第１導電型ベース層と前記第１導電
型エミッタ層との間の前記第２導電型ベース層上にゲー
ト絶縁膜を介して設けられたターンオン用ゲート電極
と、前記第２導電型エミッタ層に設けられた第１の主電
極と、前記第１導電型エミッタ層に設けられた第２の主
電極と、前記第１導電型ソース層に設けられ、前記第２
の主電極と電気的に接続されたソース電極と、前記第１
導電型ドレイン層および前記第２導電型ベース層に設け
られたベース電極とを備えてなり、前記ターンオン用ゲ
ート電極側の前記第１導電型エミッタ層と前記第１導電
型ベース層との間の前記第２導電型ベース層の一部は、
前記第１導電型エミッタ層側に向かって窪んでいること
を特徴とする。Further, another insulated gate power semiconductor device according to the present invention (claim 2) comprises a first conductivity type base layer,
A second conductivity type emitter layer directly or indirectly in contact with the surface of the first conductivity type base layer; and a second conductivity type emitter layer selectively formed on the surface of the first conductivity type base layer opposite to the second conductivity type emitter layer. A second conductivity type base layer, a first conductivity type emitter layer selectively formed on a surface of the second conductivity type base layer, and a first conductivity type emitter layer on a surface of the second conductivity type base layer. A first conductivity type source layer formed apart from
A first conductivity type drain layer formed on a surface of the second conductivity type base layer apart from the first conductivity type source layer and the first conductivity type emitter layer; and a first conductivity type drain layer and the first conductivity type drain layer. A gate electrode for turn-off provided on the second conductive type base layer between the conductive type source layer via a gate insulating film, and between the first conductive type base layer and the first conductive type emitter layer. A turn-on gate electrode provided on the second conductive type base layer via a gate insulating film, a first main electrode provided on the second conductive type emitter layer, and the first conductive type emitter layer. A second main electrode provided on the first conductive type source layer, and a second main electrode provided on the first conductive type source layer.
A source electrode electrically connected to the main electrode of the first
A base electrode provided on the conductive type drain layer and the second conductive type base layer, wherein a portion between the first conductive type emitter layer and the first conductive type base layer on the side of the turn-on gate electrode is provided. Part of the second conductivity type base layer includes:
It is characterized in that it is depressed toward the first conductivity type emitter layer side.
【００４６】本発明に係る他の絶縁ゲート型電力用半導
体装置（請求項３）は、第１の主電極が設けられたサイ
リスタ部を有する第１のウェハと、この第１のウェハと
一体的に形成されるとともに、第２の主電極が設けら
れ、前記サイリスタ部に流す電流を制御する電流制御部
を有する第２のウェハとを備え、絶縁ゲート型電力用半
導体装置であって、前記サイリスタ部は、前記第１の主
電極が設けられた第２導電型エミッタ層と、この第２導
電型エミッタ層の表面に選択的に形成された第１導電型
ベース層と、この第１導電型ベース層の表面に選択的に
形成された第２導電型ベース層と、この第２導電型ベー
ス層の表面に選択的に形成された第１導電型エミッタ層
と、この第１導電型エミッタ層と前記第１導電型ベース
層とを選択的に短絡する第１の絶縁ゲート構造とからな
り、前記電流制御部は、前記第１導電型エミッタ層に接
続した第１導電型ドレイン層と、前記第２の主電極に接
続した第１導電型ソース層と、この第１導電型ソース層
と前記第１導電型ドレイン層とを選択的に短絡する第２
の絶縁ゲート構造とからなる絶縁ゲート型ＦＥＴと、前
記第１導電型ドレイン層と分離されるとともに、前記第
２導電型ベース層に接続した第１導電型カソード層と、
この第１導電型カソード層と接して形成されるともに、
前記第２の主電極と接続する第２導電型アノード層とか
らなるツェナーダイオードとからなることを特徴とす
る。Another insulated gate power semiconductor device according to the present invention (Claim 3) is a first wafer having a thyristor provided with a first main electrode, and an integral part of the first wafer. A second wafer provided with a second main electrode and having a current control unit for controlling a current flowing through the thyristor unit, the insulated gate power semiconductor device comprising: The part includes a second conductivity type emitter layer provided with the first main electrode, a first conductivity type base layer selectively formed on a surface of the second conductivity type emitter layer, and a first conductivity type emitter layer. A second conductivity type base layer selectively formed on the surface of the base layer; a first conductivity type emitter layer selectively formed on the surface of the second conductivity type base layer; and a first conductivity type emitter layer And the first conductive type base layer are selectively short-circuited. A first insulated gate structure, wherein the current control unit comprises a first conductivity type drain layer connected to the first conductivity type emitter layer, and a first conductivity type source layer connected to the second main electrode. A second short-circuit that selectively short-circuits the first conductivity type source layer and the first conductivity type drain layer.
An insulated gate FET having an insulated gate structure, a first conductivity type cathode layer separated from the first conductivity type drain layer and connected to the second conductivity type base layer;
While being formed in contact with the first conductivity type cathode layer,
A zener diode comprising a second conductive type anode layer connected to the second main electrode.
【００４７】ここで、上記絶縁ゲート構造とは、例え
ば、半導体層にゲート絶縁膜を介してゲート電極が設け
られたもの、半導体層にゲート絶縁膜を介して光照射手
段が設けられたものなどエミッタからベースへキャリア
を注入できる構造である。Here, the above-mentioned insulated gate structure means, for example, a structure in which a gate electrode is provided on a semiconductor layer via a gate insulating film, a structure in which light irradiation means is provided on a semiconductor layer via a gate insulating film, and the like. This structure allows carriers to be injected from the emitter to the base.
【００４８】上記発明（請求項３）に係る絶縁ゲート型
電力用半導体層は、より具体的には、第１の主電極が設
けられたサイリスタ部を有する第１のウェハと、この第
１のウェハと一体的に形成されるとともに、第２の主電
極が設けられ、前記サイリスタ部に流す電流を制御する
電流制御部を有する第２のウェハとを備えた絶縁ゲート
型電力用半導体装置であって、前記サイリスタ部は、前
記第１の主電極が設けられた第２導電型エミッタ層と、
この第２導電型エミッタ層の表面に選択的に形成された
第１導電型ベース層と、この第１導電型ベース層の表面
に選択的に形成され、第１の接続電極が設けられた第２
導電型ベース層と、この第２導電型ベース層の表面に選
択的に形成され、第２の接続電極が設けられた第１導電
型エミッタ層と、この第１導電型エミッタ層と前記第１
導電型ベース層とを選択的に短絡する第１のＭＯＳ構造
電極とからなり、前記電流制御部は、第３の接続電極を
介して前記第２の接続電極に接続した第１導電型ドレイ
ン層と、第４の接続電極を介して前記第２の主電極に接
続した第１導電型ソース層と、前記第１導電型ドレイン
層と前記第１導電型ソース層とを選択的に短絡する第２
のＭＯＳ構造電極とからなるＭＯＳＦＥＴと、第５の接
続電極を介して前記１の接続電極に接続し、分離層によ
り前記第１導電型ドレイン層と分離された第１導電型カ
ソード層と、この第１導電型カソード層と接して形成さ
れ、第６の接続電極を介して前記第２の主電極と接続す
る第２導電型アノード層とからなるツェナーダイオード
とからなることを特徴とする。More specifically, the insulated gate power semiconductor layer according to the above invention (Claim 3) comprises a first wafer having a thyristor portion provided with a first main electrode, An insulated gate power semiconductor device comprising: a second wafer formed integrally with the wafer, provided with a second main electrode, and having a current control unit for controlling a current flowing through the thyristor unit. The thyristor section includes a second conductivity type emitter layer provided with the first main electrode;
A first conductive type base layer selectively formed on the surface of the second conductive type emitter layer; and a first conductive type base layer selectively formed on the surface of the first conductive type base layer and provided with the first connection electrode. 2
A conductive type base layer; a first conductive type emitter layer selectively formed on a surface of the second conductive type base layer and provided with a second connection electrode;
A first MOS structure electrode for selectively short-circuiting with a conductivity type base layer, wherein the current control unit is connected to the second connection electrode via a third connection electrode; A first conductive type source layer connected to the second main electrode via a fourth connection electrode, and a first conductive type drain layer and a first conductive type source layer that are selectively short-circuited. 2
A first conductive type cathode layer connected to the first connection electrode via a fifth connection electrode and separated from the first conductivity type drain layer by a separation layer; A Zener diode formed in contact with the first conductivity type cathode layer and comprising a second conductivity type anode layer connected to the second main electrode via a sixth connection electrode.
【００４９】本発明（請求項４）に係る他の絶縁ゲート
型電力用半導体装置は、第１導電型ベース層と、この第
１導電型ベース層の表面に直接または間接的に接する第
２導電型エミッタ層と、この第２導電型エミッタ層と反
対側の前記第１導電型ベース層の表面に選択的に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に選択的に形成された第１導電型エミッタ層と、前
記第２導電型ベース層の表面に前記第１導電型エミッタ
層から離れて形成された第１導電型ソース層と、この第
１導電型ソース層および前記第１導電型エミッタ層から
離れて前記第２導電型ベース層の表面に形成された第１
導電型ドレイン層と、この第１導電型ドレイン層と前記
第１導電型エミッタ層との間の前記第２導電型ベース層
上にゲート絶縁膜を介して配設されたターンオフ用ゲー
ト電極と、前記第１導電型ベース層と前記第１導電型ソ
ース層との間の前記第２導電型ベース上にゲート絶縁膜
を介して配設された第１のターンオン用ゲート電極と、
前記第１導電型ソース層と前記第１導電型エミッタ層と
の間の前記第２導電型ベース層上にゲート絶縁膜を介し
て形成され、前記第１のターンオン用ゲート電極と電気
的に接続された第２のターンオン用ゲート電極と、前記
第２導電型エミッタ層に形成された第１の主電極と、前
記第１導電型エミッタ層に形成された第２の主電極と、
前記第２導電型ベース層の表面の前記第１導電型ソース
層および前記第１導電型エミッタ層に近接した位置に形
成されたベース電極と、前記第１導電型ドレイン層およ
び前記第２導電型ベース層に設けられ、前記ベース電極
と電気的に接続されたドレイン電極とを備えいることを
特徴とする。In another insulated gate power semiconductor device according to the present invention (claim 4), a second conductive type base layer and a second conductive type directly or indirectly contacting the surface of the first conductive type base layer are provided. Emitter layer, a second conductivity type base layer selectively formed on the surface of the first conductivity type base layer opposite to the second conductivity type emitter layer, and a second conductivity type base layer on the surface of the second conductivity type base layer. A first conductivity type emitter layer selectively formed, a first conductivity type source layer formed on a surface of the second conductivity type base layer away from the first conductivity type emitter layer, and a first conductivity type emitter layer; A first layer formed on a surface of the second conductive type base layer apart from the source layer and the first conductive type emitter layer;
A conductive-type drain layer; a turn-off gate electrode disposed on the second conductive-type base layer between the first conductive-type drain layer and the first conductive-type emitter layer via a gate insulating film; A first turn-on gate electrode disposed on the second conductive type base between the first conductive type base layer and the first conductive type source layer via a gate insulating film;
A gate insulating film is formed on the second conductive type base layer between the first conductive type source layer and the first conductive type emitter layer via a gate insulating film, and is electrically connected to the first turn-on gate electrode. A second turn-on gate electrode, a first main electrode formed on the second conductivity type emitter layer, a second main electrode formed on the first conductivity type emitter layer,
A base electrode formed on the surface of the second conductivity type base layer at a position close to the first conductivity type source layer and the first conductivity type emitter layer; a first conductivity type drain layer and the second conductivity type A drain electrode provided on the base layer and electrically connected to the base electrode.
【００５０】また、本発明（請求項５）に係る他の絶縁
ゲート型電力用半導体装置は、上記絶縁ゲート型電力用
半導体装置（請求項４）において、前記第２導電型ソー
ス層の幅が前記第２導電型エミッタ層の幅以下であるこ
とを特徴とする。According to another insulated gate power semiconductor device according to the present invention (claim 5), in the insulated gate power semiconductor device (claim 4), the width of the second conductive type source layer is different from that of the first embodiment. The width is not more than the width of the emitter layer of the second conductivity type.
【００５１】また、本発明（請求項６）に係る絶縁ゲー
ト型電力用半導体装置の駆動方法は、上記絶縁ゲート型
電力用半導体装置（請求項４）の駆動方法であって、前
記第１のターンオン用ゲート電極、前記第２のターンオ
ン用ゲート電極および前記ターンオフ用ゲート電極にそ
れぞれ所定の電圧を印加して、前記第１のターンオン用
ゲート電極により形成される第１のターンオン用ＭＯＳ
ＦＥＴをオン状態、前記第２のターンオン用ゲート電極
により形成される第２のターンオン用ＭＯＳＦＥＴをオ
ン状態、前記ターンオフ用ゲート電極により形成される
ターンオフ用ＭＯＳＦＥＴをオフ状態にすることによ
り、前記第１導電型エミッタ層、前記第２導電型ベース
層、前記第１導電型ベース層および前記第２導電型エミ
ッタ層からなるサイリスタをターンオンし、前記第１お
よび第２のターンオン用ＭＯＳＦＥＴをオン状態にした
状態で、前記ターンオフ用ゲート電極に所定の電圧を印
加して、前記ターンオフ用ＭＯＳＦＥＴをオン状態に
し、この状態を経た後に前記第１および第２のターンオ
ン用ゲート電極にそれぞれ所定の電圧を印加して、前記
ターンオン用ＭＯＳＦＥＴをオフ状態にすることによ
り、前記サイリスタをターンオフすることを特徴とす
る。Further, a method of driving an insulated gate power semiconductor device according to the present invention (claim 6) is a method of driving the insulated gate power semiconductor device (claim 4), wherein A predetermined voltage is applied to each of the turn-on gate electrode, the second turn-on gate electrode, and the turn-off gate electrode to form a first turn-on MOS formed by the first turn-on gate electrode.
By turning on the FET, turning on the second turn-on MOSFET formed by the second turn-on gate electrode, and turning off the turn-off MOSFET formed by the turn-off gate electrode, A thyristor comprising a conductive type emitter layer, the second conductive type base layer, the first conductive type base layer, and the second conductive type emitter layer was turned on, and the first and second turn-on MOSFETs were turned on. In this state, a predetermined voltage is applied to the turn-off gate electrode to turn on the turn-off MOSFET, and after this state, a predetermined voltage is applied to the first and second turn-on gate electrodes. The thyristor is turned off by turning off the turn-on MOSFET. Characterized in that it-off.
【００５２】［作用］本発明（請求項１）に係る絶縁ゲ
ート型電力用半導体装置では、第２導電型ベース層の表
面に従来にはない第１導電型層が形成されている。そし
て、この第１導電型層および第２導電型ベース層にはド
レイン電極に接続されたベース電極が設けられている。[Operation] In the insulated gate power semiconductor device according to the present invention (claim 1), a first conductivity type layer, which has not existed conventionally, is formed on the surface of the second conductivity type base layer. The first conductive type layer and the second conductive type base layer are provided with a base electrode connected to the drain electrode.
【００５３】したがって、ターンオフ時にターンオフ用
ゲート電極に所定レベル以上の電圧して、ターンオフ用
ゲート電極下の第２導電型ベース層の表面にチャネルを
形成すれば、第２導電型エミッタ層の多数キャリアと同
極性のキャリア（以下、第１極性キャリアという）は、
第１導電型ベース層、第１の第２導電型ベース層、ベー
ス電極、ドレイン電極、第１導電型ドレイン層、上記チ
ャネル、第１導電型ソース層、ソース電極、第２の主電
極というバイパス経路で素子外に排出されるので、従来
に比べて、ターンオフ時の電流バイパス経路における第
２導電型ベース層の横方向抵抗が減少する。Therefore, when a voltage of a predetermined level or more is applied to the turn-off gate electrode at the time of turn-off to form a channel on the surface of the second conductive type base layer below the turn-off gate electrode, majority carriers of the second conductive type emitter layer can be formed. Carriers of the same polarity (hereinafter referred to as the first polarity carrier)
Bypass of a first conductivity type base layer, a first second conductivity type base layer, a base electrode, a drain electrode, a first conductivity type drain layer, the above-mentioned channel, a first conductivity type source layer, a source electrode, and a second main electrode. Since it is discharged out of the element through the path, the lateral resistance of the second conductivity type base layer in the current bypass path at the time of turn-off is reduced as compared with the related art.
【００５４】また、本発明によれば、ターンオフ時にタ
ーンオン用ＭＯＳＦＥＴを一定期間オン状態にし、第１
導電型エミッタ層の多数キャリアと同極性のキャリア
（以下、第２極性キャリアという）の電流を流すことに
より、第２極性キャリアの電流の導通領域の減少による
第２極性キャリアの電流集中を防止することができる。
さらに、本発明によれば、第１導電型エミッタ層とは別
に形成された第１導電型層によりターンオン用ＭＯＳＦ
ＥＴが構成されているので、ターンオフ時に第２導電型
ベース層内で最も電位が高くなる第２導電型ベース層の
横方向拡散部分には第１導電型エミッタ層が存在しなく
なる。このため、従来とは異なって、たとえ第２導電型
ベース層の横方向拡散部分の電位が第１導電型エミッタ
層と第２導電型ベース層との間のビルトイン電圧以上に
なっても、第１導電型エミッタ層からの第２極性キャリ
アの注入は生じない。Further, according to the present invention, the turn-on MOSFET is turned on for a certain period at the time of turn-off,
By flowing a current of a carrier having the same polarity as the majority carrier of the conductive type emitter layer (hereinafter, referred to as a second polarity carrier), current concentration of the second polarity carrier due to a decrease in the current conduction region of the second polarity carrier is prevented. be able to.
Further, according to the present invention, the first conduction type layer formed separately from the first conduction type emitter layer allows the turn-on MOSF to be turned on.
Since the ET is configured, the first conductive type emitter layer does not exist in the lateral diffusion portion of the second conductive type base layer having the highest potential in the second conductive type base layer at the time of turn-off. Therefore, unlike the related art, even if the potential of the lateral diffusion portion of the second conductivity type base layer becomes equal to or higher than the built-in voltage between the first conductivity type emitter layer and the second conductivity type base layer, The injection of the second polarity carrier from the one conductivity type emitter layer does not occur.
【００５５】したがって、本発明によれば、ターンオフ
時の第１極性キャリアのバイパス経路の抵抗を低減で
き、さらに、ターンオフ時に第１導電型エミッタ層から
の第２極性キャリアの注入を抑制できるので、ターンオ
フ特性を大幅に改善できるようになる。Therefore, according to the present invention, the resistance of the bypass path of the first polarity carrier at the time of turning off can be reduced, and the injection of the second polarity carrier from the first conductivity type emitter layer at the time of turning off can be suppressed. The turn-off characteristics can be greatly improved.
【００５６】また、本発明（請求項２）に係る絶縁ゲー
ト型電力用半導体装置では、ターンオン用ゲート電極側
の第１導電型エミッタ層と第１導電型ベース層との間の
第２導電型ベース層の一部が、第１導電型エミッタ層側
に向かって窪んでいる。In the insulated gate power semiconductor device according to the present invention (claim 2), the second conductivity type between the first conductivity type emitter layer and the first conductivity type base layer on the turn-on gate electrode side. Part of the base layer is recessed toward the first conductivity type emitter layer.
【００５７】このため、ターンオフ時において、第２導
電型ベース層を介してベース電極に排出される第２極性
キャリアの電流の排出経路のうち、ターンオン用ゲート
電極側の窪みがない部分の第２導電型ベース層を介して
ベース電極に排出される第２極性キャリアの電流の排出
経路は、その上部に第１導電型エミッタ層が存在しなく
なる。For this reason, at the time of turn-off, the portion of the discharge path of the current of the second polarity carrier discharged to the base electrode via the second conductivity type base layer in the portion where there is no depression on the side of the turn-on gate electrode is used. The first conductivity type emitter layer does not exist above the discharge path of the current of the second polarity carrier discharged to the base electrode via the conductivity type base layer.
【００５８】したがって、この排出経路では、第２導電
型ベース層の横方向拡散部分の電位が、第１導電型エミ
ッタ層と第２導電型ベース層との間のビルトイン電圧以
上になり、第１導電型エミッタ層から第２導電型ベース
層への第２極性キャリアの注入が止まらなくなるという
問題は生じない。Therefore, in this discharge path, the potential of the lateral diffusion portion of the second conductivity type base layer becomes higher than the built-in voltage between the first conductivity type emitter layer and the second conductivity type base layer, There is no problem that the injection of the second polarity carrier from the conductive type emitter layer to the second conductive type base layer does not stop.
【００５９】よって、本発明によれば、上記排出経路に
より、ターンオフ時に第１導電型エミッタ層からの第２
極性キャリアの注入を抑制できるので、ターンオフ特性
を改善できるようになる。Therefore, according to the present invention, the second discharge path from the first conductivity type emitter layer at the time of turn-off is provided by the above-described discharge path.
Since the injection of polar carriers can be suppressed, the turn-off characteristics can be improved.
【００６０】また、本発明（請求項３）に係る絶縁ゲー
ト型電力用半導体装置では、サイリスタ部を有する第１
のウェハと、このサイリスタ部に流す電流を制御する電
流制御部を有する第２のウェハとから構成されている。
すなわち、サイリスタ部とこのサイリスタ部に流す電流
を制御する電流制御部とがそれぞれ別々のウェハに形成
されており、これにより、従来のメインサイリスタ内に
電流制御部が組み込まれた素子に比べて、ターンオフ特
性やターンオン特性を改善できるようになる。その理由
は以下の通りである。Further, in the insulated gate power semiconductor device according to the present invention (claim 3), the first device having a thyristor portion is provided.
And a second wafer having a current control unit for controlling the current flowing through the thyristor unit.
That is, the thyristor section and the current control section for controlling the current flowing through this thyristor section are formed on separate wafers, respectively, whereby, compared to a device in which a current control section is incorporated in a conventional main thyristor, Turn-off characteristics and turn-on characteristics can be improved. The reason is as follows.
【００６１】電流制御部の第１導電型ドレイン層はサイ
リスタ部の第１導電型エミッタ層に接続しており、この
第１導電型ドレイン層から第１導電型エミッタ層に電流
が流される。The first conductivity type drain layer of the current control section is connected to the first conductivity type emitter layer of the thyristor section, and a current flows from the first conductivity type drain layer to the first conductivity type emitter layer.
【００６２】ターンオンは、この第１導電型ドレイン層
が第１の絶縁ゲート構造により選択的に第１導電型ベー
ス層に短絡することにより行なわれる。すなわち、サイ
リスタ部は、第１導電型ベース層が第２の主電極と接続
されていない構造でもって、ターンオフ動作できるよう
になっている。The turn-on is performed by selectively short-circuiting the first conductivity type drain layer to the first conductivity type base layer by the first insulated gate structure. In other words, the thyristor section has a structure in which the first conductivity type base layer is not connected to the second main electrode, and can be turned off.
【００６３】したがって、第１導電型ベース層が第２の
主電極と接続されているＥＳＴ等の素子の場合とは異な
り、オン電圧は高くならないので、ターンオン特性は改
善される。Therefore, unlike the case of an element such as EST in which the first conductivity type base layer is connected to the second main electrode, the on-voltage does not increase, and the turn-on characteristics are improved.
【００６４】さらに、ＥＳＴ等の素子の場合とは異な
り、コンタクト層が存在しないので、このコンタクト層
に起因する寄生サイリスタがターンオフ時にラッチアッ
プしないので、ターンオフ特性は改善される。Further, unlike the case of an element such as EST, there is no contact layer, and the parasitic thyristor caused by this contact layer does not latch up at the time of turn-off, so that the turn-off characteristic is improved.
【００６５】本発明（請求項４）に係る絶縁ゲート型電
力用半導体装置では、図３２の従来構造にはないベース
電極を備えている。この結果、ターンオフの際に、ター
ンオフ用ゲート電極に所定の電圧を印加して、ターンオ
フ用ゲート電極下の第２導電型ベース層の表面にチャネ
ルを形成すれば、素子内の第１極性キャリアは、第１導
電型ベース層、第２導電型ベース層、ベース電極（＝ド
レイン電極）、第１導電型ドレイン層、上記チャネル、
第１導電型エミッタ層、第２の主電極というバイパス経
路で素子外に排出される。したがって、従来に比べて、
ターンオフ時の電流バイパス経路におけるｐ型ベース層
の横方向抵抗が減少し、ターンオフ特性が改善される。The insulated gate power semiconductor device according to the present invention (claim 4) has a base electrode which does not exist in the conventional structure shown in FIG. As a result, at the time of turn-off, if a predetermined voltage is applied to the turn-off gate electrode to form a channel on the surface of the second conductivity type base layer below the turn-off gate electrode, the first polarity carrier in the device becomes A first conductivity type base layer, a second conductivity type base layer, a base electrode (= drain electrode), a first conductivity type drain layer, the channel,
It is discharged out of the device through a bypass path of the first conductivity type emitter layer and the second main electrode. Therefore, compared to the past,
The lateral resistance of the p-type base layer in the current bypass path at the time of turn-off is reduced, and the turn-off characteristic is improved.
【００６６】また、本発明によれば、ターンオフ時にタ
ーンオン用ＭＯＳＦＥＴをオン状態にして第２極性キャ
リアの電流を流すことにより、第２極性キャリアの電流
の導通領域の減少による第２極性キャリアの電流集中現
象を防ぐことができる。According to the present invention, the turn-on MOSFET is turned on at the time of turn-off, and the current of the second polarity carrier is caused to flow by reducing the conduction region of the current of the second polarity carrier. Concentration phenomena can be prevented.
【００６７】さらに、本発明では、ターンオン用ＭＯＳ
ＦＥＴが、第１導電型エミッタ層とは別の第１導電型ソ
ース層により構成されている。すなわち、ターンオフ時
に第２導電型ベース層内で最も電位が高くなる第２導電
型ベース層の横方向拡散部分には第１導電型エミッタ層
が存在しない。また、第１、第２のターンオン用ゲート
電極間にベース電極４１３ｂが設けられ、ターンオフ時
にはこのベース電極４１３ｂから第１極性キャリアの電
流が排出される。この結果、ターンオフ時において、第
１導電型エミッタ層直下の第２導電型ベース層は正孔電
流のバイパス経路とはならない。Further, in the present invention, the turn-on MOS
The FET includes a first conductivity type source layer different from the first conductivity type emitter layer. That is, the first conductivity type emitter layer does not exist in the laterally diffused portion of the second conductivity type base layer having the highest potential in the second conductivity type base layer at the time of turn-off. A base electrode 413b is provided between the first and second turn-on gate electrodes, and a current of the first polarity carrier is discharged from the base electrode 413b during turn-off. As a result, at the time of turn-off, the second conductivity type base layer immediately below the first conductivity type emitter layer does not serve as a hole current bypass path.
【００６８】したがって、たとえターンオフ時に第１極
性キャリアの電流により第２導電型ベース層の横方向拡
散部分の電位が第１導電型エミッタ層と第２導電型ベー
ス層との間のビルトイン電圧以上になっても、第１導電
型エミッタ層からの第２極性キャリアの注入は生じない
ので、ターンオフ特性が大幅に改善される。Therefore, even at the time of turn-off, the potential of the lateral diffusion portion of the second conductivity type base layer becomes higher than the built-in voltage between the first conductivity type emitter layer and the second conductivity type base layer due to the current of the first polarity carrier. Even so, injection of the second polarity carrier from the first conductivity type emitter layer does not occur, so that the turn-off characteristic is greatly improved.
【００６９】本発明（請求項５）に係る絶縁ゲート型電
力用半導体装置では、第１導電型ソース層の幅を第１導
電型エミッタ層の幅以下にしている。このため、ターン
オフ時にターンオン用ＭＯＳＦＥＴを一定期間オン状態
にして第２極性キャリアの電流を流す場合でも、第１導
電型ソース層、第２導電型ベース層、第１導電型ベース
層、第２導電型エミッタ層からなる寄生サイリスタのラ
ッチアップを防止できる。また、第１導電型ソース層の
幅を小さくすることにより、集積化が有利になる。In the insulated gate power semiconductor device according to the present invention (claim 5), the width of the source layer of the first conductivity type is set to be equal to or less than the width of the emitter layer of the first conductivity type. Therefore, even when the turn-on MOSFET is turned on for a certain period of time and the current of the second polarity carrier flows when the turn-off is performed, the first conductive type source layer, the second conductive type base layer, the first conductive type base layer, and the second conductive type base layer. Latch-up of a parasitic thyristor composed of a mold emitter layer can be prevented. Further, by reducing the width of the first conductivity type source layer, integration becomes advantageous.
【００７０】本発明（請求項６）に係る絶縁ゲート型電
力用半導体装置の駆動方法によれば、ターンオフ時にタ
ーンオン用ＭＯＳＦＥＴをオン状態にして第２極性キャ
リアの電流を流しているので、第２極性キャリアの電流
の導通領域の減少による第２極性キャリアの電流集中現
象を防ぐことができる。According to the method of driving the insulated gate power semiconductor device of the present invention (claim 6), the turn-on MOSFET is turned on at the time of turn-off, and the current of the second polarity carrier is caused to flow. It is possible to prevent a current concentration phenomenon of the second polarity carrier due to a decrease in the conduction region of the current of the polarity carrier.
【００７１】なお、本発明の場合、サイリスタがオン状
態のときに、オン状態である第１のターンオン用ＭＯＳ
ＦＥＴにより、第１導電型ソース層に第２極性キャリア
が注入され、第１導電型ソース層、第２導電型ベース
層、第１導電ース層および第２導電型エミッタ層からな
る寄生サイリスタがラッチアップする可能性がある。In the case of the present invention, when the thyristor is in the on state, the first turn-on MOS transistor in the on state is turned on.
A second polarity carrier is injected into the first conductivity type source layer by the FET, and a parasitic thyristor including a first conductivity type source layer, a second conductivity type base layer, a first conductivity type layer, and a second conductivity type emitter layer is formed. Latch-up may occur.
【００７２】しかし、寄生サイリスタがラッチアップし
たとしても、ターンオフの際に第１のターンオン用ＭＯ
ＳＦＥＴがオフ状態になるので、第１導電型ソースは電
気的に開放状態となり、ラッチアップは解ける。したが
って、第１極性キャリアの注入が停止し、素子は確実に
ターンオフする。However, even if the parasitic thyristor latches up, the first turn-on MO
Since the SFET is turned off, the first conductivity type source is electrically opened, and the latch-up is released. Therefore, the injection of the first polarity carrier is stopped, and the device is reliably turned off.
【００７３】[0073]
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施形態）を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００７４】（第１の実施形態）図１は、本発明の第１
の実施形態に係る絶縁ゲート型ターンオフサイリスタの
素子構造を示す断面図である。また、図４は、図１の絶
縁ゲート型ターンオフサイリスタの等価回路図であり、
ＭＯＳＦＥＴと直列接続されたＩＧＢＴとメインサイリ
スタとが一体形成された構造を示している。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
It is sectional drawing which shows the element structure of the insulated gate type turn-off thyristor which concerns on embodiment. FIG. 4 is an equivalent circuit diagram of the insulated gate type turn-off thyristor of FIG.
This figure shows a structure in which an IGBT and a main thyristor connected in series with a MOSFET are integrally formed.
【００７５】図１において、１０１は高抵抗のｎ型ベー
ス層を示し、このｎ型ベース層１０１の表面には第１の
ｐ型ベース層１０２と第２のｐ型ベース層１１３が形成
されている。第１のｐ型ベース層１０２の表面には高濃
度のｎ型エミッタ層１０３が形成されており、このｎ型
エミッタ層１０３にはカソード電極１０５が配設されて
いる。In FIG. 1, reference numeral 101 denotes a high-resistance n-type base layer. On the surface of the n-type base layer 101, a first p-type base layer 102 and a second p-type base layer 113 are formed. I have. A high concentration n-type emitter layer 103 is formed on the surface of the first p-type base layer 102, and a cathode electrode 105 is provided on the n-type emitter layer 103.
【００７６】さらに、第１のｐ型ベース層１０２上のｎ
型エミッタ層１０３に隣接する位置にはベース電極１０
８が設けられ、このベース電極１０８により第１のｐ型
ベース層１０２と短絡される高濃度のｎ型半導体層１０
７が形成されている。Further, n on the first p-type base layer 102
The base electrode 10 is located at a position adjacent to the
And a high-concentration n-type semiconductor layer 10 that is short-circuited to the first p-type base layer 102 by the base electrode 108.
7 are formed.
【００７７】このｎ型半導体層１０７とｎ型ベース層１
０１との間の第１のｐ型ベース層１０２上には、ゲート
絶縁膜１１１を介してターンオン用ゲート電極１１２が
配設されている。すなわち、ゲート電極１１２、ゲート
絶縁膜１１１、ｎ型ベース層１０１、ｐ型ベース層１０
２、ｎ型半導体層１０７によってターンオン用ＭＯＳＦ
ＥＴが構成されている。The n-type semiconductor layer 107 and the n-type base layer 1
A turn-on gate electrode 112 is disposed on the first p-type base layer 102 between the gate electrode 01 and the gate insulating film 111 via a gate insulating film 111. That is, the gate electrode 112, the gate insulating film 111, the n-type base layer 101, the p-type base layer 10
2. Turn-on MOSF by n-type semiconductor layer 107
ET is configured.
【００７８】一方、第２のｐ型ベース層１１３の表面に
は高濃度のｎ型ソース層１１６が形成され、このｎ型ソ
ース層１１６から所定距離離れて高濃度のｎ型ドレイン
層１１４が形成されている。On the other hand, a high-concentration n-type source layer 116 is formed on the surface of the second p-type base layer 113, and a high-concentration n-type drain layer 114 is formed at a predetermined distance from the n-type source layer 116. Have been.
【００７９】ｎ型ドレイン層１１４とｎ型ソース層１１
６との間の第２のｐ型ベース層１１３上には、ゲート絶
縁膜１０９を介してターンオフ用ゲート電極１１０が配
設されている。すなわち、ゲート電極１１０、ゲート絶
縁膜１０９、ｎ型ドレイン層１１４、ｐ型ベース層１１
３、ｎ型ソース層１１６によってターンオフ用ＭＯＳＦ
ＥＴが構成されている。N-type drain layer 114 and n-type source layer 11
The turn-off gate electrode 110 is disposed on the second p-type base layer 113 between the gate electrodes 6 and 6 with a gate insulating film 109 interposed therebetween. That is, the gate electrode 110, the gate insulating film 109, the n-type drain layer 114, the p-type base layer 11
3. Turn off MOSF by n-type source layer 116
ET is configured.
【００８０】さらに、ｎ型ドレイン層１１４にはドレイ
ン電極１１５が配設され、ｎ型ソース層１１６にはソー
ス電極１１７が第２のｐ型ベース層１１３にも同時にコ
ンタクトするように配設されている。Further, a drain electrode 115 is provided on the n-type drain layer 114, and a source electrode 117 is provided on the n-type source layer 116 so as to simultaneously contact the second p-type base layer 113. I have.
【００８１】ここで、ドレイン電極１１５は、ベース電
極１０８と一体形成されてベース電極１０８と電気的に
接続され、同様にソース電極１１７は、カソード電極１
０５と一体形成されてカソード電極１０５と電気的に接
続されている。The drain electrode 115 is formed integrally with the base electrode 108 and is electrically connected to the base electrode 108. Similarly, the source electrode 117 is connected to the cathode electrode 1
05 and is electrically connected to the cathode electrode 105.
【００８２】一方、ｎ型ベース層１０１の裏面には、高
濃度のｐ型エミッタ層１０４が形成されており、このｐ
型エミッタ層１０４にはアノード電極１０６が配設され
ている。On the other hand, on the back surface of the n-type base layer 101, a high-concentration p-type emitter layer 104 is formed.
An anode electrode 106 is provided on the mold emitter layer 104.
【００８３】なお、本実施形態のようにｎ型ベース層１
０１に直接接するｐ型エミッタ層１０４を形成する代わ
りに、ｎ型ベース層１０１とｐ型エミッタ層１０４との
間にｎ型バッファ層を設け、ｎ型ベース層１０１に間接
的に接するｐ型エミッタ層４を形成しても良い。Incidentally, as in the present embodiment, the n-type base layer 1
Instead of forming the p-type emitter layer 104 directly in contact with the N-type base layer 101, an n-type buffer layer is provided between the n-type base layer 101 and the p-type emitter layer 104, and the p-type emitter indirectly contacts the n-type base layer 101. The layer 4 may be formed.
【００８４】本実施形態の絶縁ゲート型ターンオフサイ
リスタは、図２に示すようなタイムチャートに従ったゲ
ート駆動方法によりスイッチング動作させることができ
る。すなわち、ターンオン時には、ターンオン用ゲート
電極１１２およびターンオフ用ゲート電極１１０の両方
にカソードに対して正の電圧を印加した後、一定時間
（△ｔ1 ）後に両者に零または負の電圧を印加する。The insulated gate type turn-off thyristor of this embodiment can be switched by a gate driving method according to a time chart as shown in FIG. That is, at the time of turn-on, after applying a positive voltage to the cathode to both the turn-on gate electrode 112 and the turn-off gate electrode 110, zero or a negative voltage is applied to the both after a fixed time (Δt 1 ).
【００８５】図１において、期間△ｔ1 の電子電流を実
線で、また正孔電流を破線で示している。電子電流は、
図示のように、ソース電極１１７からターンオフ用ＭＯ
ＳＦＥＴ、ｎ型半導体層１０７、ターンオン用ＭＯＳＦ
ＥＴのｎチャネルを介してｎ型ベース層１０１に注入さ
れる。In FIG. 1, the electron current during the period Δt 1 is indicated by a solid line, and the hole current is indicated by a broken line. The electron current is
As shown in FIG.
SFET, n-type semiconductor layer 107, turn-on MOSF
It is implanted into the n-type base layer 101 via the n channel of ET.
【００８６】その結果、電子電流に見合った量の正孔電
流がｐ型エミッタ層１０４からｎ型ベース層１０１に注
入され、ベース電極１０８に吸い出され、ターンオフ用
ＭＯＳＦＥＴのｎチャネルを通りソース電極１１７、つ
まり、カソード電極１０５に流れる。As a result, an amount of hole current corresponding to the electron current is injected from the p-type emitter layer 104 into the n-type base layer 101, is absorbed by the base electrode 108, passes through the n-channel of the turn-off MOSFET, and flows through the source electrode. 117, that is, it flows to the cathode electrode 105.
【００８７】このような電流の経路は、いわゆるＩＧＢ
Ｔ（絶縁ゲート型バイポーラトランジスタ）と同じであ
る。そして、期間△ｔ1 経過後、ターンオフ用ＭＯＳＦ
ＥＴをオフ状態にすると、ｎ型ベース層１０１内に残留
している正孔の逃げ道が失われ、ｐ型ベース層１０２の
電位が上昇してサイリスタがターンオンする。Such a current path is a so-called IGB
It is the same as T (insulated gate bipolar transistor). After the period Δt 1 has elapsed, the turn-off MOSF
When the ET is turned off, the escape path of the holes remaining in the n-type base layer 101 is lost, the potential of the p-type base layer 102 rises, and the thyristor turns on.
【００８８】一方、ターンオフ時は、まず、ターンオン
用ＭＯＳＦＥＴをオン状態にするために、ターンオン用
ゲート電極１１２にカソードに対して正の電圧を印加し
た後、一定時間（△ｔ3 ）後にターンオフ用ゲート電極
１１０にカソードに対して正の電圧を印加する。On the other hand, at the time of turn-off, first, in order to turn on the turn-on MOSFET, a positive voltage is applied to the cathode to the turn-on gate electrode 112, and after a certain time (Δt 3 ), the turn-off MOSFET is turned off. A positive voltage is applied to the gate electrode 110 with respect to the cathode.
【００８９】図１には、期間Δｔ2 の電子電流が実線
で、また、正孔電流のバイパス経路が破線で示されてい
る。In FIG. 1, the electron current during the period Δt 2 is indicated by a solid line, and the hole current bypass path is indicated by a broken line.
【００９０】正孔電流は、図示のように、ｎ型エミッタ
層１０３のすぐ近くでベース電極１０８に吸い出され、
ｎ型ドレイン層１１４、ターンオフ用ゲート電極１１０
下のｎチヤネル（ＣＨ１）、ｎ型ソース層１１６を通り
ソース電極１１７、つまり、カソード電極１０５から素
子外へ排出される。The hole current is sucked out to the base electrode 108 in the immediate vicinity of the n-type emitter layer 103 as shown in FIG.
N-type drain layer 114, turn-off gate electrode 110
The light is discharged from the source electrode 117, that is, the cathode electrode 105 to the outside of the device through the lower n-channel (CH 1) and the n-type source layer 116.
【００９１】このような電流の経路はＩＧＢＴと同じで
あり、トランジスタ状態である。したがって、ターンオ
フ用ゲート電極１１０にカソードに対して正の電圧を印
加した後、一定時間（△ｔ2 ）後に、ターンオン用ゲー
ト電極１１２にカソードに対して零または負の電圧を印
加して、ターンオン用ＭＯＳＦＥＴをオフ状態にする
と、電子の注入が停止して素子はターンオフする。The path of such a current is the same as that of the IGBT, and is in a transistor state. Therefore, after a positive voltage is applied to the cathode to the turn-off gate electrode 110, and after a certain time (Δt 2 ), a zero or negative voltage is applied to the cathode to the turn-on gate electrode 112 to turn on the gate. When the MOSFET is turned off, the injection of electrons is stopped and the device is turned off.
【００９２】このとき、図１に示す構造では、図１５に
示す従来の構造と比較して明らかなように、ターンオフ
時の正孔吸い出し電極であるベース電極１０８が、ｎ型
エミッタ層３のすぐ近くにおいてｐ型ベース層１０２に
直接コンタクトして形成されている。At this time, in the structure shown in FIG. 1, the base electrode 108, which is a hole-sucking electrode at the time of turn-off, is located immediately next to the n-type emitter layer 3, as is apparent from comparison with the conventional structure shown in FIG. In the vicinity, it is formed in direct contact with the p-type base layer 102.
【００９３】したがって、正孔電流のバイパス経路にお
いてｐ型ベース層１０２の横方向抵抗が低減され、これ
により、バイパスされる正孔電流による電圧降下が従来
構造に比べて小さくなり、高いターンオフ能力が得られ
る。Therefore, the lateral resistance of p-type base layer 102 is reduced in the hole current bypass path, whereby the voltage drop due to the bypassed hole current is reduced as compared with the conventional structure, and the high turn-off capability is improved. can get.
【００９４】また、ターンオフに際して一時的にターン
オン用ＭＯＳＦＥＴがオン状態にされるため、電子電流
が均一に流れ、従来の絶縁ゲート型ターンオフサイリス
タにおけるターンオフとは異なり、電子電流の導通経路
の縮小によるターンオフ電流の低下は生じない。Also, since the turn-on MOSFET is temporarily turned on at the time of turn-off, the electron current flows uniformly, and unlike the turn-off of the conventional insulated gate type turn-off thyristor, the turn-off is caused by the reduction of the conduction path of the electron current. No current drop occurs.
【００９５】さらに、本実施形態では、ターンオン用Ｍ
ＯＳＦＥＴが、ｎ型エミッタ層１０３よりもターンオン
用ゲート電極１１２に近い高濃度のｎ型半導体層１０７
により構成されている。Further, in this embodiment, the turn-on M
The OSFET is a high-concentration n-type semiconductor layer 107 closer to the turn-on gate electrode 112 than the n-type emitter layer 103
It consists of.
【００９６】したがって、ターンオフ時のＩＧＢＴ期間
において、ｎ型エミッタ層１０３直下のｐ型ベース層１
０２は正孔電流のバイパス経路とならないので、ターン
オフ特性が大幅に改善される。Therefore, during the turn-off IGBT period, the p-type base layer 1 immediately below the n-type emitter layer 103
Since 02 is not a hole current bypass path, the turn-off characteristic is greatly improved.
【００９７】図３は、本発明の絶縁ゲート型ターンオフ
サイリスタに適用される別のゲート駆動方法を示すタイ
ムチャートである。図２で示した駆動方法と基本的には
同じであるが、下記の点で異なっている。FIG. 3 is a time chart showing another gate driving method applied to the insulated gate type turn-off thyristor of the present invention. The driving method is basically the same as the driving method shown in FIG. 2, but differs in the following points.
【００９８】すなわち、ターンオン用ゲート電極１１２
には、ターンオンからターンオフまでの間ずっと正の電
圧が印加され、ターンオフ用ゲート電極１１０には、タ
ーンオフ期間の間ずっと正の電圧が印加されている。こ
のゲート駆動方法によれば、誤動作を防止することがで
き、先の駆動方法に比べてさらに確実なスイッチング動
作が可能である。That is, the turn-on gate electrode 112
, A positive voltage is applied from turn-on to turn-off, and a positive voltage is applied to the turn-off gate electrode 110 during the turn-off period. According to this gate driving method, a malfunction can be prevented, and a more reliable switching operation can be performed as compared with the previous driving method.
【００９９】（第２の実施形態）図５は、本発明の第２
の実施形態の絶縁ゲート型ターンオフサイリスタの素子
構造を示す断面図である。以下の図において、前出した
図と同一符号は同一部分または相当部分を示し、詳細な
説明は省略する。(Second Embodiment) FIG. 5 shows a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing an element structure of the insulated gate type turn-off thyristor of the embodiment. In the following drawings, the same reference numerals as those in the above-mentioned drawings indicate the same or corresponding portions, and a detailed description thereof will be omitted.
【０１００】本実施形態の特徴は、第１のｐ型ベース層
１０２内にターンオン用ＭＯＳＦＥＴのチャネル領域に
かからないように高濃度のｐ型ベース層１０２ａを形成
し、第２のｐ型ベース層１１３内にターンオフ用ＭＯＳ
ＦＥＴのチャネル領域にかからないように高濃度のｐ型
ベース層１１３ａ，１１３ｂを形成したことにある。本
実施形態によれば、ターンオン用ＭＯＳＦＥＴおよびタ
ーンオフ用ＭＯＳＦＥＴのしきい値電圧を変えることな
く、第１のｐ型ベース層１０２および第２のｐ型ベース
層１１３の横方向抵抗を低減できるので、ターンオン用
ＭＯＳＦＥＴおよびターンオフ用ＭＯＳＦＥＴの特性劣
化を招かずに、より高いターンオフ能力が得られる。The feature of this embodiment is that a high-concentration p-type base layer 102 a is formed in the first p-type base layer 102 so as not to cover the channel region of the turn-on MOSFET, and the second p-type base layer 113 is formed. Turn-off MOS inside
That is, high-concentration p-type base layers 113a and 113b are formed so as not to cover the channel region of the FET. According to this embodiment, the lateral resistance of the first p-type base layer 102 and the second p-type base layer 113 can be reduced without changing the threshold voltages of the turn-on MOSFET and the turn-off MOSFET. A higher turn-off capability can be obtained without deteriorating the characteristics of the turn-on MOSFET and the turn-off MOSFET.
【０１０１】（第３の実施形態）図６は、本発明の第３
の実施形態の絶縁ゲート型ターンオフサイリスタの素子
構造を示す断面図である。(Third Embodiment) FIG. 6 shows a third embodiment of the present invention.
FIG. 4 is a cross-sectional view showing an element structure of the insulated gate type turn-off thyristor of the embodiment.
【０１０２】本実施形態の特徴は、ｎ型エミッタ層１０
３を挟んでｎ型半導体層１０７およびベース電極１０８
ａと対向する位置のｐ型ベース層１０２にベース電極１
０８ｂが配設されていることにある。This embodiment is characterized in that the n-type emitter layer 10
3 and n-type semiconductor layer 107 and base electrode 108
a base electrode 1 on the p-type base layer 102 at a position facing
08b is provided.
【０１０３】本実施形態によれば、サイリスタ状態から
ＩＧＢＴ状態（トランジスタ状態）に移行する際に、ｎ
型エミッタ層１０３の両側のベース電極１０８ａ，１０
８ｂから正孔電流が排出される。According to the present embodiment, when shifting from the thyristor state to the IGBT state (transistor state), n
Base electrodes 108a, 108 on both sides of the
The hole current is discharged from 8b.
【０１０４】したがって、各正孔電流経路を流れる正孔
電流は第１および第２の実施形態のそれよりも小さくな
り、ｎ型エミッタ層１０３下のｐ型ベース層１０２の横
方向抵抗と正孔電流とによる電圧降下が低減され、より
高いターンオフ能力が得られる。Therefore, the hole current flowing through each hole current path is smaller than that of the first and second embodiments, and the lateral resistance and hole resistance of p-type base layer 102 under n-type emitter layer 103 are reduced. Voltage drop due to current is reduced, and higher turn-off capability is obtained.
【０１０５】（第４の実施形態）図７は、本発明の第４
の実施形態の絶縁ゲート型ターンオフサイリスタの素子
構造を示す断面図である。(Fourth Embodiment) FIG. 7 shows a fourth embodiment of the present invention.
FIG. 4 is a cross-sectional view showing an element structure of the insulated gate type turn-off thyristor of the embodiment.
【０１０６】本実施形態の特徴は、ｎ型半導体層１０
７、ベース電極１０８およびターンオン用ゲート電極１
１２の対がそれぞれがｎ型エミッタ層１０３を挟む形で
ｎ型エミッタ層１０３の両側に形成されていることにあ
る。This embodiment is characterized in that the n-type semiconductor layer 10
7. Base electrode 108 and turn-on gate electrode 1
Twelve pairs are formed on both sides of the n-type emitter layer 103 with the n-type emitter layer 103 interposed therebetween.
【０１０７】本実施形態によれば、サイリスタ状態から
ＩＧＢＴ状態（トランジスタ状態）に移行する際に、ｎ
型エミッタ層１０３の両側から正孔電流が排出され、ま
た、ターンオン用ＭＯＳＦＥＴのチャネル幅を大きくで
きることから、ＩＧＢＴ状態でのオン抵抗が低減される
と同時に、より均一に電子注入が行われるため先の実施
形態に比べていっそう高いターンオフ能力が得られる。According to the present embodiment, when shifting from the thyristor state to the IGBT state (transistor state), n
Since the hole current is discharged from both sides of the mold emitter layer 103 and the channel width of the turn-on MOSFET can be increased, the on-resistance in the IGBT state is reduced and, at the same time, the electron injection is more uniformly performed. A higher turn-off ability can be obtained as compared with the embodiment.
【０１０８】（第５の実施形態）図８は、本発明の第５
の実施形態の絶縁ゲート型ターンオフサイリスタの素子
構造を示す断面図である。(Fifth Embodiment) FIG. 8 shows a fifth embodiment of the present invention.
FIG. 4 is a cross-sectional view showing an element structure of the insulated gate type turn-off thyristor of the embodiment.
【０１０９】本実施形態の主要な構成は図７のそれと同
様であるが、本実施形態では、ｎ型ドレイン層１１４、
ｐ型ベース層１１３、ｎ型ベース層１０１などによって
構成されるターンオン用ＭＯＳＦＥＴが付加されてい
る。これによって、ターンオン用ＭＯＳＦＥＴの総チャ
ネル幅はより広くなり、ＩＧＢＴ状態でのオン抵抗をさ
らに低減することができる。The main configuration of this embodiment is the same as that of FIG. 7, but in this embodiment, the n-type drain layer 114,
A turn-on MOSFET including a p-type base layer 113, an n-type base layer 101, and the like is added. As a result, the total channel width of the turn-on MOSFET becomes wider, and the on-resistance in the IGBT state can be further reduced.
【０１１０】（第６の実施形態）図９は、本発明の第６
の実施形態の絶縁ゲート型ターンオフサイリスタの素子
構造を示す断面図である。(Sixth Embodiment) FIG. 9 shows a sixth embodiment of the present invention.
FIG. 4 is a cross-sectional view showing an element structure of the insulated gate type turn-off thyristor of the embodiment.
【０１１１】本実施形態の主要な構成は図８のそれと同
様であるが、本実施形態では、ｎ型ソース層１１６、ｐ
型ベース層１１３、ｎ型ベース層１０１などによって構
成されるターンオン用ＭＯＳＦＥＴが付加されている。
これによって、第５の実施形態の場合と同様に、ターン
オン用ＭＯＳＦＥＴの総チャネル幅はより広くなり、Ｉ
ＧＢＴ状態でのオン抵抗をさらに低減することができ
る。The main configuration of this embodiment is the same as that of FIG. 8, but in this embodiment, the n-type source layer 116 and the p-type
A turn-on MOSFET constituted by the mold base layer 113 and the n-type base layer 101 is added.
As a result, as in the case of the fifth embodiment, the total channel width of the turn-on MOSFET becomes wider, and I
The on-resistance in the GBT state can be further reduced.
【０１１２】（第７の実施形態）図１０は、本発明の第
７の実施形態の絶縁ゲート型ターンオフサイリスタの素
子構造を示す断面図である。(Seventh Embodiment) FIG. 10 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a seventh embodiment of the present invention.
【０１１３】本実施形態では、ｎ型エミッタ層１０３と
ｎ型ソース層１１６とが絶縁膜１１８を挟んで互いに隣
接するように配置され、同様にｎ型半導体層１０７とｎ
型ドレイン層１１４とがターンオン用ゲート電極１１２
を挟んで互いに隣接するように配置されている。In this embodiment, the n-type emitter layer 103 and the n-type source layer 116 are arranged adjacent to each other with the insulating film 118 interposed therebetween.
Type drain layer 114 and turn-on gate electrode 112
Are arranged so as to be adjacent to each other.
【０１１４】そして、カソード電極１０５とソース電極
１１７とが絶縁膜１１８をまたぐ形で一体形成され、ベ
ース電極１０８とドレイン電極１１５とがターンオン用
ゲート電極１１２をまたぐ形で一体形成されている。The cathode electrode 105 and the source electrode 117 are integrally formed so as to straddle the insulating film 118, and the base electrode 108 and the drain electrode 115 are integrally formed so as to straddle the turn-on gate electrode 112.
【０１１５】本実施形態によれば、カソード電極１０５
およびソース電極１１７、ならびにベース電極１０８お
よびドレイン電極１１５が一体形成されているので、各
電極１０５，１１７，１０８，１１５の形成に微細加工
技術を用いずに済む。According to the present embodiment, the cathode electrode 105
In addition, since the source electrode 117 and the base electrode 108 and the drain electrode 115 are integrally formed, the formation of the electrodes 105, 117, 108, and 115 does not require the use of a fine processing technique.
【０１１６】また、カソード電極１０５とソース電極１
１７、ベース電極１０８とドレイン電極１１５とを接続
する配線の長さが短縮され、配線抵抗が低減されるた
め、大きなターンオフ能力が得られる。The cathode electrode 105 and the source electrode 1
17. Since the length of the wiring connecting the base electrode 108 and the drain electrode 115 is shortened and the wiring resistance is reduced, a large turn-off capability can be obtained.
【０１１７】（第８の実施形態、第９の実施形態）図１
１、図１２は、それぞれ、本発明の第８の実施形態、第
９の実施形態に係る絶縁ゲート型ターンオフサイリスタ
の素子構造を示す断面図である。図１４は、これら実施
形態の絶縁ゲート型ターンオフサイリスタの等価回路図
であり、ＩＧＢＴにＭＯＳＦＥＴおよび抵抗がそれぞれ
直列接続され、そのＩＧＢＴとメインサイリスタとが一
体形成された構造を示している。(Eighth Embodiment, Ninth Embodiment) FIG.
1 and 12 are cross-sectional views showing the element structures of an insulated gate type turn-off thyristor according to an eighth embodiment and a ninth embodiment of the present invention, respectively. FIG. 14 is an equivalent circuit diagram of the insulated gate type turn-off thyristor of these embodiments, and shows a structure in which a MOSFET and a resistor are respectively connected in series to the IGBT, and the IGBT and the main thyristor are integrally formed.
【０１１８】第８の実施形態、第９の実施形態は、それ
ぞれ、図１と図６で示した実施形態に対して、カソード
電極端子Ｋとベース電極１０８との間に所定の大きさの
抵抗体１２０を挿設した構造になっている。The eighth embodiment and the ninth embodiment are different from the embodiments shown in FIGS. 1 and 6 respectively in that a resistor having a predetermined size is provided between the cathode electrode terminal K and the base electrode 108. It has a structure in which the body 120 is inserted.
【０１１９】これら本実施形態の絶縁ゲート型ターンオ
フサイリスタは、図１３に示すようなタイムチャートに
従ったゲート駆動方法によりスイッチング動作させるこ
とができる。このゲート駆動方法が図２のそれと基本的
には同じであるが、ターンオン時にターンオフ用ゲート
電極１１０に正の電圧を印加する必要がない点で異なっ
ている。The insulated gate type turn-off thyristor of this embodiment can be switched by a gate driving method according to a time chart as shown in FIG. This gate drive method is basically the same as that of FIG. 2 except that it is not necessary to apply a positive voltage to the turn-off gate electrode 110 at the time of turn-on.
【０１２０】すなわち、本実施形態の場合、ターンオン
時に、ターンオン用ゲート電極１１２にカソードに対し
て正の電圧を印加すると、カソード電極端子Ｋから抵抗
体１２０、ベース電極１０８、ｎ型半導体層１０７、タ
ーンオン用ＭＯＳＦＥＴを介してｎ型ベース層１０１に
電子が注入され、サイリスタがターンオンする。That is, in the case of this embodiment, when a positive voltage is applied to the turn-on gate electrode 112 with respect to the cathode at the time of turn-on, the resistor 120, the base electrode 108, the n-type semiconductor layer 107, Electrons are injected into the n-type base layer 101 via the turn-on MOSFET, and the thyristor turns on.
【０１２１】なお、ターンオン用ゲート電極１１２は、
図１３に破線で示すように、ターンオンからターンオフ
までの間ずっと正の電圧を印加したままでもよい。これ
によって、より均一で確実なターンオン動作が可能とな
る。The turn-on gate electrode 112 is
As shown by a broken line in FIG. 13, a positive voltage may be kept applied from turn-on to turn-off. This enables a more uniform and reliable turn-on operation.
【０１２２】（第１０の実施形態）図１５は、本発明の
第１０の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す断面図である。(Tenth Embodiment) FIG. 15 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a tenth embodiment of the present invention.
【０１２３】本実施形態の絶縁ゲート型ターンオフサイ
リスタは、図１のそれにおいて、第２のｐ型ベース層１
１３を第１のｐ型ベース層１０２と同一の層にし、さら
に、ｎ型ソース層１１６をｎ型エミッタ層１０３と同一
の層にし、ソース電極１１７をカソード電極１０５と同
一の電極としたものである。The insulated gate turn-off thyristor of this embodiment is different from that of FIG.
13 is the same layer as the first p-type base layer 102, the n-type source layer 116 is the same layer as the n-type emitter layer 103, and the source electrode 117 is the same electrode as the cathode electrode 105. is there.
【０１２４】本実施形態でも、ターンオフ時には、素子
内の正孔はベース電極１０８ｂを介して排出されるの
で、ｎ型エミッタ層１０３の下部のｐ型ベース層１０２
に流れる正孔電流によるラッチアップを効果的に防止で
きる。Also in this embodiment, at the time of turn-off, holes in the element are discharged through the base electrode 108b, so that the p-type base layer 102 under the n-type emitter layer 103 is formed.
Latch-up due to the hole current flowing through the hole can be effectively prevented.
【０１２５】したがって、本実施形態の絶縁ゲート型タ
ーンオフサイリスタでも、図１のそれと同様に、従来に
比べて、ターンオフ能力が高くなる。Therefore, also in the insulated gate type turn-off thyristor of this embodiment, the turn-off capability is higher than that of the related art, similarly to that of FIG.
【０１２６】（第１１の実施形態）図１６は、本発明の
第１１の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す断面図である。(Eleventh Embodiment) FIG. 16 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to an eleventh embodiment of the present invention.
【０１２７】本実施形態の絶縁ゲート型ターンオフサイ
リスタは、図６のそれにおいて、第２のｐ型ベース層１
１３を第１のｐ型ベース層１０２と同一の層にしたもの
である。これに伴って、ｎ型ソース層１１６はｎ型エミ
ッタ層１０３と同一の層となり、ソース電極１１７はカ
ソード電極１０５と同一の電極となる。The insulated gate type turn-off thyristor of this embodiment is different from that of FIG.
13 is the same layer as the first p-type base layer 102. Accordingly, the n-type source layer 116 becomes the same layer as the n-type emitter layer 103, and the source electrode 117 becomes the same electrode as the cathode electrode 105.
【０１２８】本実施形態でも、ターンオフ時には、素子
内の正孔はベース電極１０８ｂを介して排出されるの
で、図６のそれと同様に、従来に比べて、ターンオフ能
力が高くなる。Also in this embodiment, at the time of turn-off, holes in the element are discharged through the base electrode 108b, so that the turn-off capability is higher than that of the related art, as in FIG.
【０１２９】（第１２の実施形態）図１７は、本発明の
第１２の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す平面図である。また、図１８、図
１９は、それぞれ、図１７の絶縁ゲート型ターンオフサ
イリスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。(Twelfth Embodiment) FIG. 17 is a plan view showing an element structure of an insulated gate type turn-off thyristor according to a twelfth embodiment of the present invention. 18 and 19 are a cross-sectional view taken along the line AA 'and a cross-sectional view taken along the line BB' of the insulated gate type turn-off thyristor shown in FIG. 17, respectively.
【０１３０】図中、２０３は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層２０３の表面にはｐ型ベー
ス層２０４が選択的に形成されている。このｐ型ベース
層２０４の表面にはｎ型エミッタ層２０７が選択的に形
成されている。一方、ｎ型ベース層２０３の裏面には高
濃度のｐ型エミッタ層２０７が形成されている。In the drawing, reference numeral 203 denotes a high-resistance n-type base layer. On the surface of the n-type base layer 203, a p-type base layer 204 is selectively formed. On the surface of the p-type base layer 204, an n-type emitter layer 207 is selectively formed. On the other hand, a high concentration p-type emitter layer 207 is formed on the back surface of the n-type base layer 203.
【０１３１】ｎ型エミッタ層２０７とｎ型ベース層２０
３との間のｐ型ベース層２０４上には、ゲート絶縁膜２
１６を介してターンオンゲート電極２１４が配設され、
ｎ型エミッタ層２０７をソースとするｎチャネルのター
ンオン用ＭＯＳＦＥＴが構成されている。N-type emitter layer 207 and n-type base layer 20
3 on the p-type base layer 204, the gate insulating film 2
16, a turn-on gate electrode 214 is provided,
An n-channel turn-on MOSFET having the n-type emitter layer 207 as a source is configured.
【０１３２】ｐ型ベース層２０４にはベース電極２１３
が、ｎ型エミッタ層２０７上にはカソード電極２１１
が、ｐ型エミッタ層２０６にはアノード電極２１０が設
けられている。The base electrode 213 is formed on the p-type base layer 204.
However, a cathode electrode 211 is formed on the n-type emitter layer 207.
However, an anode electrode 210 is provided on the p-type emitter layer 206.
【０１３３】ここで、ターンオン用ゲート電極２１４と
反対側のベース電極２１３は従来と同様にコンタクトホ
ール２１８を介してｐ型ベース層２０４に接続してい
る。Here, the base electrode 213 opposite to the turn-on gate electrode 214 is connected to the p-type base layer 204 via the contact hole 218 as in the conventional case.
【０１３４】また、従来とは異なり、ターンオン用ゲー
ト電極２１４のｎ型エミッタ層２０７と重なる部分には
一定間隔で窪みが設けられ（図１７には二箇所の窪みが
示されている）、その窪みの部分に設けられたコンタク
トホール２１８´を介してベース電極２１３がｐ型ベー
ス層２０４に接続している。Unlike the conventional case, the turn-on gate electrode 214 overlaps the n-type emitter layer 207 with recesses at regular intervals (two recesses are shown in FIG. 17). The base electrode 213 is connected to the p-type base layer 204 via a contact hole 218 'provided in the recess.
【０１３５】ターンオン用ゲート電極２１４が窪んだと
ころのｐ型ベース層２０４は、ベース電極２１３とコン
タクトが取れるように、図１７に示すように、右側に突
出している。The p-type base layer 204 where the turn-on gate electrode 214 is depressed protrudes to the right as shown in FIG. 17 so as to make contact with the base electrode 213.
【０１３６】換言すれば、ターンオン用ゲート電極２１
４側のｐ型ベース層２０４は、ターンオン用ＭＯＳＦＥ
Ｔのチャネル幅方向に向かって一定間隔で窪みが設けら
れ（凹凸部が設けられ）、窪みのない部分（凸部）のｐ
型ベース層２０４にゲート電極２１４の窪みが形成され
ている。In other words, the turn-on gate electrode 21
The p-type base layer 204 on the fourth side is a MOSFET for turn-on.
Depressions are provided at regular intervals in the channel width direction of T (concavo-convex portions are provided), and p of a portion (convex portion) having no depression is provided.
A recess of the gate electrode 214 is formed in the mold base layer 204.
【０１３７】また、図示されていないが、ｐ型ベース層
２０４内には図３３の従来の絶縁ゲート型ターンオフサ
イリスタと同様のターンオフ用ＭＯＳＦＥＴが形成され
ている。Although not shown, a turn-off MOSFET similar to the conventional insulated gate turn-off thyristor shown in FIG. 33 is formed in the p-type base layer 204.
【０１３８】すなわち、ｎ型ソース層および型エミッタ
層２０７から所定距離離れた位置のｐ型ベース層２０４
の表面にはｎ型ドレイン層が形成されており、このｎ型
ドレイン層とｎ型エミッタ層２０７との間のｐ型ベース
層２０４上には、ゲート絶縁膜を介してターンオフ用ゲ
ート電極が配設され、ｎ型エミッタ層２０７をソースと
するｎチャネルのターンオフ用ＭＯＳＦＥＴが構成され
ている。That is, the p-type base layer 204 located at a predetermined distance from the n-type source layer and the type emitter layer 207
An n-type drain layer is formed on the surface of the substrate, and a turn-off gate electrode is disposed on the p-type base layer 204 between the n-type drain layer and the n-type emitter layer 207 via a gate insulating film. And an n-channel turn-off MOSFET having the n-type emitter layer 207 as a source.
【０１３９】上記ｎ型ドレイン層にコンタクトするドレ
イン電極は、同時にｐ型ベース層２０４にもコンタクト
しており、ｐ型ベース層２０４とｎ型ドレイン層がこの
ドレイン電極により短絡している。The drain electrode contacting the n-type drain layer is also in contact with the p-type base layer 204, and the p-type base layer 204 and the n-type drain layer are short-circuited by this drain electrode.
【０１４０】この素子をターンオンするには、ターンオ
ン用ゲート電極２１７にカソードに対して正の電圧を印
加する。この結果、ターンオン用ＭＯＳＦＥＴがオン状
態となり、ｎ型エミッタ層２０７からｎ型ベース層２０
３に電子が注入され、素子はターンオンする。To turn on the device, a positive voltage is applied to the turn-on gate electrode 217 with respect to the cathode. As a result, the turn-on MOSFET is turned on, and the n-type base layer 20
Electrons are injected into 3, and the device turns on.
【０１４１】一方、ターンオフするには、ターンオフ用
ＭＯＳＦＥＴをオン状態にし、ベース電極２１３とカソ
ード電極２１１とを短絡する。On the other hand, to turn off, the turn-off MOSFET is turned on, and the base electrode 213 and the cathode electrode 211 are short-circuited.
【０１４２】このとき、図１７の破線で示すように、正
孔ｈは、ｎ型エミッタ層２０７の下のｐ型ベース層２０
４を通らずに、窪みがない部分のｐ型ベース層２０４を
通ってベース電極２１３に吸い出され、素子外に排出さ
れるようになる。At this time, as shown by the broken line in FIG. 17, holes h are formed in p-type base layer 20 under n-type emitter layer 207.
Instead of passing through the element 4, the light is sucked out to the base electrode 213 through the part of the p-type base layer 204 where there is no depression, and is discharged out of the element.
【０１４３】したがって、アノード電流が大きい場合で
も、正孔電流とｐ型ベース層２０４の抵抗とによる電圧
降下がｐ型ベース層２０４とｎ型エミッタ層２０７との
ビルトイン電圧を越え、素子がラッチアップし、ターン
オフできなくなるという問題を防止できる。Therefore, even when the anode current is large, the voltage drop due to the hole current and the resistance of p-type base layer 204 exceeds the built-in voltage between p-type base layer 204 and n-type emitter layer 207, and the device latches up. However, the problem of being unable to turn off can be prevented.
【０１４４】正孔がｎ型エミッタ層２０７の下のｐ型ベ
ース層２０４を通らないのは、ｎ型エミッタ層２０７が
存在する分だけｐ型ベース層２０４の抵抗が高くなるか
らである。The holes do not pass through the p-type base layer 204 under the n-type emitter layer 207 because the resistance of the p-type base layer 204 is increased by the amount of the n-type emitter layer 207.
【０１４５】（第１３の実施形態）図２０は、本発明の
第１３の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す平面図である。また、図２１は、
図２０の絶縁ゲート型ターンオフサイリスタのＣ−Ｃ´
断面図である。(Thirteenth Embodiment) FIG. 20 is a plan view showing an element structure of an insulated gate type turn-off thyristor according to a thirteenth embodiment of the present invention. Also, FIG.
CC 'of the insulated gate type turn-off thyristor of FIG.
It is sectional drawing.
【０１４６】本実施形態の絶縁ゲート型ターンオフサイ
リスタが第１２の実施形態のそれと異なる点は、ｎ型エ
ミッタ層２０７をストライプ状にまっすぐに伸ばすので
はなく、ターンオン用ゲート電極２１４の窪み部分には
ｎ型エミッタ層２０７を設けず、この窪み部分までベー
ス電極２１３を横方向に延在させることにより、ｎ型エ
ミッタ層２０７の３辺（上辺、下辺、左辺）をベース電
極２１３により囲むようにしたことにある。The insulated gate type turn-off thyristor of the present embodiment is different from that of the twelfth embodiment in that the n-type emitter layer 207 is not extended straight in a stripe shape, but is formed in a recessed portion of the turn-on gate electrode 214. The n-type emitter layer 207 is not provided, and the base electrode 213 extends in the lateral direction to this recessed portion, so that three sides (upper side, lower side, and left side) of the n-type emitter layer 207 are surrounded by the base electrode 213. It is in.
【０１４７】本実施形態によれば、ｎ型エミッタ層２０
７の下のｐ型ベース層２０４を通らない正孔の排出経路
が多くなるので（長くなるので）、第１２の実施形態よ
りも高いターンオフ能力が得られるようになる。According to the present embodiment, the n-type emitter layer 20
Since the number of holes discharging paths that do not pass through the p-type base layer 204 below the hole 7 increases (becomes longer), a higher turn-off capability than in the twelfth embodiment can be obtained.
【０１４８】（第１４の実施形態）図２２は、本発明の
第１４の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す平面図である。(Fourteenth Embodiment) FIG. 22 is a plan view showing an element structure of an insulated gate type turn-off thyristor according to a fourteenth embodiment of the present invention.
【０１４９】本実施形態の絶縁ゲート型ターンオフサイ
リスタの基本構造は、図２０の絶縁ゲート型ターンオフ
サイリスタにおいて、ターンオン用ゲート電極２１４の
窪みを取り除いた構造になっている。The basic structure of the insulated gate type turn-off thyristor of this embodiment is the same as the insulated gate type turn-off thyristor shown in FIG. 20 except that the recess of the turn-on gate electrode 214 is removed.
【０１５０】すなわち、ターンオン用ゲート電極２１４
は、ターンオン用ＭＯＳＦＥＴのチャネル幅方向に平行
なストライプ形状となっている。また、窪みが無くなっ
たことに対応して、横方向に延在したターンオン用ゲー
ト電極２１４は短くなっている。That is, the turn-on gate electrode 214
Has a stripe shape parallel to the channel width direction of the turn-on MOSFET. In addition, the turn-on gate electrode 214 extending in the lateral direction is shortened in response to the elimination of the depression.
【０１５１】本実施形態でも、正孔ｈはｎ型エミッタ層
２０７の下のｐ型ベース層２０４を通らずにベース電極
に吸い出されるので、第１２、第１３の実施形態と同様
にターンオフ時における正孔電流によるラッチアップを
防止できる。Also in this embodiment, since the holes h are sucked out to the base electrode without passing through the p-type base layer 204 under the n-type emitter layer 207, the holes h are turned off as in the twelfth and thirteenth embodiments. Can be prevented from being latched up by a hole current.
【０１５２】また、ターンオフ時に、ターンオン用ゲー
ト電極２１４にカソードに対して負の電圧を印加するこ
とにより、正孔が吸い出されるターンオン用ゲート電極
２１４直下のｐ型ベース層２０４が蓄積モードとなるの
で、より正孔の排出抵抗を低くすることができる。When a negative voltage is applied to the cathode for the turn-on gate electrode 214 at the time of turn-off, the p-type base layer 204 immediately below the turn-on gate electrode 214 from which holes are sucked enters the accumulation mode. Therefore, the hole discharge resistance can be further reduced.
【０１５３】（第１５の実施形態）図２３は、本発明の
第１５の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す断面図である。この絶縁ゲート型
ターンオフサイリスタの平面図は図１７のそれと同じで
あり、また、図２３の断面図は図１７のＡ−Ａ´断面に
相当するものである。(Fifteenth Embodiment) FIG. 23 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a fifteenth embodiment of the present invention. The plan view of this insulated gate turn-off thyristor is the same as that of FIG. 17, and the cross-sectional view of FIG. 23 corresponds to the cross section taken along the line AA ′ of FIG.
【０１５４】本実施形態の絶縁ゲート型ターンオフサイ
リスタが図１８のそれと異なる点は、ｎ型エミッタ層２
０７直下のｐ型ベース層２０４に低濃度のｐ型ウエル層
２１９を設けたことにある。The insulated gate type turn-off thyristor of this embodiment is different from that of FIG.
That is, a low-concentration p-type well layer 219 is provided in the p-type base layer 204 immediately below the reference numeral 07.
【０１５５】従来構造の場合、ｎ型エミッタ層２０７直
下のｐ型ベース層２０４は、正孔のバイパス経路になっ
ているので、ｐ型ベース層２０４の濃度を低くすると、
抵抗が高くなり、正孔電流による電圧降下が大きくなる
ので、ラッチアップが起こりやすくなり、可制御電流が
小さくなるという問題がある。In the case of the conventional structure, the p-type base layer 204 immediately below the n-type emitter layer 207 serves as a hole bypass path.
Since the resistance is increased and the voltage drop due to the hole current is increased, there is a problem that latch-up is likely to occur and the controllable current is reduced.
【０１５６】しかし、本実施形態では、ｎ型エミッタ層
２０７直下のｐ型ベース層２０４を介さずに正孔を排出
できるので、ｎ型エミッタ層２０７直下のｐ型ベース層
２０４に低濃度のｐ型ウエル層２１９を設けることがで
きる。However, in the present embodiment, since holes can be discharged without passing through the p-type base layer 204 immediately below the n-type emitter layer 207, the low-concentration p-type A mold well layer 219 can be provided.
【０１５７】したがって、本実施形態によれば、低濃度
のｐ型ウエル層２１９により、サイリスタがオン状態の
ときの電子の注入効率を高くできるので、ターンオフ能
力のみならず、オン状態での素子の抵抗を低くできる。Therefore, according to the present embodiment, the low-concentration p-type well layer 219 can increase the electron injection efficiency when the thyristor is in the ON state. Resistance can be reduced.
【０１５８】（第１６の実施形態）図２４は、本発明の
第１６の実施形態に係る絶縁ゲート型ターンオフサイリ
スタの素子構造を示す断面図である。この絶縁ゲート型
ターンオフサイリスタの平面図は図１７のそれと同じで
あり、また、図２４の断面図は図１７のＢ−Ｂ´断面に
相当するものである。(Sixteenth Embodiment) FIG. 24 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a sixteenth embodiment of the present invention. The plan view of this insulated gate type turn-off thyristor is the same as that of FIG. 17, and the cross-sectional view of FIG. 24 is equivalent to the BB ′ cross-section of FIG.
【０１５９】本実施形態の絶縁ゲート型ターンオフサイ
リスタが図１９のそれと異なる点は、ｐ型ベース層２０
４内に低濃度のｐ型ウエル層２１９を設けたことにあ
る。このｐ型ウエル層２１９はターンオン用ゲート電極
２１４側にｎ型エミッタ層２０７と接するように形成さ
れている。The insulated gate type turn-off thyristor of this embodiment is different from that of FIG.
4 is provided with a p-type well layer 219 having a low concentration. The p-type well layer 219 is formed on the side of the turn-on gate electrode 214 so as to be in contact with the n-type emitter layer 207.
【０１６０】本実施形態によれば、ｐ型ウエル層２１９
により、第１５の実施形態と同様に電子の注入効率を高
くでき、また、ターンオン用ＭＯＳＦＥＴのしきい値電
圧を低くできるので、低いオン電圧が得られる。したが
って、第１５の実施形態と同様にターンオフ能力のみな
らず、オン特性もより高くできる。According to the present embodiment, the p-type well layer 219
Accordingly, the electron injection efficiency can be increased as in the fifteenth embodiment, and the threshold voltage of the turn-on MOSFET can be lowered, so that a low on-voltage can be obtained. Therefore, as in the fifteenth embodiment, not only the turn-off capability but also the on-characteristics can be increased.
【０１６１】（第１７の実施形態）図２５は、本発明の
第１７の実施形態に係る絶縁ゲート型電力用半導体素子
の構造を示す断面図である。(Seventeenth Embodiment) FIG. 25 is a sectional view showing the structure of an insulated gate power semiconductor device according to a seventeenth embodiment of the present invention.
【０１６２】この絶縁ゲート型電力用半導体素子は、サ
イリスタ部が形成された下段の第１のウェハと、このサ
イリスタ部に流れる電流を制御する電流制御部が形成さ
れた上段の第２のウェハとが２段に重ねられた構成にな
っている。This insulated gate type power semiconductor device has a lower first wafer on which a thyristor is formed, and an upper second wafer on which a current controller for controlling a current flowing through the thyristor is formed. Are stacked in two stages.
【０１６３】第１のウェハのサイリスタ部は、ｐｎｐｎ
構造のサイリスタと、このサイリスタのｎ型エミッタ層
とｎ型ベース層とを選択的に短絡する絶縁ゲート構造と
から構成されている。The thyristor portion of the first wafer is pnpn
The thyristor has a thyristor and an insulated gate structure for selectively short-circuiting the n-type emitter layer and the n-type base layer of the thyristor.
【０１６４】上記サイリスタは、高抵抗のｎ型ベース層
３１４と、このｎ型ベース層３１４の表面に形成された
ｐ型ベース層３１５と、このｐ型ベース層３１５の表面
に形成されたｎ型エミッタ層３１６と、ｎ型ベース層３
１４の裏面に形成されたｐ型エミッタ層３１３から構成
されている。The thyristor includes a high-resistance n-type base layer 314, a p-type base layer 315 formed on the surface of the n-type base layer 314, and an n-type base layer 315 formed on the surface of the p-type base layer 315. The emitter layer 316 and the n-type base layer 3
14 comprises a p-type emitter layer 313 formed on the back surface.
【０１６５】このｐ型エミッタ層３１３にはアノード電
極３１８が設けられ、ｐ型ベース層３１５にはベース電
極３１９が設けられている。また、ｎ型エミッタ層３１
６とｎ型ベース層３１４との間のｐ型ベース層３１５上
にはゲート絶縁膜３０９を介してゲート電極３１７が設
けられ、このようなＭＯＳ構造ゲート電極によりｎ型エ
ミッタ層３１６とｎ型ベース層３１４とを選択的に短絡
できるようになっている。An anode electrode 318 is provided on the p-type emitter layer 313, and a base electrode 319 is provided on the p-type base layer 315. Further, the n-type emitter layer 31
A gate electrode 317 is provided on the p-type base layer 315 between the gate electrode 6 and the n-type base layer 314 via a gate insulating film 309, and the n-type emitter layer 316 and the n-type base The layer 314 can be selectively short-circuited.
【０１６６】一方、第２のウェハの電流制御部は、サイ
リスタに流す電流を制御するＭＯＳＦＥＴと、ターンオ
フ時にサイリスタ内の正孔を排出するツェナーダイオー
ドとから構成されている。On the other hand, the current control section of the second wafer is composed of a MOSFET for controlling a current flowing through the thyristor and a Zener diode for discharging holes in the thyristor at the time of turning off.
【０１６７】上記ＭＯＳＦＥＴは、ｎ型ドレイン層３０
２と、このｎ型ドレイン層３０２上に設けられたｎ型半
導体層３０６と、このｎ型半導体層３０６内に形成され
たｐ型ウェル層３０４と、このｐ型ウェル層３０４内に
形成されたｎ型ソース層３０７と、このｎ型ソース層３
０７とｎ型半導体層３０６との間のｐ型ウェル層３０４
上にゲート絶縁膜３０９を介して設けられたゲート電極
３０８とから構成されている。The above-mentioned MOSFET has the n-type drain layer 30
2, an n-type semiconductor layer 306 provided on the n-type drain layer 302, a p-type well layer 304 formed in the n-type semiconductor layer 306, and a p-type well layer 304 formed in the p-type well layer 304. n-type source layer 307 and n-type source layer 3
07 and n-type semiconductor layer 306 between p-type well layer 304
And a gate electrode 308 provided thereon with a gate insulating film 309 interposed therebetween.
【０１６８】ｐ型ウェル層３０４およびｎ型ソース層３
０７はカソード接続電極３１０を介してカソード電極３
００に接続している。また、ｎ型ドレイン層３０２には
ドレイン電極３１１が設けられており、ｎ型ドレイン層
３０２はこのドレイン電極３１１を介してエミッタ電極
３２０に接続している。P-type well layer 304 and n-type source layer 3
07 is the cathode electrode 3 via the cathode connection electrode 310.
00 is connected. Further, a drain electrode 311 is provided on the n-type drain layer 302, and the n-type drain layer 302 is connected to the emitter electrode 320 via the drain electrode 311.
【０１６９】上記ツェナーダイオードは、ｐ型分離層３
０１によりｎ型ドレイン層３０２と分離されたｎ型カソ
ード層３０３と、このｎ型カソード層３０３に接して形
成されたｐ型アノード層３０５とから構成されている。The Zener diode has a p-type isolation layer 3
The n-type cathode layer 303 includes an n-type cathode layer 303 separated from the n-type drain layer 302 by P.01, and a p-type anode layer 305 formed in contact with the n-type cathode layer 303.
【０１７０】このｐ型アノード層３０５はカソード接続
電極３１０を介してカソード電極３００に接続してい
る。また、ｎ型カソード層３０３はベース接続電極３１
２を介してベース電極３１９に接続している。The p-type anode layer 305 is connected to the cathode electrode 300 via the cathode connection electrode 310. Further, the n-type cathode layer 303 is formed on the base connection electrode 31.
2 to the base electrode 319.
【０１７１】この素子をターンオンさせるには、ゲート
電極３０８，３１７にカソードに対して正の電圧を印加
する。To turn on the device, a positive voltage is applied to the gate electrodes 308 and 317 with respect to the cathode.
【０１７２】これにより、電流制御部のＭＯＳＦＥＴが
オン状態になり、サイリスタのｎ型エミッタ層３１６に
電流が供給されるとともに、サイリスタのｎ型エミッタ
層３１６とｎ型ベース層３１４とが短絡され、ｎ型エミ
ッタ層３１６からｎ型ベース層３１４に電子が注入され
る。この結果、サイリスタは導通状態となり、アノード
電極３１８とカソード電極３００との間にアノード電流
（主電流）流れるようになる。As a result, the MOSFET of the current control section is turned on, a current is supplied to the n-type emitter layer 316 of the thyristor, and the n-type emitter layer 316 of the thyristor and the n-type base layer 314 are short-circuited. Electrons are injected from n-type emitter layer 316 into n-type base layer 314. As a result, the thyristor becomes conductive, and an anode current (main current) flows between the anode electrode 318 and the cathode electrode 300.
【０１７３】このとき、サイリスタは導通状態であるの
で、サイリスタのベース電位はあまり上がらない。した
がって、電流制御部のツェナダイオードは動作せず、サ
イリスタ内の正孔がベース電極３１９、ベース接続電極
３１２、ツェナダイオードを介して素子外に排出される
ことはなく、サイリスタは十分低いオン電圧で動作す
る。At this time, since the thyristor is conducting, the base potential of the thyristor does not rise much. Therefore, the zener diode of the current control unit does not operate, and holes in the thyristor are not discharged out of the element via the base electrode 319, the base connection electrode 312, and the zener diode. Operate.
【０１７４】一方、ターンオフするには、ゲート電極３
０８，３１７にカソードに対してゼロまたは負の電圧を
印加する。On the other hand, to turn off the gate electrode 3
08 or 317 is applied with zero or negative voltage to the cathode.
【０１７５】これにより、電流制御部のＭＯＳＦＥＴか
らのサイリスタのｎ型エミッタ層３１６への電流の供給
が止まる。この結果、サイリスタのベース電位が上昇
し、ツェナダイオードが導通して、サイリスタ内の正孔
はベース電極３１９、ベース接続電極３１２、ツェナダ
イオードを介して素子外に排出され、素子はターンオフ
する。Thus, the supply of the current from the MOSFET of the current control unit to the n-type emitter layer 316 of the thyristor is stopped. As a result, the base potential of the thyristor rises, the Zener diode conducts, holes in the thyristor are discharged out of the element through the base electrode 319, the base connection electrode 312, and the Zener diode, and the element is turned off.
【０１７６】本実施形態では、サイリスタ部とこのサイ
リスタ部に流す電流を制御する電流制御部とがそれぞれ
別々のウェハに形成され、カソードからサイリスタのｎ
型エミッタ層３１６に流れる電流は、基本的には電流制
御部の専用のＭＯＳＦＥＴにより制御される。このた
め、ＭＯＳＦＥＴのチャネル抵抗はサイリスタを考慮せ
ずに決定できるので、高速スイッチングが可能となる。
さらに、ＭＯＳＦＥＴは、サイリスタと別に微細に形成
できるので、ＭＯＳＦＥＴによる電圧降下は極めて小さ
い。In the present embodiment, the thyristor section and the current control section for controlling the current flowing through the thyristor section are formed on separate wafers, respectively.
The current flowing through the mold emitter layer 316 is basically controlled by a dedicated MOSFET of the current control unit. For this reason, the channel resistance of the MOSFET can be determined without considering the thyristor, so that high-speed switching becomes possible.
Further, since the MOSFET can be formed finely separately from the thyristor, the voltage drop due to the MOSFET is extremely small.
【０１７７】また、主耐圧はサイリスタが受け持つの
で、電流制御部のＭＯＳＦＥＴはほとんど耐圧を必要と
せず、電流の導通特性のみが確保されれば良い。このた
め、素子全体の耐圧はサイリスタにより決定されるので
高いものとなる。Since the thyristor takes over the main breakdown voltage, the MOSFET of the current control section hardly requires a breakdown voltage, and only the current conduction characteristics need to be ensured. For this reason, the withstand voltage of the whole element is determined by the thyristor, and thus becomes high.
【０１７８】したがって、本実施形態の絶縁ゲート型電
力用半導体素子によれば、従来のＥＳＴとは異なり、サ
イリスタ内にＭＯＳＦＥＴ（電流制御部）が組み込まれ
ていないので、高耐圧、高速動作が可能になる。Therefore, according to the insulated gate power semiconductor device of the present embodiment, unlike the conventional EST, since the MOSFET (current control unit) is not incorporated in the thyristor, high withstand voltage and high speed operation are possible. become.
【０１７９】また、従来のＥＳＴと異はなり、ｐ型ベー
ス層３１５はアノード電極３００とコンタクトしていな
いので、オン電圧を容易に低減できる。また、オン電圧
が低くなることにより、発熱（放熱）の問題も容易に解
決できるようになる。Further, unlike the conventional EST, since the p-type base layer 315 is not in contact with the anode electrode 300, the on-voltage can be easily reduced. In addition, the problem of heat generation (heat dissipation) can be easily solved by reducing the ON voltage.
【０１８０】さらに、従来のＥＳＴとは異なり、コンタ
クト層がないので、コンタクト層に起因する寄生サイリ
スタがラッチアップし、ターンオフが不可能になるとい
う問題もない。Further, unlike the conventional EST, since there is no contact layer, there is no problem that a parasitic thyristor caused by the contact layer is latched up and cannot be turned off.
【０１８１】このようなチャネル抵抗の低減、オン抵抗
の低減、寄生サイリスタのラッチアップ防止により、サ
イリスタのターンオン特性（導通特性）を大幅に改善す
ることができる。By reducing the channel resistance, reducing the on-resistance, and preventing the latch-up of the parasitic thyristor, the turn-on characteristics (conduction characteristics) of the thyristor can be greatly improved.
【０１８２】また、ＧＴＯの場合とは異なり、電圧制御
なので、ゲート回路（電流制御部）が大きくなるという
問題もなく、小型化が容易である。Further, unlike the case of the GTO, since the voltage is controlled, there is no problem that the gate circuit (current control unit) becomes large, and the miniaturization is easy.
【０１８３】なお、第１のウェハと第２のウェハとを重
ねる場合、ウェハ同士の合せ精度が問題となるように思
われるが、この素子で重要なことは接続する電極（ベー
ス接続電極３１２とベース電極３１９、ドレイン電極３
１１とエミッタ電極３２０）の位置のみが重要であり、
通常これらの電極は素子の他の部分の構造に比べ非常に
大きいため、合せ精度ほとんど問題にならない。When the first wafer and the second wafer are overlapped, the alignment accuracy between the wafers seems to be a problem, but what is important in this element is the electrodes to be connected (the base connection electrode 312 and the base connection electrode 312). Base electrode 319, drain electrode 3
11 and the position of the emitter electrode 320) are important,
Usually, these electrodes are very large compared to the structure of the other parts of the element, so that the alignment accuracy hardly matters.
【０１８４】図２６は、第１のウェハ、第２のウェハの
平面図である。同図（ａ）は第２のウェハ、同図（ｂ）
は第１のウェハを示している。FIG. 26 is a plan view of the first wafer and the second wafer. FIG. 2A shows the second wafer, and FIG.
Indicates a first wafer.
【０１８５】図２６に示すような円形状のウェハを用い
た理由は以下の通りである。すなわち、高耐圧用の素子
でシステムへの組み込みを考慮した場合、圧接構造を採
用することが多いが、その際に応力問題を防止する観点
から、対称性の良い形状である円形状にすると、有利な
ことが多いからである。The reason for using a circular wafer as shown in FIG. 26 is as follows. In other words, when considering the incorporation into a system with a device for high withstand voltage, a pressure contact structure is often employed, but from the viewpoint of preventing stress problems at that time, if a circular shape having a good symmetry is used, This is because it is often advantageous.
【０１８６】第１のウェハはサイリスタを有するので、
耐圧を持たせる必要がある。このため、図２６（ｂ）に
示すように、第１のウエハの範囲には、リサーフ等の耐
圧を持たせる構造を有する接合終端部３２５が設けられ
ている。また、ターンオフ時に正孔を排出するベース電
極パッド３２４はやはり対称性が高い方が良いで、ベー
ス電極パッド３２４は第１のウエハの中央部に設けるの
が配置的には簡便である。Since the first wafer has a thyristor,
It is necessary to have pressure resistance. For this reason, as shown in FIG. 26 (b), in the range of the first wafer, a bonding termination portion 325 having a structure for providing a withstand voltage such as RESURF is provided. Also, the base electrode pad 324 for discharging holes at the time of turn-off preferably has a higher symmetry. Therefore, it is convenient to arrange the base electrode pad 324 at the center of the first wafer in terms of arrangement.
【０１８７】なお、図２６（ｂ）には細かくなってしま
うので書き入れていないが、ターンオフ特性を十分に上
げるには、ベース電極パッド３２４からベース電極を放
射状に張り巡らせることにより、正孔の排出抵抗を十分
下げることが有効である。Although not shown in FIG. 26 (b) because it becomes finer, in order to sufficiently increase the turn-off characteristics, holes are discharged by extending the base electrode radially from the base electrode pad 324. It is effective to lower the resistance sufficiently.
【０１８８】このとき、ベース電極は相互に接続されて
いる必要はなく、島状に形成されていても良い。ベース
電極の相互の接続は第２のウエハを重ねることによっ
て、ドレイン電極とベース電極と接続することにより行
なわれるからである。At this time, the base electrodes need not be connected to each other, and may be formed in an island shape. This is because the base electrodes are connected to each other by connecting the second wafer to the drain electrode and the base electrode.
【０１８９】（第１８の実施形態）図２７は、本発明の
第１８の実施形態に係る絶縁ゲート型電力用半導体素子
の構造を示す断面図である。(Eighteenth Embodiment) FIG. 27 is a sectional view showing the structure of an insulated gate power semiconductor device according to an eighteenth embodiment of the present invention.
【０１９０】本実施形態の絶縁ゲート型電力用半導体素
子が第１７の実施形態のそれと異なる点は、第１のウェ
ハをスペーサ３２６，３２７を介して第２のウェハと接
続したことにある。The insulated gate power semiconductor device of this embodiment differs from that of the seventeenth embodiment in that the first wafer is connected to the second wafer via spacers 326 and 327.
【０１９１】第１のウエハと第２のウエハとを重ねる場
合、直接重ねることはもちろん可能であるが、例えば、
圧接して重ねる場合、応力集中が生じ、ウエハが破壊さ
れなどの問題が生じる。When the first wafer and the second wafer are stacked, it is of course possible to stack them directly.
When the layers are overlapped by pressing, stress concentration occurs, which causes problems such as breakage of the wafer.
【０１９２】しかしながら、本実施形態のようにスペー
サ３２６、３２７を介して重ねれば、応力集中による問
題を防止できる。また、ゲート電極間を接続するゲート
配線をスペーサの内部を通すことにより、容易にゲート
電極間の接続を行なえるようになる。However, if the layers are overlapped with the spacers 326 and 327 as in this embodiment, the problem due to stress concentration can be prevented. In addition, by passing the gate wiring connecting the gate electrodes through the inside of the spacer, the connection between the gate electrodes can be easily performed.
【０１９３】（第１９の実施形態）図２８は、本発明の
第１９の実施形態に係る絶縁ゲート型電力用半導体素子
の要部構造を示す断面図である。(Nineteenth Embodiment) FIG. 28 is a sectional view showing a main structure of an insulated gate power semiconductor device according to a nineteenth embodiment of the present invention.
【０１９４】本実施形態の特徴は、ゲート電極に電圧を
印加してサイリスタをターンオンさせる代わりに、ゲー
ト絶縁膜３０９に光を照射することによりチャネルを形
成し、サイリスタをターンオンさせることにある。本実
施形態によれば、光を用いているのでノイズに強いスイ
ッチングが可能となる。なお、図中、３２８はゲート絶
縁膜３０９に光を導くための光ファイバ３２８を示して
いる。The feature of this embodiment is that a channel is formed by irradiating light to the gate insulating film 309 and the thyristor is turned on instead of applying a voltage to the gate electrode to turn on the thyristor. According to the present embodiment, since light is used, switching resistant to noise can be performed. In the drawing, reference numeral 328 denotes an optical fiber 328 for guiding light to the gate insulating film 309.
【０１９５】（第２０の実施形態）次に上記電流制御部
を有する第２のウェハの形成方法について説明する。図
２９は、第１のウェハの形成方法を示す工程断面図であ
る。(Twentieth Embodiment) Next, a method for forming a second wafer having the above-described current control unit will be described. FIG. 29 is a process sectional view illustrating the method for forming the first wafer.
【０１９６】まず、図２９（ａ）に示すように、高濃度
のｎ型半導体基板３４０を用意し、次いで図２９（ｂ）
に示すように、ｎ型半導体基板３４０の裏面および表面
からｐ型不純物３３０を選択的にイオン注入し、アニー
ル処理によりｐ型不純物３３０を活性化・拡散すること
により、図２９（ｃ）に示すように、ｐ型分離層（ｐ型
拡散層）３０１を形成して、ｎ型半導体基板３４０をＭ
ＯＳＦＥＴのｎ型ドレイン層３０２とツェナダイオード
のｎ型カソード層３０３とに分離する。First, as shown in FIG. 29A, a high-concentration n-type semiconductor substrate 340 is prepared.
29, the p-type impurity 330 is selectively ion-implanted from the back surface and the front surface of the n-type semiconductor substrate 340, and the p-type impurity 330 is activated and diffused by an annealing process. Thus, the p-type isolation layer (p-type diffusion layer) 301 is formed, and the n-type semiconductor substrate 340 is
The n-type drain layer 302 of the OSFET and the n-type cathode layer 303 of the Zener diode are separated.
【０１９７】ここで、ｐ型分離層３０１をｎ型半導体基
板３０３の両面から形成したのは、一般的、ウエハをハ
ンドリングする際にある程度の厚さが必要であり、片面
からの拡散ではｎ型ドレイン層３０２とツェナダイオー
ドのｎ型カソード層３０３を分離できない可能性がある
からである。Here, the reason why the p-type separation layer 301 is formed on both sides of the n-type semiconductor substrate 303 is that a certain thickness is generally required when handling the wafer, and that the n-type semiconductor substrate 303 is diffused from one side. This is because there is a possibility that the drain layer 302 and the n-type cathode layer 303 of the Zener diode cannot be separated.
【０１９８】十分に高い分離が得られるのであれば、勿
論片側からの拡散で十分であり、また、両側から拡散し
た場合でもｐ型分離層３０１がつながって一体化する必
要はない。If a sufficiently high separation can be obtained, of course, diffusion from one side is sufficient. Even if diffusion is performed from both sides, it is not necessary to connect the p-type separation layers 301 and integrate them.
【０１９９】次に図２９（ｄ）に示すように、エピタキ
シャル成長または接着などによりｎ型半導体層３３１を
全面に形成した後、図２９（ｅ）に示すように、ｎ型半
導体層３３１の表面にｐ型アノード層３０５をｎ型カソ
ード層３０３に接して形成する。Next, as shown in FIG. 29D, after an n-type semiconductor layer 331 is formed on the entire surface by epitaxial growth or bonding, the surface of the n-type semiconductor layer 331 is formed on the surface as shown in FIG. A p-type anode layer 305 is formed in contact with the n-type cathode layer 303.
【０２００】次に図２９（ｆ）に示すように、ｎ型半導
体層３３１の表面にｐ型ウェル層３０４、ｎ型ソース層
３０７を形成した後、ゲート絶縁膜３０９、ゲート電極
３０８を順次形成する。Next, as shown in FIG. 29F, after forming a p-type well layer 304 and an n-type source layer 307 on the surface of the n-type semiconductor layer 331, a gate insulating film 309 and a gate electrode 308 are sequentially formed. I do.
【０２０１】最後に、図２９（ｇ）に示すように、カソ
ード接続電極３１０、ドレイン電極３１１、ベース接続
電極３１２を形成して第１のウェハが完成する。Finally, as shown in FIG. 29 (g), a cathode connection electrode 310, a drain electrode 311, and a base connection electrode 312 are formed to complete a first wafer.
【０２０２】このように第１のウェハは、従来のプロセ
ス技術により、容易に得ることができる。また、第２の
ウエハのサイリスタは、通常行なわれているサイリス
タ、ＭＯＳサイリスタ、ＧＴＯのプロセスをそのまま流
用することができる。As described above, the first wafer can be easily obtained by the conventional process technology. Further, as the thyristor of the second wafer, a thyristor, a MOS thyristor, and a GTO process which are usually performed can be used as it is.
【０２０３】（第２１の実施形態）図３０は、本発明の
第２１の実施形態に係る第２のウェハの形成方法を示す
工程断面図である。(Twenty-First Embodiment) FIG. 30 is a process sectional view showing a method for forming a second wafer according to a twenty-first embodiment of the present invention.
【０２０４】まず、図３０（ａ）に示すように、高抵抗
のｎ型半導体基板３３２を用い、次いで図３０（ｂ）に
示すように、ｎ型半導体基板３３２にｎ型不純物３３０
ａ，３３０ｂをイオン注入した後、アニール処理により
ｎ型不純物３３０ａ，３３０ｂを活性化・拡散すること
により、図２９（ｃ）に示すように、ＭＯＳＦＥＴの高
濃度のｎ型ドレイン層３０２とツェナダイオードの高濃
度のｎ型カソード層３０３を形成する。First, as shown in FIG. 30A, a high-resistance n-type semiconductor substrate 332 is used, and then, as shown in FIG.
After ion implantation of a and 330b, the n-type impurities 330a and 330b are activated and diffused by an annealing process, so that a high-concentration n-type drain layer 302 of the MOSFET and a Zener diode are formed as shown in FIG. To form a high concentration n-type cathode layer 303.
【０２０５】このようにｎ型ドレイン層３０２、ｎ型カ
ソード層３０３を基板両面から形成する理由は、第２０
の実施形態のｐ型分離層３０１のそれと同じである。The reason why the n-type drain layer 302 and the n-type cathode layer 303 are formed from both sides of the substrate is as follows.
This is the same as that of the p-type isolation layer 301 of the embodiment.
【０２０６】ここでは、残った高低抗のｎ型半導体基板
３３２が分離層の役割を果たしているが、これでは不十
分の場合には、図３０（ｄ）に示すようにｐ型分離層３
０１を形成してもよい。これ以降の工程は、第２０の実
施形態のそれと同じである。 （第２２の実施形態）図３１は、本発明の第２２の実施
形態に係る第２のウェハの形成方法を示す工程断面図で
ある。Here, the remaining high-resistance n-type semiconductor substrate 332 plays the role of an isolation layer, but if this is not sufficient, as shown in FIG.
01 may be formed. Subsequent steps are the same as those of the twentieth embodiment. (22nd Embodiment) FIG. 31 is a process sectional view showing a method for forming a second wafer according to a 22nd embodiment of the present invention.
【０２０７】まず、図３１（ａ）に示すように、図３０
（ｄ）に示した基板と、表面にｐ型アノード層３０５と
しての高濃度のｐ型拡散層が形成された他の基板とを接
着する。次に図３１（ｂ）に示すように、他の基板の表
面を研磨してｐ型アノード層３０５の表面を露出させ
る。最後に、図２９（ｆ）、図２９（ｇ）と同様の工程
により、図３１（ｃ）に示す第１のウェハが完成する。First, as shown in FIG.
The substrate shown in (d) is bonded to another substrate having a high-concentration p-type diffusion layer as a p-type anode layer 305 formed on the surface. Next, as shown in FIG. 31B, the surface of another substrate is polished to expose the surface of the p-type anode layer 305. Finally, the first wafer shown in FIG. 31 (c) is completed by the same steps as in FIGS. 29 (f) and 29 (g).
【０２０８】本実施形態のように、第１のウェハを二つ
の基板を互いに接着することにより形成する場合には、
あらかじめ様々な拡散層を各基板に形成できる利点があ
る。 （第２３の実施態様）図３５は、本発明の第２３の実施
態様に係る絶縁ゲート型ターンオフサイリスタの素子構
造を示す断面図である。When the first wafer is formed by bonding two substrates to each other as in the present embodiment,
There is an advantage that various diffusion layers can be formed on each substrate in advance. (Twenty-third Embodiment) FIG. 35 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a twenty-third embodiment of the present invention.
【０２０９】図中、４０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層４０１の表面にはｐ型ベー
ス層４０２が選択的に形成されている。このｐ型ベース
層４０２の表面には高濃度のｎ型エミッタ層４０３ａ，
４０３ｂが互いに所定距離離れて形成されており、これ
らｎ型エミッタ層４０３ａ，４０３ｂにはそれぞれカソ
ード電極４０５ａ，４０５ｂが配設されている。In the figure, reference numeral 401 denotes a high-resistance n-type base layer. On the surface of the n-type base layer 401, a p-type base layer 402 is selectively formed. On the surface of the p-type base layer 402, a high-concentration n-type emitter layer 403a,
The n-type emitter layers 403a and 403b are provided with cathode electrodes 405a and 405b, respectively.
【０２１０】ｎ型エミッタ層４０３ｂから所定距離離れ
た位置のｐ型ベース層４０２の表面には高濃度のｎ型ソ
ース層４０７ａが形成されている。このｎ型ソース層４
０７ａとｎ型エミッタ層４０３ｂとの間のｐ型ベース層
４０２上にはゲート絶縁膜４０９を介して第１のターン
オン用ゲート電極４１０が配設されている。すなわち、
ゲート電極４１０、ｎ型エミッタ層４０３ｂ、ｎ型ソー
ス層４０７ａ等によって、領域ＣＨ３をチャネル領域と
する第１のターンオン用ＦＯＳＦＥＴが構成されてい
る。A high-concentration n-type source layer 407a is formed on the surface of p-type base layer 402 at a predetermined distance from n-type emitter layer 403b. This n-type source layer 4
A first turn-on gate electrode 410 is provided on the p-type base layer 402 between the gate electrode 07a and the n-type emitter layer 403b via a gate insulating film 409. That is,
The gate electrode 410, the n-type emitter layer 403b, the n-type source layer 407a, and the like constitute a first turn-on FOSFET having the region CH3 as a channel region.
【０２１１】また、ｎ型ソース層４０７ａから所定距離
離れた位置のｐ型ベース層４０２の表面には高濃度のｎ
型ソース層４０７ｂが形成されている。ｎ型ソース層４
０７ａ，４０７ｂにはそれぞれベース電極４０８ａ，４
０８ｂが配設され、ベース電極４０８ａ，４０８ｂは互
いに電気的に接続されている。そして、ｎ型ソース層４
０７ｂとｎ型ベース層４０１との間のｐ型ベース層４０
２上には、ゲート絶縁膜４１１を介して第２のターンオ
ン用ゲート電極４１２が配設されている。すなわち、ゲ
ート電極４１２、ｎ型ソース層４０７ｂ、ｎ型ベース層
４０１等によって、領域ＣＨ１をチャネル領域とする第
２のターンオン用ＭＯＳＦＥＴが構成されている。The surface of the p-type base layer 402 at a predetermined distance from the n-type source layer 407 a
A mold source layer 407b is formed. n-type source layer 4
07a and 407b respectively have base electrodes 408a and 408b.
08b is provided, and the base electrodes 408a and 408b are electrically connected to each other. Then, the n-type source layer 4
07b and n-type base layer 401 between p-type base layer 40
A second turn-on gate electrode 412 is provided on the gate electrode 2 via a gate insulating film 411. That is, the gate electrode 412, the n-type source layer 407b, the n-type base layer 401, and the like constitute a second turn-on MOSFET having the region CH1 as a channel region.
【０２１２】ここで、第２のターンオン用ゲート電極４
１２は、第１のターンオン用ゲート電極４１０と一体形
成されて電気的に接続され、これらターンオン用ゲート
電極４１０，４１２は同一のターンオン用ゲート入力端
子Ｇ１に接続されている。Here, the second turn-on gate electrode 4
Reference numeral 12 is formed integrally with and electrically connected to the first turn-on gate electrode 410, and these turn-on gate electrodes 410 and 412 are connected to the same turn-on gate input terminal G1.
【０２１３】一方、ｎ型エミッタ層４０３ａおよびｎ型
ソース層４０７ａ，４０７ｂから所定距離離れた位置の
ｐ型ベース層４０２の表面には高濃度のｎ型ドレイン層
４１４が形成されている。このｎ型ドレイン層４１４と
ｎ型エミッタ層４０３ａとの間のｐ型ベース層４０２上
には、ゲート絶縁膜４１６を介してターンオフ用ゲート
電極４１７が配設されている。すなわち、ゲート電極４
１７、ｎ型エミッタ層４０３ａ、ｎ型ドレイン層４１４
等によって、領域ＣＨ２をチャネル領域とするターンオ
フ用ＭＯＳＦＥＴが構成されている。On the other hand, a high-concentration n-type drain layer 414 is formed on the surface of p-type base layer 402 located at a predetermined distance from n-type emitter layer 403a and n-type source layers 407a and 407b. On the p-type base layer 402 between the n-type drain layer 414 and the n-type emitter layer 403a, a turn-off gate electrode 417 is provided via a gate insulating film 416. That is, the gate electrode 4
17, n-type emitter layer 403a, n-type drain layer 414
Thus, a turn-off MOSFET having the region CH2 as a channel region is formed.
【０２１４】また、ｐ型ベース層４０２のｎ型エミッタ
層４０３ａ，４０３ｂおよびｎ型ソース層４０７ａ，４
０７ｂに近接した位置にはベース電極４２１ａ，４１３
ｂが設けられている。具体的には、ｎ型エミッタ層４０
３ａ，４０３ｂ間のｐ型ベース層４０２にはベース電極
４１３ａが接して設けられ、同様に、ｎ型ソース層４０
７ａ，４０７ｂ間のｐ型ベース層４０２にはベース電極
４１３ｂが接して設けられている。Further, n-type emitter layers 403a and 403b of p-type base layer 402 and n-type source layers 407a and 407a
Base electrodes 421a and 413
b is provided. Specifically, the n-type emitter layer 40
A base electrode 413a is provided in contact with the p-type base layer 402 between the base layers 3a and 403b.
A base electrode 413b is provided in contact with the p-type base layer 402 between 7a and 407b.
【０２１５】また、ｎ型ドレイン層４１４にはドレイン
電極４１５がｐ型ベース層４０２にも同時に接するよう
に配設されている。ここで、ドレイン電極４１５は、ベ
ース電極４１３ａ，４１３ｂと一体形成されてベース電
極４１３ａ，４１３ｂと電気的に接続されている。Further, a drain electrode 415 is disposed on the n-type drain layer 414 so as to be in contact with the p-type base layer 402 at the same time. Here, the drain electrode 415 is formed integrally with the base electrodes 413a and 413b and is electrically connected to the base electrodes 413a and 413b.
【０２１６】一方、ｎ型ベース層４０１の裏面には、高
濃度のｐ型エミッタ層４０４が形成されており、このｐ
型エミッタ層４０４にはアノード電極４０６が配設され
ている。On the other hand, on the back surface of the n-type base layer 401, a high-concentration p-type emitter layer 404 is formed.
An anode electrode 406 is provided on the mold emitter layer 404.
【０２１７】なお、ｎ型ベース層４０１に直接接するｐ
型エミッタ層４０４を形成する代わりに、ｎ型ベース層
４０１とｐ型エミッタ層４０４との間にｎ型バッファ層
を設け、ｎ型ベース層４０１に間接的に接するｐ型エミ
ッタ層４０４を形成しても良い。Note that the p-type layer directly in contact with the n-type base layer 401
Instead of forming the n-type emitter layer 404, an n-type buffer layer is provided between the n-type base layer 401 and the p-type emitter layer 404, and the p-type emitter layer 404 indirectly contacting the n-type base layer 401 is formed. May be.
【０２１８】この実施態様の絶縁ゲート型サイリスタ
は、図３６に示すようなタイムチャートに従ったゲート
駆動法によりスイッチング動作させることができる。The insulated gate thyristor of this embodiment can be switched by a gate driving method according to a time chart as shown in FIG.
【０２１９】すなわち、ターンオン時には、ターンオフ
用ゲート電極４１７にカソードに対して零または負の電
圧を印加し、ターンオン用ゲート電極４１０，４１２に
カソードに対して正の電圧を印加する。That is, at the time of turn-on, a zero or negative voltage is applied to the cathode to the turn-off gate electrode 417, and a positive voltage is applied to the cathode to the turn-on gate electrodes 410 and 412.
【０２２０】この結果、ｎ型エミッタ層４０３ｂからゲ
ート電極４１０下のｎチャネルＣＨ３、ｎ型ソース層４
０７ａ、電極４０８ａ，４０８ｂ、ｎ型ソース層４０７
ｂ、ゲート電極４１２下のｎチャネルＣＨ１を介してｎ
型ベース層４０１に電子が注入されるとともに、この電
子の注入量に見合った正孔がｐ型エミッタ層４０４から
ｎ型ベース層４０１に注入されて、サイリスタがターン
オンする。As a result, from the n-type emitter layer 403b to the n-channel CH3 under the gate electrode 410 and the n-type source layer 4
07a, electrodes 408a and 408b, n-type source layer 407
b, n via the n-channel CH1 below the gate electrode 412
Electrons are injected into the base layer 401, and holes corresponding to the amount of injected electrons are injected from the p-type emitter layer 404 into the n-type base layer 401, turning on the thyristor.
【０２２１】一方、ターンオフ時には、まず、ターンオ
ン用ＭＯＳＦＥＴをオン状態にするために、ターンオン
用ゲート電極４１０，４１２にカソードに対して正の電
圧を印加した後、一定時間（Δｔ１）後にターンオフ用
ゲート電極４１７にカソードに対して正の電圧を印加す
る。On the other hand, at the time of turn-off, first, in order to turn on the turn-on MOSFET, a positive voltage is applied to the cathodes to the turn-on gate electrodes 410 and 412, and after a certain time (Δt1), the turn-off gate is turned off. A positive voltage is applied to the electrode 417 with respect to the cathode.
【０２２２】なお、ターンオン用ゲート電極４１０，４
１２は、ターンオンからターンオフまでの間ずっと正の
電圧を印加しておいても良く、ターンオフ用ゲート電極
４１７は、オフ期間の間ずっと正の電圧を印加しておい
ても良い。The turn-on gate electrodes 410 and 4
12, a positive voltage may be applied from the turn-on to the turn-off, and a positive voltage may be applied to the turn-off gate electrode 417 during the off-period.
【０２２３】図３５には、ターンオン用ゲート電極４１
０，４１２に正の電圧を印加してターンオン用ＭＯＳＦ
ＥＴをオン状態にしたときの電子電流が実線で、また、
ターンオフ用ゲート電極４１７に正の電圧を印加してタ
ーンオフ用ＭＯＳＦＥＴをオン状態にしたときの正孔電
流のバイパス経路が破線で示されている。FIG. 35 shows a gate electrode 41 for turn-on.
A positive voltage is applied to 0,412 to turn on MOSF
The electron current when the ET is turned on is a solid line, and
A broken line indicates a hole current bypass path when a positive voltage is applied to the turn-off gate electrode 417 to turn on the turn-off MOSFET.
【０２２４】正孔電流は、ｎ型ソース層４０８ａ，４０
８ｂのすぐ近くでベース電極４１３ｂに吸い出され、ド
レイン電極４１５、ｎ型ドレイン層４１４、ターンオフ
用ゲート電極４１７下のｎチャネルＣＨ２、ｎ型エミッ
タ層４０３ａを通り素子外へ排出される。The hole current depends on the n-type source layers 408a and 408a.
Immediately in the vicinity of 8b, it is sucked out to the base electrode 413b, and is discharged out of the device through the drain electrode 415, the n-type drain layer 414, the n-channel CH2 below the turn-off gate electrode 417, and the n-type emitter layer 403a.
【０２２５】このような電流の経路はＩＧＢＴのそれと
同じであり、トランジスタ状態である。それゆえ、ター
ンオフ用ゲート電極４１７にカソードに対して正の電圧
を印加した後、一定時間後（Δｔ２後）に、ターンオン
用ゲート電極４１０，４１２にカソードに対して零また
は負の電圧を印加して、ターンオン用ＭＯＳＦＥＴをオ
フ状態にすると、電子の注入が停止して素子はオフす
る。The path of such a current is the same as that of the IGBT and is in a transistor state. Therefore, after a positive voltage is applied to the cathode to the turn-off gate electrode 417, zero or a negative voltage is applied to the cathode to the turn-on gate electrodes 410 and 412 after a certain time (after Δt2). When the turn-on MOSFET is turned off, the injection of electrons is stopped and the device is turned off.
【０２２６】ここで、本実施態様では、正孔電流は上述
したバイパス経路で素子外に排出されるので、従来に比
べて、ターンオフ時の正孔電流のバイパス経路における
ｐ型ベース層４０２の横方向抵抗が低減される。これに
より、バイパスされる正孔電流による電位降下が従来に
比べて小さくなり、高いターンオフ能力が得られる。ま
た、ターンオフに際して一時的にターンオン用ＭＯＳＦ
ＥＴがオン状態にされるため、電子電流が均一に流れ、
従来の絶縁ゲート型ターンオフサイリスタにおけるター
ンオフの場合とは異なり、電子電流の導通経路の縮小に
よるターンオフ電流の低下は生じない。In this embodiment, since the hole current is discharged out of the device through the above-mentioned bypass path, the hole current is turned off by the side of the p-type base layer 402 in the hole current bypass path at the time of turn-off. Directional resistance is reduced. As a result, the potential drop due to the hole current that is bypassed is reduced as compared with the related art, and a high turn-off capability is obtained. Also, at the time of turn-off, the MOSF for turn-on is temporarily
Since the ET is turned on, the electron current flows uniformly,
Unlike the turn-off in the conventional insulated gate type turn-off thyristor, the turn-off current does not decrease due to the reduction of the conduction path of the electron current.
【０２２７】また、本実施態様では、第２のターンオン
用ＭＯＳＦＥＴが、ｎ型エミッタ層４０３ｂとは別のｎ
型ソース層４０７ｂにより構成されている。すなわち、
ターンオフ時にｐ型ベース層４０２内で最も電位が高く
なるｐ型ベース層４０２の横方向拡散部分にはｎ型エミ
ッタ層４０３ａ，４０３ｂが存在しない。また、第１の
ターンオン用ゲート電極４１０と第２のターンオン用ゲ
ート電極４１２との間にベース電極４１３ｂが設けら
れ、ターンオフ時にはこのベース電極４１３ｂから正孔
電流が排出される。この結果、ターンオフ時のＩＧＢＴ
期間において、ｎ型エミッタ層４０３ａ，４０３ｂ直下
のｐ型ベース層４０２は正孔電流のバイパス経路とはな
らない。Further, in the present embodiment, the second turn-on MOSFET is connected to an n-type emitter layer 403b different from the n-type emitter layer 403b.
It is composed of a mold source layer 407b. That is,
The n-type emitter layers 403a and 403b do not exist in the lateral diffusion portion of the p-type base layer 402 where the potential is highest in the p-type base layer 402 at the time of turn-off. Further, a base electrode 413b is provided between the first turn-on gate electrode 410 and the second turn-on gate electrode 412, and a hole current is discharged from the base electrode 413b at the time of turn-off. As a result, the IGBT at turn-off
During this period, the p-type base layer 402 immediately below the n-type emitter layers 403a and 403b does not serve as a hole current bypass path.
【０２２８】したがって、たとえターンオフ時に正孔電
流によりｐ型ベース層４０２の横方向拡散部分の電位が
ｎ型エミッタ層４０３ａ，４０３ｂとｐ型ベース層４０
２との間のビルトイン電圧以上になっても、ｎ型エミッ
タ層４０３ａ，４０３ｂからの電子注入は生じないの
で、ターンオフ特性が大幅に改善される。Therefore, even when the transistor is turned off, the potential of the laterally diffused portion of the p-type base layer 402 is increased by the hole current at the time of turn-off.
Even when the voltage exceeds the built-in voltage between 2 and 3, no electron injection from the n-type emitter layers 403a and 403b occurs, so that the turn-off characteristic is greatly improved.
【０２２９】なお、本実施態様の駆動方法の場合、オン
期間あるいはＩＧＢＴ期間において、ｎ型ソース層４０
７ａ，４０７ｂ、ｐ型ベース層４０２、ｎ型ベース層４
０１およびｐ型エミッタ層４０４からなる寄生サイリス
タがラッチアップする可能性がある。In the case of the driving method according to the present embodiment, the n-type source layer 40 during the ON period or the IGBT period is used.
7a, 407b, p-type base layer 402, n-type base layer 4
There is a possibility that a parasitic thyristor comprising the P. 01 and the p-type emitter layer 404 may latch up.
【０２３０】しかし、寄生サイリスタがラッチアップし
たとしても、ターンオフの際に第１、第２のターンオン
用ＭＯＳＦＥＴがオフ状態になるので、ｎ型ソース層４
０７ａ，４０７ｂは電気的に開放状態となり、ラッチア
ップは解ける。したがって、電子注入が停止し、主サイ
リスタは確実にターンオフする。However, even if the parasitic thyristor is latched up, the first and second turn-on MOSFETs are turned off at the time of turn-off, so that the n-type source layer 4 is turned off.
07a and 407b are electrically opened, and the latch-up is released. Therefore, electron injection is stopped, and the main thyristor is reliably turned off.
【０２３１】図３７に、本実施態様の絶縁ゲート型ター
ンオフサイリスタの等価回路を示しておく．主サイリス
タＴｈｙ１のｎ型エミッタとｐ型ベースと間にターンオ
フ用ＭＯＳＦＥＴが挿入され、ｎ型エミッタとｐ型ベー
スとの間に２つの直列接続されたターンオン用ＭＯＳＦ
ＥＴが挿入されている。ｎ型ソース、ｐ型ベース、ｎ型
ベースおよびｐ型エミッタからなる寄生サイリスタＴｈ
ｙ２は、ターンオン用ＭＯＳＦＥＴと直列接続されてお
り、ターンオフ時はこのターンオフ用ＭＯＳＦＥＴをオ
フすることにより、確実にターンオフする。FIG. 37 shows an equivalent circuit of the insulated gate type turn-off thyristor of this embodiment. A turn-off MOSFET is inserted between the n-type emitter and the p-type base of the main thyristor Thy1, and two series-connected turn-on MOSFETs are connected between the n-type emitter and the p-type base.
ET is inserted. Parasitic thyristor Th composed of n-type source, p-type base, n-type base and p-type emitter
y2 is connected in series with the turn-on MOSFET, and at the time of turn-off, the turn-off MOSFET is turned off so as to be surely turned off.
【０２３２】（第２４の実施態様）図３８は、本発明の
第２４の実施態様に係る絶縁ゲート型ターンオフサイリ
スタの平面図である。また、図３９および図４０はそれ
ぞれ図３８のＡ−Ａ′およびＢ−Ｂ′断面図である。(Twenty-fourth Embodiment) FIG. 38 is a plan view of an insulated gate type turn-off thyristor according to a twenty-fourth embodiment of the present invention. FIGS. 39 and 40 are sectional views taken along lines AA 'and BB' of FIG. 38, respectively.
【０２３３】本実施態様では、ｎ型エミッタ層４０３が
矩形状に分割配置され、その１組の対辺に沿って第１の
ターンオン用ゲート電極４１０とターンオフ用ゲート電
極４１７が設けられる。そして、ｎ型エミッタ層４０３
およびｎ型ソース層４０７を挟むように、ベース電極４
１３が形成されている。In this embodiment, the n-type emitter layer 403 is divided and arranged in a rectangular shape, and a first turn-on gate electrode 410 and a turn-off gate electrode 417 are provided along a pair of opposite sides. Then, the n-type emitter layer 403
And base electrode 4 so as to sandwich n-type source layer 407.
13 are formed.
【０２３４】したがって、本実施態様によれば、ｎ型エ
ミッタ層４０３とｎ型ソース層４０７の両側から正孔が
排出されるため、バイパス抵抗が低減されて、より高い
ターンオフ能力が得られる。Therefore, according to this embodiment, holes are discharged from both sides of the n-type emitter layer 403 and the n-type source layer 407, so that the bypass resistance is reduced and a higher turn-off capability can be obtained.
【０２３５】また、実施態様では、ｎ型ソース層４０７
の幅Ｌ１がｎ型エミッタ層４０３の幅Ｌ２以下に設定さ
れている。このため、ターンオフ時にターンオン用ＭＯ
ＳＦＥＴを一定期間オン状態にして電子電流を流す場合
でも、ｎ型ソース層１０７、ｐ型ベース層４０２、ｎ型
ベース層４０１およびｐ型エミッタ層４０４からなる寄
生サイリスタのラッチアップを防止できる。また、ｎ型
ソース層４０７の幅Ｌ２を小さくすることにより、集積
化が有利になる。In the embodiment, the n-type source layer 407
Is set to be equal to or less than the width L2 of the n-type emitter layer 403.
Have been. Therefore, turn-on MO at turn-off
Even when the SFET a period of time on state electrons flow current, preferred that an n-type source layer 107, p-type base layer 402, n-type base layer 401 and the p-type emitter layer 404
Latch-up of the raw thyristor can be prevented. Further, by reducing the width L2 of the n-type source layer 407 , integration becomes advantageous.
【０２３６】（第２５の実施形態） 図４１は、本発明の第２５の実施態様に係る絶縁ゲート
型ターンオフサイリスタの平面図である。また、図４２
および図４３はそれぞれ図４１のＡ−Ａ’およびＢ−
Ｂ’断面図である。(Twenty-Fifth Embodiment) FIG. 41 is a plan view of an insulated gate turn-off thyristor according to a twenty-fifth embodiment of the present invention. FIG.
And Figure 43 is A-A 'and, respectively, of FIG 41 B-
It is B 'sectional drawing.
【０２３７】本実施態様の絶縁ゲート型ターンオフサイ
リスタが第２４の実施態様のそれと異なる点は、第２４
の実施態様ではＭＯＳＦＥＴとして利用されていなかっ
た領域にもＭＯＳＦＥＴを形成し、ＭＯＳＦＥＴのチャ
ネル幅を十分大きくしたことにある。したがって、本実
施態様によれば、正孔電流のバイパス経路の抵抗がさら
に低減され、より高いターンオフ能力が得られる。The insulated gate type turn-off thyristor of this embodiment is different from that of the twenty-fourth embodiment in that
In the embodiment, the MOSFET is formed also in a region not used as a MOSFET, and the channel width of the MOSFET is made sufficiently large. Therefore, according to the present embodiment, the resistance of the hole current bypass path is further reduced, and higher turn-off capability is obtained.
【０２３８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、第１導
電型をｎ型、第２導電型をｐ型とした場合の実施形態で
あるが、第１導電型をｐ型、第２導電型をｎ型としても
良い。Note that the present invention is not limited to the above embodiment. For example, in the above embodiment, the first conductivity type is n-type, and the second conductivity type is p-type. However, the first conductivity type may be p-type, and the second conductivity type may be n-type. .
【０２３９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。In addition, various modifications can be made without departing from the spirit of the present invention.
【０２４０】[0240]
【発明の効果】以上詳述したように本発明（請求項１）
によれば、ターンオフ時の第１極性キャリアのバイパス
経路の抵抗を低減でき、さらに、ターンオフ時に第１導
電型エミッタ層からの第２極性キャリアの注入を抑制で
きるので、ターンオフ特性を大幅に改善できるようにな
る。As described in detail above, the present invention (claim 1)
According to the method, the resistance of the bypass path of the first polarity carrier at the time of turn-off can be reduced, and the injection of the second polarity carrier from the first conductivity type emitter layer can be suppressed at the time of turn-off, so that the turn-off characteristic can be significantly improved. Become like
【０２４１】また、本発明（請求項２）によれば、上部
に第１導電型エミッタ層が存在しない第２導電型ベース
層を介して第２極性キャリアを排出できるので、第２極
性キャリアと第２導電型ベース層との電圧降下が第１導
電型エミッタ層と第２導電型ベース層との間のビルトイ
ン電圧以上になり、第１導電型エミッタ層からの第２極
性キャリアの注入が止まらなくなるという問題が生じな
いので、ターンオフ特性を改善できるようになる。Further, according to the present invention (claim 2), the second polarity carrier can be discharged through the second conductivity type base layer on which the first conductivity type emitter layer does not exist. The voltage drop between the second conductive type base layer and the built-in voltage between the first conductive type emitter layer and the second conductive type base layer becomes higher than the first conductive type emitter layer. Since the problem of disappearance does not occur, the turn-off characteristics can be improved.
【０２４２】また、本発明（請求項３）によれば、サイ
リスタ部とこのサイリスタ部に流す電流（主電流）を制
御する電流制御部とがそれぞれ別々のウェハに形成され
ているので、ターンオフ特性やターンオン特性を改善で
きるようになる。Further, according to the present invention (claim 3), the thyristor portion and the current control portion for controlling the current (main current) flowing through the thyristor portion are formed on separate wafers, respectively, so that the turn-off characteristics are reduced. And turn-on characteristics can be improved.
【０２４３】また、本発明（請求項４、５）によれば、
ターンオフ時の第１極性キャリアのバイパス経路の抵抗
を低減できるので、ターンオフ特性を大幅に改善できる
ようになる。According to the present invention (claims 4 and 5),
Since the resistance of the bypass path of the first polarity carrier at the time of turn-off can be reduced, the turn-off characteristic can be greatly improved.
【０２４４】また、本発明（請求項６）によれば、ター
ンオフ時にターンオン用ＭＯＳＦＥＴをオン状態にして
第２極性キャリアの電流を流しているので、第２極性キ
ャリアの電流の導通領域の減少による第２極性キャリア
の電流集中現象を防止できるようになる。According to the present invention (claim 6), the turn-on MOSFET is turned on at the time of turn-off, and the current of the second polarity carrier flows, so that the conduction region of the current of the second polarity carrier is reduced. The current concentration phenomenon of the second polarity carrier can be prevented.
【図１】本発明の第１の実施形態に係る絶縁ゲート型タ
ーンオフサイリスタの素子構造を示す断面図FIG. 1 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a first embodiment of the present invention.
【図２】図１の絶縁ゲート型ターンオフサイリスタのゲ
ート駆動方法を示すタイムチャートFIG. 2 is a time chart showing a gate driving method of the insulated gate type turn-off thyristor of FIG. 1;
【図３】図１の絶縁ゲート型ターンオフサイリスタの他
のゲート駆動方法を示すタイムチャートFIG. 3 is a time chart showing another gate driving method of the insulated gate type turn-off thyristor of FIG. 1;
【図４】図１の絶縁ゲート型ターンオフサイリスタの等
価回路図4 is an equivalent circuit diagram of the insulated gate type turn-off thyristor of FIG.
【図５】本発明の第２の実施形態の絶縁ゲート型ターン
オフサイリスタの素子構造を示す断面図FIG. 5 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a second embodiment of the present invention;
【図６】本発明の第３の実施形態の絶縁ゲート型ターン
オフサイリスタの素子構造を示す断面図FIG. 6 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a third embodiment of the present invention.
【図７】本発明の第４の実施形態の絶縁ゲート型ターン
オフサイリスタの素子構造を示す断面図FIG. 7 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a fourth embodiment of the present invention.
【図８】本発明の第５実施形態の絶縁ゲート型ターンオ
フサイリスタの素子構造を示す断面図FIG. 8 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a fifth embodiment of the present invention.
【図９】本発明の第６の実施形態の絶縁ゲート型ターン
オフサイリスタの素子構造を示す断面図FIG. 9 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a sixth embodiment of the present invention.
【図１０】本発明の第７の実施形態の絶縁ゲート型ター
ンオフサイリスタの素子構造を示す断面図FIG. 10 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a seventh embodiment of the present invention.
【図１１】本発明の第８の実施形態の絶縁ゲート型ター
ンオフサイリスタの素子構造を示す断面図FIG. 11 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to an eighth embodiment of the present invention.
【図１２】本発明の第９の実施形態の絶縁ゲート型ター
ンオフサイリスタの素子構造を示す断面図FIG. 12 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a ninth embodiment of the present invention;
【図１３】図１１、図１２の絶縁ゲート型ターンオフサ
イリスタのゲート駆動方法を示すタイムチャートFIG. 13 is a time chart showing a gate driving method of the insulated gate type turn-off thyristor of FIGS. 11 and 12;
【図１４】図１１、図１２の絶縁ゲート型ターンオフサ
イリスタの等価回路FIG. 14 is an equivalent circuit of the insulated gate type turn-off thyristor of FIGS. 11 and 12;
【図１５】本発明の第１０の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す断面図FIG. 15 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a tenth embodiment of the present invention.
【図１６】本発明の第１１の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す断面図FIG. 16 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to an eleventh embodiment of the present invention.
【図１７】本発明の第１２の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す平面図FIG. 17 is a plan view showing the element structure of an insulated gate turn-off thyristor according to a twelfth embodiment of the present invention.
【図１８】図１７の絶縁ゲート型ターンオフサイリスタ
のＡ−Ａ´断面図18 is a sectional view of the insulated gate type turn-off thyristor of FIG. 17 taken along the line AA ';
【図１９】図１７の絶縁ゲート型ターンオフサイリスタ
のＢ−Ｂ´断面図19 is a sectional view of the insulated gate type turn-off thyristor of FIG. 17 taken along the line BB ';
【図２０】本発明の第１３の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す平面図FIG. 20 is a plan view showing the element structure of an insulated gate turn-off thyristor according to a thirteenth embodiment of the present invention;
【図２１】図２０の絶縁ゲート型ターンオフサイリスタ
のＣ−Ｃ´断面図21 is a cross-sectional view of the insulated gate type turn-off thyristor of FIG. 20, taken along the line CC '.
【図２２】本発明の第１４の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す平面図FIG. 22 is a plan view showing the element structure of an insulated gate turn-off thyristor according to a fourteenth embodiment of the present invention.
【図２３】本発明の第１５の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す断面図FIG. 23 is a sectional view showing an element structure of an insulated gate type turn-off thyristor according to a fifteenth embodiment of the present invention;
【図２４】本発明の第１６の実施形態に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す断面図FIG. 24 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a sixteenth embodiment of the present invention;
【図２５】本発明の第１７の実施形態に係る絶縁ゲート
型電力用半導体素子の構造を示す断面図FIG. 25 is a sectional view showing the structure of an insulated gate power semiconductor device according to a seventeenth embodiment of the present invention;
【図２６】第１のウェハ、第２のウェハの平面図FIG. 26 is a plan view of a first wafer and a second wafer.
【図２７】本発明の第１８の実施形態に係る絶縁ゲート
型電力用半導体素子の構造を示す断面図FIG. 27 is a sectional view showing the structure of an insulated gate power semiconductor device according to an eighteenth embodiment of the present invention;
【図２８】本発明の第１９の実施形態に係る絶縁ゲート
型電力用半導体素子の要部構造を示す断面図FIG. 28 is a sectional view showing an essential structure of an insulated gate power semiconductor device according to a nineteenth embodiment of the present invention;
【図２９】本発明の第２０の実施形態に係る第２のウェ
ハの形成方法を示す工程断面図FIG. 29 is a process cross-sectional view showing the method for forming the second wafer according to the twentieth embodiment of the present invention;
【図３０】本発明の第２１の実施形態に係る第２のウェ
ハの形成方法を示す工程断面図FIG. 30 is a process sectional view showing the method of forming the second wafer according to the twenty-first embodiment of the present invention;
【図３１】本発明の第２２の実施形態に係る第２のウェ
ハの形成方法を示す工程断面図FIG. 31 is a process cross-sectional view showing the method for forming the second wafer according to the twenty-second embodiment of the present invention;
【図３２】従来の絶縁ゲート型ターンオフサイリスタの
素子構造を示す断面図FIG. 32 is a sectional view showing the element structure of a conventional insulated gate type turn-off thyristor.
【図３３】従来の他の絶縁ゲート型ターンオフサイリス
タの素子構造を示す断面図FIG. 33 is a sectional view showing the element structure of another conventional insulated gate turn-off thyristor.
【図３４】従来の他の絶縁ゲート型ターンオフサイリス
タの素子構造を示す断面図FIG. 34 is a sectional view showing the element structure of another conventional insulated gate type turn-off thyristor.
【図３５】本発明の第２３の実施態様に係る絶縁ゲート
型ターンオフサイリスタの素子構造を示す断面図FIG. 35 is a sectional view showing an element structure of an insulated gate turn-off thyristor according to a twenty-third embodiment of the present invention;
【図３６】図３５絶縁ゲート型ターンオフサイリスタの
ゲート駆動方法を示すタイムチャートFIG. 36 is a time chart showing a gate driving method of the insulated gate type turn-off thyristor;
【図３７】図３５絶縁ゲート型ターンオフサイリスタの
等価回路FIG. 37 is an equivalent circuit of an insulated gate type turn-off thyristor.
【図３８】本発明の第２４の実施態様に係る絶縁ゲート
型ターンオフサイリスタの平面図FIG. 38 is a plan view of an insulated gate turn-off thyristor according to a twenty-fourth embodiment of the present invention.
【図３９】図３８の絶縁ゲート型ターンオフサイリスタ
のＡ−Ａ´断面図39 is a sectional view of the insulated gate type turn-off thyristor taken along line AA ′ of FIG. 38;
【図４０】図３８の絶縁ゲート型ターンオフサイリスタ
のＢ−Ｂ´断面図40 is a sectional view of the insulated gate type turn-off thyristor of FIG. 38 taken along line BB ′.
【図４１】本発明の第２５の実施態様に係る絶縁ゲート
型ターンオフサイリスタの平面図FIG. 41 is a plan view of an insulated gate turn-off thyristor according to a twenty-fifth embodiment of the present invention.
【図４２】図４１の絶縁ゲート型ターンオフサイリスタ
のＡ−Ａ´断面図FIG. 42 is a sectional view of the insulated gate type turn-off thyristor taken along the line AA ′ of FIG. 41;
【図４３】図４１の絶縁ゲート型ターンオフサイリスタ
のＢ−Ｂ´断面図43 is a sectional view of the insulated gate type turn-off thyristor of FIG. 41, taken along the line BB '.
１０１…ｎ型ベース層（第１導電型ベース層）、１０２
…第１のｐ型ベース層（第１の第２導電型ベース層）、
１０３…ｎ型エミッタ層（第１導電型エミッタ層）、１
０４…ｐ型エミッタ層（第２導電型エミッタ層）、１０
５…カソード電極（第２の主電極）、１０６…アノード
電極（第１の主電極）、１０７…ｎ型半導体層（第１導
電型層）、１０８…ベース電極、１０９…ゲート絶縁
膜、１１０…ターンオフ用ゲート電極、１１１…ゲート
絶縁膜、１１２…ターンオン用ゲート電極、１１３…第
２のｐ型ベース層（第２の第２導電型ベース層）、１１
４…ｎ型ドレイン層（第１導電型ドレイン層）、１１５
…ドレイン電極、１１６…ｎ型ソース層（第１導電型ソ
ース層）、１１７…ソース電極 ２０３…ｎ型ベース層（第１導電型ベース層）、２０４
…ｐ型ベース層（第２導電型ベース層）、２０６…ｐ型
エミッタ層（第２導電型エミッタ層）、２０７…ｎ型エ
ミッタ層（第１導電型エミッタ層）、２１０…アノード
電極（第１の主電極）、２１１…カソード電極（第２の
主電極）、２１３…ベース電極、２１４…ターンオン用
ゲート電極、２１６…ゲート絶縁膜、２１７…ターンオ
ンゲート電極、２１８…コンタクトホール、２１８´…
コンタクトホール、２１９…ｐ型ウエル層 ３００…カソード電極（第２の主電極）、３０１…ｐ型
分離層、３０２…ｎ型ドレイン層（第１導電型ドレイン
層）、３０３…ｎ型カソード層（第１導電型カソード
層）、３０４…ｐ型ウェル層、３０５…ｐ型アノード層
（第２導電型アノード層）、３０６…ｎ型半導体層、３
０７…ｎ型ソース層（第１導電型ソース層）、３０８…
ゲート電極、３０９…ゲート絶縁膜、３１０…カソード
接続電極、３１１…ドレイン電極、３１２…ベース接続
電極、３１３…ｐ型エミッタ層（第２導電型エミッタ
層）、３１４…ｎ型ベース層（第１導電型ベース層）、
３１５…ｐ型ベース層（第２導電型ベース層）、３１６
…ｎ型エミッタ層（第１導電型ベース層）、３１７…ゲ
ート電極、３１８…アノード電極（第１の主電極）、３
１９…ベース電極、３２０…エミッタ電極 ４０１…ｎ型ベース層（第１導電型ベース層）、４０２
…ｐ型ベース層（第２導電型ベース層）、４０３ａ，４
０３ｂ…ｎ型エミッタ層（第１導電型エミッタ層）、４
０５ａ，４０５ｂ…カソード電極（第２の主電極）、４
０６…アノード電極（第１の主電極）、４０７ａ，４０
７ｂ…ｎ型ソース層（第１導電型ソース層）、４０８
ａ，４０８…ベース電極、４０９…ゲート絶縁膜、４１
０…第１のターンオン用ゲート電極、４１１…ゲート絶
縁膜、４１２…第２のターンオン用ゲート電極、４１３
ａ，４１３ｂ…ベース電極、４１４…ｎ型ドレイン層
（第１導電型ドレイン層）、４１５…ドレイン電極、４
１６…ゲート絶縁膜、４１７…ターンオフ用ゲート電極101 ... n-type base layer (first conductivity type base layer), 102
... first p-type base layer (first second conductivity type base layer),
103 ... n-type emitter layer (first conductivity type emitter layer), 1
04 ... p-type emitter layer (second conductivity type emitter layer), 10
5: cathode electrode (second main electrode), 106: anode electrode (first main electrode), 107: n-type semiconductor layer (first conductivity type layer), 108: base electrode, 109: gate insulating film, 110 ... Turn-off gate electrode, 111 gate insulating film, 112 turn-on gate electrode, 113 second p-type base layer (second second conductivity type base layer), 11
4. n-type drain layer (first conductivity type drain layer), 115
... drain electrode, 116 ... n-type source layer (first conductivity type source layer), 117 ... source electrode 203 ... n-type base layer (first conductivity type base layer), 204
... p-type base layer (second conductivity type base layer), 206 ... p-type emitter layer (second conductivity type emitter layer), 207 ... n-type emitter layer (first conductivity type emitter layer), 210 ... anode electrode (first 1, a cathode electrode (second main electrode), 213, a base electrode, 214, a turn-on gate electrode, 216, a gate insulating film, 217, a turn-on gate electrode, 218, a contact hole, 218 ', and the like.
Contact holes, 219: p-type well layer 300: cathode electrode (second main electrode), 301: p-type separation layer, 302: n-type drain layer (first conductivity type drain layer), 303: n-type cathode layer ( A first conductivity type cathode layer), 304 a p-type well layer, 305 a p-type anode layer (a second conductivity type anode layer), 306 a n-type semiconductor layer,
07 ... n-type source layer (first conductivity type source layer), 308 ...
Gate electrode, 309 gate insulating film, 310 cathode connection electrode, 311 drain electrode, 312 base connection electrode, 313 p-type emitter layer (second conductivity type emitter layer), 314 ... n-type base layer (first Conductive type base layer),
315... P-type base layer (second conductivity type base layer) 316
... n-type emitter layer (first conductivity type base layer), 317 ... gate electrode, 318 ... anode electrode (first main electrode), 3
19 base electrode, 320 emitter electrode 401 n-type base layer (first conductivity type base layer), 402
... p-type base layer (second conductivity type base layer), 403a, 4
03b... N-type emitter layer (first conductivity type emitter layer), 4
05a, 405b: cathode electrode (second main electrode), 4
06 ... Anode electrode (first main electrode), 407a, 40
7b... N-type source layer (source layer of first conductivity type), 408
a, 408: Base electrode, 409: Gate insulating film, 41
0: first turn-on gate electrode, 411: gate insulating film, 412: second turn-on gate electrode, 413
a, 413b: base electrode; 414, n-type drain layer (first conductivity type drain layer); 415, drain electrode;
16 gate insulating film, 417 gate electrode for turn-off
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 和也 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平４−196359（ＪＰ，Ａ) 特開 平５−21783（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 平７−99306（ＪＰ，Ａ) 特開 平８−250709（ＪＰ，Ａ) 特開 平８−88348（ＪＰ，Ａ) 特開 平６−125078（ＪＰ，Ａ) 特開 平５−335554（ＪＰ，Ａ) 特開 平５−235332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/78 652 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Kazuya Nakayama 1 Ritsumeikan Center, Komukai Toshiba-cho, Kawasaki City, Kanagawa Prefecture (56) References JP-A-4-196359 (JP, A) JP-A-5-21783 (JP, A) JP-A-62-76557 (JP, A) JP-A-7-99306 (JP, A) JP-A 8-250709 (JP, A) JP-A 8-88348 (JP, A) JP-A-6-125078 (JP, A) JP-A-5-335554 (JP, A) JP-A 5-235332 (JP, A) (58) Fields investigated (Int. Cl. 7) , DB name) H01L 29/749 H01L 29/78 652
Claims (6)
する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に選択的に形成された第１および第２の第
２導電型ベース層と、 この第１の第２導電型ベース層の表面に選択的に形成さ
れた第１導電型エミッタ層と、 前記第１の第２導電型ベース層の表面に前記第１導電型
エミッタ層から離れて形成された第１導電型層と、 前記第２の第２導電型ベース層の表面に選択的に形成さ
れた第１導電型ソース層と、 前記第２の第２導電型ベース層の表面に前記第１導電型
ソース層から離れて形成された第１導電型ドレイン層
と、 この第１導電型ドレイン層と前記第１導電型ソース層と
の間の前記第２の第２導電型ベース層上にゲート絶縁膜
を介して設けられたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第１導電型層との間の前
記第１の第２導電型ベース層上にゲート絶縁膜を介して
設けられたターンオン用ゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
と、 前記第１導電型エミッタ層に設けられた第２の主電極
と、 前記第１の第２導電型ベース層および前記第１導電型層
に設けられたベース電極と、 前記第１導電型ソース層に設けられ、前記第２の主電極
と電気的に接続されたソース電極と、 前記第１導電型ドレイン層に設けられ、前記ベース電極
と電気的に接続されたドレイン電極とを具備してなるこ
とを特徴とする絶縁ゲート型電力用半導体装置。A first conductive type base layer; a second conductive type emitter layer directly or indirectly in contact with the surface of the first conductive type base layer; and a second conductive type emitter layer opposite to the second conductive type emitter layer. First and second second conductivity type base layers selectively formed on the surface of the one conductivity type base layer; and first conductivity selectively formed on the surface of the first second conductivity type base layer. Emitter layer; a first conductivity type layer formed on the surface of the first second conductivity type base layer away from the first conductivity type emitter layer; and a surface of the second second conductivity type base layer. A first-conductivity-type source layer selectively formed on a first-conductivity-type source layer; The second second conductive type layer between the first conductive type drain layer and the first conductive type source layer. A turn-off gate electrode provided on the source layer via a gate insulating film; and on the first second conductivity type base layer between the first conductivity type base layer and the first conductivity type layer. A turn-on gate electrode provided via a gate insulating film, a first main electrode provided on the second conductivity type emitter layer, and a second main electrode provided on the first conductivity type emitter layer. A base electrode provided on the first second conductivity type base layer and the first conductivity type layer; and a base electrode provided on the first conductivity type source layer and electrically connected to the second main electrode. An insulated gate power semiconductor device comprising: a source electrode; and a drain electrode provided on the first conductivity type drain layer and electrically connected to the base electrode.
する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に選択的に形成された第２導電型ベース層
と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第２導電型ベース層の表面に前記第１導電型エミッ
タ層から離れて形成された第１導電型ソース層と、 この第１導電型ソース層および前記第１導電型エミッタ
層から離れて前記第２導電型ベース層の表面に形成され
た第１導電型ドレイン層と、 この第１導電型ドレイン層と前記第１導電型ソース層と
の間の前記第２導電型ベース層上にゲート絶縁膜を介し
て設けられたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
の間の前記第２導電型ベース層上にゲート絶縁膜を介し
て設けられたターンオン用ゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
と、 前記第１導電型エミッタ層に設けられた第２の主電極
と、 前記第１導電型ソース層に設けられ、前記第２の主電極
と電気的に接続されたソース電極と、 前記第１導電型ドレイン層および前記第２導電型ベース
層に設けられたベース電極とを具備してなり、 前記ターンオン用ゲート電極側の前記第１導電型エミッ
タ層と前記第１導電型ベース層との間の前記第２導電型
ベース層の一部は、前記第１導電型エミッタ層側に向か
って窪んでいることを特徴とする絶縁ゲート型電力用半
導体装置。A first conductive type base layer; a second conductive type emitter layer directly or indirectly in contact with a surface of the first conductive type base layer; A second conductivity type base layer selectively formed on the surface of the one conductivity type base layer; a first conductivity type emitter layer selectively formed on the surface of the second conductivity type base layer; A first conductivity type source layer formed on the surface of the mold base layer at a distance from the first conductivity type emitter layer; and a second conductivity type at a distance from the first conductivity type source layer and the first conductivity type emitter layer. A first conductivity type drain layer formed on the surface of the base layer, and a gate insulating film on the second conductivity type base layer between the first conductivity type drain layer and the first conductivity type source layer. A turn-off gate electrode provided; and the first conductivity type. A turn-on gate electrode provided on the second conductive type base layer between the base layer and the first conductive type emitter layer via a gate insulating film; and a second gate electrode provided on the second conductive type emitter layer. A first main electrode; a second main electrode provided on the first conductivity type emitter layer; and a source electrode provided on the first conductivity type source layer and electrically connected to the second main electrode. And a base electrode provided on the first conductivity type drain layer and the second conductivity type base layer. The first conductivity type emitter layer on the turn-on gate electrode side and the first conductivity type A part of the second conductivity type base layer between the base layer and the second conductivity type base layer is recessed toward the first conductivity type emitter layer.
有する第１のウェハと、この第１のウェハと一体的に形
成されるとともに、第２の主電極が設けられ、前記サイ
リスタ部に流す電流を制御する電流制御部を有する第２
のウェハとを具備してなる絶縁ゲート型電力用半導体装
置であって、 前記サイリスタ部は、 前記第１の主電極が設けられた第２導電型エミッタ層
と、この第２導電型エミッタ層の表面に選択的に形成さ
れた第１導電型ベース層と、この第１導電型ベース層の
表面に選択的に形成された第２導電型ベース層と、この
第２導電型ベース層の表面に選択的に形成された第１導
電型エミッタ層と、この第１導電型エミッタ層と前記第
１導電型ベース層とを選択的に短絡する第１の絶縁ゲー
ト構造とからなり、 前記電流制御部は、 前記第１導電型エミッタ層に接続した第１導電型ドレイ
ン層と、前記第２の主電極に接続した第１導電型ソース
層と、この第１導電型ソース層と前記第１導電型ドレイ
ン層とを選択的に短絡する第２の絶縁ゲート構造とから
なる絶縁ゲート型ＦＥＴと、 前記第１導電型ドレイン層と分離されるとともに、前記
第２導電型ベース層に接続した第１導電型カソード層
と、この第１導電型カソード層と接して形成されるとと
もに、前記第２の主電極と接続する第２導電型アノード
層とからなるツェナーダイオードとを有することを特徴
とする絶縁ゲート型電力用半導体装置。3. A thyristor unit comprising: a first wafer having a thyristor unit provided with a first main electrode; and a thyristor unit formed integrally with the first wafer and provided with a second main electrode. Having a current control unit for controlling the current flowing through
An insulated gate power semiconductor device comprising: a second conductive type emitter layer provided with the first main electrode; and a second conductive type emitter layer provided with the first main electrode. A first conductivity type base layer selectively formed on the surface, a second conductivity type base layer selectively formed on the surface of the first conductivity type base layer, and a second conductivity type base layer on the surface of the second conductivity type base layer. A first conductive type emitter layer selectively formed, and a first insulated gate structure for selectively short-circuiting the first conductive type emitter layer and the first conductive type base layer; A first conductivity type drain layer connected to the first conductivity type emitter layer, a first conductivity type source layer connected to the second main electrode, and the first conductivity type source layer and the first conductivity type. A second insulated gate structure that selectively shorts the drain layer An insulated gate FET, a first conductive type cathode layer separated from the first conductive type drain layer and connected to the second conductive type base layer, and formed in contact with the first conductive type cathode layer. And a Zener diode comprising a second conductivity type anode layer connected to the second main electrode, and an insulated gate power semiconductor device.
する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に選択的に形成された第２導電型ベース層
と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第２導電型ベース層の表面に前記第１導電型エミッ
タ層から離れて形成された第１導電型ソース層と、 この第１導電型ソース層および前記第１導電型エミッタ
層から離れて前記第２導電型ベース層の表面に形成され
た第１導電型ドレイン層と、 この第１導電型ドレイン層と前記第１導電型エミッタ層
との間の前記第２導電型ベース層上にゲート絶縁膜を介
して配設されたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第１導電型ソース層との
間の前記第２導電型ベース上にゲート絶縁膜を介して配
設された第１のターンオン用ゲート電極と、 前記第１導電型ソース層と前記第１導電型エミッタ層と
の間の前記第２導電型ベース層上にゲート絶縁膜を介し
て形成され、前記第１のターンオン用ゲート電極と電気
的に接続された第２のターンオン用ゲート電極と、 前記第２導電型エミッタ層に形成された第１の主電極
と、 前記第１導電型エミッタ層に形成された第２の主電極
と、 前記第２導電型ベース層の表面の前記第１導電型ソース
層および前記第１導電型エミッタ層に近接した位置に形
成されたベース電極と、 前記第１導電型ドレイン層および前記第２導電型ベース
層に設けられ、前記ベース電極と電気的に接続されたド
レイン電極とを具備してなることを特徴とする絶縁ゲー
ト型電力用半導体装置。4. A first conductivity type base layer, a second conductivity type emitter layer directly or indirectly in contact with the surface of the first conductivity type base layer, and the second conductivity type emitter layer opposite to the second conductivity type emitter layer. A second conductivity type base layer selectively formed on the surface of the one conductivity type base layer; a first conductivity type emitter layer selectively formed on the surface of the second conductivity type base layer; A first conductivity type source layer formed on the surface of the mold base layer at a distance from the first conductivity type emitter layer; and a second conductivity type at a distance from the first conductivity type source layer and the first conductivity type emitter layer. A first conductivity type drain layer formed on the surface of the base layer, and a gate insulating film on the second conductivity type base layer between the first conductivity type drain layer and the first conductivity type emitter layer. A turn-off gate electrode provided; A first turn-on gate electrode disposed on the second conductivity type base between the mold base layer and the first conductivity type source layer via a gate insulating film; and the first conductivity type source layer. A second turn-on gate formed on the second conductivity-type base layer between the first conductivity-type emitter layer via a gate insulating film and electrically connected to the first turn-on gate electrode; An electrode; a first main electrode formed on the second conductivity type emitter layer; a second main electrode formed on the first conductivity type emitter layer; and a first main electrode formed on the surface of the second conductivity type base layer. A base electrode formed at a position close to the first conductivity type source layer and the first conductivity type emitter layer; and a base electrode provided on the first conductivity type drain layer and the second conductivity type base layer. Drain electrode connected to Insulated gate power semiconductor device characterized by comprising comprises.
電型エミッタ層の幅以下であることを特徴とする請求項
４に記載の絶縁ゲート型電力用半導体装置。5. The insulated gate power semiconductor device according to claim 4, wherein a width of said second conductivity type source layer is equal to or less than a width of said second conductivity type emitter layer.
体装置の駆動方法であって、 前記第１のターンオン用ゲート電極、前記第２のターン
オン用ゲート電極および前記ターンオフ用ゲート電極に
それぞれ所定の電圧を印加して、前記第１のターンオン
用ゲート電極により形成される第１のターンオン用ＭＯ
ＳＦＥＴをオン状態、前記第２のターンオン用ゲート電
極により形成される第２のターンオン用ＭＯＳＦＥＴを
オン状態、前記ターンオフ用ゲート電極により形成され
るターンオフ用ＭＯＳＦＥＴをオフ状態にすることによ
り、前記第１導電型エミッタ層、前記第２導電型ベース
層、前記第１導電型ベース層および前記第２導電型エミ
ッタ層からなるサイリスタをターンオンし、 前記第１および第２のターンオン用ＭＯＳＦＥＴをオン
状態にした状態で、前記ターンオフ用ゲート電極に所定
の電圧を印加して、前記ターンオフ用ＭＯＳＦＥＴをオ
ン状態にし、この状態を経た後に前記第１および第２の
ターンオン用ゲート電極にそれぞれ所定の電圧を印加し
て、前記ターンオン用ＭＯＳＦＥＴをオフ状態にするこ
とにより、前記サイリスタをターンオフすることを特徴
とする絶縁ゲート型電力用半導体装置の駆動方法。6. The method for driving an insulated gate power semiconductor device according to claim 4, wherein said first turn-on gate electrode, said second turn-on gate electrode, and said turn-off gate electrode are respectively provided. A first voltage is applied to the first turn-on MO formed by the first turn-on gate electrode.
The first FET is turned on by turning on an SFET, turning on a second turn-on MOSFET formed by the second turn-on gate electrode, and turning off a turn-off MOSFET formed by the turn-off gate electrode. A thyristor comprising a conductive type emitter layer, the second conductive type base layer, the first conductive type base layer, and the second conductive type emitter layer was turned on, and the first and second turn-on MOSFETs were turned on. In this state, a predetermined voltage is applied to the turn-off gate electrode to turn on the turn-off MOSFET, and after this state, a predetermined voltage is applied to the first and second turn-on gate electrodes. The thyristor is turned off by turning off the turn-on MOSFET. A method for driving an insulated gate power semiconductor device, characterized by turning off.
Priority Applications (1)
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|---|---|---|---|
| JP23703695A JP3300578B2 (en) | 1995-03-14 | 1995-09-14 | Insulated gate power semiconductor device and driving method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-54770 | 1995-03-14 | ||
| JP5477095 | 1995-03-14 | ||
| JP23703695A JP3300578B2 (en) | 1995-03-14 | 1995-09-14 | Insulated gate power semiconductor device and driving method thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH08316457A JPH08316457A (en) | 1996-11-29 |
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|---|---|---|---|---|
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1995
- 1995-09-14 JP JP23703695A patent/JP3300578B2/en not_active Expired - Fee Related
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|---|---|
| JPH08316457A (en) | 1996-11-29 |
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